KR100197991B1 - 반도체 소자의 콘택홀 형성방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000000034 method Methods 0.000 title claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims abstract description 13
- 239000010408 film Substances 0.000 claims description 69
- 229920002120 photoresistant polymer Polymers 0.000 claims description 17
- 125000006850 spacer group Chemical group 0.000 claims description 16
- 230000002093 peripheral effect Effects 0.000 claims description 11
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 2
- 239000010409 thin film Substances 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 7
- 239000012535 impurity Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000007736 thin film deposition technique Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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Abstract
본 발명은 반도체소자의 콘택홀 형성방법에 관한 것으로, 워드라인을 형성한 후, 전체표면상부에 단차피복비가 낮은 절연막을 형성한 다음, 상기 절연막을 에치백하여 상기 워드라인의 상부에만 절연막을 잔류시키고, 전체표면상부에 콘택패드용 도전층을 형성하여 상기 반도체기판에 접속시킨 다음, 마스크를 이용한 식각공정으로 상기 워드라인 상부의 상기 콘택패드용 도전층을 식각하고, 전체표면상부에 평탄화층을 형성한 다음, 콘택마스크를 이용한 식각공정으로 상기 콘택패드용 도전층을 노출시키는 콘택홀을 형성하여 콘택공정시 공정마진과 중첩마진을 확보하여 후속공정을 용이하게 실시함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
제1도 내지 제7도는 본 발명의 실시예에 따른 반도체소자의 콘택홀 형성방법을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 워드라인 13 : 마스크 산화막
15 : 절연막 스페이서 17 : 제1절연막
19 : 제1감광막패턴 21 : 콘택패드용 다결정실리콘막
23 : 제2절연막 25 : 제2감광막패턴
27 : 스페이서 산화막 29 : 스페이서
31 : 제3절연막 33 : 제3감광막패턴
35, 35' : 콘택홀 37 : 도전물질
본 발명은 반도체소자의 미세 콘택홀 형성방법에 관한 것으로, 특히 콘택 접합부인 불순물 접합영역에 콘택패드를 형성하고 콘택공정을 실시함으로써 용이하게 미세 콘택홀을 형성하는 기술에 관한 것이다.
반도체 메모리소자 중에서 디램은 반도체기판 상부에 게이트전극을 형성하고 상기 게이트전극과 게이트전극 사이에 형성된 소오스/드레인접합을 노출시키는 콘택홀을 형성한 다음, 상기 콘택홀을 통하여 상기 소오스/드레인접합에 접속되는 비트라인과 캐패시터를 형성하였다.
최초에는 상기 게이트전극간의 폭이 넓어 상기 게이트전극과 비트라인 또는 상기 게이트전극과 캐패시터의 단락이 거의 없었다. 그러나, 반도체소자가 집적화됨에 따라 도전층 간의 단락현상이 발생하여 상기 게이트전극의 측벽에 산화막 스페이서를 형성하였다. 그리고, 반도체소자가 고집적화됨에따라 상기 산화막 스페이서만으로는 상기 게이트전극의 절연을 충분하게 할 수 없게 됨으로써 상기 게이트전극의 사이에 형성되며 측벽에 질화막 스페이서가 형성되는 콘택홀을 자기정렬적으로 형성하게 되었다.
여기서, 상기 자기정렬적인 콘택홀 형성공정은 산화막 대 질화막의 식각선택비 차이가 15 이상이고 상기 질화막 대 산화막의 식각선택비 차이가 10 이상으로 구현될 때, 상기 식각선택비 차이를 이용하여 공정을 진행하였다.
그러나, 상기 식각선택비 차이를 극복하기 어려워 실제공정에 적용하기 어렵고, 이로인하여 상기 자기정렬적인 콘택홀 형성공정을 실시하기 어렵게 되었다.
상기한 현상으로 인하여, 고집적화된 반도체소자를 형성하기가 어렵게 되고, 상기 반도체소자의 고집적화에 따른 반도체소자의 특성 및 신뢰성이 저하되는 문제점이 있다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여, 비트라인이나 저장전극이 콘택되는 부분인 불순물 접합영역에 콘택패드를 형성함으로써 미세콘택을 용이하게 형성하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 미세 콘택홀 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 콘택홀 형성방법의 특징은, 반도체기판 상부에 워드라인, 절연막 스페이서 그리고 마스크 산화막을 형성하는 공정과, 전체표면상부에 단차피복비가 낮은 제1절연막을 형성하는 공정과, 상기 반도체기판의 주변회로부에만 제1감광막패턴을 형성하는 공정과, 상기 제1절연막을 에치백하여 상기 워드라인의 표면에만 제1절연막을 잔류시키는 공정과, 상기 제1감광막패턴을 제거하는 공정과, 전체표면상부에 콘택패드용 도전층을 일정두께 형성하는 공정과, 전체표면상부를 평탄화시키는 제2절연막을 형성하는 공정과, 상기 반도체기판 셀부의 상기 제2절연막 상부에 상기 워드라인을 노출시킬 수 있는 제2감광막패턴을 형성하는 공정과, 상기 제2감광막패턴을 마스크로하여 상기 제2절연막을 식각함으로써 상기 셀부에 제2절연막패턴을 형성하는 공정과, 상기 제2감광막패턴을 제거하는 공정과, 상기 제2절연막패턴 측벽에 스페이서를 형성하는 공정과, 상기 스페이서와 제2절연막패턴을 마스크로하여 상기 콘택패드용 도전층을 식각하는 공정과, 전체표면상부를 제3절연막으로 평탄화시키는 공정과, 상기 콘택패드를 노출시키는 콘택홀을 형성하는 공정을 포함하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제1도 내지 제7도는 본 발명의 실시예에 따른 반도체소자의 미세 콘택홀 형성방법을 도시한 단면도로서, 제1a도 내지 제7a도는 셀부를 도시하고 제1b도 내지 제7b도는 주변회로부를 도시한다.
먼저, 반도체기판(41) 상부에 공지의 기술로 소자분리절연막(43), 불순물 접합층(45), 워드라인(11), 마스크 산화막(13) 그리고 절연막 스페이서(15)을 형성하고, 전체표면상부에 제1절연막(17)을 형성한다.
이때, 상기 제1절연막(17)은 산화막이나 질화막으로 형성하되, 단차피복비가 낮은 박막증착방법으로 형성하여 단차가 낮은 부분, 즉 상기 반도체기판(41)에 접한 부분의 두께가 접하지 않은 부분의 30∼70 퍼센트 정도로 형성한다. 예를들어, 상기 워드라인(11) 상부의 형성된 상기 제1절연막(17)의 두께가 1000Å 두께라고 하면, 상기 불순물 접합층(45) 상부에 형성된 제1절연막(17)은 300∼700Å 정도의 두께로 형성한다.
여기서, 상기 단차피복비가 낮은 박막증착방법은 PECVD 방법이나 LPCVD 방법을 사용한다.
그리고, 상기 마스크 산화막(13)은 상기 워드라인(11) 절연특성향상과 채널링(channeling) 방지를 위하여 상기 워드라인(11) 상부에 형성한 것으로, 다결정실리콘과 식각선택비 차이를 갖는 다른 물질로 형성할 수 있다.
그 다음에, 전체표면상부에 상기 주변회로부만을 도포하는 제1감광막 패턴(19)을 형성한다. (제1a, 1b도)
그리고, 상기 제1감광막패턴(19)을 마스크로하여 상기 제1절연막(17)을 에치백하되, 단차가 낮은 부분의 상기 제1절연막(17) 두께만큼만 식각한다.
그리고, 상기 제1감광막패턴(19)을 제거하고, 전체표면상부에 콘택패드용 다결정실리콘막(21)을 일정두께 형성한다.
이때, 상기 셀부분은 상기 다결정실리콘막(21)이 상기 반도체기판(41)에 직접 접촉하고, 상기 주변회로부는 제1절연막(17) 상부에 형성된다. (제2a, 2b도)
그 다음에, 전체표면상부를 평탄화시키는 제2절연막(23)을 증착하고, 상기 셀부의 제2절연막(23) 상부에 제2감광막패턴(25)을 형성한다.
이때, 상기 제2절연막(23)은 산화막이나 질화막으로 형성한다. 그리고, 상기 제2감광막패턴(25)은 상기 셀부의 워드라인(11) 상부를 노출시킬 수 있는 노광마스크(도시안됨)를 이용하여 노광 및 현상공정을 실시하여 형성한다. 그리고, 상기 주변회로부는 감광막이 없도록 한다. (제3a, 3b도)
그 다음에, 상기 제2감광막패턴(25)을 마스크로하여 상기 셀부와 주변회로부의 상기 제2절연막(23)을 식각하여 상기 다결정실리콘막(21)을 노출시키는 동시에 제2절연막(23)패턴을 형성한다. 이때, 상기 주변회로부의 제2절연막(23)은 모두 제거된다.
그리고, 상기 제2감광막패턴(25)을 제거한다.
그리고, 전체표면상부에 스페이서용 산화막(27)을 소정두께 형성한다. (제4a, 4b도)
그 다음에, 상기 산화막(27)을 증착된 두께만큼 이방성식각하여 상기 제2절연막(23)패턴 측벽에 스페이서(29)를 형성한다.
그리고, 상기 제2절연막(23)패턴과 스페이서(29)를 마스크로하여 상기 다결정실리콘막(21)을 식각한다. 이때, 상기 주변회로부의 다결정실리콘막(21)은 모두 재거된다. (제5a, 5b도)
그 다음에, 상기 제2절연막(23)패턴과 스페이서(29)를 제거한다.
그리고, 전체표면상부를 평탄화시키는 제3절연막(31)을 형성한다. 이때, 상기 제3절연막(31)은 산화막이나 질화막으로 형성한다.
그 다음에, 전체표면상부에 제3감광막패턴(33)을 형성한다. 이때, 상기 제3감광막패턴(33)은 콘택마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한다.
그리고, 상기 제3감광막패턴(33)을 마스크로하여 상기 제3절연막(31)을 식각함으로써 상기 다결정실리콘막(21)을 노출시키는 콘택홀(35)을 형성한다. 이때, 상기 주변회로부는 상기 반도체기판(11)을 노출시키거나, 상기 워드라인(11)을 노출시키는 콘택홀(35')이 형성된다. (제6a, 6b도)
그 다음에, 상기 제3감광막패턴(33)을 제거하고 전체표면상부에 도전물질(33)을 증착하여 상기 콘택홀(35)을 매립한다.
여기서, 상기 도전물질(33)은 비트라인이나 캐패시터 형성시는 다결정 실리콘을 사용하고, 금속배선 형성공정시는 알루미늄합금이나 텅스텐등과 같은 다수의 도전금속을 사용할 수 있다. (제7a, 7b도)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 콘택홀 형성방법은, 콘택 형성시 마진이 크게 확보되어 콘택형성이 매우 용이해지고, 콘택식각공정시 직접 반도체기판을 식각하지 않기 때문에 상기 반도체기판의 식각을 방지할 수가 있다. 그리고, 상기 콘택 형성이 셀 부분에서만 콘택패드를 이용하여 이루어지고, 주변회로부에서는 종래와 같이 반도체기판 위에 형성되므로 주변회로 부분에서는 콘택의 크기를 크게 할 수 있어 콘택저항 측면에서 유리한 측면이 있다. 또한, 반도체소자가 고집적화 될 수록 정열에 대한 문제가 심각하게 대두되는데 콘택패드를 사용함으로써 정렬에 대한 마진폭을 크게 증대시켜 반도체소자의 후속공정을 용이하게 실시할 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.
Claims (5)
- 반도체기판 상부에 워드라인, 절연막 스페이서 그리고 마스크 산화막을 형성하는 공정과, 전체표면상부에 단차피복비가 낮은 제1절연막을 형성하는 공정과, 상기 반도체기판의 주변회로부에만 제1감광막패턴을 형성하는 공정과, 상기 제1절연막을 에치백하여 상기 워드라인의 표면에만 제1절연막을 잔류시키는 공정과, 상기 제1감광막패턴을 제거하는 공정과, 전체표면상부에 콘택패드용 도전층을 일정두께 형성하는 공정과, 전체표면상부를 평탄화시키는 제2절연막을 형성하는 공정과, 상기 반도체기판 셀부의 상기 제2절연막 상부에 상기 워드라인을 노출시킬 수 있는 제2감광막패턴을 형성하는 공정과, 상기 제2감광막패턴을 마스크로하여 상기 제2절연막을 식각함으로써 상기 셀부에 제2절연막패턴을 형성하는 공정과, 상기 제2감광막패턴을 제거하는 공정과, 상기 제2절연막패턴 측벽에 스페이서를 형성하는 공정과, 상기 스페이서와 제2절연막패턴을 마스크로하여 상기 콘택패드용 도전층을 식각하는 공정과, 전체표면상부를 제3절연막으로 평탄화시키는 공정과, 상기 콘택패드를 노출시키는 콘택홀을 형성하는 공정을 포함하는 반도체소자의 콘택홀 형성방법.
- 제1항에 있어서, 상기 제1,2,3절연막은 산화막이나 질화막을 형성하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
- 제1항에 있어서, 상기 제1절연막은 단차가 낮은 부분에서 단차피복비가 30∼70 퍼센트인 박막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1절연막은 PECVD 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1절연막은 LPCVD 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960024247A KR100197991B1 (ko) | 1996-06-27 | 1996-06-27 | 반도체 소자의 콘택홀 형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960024247A KR100197991B1 (ko) | 1996-06-27 | 1996-06-27 | 반도체 소자의 콘택홀 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR980005516A KR980005516A (ko) | 1998-03-30 |
KR100197991B1 true KR100197991B1 (ko) | 1999-06-15 |
Family
ID=19463711
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960024247A KR100197991B1 (ko) | 1996-06-27 | 1996-06-27 | 반도체 소자의 콘택홀 형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100197991B1 (ko) |
-
1996
- 1996-06-27 KR KR1019960024247A patent/KR100197991B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR980005516A (ko) | 1998-03-30 |
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---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
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