KR0165459B1 - 게이트전극을 함몰시킨 소자분리막 및 그 제조방법 - Google Patents
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Abstract
반도체 제조공정중 CMP를 이용하여 게이트 라인을 함몰시켜 소자분리막을 형성하는 방법이 개시되어 있다. 이는 반도체기판 상에 버퍼층을 형성하는 공정과, 버퍼층을 패터닝하여 소자분리영역의 반도체기판 부위를 노출시키는 공정, 노출된 반도체기판 부위를 식각하여 트렌치를 형성하는 공정, 트렌치 내에 소자분리절연막을 매립하여 형성하는 공정, 버퍼층 및 소자분리절연막을 선택적으로 식각하여 소정의 버퍼층패턴 및 소자분리절연막 패턴을 형성하는 공정, 버퍼층이 식각된 부분의 기판 상에 게이트절연막을 형성하는 공정 및 버퍼층 및 소자분리절연막이 식각된 부분에 매립된 게이트라인을 형성하는 공정을 포함하여 구성된다. 따라서, 셀 어레이의 단차를 감소시켜 후속층 간절연막의 평탄화 공정 시의 디싱 문제를 해결할 수 있으며, 상감공정을 이용한 비트라인 형성공정시의 패턴에 의한 디싱현상을 제거할 수 있다.
Description
제1도는 본 발명에 의한 게이트전극을 함몰시킨 소자분리막의 단면도이다.
제2a도 내지 제2c도는 본 발명에 의한 게이트전극을 함몰시킨 소자분리막의 제조방법을 설명하기 위한 공정순서에 따른 평면도이다.
제3a도 내지 제3l도는 본 발명에 의한 게이트전극을 함몰시킨 소자분리막의 제조방법을 설명하기 위한 공정순서에 따른 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 패드산화막 20 : 질화막
40 : 트렌치 50 : 소자분리절연막
70 : 게이트라인 역패턴 100 : 게이트산화막
110 : 도전층 112 : 게이트라인
120 : 게이트 캡핑산화막
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 반도체 제조공정중 CMP(Chemical Mechanical Polishing)를 이용하여 게이트 라인(gate lion)을 함몰시켜 형성하는 방법에 관한 것이다.
반도체 메모리장치의 고집적화에 따라 디자인룰(Design rule)이 계속 감소되고, 이로 인해 소자 형성을 위한 공정 마진의 확보가 큰 문제가 되고 있다. 특히 DRAM (Dynamic Random Access Memory)공정에서 공정 마진의 확보가 필요한 곳이 커패시터의 스토리지전극과 반도체기판을 접속시키는 매몰콘택(buride contact)과 비트라인 사이의 간격이다. 매몰콘택 형성공정에서 미스얼라인(misalign)이 발생하면 비트라인이 콘택 측벽에 노출되게 되어 후속공정에서 형성되는 커패시터의 스토리지전극과 단락이 되어 결함(fail)이 발생하므로 이의 극복이 큰 과제가 되고 있다.
이러한 문제를 해결하기 위해서는 매몰콘택의 크기를 줄이거나 비트라인의 폭을 줄여야 하는데, 이중에서 매몰콘택의 크기를 줄이는 방법은 DRAM의 고집적화에 따라 사진식각공정의 한계에 이르게 되어 상당히 어렵다. 따라서 비트라인의 폭을 줄여야 하는데, 이는 게이트 및 패드 형성후 층간절연막을 형성한 다음, 역사진식각공정(reverse photolithography)을 통해 함목된 비트라인 패턴을 형성하고, 비트라인용 도전체를 증착한 후, 다시 평탄화공정을 적용하여 층간절연막 내부에 매몰된 비트라인을 형성하는 이른바 상감공정(damascene process)에 의해 가능하게 되었다.
상감공정을 적용하면, 상기 문제점인 매몰콘택과 비트라인간의 절연특성이 개선되며, 사진공정의 한계이하로 배선 형성이 가능해지고, 또한 비트라인과 기판의 접촉창 및 비트라인의 동시 형성이 가능하게 되어 공정의 단순화를 달성할 수 있다. 또한 비트라인이 매몰되어 형성되므로 셀어레이 영역의 평탄도가 개선되어 후속의 사진식각공정에서의 공정 마진을 확보할 수 있게 된다.
상감공정을 사용하여 텅스텐 비트라인 형성 및 콘택 매몰을 행하는 종래의 기술에 있어서 가장 중요한 것은 공정을 가능하게 하는 게이트 및 패드패턴위에 형성되는 층간절연막의 평탄화이다. 이 층간절연막이 평탄화되지 않으면 층간절연막에 사진식각공정을 적용하여 콘택 및 비트라인 패터닝을 행하고, 텅스텐을 증착한 후 CMP를 적용하여 평탄화시킬때 평탄도가 낮은 영역에서 텅스텐 잔유물이 남을 수 있다. 이러한 층간절연막의 평탄화는 평탄도의 달성 및 후속의 사진식각공정에서의 마진을 확보하기 위해 주로 CMP공정을 이용하는데, 이때 층간절연막 하부에 형성된 패턴(게이트, 패드등)의 조밀도에 따라 조밀하지 않은 영역에서 층간절연막의 식각이 많이 일어나는 디싱(dishing)현상이 발생하게 되며, 반도체 칩내부에서 패턴이 조밀한 셀어레이영역보다는 패턴이 조밀하지 않은 주변회로영역에서 특히 심해지게 된다.
따라서, 이러한 디싱현상의 큰 요인으로는 층간절연막 하부에 형성되는 패턴의 조밀도를 들 수 있고, 부수적 요인으로는 게이트라인의 단차 및 소자분리영역의 밀도를 들 수 있다. 이러한 문제점을 극복하기 위해 종래에는 게이트패턴 형성시 패턴이 조밀하지 않은 영역에 더미 게이트라인(dummy gate line)을 배치하여 후속의 층간절연막의 평탄화공정시 디싱현상을 억제하려고 시도하였다. 이러한 더미 게이트라인의 사용은 소자의 고집적화에 따라 칩 내부에서 기존의 배치된 배선을 피해 적절히 배치하는데 어려움이 많다. 또한 이러한 방법을 사용할때 더미 게이트라인을 플로팅(floating)시키면 백바이어스(back bias)가 인가되는 DRAM에서 다른 게이트의 전류 흐름에 의한 충전(charging)이 일어날 수 있고, 이러한 더미 게이트라인의 충전은 다른 배선의 전류 흐름에 영향을 주게 되어 신호의 감지에 심각한 영향을 줄 수 있게 된다. 따라서 이를 방지하기 위해서는 이를 접지(ground)시키기 위한 콘택 및 금속 배선의 형성이 수반되어야 하고 이는 해당 공정 마진으 크게 감소시키는 문제를 초래한다.
본 발명은 이러한 문제점들을 해결하기 위한 것으로, 비트라인의 저항 감소 및 후속의 사진식각공정의 마진을 보다 확보하기 위해 상감공정을 적용하여 텅스텐 비트라인을 형성하는 공정에 있어서, 층간절연막의 평탄도를 개선하는 게이트전극을 함몰시킨 소자분리막 및 이의 제조방법을 제공하는 것을 그 목적으로 한다.
이러한 층간절연막의 평탄도를 개선하기 위해서는 소자분리영역 형성시 반도체기판을 식각하는 얕은 트렌치에 의한 분리(shallow trench isolation)방법을 적용하고, 종래의 비트라인 형성에 사용되던 상감공정을 게이트라인 형성시에 적용하여 소자분리절연막 내부에 함목되어 지나가는 게이트 배선을 형성함으로써 셀어레이의 단차를 감소시켜 후속의 층간절연막의 CMP공정을 적용한 평탄화공정시의 디싱문제를 해결한다.
상기 목적을 달성하기 위한 본 발명의 게이트전극을 함몰시킨 소자분리막을 갖춘 반도체장치는, 활성영역과 소자분리영역을 포함하는 반도체기판과; 상기 소자분리영역에 형성된 트렌치; 상기 트렌치내에 매립되어 형성된 소자분리절연막; 및 상기 활성영역에는 반도체기판상에 게이트절연막을 개재하여 형성되고, 상기 소자분리영역에는 상기 소자분리절연막내에 함몰되어 형성된 게이트라인을 포함하여 구성되는 것을 특징으로 한다.
본 발명에 의한 게이트전극을 함몰시킨 소자분리막에 있어서, 게이트라인은 상기 활성영역과 소자분리영역상에서 단차없이 그 표면이 평탄하게 형성된다.
상기 목적을 달성하기 위한 본 발명의 게이트전극을 함몰시킨 소자분리막의 제조방법은, 반도체기판상에 버퍼층을 형성하는 제1공정; 상기 버퍼층을 패터닝하여 소자분리영역의 반도체기판부위를 노출시키는 제2공정; 상기 노출된 반도체기판부위를 식각하여 트렌치를 형성하는 제3공정; 상기 트렌치내에 소자분리절연막을 매립하여 형성하는 제4공정; 상기 버퍼층 및 소자분리절연막을 선택적으로 식각하여 소정의 버퍼층패턴 및 소자분리절연막패턴을 형성하는 제5공정; 상기 버퍼층이 식각된 부분의 기판상에 게이트절연막을 형성하는 제6공정; 및 상기 버퍼층 및 소자분리절연막이 식각된 부분에 매립된 게이트라인을 형성하는 제7공정을 포함하여 구성된 것을 특지으로 한다.
본 발명의 게이트전극을 함몰시킨 소자분리막의 제조방법에 있어서, 상기 버퍼층은 패드사놔막과 질화막을 차례로 증착하여 형성하는 것이 바람직하다.
본 발명에 의한 게이트전극을 함몰시킨 소자분리막의 제조방법에 있어서, 상기 소자분리절연막은 기판 전면에 절연물질을 증착한 후 CMP공정에 의해 상기 버퍼층 표면이 노출되 때까지 연마하여 형성한다.
상기 절연물질로는 USG(undoped silicate glass)를 사용하는 것이 바람직하다.
본 발명에 의한 게이트전극을 함몰시킨 소자분리막의 제조방법에 있어서, 상기 버퍼층패턴 및 소자분리절연막 패턴은 상기 게이트라인의 역패턴과 동일한 패턴으로 형성된다.
본 발명의 게이트전극을 함몰시킨 소자분리막의 제조방법에 있어서, 상기 게이트라인은 기판 전면에 도전층을 형성한 후 CMP공정에 의해 상기 버퍼층 표면이 노출될 때까지 연마하여 형성한다.
본 발명에 의한 게이트전극을 함몰시킨 소자분리막 제조방법에 있어서, 상기 버퍼층 및 소자분리절연막을 선택적으로 식각하여 소정의 버퍼층패턴 및 소자분리절연막패턴을 형성하는 공정은, 상기 소자분리절연마깅 형성된 기판상부에 게이트라인의 역패턴을 형성하는 공정과, 상기 게이트라인의 역패턴을 마스크로 하여 상기 소자분리절연막을 식각하는 공정, 상기 게이트라인의 역패턴을 마스크로하여 상기 버퍼층을 식각한은 제공정, 상기 게이트라인 역패턴을 제거하는 공정으로 이루어진다.
상기 게이트라인의 역패턴은 포토레지스트를 이용하여 형성하는 것이 바람직하다.
본 발명의 게이트전극을 함몰시킨 소자분리막의 제조방법에 있어서, 상기 상기 버퍼층 및 소자분리절연막이 식각된 부분에 매립된 게이트라인을 형성하는 공정후에 상기 버퍼층을 제거하며, 상기 버퍼층은 습식식각에 의해 제거하는 것이 바람직하다.
상기와 같이 구성되는 본 발명에 의하면, 셀어레이의 단차를 감소시켜 후속 층간절연막의 평탄화공정시의 디싱 문제를 해결할 수 있으며, 상감공정을 이용한 비트라인 형성공정시의 패턴에 의한 디싱현상을 제거할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제1도는 본 발명에 의한 게이트전극을 함몰시킨 소자분리막의 단면구조도를 나타낸 것이다.
제1도에 도시된 바와 같이 본 발명에 의한 게이트전극을 함몰시킨 소자분리막은 소자분리영역이 트렌치(40)와 이 트렌치내에 매립된 소자분리 절연막(50)으로 이루어지며, 게이트라인(112)이 활성영역상에서는 반도체기판(200)상에 게이트절연막(100)을 개재하여 형성되고, 사익 소자분리영역상에는 상기 소자분리절연막(50)내에 함몰되어 형성됨으로써 전체적으로 단차가 없이 평탄하게 형성된다.
제2a도 내지 제2c도는 본 발명에 의한 게이트전극을 함몰시킨 소자분리막의 제조방법을 설명하기 위한 공정순서에 따른 평면도이고, 제3A도 내지 제3L도는 본 발명에 의한 게이트전극을 함몰시킨 소자분리막의 제조방법을 설명하기 위한 공정순서에 따른 단면도로서, 제2도의 k_k′선에 따른 단면도이다.
먼저, 제2a도를 참조하면, 제2a도는 본 발명에 의한 게이트전극을 함몰시킨 소자분리막의 활성영역 및 소자분리영역을 나타낸 평면도로서, 참조부호AT는 활성영역, FD는 소자분리영역을 각각 나타낸다.
다음에 제3a도를 참조하면, 반도체기판(200)상에 패드산화막(10)과 질화막(20)을 순차적으로 형성한 후, 질화막(20)위에 포토레지스트로 상기 제1a도에 도시된 바와 같은 활성영역 패턴(30)을 형성한다.
이어서 제3b도를 참조하면, 상기 활성영역 패턴(30)을 마스크로 이용하여 상기 질화막(20) 및 패드산화막(20)을 건식식각한 후, 이에 따라 노출되는 기판부위(소자분리영역에 해당)를 식각하여 트렌치(40)를 형성한다.
다음에 제3c도를 참조하면, 상기 트렌치가 형성된 기판 전면에 트렌치가 매몰되도록 소자분리절연막으로서, 예컨데 USG(Undoped silicate glass)(50)를 증착한다.
이어서 제3d도를 참조하면, 상기 USG막 (50)을 CMP공정을 통해 평탄화시켜 상기 트렌치(40)내에 매몰시켜 평탄한 표면을 갖는 소자분리절연막을 형성한다.
다음에 제3e도를 참조하면, 상기 트렌치내에 매립된 소자분리절연막(50)이 형성된 기판 상부에 포토레지스트로 소정의 게이트라인의 역(reverse)패턴(70)을 형성한다. 이 역패턴을 게이트라인 형성영역 이외의 영역에 형성되는 것을 말한다. 제2b도에 본 발명의 게이트전극을 함몰시킨 소자분리막의 게이트라인(G)을 평면도로 나타내었다.
이어서 제3f도를 참조하면, 사이 게이트라인의 역패턴(70)을 마스크로 하여 상기 트렌치내에 매몰된 USG막(50)을 1차 건식식각(80)한다. 제2c도는 이와 같이 1차 건식식각된 부위(80A)와 질화막(20A)이 남아 있는 식각되지 않은 활성영역을 나타내는 평면도이다.
다음에 제3g도를 참조하면, 상기 게이트라인 역패턴(70)을 마스크로 하여 상기 활성영역상의 질화막(20)을 2차 건식식각(90)한 후, 상기 게이트라인 역패턴을 통상의 방법에 의해 제거한다.
이어서 제3h도를 참조하면, 상기 건식식가에 의해 노출된 패드산화막(10)부위(99)를 실리콘판에 영향을 주지 않도록 습식식각으로 선택적으로 제거한다.
다음에 제3i도를 참조하면, 열산화공정을 행하여 상기 패드산화막의 식각에 의해 노출된 기판부위에 게이트산화막(100)을 형성한다. 이때, 트렌치(40)의 측벽에도 산화막이 형성될 수 있다.
이어서 제3j도를 참조하면, 기판 전면에 게이트라인 형성을 위한 도전층(110)을 형성한다. 상기 도전층(110)으로 예컨대 폴리실리콘과 WSi를 차례로 적층하여 형성할 수 있는데, 이때, 폴리실리콘은 500Å,WSi는 4000Å정도의 두께로 형성할 수 있다.
다음에 제3k도를 참조하면, CMP공정을 상기 도전층(110)을 상기 질화막(20) 표면이 노출될 때까지 연마하여 평탄화함으로써 상기 질화막패턴(20) 사이에 매립된 게이트라인(112)을 형성한다. 이때, 게이트라인 형성을 위한 CMP공정전에 종래 기수레 있어 문제가 되었던 게이트라인의 조밀도에 대한 디싱 형태는 CMP공정을 행하기 전에 평탄화되었고, 메모리셀 어레이 이외의 영역의 소자분리영역에는 트렌치내에 매립된 USG막으로 인한 단차(제3F도의 게이트라인 역패턴(70)을 마스크로 이용한 USG막의 1차 건식식각으로 인해 생긴 USG막의 단차부위)가 있기 때문에 전체적으로 패턴(게이트라인패턴 및 USG막 패턴)이 균일하게 배치되므로 디싱 형태를 없앨 수 있게 된다.
이어서 제3l도를 참조하면, 상기 게이트라인 형성을 위한 CMP공정에 의해 노출된 질화막을 습식식각에 의해 제거한 후, 절연층으로서, 예컨대 HTO(High Temperature Oxide)를 증착하여 게이트 캡핑(capping)산화막(120)을 형성함으로써 본 발명에 의한 매립 게이트라인 형성공정을 완료한다.
이상 상술한 바와 같이 본 발명에 의하면, 얕은 트렌치에 의한 소자분리기술과 CMP를 이용한 함몰된 게이트라인 형성공정을 조합하여 수행함으로써 셀어레이의 단차를 감소시켜 후속 층간절연막의 평탄화공정시의 디싱 문제를 해결할 수 있으며, 상감공정을 이용한 비트라인 형성공정시의 패턴에 의한 디싱현상을 제거할 수 있게 된다. 본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
Claims (12)
- 활성영역과 소자분리영역을 포함하는 반도체기판과; 상기 소자분리영여게 형성된 트렌치; 상기 트렌치내에 매립되어 형성된 소자분리절연막; 및 상기 활성영역에는 반도체기판상에 게이트절연막을 개재하여 형성되고, 상기 소자분리영역에는 상기 소자분리절연막내에 함몰되어 형성된 게이트라인을 포함하여 구성되는 것을 특징으로 하는 게이트전극을 함몰시킨 소자분리막.
- 제1항에 있어서, 상기 게이트라인은 상기 활성영역과 소자분리영역상에서 단차없이 그 표면이 평탄하게 형성된 것을 특징으로 하는 게이트전극을 함몰시킨 소자분리막.
- 반도체기판상에 버퍼층을 형성하는 제1공정; 상기 버퍼층을 패터닝하여 소자분리영역의 반도체기판부위를 노출시키는 제2공정; 상기 노출된 반도체기판부위를 식각하여 트렌치를 형성하는 제3공정; 상기 트렌치내에 소자분리절연막을 매립하여 형성하는 제4공정; 상기 버퍼츠 및 소자분리절연막을 선택적으로 식각하여 소정의 버퍼츠패턴 및 소자분리절연막패턴을 형성하는 제5공정; 상기 버퍼츠이 식각된 부분의 기판상에 게이트절연막을 형성하는 제6공정; 및 상기 버퍼층 및 소자분리절연막이 식각된 부분에 매립된 게이트라인을 형성하는 제7공정을 포함하여 구성된 것을 특징으로 하는 게이트전극을 함몰시킨 소자분리막의 제조방법.
- 제3항에 있어서, 상기 버퍼층은 패드산화막과 질화막을 차례로 증착하여 형성하는 것을 특징으로 하는 게이트전극을 함몰시킨 소자분리막의 제조방법.
- 제3항에 있어서, 상기 소자분리절연막은 기판 전면에 절연물질을 증착한 후 CMP공정에 의해 상기 버퍼층 표면이 노출될 때까지 연마하여 형성하는 것을 특징으로 하는 게이트전극을 함몰시킨 소자분리막의 제조방법.
- 제5항에 있어서, 상기 절연물질로 USG를 사용하는 것을 특징으로 하는 게이트전극을 함몰시킨 소자분리막의 제조방법.
- 제3항에 있어서, 상기 제5공정의 버퍼층패턴 및 소자분리절연막패턴은 상기 게이트라인의 역패턴과 동일한 패턴으로 형성되는 것을 특징으로 하는 게이트전극을 함몰시킨 소자분리막의 제조방법.
- 제3항에 있어서, 상기 제7공정에서 게이트라인은 기판 전면에 도전층을 형성한 후 CMP공정에 의해 상기 버퍼층 표면이 노출될 때까지 연마하여 형성하는 것을 특징으로 하는 게이트전극을 함몰시킨 소자분리막의 제조방법.
- 제3항에 있어서, 상기 제5공정은 상기 소자분리절연막이 형성된 기판상부에 게이트라인의 역패턴을 형성하는 공정과, 상기 게이트라인의 역패턴을 마스크로 하여 상기 소자분리절연막을 식각하는 공정, 상기 게이트라인의 역패턴을 마스크로 하여 상기 버퍼층을 식각하는 제공정, 상기 게이트라인 역패턴을 제거하는 공정으로 이루어지는 것을 특징으로 하는 게이트전극을 함몰시킨 소자분리막의 제조방법.
- 제3항에 있어서, 상기 제7공정후에 상기 버퍼층을 제거하는 것을 특징으로 하는 게이트전극을 함몰시킨 소자분리막의 제조방법.
- 반도체기판상에 패드산화막과 질화막을 순차적으로 형성하는 공정과; 상기 질화막 및 패드산화막을 패터닝하여 소자분리영역의 반도체기판부위를 노출시키는 공정; 노출된 반도체기판부위를 식각하여 트렌치를 형성하는 공정; 상기 트렌치가 형성된 기판 전면에 절연층을 형성하는 공정; 상기 절연층을 상기 질화막 표면이 노출될 때까지 CMP에 의해 연마하여 상기 트렌치내에 매립되는 소자분리절연막을 형성하는 공정; 상기 소자분리절연막이 형성된 기판 상부에 소정의 게이트라인 역패턴을 형성하는 공정; 상기 게이트라인 역패턴을 마스크로 하여 상기 소자분리절연막을 1차 식각하는 공정; 상기 게이트라인 역패턴을 마스크로하여 상기 질화막을 2차 식각하는 공정; 상기 게이트라인 역패턴을 제거하는 공정; 상기 질화막의 식각에 의해 노출된 상기 패드산화막부위를 선택적으로 제거하는 공정; 상기 패드산화막의 식각에 의해 노출된 기판부위에 게이트산화막을 형성하는 공정; 기판 전면에 도전층을 형성하는 공정; 상기 도전층을 상기 질화막 표면이 노출될 때까지 CMP에 의해 연마하여 매립된 게이트라인을 형성하는 공정; 상기 질화막을 제거하는 공정을 포함하여 이루어지는 것을 특징으로 하는 게이트전극을 함몰시킨 소자분리막의 제조방법.
- 제13항에 있어서, 상기 소자분리절연막은 USG를 이용하여 형성하는 것을 특징으로 하는 게이트전극을 함몰시킨 소자분리막의 제조방법.
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| KR1019950037758A KR0165459B1 (ko) | 1995-10-28 | 1995-10-28 | 게이트전극을 함몰시킨 소자분리막 및 그 제조방법 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100642384B1 (ko) * | 2005-09-15 | 2006-11-03 | 주식회사 하이닉스반도체 | 반도체 메모리소자의 트랜지스터 및 그 제조방법 |
| KR101026373B1 (ko) * | 2004-05-17 | 2011-04-07 | 주식회사 하이닉스반도체 | 저전압 함몰형 게이트를 구비하는 반도체 소자 및 그 형성 방법 |
-
1995
- 1995-10-28 KR KR1019950037758A patent/KR0165459B1/ko not_active IP Right Cessation
Cited By (6)
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| KR101026373B1 (ko) * | 2004-05-17 | 2011-04-07 | 주식회사 하이닉스반도체 | 저전압 함몰형 게이트를 구비하는 반도체 소자 및 그 형성 방법 |
| KR100642384B1 (ko) * | 2005-09-15 | 2006-11-03 | 주식회사 하이닉스반도체 | 반도체 메모리소자의 트랜지스터 및 그 제조방법 |
| US7479676B2 (en) | 2005-09-15 | 2009-01-20 | Hynix Semiconductor Inc. | Transistor of semiconductor memory device |
| US7776711B2 (en) | 2005-09-15 | 2010-08-17 | Hynix Semiconductor Inc. | Method for manufacturing a transistor of a semiconductor memory device |
| USRE44532E1 (en) | 2005-09-15 | 2013-10-08 | 658868 N.B. Inc. | Method for manufacturing a transistor of a semiconductor memory device |
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