KR100277080B1 - 다이나믹랜덤억세스메모리장치및그제조방법 - Google Patents

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Abstract

비트라인의 상부에 캐패시터가 형성되는(COB) 구조를 갖는 반도체 메모리 장치 및 그 제조 방법이 개시되어 진다. 상기 장치는 반도체 기판의 상부에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 게이트 전극에 의해 서로 이격되어 상기 기판의 표면에 형성된 소오스 및 드레인 영역으로 구성된 트랜지스터; 상기 트랜지스터를 포함한 기판의 상부에 형성된 제1층간 절연막; 상기 제1층간 절연막의 상부에 형성된 비트라인; 및 상기 비트라인을 포함한 기판의 상부에 형성되고 상기 비트라인과 캐패시터의 스토리지 노드를 절연시키기 위한 제2층간 절연막을 구비하며, 상기 제2층간 절연막의 표면은 상기 비트라인을 포함한 기판의 표면과 실질적으로 평행을 이루도록 화학 기계적 연마(CMP) 방법에 의해 평탄화된다. 비트라인과 캐패시터의 스토리지 노드를 절연시키기 위한 제2층간 절연막의 표면을 CMP 방법으로 평탄화시킴으로써 기판 상의 로컬 단차 및 글로벌 단차를 개선할 수 있다.

Description

다이나믹 랜덤 억세스 메모리 장치 및 그 제조 방법{DYNAMIC RANDOM ACCESS MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 비트라인의 상부에 캐패시터가 형성되는 구조를 갖는 다이나믹 랜덤 억세스 메모리(dynamic random access memory; 이하 ″DRAM″이라 한다) 장치에 있어서, 화학 기계적 연마(Chemical Mechanical Polishing) 공정을 이용하여 웨이퍼 상의 글로벌(global) 단차를 개선할 수 있는 DRAM 장치 및 그 제조 방법에 관한 것이다.
DRAM 장치가 고집적화됨에 따라 단위 셀 면적의 축소가 필연적으로 수반된다. 셀 면적이 축소되면서 가장 큰 문제로 대두되는 것이 캐패시터 용량의 확보이다. 캐패시터의 용량을 확보하기 위해서는 유전막의 두께를 줄이거나, 유전율이 높은 물질을 유전막으로 사용하거나, 스토리지 노드의 면적을 늘리는 방법 등 여러 가지가 있다.
특히, 캐패시터의 용량을 증대시키기 위하여 초기의 평면 셀 캐패시터 구조에서 스택(stack) 또는 트랜치(trench) 캐패시터 구조로 변화되고 있으며, 스택 캐패시터 구조에서도 실린더형 캐패시터 또는 핀(fin)형 캐패시터 등 스토리지 노드의 유효 면적을 증대시키기 위한 구조로 기술 변화가 이루어져 오고 있다.
이러한 기술 변화를 공정 순서의 관점에서 살펴보면, 비트라인 형성 이전에 캐패시터가 형성되는 CUB(Capacitor Under Bitline) 구조에서 비트라인 형성 이후에 캐패시터가 형성되는 COB(Capacitor Over Bitline) 구조로 변경되었다. 상기 COB 구조는 CUB 구조와 대비하여 비트라인 형성 이후에 캐패시터를 형성하므로 비트라인 공정의 마진에 관계없이 캐패시터를 형성하는 것이 가능하기 때문에 제한된 면적에서 캐패시터의 용량을 증대시키는데 우수한 장점을 갖는다. 즉, 상기 COB 구조는 캐패시터가 비트라인의 상부에 형성되므로, 스토리지 노드의 크기(size)를 리소그라피 공정의 한계까지 최대화시킬 수 있으므로 큰 용량의 캐패시턴스를 확보할 수 있다.
도 1은 종래의 COB 구조를 갖는 DRAM 장치에 있어서, 캐패시터를 형성하기 전의 기판을 도시한 단면도이다.
도 1을 참조하면, 필드 산화막(12)에 의해 액티브 영역 및 소자분리 영역이 구분되어진 반도체 기판(10)의 상부에 게이트 절연막(14)을 개재하여 트랜지스터의 게이트 전극(16)이 형성된다. 상기 게이트 전극(16) 양측의 기판 표면에는 트랜지스터의 소오스 및 드레인 영역(18)이 형성된다.
상기 트랜지스터를 포함하는 기판(10)의 상부에는 상기 소오스 및 드레인 영역(18)을 각각 노출시키는 셀프-얼라인 콘택(self-aligned contact)을 갖는 절연막(20)이 형성된다. 상기 셀프-얼라인 콘택의 상부에는 불순물이 도핑된 다결정 실리콘막으로 이루어진 패드 도전층(22)이 형성된다. 일반적으로, COB 구조는 스토리지 노드의 하부에 트랜지스터와 비트라인 및 층간 절연막이 적층되어 있으므로 스토리지 노드와 트랜지스터의 소오스 영역을 전기적으로 접속시키기 위한 매몰 콘택(buried contact)의 종횡비가 커져서 상기 콘택이 오픈되지 않는 문제가 발생할 수 있다. 이에 따라, 트랜지스터의 드레인 영역과 비트라인을 전기적으로 접속하기 위한 비트라인 콘택과 상기 매몰 콘택을 용이하게 형성하기 위하여, 액티브 영역, 즉 트랜지스터의 소오스 및 드레인 영역의 상부에 랜딩 패드 역할을 하는 도전층(22)을 형성하여 상기한 콘택들의 종횡비를 감소시키는 방법이 주로 사용되고 있다.
상기 패드 도전층(22)을 포함하는 기판(10)의 상부에는 산화물과 같은 절연 물질로 이루어진 제1층간 절연막(24)이 형성된다. 상기 제1층간 절연막(24)은 트랜지스터와 비트라인을 절연시키는 역할을 하며, 도시하지는 않았으나 트랜지스터의 드레인 영역을 노출시키는 비트라인 콘택을 갖는다. 상기 제1층간 절연막(24)의 상부에는 상기 비트라인 콘택을 통해 트랜지스터의 드레인 영역에 접속되는 비트라인(26)이 형성된다.
상기 비트라인(26)의 상부에는 BPSG(borophosphosilicate glass)와 같은 절연 물질로 이루어진 제2층간 절연막(28)이 형성된다. 상기제2 층간 절연막(28)은 비트라인(26)과 캐패시터의 스토리지 노드를 절연시키는 역할을 하며, 그 표면을 평탄화시키기 위하여 에치백(etch-back)한다. 그리고, 도시하지는 않았으나 상기 제2층간 절연막(28)의 상부에 캐패시터의 스토리지 노드가 형성된다.
이때, 상기 스토리지 노드는 메모리 셀 영역에만 형성되기 때문에 상기 메모리 셀 영역에서 주변 회로 영역(peripheral area)으로 넘어가는 부분에서 수직 방향의 단차가 커진다. 즉, 셀을 구동시키기 위한 주변 회로 영역과 셀의 블록(block)과 블록 사이를 연결하는 코어 영역(core area)에는 스토리지 노드가 형성되지 않으므로 메모리 셀 영역과 코어 영역 및 주변 회로 영역의 절대적인 높이가 크게 달라진다. 특히, 캐패시턴스를 증가시키기 위하여 스토리지 노드의 높이를 상향할 경우, 후속하는 콘택 및 금속 배선을 형성하기 위한 노광 공정들에 있어서, 메모리 셀 영역의 초점과 코어 영역의 초점 및 주변 회로 영역의 초점이 상이하여 세 영역 중의 어느 한 곳에 초점을 맞추기가 어렵게 된다.
더욱이, 도 1에 도시한 바와 같이, COB 구조를 갖는 DRAM 장치에서는 캐패시터의 스토리지 노드를 형성하기 전에 이미, 메모리 셀 영역과 코어 영역 및 주변 회로 영역 간에 트랜지스터(16)와 비트라인(24)에 의한 수직 단차(a)가 형성된다. 이에 따라, 상기한 수직 단차(a)가 존재하는 기판 상부에 캐패시터가 형성되므로, 메모리 셀 영역과 코어 영역 및 주변 회로 영역의 절대적인 높이의 차이가 더욱 심해져서 후속하는 노광 공정들에서의 초점 심도(depth of focus)의 마진을 확보하기가 매우 어려워진다.
따라서, 이러한 초점 문제를 해결하기 위해서는 높이가 가장 낮은 영역의 높이를 인위적으로 상향시켜야 한다. 이러한 인위적인 높이 상향 방법 중에서 주로 사용되고 있는 방법은, 산화물 계열의 막질을 상당히 두꺼운 두께로 증착한 후 상기 막질을 식각하여 소정의 단차 부위를 메우는 방법이다. 그러나, 이 방법은 가깝게 인접한 영역의 높이 차이 (이하, 이를 ″로컬(local) 단차″라 한다)를 개선하는데는 효과가 있지만, 상기 셀 영역의 높이와 주변 회로부 영역의 높이 차이가 약 2000Å 이상인 영역(이하, 이를 ″글로벌 단차″라 한다)에서는 효과가 미미하였다.
또한, 상기와 같이 인위적으로 인위적으로 높이를 상향시키는 방법 중에서 또다른 방법으로는 스핀-온 글라스(spin-on glass; 이하 ″SOG″라 한다)와 같은 유동성 막질(floable film)을 사용하는 방법을 들 수 있다. 그러나, 유동성 막질을 사용하는 상기 방법은 상기 막질의 품질 문제와 후속 공정과의 연관성 등으로 인하여 당장 사용하기가 어렵다.
또한, 상기 인위적인 높이 상향 방법 중에서 또다른 방법으로는 높이가 낮은 영역을 포토레지스트막으로 가리고 높이가 높은 영역을 식각하는 방법이 있다. 그러나, 상기한 방법은 추가 공정의 수가 많아지게 되어 양산 적용이 어렵다는 단점이 있다.
따라서, 본 발명은 상술한 종래 방법의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 COB 구조를 갖는 반도체 메모리 장치에 있어서, 화학 기계적 연마(Chemical Mechanical Polishing; 이하 ″CMP″라 한다) 공정을 이용하여 웨이퍼 상의 글로벌 단차를 개선할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 장치를 제조하는데 특히 적합한 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
도 1은 종래의 COB 구조를 갖는 DRAM 장치의 단면도이다.
도 2는 본 발명의 제1실시예에 의한 DRAM 장치의 제조 방법을 설명하기 위한 단면도이다.
도 3 및 도 4는 본 발명의 제2실시예에 의한 DRAM 장치의 제조 방법을 설명하기 위한 단면도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 반도체 기판 102 : 필드 산화막
104 : 게이트 절연막 106 : 게이트 전극
108 : 소오스/드레인 영역 110 : 절연막
112 : 패드 도전층 114 : 제1층간 절연막
116 : 비트라인 118 : 제2층간 절연막
120 : 절연막
상기 목적을 달성하기 위하여 본 발명은, 비트라인의 상부에 캐패시터가 형성되는 구조를 갖는 반도체 메모리 장치에 있어서, 반도체 기판의 상부에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 게이트 전극에 의해 서로 이격되어 상기 기판의 표면에 형성된 소오스 및 드레인 영역으로 구성된 트랜지스터; 상기 트랜지스터를 포함한 기판의 상부에 형성된 제1층간 절연막; 상기 제1층간 절연막의 상부에 형성된 비트라인; 및 상기 비트라인을 포함한 기판의 상부에 형성되고 상기 비트라인과 캐패시터의 스토리지 노드를 절연시키기 위한 제2층간 절연막을 구비하며, 상기 제2층간 절연막의 표면은 상기 비트라인을 포함한 기판의 표면과 실질적으로 평행을 이루도록 CMP 방법에 의해 평탄화된 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
바람직하게는, 상기 제2층간 절연막의 상부에 형성된 절연막을 더 구비한다.
바람직하게는, 상기 제1층간 절연막은 상기 트랜지스터의 드레인과 상기 비트라인을 접속시키기 위한 콘택을 갖는다.
상기 다른 목적을 달성하기 위하여 본 발명은, 비트라인의 상부에 캐패시터가 형성되는 구조를 갖는 반도체 메모리 장치의 제조 방법에 있어서, 반도체 기판의 상부에 게이트, 소오스 및 드레인으로 구성된 트랜지스터를 형성하는 단계; 상기 트랜지스터가 형성된 기판의 상부에 제1층간 절연막을 형성하는 단계; 상기 제1층간 절연막의 상부에 비트라인을 형성하는 단계; 상기 비트라인이 형성된 기판의 상부에 비트라인과 캐패시터의 스토리지 노드를 절연시키기 위한 제2층간 절연막을 형성하는 단계; 및 CMP 방법에 의해 상기 제2층간 절연막의 표면을 평탄화시키는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법을 제공한다.
바람직하게는, 상기 CMP 방법은 상기 비트라인의 표면이 노출될 때까지 실시한다.
바람직하게는, 상기 CMP 방법에 의해 상기 제2층간 절연막의 표면을 평탄화시키는 단계 후, 상기 결과물의 상부에 절연막을 형성하는 단계를 더 구비한다.
상기 비트라인을 형성하는 단계 전에, 상기 제1층간 절연막을 식각하여 상기 트랜지스터의 드레인을 노출시키는 콘택을 형성하는 단계를 더 구비한다.
또한, 상기 다른 목적을 달성하기 위하여 본 발명은, 비트라인의 상부에 캐패시터가 형성되는 구조를 갖는 반도체 메모리 장치의 제조 방법에 있어서, 반도체 기판의 상부에 게이트, 소오스 및 드레인으로 구성된 트랜지스터를 형성하는 단계; 상기 트랜지스터가 형성된 기판의 상부에 제1층간 절연막을 형성하는 단계; 상기 제1층간 절연막의 상부에 비트라인을 형성하는 단계; 상기 비트라인이 형성된 기판의 상부에 비트라인과 캐패시터의 스토리지 노드를 절연시키기 위한 제2층간 절연막을 형성하는 단계; CMP 방법에 의해 상기 비트라인의 표면이 노출될 때까지 상기 제2층간 절연막의 표면을 평탄화시키는 단계; 및 상기 결과물의 상부에 절연막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법을 제공한다.
상술한 바와 같이 본 발명에 따른 COB 구조를 갖는 반도체 장치에 의하면, 비트라인과 캐패시터의 스토리지 노드를 절연시키기 위한 제2층간 절연막을 CMP 방법에 의해 평탄화시킨다. 또한, 제2층간 절연막을 비트라인의 표면이 노출될 때까지 CMP 방법으로 평탄화시킨 후 그 상부에 절연막을 추가로 증착하여 상기 비트라인과 캐패시터의 스토리지 노드를 절연시킬 수도 있다.
따라서, 기판의 로컬 단차 및 글로벌 단차를 개선하여 후속하는 금속 배선 형성을 위한 노광 공정시 초점 마진을 확보할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예을 상세히 설명하고자 한다.
도 2는 본 발명의 제1 실시예에 의한 DRAM 장치의 제조 방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 반도체 기판(100)의 상부에 통상의 소자분리 공정을 실시하여 상기 기판(100)을 액티브 영역과 소자분리 영역으로 구분하기 위한 필드 산화막(102)을 형성한다. 이어서, 상기 기판(100)의 액티브 영역의 상부에 게이트 절연막(104) 및 게이트 전극(106)을 순차적으로 형성하고, 통상의 이온주입 공정에 의해 상기 게이트 전극(106) 양측의 기판 표면에 소오스 및 드레인 영역(108)을 형성함으로써 트랜지스터를 형성한다.
이어서, 상기 트랜지스터가 형성된 기판(100)의 상부에 절연막(110)을 형성한 후, 상기 절연막(110)을 이방성 식각하여 트랜지스터의 소오스 및 드레인 영역(108)을 각각 노출시키는 셀프-얼라인 콘택을 형성한다. 다음에, 상기 결과물의 상부에 도전 물질, 예컨대 불순물이 도핑된 다결정 실리콘을 증착하고 이를 사진식각 공정으로 패터닝함으로써, 상기 셀프-얼라인 콘택을 통해 트랜지스터의 소오스 및 드레인 영역(108)에 각각 접속되는 패드 도전층(112)을 형성한다. 상기 패드 도전층(112)은 트랜지스터의 드레인 영역과 후속 공정에서 형성될 비트라인을 접속시키기 위한 비트라인 콘택 및 트랜지스터의 소오스 영역과 후속 공정에서 형성될 캐패시터의 스토리지 노드를 접속시키기 위한 매몰 콘택의 종횡비를 감소시키는 랜딩 패드로서 사용된다.
이어서, 상기 패드 도전층(112)이 형성된 결과물의 상부에 산화물과 같은 절연 물질을 증착하여 상기 트랜지스터와 후속 공정에서 형성될 비트라인을 절연시키기 위한 제1층간 절연막(114)을 형성한다. 이어서, 사진식각 공정을 통해 상기 제1층간 절연막(114)을 식각하여 트랜지스터의 드레인 영역을 노출시키는 비트라인 콘택(도시하지 않음)을 형성한다.
다음에, 상기 비트라인 콘택이 형성된 결과물의 상부에 도전 물질을 증착하고 이를 사진식각 공정으로 패터닝하여 비트라인(116)을 형성한다. 상기 비트라인(116)은 비트라인 콘택을 통해 트랜지스터의 드레인 영역에 접속된다.
이어서, 상기 비트라인(116)이 형성된 결과물의 상부에 BPSG와 같은 절연 물질을 증착하여 비트라인(116)과 후속 공정에서 형성될 캐패시터의 스토리지 노드를 절연시키기 위한 제2층간 절연막(118)을 형성한다. 이때, 상기 제2층간 절연막(118)은 원하는 두께(target thickness)보다 3∼4배 정도 두껍게 증착한다. 다음에, CMP 방법을 이용하여 상기 제2층간 절연막(118)을 연마하여 그 표면을 평탄화시킨다. 일반적으로, CMP 방법은 슬러리(slurry) 용액 내의 화학적 성분과 연마 패드 및 연마제의 기계적 성분에 의하여 칩의 표면을 화학 기계적으로 연마하여 평탄화를 실시하는 방법으로서, 리플로우 공정이나 에치백 공정으로 달성할 수 없는 넓은 공간 영역의 글로벌 평탄화 및 저온 평탄화를 달성할 수 있다.
그리고, 도시하지는 않았으나, 상기 제2층간 절연막(118)의 상부에 캐패시터의 스토리지 노드를 형성한다.
도 1에서, 점선 부위는 제2층간 절연막(118)을 CMP 방법으로 평탄화시키지 않고 에치백한 경우의 단차를 나타내며, 실선 부위는 제2 층간 절연막(118)을 CMP 방법으로 평탄화시킨 후의 단차를 나타낸다.
도 3 및 도 4는 본 발명의 제2실시예에 의한 DRAM 장치의 제조 방법을 설명하기 위한 단면도이다.
도 3은 제2층간 절연막(118)을 평탄화시키는 단계를 도시한다. 상술한 제1 실시예에서와 동일한 방법으로 트랜지스터, 제1층간 절연막(114) 및 비트라인(116)을 형성한 후, 상기 결과물의 상부에 BPSG와 같은 절연 물질을 증착하여 비트라인(116)과 후속 공정에서 형성될 캐패시터의 스토리지 노드를 절연시키기 위한 제2층간 절연막(118)을 형성한다. 다음에, CMP 방법을 이용하여 상기 제2층간 절연막(118)을 연마하여 그 표면을 평탄화시킨다. 일반적으로, CMP 방법은 하지막을 구성하는 패턴, 예를 들어 액티브 패턴, 게이트 전극, 비트라인 등의 패턴의 크기, 밀도 및 단차에 따라 그 연마 특성이 민감하게 달라지게 된다. 특히, 연마 대상층의 하부 구조물의 밀도가 높을수록, 또는 하부 구조물의 적층이 증가할수록 CMP를 진행한 후 상기 하부 구조물의 손상이 심해지게 된다. 따라서, 이러한 CMP 방법의 균일성 문제로 인하여 웨이퍼의 소정 영역에서 상기 제2층간 절연막(118)이 과도하게 연마됨으로써 그 하부의 비트라인(116)이 노출될 수 있다 (″b″ 참조).
도 4는 절연막(120)을 형성하는 단계를 도시한다. 상기와 같이 비트라인(116)이 노출되면 후속 공정에서 형성될 캐패시터의 스토리지 노드와 상기 비트라인(116)과의 절연이 문제가 되므로, 제2층간 절연막(118)을 CMP 방법으로 평탄화시킨 후 그 상부에 추가로 절연막(120)을 증착한다. 따라서, 상기 절연막(120)에 의해 노출된 비트라인(116)이 보호되어 스토리지 노드와의 절연을 확보할 수 있다.
또한, 본 발명의 제3실시예에 의하면, 제2층간 절연막(118)을 CMP 방법으로 연마할 때 의도적으로 그 하부의 비트라인(116)이 노출되도록 한다. 즉, 상기 비트라인(116)의 표면이 노출될 때까지 제2층간 절연막(118)을 CMP 방법으로 연마한 후, 결과물의 상부에 절연막(120)을 추가로 증착하여 비트라인(116)과 후속 공정에서 형성될 캐패시터의 스토리지 노드와의 절연을 달성한다.
상술한 바와 같이 본 발명에 따른 COB 구조를 갖는 반도체 장치에 의하면, 비트라인과 캐패시터의 스토리지 노드를 절연시키기 위한 제2층간 절연막을 CMP 방법에 의해 평탄화시킨다. 또한, 제2층간 절연막을 비트라인의 표면이 노출될 때까지 CMP 방법으로 평탄화시킨 후 그 상부에 절연막을 추가로 증착하여 상기 비트라인과 캐패시터의 스토리지 노드를 절연시킬 수도 있다. 따라서, 기판의 로컬 단차 및 글로벌 단차를 개선하여 후속하는 금속 배선 형성을 위한 노광 공정시 초점 마진을 확보할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (4)

  1. 비트라인의 상부에 캐패시터가 형성되는 구조를 갖는 반도체 메모리 장치에 있어서,
    반도체 기판의 상부에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 게이트 전극에 의해 서로 이격되어 상기 기판의 표면에 형성된 소오스 및 드레인 영역으로 구성된 트랜지스터와;
    상기 트랜지스터를 포함한 기판의 상부에 연속적으로 제1층간 절연막 및 비트라인이 형성되며, 상기 제1층간 절연막의 상부에 상기 트랜지스터의 드레인과 상기 비트라인을 접속시키기 위하여 형성된 콘택과;
    상기 비트라인을 포함한 기판의 상부에 형성되고, 상기 비트라인과 캐패시터의 스토리지 노드를 절연시키기 위한 제2층간 절연막을 구비하며, 상기 제2층간 절연막의 표면은 상기 비트라인을 포함한 기판의 표면과 실질적으로 평행을 이루도록 화학 기계적 연마(CMP) 방법에 의해 평탄화하고, 그 상부에 절연막이 형성된 것을 특징으로 하는 반도체 메모리 장치.
  2. 비트라인의 상부에 캐패시터가 형성되는 구조를 갖는 반도체 메모리 장치의 제조 방법에 있어서,
    반도체 기판의 상부에 게이트, 소오스 및 드레인으로 구성된 트랜지스터를 형성하는 단계와;
    상기 트랜지스터가 형성된 기판의 상부에 제1층간 절연막을 형성하는 단계;
    상기 제1층간 절연막의 상부에 비트라인을 형성하는 단계와;
    상기 비트라인이 형성된 기판의 상부에 비트라인과 캐패시터의 스토리지 노드를 절연시키기 위한 제2층간 절연막을 형성하는 단계; 및
    상기 화학 기계적 연마(CMP) 방법에 의해 상기 제2층간 절연막의 표면을 평탄화시키는 단계 후, 상기 결과물의 상부에 절연막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  3. 제2항에 있어서, 상기 화학 기계적 연마(CMP) 방법에 의해 상기 제2층간 절연막의 표면을 평탄화시키는 단계에서, 상기 CMP 방법은 상기 비트라인의 표면이 노출될 때까지 실시하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  4. 제2항에 있어서, 상기 비트라인을 형성하는 단계 전에, 상기 제1층간 절연막을 식각하여 상기 트랜지스터의 드레인을 노출시키는 콘택을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
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