JP2826036B2 - 均一かつ反復可能な導電性コンテナ構造体またはdramコンテナ記憶キャパシタを製造する方法 - Google Patents

均一かつ反復可能な導電性コンテナ構造体またはdramコンテナ記憶キャパシタを製造する方法

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JP2826036B2
JP2826036B2 JP5078582A JP7858293A JP2826036B2 JP 2826036 B2 JP2826036 B2 JP 2826036B2 JP 5078582 A JP5078582 A JP 5078582A JP 7858293 A JP7858293 A JP 7858293A JP 2826036 B2 JP2826036 B2 JP 2826036B2
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    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/82Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体回路メモリ記憶装
置、さらに詳しくは高密度ダイナミックランダムアクセ
スメモリ(DRAM)のような記憶装置に使用される三
次元スタック型キャパシタ構造の製造プロセスに関す
る。
【0002】
【従来の技術】ダイナミック半導体メモリ記憶装置にお
いては、記憶ノードとなるキャパシタセルプレートが十
分な大きさを有し、寄生容量や回路の作動中に生ずるノ
イズにかかわらず適量の電荷または容量を保持できるこ
とが重要である。殆んどの半導体集積回路の場合、回路
密度はかなりの率で増加し続けている。記憶ノードの容
量を維持することは、DRAMアレイの密度が次世代の
メモリ装置に向けて増加を続けている限り重要である。
【0003】所望の容量を保持しながら記憶セルを稠密
に充填できるということは、次世代の拡張メモリアレイ
装置を間違いなく製造する場合、半導体製造技術の重要
な要求条件である。
【0004】稠密に充填されたメモリ装置の中で記憶ノ
ードのサイズを維持および増大する一つの方法は、「ス
タック型記憶セル」を配置することである。この技術の
場合、多結晶シリコン(以下「ポリシリコン」ともい
う)のような導電体の二層以上をシリコンウェハーのア
クセス装置上に、誘電体層が各ポリシリコン層に挟まれ
るように蒸着する。このようにして構成されたセルはス
タック型キャパシタセル(STC;Stacked capacitor
cell) として知られている。このようなセルはキャパシ
タプレート用アクセス装置上の空間を利用するもので、
ソフトエラーの発生率(SER;soft error rate)が低
く、そして高い誘電率を有するプレート内(inter-plat
e) 絶縁層に接続して使用される。
【0005】
【発明が解決しようとする課題】しかしながら、記憶電
極領域がそのセル領域内に限定されるようになると、従
来のSTCキャパシタでは十分な記憶容量を得るのは難
しい。また、STCキャパシタにおいては、一度絶縁厚
さが適量に定められると、ポリシリコン層間の良好な絶
縁破壊特性を維持することが大きな関心事となる。
【0006】“固体素子および材料”の第22回国際会
合の要約集に寄稿されたエム・シンムラ(N. Shinmura)
らの「リング構造を有するスタック型キャパシタセル」
という題名の論文 第833〜836頁(1990年)
は、従来のスタック型キャパシタの容量を効果的に2倍
にするために主要電極の周りにリング構造が組込まれて
いる三次元スタック型キャパシタについて論じている。
【0007】リング構造およびその製造仕様は、上述の
文献の第834頁にある図1(c)〜1(g)に示され
ている。同頁の図1(a)には記憶電極の鳥瞰図が示さ
れている。記憶ノードはリング構造により取り囲まれる
コア電極を形成する2つのポリシリコン層により形成さ
れる。キャパシタの誘電体膜は記憶ノード電極の表面全
体を包囲し、そして第3のポリシリコン層でカバーされ
てキャパシタ電極の表面を形成し、記憶セルを完成す
る。この構造体は従来の方法で製造することができ、ま
た記憶容量を200%まで増大させることができる。
【0008】また、“電子素子”のIEEE会報、第3
8巻,No.2、第255〜261頁(1991年)に
寄稿されたティ.カガ(T. Kaga) らの「1.5V操作6
4−Mb DRAM用 冠形状スタック型キャパシタセ
ル」という題名の論文はクラウン(CROWN)セルと
呼ばれる64−Mb DRAM用セルフアライン(self-
aligned)スタック型キャパシタセルについて論じてい
る。クラウンセルおよびその製造仕様は本文献の第25
8頁にある図7(d)〜7(f)に示されている。冠形
状の記憶電極はワード線およびビット線上に形成され、
そして酸化物/窒化物絶縁層により離隔され、その表面
の絶縁層が除去されて冠の形状を形成する。キャパシタ
の誘電体膜は記憶ノード電極の表面全体を包囲し、そし
てキャパシタ電極の表面が形成されて記憶セルを完成す
る。
【0009】本発明は既存のスタック型キャパシタの製
造プロセスを改良して三次元スタック型コンテナキャパ
シタセル(three-dimensional stacked container capac
itor) を構成および最適化する。キャパシタの底部プレ
ート(記憶ノードプレート)はアクセストランジスタの
拡散領域に接続された埋設接触子(ノード接触子)上の
中心に配置される。本発明の方法によれば、三次元コン
テナセルを均一性および反復性を伴なって製造すること
ができる。
【0010】
【課題を解決するための手段および作用】本発明は高密
度/大容量DRAM(ダイナミックランダムアクセスメ
モリ)の製造プロセスにおいて、記憶セルの表面積を最
大にすることを目的とする。本発明においては、既存の
キャパシタの製造プロセスを改良して三次元スタック型
コンテナキャパシタを構成する。本発明のキャパシタ設
計とは、DRAMプロセスに使用されるスタック型キャ
パシタ記憶セルを製造することである。しかしながら、
当業者には本発明の工程をVRAMなどの揮発性メモリ
セルを必要とする他の製造プロセスに組み込むことは容
易であろう。
【0011】本発明においては、シリコンウェハーを従
来の方法を用いて製造した後、接触開口部(contact ope
ning) をエッチングして低いエッチング率の酸化膜とす
ることによりコンテナキャパシタを改良する。接触開口
部は開口部の側壁に整合する蒸着ポリシリコンのための
型として使用される。酸化膜コンテナのポリシリコン薄
層ライニング内でオゾンTEOSのような高いエッチン
グ率の酸化膜が構造体の全体に蒸着され、それにより酸
化膜コンテナの上部がブリッジングされる。高いエッチ
ング率の酸化膜はケミカルメカニカルポリシング(CM
P;Chemical Mechanical Polishing)を用いてポリシリ
コン薄層の上面が平坦化される。このCMP工程は選択
的であり、酸化膜が十分なオーバーエッチングにより除
去され、ポリシリコン薄層の上で終了する。
【0012】次に、得られた露出したポリシリコンはポ
リシリコンの等方性ウェットエッチングにより、または
現エッチングに化学的な変形を加えた追加的なCMPに
より除去されて隣りのコンテナと分離し、そして選択的
に酸化膜ではなくポリシリコンが除去される。次に、異
なるエッチング率を有する2つの酸化膜を希望BOEウ
ェットエッチング工程を1回行なうことによりエッチン
グして、それによりすべての内側の(高いエッチング率
を有する)酸化膜が除去され、もとの接触開口部の深さ
と等しい高さの、それ自体で独立している(free-standi
ng) ポリシリコンコンテナセルが残った。さらに、所定
量の低いエッチング率を有する酸化膜が除去され、ワー
ド線上に残る酸化膜を必要とするさらなる加工に対して
構造支持体およびプロセス集積のための「コンテナ」ポ
リシリコンを包囲する酸化膜が残る。
【0013】本発明においては、コンテナポリシリコン
のエッチングをブロックするためにコンテナの内側に高
いエッチング率の酸化膜を使用する。この高いエッチン
グ率の酸化膜は上面の酸化膜のエッチング中に完全に除
去される。これはフォトレジストを加えたり、余分の加
工工程または不当な汚染物を導入することなく、加工の
間コンテナを保護する。標準的なCMP酸化膜エッチン
グが利用され、レジストを充填したコンテナプロセスで
は達成できないウェハー上への均一かつ繰り返しの製造
が可能となる。
【0014】コンテナに高いエッチング率の酸化膜を充
填することの別の利点はポリシリコンを低コスト、短時
間のウェットエッチングによりエッチングできることで
あり、一方、部分的に充填されたコンテナ(図9参照)
はレジスト92の固有のくぼみの高さ(十分なプロセス
マージン)のため、セル高さ93の損失、ウェハー表面
上の均一性および反復性の損失のないポリシリコンのウ
ェットエッチングはできない。本発明によりポリシリコ
ンを等方性エッチングすることができるため、ポリシリ
コンのドライエッチングプロセスにより生じるくぼみ
(図9の記憶ポリシリコンコンテナ93のオーバーエッ
チング)および裂片化(splintering effect)が回避され
る。
【0015】図10を見てわかるように、記憶ノードポ
リシリコン93の裂片化部101は異方性ドライエッチ
ング(多結晶シリコン93の不均一なエッチング)によ
り生じるが、これはプラズマエッチングが多量にドープ
された粒子の境界に沿ってより速く反応するためであ
る。裂片化部101はその後の加工で”こわれ(bre
ak off)”がちになり、汚染粒子となる。ポリシ
リコンの溝掘りによるポリシリコンコンテナの側壁が露
出し、溝の掘られたポリシリコンの水平部分のエッチン
グが周囲の酸化膜91に転移することなくセルの周りの
酸化膜をウェットエッチングすることが不可能になり、
それによりコンテナセルの周りにリング状の薄い酸化膜
が残る。
【0016】本発明によれば、またポリシリコンでカバ
ーすることによって酸化膜の垂直な側壁が保護され、そ
れにより酸化膜の上面の水平ウェットエッチングが可能
となる。さらに、エッチング加工、CMPなどを経たす
べての膜はその後除去されて、CMPエッチングの間に
生じた粒子がポリシリコンコンテナの内側を汚染しない
ように犠牲膜(sacrificial film)として作用する。
【0017】図1はポリシリコンコンテナ12のアレイ
のSEM写真のグレースケール再現であり、本発明のプ
ロセス工程を利用して基板11上への均一かつ反復可能
なポリシリコンコンテナ12製造ができることが証明さ
れる。
【0018】図2〜7に連続して示されるように、本発
明は高密度/大容量DRAMの製造プロセスにおいて、
記憶セルの表面積を最大にし、そして所定の基板上に均
一かつ反復可能な、欠陥のない記憶セル構造体を形成す
ることを目的とする。
【0019】従来のプロセス工程を用いて、シリコンウ
ェハーを記憶セルキャパシタのアレイを加工する段階ま
で製造する。キャパシタセルはその後に製造される。
【0020】各メモリセルの記憶キャパシタを下部の拡
散領域に直接接触させる。下部の拡散領域はそれぞれ活
性領域を交差するポリシリコンワード線により形成され
たアクセストランジスタで、独立したディジット線接触
子と離隔された2つの記憶ノード接触部を有する。通
常、アレイ内の各拡散領域は厚いフィールド酸化膜で互
いに離隔される。拡散領域はディジット線間に列(colum
n)および非ディジット線間に行(row) の形で配置される
か、または単に垂直および水平方向に互いに平行かつ線
状に配置される。前述したように、拡散領域は用途に応
じてドープされ、NMOSまたはPMOS型のFETと
なる活性MOSトランジスタ(それぞれ独立したキャパ
シタのアクセストランジスタとして作用する)を形成す
るために用いられる。
【0021】図2に言及すると、低いエッチング率の酸
化膜21の厚い層が所定の基板の既存の微細構成上に形
成される。次に、酸化膜21は好ましくはケミカルメカ
ニカルプラナリゼーション(CMP;chemical
mechanical planarizatio
n)技術により所定の厚さまで平坦化される。平坦化さ
れた酸化膜21の厚さは、その後形成されるポリシリコ
ンコンテナ構造体に要求される高さに依存する。得られ
るポリシリコン構造体の高さにより、電荷を十分に保持
するのに必要なキャパシタプレートの表面積が定まる。
最適セル誘導体を用いて信頼できる64M DRAMセ
ルを構成するのに約1.0〜1.5μの構造体で十分で
ある(コンテナの高さはコンテナの直径、使用する酸化
膜の誘電率および厚さに依存し、このことは後記で触れ
る)。次に、接触開口部22が酸化膜21中にエッチン
グされて、それにより下部の微細構成にアクセスできる
ようになる(DRAMキャパシタ用として、この開口部
は通常始めの基板中に導電的にドープされた拡散領域を
露出させる)。接触開口部22により下部の微細構成に
アクセスできるようになるだけでなく、これはまた引き
続き配置されるポリシリコン薄層の型として提供され
る。このポリシリコン薄層は好ましくはCVDにより、
整合的なポリシリコン層23として形成され、そして平
坦化された酸化膜21、酸化膜21のパターニングされ
た端部および露出した下部の微細構成に上張りするよう
に配置される。ポリシリコン23は、セル容量の追加の
ために、蒸着しながら導電的にドープされたHSGポリ
シリコンか、蒸着しながら導電的にドープするとともに
凹凸のあるHSGポリシリコンかのどちらのものでもよ
く、あるいは、それは連続してドープされてもよい
【0022】図3に言及すると、高いエッチング率を有
する酸化膜31の厚い層はポリシリコン23上に形成さ
れる。酸化膜31は接触開口部22に沿ってポリシリコ
ンを完全に充填するには十分な厚さである。
【0023】図4に言及すると、酸化膜層31は好まし
くはCMPによりポリシリコン23まで除去され、これ
は選択的にポリシリコン23の最初に露出した上部領域
で終了する。
【0024】図5に言及すると、ポリシリコン23の露
出した上部は除去されて隣りのポリシリコン構造体が分
離し、それにより接触開口部22に存在する独立したコ
ンテナ51を形成し、そして下部の酸化膜21が露出す
る。除去されるポリシリコン23の領域は酸化膜を選択
的にエッチングすることにより達成することができ、そ
れは所定時間のウェットエッチングまたは最適CMPポ
リシリコンエッチングであってよい。CMPエッチング
工程が利用される場合の本法の非常に重要な利点はコン
テナ51の内側が高いアスペクト比(0.5μ内径〜
1.5μ高さ)の記憶コンテナの内部から除去するのが
困難なCMP工程に固有の”スラリー”汚染から保護さ
れるという点である。
【0025】図6に言及すると、異なるエッチング率を
有する酸化膜21および31は共に露出している。この
時点で、酸化膜31がコンテナ51の内部から完全に除
去され、一方酸化膜21の部がコンテナ51の基部に
残るように酸化膜のエッチングが行われ、それにより下
部の微細構成と次の層との間に絶縁層を形成する。酸化
膜31と酸化膜21のエッチング率の比が2:1または
それ以上の比(4:1の比が好ましい)だと十分なプロ
セスマージンが得られ、確実に1回のエッチング工程で
コンテナ51の内部の高いエッチング率の酸化膜31が
すべて除去され、一方酸化膜21の部が残り、引き続
いて形成される層からの適当な絶縁が付与される。
【0026】図7に言及すると、キャパシタを形成する
この構造体を使用する場合、記憶ノートプレートコンテ
ナ51および残留する酸化膜21の1部はキャパシタセ
ル誘電体71で被覆される。最後に、整合的な第2のポ
リシリコン層72がセル誘電体71を覆うべく配置さ
れ、そしてコンテナ51のアレイ全体に共通のキャパシ
タセルプレートとして働く、この時点から、従来の製造
プロセス工程を用いてウェハーが完成する。
【0027】図8は開始基板81におけるスタック型キ
ャパシタプロセスに集積された本発明の断面図である。
コンテナ51は拡散領域82に接続し、それにより記憶
ノードコンテナプレートとして働く。拡散領域82はワ
ード線85によりアクセスされ(ゲート絶縁体83で分
離される)、これは次に拡散領域82間にチャネル活性
領域を作る。コンテナ51のポリシリコンは下部の拡散
領域82と同じ導電型にドープされ、良好な抵抗性接触
をするようになる。
【0028】これまで、本発明を好ましい態様に従って
説明したが、本発明の精神および範囲を逸脱することな
く当業者にとって容易な種々の変形を本発明の構造体お
よびプロセス工程に加えることができる。
【0029】
【発明の効果】以上説明したように、本発明によれば、
高密度/大容量DRAMの製造プロセスにおいて、記憶
セルの表面積を最大にする方法が提供される。また、本
発明によれば、既存のスタック型キャパシタ製造プロセ
スを改良して三次元スタック型コンテナキャパシタを製
造できる。
【図面の簡単な説明】
【図1】リング状ポリシリコンコンテナアレイの断面図
のグレースケールが再現されたSEM(走査電子顕微
鏡)写真図である。
【図2】低いエッチング率の酸化膜の平坦化された層を
形成し、埋設接触子をエッチングし、そして整合的なポ
リシリコン薄層を配置することからなる開始工程を示す
ウェハーの断面図である。
【図3】高いエッチング率の酸化膜の層を形成した後の
図2のウェハーの断面図である。
【図4】高いエッチング率の酸化膜を平坦化した後の図
3のウェハーの断面図である。
【図5】露出したポリシリコン薄層の上面をウェットエ
ッチングした後の図4のウェハーの断面図である。
【図6】低いエッチング率の酸化膜および高いエッチン
グ率の酸化膜の両方をエッチングした後の図5のウェハ
ーの断面図である。
【図7】整合的なセル誘電体およびポリシリコンをそれ
ぞれ覆う層を形成した後の図6のウェハー断面図であ
る。
【図8】スタック型キャパシタの製造プロセスに集積さ
れた時の本発明により製造される記憶セルの断面図であ
る。
【図9】パターニングの前にフォトレジストが充填され
たコンテナセルを示すウェハーの断面図である。
【図10】異方性エッチングしてコンテナセルをパター
ニングした後の、記憶ノードポリシリコンの裂片化およ
び記憶ノードポリシリコンを包囲するリング状の薄い酸
化膜の形成を示すウェハーの断面図である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平4−755(JP,A) (58)調査した分野(Int.Cl.6,DB名) H01L 27/108 H01L 21/8242 H01L 27/04 H01L 21/822

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項1】 シリコン基板に均一かつ反復可能な導電
    性コンテナ構造体(12)を製造する方法であって、 a)前記シリコン基板上を覆い、第1のエッチング率を
    有する第1の絶縁層(21)を形成し、 b)前記第1の絶縁層(21)中に開口部をパターニン
    グおよびエッチングし、それにより開口部はコンテナ形
    状(22)を形成し、 c)前記第1の絶縁層(21)および前記コンテナ形状
    (22)の上に整合的な第1の導電層(23)を形成
    d)前記第1の導電層(23)上を覆い、第2のエッチ
    ング率を有する犠牲膜としての第2の絶縁層(31)を
    形成し、 e)化学機械的平坦化(CMP)処理により前記第2の
    絶縁層(31)を除去して前記第1の導電層(23)の
    上部を露出させ、 f)化学機械的平坦化(CMP)処理により前記の露出
    した上部の第1の導電層(23)を除去して下部の前記
    第1の絶縁層(21)を露出させ、それにより前記第1
    の導電層(23)を分離して内壁および外壁を有する独
    立した前記導電性コンテナ(51)とし、 g)前記第2の絶縁層(31)が完全に除去されるよう
    に前記第1および第2の絶縁層(21,31)を除去し
    て、それにより前記導電性コンテナ(51)の内壁の全
    体を露出させ、そして前記第1の絶縁層(21)を部分
    的に除去して、それにより前記導電性コンテナ(51)
    の外壁の上部を露出させ h)前記コンテナ(51)および前記の部分的に残留す
    る第1の絶縁層(21)の前記露出した壁および内部の
    底部の上および同じ表面に第3の絶縁層(71)を形成
    し、そして i)前記第3の絶縁層(71)の上および同じ表面に第
    2の導電層(72)を形成する工程を含む方法。
  2. 【請求項2】 活性領域(82)、ワード線(85)お
    よびディジット線を持つシリコン基板(81)上にDR
    AMコンテナ記憶キャパシタを製造する方法であって、 a)前記シリコン基板上を覆い、第1のエッチング率を
    有する第1の絶縁層(21)を形成し、 b)前記第1の絶縁層(21)中に開口部をパターニン
    グおよびエッチングし、それにより開口部はコンテナ形
    状(22)を形成し、 c)前記第1の絶縁層(21)および前記コンテナ形状
    (22)の上に整合的な第1の導電層(23)を形成
    d)前記第1の導電層(23)上を覆い、第2のエッチ
    ング率を有する犠牲膜としての第2の絶縁層(31)を
    形成し、 e)化学機械的平坦化(CMP)処理により前記第2の
    絶縁層(31)を除去して前記第1の導電層(23)の
    上部を露出させ、 f)化学機械的平坦化(CMP)処理により前記の露出
    した上部の第1の導電層(23)を除去して下部の前記
    第1の絶縁層(21)を露出させ、それにより前記第1
    の導電層(23)を分離して内壁および外壁を有する独
    立したコンテナ記憶ノード電極(51)とし、 g)前記第2の絶縁層(31)が完全に除去されるよう
    に前記第1および第2の絶縁層(21,31)を除去し
    て、それにより前記コンテナ記憶ノード電極(51)の
    内壁の全体を露出させ、そして前記第1の絶縁層(2
    1)を部分的に除去して、それにより前記コンテナ記憶
    ノード電極(51)の外壁の上部を露出させ h)前記コンテナ記憶ノード電極(51)および前記の
    部分的に残留する第1の絶縁層(21)の前記露出した
    壁および内部の底部の上および同じ表面に第3の絶縁層
    (71)を形成し、そして i)前記第3の絶縁層(71)の上および同じ表面に第
    2の導電層(72)を形成し、前記第2の導電層(7
    2)は前記の多数のコンテナ記憶ノード電極(51)に
    共通のキャパシタ電極を形成する工程を含む方法。
  3. 【請求項3】 前記第1および第2の絶縁層(21,3
    1)が酸化膜である請求項1または2に記載の方法。
  4. 【請求項4】 前記第1の絶縁層(21)のエッチング
    率が前記第2の絶縁層(31)のエッチング率より低い
    エッチング率である請求項1または2記載の方法。
  5. 【請求項5】 前記第2の絶縁層(31)のエッチング
    率および前記第1の絶縁層(21)のエッチング率の間
    のエッチング率の比が2:1またはそれ以上の比である
    請求項1または2記載の方法。
  6. 【請求項6】 前記第2の絶縁層(31)のエッチング
    率および前記第1の絶縁層(21)のエッチング率の間
    のエッチング率の比が4:1である請求項1または2記
    載の方法。
  7. 【請求項7】 前記第1および第2の導電層(23,7
    2)がドープされたポリシリコンである請求項1または
    2記載の方法。
  8. 【請求項8】 前記第1および第2の導電層(23,7
    2)が蒸着しながら導電的にドープを行う化学蒸着によ
    って形成されるドープされたポリシリコンからなる請求
    項1または2記載の方法。
  9. 【請求項9】 前記第1、第2および第3の絶縁層(2
    1,31,71)が化学蒸着によって形成される請求項
    1または2記載の方法。
  10. 【請求項10】 前記第1の絶縁層(21)中に開口部
    をパターニングおよびエッチングする前記工程に先立っ
    て前記第1の絶縁層(21)が平坦化される請求項1ま
    たは2記載の方法。
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