KR100390838B1 - 반도체 소자의 랜딩 플러그 콘택 형성방법 - Google Patents

Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 랜딩 플러그 콘택 형성방법에 관한 것이다. 본 발명은 공정 단계를 최소화하면서 CMP 공정시 연마 균일도를 확보할 수 있는 반도체 소자의 랜딩 플러그 콘택 형성방법을 제공하는데 그 목적이 있다. 본 발명은 종래의 랜딩 플러그 콘택 형성 공정에서 셀 영역과 주변회로 영역의 패턴 밀도 차이에 의한 단차를 줄이기 위하여 수행했던 층간절연막 증착 후 에치백 또는 CMP 공정 그리고, 콘택 플러그용 전도막 증착 후 에치백 공정을 실시하지 않고 CMP 공정시 연마 균일도를 확보하는 기술이다. 이를 위하여 본 발명에서는 콘택 플러그용 전도막의 증착 두께가 셀 영역의 게이트 전극 사이의 간극의 1/2보다 두껍고, 게이트 전극 상부의 층간절연막이 이루는 스페이스의 크기의 1/2보다 얇도록 제어하였다. 또한, 콘택 식각 프로파일을 십분 이용하여 콘택 식각 후 세정 공정시 공정 시간을 표준 세정 공정 시간 보다 늘려서 진행함으로써 셀 영역-주변회로 영역간 층간절연막의 단차를 줄인다.

Description

반도체 소자의 랜딩 플러그 콘택 형성방법{Method for forming landing plug contact in semiconductor device}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 랜딩 플러그 콘택 형성방법에 관한 것이다.

반도체 소자의 집적도가 높아짐에 따라 콘택 사이즈가 축소되고 있으며, 이에 따라 콘택 공정시의 공정 마진이 줄어들고 있다. 이러한 콘택 공정시의 공정 마진을 확보하기 위한 방안의 하나로 랜딩 플러그 콘택(landing plug contact, LPC) 공정이 사용되고 있다.

DRAM에서 랜딩 플러그 콘택은 주로 워드라인 형성 후 비트라인 콘택 플러그 형성에 이용되고 있다. 통상적으로 비트라인 콘택 플러그와 함께 전하저장전극 콘택 플러그를 동시에 형성하고 있는데, 이는 비트라인 형성 후 전하저장 전극 콘택을 형성할 경우 콘택홀의 깊이가 깊어져서 식각이 용이하지 않고 전하저장전극 콘택 형성시 오정렬이 발생하게 되면 콘택홀 식각시 하부의 비트라인 또는 워드라인이 노출되어 단락을 유발할 가능성이 크기 때문이다.

이러한 랜딩 플러그 콘택 형성 공정 중 대표적인 것이 워드라인 형성 후 절연산화막을 증착하고, I-형 마스크를 사용하여 콘택 플러그가 형성될 영역의 절연산화막을 식각하고, 이후 폴리실리콘막을 증착하고 이를 화학적·기계적 연마(CMP) 공정을 통해 평탄화하는 것이다.

첨부된 도면 도 1a 내지 도 1g는 종래기술에 따른 랜딩 플러그 콘택 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.

종래기술에 따르면, 우선 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 워드라인(게이트 전극)(11)을 형성한다. 도면에는 게이트 산화막을 도시하지 않았으며, 워드라인(11)의 상부에는 마스크 질화막(12)이, 워드라인(11)의 측벽에는 스페이서 질화막(13)이 형성되어 있다.

다음으로, 도 1b에 도시된 바와 같이 전체 구조 상부에 절연산화막(14)을 증착한다. 이때, 워드라인(11)의 밀도가 높은 셀 영역에 비해 그 밀도가 낮은 주변회로 영역의 절연산화막(14) 높이가 낮게 나타난다.

이어서, 도 1c에 도시된 바와 같이 CMP 또는 에치백 공정을 실시하여 절연산화막(14)의 단차를 줄인다.

계속하여, 도 1d에 도시된 바와 같이 I-형 마스크를 사용한 사진 공정 및 식각 공정을 실시하여 콘택 플러그가 형성될 영역의 절연산화막(14)을 선택적으로 식각하고, 통상의 콘택 세정 공정을 실시한다.

다음으로, 도 1e에 도시된 바와 같이 전체 구조 상부에 폴리실리콘막(15)을 증착한다.

이어서, 도 1f에 도시된 바와 같이 폴리실리콘막(15)을 에치백하여 절연산화막(14) 상부에 폴리실리콘막(15)이 잔류하지 않도록 한다.

계속하여, 도 1e에 도시된 바와 같이 CMP 공정을 실시하여 절연산화막(14) 및 폴리실리콘막(15)을 동시에 평탄화한다. 이때, CMP 공정은 마스크 질화막(12)을 연마정지막으로 사용하여 진행한다.

근본적으로, CMP 공정은 그 공정 시간이 길어질수록 웨이퍼 내에서의 연마 균일도가 떨어지는 특성을 가지고 있다. 따라서, 셀 영역과 주변회로 영역의 단차가 클 경우 연마 균일도는 더 악화되고, 마스크 질화막(12)의 두께 균일도가 좋지 않을 경우에는 국지적으로 워드라인(11)이 노출되는 문제점이 발생하기도 한다.

이러한 CMP 공정에서의 문제점을 고려하여 종래의 랜딩 플러그 콘택 형성 공정에서는 절연산화막(14) 증착 직후 CMP 또는 에치백 공정 공정을 실시하고 있으며, CMP 공정 중 산화막에 비해 연마비가 2배 정도 느린 폴리실리콘 두께를 줄여 전체 CMP 시간을 줄이고자 폴리실리콘막(15) 증착 후 에치백 공정을 실시하고 있다.

이와 같이 종래의 랜딩 플러그 콘택 형성 공정은 최종 CMP 공정시 연마 균일도를 확보하기 위해서 추가적인 2회의 CMP 또는 에치백 공정을 필요로 하기 때문에 공정 시간이 증가하고 공정 단가가 높아지는 문제점이 있었다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 공정 단계를 최소화하면서 CMP 공정시 연마 균일도를 확보할 수 있는 반도체 소자의 랜딩 플러그 콘택 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1g는 종래기술에 따른 랜딩 플러그 콘택 형성 공정도.

도 2a 내지 도 2e는 종래기술에 따른 랜딩 플러그 콘택 형성 공정도.

도 3은 절연산화막의 식각 프로파일을 나타낸 주사전자현미경(SEM) 사진.

* 도면의 주요 부분에 대한 부호의 설명

24 : 절연산화막

25 : 폴리실리콘막

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 셀 영역 및 주변회로 영역을 구비한 반도체 소자의 랜딩 플러그 콘택 형성방법에 있어서, 그 상부에 마스크 절연막을 구비하고 그 측벽에 스페이서 절연막을 구비하는 게이트 전극이 형성된 기판 상에 층간절연막을 형성하는 제1 단계; 콘택 플러그가 형성될 영역의 상기 층간절연막을 선택적으로 식각하는 제2 단계; 상기 제2 단계를 마친 전체 구조 상부에 콘택 플러그용 전도막을 증착하되, 상기 콘택 플러그용 전도막의 증착 두께가 상기 셀 영역의 게이트 전극 사이의 간극의 1/2보다 두껍고, 상기 게이트 전극 상부의 상기 층간절연막이 이루는 스페이스의 크기의 1/2보다 얇도록 하는 제3 단계; 및 상기 마스크 절연막을 연마정지막으로 사용하는 화학적·기계적 연마 공정을 실시하여 상기 층간절연막 및 상기 콘택 플러그용 전도막을 평탄화하는 제4 단계를 포함하는 반도체 소자의 랜딩 플러그 콘택 형성방법이 제공된다.

또한, 상기 제2 단계 수행 후, 건식 식각 후 세정 공정을 실시하되, 표준 세정 공정 시간 보다 공정 시간을 증가시켜 실시하는 제5 단계를 더 포함하는 것이 바람직하다.

본 발명은 종래의 랜딩 플러그 콘택 형성 공정에서 셀 영역과 주변회로 영역의 패턴 밀도 차이에 의한 단차를 줄이기 위하여 수행했던 층간절연막 증착 후 에치백 또는 CMP 공정 그리고, 콘택 플러그용 전도막 증착 후 에치백 공정을 실시하지 않고 CMP 공정시 연마 균일도를 확보하는 기술이다. 이를 위하여 본 발명에서는 콘택 플러그용 전도막의 증착 두께가 셀 영역의 게이트 전극 사이의 간극의 1/2보다 두껍고, 게이트 전극 상부의 층간절연막이 이루는 스페이스의 크기의 1/2보다 얇도록 제어하였다. 또한, 콘택 식각 프로파일을 십분 이용하여 콘택 식각 후 세정 공정시 공정 시간을 표준 세정 공정 시간 보다 늘려서 진행함으로써 셀 영역-주변회로 영역간 층간절연막의 단차를 줄인다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

첨부된 도면 도 2a 내지 도 2e는 종래기술에 따른 랜딩 플러그 콘택 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.

본 실시예에 따르면, 우선 도 2a에 도시된 바와 같이 실리콘 기판(20) 상에 워드라인(게이트 전극)(21)을 형성한다. 도면에는 게이트 산화막을 도시하지 않았으며, 워드라인(21)의 상부에는 마스크 질화막(22)이, 워드라인(21)의 측벽에는 스페이서 질화막(23)이 형성되어 있다.

다음으로, 도 2b에 도시된 바와 같이 전체 구조 상부에 절연산화막(24)을 증착한다. 이때, 워드라인(21)의 밀도가 높은 셀 영역에 비해 그 밀도가 낮은 주변회로 영역의 절연산화막(24) 높이가 낮게 나타난다.

이어서, 도 2c에 도시된 바와 같이 I-형 마스크를 사용한 사진 공정 및 식각 공정을 실시하여 콘택 플러그가 형성될 영역의 절연산화막(24)을 선택적으로 식각하고, 콘택 세정 공정을 실시한다. 이때, 세정 공정 시간을 표준 공정 시간에 비해 증가시켜 셀 영역에 잔류하는 절연산화막(24)의 높이를 낮춘다.

다음으로, 도 2d에 도시된 바와 같이 전체 구조 상부에 폴리실리콘막(25)을 증착한다. 이때, 폴리실리콘막(25)의 증착 두께는 셀 영역의 워드라인(21) 사이의 간극의 1/2보다 두껍고, 그 상부의 절연산화막(24)이 이루는 스페이스의 크기의 1/2보다 얇게 설정하여 셀 영역의 워드라인(21) 간극은 충분히 매립되고 그 상부의 절연산화막(24)이 이루는 스페이스는 매립되지 않도록 한다.

이어서, 도 2e에 도시된 바와 같이 CMP 공정을 실시하여 절연산화막(24) 및폴리실리콘막(25)을 동시에 평탄화한다. 이때, CMP 공정은 마스크 질화막(22)을 연마정지막으로 사용하여 진행한다.

일반적으로, CMP 공정시 연마 속도는 CMP 패드가 느끼는 패턴 밀도와 RR(removal rate, k/ρ^x)에 의존하는데, 여기서 지수 x는 패드의 성격과 헤드의 속도와 관련이 있다. 대체로 평탄도의 특성이 좋은 하드 패드(경도가 높은 패드)의 경우 x=1로서 RR=k/ρ의 관계를 갖는다. 즉, 패턴의 밀도가 낮을수록 RR값이 증가하는 특성이 있다.

본 발명에서 최후로 실시하는 공정인 CMP 공정의 목적은 워드라인 사이의 간극에 폴리실리콘 플러그를 형성하는 것인데, 그런면에서 도 3d의 'A'로 표시된 부분은 CMP 공정에 의해 제거가 되어야 할 부분으로서 굳이 폴리실리콘이 공간을 채우고 있을 필요가 없다. 오히려 이 부분에 폴리실리콘이 매립되어 있을 경우 CMP 공정 중 연마 속도를 떨어뜨림으로서 CMP 공정 시간을 증가시키는 원인이 된다. 반면 워드라인 사이의 간극에는 폴리실리콘이 매립되어 있어야만 CMP 공정 중 슬러리와 같은 이물질이 플러그 사이에 침투하지 않는다. 따라서 폴리실리콘막의 두께는 셀 영역의 워드라인 사이의 간극의 1/2보다 두껍고, 그 상부의 절연산화막 간의 스페이스의 1/2보다는 얇아야 한다. 이 경우, 셀 영역의 패턴 밀도는 폴리실리콘과 절연산화막을 포함하여 80% 정도의 수준에 이르게 되어 CMP 공정 중 주변회로 영역에 비해 1.25배 정도 빠른 연마 속도로 연마가 진행되기 때문에 이 과정 중 셀 영역과 주변회로의 단차가 줄어들게 된다. 그러다가 상기 도 2d의 'A' 부분이 모두제거되면 셀 영역도 100%의 패턴 밀도가 되기 대문에 주변회로 영역과 같은 속도로 연마가 진행된다. 따라서 이러한 조건으로 CMP 공정을 진행하면, 기존과 같이 절연산화막의 에치백 또는 CMP 그리고, 폴리실리콘막의 에치백 공정을 실시하지 않고도 최종적인 CMP 공정만으로 셀 영역과 주변회로 영역의 평탄화를 이룰 수 있게 된다.

한편, 본 발명에서는 폴리실리콘막 증착 전에 행해지는 콘택 세정 공정시 공정 시간을 늘려서 진행한다. 워드라인 상부의 마스크 절연막으로 절연산화막과의 식각 선택비가 높은 질화막을 사용하는 것이 일반적인데, 식각 선택비를 높이기 위해서는 식각 공정 중 다량의 폴리머를 발생시켜야 한다. 이에 따라 절연산화막의 식각 프로파일은 도 3에 도시된 바와 같이 아래쪽 스페이스가 좁고 위쪽 스페이스가 넓은 형태를 띄게 된다. 따라서 후속 세정 공정을 실시하는 경우, 평면 상태를 기준으로 r만큼의 산화막을 제거한다면, 주변회로 영역에서는 r만큼의 높이가 낮아지는 반면에 셀 영역에서는 절연산화막 패터닝 후의 단면 각도(Θ)에 따라 r/cosΘ의 비율로 그 높이가 낮아진다. 따라서 주변회로 영역에서의 식각량이 r인 경우, 셀 영역과 주변회로 영역간의 단차가 r/cosΘ-r만큼 줄어드는 결과를 얻게 된다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서는 플러그 물질로 폴리실리콘막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 플러그 물질로 금속 등과 같은 다른 물질을 사용하는 경우에도 적용된다.

전술한 본 발명은 CMP 공정시 연마 균일도를 확보하면서 공정을 단순화하는 효과가 있으며, 이로 인하여 공정 시간을 줄이고 공정 단가를 감소시키는 효과를 기대할 수 있다.

Claims (4)

1. 셀 영역 및 주변회로 영역을 구비한 반도체 소자의 랜딩 플러그 콘택 형성방법에 있어서,

   그 상부에 마스크 절연막을 구비하고 그 측벽에 스페이서 절연막을 구비하는 게이트 전극이 형성된 기판 상에 층간절연막을 형성하는 제1 단계;

   콘택 플러그가 형성될 영역의 상기 층간절연막을 선택적으로 식각하는 제2 단계;

   상기 제2 단계를 마친 전체 구조 상부에 콘택 플러그용 전도막을 증착하되, 상기 콘택 플러그용 전도막의 증착 두께가 상기 셀 영역의 게이트 전극 사이의 간극의 1/2보다 두껍고, 상기 게이트 전극 상부의 상기 층간절연막이 이루는 스페이스의 크기의 1/2보다 얇도록 하는 제3 단계; 및

   상기 마스크 절연막을 연마정지막으로 사용하는 화학적·기계적 연마 공정을 실시하여 상기 층간절연막 및 상기 콘택 플러그용 전도막을 평탄화하는 제4 단계

   를 포함하는 반도체 소자의 랜딩 플러그 콘택 형성방법.
2. 제1항에 있어서,

   상기 제2 단계 수행 후, 건식 식각 후 세정 공정을 실시하되, 표준 세정 공정 시간 보다 공정 시간을 증가시켜 실시하는 제5 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 콘택 형성방법.
3. 제1항 또는 제2항에 있어서,

   상기 콘택 플러그용 전도막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 랜딩 플러그 콘택 형성방법.
4. 제1항 또는 제2항에 있어서,

   상기 제2 단계에서,

   I-형 마스크를 사용한 사진 공정 및 식각 공정을 수행하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 콘택 형성방법.