KR20070056672A - 반도체 소자의 층간 절연막 패턴 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 층간 절연막 패턴 형성 방법을 제공한다. 이 방법에 따르면, 먼저 제 1 영역과 제 2 영역 사이에 단차가 존재하는 반도체 기판을 덮는 층간 절연막을 형성한다. 층간 절연막을 덮는 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 사용하여 제 1 영역 상의 층간 절연막을 식각하여 제 1 영역 상의 층간 절연막의 높이가 제 2 영역 상의 층간 절연막과 동일하게 하는 층간 절연막 패턴을 형성하되, 층간 절연막 패턴은 제 1 영역과 제 2 영역 사이의 제 1 필라와 제 1 필라에서 소정 간격 이격된 제 1 영역 상에 적어도 하나의 제 2 필라를 형성하는 것을 특징으로 한다. 이에 따라, 반도체 소자의 층간 절연막을 평탄화하는 공정에서 필라의 깨짐을 최소화함으로써, 반도체 웨이퍼의 표면에 발생하는 미세 스크래치를 방지하여 반도체 웨이퍼의 수율을 향상시킬 수 있는 반도체 소자의 층간 절연막 패턴 형성 방법을 제공할 수 있다.
필라, 단차, 평탄화, 화학적 기계적 연마, 층간 절연막
Description
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 층간 절연막 패턴 형성 방법을 설명하기 위한 단면도들;
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 층간 절연막 패턴 형성 방법을 설명하기 위한 단면도들;
도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 층간 절연막 패턴을 설명하기 위한 단면도;
도 4는 본 발명의 또 다른 실시예에 따른 반도체 소자의 층간 절연막 패턴을 설명하기 위한 단면도.
본 발명은 반도제 소자의 제조 방법에 관한 것으로, 더 구체적으로 반도체 소자의 층간 절연막 패턴 형성 방법에 관한 것이다.
반도체 소자는 고기능화, 고성능화, 고집적화를 향해 256메가(Mega) 및 1기가(Giga)급의 디램(DRAM : Dynamic Random Access Memory)으로 대표되는 초대규모 집적 회로(ULSI : Ultra Large Scale Integration) 시대로 돌입하고 있다. 향후, 이들 반도체 소자의 고집적화보다는 보다 미세한 패턴(pattern) 형성 기술을 필요로 하고, 3차원적인 다층화 구조를 요구하는 영역이 넓어져서, 현시점에서 새로운 프로세스(process)의 도입이 검토 과제로 되어있다. 미세 배선을 패턴 형성 기술에 의해 다층화해 갈 경우, 그 아래층에 존재하는 층간 절연막(ILD : Inter Layer Dielectric)을 평탄화하는 것이 필수적이지만, 지금까지는 부분적인 평탄화 처리 기술로 대응해 왔다. 그러나 반도체 소자의 가공 능률 향상 및 고품질화를 달성하기 위해 웨이퍼(wafer) 전면에 걸친 평탄화, 즉 광역 평탄화(global planarization) 기술이 1980년대 중반부터 실제 공정에 소개되었는데 그것이 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 기술이다.
실제로 화학적 기계적 연마 기술이 반도체 소자의 제조 공정에 적용되는 경우를 살펴보면, 층간 절연막의 평탄화, 금속배선의 평탄화 및 소자 분리 공정에서 트렌치(trench) 구조를 위한 평탄화 공정에 주로 응용된다. 포토리소그래피(photolithography) 공정에서는 노광에 대한 초점 심도(DOF : Depth Of Focus)를 향상시켜 미세 패턴을 이용한 다층 배선 형성을 가능하게 한다. 또한, 메모리 소자에 있어서는 메모리 셀(cell) 영역과 인접하는 주변 회로 영역과의 단차를 해소하게 되었다. 따라서, 화학적 기계적 연마 기술이 반도체 소자의 제조 공정에 도입된 후, 집적도를 향상시킬 수 있는 소자분리 기술, 미세 패턴 구조의 구현 및 다층 배선용 반도체 소자의 광역 평탄화를 달성하는 측면에서 많은 발전이 이룩되었다. 상술한 화학적 기계적 연마 기술의 장점 때문에, 지금도 화학적 기계적 연마 장비와 이에 사용되는 소모품, 화학적 기계적 연마를 이용한 공정 및 화학적 기계적 연마를 이용한 공정 설계 기술에 대한 연구가 지속적으로 수행되고 있다.
기존의 실리카 베이스 슬러리(silica based slurry)와 비교하여 질화 실리콘(SiN)에 대해 높은 선택비를 가지는 산화 세륨(CeO2 또는 ceria) 베이스 슬러리는 주로 산화막(oxide)과 질화 실리콘막이 동시에 노출되는 쉘로우 트렌치 아이솔레이션(STI : Shallow Trench Isolation)이나 층간 절연막을 화학적 기계적 연마 공정에 적용되는 예가 증가하고 있다. 반면에, 단일 성분의 막을 화학적 기계적 연마하는 공정에서는 선택비보다는 저단차 영역의 손실(loss)을 최소화하는 동시에 고단차 영역을 효과적으로 제거하는 능력이 중요하다. 이러한 평탄도 특성에서는 기존의 실리카 베이스 슬러리와 산화 세륨 베이스 슬러리 사이에 큰 차이가 없는 편이다.
단차가 큰 막을 평탄화하기 위해 일반적인 슬러리를 이용한 화학적 기계적 연마 공정에서 고단차 영역의 막을 제거할 때, 저단차 영역의 막도 상당량 같이 제거된다. 이는 후속 공정에서 여러 가지 문제점을 유발하게 된다. 이에 따라, 저단차 영역의 손실을 보상하고 최종적인 평탄도를 얻기 위해 산화막의 증착량을 많이 사용하고 있는 동시에 고단차 영역의 밀도가 높은 막의 일부분만을 미리 제거하기 위한 식각하는 역 사진(reverse photo) 공정과 같은 부가 공정이 도입된다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 층간 절연막 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상의 인접한 2개의 게이트 전극(20)에 의하여 자기 정렬(self align)되는 콘택 플러그(contact plug, 22)를 형성한다. 그 위에 평탄화된 제 1 층간 절연막(24)을 형성한 후, 비트 라인(미도시)을 형성한다. 그 위에 평탄화된 제 2 층간 절연막(26)을 형성한 후, 노드 콘택홀(node contact hole, 28)을 통하여 콘택 플러그(22)와 연결되는 커패시터(capacitor)의 하부 전극(storage node, 30)을 형성한다. 그 위에 유전막(32)과 상부 전극(plate node, 34)을 형성하여 셀 어레이 영역(cell array region, A)에 커패시터를 형성한다.
커패시터의 상부 전극(34) 형성 후 화학적 기상 증착(CVD : Chemical Vapor Deposition) 방식을 사용하여 제 3 층간 절연막(40)을 형성한다. 이 경우에는 화학적 기상 증착 방식의 특성상 커패시터 위에 증착되는 산화막인 제 3 층간 절연막(40)은 하부 구조의 토폴로지(topology)를 따라 그대로 형성된다. 따라서 커패시터가 형성된 셀 어레이 영역(A)과 커패시터가 없는 주변 회로 영역(B) 사이에는 비교적 큰 단차가 존재하게 된다.
이러한 단차를 줄이기 위하여 종래에는 화학적 기계적 연마 방식을 이용하는 경우가 있었으나, 이 경우에는 웨이퍼 상의 위치에 따라 화학적 기계적 연마 방법에 의하여 제거되는 산화물 양의 편차가 심하여 화학적 기계적 연마 공정만으로는 실제로 요구되는 수준의 평탄도를 확보하는 것이 불가능하였다.
이에 따라, 추후 주변 회로 영역(B)에 콘택 플러그를 형성한 후 그 위에 금속 배선을 형성하는 공정에서도 단차로 인한 문제, 특히 스텝 커버리지(step coverage)가 불량해지는 문제가 발생하며, 사진 공정을 이용하여 금속 배선 형성을 위한 패터닝(patterning) 공정을 행할 때에도 셀 어레이 영역(A)과 주변 회로 영역(B) 사이에 존재하는 단차에 따라 노광 포커스가 서로 다르게 되어 심한 경우에는 노광 공정 자체가 불가능해지는 경우도 발생한다. 이와 같은 문제를 해결하기 위해서는 셀 어레이 영역(A)에서 제 3 층간 절연막(40)을 상부로부터 일정량만큼 제거하여 셀 어레이 영역(A)과 주변 회로 영역(B) 사이의 단차를 줄여주어야 한다.
도 1b 및 도 1c를 참조하면, 제 3 층간 절연막(40) 상에 주변 회로 영역(B)을 덮은 포토레지스트 패턴(50)을 이용하여 셀 어레이 영역(A)의 제 3 층간 절연막(40)을 선택적으로 식각하여, 셀 어레이 영역(A)에 형성된 제 3 층간 절연막(40)의 높이와 주변 회로 영역(B)의 높이가 같아지는 층간 절연막 패턴(45)을 형성한다.
이에 따라, 셀 어레이 영역(A)에서 화학적 기계적 연마 공정으로 제거해야 할 산화막의 양이 줄어들게 된다. 하지만, 여전히 셀 어레이 영역(A)과 주변 회로 영역(B)과의 경계부에는 잔존하는 산화막인 필라(pillar, 45a)가 남게 된다. 그 후, 화학적 기계적 연마 공정을 이용하여 남아 있는 필라(45a)를 제거함으로써, 원하는 정도의 평탄도가 얻어질 수 있다.
이러한 역 사진 공정에 의해서 고단차 영역(셀 어레이 영역)과 저단차 영역(주변 회로 영역) 사이에 만들어지는 형상이 바로 필라이다. 필라를 화학적 기계적 연마 공정으로 제거하게 되면 층간 절연막의 평탄화를 이룰 수 있다. 하지만 필라를 제거하기 위한 화학적 기계적 연마 공정의 초기에 가해지는 과도한 압력으로 인해 저단차 영역 쪽의 필라 부위에 응력(stress)이 집중되면서 필라가 깨지는 현상이 발생한다. 이러한 필라의 깨짐으로 인해 반도체 웨이퍼 상에 미세 스크래치가 생기거나 입자(particle)가 잔존하게 되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 웨이퍼의 수율을 향상시킬 수 있는 반도체 소자의 층간 절연막 패턴 형성 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 반도체 소자의 층간 절연막 패턴 형성 방법을 제공한다. 이 방법에 따르면, 먼저 제 1 영역과 제 2 영역 사이에 단차가 존재하는 반도체 기판을 덮는 층간 절연막을 형성한다. 층간 절연막을 덮는 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 사용하여 제 1 영역 상의 층간 절연막을 식각하여 제 1 영역 상의 층간 절연막의 높이가 제 2 영역 상의 층간 절연막과 동일하게 하는 층간 절연막 패턴을 형성하되, 층간 절연막 패턴은 제 1 영역과 제 2 영역 사이의 제 1 필라와 제 1 필라에서 소정 간격 이격된 제 1 영역 상에 적어도 하나의 제 2 필라를 형성하는 것을 특징으로 한다.
층간 절연막 패턴의 제 1 필라 및 제 2 필라는 화학적 기계적 연마 공정으로 제거되는 단계를 더 포함할 수 있다.
제 1 영역과 제 2 영역은 각각 셀 어레이 영역과 주변 회로 영역일 수 있다. 제 1 필라는 80,000Å 이상의 폭을 가지게 형성될 수 있다. 제 2 필라는 제 1 필라에서 15,000Å 간격만큼 이격되어 형성될 수 있다. 제 2 필라는 15,000~45,000Å의 폭을 가지게 형성될 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명 하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 층간 절연막 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(110) 상의 인접한 2개의 게이트 전극(120)에 의하여 자기 정렬되는 콘택 플러그(122)를 형성한다. 그 위에 평탄화된 제 1 층간 절연막(124)을 형성한 후, 비트 라인(미도시)을 형성한다. 그 위에 평탄화된 제 2 층간 절연막(126)을 형성한 후, 노드 콘택홀(128)을 통하여 콘택 플러그(122)와 연결되는 커패시터의 하부 전극(130)을 형성한다. 그 위에 유전막(132)과 상부 전극(34)을 형성하여 제 1 영역(C)에 커패시터를 형성한다.
커패시터의 상부 전극(134) 형성 후 화학적 기상 증착 방식을 사용하여 제 3 층간 절연막(140)을 형성한다. 이 경우에는 화학적 기상 증착 방식의 특성상 커패시터 위에 증착되는 산화막인 제 3 층간 절연막(140)은 하부 구조의 토폴로지를 따라 그대로 형성된다. 따라서 커패시터가 형성된 제 1 영역(C)과 커패시터가 없는 제 2 영역(D) 사이에는 비교적 큰 단차가 존재하게 된다.
제 1 영역(C) 및 제 2 영역(D)은 각각 셀 어레이 영역 및 주변 회로 영역일 수 있다.
도 2b를 참조하면, 제 3 층간 절연막(140) 상에 제 1 영역(C)의 일부 및 제 2 영역(D)을 덮는 포토레지스트 패턴(150)을 형성한다. 제 1 영역(C)의 일부를 덮는 포토레지스트 패턴(150)은 제 1 영역(C)을 덮는 포토레지스트 패턴(150)과 15,000Å 정도 이격되어 형성될 수 있다. 또한 제 1 영역(C)의 일부를 덮는 포토레지스트 패턴(150)은 15,000Å 정도의 폭을 가질 수 있다.
도 2c를 참조하면, 포토레지스트 패턴(150)을 마스크로 사용하여 제 1 영역(C)에서만 선택적으로 제 3 층간 절연막(140)을 식각하여, 제 1 영역(C)에 형성된 제 3 층간 절연막(140)의 높이와 제 2 영역(D)의 높이가 같아지는 층간 절연막 패턴(145)을 형성한다. 이에 따라, 층간 절연막 패턴(145)은 제 1 영역(C)에서 화학적 기계적 연마 방법으로 제거해야 할 산화막의 양이 줄어들면서 제 1 영역(C)과 제 2 영역(D)과의 경계부에는 남아 있는 산화막인 제 1 필라(145a) 및 제 2 영역(D)에 인접한 제 1 영역(C)에 추가적으로 남아 있는 산화막인 제 2 필라(145b)를 가지게 된다. 제 1 필라(145a)는 80,000Å 정도의 폭을 가지게 형성될 수 있다. 제 2 필라(145b)는 제 1 필라(145a)로부터 15,000Å 정도 이격되어 15,000Å 정도의 폭을 가지게 형성될 수 있다.
추후 화학적 기계적 연마 공정을 이용하여 남아 있는 제 1 필라(145a) 및 제 2 필라(145b)를 제거함으로써, 원하는 정도의 평탄도를 얻을 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 층간 절연막 패턴을 설 명하기 위한 단면도이다.
도 3을 참조하면, 도 2b의 포토레지스트 패턴(도 2b의 150)을 변경한 후, 이를 마스크로 사용하여 층간 절연막 패턴(245)을 형성한 것이다. 이에 따라, 층간 절연막 패턴(245)은 제 1 영역(C)에서 화학적 기계적 연마 방법으로 제거해야 할 산화막의 양이 줄어들면서 제 1 영역(C)과 제 2 영역(D)과의 경계부에는 남아 있는 산화막인 제 1 필라(245a) 및 제 2 영역(D)에 인접한 제 1 영역(C)에 추가적으로 남아 있는 산화막인 복수개의 제 2 필라(245b)를 가지게 된다. 제 1 필라(245a)는 80,000Å 정도의 폭을 가지게 형성될 수 있다. 복수개의 제 2 필라(245b)는 제 1 필라(245a)로부터 15,000Å 정도 이격되어 각각 15,000Å 정도의 폭 및 15,000Å 정도의 이격 거리를 가지게 형성될 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 소자의 층간 절연막 패턴을 설명하기 위한 단면도이다.
도 4를 참조하면, 도 2b의 포토레지스트 패턴(도 2b의 150)을 변경한 후, 이를 마스크로 사용하여 층간 절연막 패턴(345)을 형성한 것이다. 이에 따라, 층간 절연막 패턴(345)은 제 1 영역(C)에서 화학적 기계적 연마 방법으로 제거해야 할 산화막의 양이 줄어들면서 제 1 영역(C)과 제 2 영역(D)과의 경계부에는 남아 있는 산화막인 제 1 필라(345a) 및 제 2 영역(D)에 인접한 제 1 영역(C)에 추가적으로 남아 있는 산화막인 제 2 필라(345b)를 가지게 된다. 제 1 필라(345a)는 80,000Å 정도의 폭을 가지게 형성될 수 있다. 제 2 필라(345b)는 제 1 필라(245a)로부터 15,000Å 정도 이격되어 45,000Å 정도의 폭을 가지게 형성될 수 있다.
상기한 본 발명의 실시예들에 따른 방법으로 반도체 소자의 층간 절연막 패턴을 형성함으로써, 층간 절연막의 평탄화를 위해 필라를 화학적 기계적 연마 방식으로 제거하는 공정의 초기에 가해지는 과도한 압력에 의한 응력을 추가적으로 형성된 필라로 분산하기 때문에 필라가 깨지는 현상을 방지할 수 있다. 이에 따라, 필라의 깨짐으로 인해 반도체 웨이퍼 상에 미세 스크래치가 생기거나 입자가 잔존하는 것을 방지하여 반도체 웨이퍼의 수율을 향상시킬 수 있는 반도체 소자의 층간 절연막 패턴 형성 방법을 제공할 수 있다.
상술한 것과 같이, 본 발명에 따르면 반도체 소자의 층간 절연막을 평탄화하는 공정에서 필라의 깨짐으로 최소화함으로써, 반도체 웨이퍼의 표면에 발생하는 미세 스크래치를 방지하여 반도체 웨이퍼의 수율을 향상시킬 수 있는 반도체 소자의 층간 절연막 패턴 형성 방법을 제공할 수 있다.
Claims (6)
- 제 1 영역과 제 2 영역 사이에 단차가 존재하는 반도체 기판을 덮는 층간 절연막을 형성하는 단계;상기 층간 절연막을 덮는 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 1 영역 상의 상기 층간 절연막을 식각하여 상기 제 1 영역 상의 상기 층간 절연막의 높이가 상기 제 2 영역 상의 상기 층간 절연막과 동일하게 하는 층간 절연막 패턴을 형성하는 단계를 포함하되, 상기 층간 절연막 패턴은 상기 제 1 영역과 상기 제 2 영역 사이의 제 1 필라와 상기 제 1 필라에서 소정 간격 이격된 상기 제 1 영역 상에 적어도 하나의 제 2 필라를 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 패턴 형성 방법.
- 제 1항에 있어서,상기 층간 절연막 패턴의 상기 제 1 필라 및 상기 제 2 필라는 화학적 기계적 연마 공정으로 제거되는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 층간 절연막 패턴 형성 방법.
- 제 1항에 있어서,상기 제 1 영역과 상기 제 2 영역은 각각 셀 어레이 영역과 주변 회로 영역 인 것을 특징으로 하는 반도체 소자의 층간 절연막 패턴 형성 방법.
- 제 1항에 있어서,상기 제 1 필라는 80,000Å 이상의 폭을 가지게 형성되는 것을 특징으로 하는 반도체 소자의 층간 절연막 패턴 형성 방법.
- 제 1항에 있어서,상기 제 2 필라는 상기 제 1 필라에서 15,000Å 간격만큼 이격되어 형성되는 것을 특징으로 하는 반도체 소자의 층간 절연막 패턴 형성 방법.
- 제 1항에 있어서,상기 제 2 필라는 15,000~45,000Å의 폭을 가지게 형성되는 것을 특징으로 하는 반도체 소자의 층간 절연막 패턴 형성 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140105940A (ko) * | 2013-02-25 | 2014-09-03 | 삼성전자주식회사 | 절연막 구조물을 포함하는 반도체 소자 및 이의 제조 방법 |
| US11482448B2 (en) | 2019-11-01 | 2022-10-25 | Samsung Electronics Co., Ltd. | Planarization method of a capping insulating layer, a method of forming a semiconductor device using the same, and a semiconductor device formed thereby |
-
2005
- 2005-11-30 KR KR1020050115644A patent/KR20070056672A/ko not_active Application Discontinuation
Cited By (3)
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|---|---|---|---|---|
| KR20140105940A (ko) * | 2013-02-25 | 2014-09-03 | 삼성전자주식회사 | 절연막 구조물을 포함하는 반도체 소자 및 이의 제조 방법 |
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