KR100510557B1 - 다미신 공정을 적용한 반도체 소자의 커패시터 및 그형성방법 - Google Patents
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Abstract
다미신 공정을 적용한 반도체 소자의 커패시터 및 그 형성방법에 관해 개시한다. 이를 위해 본 발명은 하부전극의 높이를 높이고 하부전극 이 형성된 층간절연막 내부에 하부전극 및 층간절연막의 일부를 식각하여 이중 다마신 구조 형성을 위한 트랜치를 형성한 후, 트랜치 내부에 유전막 및 상부전극을 형성한다. 따라서 상부전극 형성시 미스얼라인에 의한 금속배선의 합선(short)을 예방하고 균일한 커패시턴스를 확보할 수 있다.
Description
본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 더욱 상세하게는 에스램 반도체 소자의 커패시터 및 그 형성방법에 관한 것이다.
반도체 소자의 크기가 축소됨에 따라 반도체 소자의 신뢰도 역시 중요한 문제로 대두된다. 그러나 내부에 커패시터를 포함하는 반도체 소자는 반도체 소자 크기의 축소에 따라 디자인 룰(Design rule)이 점차 작아지기 때문에 미스얼라인(misalign)과 같은 반도체 소자의 신뢰도를 떨어뜨리는 문제들이 발생된다.
일반적으로 MIM(Metal-Insulator-Metl) 구조를 갖는 반도체 소자의 커패시터는, 평탄화 목적으로 사용된 층간절연막 위에 형성되는 구조를 갖는다. 이렇게 평탄화를 위한 층간절연막 위에 MIM형 커패시터가 형성된 구조의 발명이 미국특허 US 6,100,155호(Title: Metal-Oxide-Metal capacitor for analog device, Date: Aug.8, 2000)로 등록된 바 있다.
도 1 내지 도 8은 종래기술에 의한 반도체 소자의 커패시터 형성방법을 설명하기 위해 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(10) 위에 통상의 방법에 따라 트랜지스터를 포함하는 에스램 반도체 소자의 회로부인 하부구조(20)를 형성한다. 이어서, 상기 하부구조(20) 위에 커패시터 형성을 위해 평탄화 목적으로 사용되는 층간절연막(30)을 증착한다. 상기 층간절연막(30)에 사진 및 식각공정을 진행하여 상기 하부구조(20)의 일부를 노출시키는 콘택홀을 형성한다. 상기 콘택홀이 형성된 반도체 기판 위에 도전물질, 예컨대 텅스텐(W)을 침적한 후, 화학기계적 평탄화(CMP: Chemical Mechanical Polishing) 공정을 진행한다. 따라서 상기 도전물질은 상기 층간절연막(30) 내부에서 워드라인 형성을 위한 금속배선(50), 커패시터의 하부전극(40) 및 전원공급용 금속배선(60)이 된다.
도 2 및 도 3을 참조하면, 상기 커패시터 하부전극(40)이 형성된 반도체 기판에 포토레지스트 패턴(60)을 형성한 후, 텅스텐에 대하여 고선택비를 갖는 식각가스를 사용하여 상기 하부전극(40) 사이에 있는 층간절연막(30)의 일부를 식각하여 하부구조(20)의 일부를 노출시키는 트랜치(70)를 형성한다.
도 4 내지 도 6을 참조하면, 상기 트랜치(70)가 형성된 반도체 기판 위에 유전막(80)을 침적하고, 상기 유전막(80) 위에 상부전극으로 사용되는 도전물질(90)을 침적한 후, 화학기계적 평탄화(CMP) 혹은 에치백 공정을 통하여 반도체 기판을 평탄화시킨다. 상기 평탄화가 완료된 반도체 기판 위에 다른 포토레지스트 패턴(95)을 형성한 후 식각을 진행한다.
상기 식각에 의하여 두개의 하부전극(40) 사이에 형성되는 유전막(80A) 및 상부전극(90A)을 갖는 커패시터가 형성된다.
도 7 내지 도 8을 참조하면, 상기 커패시터가 형성된 반도체 기판 위에 다른 층간절연막(97)을 증착한 후, 이를 평탄화시켜 평탄화가 완료된 층간절연막(97A)를 형성한다.
그러나 상술한 종래기술에 의한 반도체 소자의 커패시터 형성방법은, 도 5에서 커패시터 형성을 위한 2차 식각을 진행할 때에 디자인 룰이 작은 경우 미스얼라인(misalign)이 발생할 수 있다. 이것은 도 4에서 유전막(80) 및 상부전극용 도전물질(80)과 같은 불투명한 막질이 반도체 기판 위를 덮음으로 인하여 포토공정에서 정렬키(align key)를 정확하게 정렬하기 어렵기 때문이다.
이렇게 미스얼라인이 발생되면 커패시터의 상부전극(90A)가 인접하는 워드라인용 금속배선(50) 혹은 전원공급용 금속배선(60)과 합선(short)될 수도 있다. 또한 미스얼라인으로 인하여 커패시터의 면적이 감소되어 반도체 소자 내부에서 균일한 커패시턴스를 확보하기 어려운 문제가 발생한다.
그 외에도 커패시터 형성에 따른 단차가 층간절연막(30) 위에서 발생됨으로 인하여 도 7 및 도 8에서 추가로 층간절연막(97)을 증착하고 이를 평탄화해야 하기 때문에 공정이 복잡해진다.
본 발명이 이루고자 하는 기술적 과제는, 커패시터의 구조를 평탄화를 층간절연막 위에 형성하는 방식에서 층간절연막 내부에 다마신 방식으로 형성함으로써 미스얼라인(misalign) 발생을 방지하고 추가로 층간절연막을 증착하고 평탄화하는 공정을 생략할 수 있는 다미신 공정을 적용한 반도체 소자의 커패시터를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 다미신 공정을 적용한 반도체 소자의 커패시터의 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 다미신 공정을 적용한 반도체 소자의 커패시터는, 단결정 반도체 기판과, 상기 반도체 기판 위에 형성된 트랜지스터와 같은 회로부를 포함하는 하부구조와, 상기 하부구조 위에 형성된 층간절연막과, 상기 층간절연막 내부에 화학기계적연마 공정으로 형성된 커패시터 하부전극과, 상기 층간절연막 내부에서 일차로 상기 하부전극을 식각하고 이차로 상기 하부전극 사이의 층간절연막을 식각한 이중 다마신 형성을 위한 트랜치와, 상기 트랜치 내부에 블랭킷 방식으로 증착된 유전막과, 상기 유전막 위에 형성되고 상기 트랜치를 완전히 채우는 형태의 상부전극을 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 하부전극은 커패시턴스가 떨어지는 것을 방지하기 위하여 종래에 사용하던 하부전극의 두께보다 더욱 두꺼운 3000~4000Å의 범위로 형성하는 것이 적합하다.
상기 하부전극은 텅스텐인 것이 적합하고, 상기 유전막은 산화탄탈륨(TaO), 질화막(SiN) 및 산화하프늄(HfO)중에서 선택된 하나인 것이 적합하고, 상기 상부전극은 질화티타늄(TiN)인 것이 적합하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 의한 다미신 공정을 적용한 반도체 소자의 커패시터 형성방법은, 반도체 기판 위에 하부구조를 형성하는 단계와, 상기 하부구조 위에 층간절연막을 증착하고 커패시터의 하부전극을 형성하기 위한 콘택홀을 형성하는 단계와, 상기 콘택홀이 형성된 층간절연막 위에 하부전극용 금속물질을 증착하고 화학기계적연마 공정으로 층간절연막 내부에 하부전극을 형성하는 단계와, 상기 하부전극이 형성된 층간절연막 위에 적어도 2개 이상의 하부전극을 노출시키는 포토레지스트 패턴을 형성하고 하부전극의 일부를 1차 식각하는 단계와, 상기 일차 식각된 결과물에서 하부전극 사이에 있는 층간절연막을 2차로 식각하여 이중 다마신 형성을 위한 트랜치를 형성하는 단계와, 상기 이중 다마신 형성을 위한 트랜치가 형성된 반도체 기판 위에 유전막을 블랭킷 방식으로 증착하는 단계와, 상기 유전막이 증착된 반도체 기판 위에 커패시터 상부전극을 형성하기 위한 상부전극용 금속물질을 증착하는 단계와, 상기 층간절연막 위에 잔류하는 유전막과 상부전극용 금속물질을 상기 층간절연막을 연마저지층으로 화학기계적연마 공정을 통하여 제거하는 단계를 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 하부전극의 일부를 1차 식각하는 방법은, 층간절연막과 고선택비를 갖는 식각가스를 사용하여 식각하는 것이 적합하고, 상기 층간절연막을 2차로 식각하는 방법은 하부전극과 고선택비를 갖는 식각가스를 사용하여 식각하는 것이 적합하다.
본 발명에 의하면, 에스램(SRAM)과 같은 반도체 소자의 커패시터 형성공정에서 커패시터를 평탄화를 위한 층간절연막 위에 형성하지 않고 층간절연막 내부에 다마신 방식으로 형성함으로 말미암아, 미스얼라인을 방지하여 금속배선간 합선을 방지하고 균일한 커패시턴스를 확보할 수 있으며, 커패시터 형성후에 추가로 다른 층간절연막을 형성하고 평탄화하는 공정을 생략할 수 있기 때문에 공정을 단순화시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
본 발명은 그 필수의 특징을 이탈하지 않고 다른 방식으로도 실현될 수 있다. 가령 아래의 바람직한 실시예에서는 에스램 반도체 소자를 중심으로 커패시터 및 그 형성방법이 설명되었지만, 이를 커패시터를 포함하는 다른 종류의 반도체 소자. 예컨대 디램(DRAM)에도 적용이 가능하며, 또한 에스램(SRAM) 및 (DRAM)을 포함하는 통합형 반도체 소자에도 적용이 가능하다.
먼저 도 14를 참조하여 본 발명에 의한 다미신 공정을 적용한 반도체 소자의 커패시터의 구조에 관하여 설명한다.
도 14를 참조하면, 본 발명에 의한 다미신 공정을 적용한 반도체 소자의 커패시터는, 단결정 반도체 기판(100)과, 상기 반도체 기판(100) 위에 형성된 트랜지스터와 같은 회로부를 포함하는 하부구조(102)와, 상기 하부구조(102) 위에 형성된 층간절연막(104)과, 상기 층간절연막(104) 내부에 화학기계적연마(CMP) 공정으로 형성된 커패시터 하부전극(110A)과, 상기 층간절연막(104) 내부에서 일차로 상기 하부전극(110)을 식각하고 이차로 상기 하부전극 사이의 층간절연막(104)을 식각한 이중 다마신 형성을 위한 트랜치(도12 114B)와, 상기 트랜치(114B) 내부에 블랭킷(blanket) 방식으로 증착된 유전막(116A)과, 상기 유전막(116A) 위에 형성되고 상기 트랜치를 완전히 채우는 형태의 상부전극(118A)으로 이루어진다.
이때 상기 하부구조(102)는 트랜지스터를 포함하는 회로부로서 에스램(SRAM)의 가능을 수행하는 회로부인 것이 적합하다. 또한 층간절연막(104)은 하부전극(110A)과 식각공정에서 고선택비를 갖는 물질로서 산화막 혹은 산화막을 포함하는 다층막일수도 있다. 상기 하부전극(110A)은 도전물질로서 바람직하게는 텅스텐(W)과 같이 콘택홀을 채우는 특성(gap fill performance)이 좋은 물질인 것이 적합하다.
상기 하부전극(110A)은 종래 기술에서는 약 2100Å 범위의 두께를 가졌다. 그러나 본 발명에서는 다마신 방식으로 커패시터가 형성됨에 따라 하부전극의 표면적이 줄어드는 것을 보상하기 위해 약 3000~4000Å의 두께로 형성하는 것이 적합하다.
또한 상기 층간절연막(104) 내부에는 상기 하부전극(110A)이 식각되기 전의 형상과 동일한 형상을 갖는 워드라인용 금속배선(106)과 Vcc 전원공급용 금속배선(108)이 형성된 것이 적합하다. 상기 다마신 형성을 위한 트랜치(114B)에서 상기 하부전극(110A)이 1차로 식각된 깊이는 50 ~ 150Å 범위인 것이 적합하다. 또한, 상기 유전막(80A)은 높은 유전률을 갖는 물질이면 어느 것이나 사용이 가능하나, 산화탄탈륨(TaO), 질화막(SiN) 및 산화하프늄(HfO) 중에서 비교적 공정이 간단한 산화탄탈륨(TaO)를 사용하여 50~150Å의 두께로 형성하는 것이 적합하고, 상기 상부전극(90A)은 질화티타늄인 것이 적합하다.
도 9 내지 도 14는 본 발명에 의한 다마신 공정을 적용한 반도체 소자의 커패시터 형성방법을 설명하기 위해 도시한 단면도들이다.
도 9를 참조하면, 단결정 실리콘으로 된 반도체 기판(100)에 소자분리 공정(isolation process)을 진행하고, 통상의 방법에 따라 트랜지스터를 포함하는 에스램(SRAM)의 회로부인 하부구조(102)를 형성한다. 이어서 상기 하부구조(102) 위에 층간절연막(104)을 4000Å 이상의 두께로 증착한다. 상기 층간절연막(104)의 두께는 후속공정에서 커패시터를 형성한 후에 하부전극(도14의 110A)의 두께가 3000~4000Å의 범위가 되도록 그 두께를 조정할 수 있다. 이때 상기 층간절연막(102)은 산화막 혹은 산화막을 포함하는 다층막을 사용하여 형성하는 것이 적합하다.
계속해서 상기 층간절연막(104)에 사진 및 식각공정을 진행하여 상기 하부구조(102)의 일부를 노출시키는 콘택홀을 형성한다. 그 후, 상기 콘택홀이 형성된 반도체 기판 위에 콘택홀을 채우는 특성(gap fill performance)이 우수한 도전물질인 텅스텐(W)을 침적한 후, 화학기계적 연마(CMP) 공정을 진행하고, 반도체 기판 표면을 평탄화시킨다. 상기 화학기계적 평탄화 공정에서 상기 층간절연막(104)은 연마저지층(polishing stopper)의 역할을 수행한다.
상기 평탄화 공정에 의하여 동일한 형태를 갖는 워드라인용 금속배선(106)과, 커패시터 하부전극(110)과, 전원공급용 금속배선(Vcc)이 각각 층간절연막(104) 내부에 형성된다.
도 10 내지 도 12을 참조하면, 상기 커패시터 하부전극(110)이 형성된 반도체 기판 위에 포토레지스트 패턴(112)을 형성한다. 상기 포토레지스트 패턴(112)은 상기 워드라인용 금속배선(106)과 전원공급용 금속배선(108)의 상부를 덮고, 커패시터 하부전극(110)의 상부는 노출시키는 형태인 것이 적합하다. 이어서 상기 포토레지스트 패턴(112)을 식각마스크로 노출된 커패시터 하부전극(110)을 1차로 식각하여 트랜치(114A)를 형성한다. 상기 식각은 건식식각(dry etch) 방식으로 상기 층간절연막(104)인 산화막과 고선택배를 갖는 식각가스를 사용하여 진행하는 것이 적합하다. 이때 상기 건식식각에 의해 커패시터 하부전극(110A)이 식각되는 깊이는 50~150Å 범위인 것이 적합하다.
계속해서 상기 포토레지스트 패턴(112A)을 그대로 사용하여 2차 건식식각을 진행하여 상기 하부전극(110A) 사이에 존재하는 층간절연막(104)을 제거한다. 이때 식각가스는 상기 하부전극(110A)인 텅스텐과 고선택비를 갖는 식각가스를 사용하여 상기 층간절연막(104), 예컨대 산화막을 제거할 수 있다. 그 후, 상기 포토레지스트 패턴(112A)을 에싱(ashing) 공정을 통하여 제거하여 상기 층간절연막(104) 내부에 이중 다마신 형성을 위한 트랜치(114B)를 형성한다.
도 13 및 도 14를 참조하면, 상기 이중 다마신 형성을 위한 트랜치(114B)가 형성된 반도체 기판 위에 유전막(116), 예컨대 산화탄탈륨(TaO)을 50~150Å 범위로 증착한다. 상기 유전막(116)은 얇은 두께로 증착이 용이한 특성을 지니면서 유전률이 높은 물질이면 어느것이나 사용이 가능하다. 이러한 물질로는 산화탄탈륨(TaO)외에 질화막(SiN), 산화하프늄(HfO) 등이 있다.
계속해서 상기 유전막(116)이 형성된 반도체 기판 위에 상부전극용 도전물질 예컨대 질화티타늄막(118)을 증착한다. 상기 상부전극(118)을 증착하는 두께는 상기 이중 다마신 형성을 위한 트랜치(도12의 114B)를 채울 수 있는 두께가 적당하며, 본 발명에서는 약 1000Å의 두께로 증착하는 것이 적합하다. 이때 상부전극(118)의 재질 역시 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 예측할 수 있는 범위내에서 다른 물질로 대체하는 것이 가능하다.
마지막으로 상기 상부전극(118)이 형성된 반도체 기판에 대하여 화학기계적 연마(CMP) 공정을 진행하여 상기 반도체 기판 위에 잔류하는 상부전극용 도전물질(118) 및 유전막(116)을 제거한다. 따라서 하부전극(110A)은 층간절연막(104) 내부에 형성되고, 유전막(116A)과 상부전극(118A)은 상기 층간절연막(104) 내부에서 다마신 방식으로 형성된다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서, 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 의하면, 종래 기술에서는 상부전극을 식각을 통하여 형성하였으나 본 발명에서는 화학기계적 평탄화를 통하여 형성하기 때문에 미스얼라인이 발생할 위험이 사라진다. 이에 따라 종래 기술에서는 유전막과 상부전극과 같은 불투명막 때문에 정렬키의 정렬이 어려워서 발생하던 금속배선간 합선(short) 및 커패시터의 크기 축소로 인한 커패시턴스 값의 편차 발생문제가 해결된다. 즉 본 발명에서는 균일한 커패시턴스 값을 갖는 반도체 소자의 커패시터를 형성할 수 있다.
또한 커패시터를 형성한 후에도 반도체 기판 위에서 단차가 발생되지 않기 때문에 추가로 층간절연막을 증착하고 평탄화해야 할 필요가 없다. 이에 따라, 층간절연막의 침적 및 평탄화 공정을 생략함으로써 공정을 단순화시킬 수 있다.
도 1 내지 도 8은 종래기술에 의한 반도체 소자의 커패시터 형성방법을 설명하기 위해 도시한 단면도들이다.
도 9 내지 도 14는 본 발명에 의한 다마신 공정을 적용한 반도체 소자의 커패시터 형성방법을 설명하기 위해 도시한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
100:반도체 기판, 102:하부구조,
104: 층간절연막, 106: 워드라인용 금속패턴,
108: 전원공급용 금속패턴, 110: 커패시터 하부전극,
112: 포토레지스트 패턴, 114B: 이중 다마신 형성용 트랜치,
116: 유전막, 118: 커패시터 상부전극.
Claims (20)
- 단결정 반도체 기판;상기 반도체 기판 위에 형성된 트랜지스터와 같은 회로부를 포함하는 하부구조;상기 하부구조 위에 형성된 층간절연막;상기 층간절연막 내부에 화학기계적연마 공정으로 형성된 커패시터 하부전극;상기 층간절연막 내부에서 일차로 상기 하부전극을 식각하고 이차로 상기 하부전극 사이의 층간절연막을 식각한 이중 다마신 형성을 위한 트랜치;상기 트랜치 내부에 블랭킷 방식으로 증착된 유전막; 및상기 유전막 위에 형성되고 상기 트랜치를 완전히 채우는 형태의 상부전극을 구비하는 것을 특징으로 하는 다미신 공정을 적용한 반도체 소자의 커패시터.
- 제1항에 있어서,상기 하부구조의 회로부는 SRAM 형성을 위한 구조인 것을 특징으로 하는 다미신 공정을 적용한 반도체 소자의 커패시터.
- 제1항에 있어서,상기 층간절연막은 산화막 및 산화막을 포함하는 다층막 중에서 선택된 하나인 것을 특징으로 하는 다미신 공정을 적용한 반도체 소자의 커패시터.
- 제1항에 있어서,상기 하부전극은 재질이 텅스텐(W)인 것을 특징으로 하는 다미신 공정을 적용한 반도체 소자의 커패시터.
- 제1항에 있어서,상기 하부전극의 두께는 3000~4000Å 범위인 것을 특징으로 하는 다미신 공정을 적용한 반도체 소자의 커패시터.
- 제1항에 있어서,상기 층간절연막은 내부에 상기 하부전극과 동일한 형상을 갖는 형성된 워드라인용 금속배선을 더 구비하는 것을 특징으로 하는 다미신 공정을 적용한 반도체 소자의 커패시터.
- 제1항에 있어서,상기 층간절연막은 내부에 상기 하부전극과 동일한 형상을 갖는 형성된 전원공급용 금속배선(Vcc)을 더 구비하는 것을 특징으로 하는 다미신 공정을 적용한 반도체 소자의 커패시터.
- 제1항에 있어서,상기 다마신 형성을 위한 트랜치에서 상기 하부전극이 식각된 깊이는 50~150Å 범위인 것을 특징으로 하는 다미신 공정을 적용한 반도체 소자의 커패시터.
- 제1항에 있어서,상기 유전막은 산화탄탈륨(TaO), 질화막(SiN) 및 산화하프늄(HfO)로 이루어진 유전물질군 중에서 선택된 어느 하나인 것을 특징으로 하는 다미신 공정을 적용한 반도체 소자의 커패시터.
- 제1항에 있어서,상기 유전막의 두께는 50~100Å 범위인 것을 특징으로 하는 다미신 공정을 적용한 반도체 소자의 커패시터.
- 제11항에 있어서,상기 상부전극은 재질이 질화티타늄(TiN)인 것을 특징으로 하는 다미신 공정을 적용한 반도체 소자의 커패시터.
- 반도체 기판 위에 하부구조를 형성하는 단계;상기 하부구조 위에 층간절연막을 증착하고 커패시터의 하부전극을 형성하기 위한 콘택홀을 형성하는 단계;상기 콘택홀이 형성된 층간절연막 위에 하부전극용 금속물질을 증착하고 화학기계적연마 공정으로 층간절연막 내부에 하부전극을 형성하는 단계;상기 하부전극이 형성된 층간절연막 위에 적어도 2개 이상의 하부전극을 노출시키는 포토레지스트 패턴을 형성하고 하부전극의 일부를 1차 식각하는 단계;상기 일차 식각된 결과물에서 하부전극 사이에 있는 층간절연막을 2차로 식각하여 이중 다마신 형성을 위한 트랜치를 형성하는 단계;상기 이중 다마신 형성을 위한 트랜치가 형성된 반도체 기판 위에 유전막을 블랭킷 방식으로 증착하는 단계;상기 유전막이 증착된 반도체 기판 위에 커패시터 상부전극을 형성하기 위한 상부전극용 금속물질을 증착하는 단계; 및상기 층간절연막 위에 잔류하는 유전막과 상부전극용 금속물질을 상기 층간절연막을 연마저지층으로 화학기계적연마 공정을 통하여 제거하는 단계를 구비하는 것을 특징으로 하는 다미신 공정을 적용한 반도체 소자의 커패시터의 형성방법.
- 제12항에 있어서,상기 하부전극은 상부전극 형성을 위한 화학기계적 연마 공정을 진행한 후의 두께가 3000~4000Å 범위인 것을 특징으로 하는 다마신 공정을 적용한 반도체 소자의 커패시터 형성방법.
- 제12항에 있어서,상기 층간절연막에 형성되는 콘택홀은 하부구조의 일부를 노출시키는 것을 특징으로 하는 다미신 공정을 적용한 반도체 소자의 커패시터 형성방법.
- 제12항에 있어서,상기 하부전극용 금속물질은 텅스텐(W)인 것을 특징으로 하는 다미신 공정을 적용한 반도체 소자의 커패시터 형성방법.
- 제12항에 있어서,상기 하부전극의 일부를 1차 식각하는 방법은, 층간절연막과 고선택비를 갖는 식각가스를 사용하여 식각하는 것을 특징으로 하는 다미신 공정을 적용한 반도체 소자의 커패시터 형성방법.
- 제12항에 있어서,상기 층간절연막을 2차로 식각하는 방법은 하부전극과 고선택비를 갖는 식각가스를 사용하여 식각하는 것을 특징으로 하는 다미신 공정을 적용한 반도체 소자의 커패시터 형성방법.
- 제12항에 있어서,상기 층간절연막을 2차로 식각하는 방법은 상기 1차 식각시 사용한 포토레지스트 패턴을 사용하는 것을 특징으로 하는 다미신 공정을 적용한 반도체 소자의 커패시터 형성방법.
- 제12항에 있어서,상기 유전막은 산화탄탈륨(TaO), 질화막(SiN) 및 산화하프늄(HfO)로 이루어진 고유전물질 중에서 선택된 어느 하나인 것을 특징으로 하는 다미신 공정을 적용한 반도체 소자의 커패시터 형성방법.
- 제12항에 있어서,상기 상부전극용 금속물질은 질화티타늄(TiN)인 것을 특징으로 하는 다미신 공정을 적용한 반도체 소자의 커패시터 형성방법.
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