KR100267093B1 - 박막커패시터및그제조방법 - Google Patents
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Abstract
본 발명의 박막커패시터는, 다층 배선시 반도체 기판상에 형성되어 있는 하부 구조물들과 형성예정인 상부 배선층들을 절연하기 위한 층간 절연막상에 상단면이 평탄한 상부 전극과, 상기 배선층들과 구별되는 물질로된 상기 상부전극의 상단면을 제외한 전면을 둘러싸는 하부전극과, 상기 상부전극과 하부전극 사이에 삽입된 유전막을 구비하며, 상기 유전막을 형성할때 고온에서 치밀한 막질을 갖도록 형성함으로써 누설전류 특성을 향상시키고 커패시터 상부전극과 하부전극간이 단락되는 것을 방지하여 박막화와 캐패시턴스 증가를 동시에 실현할 수 있는 효과가 있다.
Description
본 발명은 반도체 소자의 커패시터에 관한 것으로서, 특히 유전막의 막질을 치밀하게 하여 커패시터 상부전극과 하부전극간이 단락되는 것을 방지하고, 박막화가 용이하여 캐패시턴스를 증가시킬 수 있는 박막 커패시터 및 그의 제조방법에 관한 것이다.
반도체 집적회로의 용도가 다양해짐에 따라 고속 및 대용량의 커패시터가 요구되고 있는데, 상기 커패시터의 고속화를 위해서는 커패시터 전극의 저항을 감소시켜 주파수 의존성을 작게 해야 하며, 상기 대용량화를 위해서는 커패시터 전극 사이에 내재하는 절연막의 두께를 감소시키거나 유전률이 높은 절연막을 사용하거나 또는 커패시터 전극의 면적을 증가시켜야 한다.
반도체 소자에서는 통상적으로 모스(MOS;Metal Oxide Semiconductor) 구조, PN 접합구조, 폴리실리콘-절연체-폴리실리콘(PIP)구조, 금속-절연체-금속(MIM)구조 등의 커패시터를 사용하는데, 이중에서 상기 금속-절연체-금속(MIM) 구조를 제외하고는 모든 구조가 커패시터를 구성할때 적어도 한쪽 전극을 단결정실리콘이나 다결정실리콘을 사용하여 구성함으로써 단결정실리콘이나 다결정실리콘의 물질특성으로 인해 캐패시터 전극의 저항을 감소시키는데 한계가 있다.
이것은 커패시터의 고속화를 위해 커패시터 전극의 저항을 감소시켜 주파수 의존성을 작게 하려는 연구노력을 고려해 볼때 매우 적당하지 않은 것으로, 이러한 이유 때문에 고속의 커패시터가 요구되는 반도체 소자에서는 주로 저저항의 커패시터 전극 구조를 쉽게 실현할 수 있는 금속-절연체-금속(MIM) 구조의 박막 커패시터를 사용한다.
상기 금속-절연체-금속(MIM) 구조의 박막 커패시터는 이 외에도 전압이나 온도에 따른 커패시턴스 변화율이 낮아 매우 양호한 전기적 특성을 나타내므로 정밀한 아날로그 반도체장치에 많이 적용된다.
한편, 반도체 제조공정에서는 반도체장치의 고집적화에 따라 다층배선공정이 진행되며 상기 금속-절연체-금속 구조의 박막 커패시터 제조공정은 상기 다층배선공정에 수반되어 함께 이루어지게 된다.
도 1 의 (a) 내지 (i) 는 다층배선공정에 수반하여 금속-절연체-금속 구조의 박막 커패시터를 형성하는 종래의 방법을 나타내는 도면들이다.
먼저 도 1 (a) 에서는, 다층 배선시 반도체 기판의 액티브(acvtive) 영역상에 이미 형성되어 있는 하부구조물들을 후속공정에 의해 형성될 상부 구조물들과 콘택홀(contact hole)(도시하지 않음)을 제외한 모든 영역에서 절연시키기 위한 제 1 층간절연막(10)을 형성하고, 상기 제 1 층간절연막(10) 위에 알루미늄막(12)을 증착시켜 제 1 배선층을 형성한다.
도 1 의 (b) 및 (c) 에서는 상기 알루미늄막(12) 위에 포토레지스트 패턴(photoresist pattern)(14)을 형성한후 사진 및 식각공정을 통해 상기 알루미늄막을 선택적으로 제거하여 상기 제 1 배선층의 일부로 커패시터 하부전극(12a)을 형성한다.
이어서 도 1 (d) 에서는, 상기 결과물의 표면에 상기 제 1 배선층과 후속공정에 의해 형성될 제 2 배선층간을 절연시키기 위한 제 2 층간절연막(16)을 형성한다.
이어서 도 1 의 (e) 및 (f) 에서는, 상기 제 2 층간절연막(16) 위에 포토레지스트 패턴(18)을 형성한 후 사진 및 식각공정으로 상기 제 2 층간절연막(16)을 선택적으로 제거하여 콘택홀(20)을 형성한다.
이어서 도 1 의 (g) 및 (h) 에서는, 상기 결과물의 표면에 산화막을 성장시켜 유전막(22)을 형성하고, 상기 유전막(22) 위에 알루미늄막(22)을 증착시켜 제 2 배선층을 형성한 후, 도 1 (i) 에서 상기 알루미늄막(22)을 사진 및 식각공정으로 선택적으로 제거함으로써 상기 제 2 배선층의 일부로 커패시터 상부전극(24a)을 형성한다.
여기서 상기 커패시터 하부전극(12a)은, 상기 콘택홀을 형성하기 위한 식각 공정 중 과도식각으로 인해 그 위에 형성되는 유전막(22)의 표면이 고르지 않게 되거나 심한 경우 상기 콘택홀의 가장자리에서 도 2 에서 도시한 바와 같이 유전막이 끊기게 되어 커패시터 상,하부 전극(24a,12a)간이 단락될 가능성이 매우 높다.
즉, 상기 콘택홀의 면적이 상기 커패시터 하부전극의 면적 보다 작게 형성되면, 상기 콘택홀의 가장자리가 커패시터 하부전극 내에 위치하게 되므로 상기 콘택홀 형성시 콘택홀의 가장자리를 따라 발생한 과도식각에 의해 유전막의 스텝커버리지가 불량하게 되고, 또한 그 위에 형성되는 상기 유전막의 표면도 균일하지 못하게 되며, 심한 경우 상기 커패시터 상,하부 전극이 단락되는 등 커패시터의 신뢰성을 확보하기 어렵다.
일본 특개평 5-299582호에서는 이러한 유전막의 스텝커버리지(step coverage)와 콘택홀 가장자리에서 발생하는 커패시터 상, 하부 전극의 단락을 해결하기 위해 1300Å 정도 두께의 산화막을 사용하였으나, 이 경우에는 유전막의 두께 증가로 인해 0.28[fF/μm] 정도의 매우 낮은 캐패시터 용량 밖에는 얻을 수 없으며, 동일한 이유로인해 1000Å 이상의 유전막 두께에서 원하는 캐패시터 용량을 얻으려면 칩사이즈(chip size)를 증가시켜야만 된다.
한편 상기와 같이 커패시터 하부전극을 알루미늄 계열막으로 형성하는 경우, 상기 알루미늄의 열특성이 나쁘기 때문에 상기 커패시터 하부전극 위에 형성될 유전막은 450℃ 이상에서 공정을 진행하지 못하므로 막질이 치밀하지 못하게 되어 누설전류를 크게 증가시키게 된다.
이와 같이 종래의 박막 캐패시터 제조방법은, 다층배선시 커패시터의 유전막을 치밀하고 균일하게 형성하면서 1000Å 이하로의 박막화를 동시에 실현하기 어렵기 때문에 고속, 대용량의 커패시터가 요구되는 소자에는 적용하기 어려운 문제점이 있었다.
따라서 본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 상기 커패시터 하부전극을 고융점금속막으로 형성함으로써 상기 커패시터 하부전극 위에 형성될유전막을 고온에서 형성할 수 있도록 하며, 또한 콘택홀을 이용하지 않고 커패시터를 형성함으로써 콘택홀을 형성하기 위한 식각공정시 발생하는 문제점들을 해결하여 박막화와 유전막질의 향상을 동시에 실현할 수 있는 박막커패시터를 제공하는 것이다.
본 발명의 다른 목적은 상기 박막커패시터를 효과적으로 제조할 수 있는 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 박막커패시터는, 다층 배선시 반도체 기판상에 형성되어 있는 하부 구조물들과 형성예정인 상부 배선층들을 절연하기 위한 층간 절연막과, 상기 층간절연막 상에 형성된 커패시터를 구비하는 반도체 소자에 있어서, 상기 커패시터는 상단면이 평탄한 상부 전극과, 상기 배선층들과 구별되는 물질로 이루어지며 상기 상부전극의 상단면을 제외한 전면을 둘러싸는 하부전극과, 상기 상부전극과 하부전극 사이에 삽입된 유전막으로 구성된 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 박막커패시터 제조방법은, 다층 배선시 반도체 기판상에 형성되어 있는 하부 구조물들과 형성예정인 상부 배선층들을 절연하기 위한 제 1 층간절연막을 형성하는 단계와, 상기 제 1 층간절연막을 1 차 사진 및 식각공정을 통해 선택적으로 식각하여 커패시터 영역을 정의하는 단계와; 상기 제 1 층간절연막을 2 차 사진 및 식각공정을 통해 선택적으로 식각하여 콘택홀을 형성하는 단계와; 상기 결과물의 전면에 제 1 도전층, 유전막 및 제 2 도전층을 순차적층시킨 후 상기 커패시터 영역과 콘택홀에만 상기 적층물질이 남도록 제거 및 평탄화하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1 은 종래의 기술에 의한 MIM 구조 박막커패시터 제조방법을 도시한 단면도.
도 2 는 도 1 의 MIM 구조 박막커패시터의 제조시 발생하기 쉬운 불량상태를 도시한 단면도.
도 3 은 본 발명에 의한 박막커패시터 제조방법을 도시한 단면도.
도 4 는 본 발명에 의한 박막커패시터의 평면도.
도 5 는 도 4 의 각 부분 구조를 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
110 : 반도체 기판 112 : 필드산화막
114 : 제 1 층간절연막 116,118,130,134 : 포토레지스트 패턴
120 : 제 1 도전층 122 : 유전막
124 : 제 2 도전층 126 : 플러그
128 : 제1 배선층 132 : 제 2 층간절연막
136 : 비아홀 138 : 제2 배선층
140 : 보호막
이하, 첨부도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.
도 3 의 (a) 내지 (j)는 본 발명에 의한 박막커패시터 제조방법을 도시한 도면들로서 편의상 하부의 소스/드레인 영역과 게이트 전극은 표시하지 않았다.
먼저 도 3 (a) 에서는, 반도체 기판(110) 위에 통상의 LOCOS 공정으로 활성영역과 소자분리영역을 정의하기 위한 필드산화막(112)을 형성하고, 상기 활성영역에 게이트(gate), 소스/드레인(source/drain) 영역 등의 하부구조물들(도시하지 않음)을 형성한 후 결과물 표면에 상기 하부구조물들과 후속공정으로 형성될 상부 배선층들을 절연시키기 위한 제 1 층간절연막(114)을 형성한다.
이어서 도 3 (b) 에서는, 상기 제 1 층간절연막(114) 위에 포토레지스트 패턴(116)을 형성하고 상기 포토레지스트 패턴(116)을 마스크(mask)로 적용하여 사진 및 식각공정을 실시하되, 상기 필드산화막(112) 상부영역의 제 1 층간절연막(114)을 소정깊이까지 제거하여 커패시터가 형성될 부분(115)을 정의한다.
이어서 도 3 (c) 에서는, 상기 포토레지스트 패턴(116)을 제거한 후 다시 상기 식각된 제 1 층간절연막(114) 위에 포토레지스트 패턴(118)을 형성하고 상기 포토레지스트 패턴(118)을 마스크로 적용하여 사진 및 식각공정을 실시하되, 상기 활성영역 상부영역의 제 1 층간절연막(114)을 반도체 기판 표면이 노출될때까지 식각하여 콘택홀(119)을 형성한다.
이어서 도 3 (d) 에서는, 상기 포토레지스트 패턴(118)을 제거한 후 결과물 전면에 고융점금속의 하나인 텅스텐(W)을 증착시켜 커패시터 하부전극을 구성함과 아울러 상기 콘택홀을 채우기 위한 제 1 도전층(120)을 형성하고, 상기 제 1 도전층 위에 고온산화막 또는 고온 질화막을 단층이나 다층으로 조합하여 성장시켜 유전막(122)을 형성하며, 상기 유전막(122) 위에 다시 W를 증착시켜 커패시터 상부전극을 구성하기 위한 제 2 도전층(124)을 형성한다.
여기서 상기 유전막(122)은, 상기 커패시터 하부전극이 고융점금속인 W로 구성되므로 막질을 치밀하게 할 수 있는 고온에서의 형성이 가능하며, 예를들어 SiO2, SiN 또는 SiON을 단층 또는 조합하여 다층으로 형성한다.
이어서 도 3 (e)에서는, 상기 제 2 도전층(124) 형성 후 결과물 전면을 화학물리연마(CMP ; Chemical Mechanical Polishing) 공정으로 평탄화시킨다. 상기 평탄화 결과, 상기 도 3 (b) 에서 정의된 영역에는 제 1 도전층(120)과, 상기 제 1 도전층(120)을 "U"자형으로 둘러싸는 제 2 도전층(124)과, 상기 두 도전층 그 사이에 삽입된 유전막(122)을 구비하는 커패시터가 형성되고, 상기 콘택홀은 상기 제 1 도전층(124)을 구성하는 고융점 금속으로서 예를들면 W로 메꿔져서 플러그(plug)(126)가 형성되게 된다.
이어서 도 3 의 (f) 및 (g)에서는, 상기 결과물의 표면에 알루미늄 또는 알류미늄 합금과 같은 알루미늄 계열의 금속막을 증착시켜 제 1 배선층(128)을 형성하고, 상기 제 1 배선층(128) 위에 포토레지스트 패턴(130)을 형성한 후 상기 포토레지스트 패턴(130)을 마스크로 적용하여 상기 제 1 배선층(128)의 사진 및 식각공정을 실시하되, 상기 제 1 층간절연막(114) 상부 표면이 노출될때까지 실시한다. 상기 식각결과 상기 제 1 배선층(128)은 상기 플러그(126)를 통해서만 상기 하부구조물과 접촉하게 된다.
이어서 도 3 (h) 에서는, 상기 포토레지스트 패턴(130)을 제거한 후 그 결과물의 표면에 상기 제 1 배선층(128)과 후속공정에 의해 형성될 제 2 배선층(도 3 i 의 참조부호 138)을 절연시키기위한 제 2 층간절연막(132)을 형성하고, 상기 제 2 층간절연막(132) 위에 포토레지스트 패턴(134)를 형성한 후 상기 포토레지스트 패턴(134)을 마스크로 적용하여 상기 제 2 층간절연막(132)의 사진 및 식각공정을 실시하되, 상기 제 2 도전층(124) 상부 표면이 노출될때까지 실시하여 비아홀(Via hole)(136)을 형성한다.
이어서 도 3 (i) 에서는, 상기 포토레지스트 패턴(134)을 제거하고, 결과물의 표면에 알루미늄 또는 알류미늄 합금과 같은 알루미늄 계열의 금속막을 증착시켜 제 2 배선층(138)을 형성하고, 상기 제 2 배선층(138) 위에 포토레지스트 패턴을 형성한 후 상기 포토레지스트 패턴을 마스크로 적용하여 상기 제 2 배선층(130)의 사진 및 식각공정을 실시하되, 상기 제 2 도전층(124) 상부 표면이 노출될때까지 실시하며, 계속하여 도 3 (j) 에서는, 상기 결과물의 표면에 보호막(140)을 형성한다.
도 4 는 상기 제 1 도전층(120), 유전막(122) 및 제 2 도전층(124)을 구비하는 커패시터와, 제 1 및 제 2 배선층(128,138)의 연결상태를 도시한 것이고, 도 5 의 (a), (b), (c)는 상기 도 4 를 각각 AA', BB', CC'를 기준으로 자른 단면을 도시한 것으로서, 상기 제 1 배선층(128)은 플러그(126)를 통해 상기 커패시터 하부전극을 구성하는 제 1 도전층(120)과 접촉하며, 상기 제 2 배선층(138)은 비아홀(136)을 통해 상기 커패시터 상부전극을 구성하는 제 2 도전층(124)과 접촉한다.
이상에서와 같이 본 발명에 의하면, 상기 커패시터 상,하부 전극을 형성할때 상기 배선층 물질과 별도로 열에 강한 고융점금속을 사용하여 형성함으로써 상기 커패시터 하부전극 위에 유전막을 형성할때 고온에서의 공정이 가능해지므로 치밀한 막질의 구현이 가능하며 이에따라 리키지 특성을 향상시킬 수 있고, 상기 커패시터 상부전극과 하부전극간이 단락되는 것을 방지하여 커패시터의 박막화와 캐패시터 용량 증가를 동시에 실현할 수 있으며, 또한 상기 상부전극과 하부전극을 저항이 작은 동일한 금속물질로 사용함으로써 전압변화에 따른 캐패시턴스 변화량을 크게 감소시킬 수 있기 때문에 정밀한 아날로그 소자를 제작할 수 있는 등 제품의 경쟁력을 크게 향상시킬 수 있는 효과가 있다.
Claims (24)
- 반도체 기판 상에 형성되어 있는 하부 구조물들과 형성예정인 상부 배선층들을 절연시키기 위하여 상기 기판 전면에 형성되며, 커패시터 영역으로 사용되어질 부분에 요홈부가 구비된 층간 절연막 ; 및상기 요홈부 내에 형성되며, 그 내부 전면을 따라 소정 두께로 형성된 하부전극과, 상기 하부전극의 내면을 따라 형성된 유전막 및 상기 유전막 상에 형성되고 그 상단면이 평탄한 구조를 갖는 상부전극으로 구성된 커패시터로 이루어진 것을 특징으로 하는 박막커패시터.
- 제 1 항에 있어서, 상기 상부전극은 상단면이 상기 배선층들 중 최하부에 위치하는 배선층의 하단면과 동일 수평면상에 위치하는 것을 특징으로 하는 박막커패시터.
- 제 1 항에 있어서, 상기 상부전극은 상기 배선층들 중 상기 최하부에 위치하는 배선층을 제외한 어느 하나와 접촉하도록 구성된 것을 특징으로 하는 박막커패시터.
- 제 1 항에 있어서, 상기 상부전극은 고융점금속으로 구성된 것을 특징으로 하는 박막커패시터.
- 제 1 항에 있어서, 상기 하부전극은 U 자형임을 특징으로 하는 박막커패시터.
- 제 1 항에 있어서, 상기 하부전극은 상기 배선층들 중 상기 최하부에 위치하는 배선층과 플러그를 통해 접촉하도록 구성된 것을 특징으로 하는 박막커패시터.
- 제 1 항에 있어서, 상기 유전막은 고온산화막으로 구성된 것을 특징으로 하는 박막커패시터.
- 제 1 항에 있어서, 상기 유전막은 고온질화막으로 구성된 것을 특징으로 하는 박막커패시터
- 제 1 항에 있어서, 상기 유전막은 고온산화막과 고온질화막의 조합물로 구된 것을 특징으로 하는 박막커패시터.
- 제 4 항에 있어서, 상기 고융점금속은 W임을 특징으로 하는 박막커패시터.
- 제 6 항에 있어서, 상기 하부전극과 플러그는 동일물질로 구성된 것을 특징으로 하는 박막커패시터.
- 제 11 항에 있어서, 상기 하부전극과 플러그는 고융점금속으로 구성된 것을 특징으로 하는 박막커패시터.
- 제 12 항에 있어서, 상기 고융점금속은 W임을 특징으로 하는 박막커패시터.
- 다층 배선 공정에 수반되어 진행되는 박막커패시터 제조방법에 있어서,반도체 기판 상에 형성되어 있는 하부 구조물들과 형성예정인 상부배선층들을 절연시키기 위하여 상기 기판 전면에 제 1 층간 절연막을 형성하는 단계와;상기 제 1 층간 절연막의 표면을 일정 두께 선택 식각하여, 상기 절연막 내에 커패시터 영역으로 사용되어질 요홈부를 형성하는 단계와;상기 요홈부 일측의 상기 기판 표면이 소정 부분 노출되도록, 상기 제 1 층간 절연막을 선택식각하여 콘택홀을 형성하는 단계와;상기 결과물 전면에 제 1 도전층과 유전막 및 제 2 도전층을 순차 적층한 후, 상기 제 1 층간 절연막의 표면이 노출되도록 이들 막질들을 평탄화하여 상기 콘택홀 내에는 도전성 플러그를 형성하고, 상기 커패시터 영역 내에는 유전막을 사이에 두고 그 상ㆍ하단부에 상부전극과 하부전극이 놓이는 구조의 커패시터를 형성하는 단계로 이루어진 것을 특징으로 하는 박막커패시터 제조방법.
- 제 14 항에 있어서, 상기 제 1 도전층은 고융점금속막으로 이루어지는 것을 특징으로 하는 박막커패시터 제조방법.
- 제 14 항에 있어서, 상기 유전막은 고온산화막으로 이루어지는 것을 특징으로 하는 박막커패시터 제조방법
- 제 14 항에 있어서, 상기 유전막은 고온질화막으로 이루어지는 것을 특징으로 하는 박마커패시터 제조방법.
- 제 14 항에 있어서, 상기 유전막은 고온산화막과 고온질화막의 조합으로 이루어지는 것을 특징으로 하는 박막커패시터 제조방법.
- 제 14 항에 있어서, 상기 유전막은 SiO2, SiN, SiON 중 어느 하나로 이루어지는 것을 특징으로 하는 박막커패시터 제조방법.
- 제 14 항에 있어서, 상기 유전막은 SiO2, SiN 또는 SiON의 조합으로 이루어지는 것을 특징으로 하는 박막커패시터 제조방법.
- 제 14 항에 있어서, 상기 제 2 도전층은 고융점금속막으로 이루어지는 것을 특징으로 하는 박막커패시터 제조방법.
- 제 14 항에 있어서, 상기 커패시터 영역과 콘택홀에만 상기 적층물질이 남도록 하는 공정은 화학물리연마(CMP)에 의한 것임을 특징으로 하는 박막커패시터 제조방법.
- 제 15 항에 있어서, 상기 고융점금속막은 W으로 이루어지는 것을 특징으로 하는 박막커패시터 제조방법.
- 제 21 항에 있어서, 상기 고융점금속막은 W으로 이루어지는 것을 특징으로 하는 박막커패시터 제조방법.
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