KR100706227B1 - 다층구조를 갖는 금속-절연체-금속 커패시터 및 그 제조방법 - Google Patents

다층구조를 갖는 금속-절연체-금속 커패시터 및 그 제조방법 Download PDF

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Abstract

금속배선 공정과 정합할 수 있는 본 발명의 금속-절연체-금속 커패시터는 서로 다른 층에 있는 금속배선층을 이용하여 트렌치를 형성하고 상기 트렌치 영역 내부에 노출된 서로 다른 층에 있는 금속배선층 또는 트렌치 영역을 따라(conformally) 형성된 도전막을 하부전극으로 이용하므로 동일면적에서 커패시턴스 용량을 최대화할 수 있다.
MIM 커패시터, 트렌치

Description

다층구조를 갖는 금속-절연체-금속 커패시터 및 그 제조방법{Metal-Insulator-Metal capacitor having multi-layer structure and processing thereof}
도 1은 종래의 금속-절연체-금속 커패시터의 단면도이다.
도 2 내지 도 7은 본 발명의 제1 실시예에 따른 MIM 커패시터를 구현하기 위한 제조방법 및 최종구조를 설명하기 위한 단면도들이다.
도 8 내지 도 11은 본 발명의 제2 실시예에 따른 MIM 커패시터 및 이를 구현하기 위한 제조방법을 설명하기 위한 단면도들이다.
도 12 내지 도 14는 본 발명의 제3 실시예에 따른 MIM 커패시터 및 이를 구현하기 위한 제조방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
210a, 310a, 410a : 제1 금속패턴
250a, 350a, 450a : 제2 금속패턴
230, 330, 430 : 유전막
280,380 :도전막
본 발명은 높은 커패시턴스를 갖는 금속-절연체-금속(이하 MIM) 커패시터 및 이를 포함하는 집적회로 칩에 관한 것이다.
커패시터는 그 접합 구조에 따라서, MOS(metal-oxide-silicon)커패시터, pn 접합 커패시터, 폴리실리콘-절연체-폴리실리콘(PIP) 커패시터, 금속-절연체-금속(MIM) 커패시터 등으로 구분된다. 이 중에서 MIM 커패시터를 제외한 나머지 커패시터들은 적어도 한쪽 전극 물질로서 단결정 실리콘이나 다결정 실리콘을 사용한다. 그러나 단결정 실리콘 또는 다결정 실리콘은 그 물질 특성으로 인하여 커패시터 전극의 저항을 감소시키는데 한계를 나타내고 있다. 또, 단결정 실리콘 또는 다결정 실리콘 전극에 바이어스(bias) 전압을 인가하였을 경우에는 공핍(depletion) 영역이 발생하고, 전압이 불안정하게 되어 커패시턴스 값이 일정하게 유지되지 않는다.
따라서, 커패시터 전극의 저항을 감소시켜 주파수 의존성을 작게 할 수 있으며, 전압/온도에 따른 커패시턴스의 변화율 즉, 전압계수(voltage coefficient)와 온도계수(temperature coefficient)가 양호한 MIM 커패시터가 다양한 아날로그 제품, 혼합 모드 신호 응용 제품 및 시스템 온 칩(SOC) 응용 제품에 적용되고 있다. 예를 들어, 유무선 통신의 아날로그 또는 혼합(mixed) 모드 신호 응용에 적용되는 아날로그 커패시터 또는 필터, 메인 프로세스 유니트(main process unit) 보드의 디커플링(decoupling) 커패시터, 고주파 회로의 RF 커패시터, 임베디드(embeded) DRAM 등에 MIM 커패시터가 적용되고 있다.
도 1 은 종래 기술에 의한 MIM 커패시터 및 층간 배선들을 갖는 반도체 장치를 나타낸 단면도이다.
도 1을 참조하면, 커패시터하부 전극(110a), 유전막(130), 도전막(140a) 및 커패시터 상부 전극(150a)으로 구성된 트렌치형 MIM 커패시터가 도시되어 있다.
반도체 소자가 형성된 기판(100) 상에 커패시터 하부 전극(110a) 및 상기 커패시터 하부 전극(110a)과 동일한 두께로 하부 배선(110b)이 형성되어 있다. 상기 커패시터 하부 전극(110a) 및 하부배선(110b) 상에는 층간 절연막(120)이 형성되어 있다. 상기 층간 절연막(120)에는 커패시터 하부 전극(110a)의 상부면을 일부 노출시키는 개구부(125a)가 형성되어 있어서, 상기 개구부(125a)의 내측벽과 노출된 커패시터 하부 전극(110a)의 상부면에 소정의 두께를 가지도록 유전막(130) 및 도전막(140a)이 형성된다. 상기 도전막(140a)과 층간 절연막(120) 상에는 커패시터 상부 전극(150a)과 상부 배선(150b)이 형성되어 있다.
물론, 상기 층간 절연막(120)에는 상기 하부배선(110b) 상에 콘택홀(125b)과, 상기 콘택홀을 매립하는 콘택 플러그(140b)가 형성되어 있어서 상기 하부 배선(110b)과 상부 배선(150b)를 전기적으로 연결한다.
그러나 종래의 MIM 커패시터는 커패시터 하부 전극(110)의 상부면만을 이용하므로 커패시턴스(capacitance)가 충분하지 못하다는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 고 커패시턴스의 MIM 커패시터를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 고 커패시턴스의 MIM 커패시터의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 MIM 커패시터는 기판상에 형성된 제1 금속패턴과, 상기 제1 금속패턴상에 형성된 제1 층간 절연막 및 상기 제1 층간 절연막 상에 형성된 제2 금속패턴과, 상기 제2 금속패턴에 자기정렬되어 상기 제1 층간 절연막 내에 형성되며 상기 제1 금속패턴의 상부면을 노출시키는 제2 트렌치와, 상기 제1 층간 절연막 및 제2 금속패턴 상에 형성된 제2 층간 절연막과, 상기 제2 층간 절연막 내에 형성되며 상기 제2 금속패턴의 상부면 및 제 2 트렌치를 노출시키는 제1 트렌치와, 상기 제1 및 제2 트렌치 내에 상기 제1 및 제2 층간 절연막의 측벽들과 상기 제1 및 제2 금속패턴 상에 형성된 유전막 및 제3 금속패턴을 구비하는 것을 특징으로 한다.
상기 유전막 및 제3 금속패턴은 상기 제1 및 제2 트렌치의 하부와 측벽을 따라(conformally) 형성된다.
일 실시예에 있어서, 상기 유전막 및 상기 제3 금속패턴 사이에 도전막이 더 형성되며, 상기 제1 및 제2 금속패턴의 일부가 커패시터 하부전극을 형성한다.
일 실시예에 있어서, 상기 상기 유전막 아래에 위치하며, 상기 제1 및 제2 트렌치 내에 상기 제1 및 제2 층간 절연막의 측벽들과 상기 제1 및 제2 금속패턴 상에 형성된 도전막을 더 포함하며, 상기 도전막이 커패시터의 하부전극을 형성한다.
일 실시예에 있어서, 상기 제1 및 제2 금속패턴과 동일한 층에 각각 제1 및 제2 금속배선이 형성되며,상기 제1 금속배선과 상기 제2 금속배선을 전기적으로 연 결하는 제1 콘택 플러그를 구비한다.
일 실시예에 있어서, 상기 제3 금속패턴과 동일한 층에 제3 금속배선이 더 형성되며, 상기 제2 금속배선과 상기 제3 금속배선을 전기적으로 연결하는 제2 콘택 플러그를 더 구비한다.
일 실시예에 있어서, 상기 제1 금속패턴과 제2 금속패턴을 전기적으로 연결하는 제3 콘택 플러그를 상기 제1 트렌치 외측의 제1 층간 절연막내에 위치하도록 더 구비한다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조방법은 기판상에 제1 금속패턴을 형성하는 단계와, 상기 제1 금속패턴상에 제1 층간 절연막을 형성하는 단계와, 상기 제1 층간 절연막 상에 제2 금속패턴을 형성하는 단계와, 상기 제1 층간 절연막 및 제2 금속패턴 상에 제2 층간 절연막을 형성하는 단계와, 상기 제2 층간 절연막내에 상기 제2 금속패턴의 상부면을 노출시키는 제1 트렌치를 형성하는 단계와, 상기 제2 금속패턴을 식각마스크로 사용하여 상기 제1 층간 절연막내에 상기 제1 금속패턴의 상부면을 노출시키는 제2 트렌치를 형성하는 단계와, 상기 제1 및 제2 트렌치 내에 상기 제1 및 제2 층간 절연막의 측벽들과 상기 제1 및 제2 금속패턴 상에 유전막 및 제3 금속패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 유전막 및 도전막은 상기 제1 및 제2 트렌치의 하부와 측벽을 따라(conformally) 형성된다.
일 실시예에 있어서, 상기 유전막 및 제3 금속패턴 사이에 도전막을 형성하는 것을 더 포함하며, 상기 제1 및 제2 금속패턴의 일부가 커패시터 하부전극을 형성한다.
일 실시예에 있어서, 상기 상기 유전막 아래에 위치하며, 상기 제1 및 제2 트렌치 내에 상기 제1 및 제2 층간 절연막의 측벽들과 상기 제1 및 제2 금속패턴 상에 형성된상기 도전막을 형성하는 것을 더 포함하며, 상기 도전막이 커패시터의 하부전극을 형성한다.
일 실시예에 있어서, 상기 제1 및 제2 금속패턴과 동일한 층에 각각 제1 및 제2 금속배선이 형성되며, 상기 제1 금속배선과 상기 제2 금속배선은 제1 콘택 플러그에 의해 전기적으로 서로 연결된다.
일 실시예에 있어서, 상기 제3 금속패턴과 동일한 층에 제3 금속배선이 더 형성되며, 상기 제2 금속배선과 상기 제3 금속배선은 제2 콘택 플러그에 의해 전기적으로 서로 연결된다.
일 실시예에 있어서, 상기 제2 트렌치의 외측에 위치하는 제1 층간 절연막 내에, 상기 제1 금속패턴과 제2 금속패턴을 전기적으로 연결하는 제3 콘택 플러그가 더 형성된다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조부호는 동일 구성 요소를 지칭한다.
도 2부터 도 7은 본 발명의 일 실시예에 따른 MIM 커패시터의 제조방법 및 구조를 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 2를 참조하면, MOS 트랜지스터와 같은 트랜지스터 구조물과 배선층, 층간절연막 등(도시되지 않음)이 형성되어 있는 반도체 기판(200) 상에 제1 금속패턴(210a)과 제1 금속배선(210b)을 형성한다. 상기 제1 금속패턴(210a)은 본 발명에 른 MIM 커패시터의 제1 하부전극으로 사용된다.
또한, 상기 제1 금속패턴(220)은 도시하지는 않았지만, 제1 금속패턴(220a)의 하부 면과 접촉하고 있는 콘택 플러그와 같은 도전성 구조물에 의하여 다른 배선이나 외부전압에 연결된다.
계속해서 상기 제1 금속패턴(210a) 및 제1 금속배선(210b) 상에 제1 층간절연막(220)을 형성한다. 상기 제1 층간절연막(220)은 2000 내지 10000 옹스트롬 정도의 두께로 형성하며, 반도체 장치 내의 기생 커패시터 영향을 억제하기 위해 비교적 유전율이 낮은 물질을 사용하는 것이 바람직하다. 예를 들면, 상기 제1 층간절연막(220)은 중온 산화물(MTO, medium temperature oxide), TEOS(tetraethyl orthosilicate), BPSG(boro-phosphor silicate glass), USG(undoped silicate glass) 또는 FSG(Fluoro Silicate Glass) 등과 같은 실리콘 산화물이나 실리콘 질화물(Six Ny)로 이루어진다.
다음으로 MIM 커패시터의 하부전극 및 금속배선이 형성될 위치를 고려하여 제1 층간절연막(220)의 일부를 선택적으로 노출시키는 포토레지스트 패턴을 형성한 다. 상기 포토레지스트 패턴에 의해 노출된 제1 층간절연막(220)을 식각함으로서, 제1 층간절연막(220) 내에 상기 제1 금속패턴(210a) 및 제1 금속배선(210b)을 노출시키는 제1 콘택홀들(230a) 및 제2 콘택홀( 230b)을 형성한다.
이때 상기 제1 금속패턴(210a)상에 형성되는 제1 콘택홀들(230a)은, 각 콘택홀에 의해 노출된 제1 금속패턴 사이의 간격(d)이 본 발명에 의한 MIM 커패시터의 유효 하부전극(유전막과 접하는 하부전극)의 크기에 영향을 미치므로, 최대한 바깥쪽 영역의 제1 금속패턴 상에 위치하도록 한다.
이어서, 상기 제1 콘택홀들(230a) 및 제2 콘택홀(230b)을 도전성 물질로 매립하여 제1 콘택 플러그들(240a) 및 제2 콘택 플러그(240b)를 형성한다. 상기 도전성 물질로는 텅스텐, 알루미늄, 구리 등의 물질을 증착시켜 형성한다. 이들 중에서바람직한 도전막의 예로서는 텅스텐을 들 수 있다. 또한 도시하지는 않았지만 상기 제1 및 제2 콘택홀들 내에 상기 도전성 물질을 형성하기 전에 장벽막을 먼저 형성할 수 있다. 상기 장벽막은 티타뉴막(Ti) 및 티타늄질화막(TiN)을 차례로 증착시켜 형성한다.
다음으로, 도 3a에 도시되어 있는 바와 같이 상기 제1 콘택 플러그들(240a) 및 제2 콘택 플러그(240b)가 형성되어 있는 상기 제1 층간 절연막(220) 상에 제2 금속패턴(250a) 및 제2 금속배선(250b)을 형성한다. 상기 제2 금속패턴(250a)은 상기 제1 콘택 플러그들(240a)에 전기적으로 연결되고 상기 제2 금속 배선(250b)은 상기 제2 콘택 플러그(240b)에 전기적으로 연결된다. 따라서 상기 제2 금속패턴(250a)은 상기 제1 콘택 플러그들(240a)에 의해서 상기 제1 금속패턴(210a)에 전기적으로 연결된다. 마찬가지로 상기 제2 금속 배선(250b)은 상기 제2 콘택 플러그(240b)에 의해서 상기 제1 금속배선(210b)에 전기적으로 연결된다. 상기 제2 금속패턴(250a)은 그 중심부에 제1 개구부(255)를 구비하며, 상기 제1 개구부(255)의 크기는 이어지는 설명으로부터 명확해지겠지만 유전막과 접촉하는 제1 금속패턴(210a)의 크기를 결정한다. 따라서 제2 금속패턴(250a)의 제1 개구부(255)는 가능한 하부의 제1 콘택 플러그들(240a)을 노출시키지 않는 범위에서 가능한 크게 형성되는 것이 바람직하다.
이와 유사한 이유로 해서, 이미 기술하였듯이, 제1 콘택 홀들(230a) 역시 가능한 제1 층간 절연막(220)을 노출시키지 않는 범위에서 가능한 제1 금속패턴(210a)의 최외각에 형성되는 것이 바람직한 것임을 알 수 있을 것이다.
상기 제2 금속패턴(250a)은 최소한 일부가 제1 금속패턴(210a)의 외측과 오버랩되도록 형성하며 이 오버랩되는 영역에 제1 콘택 플러그들이 형성된다. 바람직하게는 도 3a의 단면도에 대한 평면도인 도 3b에 도시된 바와 같이 상기 제2 금속패턴(250a)의 내측영역이 제1 금속패턴(210a)의 외측 영역과 오버랩되는 띠 모양을 이루도록 형성한다. 상기 제2 금속패턴(250a)은 제1 금속패턴(210a)과 함께 본 발명에 의한 MIM 커패시터의 하부전극을 형성한다.
상기 제1 금속패턴(210a)과 제2 금속패턴(250a)이 오버랩되는 영역의 상기 제1 층간 절연막(220)에는 상기 제1 금속패턴과 제2 금속패턴을 전기적으로 연결하는 제1 콘택 플러그들(240a)이 형성되어 있다. 제1 금속패턴(210a) 및 제2 금속패턴(250a)이 오버랩되는 영역은 제1 콘택 플러그가 형성될 수 있으면 가능하면 작은 것이 바람직함을 알 것이다.
한편, 제1 콘택 플러그들(240a)은 제1 금속패턴(210a)과 제2 금속패턴(250a)을 전기적으로 연결시키는 기능을 하는 것으로서, 형성되는 개수는 특별히 제한되는 것은 아니지만 제2 금속패턴(250a)의 제1 개구부(225)를 중심으로 대칭적으로 형성되는 것이 바람직하다. 예컨대, 도 3b에는 제1 개구부(225) 가장자리를 따라 12개의 제1 콘택 플러그가 형성되어 있다. 하지만, 도 3c 및 도 3d에 도시된 바와 같이 개구부(225) 양측에 2개의 콘택 플러그가 형성될 수 도 있다. 이 경우 제1 개구부(225)의 크기는 도 3b와 비교해서 상대적으로 더 클 것이다.
또한 상기 제2 금속배선(250b)은 최소한 일부가 상기 제1 금속배선(210b)과 오버랩되며, 상기 오버랩되는 영역의 제1 층간 절연막(220)에는 상기 제1 금속배선(210b)과 제2 금속배선(250b)을 전기적으로 연결하는 제2 콘택 플러그(240b)가 형성되어 있다.
이어서, 도 4에 도시되어 있는 바와 같이 상기 제2 금속패턴(250a)과 제2 금속배선(250b) 및 상기 제1 층간절연막(220) 상에 제2 층간 절연막(260)을 형성한다. 다음으로 MIM 커패시터 및 금속배선이 형성될 위치를 고려하여 상기 제2 층간절연막(260)의 일부를 선택적으로 노출시키는 제2 개구부(268a) 및 제3 개구부(268b)를 구비하는 포토레지스트 패턴(265)을 형성한다. 상기 포토레지스트 패턴(265)의 제2 개구부(268a)의 크기는 상기 제2 금속패턴(250a)의 제1 개구부(255)보다 크다. 상기 포토레지스트 패턴(265)의 제2 개구부는 가능한 넓은 면적의 제2 금속배선(250a)을 노출시키도록 형성되는 것이 바람직하다. 이는 이어 지는 설명으로부터 알 수 있듯이, 노출되는 제2 금속배선(250a)의 면적은 커패시터 용량과 비례관계에 있기 때문이다.
다음으로 도 5에 도시되어 있는 바와 같이 상기 포토레지스트 패턴(265)에 의해 노출된 제2 층간절연막(260)을 식각함으로서, 상기 제2 금속패턴(250a)을 노출시키는 제1 트렌치(270a) 및 제2 금속배선(250b)을 노출시키는 제3 콘택홀(270b)을 형성한다.
이어서, 상기 제2 금속패턴(250a)을 식각 마스크로 사용하여 제1 층간 절연막을 연속적으로 식각함으로서 제1 금속패턴(210a)을 노출시키는 제2 트렌치(270c)를 형성한다. 상기 제2 트렌치(270c)는 상기 제1 금속패턴(210a)상에 형성된 제1 콘택 플러그들(240a)의 내측의 제1 층간절연막(220)내에 형성된다. 본 발명에 따르면 통상적인 금속 배선 공정에서 사용되는 마스크를 사용함으로써 추가적인 마스크 제작 없이 커패시터 전극을 위한 제1 트렌치(270a) 및 제2 트렌치(270c)가 형성된다. 특히 제2 트렌치(270c)를 형성하기 위한 제1 층간절연막(220) 식각 공정시 제2 금속패턴(250a), 제2 금속배선(250b)이 식각 마스크로서 사용된다.
이상의 사진식각 공정에 의해 노출된 상기 제1 및 제2 금속패턴(210a, 250a)은 본 발명에 의한 MIM 커패시터의 하부전극을 형성한다. 따라서 상기 제1 및 제2 금속패턴(210a, 250a)의 최대한 넓은 영역을 노출시키도록 상기 제1 및 제2 트렌치(270a, 270c)를 형성하는 것이 커패시터의 용량 확보를 위하여 바람직하다.
이어서, 도 6에 도시되어 있는 바와 같이 상기 제1 및 제2 트렌치(270a, 270c)의 내부를 따라(conformally) 커패시터 유전막(230) 및 도전막(280a)을 형성 한다. 이때, 제3 콘택홀(270b)의 내부에도 도전막, 즉 제3 콘택 플러그(280b)를 형성하여 제2 금속배선(250b)과 후속에서 형성될 제3 금속배선(290b)이 전기적으로 연결될 수 있도록 한다.
상기 커패시터 유전막(230)은 산화막, 질화막, 또는 산화막 및 질화막의 복합막 구조를 가질 수도 있다. 또한 상기 유전막(230)으로서 커패시턴스를 향상시키기에 적합한 고유전율 물질도 사용 가능하다. 현재 널리 사용되는 고유전율 물질로는 AlxOy 막, HfxOy 막, TaxOy 막 등을 예로 들 수 있다. 이 때, 유전막(230)은 요구되는 커패시턴스에 따라 적절한 두께를 가진다.
상기 도전막(280a) 및 제3 콘택 플러그(280b)는 텅스텐, 알루미늄, 구리 등의 물질을 증착시켜 형성하며, 상기 제1 및 제2 콘택 플러그들들(240a, 240b)로서 사용된 물질을 상기 도전막(280a) 및 제3 콘택 플러그(280b)로 사용할 수도 있다. 이들 중에서 바람직한 도전막의 예로서는 텅스텐을 들 수 있다. 또한 도시하지는 않았지만 상기 도전막(280a) 및 제3 콘택 플러그(280b)를 형성하기 전에 장벽막을 먼저 형성할 수 있다. 상기 장벽막은 티타늄막(Ti) 및 티타늄질화막(TiN)을 차례로 증착시켜 형성한다.
상기 유전막(230), 도전막(280a), 및 제3 콘택 플러그(280b)는 도 6에 도시되어 있는 바와 같이, 평탄화 공정에 의해 제2 층간절연막 상부에 덮여 있는 층이 제거되어 트렌치들(270a, 270c) 내부 그리고 제3 콘택홀(270b) 내부에만 남아있다. 또는 상기 유전막) 및 도전막은 후속에서 형성된 제3 금속패턴 및 제3 금속배선의 사진식각 공정 시에 함께 패터닝될 수도 있다.
계속하여 도 7에 도시되어 있는 바와 같이 제1 및 제2 트렌치 내부(270a, 270c)와 제2 층간절연막(260) 상부에 제3 금속패턴(290a) 및 제3 금속배선(290b)을 형성한다. 상기 제3 금속패턴(290a)은 제1 및 제2 트렌치(270a, 270c) 내부의 도전막(280a) 상부에 적층되어 MIM 커패시터의 상부전극의 역할을 한다. 상기 제3 금속배선(290b)은 제3 콘택 플러그(280b) 상부에 적층되어, 제2 및 제1 금속배선(210b, 240b)과 전기적으로 연결된다.
상기 제3 금속패턴(290a)은 제1 및 제2 트렌치(270a, 270c)의 형태를 따라(conformally) 형성되며, 경우에 따라서 트렌치 내부를 완전히 채울 수 도 있다.
도시하지는 않았지만 상기 상부전극 및 금속배선이 형성된 기판 전면에 추가로 제3 층간절연막을 적층하고, 상기 제3 층간절연막 내에 상기 상부전극의 일부를 노출시키는 콘택홀을 형성한 후, 상기 콘택 홀을 도전막을 사용하여 매립함으로서 상부배선과 연결하는 콘택플러그를 형성하여 MIM 커패시터를 완성한다.
상술한 방법에서 유전막 및 도전막 형성 순서를 바꿀 수 도 있다. 즉, 먼저 도전막을 형성한 후 유전막을 형성할 수 있다.
도 8a 내지 도 11는 본 발명의 다른 실시예에 따른 MIM 커패시터의 제조방법 및 구조를 설명하기 위하여 나타내 보인 단면도들이다.
우선 도 8a 및 도 8b에 도시되어 있는 바에 의하면, 반도체 기판(300) 위에 제1 금속패턴(310a) 및 제1 금속배선(310b) 상에 형성된 제1 층간절연막(320) 위에 제2 금속패턴(350a) 및 제2 금속배선(350b)을 형성한다는 점에서는 제1 실시예의 도 2 내지 도3(b)와 동일하다. 다만, 제1 층간 절연막(320) 내에 상기 제1 금속패턴(310a)을 노출시키는 콘택홀들을 형성하지 않고 제1 금속배선을 노출시키는 제2 콘택홀(330b)만 형성한다는 점에서 제1 실시예와 차이가 있다.
상기 제2 콘택홀(330b)은 도전성 물질로 매립하여 콘택 플러그(340b)를 형성한다. 상기 도전성 물질로는 텅스텐, 알루미늄, 구리 등의 물질을 증착시켜 형성한다. 이들 중에서 바람직한 도전막의 예로서는 텅스텐을 들 수 있다.
상기 제 2 금속패턴(350a)은 최소한 일부가 제1 금속패턴(310a)의 외측과 오버랩되도록 형성한다. 바람직하게는 도 8(b)에 도시된 바와 같이 상기 제2 금속패턴(350a)의 내측영역이 제1 금속패턴(310a)의 외측 영역과 오버랩되는 띠 모양을 이루도록 형성한다.
상기 제1 금속패턴(310a)과 제2 금속패턴(350a)이 오버랩되는 영역의 상기 제1 층간 절연막(320)에는 제1 실시예의 경우와 달리, 상기 제1 금속패턴(310a)과 제2 금속패턴(350a)을 전기적으로 연결하는 콘택홀들이 형성되어 있지 않다. 따라서 상기 제1 금속패턴과 제2 금속패턴의 오버랩 영역을 최소화 할 수 있으므로 동일한 면적에 커패시턴스 용량을 최대화 할 수 있다.
상기 제2 금속배선(350b)은 최소한 일부가 상기 제1 금속배선(310b)과 오버랩되며, 상기 오버랩되는 영역의 제1 층간 절연막(320)에는 상기 제1 금속배선(310b)과 제2 금속배선(350b)을 전기적으로 연결하는 제2 콘택 플러그(340b)가 형성되어 있다.
이어서, 도 9에 도시되어 있는 바와 같이 상기 제2 금속패턴(350a)과 제2 금속배선(350b) 및 상기 제1 층간절연막(320) 상에 제2 층간 절연막(360)을 형성한다. 다음으로 MIM 커패시터 및 금속배선이 형성될 위치를 고려하여, 상기 제2 층간절연막(360)을 식각함으로서, 상기 제2 금속패턴(350a)을 노출시키는 제1 트렌치(370a) 및 제2 금속배선(350b)을 노출시키는 제3 콘택홀(370b)을 형성한다.
이어서, 상기 제2 금속패턴(350a)을 식각 마스크로 사용하여 제1 층간 절연막을 연속적으로 식각함으로서 제1 금속패턴(310a)을 노출시키는 제2 트렌치(370c)를 형성한다.
이어서, 도 10에 도시되어 있는 바와 같이 상기 제2 층간절연막(360) 상부 및 제1 및 제2 트렌치(370a, 370c)의 내부를 따라(conformally) 도전막(380)을 형성한다. 이때, 제3 콘택홀(370b)의 내부에도 도전막(380)을 형성하여 제2 금속배선(350b)과 후속에서 형성될 제3 금속배선(390b)이 전기적으로 연결될 수 있도록 한다.
상기 도전막(380)은 텅스텐, 알루미늄, 구리 등의 물질을 증착시켜 형성하며, 상기 제2 콘택 플러그(340b)에 사용된 물질을 상기 도전막(380)으로 사용할 수도 있다. 이들 중에서 바람직한 도전막의 예로서는 텅스텐을 들 수 있다. 또한 도시하지는 않았지만 상기 도전막(380)을 형성한 후에 장벽막을 형성할 수 있다. 상기 장벽막은 예를 들면, TiN을 증착시켜 형성한다.
이어서, 도11에 도시되어 있는 바에 의하면 평탄화 공정에 의해 상기 제2 층간절연막 상부에 덮여있는 도전막(380)을 제거함으로서 트렌치 내부에는 하부전극 으로 사용될 도전막 패턴(380a)을 제3 콘택홀(370b) 내부에는 제3 콘택 플러그(380b)를 형성한다.
상기 도전막(380)은 유전막 형성 후에 적층되는 제1 실시예의 경우와 달리 유전막 형성 전에 적층되기 때문에, 상기 도전막 패턴(380a)은 제1 금속패턴(310a)과 제2 금속패턴(350a)을 전기적으로 연결해주는 동시에 본 발명에 따른 MIM 커패시터의 하부전극이 된다. 따라서 제1 및 제2 트렌치의 측벽까지도 유효 커패시터 면적으로 이용하므로 동일한 면적에 커패시턴스 용량을 최대화 할 수 있다. 한편, 제3 콘택 플러그(380b)는 제2 금속배선(350b)과 후속에서 형성될 제3 금속배선(390b)이 전기적으로 연결될 수 있도록 한다.
계속하여 제1 및 제2 트렌치 내부(370a, 370c)의 도전막 패턴(380a) 상에 커패시터 유전막(330)을 형성한다.
상기 커패시터 유전막(330)은 산화막, 질화막, 또는 산화막 및 질화막의 복합막 구조를 가질 수도 있다. 또한 상기 유전막(330)으로서 커패시턴스를 향상시키기에 적합한 고유전율 물질도 사용 가능하다. 현재 널리 사용되는 고유전율 물질로는 AlxOy 막, HfxOy 막, TaxOy 막 등을 예로 들 수 있다. 이 때, 유전막(330)은 요구되는 커패시턴스에 따라 적절한 두께를 가진다.
다음으로 제1 및 제2 트렌치 내부(370a, 370c)와 제2 층간절연막(360) 상부에 제3 금속패턴(390a) 및 제3 금속배선(390b)을 형성한다. 상기 제3 금속패턴(390a)은 제1 및 제2 트렌치(370a, 370c) 내부의 유전막(330) 상부에 적층되어 본 발명에 따른 MIM 커패시터의 상부전극의 역할을 한다. 상기 제3 금속배선(390b)은 제3 콘택 플러그(380b) 상부에 적층되어, 제2 및 제1 금속배선(310b, 340b)과 전기적으로 연결된다.
상기 제3 금속패턴(390a)은 제1 및 제2 트렌치(370a, 370c)의 형태를 따라(conformally) 형성되며, 경우에 따라서 트렌치 내부를 완전히 채울 수 도 있다. 도시하지는 않았지만 상기 상부전극 및 금속배선이 형성된 기판 전면에 추가로 제3 층간절연막을 적층하고, 상기 제3 층간절연막 내에 상기 상부전극의 일부를 노출시키는 콘택홀을 형성한 후, 상기 콘택 홀을 도전막을 사용하여 매립함으로서 상부배선과 연결하는 콘택플러그를 형성하여 MIM 커패시터를 완성한다.
도 12 내지 도 14는 본 발명의 또 다른 실시 예에 따른 MIM 커패시터를 개략적으로 도시하는 단면도이다. 앞서 도 8a 내지 도 11을 참조하여 설명한 MIM 커패시터 형성 방법과 달리 하부전극, 유전막, 상부전극을 한 번의 평탄화 공정을 통해서 서로 인접한 커패시터를 전기적으로 분리한다. 도 12를 참조하여, 앞서 도 8a 내지 도 11을 참조하여 설명한 방법과 동일한 공정을 진행 한 후, 하부전극용 도전막(480) 상에 유전막(430) 및 상부전극용 도전막(490)을 형성한다.
다음 도 13을 참조하여, 층간절연막(460)이 노출될 때까지, 적층된 막질들(480, 430, 490)에 대한 물리화학적 기상증착법(CMP) 같은 평탄화 공정을 진행하여 트렌치(470) 내부에 한정된 MIM 커패시터를 완성한다. 이때, 제3 콘택홀(470b) 내부에는 하부전극용 도전막이 잔존하여 제3 콘택 플러그(480b)가 형성된다. 여기서, 평탄화 공정을 진행하기 전에, 선택적인 막질로서 트렌치를 채우 도록 희생 절연막을 더 형성하여 평탄화 공정으로부터 트렌치(470) 내에 적층된 막질에 손상되는 것을 방지할 수 있다.
다음 도 14를 참조하여 도전막을 증착하고 이를 패터닝하여 제3 콘택 플러그(480b)에 전기적으로 접속하는 제3 금속 배선(490b)을 형성한다.
이상 본 발명을 바람직한 실시예를 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, MIM 커패시터를 구성하는 각 구성요소들의 두께, 크기, 구성 물질, 이들의 형성방법 및 식각 방법 등은 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
본 발명의 MIM 커패시터는 서로 다른 층에 있는 금속배선층을 이용하여 트렌치를 형성하고 상기 트렌치 영역 내부에 노출된 서로 다른 층에 있는 금속배선층 또는 트렌치 영역을 따라(conformally) 형성된 도전막을 하부전극으로 이용하므로 동일면적에서 커패시턴스 용량을 최대화할 수 있다. 또한 서로 다른 층간절연막을 관통하는 트렌치들을 금속배선층을 식각 마스크로 이용하여 패터닝함으로서 단차 문제에 따른 공정부담이 없어진다.

Claims (34)

  1. 반도체 기판상에 형성된 제1 금속패턴;
    상기 제1 금속패턴상에 형성된 제1 층간 절연막;
    상기 제1 층간 절연막 상에 형성된 제2 금속패턴;
    상기 제2 금속패턴 측면에 자기정렬되어, 상기 제1 층간 절연막을 관통하여 상기 제1 금속패턴의 상부면을 노출시키는 제2 트렌치;
    상기 제1 층간 절연막 및 제2 금속패턴 상에 형성된 제2 층간 절연막;
    상기 제2 층간 절연막을 관통하여 상기 제2 금속패턴의 상부면 및 제2 트렌치를 노출시키는 제1 트렌치; 그리고,
    상기 제1 및 제2 트렌치 내에 상기 제1 및 제2 층간 절연막의 측벽들과 상기 제1 및 제2 금속패턴 상에 형성된 유전막 및 제3 금속패턴을 구비하는 것을 특징으로 하는 반도체 소자.
  2. 제1 항에 있어서, 상기 유전막 및 제2 금속패턴은 상기 제1 및 제2 트렌치의 바닥과 측벽을 따라(conformally) 형성된 것을 특징으로 하는 반도체 소자.
  3. 제2 항에 있어서, 상기 유전막 및 상기 제3 금속패턴 사이에 형성된 도전막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제3 항에 있어서, 상기 제1 및 제2 금속패턴의 일부가 커패시터 하부전극을 형성하는 것을 특징으로 하는 반도체 소자.
  5. 제4 항에 있어서, 상기 제1 금속패턴과 제2 금속패턴을 전기적으로 연결하는 제1 콘택 플러그를 더 구비하는 것을 특징으로 하는 반도체 소자.
  6. 제5 항에 있어서, 상기 제1 콘택 플러그는 상기 제2 트렌치의 바깥 측면의 제1 층간 절연막을 관통하는 것을 특징으로 하는 반도체 소자.
  7. 제2 항에 있어서, 상기 유전막 아래에 위치하며, 상기 제1 및 제2 트렌치 내에 상기 제1 및 제2 층간 절연막의 측벽들과 상기 제1 및 제2 금속패턴 상에 형성된상기 도전막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제7 항에 있어서, 상기 도전막이 커패시터 하부전극을 형성하는 것을 특징으로 하는 반도체 소자.
  9. 제3항 또는 제7항 중 어느 한 항에 있어서, 상기 도전막은 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제1항에 있어서, 상기 제1 및 제2 금속패턴과 동일한 층에 각각 제1 및 제2 금속배선이 더 형성된 것을 특징으로 하는 반도체 소자.
  11. 제10 항에 있어서, 상기 제1 금속배선과 상기 제2 금속배선을 전기적으로 연결하는 제2 콘택 플러그를 더 구비하는 것을 특징으로 하는 반도체 소자.
  12. 제1 항에 있어서, 상기 제3 금속패턴과 동일한 층에 제3 금속배선이 더 형성된 것을 특징으로 하는 반도체 소자.
  13. 제12 항에 있어서, 상기 제2 금속배선과 상기 제3 금속배선을 전기적으로 연결하는 제3 콘택 플러그를 더 구비하는 것을 특징으로 하는 반도체 소자.
  14. 제13 항에 있어서 상기 제3 콘택 플러그는 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자.
  15. 제1 항에 있어서, 상기 금속패턴들은 알루미늄 배선인 것을 특징으로 하는 반도체 소자.
  16. 기판상에 제1 금속패턴을 형성하는 단계;
    상기 제1 금속패턴상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에 제2 금속패턴을 형성하는 단계;
    상기 제1 층간 절연막 및 제2 금속패턴 상에 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막내에 상기 제2 금속패턴의 상부면을 노출시키는 제1 트렌치를 형성하는 단계;
    상기 제2 금속패턴을 식각마스크로 사용하여 상기 제1 층간 절연막내에 상기 제1 금속패턴의 상부면을 노출시키는 제2 트렌치를 형성하는 단계; 그리고
    상기 제1 및 제2 트렌치 내에 상기 제1 및 제2 층간 절연막의 측벽들과 상기 제1 및 제2 금속패턴 상에 유전막 및 제3 금속패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제16 항에 있어서, 상기 유전막 및 제3 금속 패턴은 상기 제1 및 제2 트렌치의 하부와 측벽을 따라(conformally) 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제17 항에 있어서, 상기 유전막 및 상기 제3 금속 패턴 사이에 도전막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제18 항에 있어서, 상기 제1 및 제2 금속패턴의 일부가 커패시터 하부전극을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제19 항에 있어서, 상기 제2 트렌치의 바깥 측면에 위치하는 제1 층간 절연막 내에, 상기 제1 금속패턴과 제2 금속패턴을 전기적으로 연결하는 제1 콘택 플러그를 더 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제16 항에 있어서, 상기 유전막을 형성하기 전에 상기 상기 제1 및 제2 트렌치 내에 상기 제1 및 제2 층간 절연막의 측벽들과 상기 제1 및 제2 금속패턴 상에 도전막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자.
  22. 제21 항에 있어서, 상기 도전막이 커패시터 하부전극을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  23. 제16 항에 있어서, 상기 제1 및 제2 금속패턴과 동일한 층에 각각 제1 및 제2 금속배선을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  24. 제16 항에 있어서, 상기 제1 금속배선과 상기 제2 금속배선을 전기적으로 연결하는 제2 콘택 플러그를 더 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  25. 제16 항에 있어서, 상기 제3 금속패턴과 동일한 층에 제3 금속배선을 더 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  26. 제25 항에 있어서, 상기 제2 금속배선과 상기 제3 금속배선을 전기적으로 연결하는 제3 콘택 플러그를 더 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  27. 제26 항에 있어서 상기 제3 콘택 플러그는 텅스텐으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  28. 기판 상에 제1 금속배선 및 제1 금속패턴을 형성하고;
    제1 층간절연막을 형성하고;
    상기 제1 금속배선에 전기적으로 연결되는 제 2콘택 플러그를 상기 제1 층간절연막에 형성하고;
    중심부에 제1 개구부를 갖는 제2 금속패턴 및 상기 제2 콘택 플러그에 전기적으로 연결되는 제2 금속배선을 형성하고;
    제2 층간절연막을 형성하고;
    상기 제2 층간절연막을 패터닝하여 상기 제2 금속패턴을 노출시키는 제1 트렌치 및 상기 제2 금속배선을 노출시키는 제3 콘택홀을 형성하고;
    상기 노출된 제2 금속패턴을 식각 마스크로 사용하여 상기 제1 개구부에 의해 노출된 제1 층간절연막을 식각하여 상기 제1 금속패턴을 노출시키는 제2 트렌치를 형성하고;
    상기 제1 트렌치 및 제2 트렌치 내에 유전막 및 도전막 패턴을 형성하고 상기 제3 콘택홀에는 상기 도전막 패턴과 동일한 물질로 제3 콘택 플러그를 형성하고;
    상기 제1 및 제2 트렌치 내에는 제3 금속패턴을, 상기 제3 콘택 플러그에 전기적으로 접속하는 제3 금속 배선을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  29. 제 28 항에 있어서,
    상기 유전막 및 도전막 패턴을 형성하는 것은
    상기 유전막을 상기 제1 및 제2 트렌치 내부에 형성하고;
    상기 유전막 상부, 상기 제3 콘택홀 내부 및 상기 제2 층간절연막 상에 도전막을 형성하고;
    평탄화 공정을 진행하여 상기 제1 및 제2 트렌치 밖의 도전막 및 상기 제3 콘택홀 밖의 도전막을 제거하는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  30. 제 28 항에 있어서,
    상기 유전막 및 도전막 패턴을 형성하는 것은
    상기 제1 및 제2 트렌치, 상기 제3 콘택홀 및 상기 제2 층간절연막 상에 도전막을 형성하고;
    평탄화 공정을 진행하여 상기 제1 및 제2 트렌치 밖의 도전막 및 상기 제3 콘택홀 밖의 도전막을 제거하여 상기 도전막 패턴 및 제3 콘택플러그를 형성하고;
    상기 도전막 패턴 상에 유전막을 형성하는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  31. 제 29 항에 있어서,
    상기 제2 콘택 플러그를 형성할 때 상기 제1 금속패턴 및 제2 금속패턴을 전기적으로 연결시키는 제1 콘택 플러그를 상기 제1 개구부 외측의 제1 층간절연막에 동시에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  32. 제 28 항 내지 제 31 항 중 어느 한 항에 있어서,
    상기 제1 트렌치 및 상기 제3 콘택홀을 형성하는 것은,
    상기 제2 층간절연막 상에 상기 제1 개구부보다 큰 제2 개구부 및 상기 제3 콘택홀과 동일한 크기의 제3 개구부를 갖는 포토레지스트 패턴을 형성하고;
    상기 제2 개구부 및 제3 개구부에 의해 노출된 제2 층간절연막을 식각하는 것을 포함하여 이루어지는 반도체 소자의 제조 방법.
  33. 기판 상에 제1 금속배선 및 제1 금속패턴을 형성하고;
    제1 층간절연막을 형성하고;
    상기 제1 금속배선에 전기적으로 연결되는 제 2콘택 플러그를 상기 제1 층간절연막에 형성하고;
    중심부에 제1 개구부를 갖는 제2 금속패턴 및 상기 제2 콘택 플러그에 전기적으로 연결되는 제2 금속배선을 형성하고;
    제2 층간절연막을 형성하고;
    상기 제2 층간절연막을 패터닝하여 상기 제2 금속패턴을 노출시키는 제1 트렌치 및 상기 제2 금속배선을 노출시키는 제3 콘택홀을 형성하고;
    상기 노출된 제2 금속패턴을 식각 마스크로 사용하여 상기 제1 개구부에 의해 노출된 제1 층간절연막을 식각하여 상기 제1 금속패턴을 노출시키는 제2 트렌치를 형성하고;
    상기 제3 콘택홀을 채우면서 상기 제1 및 제2 트렌치에는 콘포말하게 하부 도전막을 형성하고;
    상기 하부 도전막 상에 유전막 및 상부 도전막을 형성하고;
    상기 제2 층간절연막이 노출될 때까지 상기 상부 도전막, 유전막 및 하부 도전막을 평탄화 식각하여 상기 제1 및 제2 트랜치 내부에 금속-절연체-금속 커패시터를 형성하는 동시에 상기 제3 콘택홀에 제3 콘택 플러그를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  34. 기판상에 형성된 제1 금속패턴;
    상기 제1 금속패턴을 노출시키는 제2 트렌치를 구비하는 제1 층간절연막;
    상기 제2 트렌치 주위의 제1 층간절연막 상에 배치된 제2 금속패턴;
    상기 제1 층간절연막 및 상기 제2 금속패턴 상에 배치되며 상기 제2 트렌치 주위의 제2 금속패턴 일부분을 노출시키는 제1 트렌치를 구비하는 제2 층간절연막;
    상기 제1 및 제2 트렌치 내에 상기 제1 및 제2 층간 절연막의 측벽들과 상기 제1 및 제2 금속패턴 상에 형성된 유전막 및 도전막; 그리고
    상기 유전막 및 도전막, 그리고 제2 층간 절연막 상에 형성된 제3 금속패턴을 구비하는 것을 특징으로 하는 반도체 소자.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4351148B2 (ja) * 2004-12-28 2009-10-28 新光電気工業株式会社 配線基板の製造方法
KR100652298B1 (ko) * 2005-12-28 2006-11-30 동부일렉트로닉스 주식회사 반도체 소자의 ｍｉｍ 캐패시터 제조 방법
US7880268B2 (en) * 2006-05-12 2011-02-01 Stmicroelectronics S.A. MIM capacitor
US7927990B2 (en) * 2007-06-29 2011-04-19 Sandisk Corporation Forming complimentary metal features using conformal insulator layer
DE102009045158A1 (de) * 2009-09-30 2011-04-07 Robert Bosch Gmbh Sensoranordnung und Verfahren zur Herstellung einer Sensoranordnung
JP5684254B2 (ja) * 2010-06-14 2015-03-11 ルネサスエレクトロニクス株式会社 半導体装置
US9691839B2 (en) * 2011-12-14 2017-06-27 Intel Corporation Metal-insulator-metal (MIM) capacitor with insulator stack having a plurality of metal oxide layers
US8946045B2 (en) * 2012-04-27 2015-02-03 International Business Machines Corporation Metal-insulator-metal (MIM) capacitor with deep trench (DT) structure and method in a silicon-on-insulator (SOI)
CN102683176B (zh) * 2012-05-04 2014-12-10 上海华力微电子有限公司 一种提高金属-绝缘体-金属电容器可靠性的方法及其工艺结构
CN103579087B (zh) * 2012-07-26 2016-03-16 中芯国际集成电路制造(上海)有限公司 一种三维集成电路结构的制作方法和三维集成电路结构
US20140145297A1 (en) * 2012-11-28 2014-05-29 Nxp B.V. Mim-capacitor and method of manufacturing same
TWI585795B (zh) * 2015-05-29 2017-06-01 力晶科技股份有限公司 電容器結構及其製造方法
CN106876419B (zh) 2015-12-10 2019-07-30 中芯国际集成电路制造(上海)有限公司 Cmos图像传感器及其形成方法
EP3210937B1 (en) * 2016-02-25 2018-09-05 SmartTip B.V. A method of manufacturing a plurality of through-holes in a layer
US11114373B1 (en) 2020-02-26 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal structure
US11545544B2 (en) * 2020-08-26 2023-01-03 Microchip Technology Incorporated Three-dimensional metal-insulator-metal (MIM) capacitor
CN116349013A (zh) * 2021-03-16 2023-06-27 微芯片技术股份有限公司 形成在集成电路结构中的金属-绝缘体-金属（mim）电容器和薄膜电阻器（tfr）
US11552011B2 (en) * 2021-03-16 2023-01-10 Microchip Technology Incorporated Metal-insulator-metal (MIM) capacitor and thin-film resistor (TFR) formed in an integrated circuit structure
US11961880B2 (en) 2021-05-06 2024-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-insulator-metal structure
US11908738B2 (en) * 2021-10-18 2024-02-20 International Business Machines Corporation Interconnect including integrally formed capacitor
CN113921712A (zh) * 2021-12-16 2022-01-11 广州粤芯半导体技术有限公司 版图结构、半导体器件结构及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030049000A (ko) * 2001-12-13 2003-06-25 삼성전자주식회사 엠아이엠(ｍｉｍ) 커패시터를 갖는 반도체 소자 및 그제조 방법
KR20040059410A (ko) * 2002-12-28 2004-07-05 주식회사 하이닉스반도체 반도체 소자의 ｍｉｍ 커패시터 형성 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6569746B2 (en) 1997-10-30 2003-05-27 Samsung Electronics Co., Ltd. Methods of forming integrated circuit capacitors having electrodes therein that comprise conductive plugs
KR100280288B1 (ko) 1999-02-04 2001-01-15 윤종용 반도체 집적회로의 커패시터 제조방법
US6534374B2 (en) 2001-06-07 2003-03-18 Institute Of Microelectronics Single damascene method for RF IC passive component integration in copper interconnect process
KR100531419B1 (ko) 2001-06-12 2005-11-28 주식회사 하이닉스반도체 반도체소자 및 그의 제조방법
TW498528B (en) 2001-08-03 2002-08-11 Taiwan Semiconductor Mfg Manufacturing method for integrating copper damascene process and MIM crown-type capacitor process
US6897508B2 (en) 2002-05-01 2005-05-24 Sundew Technologies, Llc Integrated capacitor with enhanced capacitance density and method of fabricating same
US6847077B2 (en) 2002-06-25 2005-01-25 Agere Systems, Inc. Capacitor for a semiconductor device and method for fabrication therefor
KR100482029B1 (ko) 2002-07-25 2005-04-13 동부아남반도체 주식회사 엠아이엠 캐패시터 형성방법
JP4290421B2 (ja) * 2002-12-27 2009-07-08 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US7230292B2 (en) * 2003-08-05 2007-06-12 Micron Technology, Inc. Stud electrode and process for making same
KR100663348B1 (ko) * 2004-09-02 2007-01-02 삼성전자주식회사 몰딩막 및 형성막 패턴 사이에 개재된 상전이막 패턴을갖는 피이. 램들 및 그 형성방법들.

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030049000A (ko) * 2001-12-13 2003-06-25 삼성전자주식회사 엠아이엠(ｍｉｍ) 커패시터를 갖는 반도체 소자 및 그제조 방법
KR20040059410A (ko) * 2002-12-28 2004-07-05 주식회사 하이닉스반도체 반도체 소자의 ｍｉｍ 커패시터 형성 방법

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
1020030049000 *
1020040059410 *

Also Published As

Publication number Publication date
TWI292204B (en) 2008-01-01
KR20060062364A (ko) 2006-06-12
US7402889B2 (en) 2008-07-22
TW200620550A (en) 2006-06-16
US20060118907A1 (en) 2006-06-08

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