KR100280288B1 - 반도체 집적회로의 커패시터 제조방법 - Google Patents
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Abstract
커패시터의 특성을 향상시키고, 비트 레졸루션(bit resolution)을 증가시켜 고정밀(high accuracy) 아날로그 소자를 구현할 수 있도록 한 반도체 집적회로(로직 회로나 아날로그 회로)의 커패시터 제조방법이 개시된다. 제 1 층간 절연막이 구비된 기판 상에 제 1 에치스토퍼막과 제 2 층간 절연막을 순차적으로 형성하고, 배선 라인 형성부와 커패시터 형성부의 제 1 에치스토퍼막 표면이 노출되도록 제 2 층간 절연막을 선택식각한 다음, 그 전면에 Cu 재질의 제 1 도전성막을 형성하고, 제 2 층간 절연막의 표면이 노출될 때까지 이를 CMP 처리하여 제 1 배선 라인과 하부전극을 형성한다. 상기 결과물 상에 제 3 층간 절연막과 제 2 에치스토퍼막 및 제 4 층간 절연막을 순차적으로 형성하고, 배선 라인 형성부와 커패시터 형성부의 제 2 에치스토퍼막 표면이 노출되도록 제 4 층간 절연막을 선택식각한다. 하부전극의 표면이 소정 부분 노출되도록 제 2 에치스토퍼막과 제 3 층간 절연막을 선택식각하여 제 1 비어 홀을 형성하고, 그 전면에 유전막을 형성한 다음, 제 1 배선 라인의 표면이 소정 부분 노출되도록 유전막과 제 2 에치 스토퍼막 및 상기 제 3 층간 절연막을 선택식각하여 제 2 비어 홀을 형성한다. 상기 결과물 상에 Cu 재질의 제 2 도전성막을 형성하고, 이를 CMP 처리하여 제 1 배선 라인과 연결되는 제 2 배선 라인과 상부전극을 형성한다.
Description
본 발명은 반도체 집적회로(IC)의 커패시터 제조방법에 관한 것으로, 보다 상세하게는 로직 회로(Logic circuit)나 아날로그 회로(Analoge circuit)에 사용되는 MIM(Metal Insulator Metal) 구조를 갖는 반도체 집적회로의 커패시터 제조방법에 관한 것이다.
반도체 집적회로는 신호 처리 방식에 따라 크게, 입력신호 변화에 의해 출력신호가 온/오프(on/off)형으로 변화되는 디지털(digital)형 집적회로(일명, 로직 회로라 한다)와, 입력신호 변화에 의해 출력신호가 선형적으로 변화되는 아날로그(analog)형 집적회로(일명, 아날로그 회로라 한다)로 구분된다.
상기 집적회로들은 디지털형이나 아날로그형에 구분없이 모두 커패시터에 축적된 전하의 유·무에 따라 정보의 기억이 이루어지므로, 이들 회로들이 정상적인 동작 특성을 유지하기 위해서는 소자 제조시 전압이나 온도 변화에 따라 커패시턴스가 변화되지 않도록 커패시터를 제작해 주어야 한다.
도 1에는 집적회로 제조시 널리 이용되어 오던 0.5㎛의 게이트 선폭을 갖는
종래의 로직 회로나 아날로그 회로의 PIP(polysilicon insulator polysilicon)형 커패시터 구조를 도시한 단면도가 제시되어 있다.
도 1을 참조하면, 종래의 PIP형 커패시터는 반도체 기판(10) 상의 필드 산화막(미 도시) 상에는 폴리실리콘 재질의 하부전극(12)이 형성되고, 그 위에는 ON(예컨대, 버퍼 산화막(14a)/질화막(14b)) 구조의 유전막(14)이 형성되며, 상기 유전막(14) 상에는 하부전극(12)보다 작은 선폭을 갖는 폴리사이드 재질의 상부전극(18)이 형성되도록 이루어져 있음을 알 수 있다.
따라서, 상기 구조의 커패시터는 다음의 제 4 단계를 거쳐 제조된다.
제 1 단계로서, 도 2a에 도시된 바와 같이 필드 산화막(미 도시)이 구비된 반도체 기판(10) 상에 폴리실리콘막을 형성한 뒤, 그 위에 버퍼 산화막(14a)을 형성하고, 상기 버퍼 산화막(14a) 상으로 As나 P 또는 이들의 조합으로 이루어진 불순물을 이온주입하여 폴리실리콘막(12)의 저항을 낮춘다.
제 2 단계로서, 도 2b에 도시된 바와 같이 버퍼 산화막(14a) 전면에 질화막(14b)을 형성하고, 커패시터 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 질화막(14b)과 버퍼 산화막(14a) 및 폴리실리콘막(12)을 순차적으로 식각하여, 필드 산화막 상의 소정 부분에 질화막(14b)과 버퍼 산화막(14a)이 구비된 폴리실리콘 재질의 하부전극(12a)을 형성한다.
제 3 단계로서, 도 2c에 도시된 바와 같이 상기 결과물을 포함한 기판(10) 전면에 게이트 절연막(16)과 폴리사이드막(18)을 순차적으로 형성한다. 이때, 게이트 절연막(14c)은 막질 특성상, 반도체 기판(10) 상에서는 제대로 성장이 이루어지
나 질화막(14b) 상에서는 거의 성장이 이루어지지 않으므로 막질 증착 공정이 완료되면 도 2c에서 알 수 있듯이 반도체 기판(10)과 하부전극(12a)의 양 측면에는 소정 두께의 게이트 절연막(14c)이 형성되나 질화막(14b) 상에는 게이트 절연막이 거의 형성되지 않게 된다. 이러한 이유로 인해 여기서는 편의상, 질화막(14b) 상에는 게이트 절연막이 형성되지 않는다는 가정하에서 공정을 설명한다.
제 4 단계로서, 도 2d에 도시된 바와 같이 커패시터 형성부와 게이트 전극 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 폴리사이드막(18)과 게이트 절연막(16)을 순차적으로 식각하여 트랜지스터 형성부에는 하측에 게이트 절연막(16)이 구비된 폴리사이드 재질의 게이트 전극(18b)을 형성하고, 필드 산화막 상에는 ON(예컨대, 버퍼 산화막(14a)/질화막(14b)) 구조의 유전막(14)을 사이에 두고 그 상·하부에 폴리실리콘 재질의 하부전극(12a)과 폴리사이드 재질의 상부전극(18a)이 순차적으로 적층되어 있는 구조의 커패시터를 형성하므로써, 본 공정 진행을 완료한다.
이때, 상기 하부전극(12a)이나 상부전극(18a)은 게이트 전극(18b)보다 큰 선폭을 가지도록 형성되며, 상부전극(18a)은 하부전극(12a)보다 작은 선폭을 가지도록 형성된다.
그러나, 로직이나 아날로그 회로의 커패시터를 상기에 언급된 PIP형 구조로 가져갈 경우에는 반도체 집적회로 구동시 다음과 같은 문제가 발생된다.
도 1에 제시된 PIP형 커패시터의 경우에는 통상, 커패시턴스의 전압 계수(Voltage Coeffecient of Capacitance:이하, VCC라 한다)가 220ppm(part per
million)/V 정도의 값을 가지고, 커패시턴스의 온도 계수(Temperature Coeffecient of Capacitance:이하, TCC라 한다)가 120ppm/℃ 정도의 값을 가지므로, 전압이나 온도 변화에 따른 커패시턴스의 변화량이 클 수밖에 없어 소자 구동시 커패시턴스의 산포(distribution) 변이(variation)가 크게 나타날 뿐 아니라 커패시터의 어레이 매칭(array matching) 특성이 불균일하게 나타나는 등의 문제가 발생된다. 게다가, 상술한 커패시턴스 특성을 갖는 커패시터를 고주파 영역(high frequency band)에서 사용할 경우에는 커패시터의 전극을 구성하는 폴리실리콘의 저항이 큰 관계로 인해 반도체 집적회로가 안정된 동작을 수행할 수 없다는 문제가 발생된다.
이러한 문제가 발생될 경우, 커패시터의 특성 불량으로 인해 커패시터의 성능(performance)이 떨어지게 되어 아날로그 회로의 동작 불량이 야기될 뿐 아니라 경우에 따라서는 작은 비트 레졸루션(bit resolution) 때문에 고성능 아날로그 회로의 구현이 불가능해지는 현상 또한 발생되므로, 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, 구리 다마신 공정을 적용하여 로직 회로나 아날로그 회로의 커패시터를 PIP 구조 대신에 MIM 구조로 형성해 주므로써, 비트 레졸루션을 증가시켜 커패시터의 특성을 향상시키고, 고주파 영역에서도 안정된 동작 수행이 가능하도록 한 반도체 집적회로의 커패시터 제조방법을 제공함에 있다.
도 1은 종래 기술로서, 로직이나 아날로그 회로에 사용되는 PIP형 커패시터 구조를 도시한 단면도,
도 2a 내지 도 2d는 도 1에 제시된 커패시터 제조방법을 도시한 공정수순도,
도 3은 본 발명의 제 1 실시예로서, 상·하부전극이 Cu 재질의 도전성막으로 이루어진 로직이나 아날로그 회로에 사용되는 MIM형 커패시터 구조를 도시한 단면도,
도 4a 내지 도 4d는 도 3에 제시된 커패시터의 일 제조방법을 도시한 공정수순도,
도 5a 내지 도 5d는 도 3에 제시된 커패시터의 다른 제조방법을 도시한 공정수순도,
도 6은 본 발명의 제 2 실시예로서, 상부전극은 Cu 재질의 도전성막으로 이루어지고, 하부전극은 Al 재질의 도전성막으로 이루어진 로직이나 아날로그 회로에 사용되는 MIM형 커패시터 구조를 도시한 단면도,
도 7a 내지 도 7d는 도 6에 제시된 커패시터 제조방법을 도시한 공정수순도,
도 8은 본 발명의 제 3 실시예로서, 상부전극은 '도전성 플러그/Al 재질의
도전성막 패턴' 적층 구조로 이루어지고, 하부전극은 Cu 재질의 도전성막으로 이루어진 로직이나 아날로그 회로에 사용되는 MIM형 커패시터 구조를 도시한 단면도,
도 9a 내지 도 9d는 도 8에 제시된 커패시터 제조방법을 도시한 공정수순도이다.
상기 목적을 달성하기 위하여 본 발명의 제 1 실시예에서는, 제 1 층간 절연
막이 구비된 기판 상에 제 1 에치스토퍼막과 제 2 층간 절연막을 순차적으로 형성하는 단계와; 배선 라인 형성부와 커패시터 형성부의 상기 제 1 에치스토퍼막 표면이 노출되도록 상기 제 2 층간 절연막을 선택식각하는 단계와; 상기 결과물 상에 제 1 도전성막을 형성하고, 상기 제 2 층간 절연막의 표면이 노출될 때까지 이를 CMP 처리하여 제 1 배선 라인과 하부전극을 형성하는 단계와; 상기 제 1 배선 라인과 상기 하부전극을 포함한 상기 제 2 층간 절연막 상에 제 3 층간 절연막을 형성하고, 그 위에 제 2 에치스토퍼막과 제 4 층간 절연막을 순차적으로 형성하는 단계와; 배선 라인 형성부와 커패시터 형성부의 상기 제 2 에치스토퍼막 표면이 노출되도록 상기 제 4 층간 절연막을 선택식각하는 단계와; 상기 하부전극의 표면이 소정 부분 노출되도록 상기 제 2 에치스토퍼막과 상기 제 3 층간 절연막을 선택식각하여 제 1 비어 홀을 형성하는 단계와; 상기 제 1 비어 홀과 상기 제 2 에치스토퍼막을 포함한 상기 제 4 층간 절연막 상에 유전막을 형성하는 단계와; 상기 제 1 배선 라인의 표면이 소정 부분 노출되도록 상기 유전막과 상기 제 2 에치 스토퍼막 및 상기 제 3 층간 절연막을 선택식각하여 제 2 비어 홀을 형성하는 단계; 및 상기 결과물 상에 제 2 도전성막을 형성하고, 상기 유전막의 표면이 노출될 때까지 이를 CMP 처리하여 상기 제 1 배선 라인과 연결되는 제 2 배선 라인과 상부전극을 형성하는 단계로 이루어진 반도체 집적회로의 커패시터 제조방법이 제공된다.
이때, 배선 라인 형성부와 커패시터 형성부의 제 1 에치스토퍼막 표면이 노출되도록 상기 제 2 층간 절연막을 선택식각하는 단계 이후, 배선 라인 형성부의 기판 표면이 소정 부분 노출되도록 제 1 에치스토퍼막과 제 1 층간 절연막을 선택
식각하는 단계를 더 포함하는 방식으로 공정을 진행할 수도 있고, 반면 기판 상에 제 1 층간 절연막 형성 후, 배선 라인 형성부의 기판 표면이 소정 부분 노출되도록 제 1 층간 절연막을 선택식각하여 콘택 홀을 형성하는 단계와; 콘택 홀 내부에 도전성 플러그를 형성하는 단계가 더 포함하도록 공정을 진행할 수도 있다.
단, 후자와 같이 공정을 진행할 경우에는 배선 라인 형성부와 커패시터 형성부의 제 1 에치스토퍼막 표면이 노출되도록 제 2 층간 절연막을 선택식각하는 단계 이후, 제 1 에치스토퍼막의 표면 노출부를 제거하는 단계가 더 포함되도록 공정을 진행해 주어야 한다.
그리고, 상기 제 1 배선 라인과 상기 하부전극을 형성하는 단계와 상기 제 2 배선 라인과 상기 상부전극을 형성하는 단계 이후에는 각각 캡핑막을 형성하는 단계를 더 포함하는 것이 바람직하며, 제 1 및 제 2 도전성막을 형성하기 바로 전에는 각각 장벽 금속막을 형성하는 단계를 더 포함하는 것이 바람직하다. 이때 사용되는 캡핑막으로는 SiON막을 들 수 있고, 장벽 금속막으로는 Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N의 단층 구조나 이들이 조합된 적층막 구조를 들 수 있다.
이 경우, 유전막은 P-TEOS(Plasma Tera Ethyl Ortho Silicate), PEOX(Plasma Enhanced Oxide), PESiN(Plasma Enhanced nitride), SiON, HDP(High Density Plasma), Ta2O5, SOG(Spin On Glass), O3-TEOS, BST(Ba,Sr)TiO3)의 단층 구조나 이들이 조합된 적층막 구조로 형성하는 것이 바람직하며, 상기 제 1 및 제 2 도전성막
은 Cu나 Au로 형성하는 것이 바람직하다.
상기 목적을 달성하기 위하여 본 발명의 제 2 실시예에서는, 기판 상에 도전성 플러그가 구비된 제 1 층간 절연막을 형성하는 단계와; 상기 도전성 플러그를 포함한 상기 제 1 층간 절연막 상에 Al 재질의 제 1 도전성막을 형성하고, 이를 소정 부분 선택식각하여 상기 도전성 플러그와 연결되는 제 1 배선 라인과 하부전극을 형성하는 단계와; 상기 제 1 배선 라인과 상기 하부전극을 포함한 상기 제 1 층간 절연막 상에 제 2 층간 절연막과 에치스토퍼막 및 제 3 층간 절연막을 순차적으로 형성하는 단계와; 배선 라인 형성부와 커패시터 형성부의 상기 에치스토퍼막 표면이 노출되도록 상기 제 3 층간 절연막을 선택식각하는 단계와; 상기 하부전극의 표면이 소정 부분 노출되도록, 상기 에치스토퍼막과 상기 제 2 층간 절연막을 선택식각하여 제 1 비어 홀을 형성하는 단계와; 상기 제 1 비어 홀과 상기 제 2 에치스토퍼막을 포함한 상기 제 2 층간 절연막 상에 유전막을 형성하는 단계와; 상기 제 1 배선 라인의 표면이 소정 부분 노출되도록 상기 유전막과 상기 에치스토퍼막 및 상기 제 2 층간 절연막을 선택식각하여 제 2 비어 홀을 형성하는 단계와; 상기 결과물 상에 Cu 재질의 제 2 도전성막을 형성하고, 상기 유전막의 표면이 노출될 때까지 이를 CMP 처리하여 상기 제 1 배선 라인과 연결되는 제 2 배선 라인과 상부전극을 형성하는 공정으로 이루어진 반도체 집적회로의 커패시터 제조방법이 제공된다.
이때, 제 1 도전성막 형성후에는 캡핑막을 형성하는 단계를 더 포함하는 것이 바람직하며, 제 2 비어 홀을 형성하는 단계 이후에는 장벽 금속막을 형성하는
단계를 더 포함하는 것이 바람직하고, 제 2 배선 라인과 상기 상부전극을 형성하는 단계 이후에는 캡핑막을 형성하는 단계를 더 포함하는 것이 바람직하다. 제 1 도전성막 상에 형성되는 캡핑막과 장벽 금속막으로는 Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N의 단층 구조나 이들이 조합된 적층막 구조를 들 수 있고, 상부전극 상에 형성되는 캡핑막으로는 SiON막을 들 수 있다. 그리고, 제 1 도전성막 상에 캡핑막 형성이 더 이루어진 경우에는 제 1 도전성막 식각시 상기 캡핑막도 함께 식각되도록 공정을 진행해 주어야 한다.
상기 목적을 달성하기 위하여 본 발명의 제 3 실시예에서는, 기판 상에 제 1 층간 절연막과 에치스토퍼막 및 제 2 층간 절연막을 순차적으로 형성하는 단계와; 배선 라인 형성부와 커패시터 형성부의 상기 제 1 에치스토퍼막 표면이 노출되도록 상기 제 2 층간 절연막을 선택식각하는 단계과; 배선 라인 형성부의 상기 기판 표면이 소정 부분 노출되도록 상기 에치스토퍼막과 상기 제 1 층간 절연막을 선택식각하여 콘택 홀을 형성하는 단계와; 상기 결과물 상에 Cu 재질의 제 1 도전성막을 형성하고, 상기 제 2 층간 절연막의 표면이 노출될 때까지 이를 CMP 처리하여 제 1 배선 라인과 하부전극을 형성하는 단계와; 상기 제 1 배선 라인과 상기 하부전극을 포함한 상기 제 2 층간 절연막 상에 제 3 층간 절연막을 형성하는 단계와; 상기 하부전극의 표면이 소정 부분 노출되도록 상기 제 3 층간 절연막을 선택식각하여 제 1 비어 홀을 형성하는 단계와; 상기 제 1 비어 홀을 포함한 상기 제 3 층간 절연막 상에 유전막을 형성하는 단계와; 상기 제 1 배선 라인의 표면이 소정 부분 노출되도록 상기 유전막과 상기 제 3 층간 절연막을 선택식각하여 제 2 비어 홀을 형성하
는 단계와; 상기 제 1 비어 홀과 상기 제 2 비어 홀 내부에 도전성 플러그를 형성하는 단계와; 상기 도전성 플러그를 포함한 상기 유전막 상에 Al 재질의 제 2 도전성막을 형성하고, 이를 소정 부분 선택식각하여 상기 제 2 비어 홀 내의 상기 도전성 플러그와 연결되는 제 2 배선 라인과 '도전성 플러그/제 2 도전성막 패턴' 적층 구조의 상부전극을 형성하는 단계로 이루어진 반도체 집적회로의 커패시터 제조방법이 제공된다.
이때, 제 1 배선 라인과 하부전극 형성후에는 캡핑막을 형성하는 단계를 더 포함하는 것이 바람직하고, 콘택 홀을 형성하는 단계와 제 2 비어 홀을 형성하는 단계 이후에는 각각 장벽 금속막을 형성하는 단계를 더 포함하는 것이 바람직하며, 제 2 도전성막 형성후에는 캡핑막을 형성하는 단계를 더 포함하는 것이 바람직하다. 제 1 배선 라인과 상기 하부전극 상에 형성되는 캡핑막으로는 SiON막을 들 수 있고, 제 2 도전성막 상에 형성되는 캡핑막과 장벽 금속막으로는 Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N의 단층 구조나 이들이 조합된 적층막 구조를 들 수 있다. 그리고, 제 1 배선 라인과 하부전극 형성후 캡핑막 형성이 더 이루어진 경우에는 제 2 비어 홀을 형성하기 위한 식각 공정 진행시 상기 캡핑막도 함께 식각되도록 공정을 진행해 주어야 하며, 제 2 비어 홀 형성후 장벽 금속막 형성이 더 이루어진 경우에는 제 2 도전성막 식각시 상기 장벽 금속막도 함께 식각되도록 공정을 진행해 주어야 한다.
상기와 같이 로직 회로나 아날로그 회로에 사용되는 MIM형 커패시터를 제조
할 경우, 커패시터가 PIP 구조를 가질 경우에 비해 VCC 값은 1/5 ~ 1/6T1(T1는 PIP 구조의 커패시터에서 측정된 종래의 Vcc 값을 나타낸다) 이하의 수준으로까지 떨어뜨릴 수 있게 되고, TCC는 1/2T2(T2는 PIP 구조의 커패시터에서 측정된 종래의 TCC 값을 나타낸다) 이하의 수준으로까지 떨어뜨릴 수 있게 된다. 그 결과, 전압이나 온도 변화에 따라 커패시턴스가 큰 폭으로 변화되는 것을 막을 수 있게 되고, 고주파 영역에서 커패시터의 특성 저하에 기인하여 발생되는 아날로그 회로의 오동작 발생을 억제할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 반도체 집적회로의 다층 배선 형성시 다마신 공정을 적용하여 배선 라인을 이루는 막질 사이에 제 1 비어 홀 형성 공정과 유전막 형성 공정을 더 추가해 주는 방식으로 간단하게 로직 회로나 아날로그 회로의 커패시터를 MIM 구조로 가져가 주므로써, 복잡한 공정 추가없이도 커패시터의 특성 향상을 이룰 수 있도록 하는데 주안점을 둔 기술로서, 이를 도 3, 도 6, 도 8 그리고 도 4a 내지 도 4e, 도 5a 내지 도 5e, 도 7a 내지 도 7d, 도 9a 내지 도 9d에 제시된 도면을 참조하여 살펴보면 다음과 같다.
여기서, 도 3은 본 발명의 제 1 실시예에서 제안된 로직이나 아날로그 회로에 사용되는 MIM형 커패시터 구조를 도시한 단면도를 나타낸 것으로, 상기 실시예는 커패시터를 이루는 상·하부전극이 모두 Cu 재질의 도전성막으로 이루어진 경우
를 도시한 것이다. 도 4a 내지 도 4e는 도 3에 제시된 커패시터의 일 제조방법을 도시한 공정수순도를 나타내고, 도 5a 내지 도 5e는 도 3에 제시된 커패시터의 다른 제조방법을 도시한 공정수순도를 나타낸다.
도 6은 본 발명의 제 2 실시예에서 제안된 로직이나 아날로그 회로에 사용되는 MIM형 커패시터 구조를 도시한 단면도를 나타낸 것으로, 상기 실시예는 커패시터를 이루는 상부전극은 Cu 재질의 도전성막으로 이루어지고, 하부전극은 Al 재질의 도전성막으로 이루어진 경우를 도시한 것이다. 도 7a 내지 도 7d는 도 6에 제시된 커패시터의 제조방법을 도시한 공정수순도를 나타낸다.
도 8은 본 발명의 제 3 실시예에서 제안된 로직이나 아날로그 회로에 사용되는 MIM형 커패시터 구조를 도시한 단면도를 나타낸 것으로, 상기 실시예는 커패시터를 이루는 상부전극은 '도전성 플러그/도전성막 패턴'의 적층막 구조로 이루어지고, 하부전극은 Cu 재질의 도전성막으로 이루어진 경우를 도시한 것이다. 도 9a 내지 도 9d는 도 8에 제시된 커패시터의 제조방법을 도시한 공정수순도를 나타낸다.
먼저, 도 3과 도 4a 내지 도 4e를 참조하여 본 발명의 제 1 실시예부터 살펴본다. 여기서는 일 예로서, 제 1 배선 라인과 제 2 배선 라인 사이에 MIM 구조의 커패시터가 형성되어 있는 경우에 대하여 언급하였으나, 상기 커패시터는 제 2 및 제 3 배선 라인 사이 혹은 제 3 및 제 4 배선 라인 사이 등 임의의 배선 라인 사이라면 어느 곳에서나 형성 가능하다.
도 3을 참조하면, 본 발명의 제 1 실시예에서 제안된 로직이나 아날로그 회로의 커패시터는 크게, 트랜지스터와 같은 하부구조가 형성되어 있는 기판(100) 상
에는 제 1 층간 절연막(102)이 형성되고, 상기 제 1 층간 절연막(102) 상에는 제 1 에치스토퍼막(104)이 형성되며, 상기 제 1 에치스토퍼막(104) 상에는 하부전극 형성부의 에치스토퍼막(104)의 표면이 노출되도록 제 2 층간 절연막(106)이 형성되고, 제 2 층간 절연막(106) 내의 표면이 노출된 상기 제 1 에치스토퍼막(104) 상에는 Cu(또는 Au) 재질의 하부전극(108b)이 형성되며, 상기 하부전극(108b)을 포함한 제 2 층간 절연막(106) 상에는 하부전극의 표면이 소정 부분 노출되도록 제 1 비어 홀이 구비된 제 3 층간 절연막이 형성되고, 상기 제 3 층간 절연막 상에는 제 2 에치스토퍼막이 형성되며, 상기 제 2 에치스토퍼막 상에는 상부전극 형성부가 제 1 비어 홀과 연결되도록 오픈된 구조의 제 4 층간 절연막이 형성되고, 상기 제 1 비어 홀 내부와 상기 제 4 층간 절연막 내의 오픈 영역에는 Cu(또는 Au) 재질의 상부전극(118b)이 형성되도록 이루어져, 커패시터가 전체적으로 MIM 구조를 가지도록 구성되어 있음을 알 수 있다.
이때, 상기 커패시터는 도 3에는 도시되어 있지 않으나 제 2 층간 절연막(106)과 제 3 층간 절연막(110) 사이, 그리고 상부전극(118b) 위에 각각 SiON 재질의 캡핑막이 더 형성되어 있는 구조를 가질 수도 있고, 상부전극(118b)과 유전막(116) 사이에 장벽 금속막이 더 형성되어 있는 구조를 가질 수도 있다.
따라서, 상기 구조의 커패시터는 도 4a 내지 도 4e에 제시된 공정수순도에서 알 수 있듯이 다음의 제 5 단계를 거쳐 제조된다. 이 경우, 상·하부전극이 각각 Cu 재질의 도전성막으로 이루어져 있으므로 상기 전극들은 모두 구리 다마신 공정에 의해 제조된다.
제 1 단계로서, 도 4a에 도시된 바와 같이 트랜지스터와 같은 하부구조가 형성되어 있는 기판(100) 상에 제 1 층간 절연막(102)을 형성하고, 그 위에 제 1 에치스토퍼막(104)과 제 2 층간 절연막(106)을 순차적으로 형성한다. 이때, 제 1 에치스토퍼막(104)은 SiN막이나 SiON막 재질로 형성된다. 이어, 배선 형성부와 커패시터 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 제 1 에치스토퍼막(104)의 표면이 노출될 때까지 제 2 층간 절연막(106)을 선택식각한 다음, 배선 라인 형성부의 기판(100) 표면이 소정 부분 노출되도록 제 1 에치스토퍼막(104)과 제 1 층간 절연막(102)을 순차적으로 선택식각하여 콘택 홀(h1)을 형성한다.
제 2 단계로서, 도 4b에 도시된 바와 같이 상기 콘택 홀(h1)이 충분히 채워지도록 상기 결과물 전면에 Cu 재질의 제 1 도전성막을 형성하고, 제 2 층간 절연막(106)의 표면이 노출될 때까지 이를 CMP 처리하여 Cu 재질의 제 1 배선 라인(108a)과 하부전극(108b)을 동시에 형성한다. 이때, 제 1 도전성막으로는 Cu외에 Au도 적용 가능하다.
제 3 단계로서, 도 4c에 도시된 바와 같이 제 1 배선 라인(108a)과 하부전극(108b)을 포함한 제 2 층간 절연막(106) 상에 제 3 층간 절연막(110)을 형성하고, 그 위에 제 2 에치스토퍼막(112)과 제 4 층간 절연막(114)을 순차적으로 형성한 다음, 배선 라인 형성부와 커패시터 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 제 2 에치스토퍼막(112)의 표면이 노출될 때까지 제 4 층간 절연막(114)을 선택식각한다. 이 경우 역시, 제 2 에치스토퍼막(112)은 SiN이나 SiON 재질로 형성된다.
제 4 단계로서, 도 4d에 도시된 바와 같이 하부전극(108b)의 표면이 소정 부분 노출되도록 제 2 에치스토퍼막(112)과 제 3 층간 절연막(110)을 순차적으로 선택식각하여 제 1 비어 홀(h2)을 형성하고, CVD(chemical vapour deposition)법을 이용하여 상기 결과물 전면에 유전막(116)을 형성한 다음, 제 1 배선 라인(108a)의 표면이 소정 부분 노출되도록 유전막(116)과 제 2 에치스토퍼막(112) 및 제 3 층간 절연막(110)을 순차적으로 선택식각하여 제 2 비어 홀(h3)을 형성한다. 유전막(116)으로는 주로, P-TEOS(Plasma Tera Ethyl Ortho Silicate), PEOX(Plasma Enhanced Oxide), PESiN(Plasma Enhanced nitride), SiON, HDP(High Density Plasma), Ta2O5, SOG(Spin On Glass), O3-TEOS, BST(Ba,Sr)TiO3)의 단층 구조나 이들이 조합된 적층막 구조가 사용된다.
제 5 단계로서, 도 4e에 도시된 바와 같이 제 1 및 제 2 비어 홀(h2),(h3)이 충분히 채워지도록 상기 결과물 전면에 Cu 재질의 제 2 도전성막을 형성하고, 유전막(116)의 표면이 노출될 때까지 이를 CMP 처리하여 Cu 재질의 제 2 배선 라인(118a)과 상부전극(118b)을 동시에 형성하므로써, 본 공정 진행을 완료한다. 이때, 제 2 배선 라인(118a) 은 제 1 배선 라인(108a)과 상·하부에서 직접 연결되도록 형성되며, 제 2 도전성막으로는 Cu외에 Au도 적용 가능하다.
상기 실시예의 경우, 제 1 배선 라인(108a)과 하부전극(108b)을 동시에 형성한 후 그리고 제 2 배선 라인(118a)과 상부전극(118b)을 동시에 형성한 후에 각각 그 전면에 캡핑막(미 도시) 형성이 더 이루어지도록 공정을 진행할 수도 있는데,
이는 상·하부전극(118b),(108b)을 이루는 도전성막이 식각 과정에서 오염되는 것을 방지하고, 비어 홀 형성시 미스얼라인(misalign)이 발생되더라도 비어 홀이 기이한 형상으로 만들어지는 것을 막기 위함이다. 이때, 사용되는 캡핑막으로는 SiON을 들 수 있으며, 이와 같이 상·하부전극(118b),(108b) 상에 별도의 캡핑막 형성이 더 이루어지도록 공정이 진행될 경우에는 제 1 및 제 2 비어 홀(h2),(h3)을 형성하기 위한 식각 공정 진행시 상기 캡핑막도 함께 제거되도록 공정을 실시해 주어야 한다. 그리고, 콘택 홀(h1) 형성후와 제 2 비어 홀(h3) 형성후에는 각각 장벽 금속막(미 도시)을 형성하는 공정이 더 포함되도록 공정을 진행하여도 무방하며, 이때 사용되는 장벽 금속막으로는 Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N의 단층 구조나 이들이 조합된 적층막 구조를 들 수 있다.
한편, 제 1 실시예의 일 변형 예로서, 상기 커패시터 제조방법은 다마신 공정을 이용하여 상·하부전극을 형성하되, 하부전극 형성전에 일반 프로세스(예컨대, 도전성막 증착 및 CMP 처리)를 이용하여 도전성 플러그를 기 형성해 주어 제 1 배선 라인이 도전성 플러그에 연결되는 구조를 가지도록 공정을 진행할 수도 있는데, 도 5a 내지 도 5e에는 이와 관련된 공정수순도가 제시되어 있다. 상기 공정수순도를 참조하여 그 제조방법을 5 단계로 구분하여 살펴보면 다음과 같다. 여기서는 편의상, 제 1 실시예와 동일하게 진행되는 부분은 간략하게만 언급하고 이와 차별화되는 부분을 중심으로 살펴본다.
제 1 단계로서, 도 5a에 도시된 바와 같이 트랜지스터와 같은 하부구조가 형
성되어 있는 기판(100) 상에 제 1 층간 절연막(102)을 형성하고, 배선 라인 형성부의 기판(100) 표면이 소정 부분 노출되도록 이를 선택식각하여 콘택 홀(h1)을 형성한 다음, 콘택 홀(h)을 포함한 제 1 층간 절연막(102) 상에 W 재질의 도전성막을 형성하고 이를 CMP처리하여 도전성 플러그(103)를 형성한다.
제 2 단계로서, 도 5b에 도시된 바와 같이 도전성 플러그(103)를 포함한 제 1 층간 절연막(102) 상에 SiN이나 SiON 재질의 제 1 에치스토퍼막(104)과 제 2 층간 절연막(106)을 순차적으로 형성하고, 배선 형성부와 커패시터 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 제 1 에치스토퍼막(104)의 표면이 노출될 때까지 제 2 층간 절연막(106)을 선택식각한다. 이어, 도전성 플러그(103)를 노출시키기 위하여 제 1 에치스토퍼막(104)의 표면 노출부를 제거하고, 상기 결과물 전면에 Cu 재질의 제 1 도전성막을 형성한 다음, 제 2 층간 절연막(106)의 표면이 노출될 때까지 이를 CMP 처리하여 Cu 재질의 제 1 배선 라인(108a)과 하부전극(108b)을 동시에 형성한다. 이때, 제 1 배선 라인(108a)은 도전성 플러그(103)와 전기적으로 연결되도록 형성되며, 제 1 도전성막으로는 Au도 적용 가능하다.
제 3 단계로서, 도 5c에 도시된 바와 같이 제 1 배선 라인(108a)과 하부전극(108b)을 포함한 제 2 층간 절연막(106) 상에 제 3 층간 절연막(110)과 제 2 에치스토퍼막(112) 및 제 4 층간 절연막(114)을 순차적으로 형성한 다음, 배선 라인 형성부와 커패시터 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 제 2 에치스토퍼막(112)의 표면이 노출될 때까지 제 4 층간 절연막(114)을 선택식각한다. 이때, 제 2 에치스토퍼막(112)은 SiN이나 SiON 재질로 형성된다.
제 4 단계로서, 도 5d에 도시된 바와 같이 하부전극(108b)의 표면이 소정 부분 노출되도록 제 2 에치스토퍼막(112)과 제 3 층간 절연막(110)을 순차적으로 선택식각하여 제 1 비어 홀(h2)을 형성하고, 상기 결과물 전면에 유전막(116)을 형성한 다음, 제 1 배선 라인(108a)의 표면이 소정 부분 노출되도록 유전막(116)과 제 2 에치스토퍼막(112) 및 제 3 층간 절연막(110)을 순차적으로 선택식각하여 제 2 비어 홀(h3)을 형성한다. 유전막(116)은 제 1 실시예와 동일한 종류의 것이 사용되므로 여기서는 구체적인 언급을 피한다.
제 5 단계로서, 도 5e에 도시된 바와 같이 상기 결과물 전면에 Cu 재질의 제 2 도전성막을 형성하고, 유전막(116)의 표면이 노출될 때까지 이를 CMP 처리하여 Cu 재질의 제 2 배선 라인(118a)과 상부전극(118b)을 동시에 형성하므로써, 본 공정 진행을 완료한다. 이때, 제 2 도전성막으로는 Cu외에 Au도 적용 가능하다.
이 경우 역시, 제 1 배선 라인(108a)과 하부전극(108b)을 동시에 형성한 후 그리고 제 2 배선 라인(118a)과 상부전극(118b)을 동시에 형성한 후에 각각 그 전면에 캡핑막(미 도시) 형성이 더 이루어지도록 공정을 진행할 수 있으며, 콘택 홀(h1) 형성후와 제 2 비어 홀(h3) 형성후에는 각각 장벽 금속막(미 도시)을 형성하는 단계가 더 포함되도록 공정을 진행하여도 무방하다. 단, 상기와 같이 공정을 진행할 경우에는 제 1 및 제 2 비어 홀(h2),(h3)을 형성하기 위한 식각 공정 진행시 캡핑막도 함께 식각되도록 공정을 실시해 주어야 한다.
다음으로, 도 6과 도 7a 내지 도 7d를 참조하여 본 발명의 제 2 실시예에 대하여 살펴본다. 여기서는 일 예로서, 제 1 배선 라인과 제 2 배선 라인 사이에 MIM
구조의 커패시터가 형성되어 있는 경우에 대하여 언급하였으나, 이 경우 역시 상기 커패시터는 제 2 및 제 3 배선 라인 사이 혹은 제 3 및 제 4 배선 라인 사이 등 임의의 배선 라인 사이 어느 곳에서나 형성 가능하다.
도 6을 참조하면, 본 발명의 제 2 실시예에서 제안된 로직이나 아날로그 회로의 커패시터는 크게, 트랜지스터와 같은 하부구조가 형성되어 있는 기판(200) 상에는 제 1 층간 절연막(202)이 형성되고, 상기 제 1 층간 절연막(202) 상에는 Al 재질의 하부전극(206b)이 형성되며, 상기 하부전극(206b)을 포함한 제 1 층간 절연막(202) 상에는 상기 하부전극(206b)의 표면이 소정 부분 노출되도록 제 1 비어 홀이 구비된 제 2 층간 절연막(208)이 형성되고, 상기 제 2 층간 절연막(208) 상에는 에치스토퍼막(210)이 형성되며, 상기 에치스토퍼막(210) 상에는 상부전극 형성부가 제 1 비어 홀과 연결되도록 오픈된 구조의 제 3 층간 절연막(212)이 형성되고, 상기 제 1 비어 홀의 내부와 제 3 층간 절연막(212) 내의 오픈 영역에는 Cu 재질의 상부전극(216b)이 형성되도록 이루어져, 커패시터가 전체적으로 MIM 구조를 가지도록 구성되어 있음을 알 수 있다.
이때, 상기 커패시터는 도 6에는 도시되어 있지 않으나 하부전극(206b) 위와 상부전극(216b) 위에 각각 캡핑막(미 도시)이 더 형성되어 있는 구조를 가질 수도 있다. Al 재질의 하부전극(206b) 위에 형성되는 캡핑막으로는 Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N의 단층 구조나 이들이 조합된 적층막 구조를 들 수 있고, Cu 재질의 상부전극(216b) 위에 형성되는 캡핑막으로는 SiON막을 들 수 있다.
따라서, 상기 구조의 커패시터는 도 7a 내지 도 7d에 제시된 공정수순도에서 알 수 있듯이 다음의 제 4 단계를 거쳐 제조된다. 이 경우, 하부전극은 Al 재질의 도전성막으로 이루어지고 상부전극은 Cu 재질의 도전성막으로 이루어져 있으므로, 상부전극만이 구리 다마신 공정에 의해 제조된다.
제 1 단계로서, 도 7a에 도시된 바와 같이 트랜지스터와 같은 하부구조가 형성되어 있는 기판(200) 상에 제 1 층간 절연막(202)을 형성하고, 배선 라인 형성부의 기판(200) 표면이 소정 부분 노출되도록 이를 선택식각하여 콘택 홀(h1)을 형성한 다음, W 재질의 도전성막 증착 및 CMP 공정(또는 에치백 공정)을 실시하여 콘택 홀(h1) 내에 도전성 플러그(204)를 형성한다. 이어, 도전성 플러그(204)를 포함한 제 1 층간 절연막(202) 상에 Al 재질의 제 1 도전성막(206)을 형성한 뒤, 커패시터 형성부와 배선 라인 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 제 1 도전성막을 식각하여 Al 재질의 제 1 배선 라인(206a)과 하부전극(206b)을 동시에 형성한다. 이때, 상기 제 1 배선 라인(206a)은 도전성 플러그(204)와 전기적으로 연결되도록 형성된다.
이 경우, 도시되지는 않았으나 기판(200)과 도전성 플러그(204) 간의 접촉 저항을 낮추어 주기 위하여 콘택 홀(h1) 형성후 상기 결과물 상에 장벽 금속막(미 도시)을 형성하는 단계가 더 포함되도록 공정을 진행할 수도 있다. 단, 이때는 도전성 플러그(204)를 형성하기 위한 CMP 과정에서 제 1 층간 절연막(202) 상의 장벽 금속막도 함께 제거되도록 공정을 진행해 주어야 한다.
그리고, 제 1 배선 라인(206a)과 하부전극(206b) 형성시에는 막질 패터닝 특
성을 향상시킬 목적으로 Al 재질의 제 1 도전성막 상에 캡핑막을 더 형성해 준 상태에서 커패시터 형성부와 배선 라인 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 이들을 식각해 주는 방식으로 공정을 진행할 수도 있다. 상기 캡핑막으로는 Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N의 단층 구조나 이들이 조합된 적층막 구조가 사용된다.
제 2 단계로서, 도 7b에 도시된 바와 같이 제 1 배선 라인(206a)과 하부전극(206b)을 포함한 제 1 층간 절연막(202) 상에 제 2 층간 절연막(208)을 형성하고, 그 위에 SiN막이나 SiON막 재질의 에치스토퍼막(210)과 제 3 층간 절연막(212)을 순차적으로 형성한 다음, 배선 형성부와 커패시터 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 에치스토퍼막(210)의 표면이 노출될 때까지 제 3 층간 절연막(212)을 선택식각한다.
제 3 단계로서, 도 7c에 도시된 바와 같이 하부전극(206b)의 표면이 소정 부분 노출되도록 에치스토퍼막(210)과 제 2 층간 절연막(208)을 순차 식각하여 제 1 비어 홀(h2)을 형성하고, 상기 결과물 전면에 유전막(214)을 형성한 다음, 제 1 배선 라인(206a)의 표면이 소정 부분 노출되도록 유전막(214)과 에치스토퍼막(210) 및 제 2 층간 절연막(208)을 순차 식각하여 제 2 비어 홀(h3)을 형성한다. 유전막(214)은 제 1 실시예에서 제시된 것과 동일 재질의 것이 사용되므로 여기서는 언급을 피한다.
제 4 단계로서, 도 7d에 도시된 바와 같이 상기 결과물 전면에 Cu 재질의 제 1 도전성막을 형성하고, 유전막(214)의 표면이 노출될 때까지 이를 CMP 처리하여
Cu 재질의 제 2 배선 라인(216a)과 상부전극(216b)을 동시에 형성하므로써, 본 공정 진행을 완료한다. 이때, 제 2 배선 라인(216a) 은 제 1 배선 라인(206a)과 상·하부에서 직접 연결되도록 형성된다.
상기 실시예의 경우, 제 2 배선 라인(216a)과 상부전극(216b)을 동시에 형성한 후에 그 전면에 캡핑막(미 도시) 형성이 더 이루어지도록 공정을 진행할 수도 있는데, 이때 사용되는 캡핑막으로는 SiON막을 들 수 있다.
마지막으로 도 8과 도 9a 내지 도 9d를 참조하여 본 발명의 제 3 실시예에 대하여 살펴본다. 이 경우 역시 이해를 돕기 위하여 제 1 배선 라인과 제 2 배선 라인 사이에 MIM 구조의 커패시터가 형성되어 있는 경우에 대하여 언급하였으나, 상기 구조의 커패시터는 임의의 배선 라인 사이 어느 곳에서나 형성 가능하다.
도 8을 참조하면, 본 발명의 제 3 실시예에서 제안된 로직이나 아날로그 회로의 커패시터는 크게, 트랜지스터와 같은 하부구조가 형성되어 있는 기판(300) 상에는 제 1 층간 절연막(302)이 형성되고, 상기 제 1 층간 절연막(302) 상에는 에치스토퍼막(304)이 형성되며, 상기 에치스토퍼막(304) 상에는 하부전극 형성부의 에치스토퍼막(304)의 표면이 노출되도록 제 2 층간 절연막(306)이 형성되고, 상기 제 2 층간 절연막(306) 내의 표면이 노출된 상기 에치스토퍼막(304) 상에는 Cu 재질의 하부전극(308b)이 형성되며, 상기 하부전극(308b)을 포함한 제 2 층간 절연막(306) 상에는 하부전극(308b)의 표면이 소정 부분 노출되도록 제 1 비어 홀이 구비된 제 3 층간 절연막(310)이 형성되고, 상기 결과물 전면에는 얇은 두께의 유전막(312)이 형성되며, 상기 제 1 비어 홀을 포함한 포함한 유전막(312) 상의 소정 부분에는 '
도전성 플러그(314b)/도전성막 패턴(316b)' 형태의 상부전극이 형성되도록 이루어져, 커패시터가 전체적으로 MIM 구조를 가지도록 구성되어 있음을 알 수 있다. 이 경우, 상부전극을 이루는 도전성막 패턴(316b)은 Al 재질로 구성된다.
이때, 상기 커패시터는 도 8에는 도시되어 있지 않으나 제 2 층간 절연막(306)과 제 3 층간 절연막(310) 사이, 그리고 상부전극을 이루는 도전성막 패턴(316b) 위에 각각 캡핑막이 더 형성되어 있는 구조를 가질 수도 있고, 상부전극과 유전막(312) 사이에 장벽 금속막이 더 형성되어 있는 구조를 가질 수도 있다. 단, 도전성막 패턴(316b) 위에는 Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N의 단층 구조나 이들이 조합된 적층막 구조의 캡핑막이 형성되고, 제 2 층간 절연막(310)과 제 3 층간 절연막(310) 사이에는 SiON막 재질의 캡핑막이 형성된다.
따라서, 상기 구조의 커패시터는 도 9a 내지 도 9d에 제시된 공정수순도에서 알 수 있듯이 다음의 제 4 단계를 거쳐 제조된다. 이 경우, 하부전극은 Cu 재질의 도전성막으로 이루어지고, 상부전극은 '도전성 플러그/Al 재질의 도전성막 패턴' 형태를 가지므로, 하부전극만이 구리 다마신 공정에 의해 제조된다.
제 1 단계로서, 도 9a에 도시된 바와 같이 트랜지스터와 같은 하부구조가 형성되어 있는 기판(300) 상에 제 1 층간 절연막(302)을 형성하고, 그 위에 SiN막이나 SiON막 재질의 에치스토퍼막(104)과 제 2 층간 절연막(306)을 순차적으로 형성한다. 이어, 배선 형성부와 커패시터 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 에치스토퍼막(304)의 표면이 노출될 때까지 제 2 층간
절연막(306)을 선택식각하고, 배선 라인 형성부의 기판(300) 표면이 소정 부분 노출되도록 에치스토퍼막(304)과 제 1 층간 절연막(302)을 순차 식각하여 콘택 홀(h1)을 형성한다.
제 2 단계로서, 도 9b에 도시된 바와 같이 상기 결과물 전면에 Cu 재질의 제 1 도전성막을 형성하고, 제 2 층간 절연막(306)의 표면이 노출될 때까지 이를 CMP 처리하여 Cu 재질의 제 1 배선 라인(308a)과 하부전극(308b)을 동시에 형성한다.
이때, 도시되지는 않았으나 콘택 홀(h1) 형성후 상기 결과물 전면에 장벽 금속막을 형성하는 단계가 더 포함되도록 공정을 진행할 수도 있다. 단, 이 경우에는 제 1 도전성막을 CMP하는 과정에서 제 2 층간 절연막(306) 상의 장벽 금속막도 함께 제거되도록 공정을 진행해 주어야 한다. 상기 장벽 금속막은 제 1 실시예에서 제시된 것과 동일 재질의 것이 사용된다.
제 3 단계로서, 도 9c에 도시된 바와 같이 제 1 배선 라인(308a)과 하부전극(308b)을 포함한 제 2 층간 절연막(306) 상에 제 3 층간 절연막(310)을 형성하고, 하부전극(308b)의 표면이 소정 부분 노출되도록 이를 선택식각하여 제 1 비어 홀(h2)을 형성한 다음, 상기 결과물 전면에 유전막(312)을 형성한다. 유전막(312)은 제 1 실시예에서 제시된 것과 동일한 재질의 것이 사용된다. 이어, 제 1 배선 라인(308a)의 표면이 소정 부분 노출되도록 유전막(312)과 제 3 층간 절연막(310)을 순차 식각하여 제 2 비어 홀(h3)을 형성한다.
이 경우, 제 3 층간 절연막(310)을 형성하기 전에 상기 결과물 전면에 SiON막 재질의 캡핑막을 더 형성해 주는 방식으로 공정을 진행할 수도 있는데, 이 경우
에는 제 1 및 제 2 비어 홀(h2),(h3) 형성시 제 1 배선 라인(308a)과 하부전극(308b) 위의 캡핑막도 함께 제거되도록 식각 공정을 진행해 주어야 한다.
제 4 단계로서, 도 9d에 도시된 바와 같이 W 재질의 도전성막 증착 및 CMP 공정(또는 에치백 공정)을 적용하여 제 1 및 제 2 비어 홀(h2),(h3) 내에 각각 도전성 플러그(314a),(314b)를 형성하고, 그 전면에 Al 재질의 제 2 도전성막을 형성한 다음, 배선 라인 형성부와 커패시터 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 제 2 도전성막을 소정 부분 선택식각하여 Al 재질의 제 2 배선 라인(316a)과 '도전성 플러그(314b)/제 2 도전성막 패턴(316b)' 형태의 상부전극을 동시에 형성하므로써, 본 공정 진행을 완료한다. 이때, 상기 제 2 배선 라인(316a)은 도전성 플러그(314a)를 매개체로하여 제 1 배선 라인(308a)과 전기적으로 연결되도록 형성된다.
이 경우 역시, 제 2 비어 홀(h3) 형성후에 상기 결과물 전면에 장벽 금속막을 형성하는 단계가 더 포함되도록 공정을 진행할 수도 있고, 제 2 도전성막 형성후에 캡핑막을 형성하는 단계가 더 포함되도록 공정을 진행할 수도 있다. 전자와 같이 장벽 금속막을 형성 단계가 더 포함되도록 공정이 진행되었을 경우에는 제 2 도전성막 식각시 상기 장벽 금속막도 함께 식각이 이루어지도록 공정을 진행해 주어야 하고, 후자와 같이 캡핑막 형성이 더 이루어지도록 공정이 진행되었을 경우에는 커패시터 형성부와 배선 라인 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용한 식각 공정 진행시 상기 캡핑막과 제 2 도전성막이 함께 식각되도록 공정을 진행해 주어야 한다. 제 2 도전성막 상에 형성되는 캡핑막으로는 Ti, Ta, W,
Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N의 단층 구조나 이들이 조합된 적층막 구조를 들 수 있다.
이와 같이, 구리 다마신 공정을 이용하여 반도체 집적회로(예컨대, 로직 회로나 아날로그 회로)의 커패시터를 MIM 구조로 제조할 경우, PIP 구조를 가지도록 커패시터를 제조한 경우에 비해 VCC는 1/5 ~ 1/6T1(T1은 PIP 구조의 커패시터에서 측정된 종래의 VCC 값을 나타낸다) 이하의 수준으로까지 낮출 수 있게 되고, TCC는 1/2T2(T2는 PIP 구조의 커패시터에서 측정된 종래의 TCC 값을 나타낸다) 이하의 수준으로까지 낮출 수 있게 되므로, 전압이나 온도 변화에 따른 커패시턴스의 변화를 최소화할 수 있게 되어 비트 레졸루션을 증가시킬 수 있게 될 뿐 아니라 커패시터의 산포 특성과 커패시터의 어레이 매칭 특성을 개선할 수 있게 된다. 또한, 고주파 영역에서 PIP형 커패시터의 하부전극 및 상부전극이 높은 저항값을 가짐으로 인해 야기되는 아날로그 회로의 불량도 억제할 수 있게 된다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상내에서 당 분야의 통상의 지식으로 그 변형이나 개량이 가능함은 물론이다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 구리 다마신 공정을 적용하여 로직 회로나 아날로그 회로의 커패시터를 PIP 구조가 아닌 MIM 구조로 형성해 주므로써 VCC와 TCC의 값을 기존의 경우보다 현격하게 감소시킬 수 있게 되므로, 1) 전
압이나 온도 변화에 따라 커패시턴스가 큰 폭으로 변화되는 것을 막을 수 있게 되어 비트 레졸루션을 증가시킬 수 있을 뿐 아니라 커패시턴스의 산포 특성과 커패시터의 어레이 매칭 특성을 개선할 수 있게 되고, 2) 고주파 영역에서 커패시터의 특성 저하에 기인하여 발생되는 아날로그 회로의 오동작 발생을 억제할 수 있게 된다.
Claims (38)
- 제 1 층간 절연막이 구비된 기판 상에 제 1 에치스토퍼막과 제 2 층간 절연막을 순차적으로 형성하는 단계와;배선 라인 형성부와 커패시터 형성부의 상기 제 1 에치스토퍼막 표면이 노출되도록 상기 제 2 층간 절연막을 선택식각하는 단계와;상기 결과물 상에 제 1 도전성막을 형성하고, 상기 제 2 층간 절연막의 표면이 노출될 때까지 이를 CMP 처리하여 제 1 배선 라인과 하부전극을 형성하는 단계와;상기 제 1 배선 라인과 상기 하부전극을 포함한 상기 제 2 층간 절연막 상에 제 3 층간 절연막을 형성하고, 그 위에 제 2 에치스토퍼막과 제 4 층간 절연막을 순차적으로 형성하는 단계와;배선 라인 형성부와 커패시터 형성부의 상기 제 2 에치스토퍼막 표면이 노출되도록 상기 제 4 층간 절연막을 선택식각하는 단계와;상기 하부전극의 표면이 소정 부분 노출되도록 상기 제 2 에치스토퍼막과 상기 제 3 층간 절연막을 선택식각하여 제 1 비어 홀을 형성하는 단계와;상기 제 1 비어 홀과 상기 제 2 에치스토퍼막을 포함한 상기 제 4 층간 절연막 상에 유전막을 형성하는 단계와;상기 제 1 배선 라인의 표면이 소정 부분 노출되도록 상기 유전막과 상기 제 2 에치 스토퍼막 및 상기 제 3 층간 절연막을 선택식각하여 제 2 비어 홀을 형성하 는 단계; 및상기 결과물 상에 Cu 재질의 제 2 도전성막을 형성하고, 상기 유전막의 표면이 노출될 때까지 이를 CMP 처리하여 상기 제 1 배선 라인과 연결되는 제 2 배선 라인과 상부전극을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 1항에 있어서, 상기 기판은 트랜지스터와 같은 하부구조가 형성되어 있는 기판이나 임의의 배선 라인이 형성되어 있는 기판이 사용되는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 1항에 있어서, 상기 제 1 에치스토퍼막 표면이 노출되도록 상기 제 2 층간 절연막을 선택식각하는 단계 이후에배선 라인 형성부의 상기 기판 표면이 소정 부분 노출되도록 상기 제 1 에치스토퍼막과 상기 제 1 층간 절연막을 순차 식각하여 콘택 홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 1항에 있어서, 상기 제 1 층간 절연막 형성 후에배선 라인 형성부의 상기 기판 표면이 소정 부분 노출되도록 상기 제 1 층간 절연막을 선택식각하여 콘택 홀을 형성하는 단계와;상기 콘택 홀 내부에 도전성 플러그를 형성하는 단계를 더 포함하는 것을 특 징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 4항에 있어서, 상기 제 1 층간 절연막 내에 도전성 플러그가 더 형성된 경우, 상기 배선 라인 형성부와 커패시터 형성부의 상기 제 1 에치스토퍼막 표면이 노출되도록 상기 제 2 층간 절연막을 선택식각하는 단계 이후에 상기 제 1 에치스토퍼막의 표면 노출부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 1항에 있어서, 상기 제 1 배선 라인과 상기 하부전극을 동시에 형성하는 단계 이후에상기 결과물 전면에 캡핑막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 1항에 있어서, 상기 제 2 배선 라인과 상기 상부전극을 동시에 형성하는 단계 이후에상기 결과물 전면에 캡핑막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 6항 또는 제 7항중 선택된 어느 한 항에 있어서, 상기 캡핑막은 SiON막으로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 3항 또는 제 4항에 있어서, 상기 콘택 홀 형성 후에상기 결과물 전면에 장벽 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 1항에 있어서, 상기 제 2 비어 홀 형성후에상기 결과물 전면에 장벽 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 10항에 있어서, 상기 장벽 금속막은 Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N의 단층 구조나 이들이 조합된 적층막 구조로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 1항에 있어서, 상기 유전막은 P-TEOS(Plasma Tera Ethyl Ortho Silicate), PEOX(Plasma Enhanced Oxide), PESiN(Plasma Enhanced nitride), SiON, HDP(High Density Plasma), Ta2O5, SOG(Spin On Glass), O3-TEOS, BST(Ba,Sr)TiO3)의 단층 구조나 이들이 조합된 적층막 구조로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 1항에 있어서, 상기 제 1 및 제 2 에치스토퍼막은 SiN이나 SiON으로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 1항에 있어서, 상기 제 1 및 제 2 도전성막은 Cu나 Au로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 기판 상에 도전성 플러그가 구비된 제 1 층간 절연막을 형성하는 단계와;상기 도전성 플러그를 포함한 상기 제 1 층간 절연막 상에 Al 재질의 제 1 도전성막을 형성하고, 이를 소정 부분 선택식각하여 상기 도전성 플러그와 연결되는 제 1 배선 라인과 하부전극을 형성하는 단계와;상기 제 1 배선 라인과 상기 하부전극을 포함한 상기 제 1 층간 절연막 상에 제 2 층간 절연막과 에치스토퍼막 및 제 3 층간 절연막을 순차적으로 형성하는 단계와;배선 라인 형성부와 커패시터 형성부의 상기 에치스토퍼막 표면이 노출되도록 상기 제 3 층간 절연막을 선택식각하는 단계와;상기 하부전극의 표면이 소정 부분 노출되도록, 상기 에치스토퍼막과 상기 제 2 층간 절연막을 선택식각하여 제 1 비어 홀을 형성하는 단계와;상기 제 1 비어 홀과 상기 제 2 에치스토퍼막을 포함한 상기 제 2 층간 절연막 상에 유전막을 형성하는 단계와;상기 제 1 배선 라인의 표면이 소정 부분 노출되도록 상기 유전막과 상기 에 치스토퍼막 및 상기 제 2 층간 절연막을 선택식각하여 제 2 비어 홀을 형성하는 단계와;상기 결과물 상에 Cu 재질의 제 2 도전성막을 형성하고, 상기 유전막의 표면이 노출될 때까지 이를 CMP 처리하여 상기 제 1 배선 라인과 연결되는 제 2 배선 라인과 상부전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 15항에 있어서, 상기 기판은 트랜지스터와 같은 하부구조가 형성되어 있는 기판이나 임의의 배선 라인이 형성되어 있는 기판이 사용되는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 15항에 있어서, 상기 제 1 도전성막 형성후에상기 결과물 전면에 캡핑막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 17항에 있어서, 상기 캡핑막은 Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N의 단층 구조나 이들이 조합된 적층막 구조로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 15항에 있어서, 상기 제 1 도전성막 상에 캡핑막이 더 형성된 경우 상기 제 1 도전성막 식각시 상기 캡핑막도 함께 식각하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 15항에 있어서, 상기 제 2 배선 라인과 상기 상부전극을 동시에 형성하는 단계 이후에상기 결과물 전면에 캡핑막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 20항에 있어서, 상기 캡핑막은 SiON막으로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 15항에 있어서, 상기 제 2 비어 홀을 형성하는 단계 이후에상기 결과물 전면에 장벽 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 22항에 있어서, 상기 장벽 금속막은 Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N의 단층 구조나 이들이 조합된 적층막 구조로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 15항에 있어서, 상기 유전막은 P-TEOS(Plasma Tera Ethyl Ortho Silicate), PEOX(Plasma Enhanced Oxide), PESiN(Plasma Enhanced nitride), SiON, HDP(High Density Plasma), Ta2O5, SOG(Spin On Glass), O3-TEOS, BST(Ba,Sr)TiO3)의 단층 구조나 이들이 조합된 적층막 구조로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 15항에 있어서, 상기 에치스토퍼막은 SiN이나 SiON으로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 기판 상에 제 1 층간 절연막과 에치스토퍼막 및 제 2 층간 절연막을 순차적으로 형성하는 단계와;배선 라인 형성부와 커패시터 형성부의 상기 제 1 에치스토퍼막 표면이 노출되도록 상기 제 2 층간 절연막을 선택식각하는 단계과;배선 라인 형성부의 상기 기판 표면이 소정 부분 노출되도록 상기 에치스토퍼막과 상기 제 1 층간 절연막을 선택식각하여 콘택 홀을 형성하는 단계와;상기 결과물 상에 Cu 재질의 제 1 도전성막을 형성하고, 상기 제 2 층간 절연막의 표면이 노출될 때까지 이를 CMP 처리하여 제 1 배선 라인과 하부전극을 형성하는 단계와;상기 제 1 배선 라인과 상기 하부전극을 포함한 상기 제 2 층간 절연막 상에 제 3 층간 절연막을 형성하는 단계와;상기 하부전극의 표면이 소정 부분 노출되도록 상기 제 3 층간 절연막을 선택식각하여 제 1 비어 홀을 형성하는 단계와;상기 제 1 비어 홀을 포함한 상기 제 3 층간 절연막 상에 유전막을 형성하는 단계와;상기 제 1 배선 라인의 표면이 소정 부분 노출되도록 상기 유전막과 상기 제 3 층간 절연막을 선택식각하여 제 2 비어 홀을 형성하는 단계와;상기 제 1 비어 홀과 상기 제 2 비어 홀 내부에 도전성 플러그를 형성하는 단계와;상기 도전성 플러그를 포함한 상기 유전막 상에 Al 재질의 제 2 도전성막을 형성하고, 이를 소정 부분 선택식각하여 상기 제 2 비어 홀 내의 상기 도전성 플러그와 연결되는 제 2 배선 라인과 '도전성 플러그/제 2 도전성막 패턴' 적층 구조의 상부전극을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 26항에 있어서, 상기 기판은 트랜지스터와 같은 하부구조가 형성되어 있는 기판이나 임의의 배선 라인이 형성되어 있는 기판이 사용되는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법
- 제 26항에 있어서, 상기 콘택 홀을 형성하는 단계 후에상기 결과물 전면에 장벽 금속막을 형성하는 단계를 더 포함하는 것을 특징 으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 26항에 있어서, 상기 제 2 비어 홀을 형성하는 단계 후에상기 결과물 전면에 장벽 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 29항에 있어서, 상기 제 2 비어 홀 형성이 완료된 상기 결과물 전면에 장벽 금속막이 더 형성된 경우 상기 제 2 도전성막 식각시 상기 장벽 금속막도 함께 식각하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 28항 또는 제 29항에 있어서, 상기 장벽 금속막은 Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N의 단층 구조나 이들이 조합된 적층막 구조로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 26항에 있어서, 상기 제 1 배선 라인과 상기 하부전극을 동시에 형성하는 단계 이후에상기 결과물 전면에 캡핑막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 32항에 있어서, 상기 캡핑막은 SiON막으로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 32항에 있어서, 상기 제 1 배선 라인과 상기 하부전극 상에 캡핑막 형성이 더 이루어진 경우 상기 제 2 비어 홀을 형성하기 위한 식각 공정 진행시 상기 캡핑막도 함께 식각하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 26항에 있어서, 상기 제 2 도전성막 형성 후에상기 결과물 전면에 캡핑막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 35항에 있어서, 상기 캡핑막은 Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N의 단층 구조나 이들이 조합된 적층막 구조로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 26항에 있어서, 상기 유전막은 P-TEOS(Plasma Tera Ethyl Ortho Silicate), PEOX(Plasma Enhanced Oxide), PESiN(Plasma Enhanced nitride), SiON, HDP(High Density Plasma), Ta2O5, SOG(Spin On Glass), O3-TEOS, BST(Ba,Sr)TiO3)의 단층 구조나 이들이 조합된 적층막 구조로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
- 제 26항에 있어서, 상기 에치스토퍼막은 SiN이나 SiON으로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
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