JP3590034B2 - 半導体容量素子及びその製造方法 - Google Patents

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Description

【発明の属する技術分野】
【０００１】
この発明は、半導体容量素子及びその製造方法に係り、詳しくは、半導体基板上の層間絶縁膜内に形成された埋め込み配線を電極として用いる半導体容量素子及びその製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩ（大規模集積回路）で代表される半導体装置は、スイッチング動作時に論理の反転に伴い電源電位の変動が生じるために、電源ノイズが発生する。このような電源ノイズは半導体装置の正常動作に影響を与え、誤動作の原因となる。したがって、電源ノイズを低減するために、半導体装置には一般にデカップリングキャパシタ（あるいはバイパスキャパシタ）として働く半導体容量素子（キャパシタ）が形成されて（組み込まれて）いる。
【０００３】
一方、最近のＬＳＩは集積度の向上につれて個々の素子の寸法は益々微細化されてきており、これに伴って各素子を構成する半導体領域の寸法も微細化されてきている。このような半導体領域に接続する配線を形成する場合、配線を半導体基板の平面方向に形成するだけでは高集積度に対応した高い配線密度が確保できないので、配線を半導体基板の厚さ方向に多層にわたって形成するようにした多層配線技術が採用されてきている。
【０００４】
また、上述のＬＳＩにおいては、配線の抵抗値が動作速度に大きな影響を与えるので、低い抵抗値の配線が望まれている。このような観点から、配線の材料として従来から広く用いられてきているＡｌ又はＡｌを主成分とするＡｌ系金属に代って、最近ではこれよりも抵抗値が小さいＣｕ又はＣｕを主成分とするＣｕ系金属が用いられる傾向にある。しかしながら、Ｃｕ系金属を用いて配線を形成する場合、Ｃｕ系化合物は蒸気圧が低いので、Ａｌ系金属のようにドライエッチング技術を利用して所望の形状にパターニングするのが困難となる。このためＣｕ系金属を用いて所望の形状の配線を形成する場合は、半導体基板上に形成した層間絶縁膜に配線溝を形成して、この配線溝内に埋め込み配線を形成するようにした、いわゆるダマシン（Ｄａｍａｓｃｅｎｅ）配線技術が採用されている。すなわち、ダマシン配線技術では、層間絶縁膜内の配線溝を含む全面にＣｕ系金属膜を形成した後、層間絶縁膜上の不要なＣｕ系金属膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により除去して、配線溝内のみに残した（埋め込んだ）Ｃｕ系金属膜を配線としている。また、特に多層配線に適した構造として、後述するような、ダマシン配線技術を発展させたデュアルダマシン（Ｄｕａｌ Ｄａｍａｓｃｅｎｅ）配線構造が採用されている。
【０００５】
すなわち、デュアルダマシン配線構造は、予め下層配線を形成した半導体基板上の層間絶縁膜上にビア（Ｖｉａ）層間絶縁膜及び上層層間絶縁膜を順次に形成した後、各層間絶縁膜にそれぞれビアホール及び上層配線溝を形成し、次に全面にＣｕ系金属膜を形成した後不要なＣｕ系金属膜をＣＭＰ法により除去して、上記ビアホール内及び上層配線溝内のみにそれぞれＣｕ系金属膜を残すようにしてビアプラグ及び上層配線を同時に形成するようにしたものである。このような構成により、下層配線と上層配線とがビアプラグを通じて接続されたデュアルダマシン配線構造が得られる。上述したように、デュアルダマシン配線構造は、ビアプラグ及び上層配線を同時に形成することにより、工程数が少なくなり、コストとＬＳＩの製造スピード（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ；ＴＡＴ）の観点で、前述のダマシン（シングルダマシン）より優れている。そして、配線層が多くなるほど大きなな効果が得られるようになる。
【０００６】
このようなダマシン配線技術あるいはデュアルダマシン配線技術を利用して、前述したようなデカップリングキャパシタとして働かせる半導体容量素子を半導体装置に組み込むことが一般的に行われている。例えば、特開２０００−２２８４９７号公報には、上述したデュアルダマシン配線技術を利用した半導体容量素子及びその製造方法が開示されている。同半導体容量素子１２０は、図１４に示すように、トランジスタのような下部構造が形成された基板１００上に第１層間絶縁膜１０２、第１エッチングストッパ膜（キャップ膜とも称する）膜１０４、第２層間絶縁膜１０６、第３層間絶縁膜１１０、第２エッチングストッパ膜１１２及び第４層間絶縁膜１１４が順次に形成され、第２層間絶縁膜１０６内に埋め込まれるように形成された下部電極１０８ｂと、第２エッチングストッパ膜１１２及び第３層間絶縁膜１１０に形成された第１ビアホールｈ２内に順次に埋め込まれるように形成された誘電体膜（容量絶縁膜）１１６及び上部電極１１８ｂとを有している。
【０００７】
次に、図１５及び図１６を参照して、同半導体容量素子の製造方法について工程順に説明する。
まず、図１５（ａ）に示すように、トランジスタのような下部構造が形成された基板１００上に第１層間絶縁膜１０２を形成し、その上に第１エッチングストッパ膜１０４及び第２層間絶縁膜１０６を順次に形成した後、感光性レジスト膜（図示せず）をマスクとして、多層配線形成部１０３及びキャパシタ形成部１０５の第２層間絶縁膜１０６をそれぞれ第１エッチングストッパ膜１０４の表面が露出されるまでエッチングする。次に、多層配線形成部１０３の第１エッチングストッパ膜１０４及び第１層間絶縁膜１０２を基板１００の表面が露出されるようにエッチングしてコンタクトホールｈ１を形成する。
【０００８】
次に、図１５（ｂ）に示すように、コンタクトホールｈ１を含む全面にＣｕ膜を形成した後、ＣＭＰ法により第２層間絶縁膜１０６が露出されるまでＣｕ膜を除去して、多層配線形成部１０３にＣｕ膜を埋め込むようにして第１配線ライン１０８ａを形成すると同時に、キャパシタ形成部１０５にＣｕ膜を埋め込むようにして下部電極１０８ｂを形成する。次に、図１５（ｃ）に示すように、全面に第３層間絶縁膜１１０、第２エッチングストッパ膜１１２及び第４層間絶縁膜１１４を順次に形成した後、感光性レジスト膜（図示せず）をマスクとして、多層配線形成部１０３及びキャパシタ形成部１０５の第４層間絶縁膜１１４をそれぞれ第２エッチングストッパ膜１１２の表面が露出されるまでエッチングする。
【０００９】
次に、図１６（ｄ）に示すように、感光性レジスト膜（図示せず）をマスクとして、キャパシタ形成部１０５の第２エッチングストッパ膜１１２及び第３層間絶縁膜１１０を下部電極１０８ｂが露出されるようにエッチングして第１ビアホールｈ２を形成した後、第１ビアホールｈ２を含む全面に誘電体膜１１６を形成する。次に、多層配線形成部１０３の誘電体膜１１６、第２エッチングストッパ膜１１２及び第３層間絶縁膜１１０を第１配線ライン１０８ａの表面が露出されるようにエッチングして第２ビアホールｈ３を形成する。次に、図１５（ｅ）に示すように、第１ビアホールｈ２及び第２ビアホールｈ３を含む全面にＣｕ膜を形成した後、ＣＭＰ法により誘電体膜１１６が露出されるまでＣｕ膜を除去して、多層配線形成部１０３にＣｕ膜を埋め込むようにして第２配線ライン１１８ａを形成すると同時に、キャパシタ形成部１０５にＣｕ膜を埋め込むようにして上部電極１１８ｂを形成する。
以上により、多層配線形成部１０３に第１配線ライン１０８ａと第２配線ライン１１８ａとが接続された多層配線１１９とともに、キャパシタ形成部１０５に下部電極１０８ｂと上部電極１１８ｂとの間に誘電体膜１１６が介在された、図１４に示したような半導体容量素子１２０とを集積した、半導体装置１２１を製造する。したがって、半導体容量素子１２０を前述したようなデカップリングキャパシタとして働かせることができる。
【００１０】
しかしながら、上述の半導体容量素子及びその製造方法では、寄生容量が大きくなるとともに製造工程数が多いという欠点がある。すなわち、上述の半導体容量素子１２０は、図１４に示したように、誘電体膜１１６が下部電極１０８ｂとの対向面だけでなく、第１ビアホールｈ２内の第３層間絶縁膜１１０の側面部及び第４層間絶縁膜１１４の側面部まで延長して形成されており、また誘電体膜１１６の誘電率が第３及び第４層間絶縁膜１１０、１１４の誘電率よりも大きいので、上記対向面以外に形成されている誘電体膜１１６によって寄生容量は大きくなる。したがって、特に高速動作を目的とする半導体装置は、寄生容量の存在により動作速度に影響を受けるようになる。また、上述の半導体容量素子の製造方法は、図１６（ｄ）に示したように、誘電体膜１１６を形成するための成膜工程を必要としているので、製造工程数が増えるため、コストアップが避けられなくなる。
【００１１】
上述のようなデュアルダマシン配線技術を利用する場合、寄生容量の発生を抑制するようにした半導体容量素子及びその製造方法が、例えば、特開２００１−２７４３２８号公報に開示されている。同半導体容量素子１４８は、図１７に示すように、第１層間絶縁膜１３１上にエッチングストッパ膜１３２を介して形成された下層配線１３３と、容量絶縁膜１３４及び上部電極１３７とを有し、上部電極１３７は第２層間絶縁膜１３９内に形成されたビアプラグ１４６を介してエッチングストッパ膜１４０内及び第３層間絶縁膜１４１内に形成された上層配線１４７と接続されている。この半導体容量素子１４８では、容量絶縁膜１３４は下部電極として働く下層配線１３３上にしか形成されていないので、前述したような寄生容量の発生を抑制することができる。
【００１２】
次に、図１８及び図１９を参照して、同半導体容量素子の製造方法について工程順に説明する。
まず、図１８（ａ）に示すように、第１層間絶縁膜１３１上にエッチングストッパ膜１３２及び別の層間絶縁膜（図示せず）を順次に形成した後、図１８（ｂ）に示すように、ダマシンプロセスによりその層間絶縁膜に形成した配線溝内にＣｕのような金属膜を埋め込むようにして下層配線１３３を形成する。次に、図１８（ｃ）に示すように、下層配線１３３上に容量絶縁膜１３４及び電極材料膜１３５を形成した後、レジスト膜１３６をマスクとして電極材料膜１３５の不要部をエッチングして、図１８（ｄ）に示すように、上部電極１３７を形成する。続いて、第２層間絶縁膜１３９、エッチングストッパ膜１４０及び第３層間絶縁膜１４１を順次に形成する。
【００１３】
次に、図１９（ｅ）に示すように、第３層間絶縁膜１４１、エッチングストッパ膜１４０及び第２層間絶縁膜１３９を上部電極１３７が露出されるようにエッチングしてビアホール１４２を形成する。次に、図１９（ｆ）に示すように、第３層間絶縁膜１４１及びエッチングストッパ膜１４０を第２層間絶縁膜１３９が露出されるようにエッチングして配線溝１４３を形成すると同時に、ビアホール１４２が露出されるようにエッチングして配線溝１４４を形成する。次に、図１９（ｇ）に示すように、配線溝１４３、１４４を含む全面にＣｕのような金属膜１４５を形成する。続いて、ＣＭＰ法により第３層間絶縁膜１４１が露出されるまで金属膜１４５を除去することにより、ビアホール１４２に金属膜１４５を埋め込んでビアプラグ１４６を形成すると同時に、配線溝１４３、１４４にも金属膜１４５を埋め込んで上層配線１４７を形成して、図１７に示したような半導体容量素子１４８を製造する。したがって、この半導体容量素子１４８を前述したようなデカップリングキャパシタとして働かせることができる。
【００１４】
【発明が解決しようとする課題】
ところで、特開２００１−２７４３２８号公報に記載された半導体容量素子及びその製造方法では、半導体容量素子における寄生容量の発生を抑制することができるものの、依然として製造工程数が増える、という問題がある。
すなわち、特開２００１−２７４３２８号公報に記載された半導体容量素子１４８の製造方法においても、図１８（ｃ）に示したように、容量絶縁膜１３４を形成するための成膜工程を必要としているので、特開２０００−２２８４９７号公報に記載された半導体容量素子の製造方法と同様に、製造工程数が増えるのでコストアップが避けられなくなる。
【００１５】
この発明は、上述の事情に鑑みてなされたもので、層間絶縁膜内に形成された埋め込み配線を電極として用いる構成において、寄生容量の発生を抑制したままで製造工程の増加を防止することができるようにした半導体容量素子及びその製造方法を提供することを目的としている。
【００１６】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、半導体基板上の層間絶縁膜内に埋め込んで形成された配線を電極として用いる半導体容量素子に係り、前記半導体基板上に形成された第１層間絶縁膜内に埋め込まれた下部電極と、前記第１層間絶縁膜上にエッチングストッパ膜を介して形成された第２層間絶縁膜内に埋め込まれた上部電極と、該上部電極と前記下部電極とにより挟まれた領域にのみ形成され、前記エッチングストッパ膜からなる容量絶縁膜とを有してなると共に、該容量絶縁膜の膜厚が前記第１層間絶縁膜と前記第２層間絶縁膜とにより挟まれた領域の前記エッチングストッパ膜の膜厚よりも薄いことを特徴としている。
【００１７】
また、請求項２記載の発明は、請求項１記載の半導体容量素子に係り、前記エッチングストッパ膜の誘電率は前記第２層間絶縁膜の誘電率よりも大きいことを特徴としている。
【００１８】
請求項３記載の発明は、請求項１又は２記載の半導体容量素子に係り、前記第２層間絶縁膜上に第３層間絶縁膜が形成され、該第３層間絶縁膜内に埋め込まれた配線に前記上部電極が接続されていることを特徴としている。
【００１９】
また、請求項４記載の発明は、半導体基板上の層間絶縁膜内に埋め込んで形成された配線を電極として用いる半導体容量素子の製造方法に係り、前記半導体基板上に第１エッチングストッパ膜及び第１層間絶縁膜を順次に形成した後、前記半導体基板上の多層配線形成部及びキャパシタ形成部の前記第１層間絶縁膜及び前記第１エッチングストッパ膜をそれぞれ選択的にエッチングして前記多層配線形成部に第１下層配線溝を形成し、かつ、前記キャパシタ形成部に第２下層配線溝を形成する下層配線溝形成工程と、前記多層配線形成部の前記第１下層配線溝内に下層配線を形成すると共に、前記キャパシタ形成部の前記第２下層配線溝内に下部電極を形成する下層導電膜形成工程と、前記第１層間絶縁膜上に第２エッチングストッパ膜及び第２層間絶縁膜を順次に形成した後、前記多層配線形成部の前記第２層間絶縁膜及び前記第２エッチングストッパ膜を選択的にエッチングして第１ビアホールを形成する一方、前記キャパシタ形成部の前記第２層間絶縁膜を選択的にエッチングして前記第２エッチングストッパ膜を露出させる第２ビアホールを形成するビアホール形成工程と、前記キャパシタ形成部の前記第２エッチングストッパ膜の膜厚を薄くするエッチングストッパ膜薄膜化工程と、前記多層配線形成部の前記第１ビアホール内に第１ビアプラグを形成すると共に、前記キャパシタ形成部の前記第２ビアホール内に上部電極としての役割を担う第２ビアプラグを形成するビアプラグ形成工程とを含むことを特徴としている。
【００２０】
また、請求項５記載の発明は、請求項４記載の半導体容量素子の製造方法に係り、前記ビアプラグ形成工程の後に、前記第２層間絶縁膜上に第３エッチングストッパ膜及び第３層間絶縁膜を順次に形成した後、前記多層配線形成部及び前記キャパシタ形成部の前記第３層間絶縁膜及び前記第３エッチングストッパ膜をそれぞれ選択的にエッチングして前記多層配線形成部に第１上層配線溝を形成し、かつ、前記キャパシタ形成部に第２上層配線溝を形成する上層配線溝形成工程と、前記多層配線形成部の前記第１上層配線溝内と前記キャパシタ形成部の前記第２上層配線溝内とに上層配線を形成する上層配線形成工程とを含むことを特徴としている。
【００２１】
また、請求項６記載の発明は、半導体基板上の層間絶縁膜内に埋め込んで形成された配線を電極として用いる半導体容量素子の製造方法に係り、前記半導体基板上に第１エッチングストッパ膜及び第１層間絶縁膜を順次に形成した後、前記半導体基板上の多層配線形成部及びキャパシタ形成部の前記第１層間絶縁膜及び前記第１エッチングストッパ膜をそれぞれ選択的にエッチングして前記多層配線形成部に第１下層配線溝を形成し、かつ、前記キャパシタ形成部に第２下層配線溝を形成する下層配線溝形成工程と、前記多層配線形成部の前記第１下層配線溝内に下層配線を形成すると共に、前記キャパシタ形成部の前記第２下層配線溝内に下部電極を形成する下層導電膜形成工程と、前記第１層間絶縁膜上に第２エッチングストッパ膜、第２層間絶縁膜、第３エッチングストッパ膜及び第３層間絶縁膜を順次に形成した後、前記多層配線形成部及び前記キャパシタ形成部の前記第３層間絶縁膜及び前記第３エッチングストッパ膜をそれぞれ選択的にエッチングして前記多層配線形成部に第１上層配線溝を形成し、かつ、前記キャパシタ形成部に第２上層配線溝を形成する上層配線溝形成工程と、前記多層配線形成部の前記第２層間絶縁膜及び前記第２エッチングストッパ膜を選択的にエッチングして前記第１上層配線溝に連なる第１ビアホールを形成する一方、前記キャパシタ形成部の前記第２層間絶縁膜を選択的にエッチングして前記第２エッチングストッパ膜を露出させて前記第２上層配線溝に連なる第２ビアホールを形成するビアホール形成工程と、前記キャパシタ形成部の前記第２エッチングストッパ膜の膜厚を薄くするエッチングストッパ膜薄膜化工程と、前記多層配線形成部の前記第１ビアホール内及び前記第１上層配線溝内にそれぞれ第１ビアプラグ及び上層配線を同時に形成すると共に、前記キャパシタ形成部の前記第２ビアホール内及び前記上層配線溝内にそれぞれ上部電極として用いる第２ビアプラグ及び上層配線を同時に形成する導電膜形成工程とを含むことを特徴としている。
【００２５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は実施例を用いて具体的に行う。
図１は、この発明の一実施例である半導体容量素子の構成を示す断面図、図２は同半導体容量素子とともに多層配線が形成された半導体装置の構成を概略的に示す平面図、図３は同半導体容量素子が形成されない半導体装置（比較例）の構成を概略的に示す平面図、また、図４乃至図６は、同半導体容量素子をシングルダマシン配線技術を利用して製造する第１の製造方法を工程順に示す工程図、図７及び図８は同半導体容量素子をデュアルダマシン配線技術を利用して製造する第２の製造方法を工程順に示す工程図、図９及び図１０は同半導体装置の主要部を構成している導電パターンのレイアウトを示す平面図、図１１は同導電パターンの一部の変形例を示す平面図、図１２及び図１３は同半導体容量素子の配置領域の変形例を概略的に示す平面図である。
この例の半導体容量素子１０は、図１に示すように、トランジスタ、配線等が形成された半導体基板１上に例えばシリコン窒化膜（ＳｉＮ）から成る第１エッチングストッパ膜（キャップ膜）２、シリコン酸化膜（ＳｉＯ２）から成る第１層間絶縁膜（下層層間絶縁膜）３、ＳｉＮから成る第２エッチングストッパ膜８、ＳｉＯ２から成る第２層間絶縁膜（ビア層間絶縁膜）９、ＳｉＮから成る第３エッチングストッパ膜１９及びＳｉＯ２から成る第３層間絶縁膜（上層層間絶縁膜）２０が順次に形成され、第１層間絶縁膜３の第２下層配線溝４Ｂ内に埋め込まれるように形成された下部電極６Ｂと、第１層間絶縁膜３上に第２エッチングストッパ膜８を介して形成され第２層間絶縁膜９のビアホール１６内に埋め込まれるように形成された上部電極としての役割を担うビアプラグ１７Ｂと、ビアプラグ１７Ｂと下部電極６Ｂとにより挟まれた領域（対向面）のみに形成されている、上記第２エッチングストッパ膜８により構成される容量絶縁膜１３とを有している。上部電極としての役割を担うビアプラグ１７Ｂは、第３層間絶縁膜２０の上層配線溝２１Ｂ内に埋め込まれるように形成された上層配線２３Ｂに接続されている。
【００２６】
この例の半導体容量素子１０は、後述するように、ダマシン配線技術を利用して多層配線を製造する場合に、共通の半導体基板上に多層配線と同時に製造される。また、多層配線は、電源配線及びＧＮＤ（グランド）配線を構成する例で示している。
【００２７】
次に、図４乃至図６を参照して、同半導体容量素子をシングルダマシン配線技術を利用して製造する第１の製造方法を工程順に説明する。
まず、図４（ａ）に示すように、トランジスタ、配線等が形成された半導体基板１上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により例えばＳｉＮから成る第１エッチングストッパ膜２、ＳｉＯ２から成る第１層間絶縁膜３を順次に形成する。ここで、エッチングストッパ膜２は、後述するようにその上の層間絶縁膜３を選択的にエッチングするときに、エッチングが制御性よく行われるように作用する役割を担っている。
【００２８】
次に、図４（ｂ）に示すように、周知のリソグラフィ技術を利用して、レジスト膜（図示せず）をマスクとして、多層配線形成部１１及びキャパシタ形成部１２の第１層間絶縁膜３及び第１エッチングストッパ膜２をそれぞれ基板１の表面が露出されるまで選択的にエッチングして、第１下層配線溝４Ａ及び第２下層配線溝４Ｂを形成する。次に、各配線溝４Ａ、４Ｂを含む全面にスパッタ法及びめっき法により所望の膜厚のＣｕ膜から成る第１配線膜を形成した後、ＣＭＰ法により第１層間絶縁膜３の表面が露出されるまでＣｕ膜を除去して、多層配線形成部１１の第１配線溝４Ａ内にＣｕ膜を埋め込むようにして下層配線６Ａを形成すると同時に、キャパシタ形成部１２の第２配線溝４Ｂ内にＣｕ膜を埋め込むようにして下部電極６Ｂを形成する。
【００２９】
次に、図４（ｃ）に示すように、ＣＶＤ法により全面に例えばＳｉＮから成る膜厚が５〜５０ｎｍの第２エッチングストッパ膜８、ＳｉＯ２から成る第２層間絶縁膜９を順次に形成する。
【００３０】
次に、図５（ｄ）に示すように、キャパシタ形成部１２に形成したレジスト膜（図示せず）をマスクとして、多層配線形成部１１の第２層間絶縁膜９及び第２エッチングストッパ膜８を下層配線６Ａの表面が露出されるまで選択的にエッチングして、第１ビアホール１５を形成する。
【００３１】
次に、図５（ｅ）に示すように、多層配線形成部１１に形成したレジスト膜（図示せず）をマスクとして、キャパシタ形成部１２の第２層間絶縁膜９を第２エッチングストッパ膜８の表面が露出されるまで選択的にエッチングして、第２ビアホール１６を形成する。このエッチング工程では、第２エッチングストッパ膜８をキャパシタの容量絶縁膜として利用するため残したままにしておく。
【００３２】
次に、図５（ｆ）に示すように、基板１を例えばＣＦ４、ＣＦ４−Ｏ２、ＣＦ４−Ｈ２等のＣＦ系ガスの雰囲気に晒して、キャパシタ形成部１２の第２エッチングストッパ膜８をキャパシタの容量絶縁膜として用いるため、選択的にエッチングしてその膜厚を減少させる。この膜厚の値は、キャパシタとして必要とする所望の容量が得られるように選ばれる。周知のように、キャパシタの容量は容量絶縁膜の膜厚が減少するほど大きくなる。このエッチング工程により、上述の第２エッチングストッパ膜８は容量絶縁膜１３に変えられる。
【００３３】
次に、図６（ｇ）に示すように、第１ビアホール１５及び第２ビアホール１６を含む全面に所望の膜厚のＣｕ膜から成る第２配線膜を形成した後、ＣＭＰ法により第２層間絶縁膜９の表面が露出されるまでＣｕ膜を除去して、多層配線形成部１１の第１ビアホール１５内にＣｕ膜を埋め込むようにして第１ビアプラグ１７Ａを形成すると同時に、キャパシタ形成部１２の第２ビアホール１６内にＣｕ膜を埋め込むようにして上部電極としての役割を担う第２ビアプラグ１７Ｂを形成する。
【００３４】
次に、図６（ｈ）に示すように、ＣＶＤ法により例えばＳｉＮから成る第３エッチングストッパ膜１９、ＳｉＯ２から成る第３層間絶縁膜２０を順次に形成する。
【００３５】
次に、図６（ｉ）に示すように、周知のリソグラフィ技術を利用して、レジスト膜（図示せず）をマスクとして、多層配線形成部１１及びキャパシタ形成部１２の第３層間絶縁膜２０及び第３エッチングストッパ膜１９をそれぞれ第１ビアプラグ１７Ａ及び第２ビアプラグ１７Ｂの表面が露出されるまで選択的にエッチングして、第１上層配線溝２１Ａ及び第２上層配線溝２１Ｂを形成する。次に、各配線溝２１Ａ、２１Ｂを含む全面にスパッタ法及びめっき法により所望の膜厚のＣｕ膜から成る第３配線膜を形成した後、ＣＭＰ法により第３層間絶縁膜２０の表面が露出されるまでＣｕ膜を除去して、多層配線形成部１１の第１配線溝２１Ａ内にＣｕ膜を埋め込むようにして上層配線２３Ａを形成すると同時に、キャパシタ形成部１２の第２配線溝２１Ｂ内にもＣｕ膜を埋め込むようにして上層配線２３Ｂを形成する。
【００３６】
以上により、多層配線形成部１１に下層配線６Ａと上層配線２３Ａとが第１ビアプラグ１７Ａを介して接続された多層配線２５とともに、キャパシタ形成部１２に下部電極６Ｂと第２ビアプラグ（上部電極）１７Ｂとの間に容量絶縁膜１３が介在され、第２ビアプラグ１７Ｂに上層配線２３Ｂが接続された図１に示したような半導体容量素子１０とを集積した、半導体装置２６を製造する。したがって、この半導体装置２６における半導体容量素子１０を前述したようなデカップリングキャパシタとして働かせることができる。
【００３７】
次に、図７及び図８を参照して、同半導体容量素子をデュアルダマシン配線技術を利用して製造する第２の製造方法を工程順に説明する。
まず、上述の第１の製造方法の図４（ａ）、（ｂ）の工程と略同一の工程を経た後、図７（ａ）に示すように、ＣＶＤ法により全面に、例えばＳｉＮから成る膜厚が５〜５０ｎｍの第２エッチングストッパ膜８、ＳｉＯ２から成る第２層間絶縁膜９、ＳｉＮから成る第３エッチングストッパ膜１９及びＳｉＯ２から成る第３層間絶縁膜２０を順次に形成する。
【００３８】
次に、図７（ｂ）に示すように、周知のリソグラフィ技術を利用して、レジスト膜（図示せず）をマスクとして、多層配線形成部１１及びキャパシタ形成部１２の第３層間絶縁膜２０及び第３エッチングストッパ膜１９をそれぞれ第２層間絶縁膜９の表面が露出されるまで選択的にエッチングして、第１上層配線溝２１Ａ及び第２上層配線溝２１Ｂを形成する。
【００３９】
次に、図７（ｃ）に示すように、キャパシタ形成部１２に形成したレジスト膜（図示せず）及び多層配線形成部１１の一部に形成したレジスト膜（図示せず）をマスクとして、多層配線形成部１１の第２層間絶縁膜９及び第２エッチングストッパ膜８を下層配線６Ａの表面が露出されるまで選択的にエッチングして、第１上層配線溝２１Ａに連なる第１ビアホール１５を形成する。
【００４０】
次に、図８（ｄ）に示すように、多層配線形成部１１に形成したレジスト膜（図示せず）及びキャパシタ形成部１２の一部に形成したレジスト膜（図示せず）をマスクとして、キャパシタ形成部１２の第２層間絶縁膜９を第２エッチングストッパ膜８の表面が露出されるまで選択的にエッチングして、第２上層配線溝２１Ｂに連なる第２ビアホール１６を形成する。このエッチング工程では、第２エッチングストッパ膜８を容量絶縁膜として利用するため残したままにしておく。
【００４１】
次に、図８（ｅ）に示すように、基板１を例えばＣＦ４、ＣＦ４−Ｏ２、ＣＦ４−Ｈ２等のＣＦ系ガスの雰囲気に晒して、キャパシタ形成部１２の第２エッチングストッパ膜８をキャパシタの容量絶縁膜として用いるため、選択的にエッチングしてその膜厚を減少させる。この膜厚の値は、キャパシタとして必要とする所望の容量が得られるように選ばれる。このエッチング工程により、上述の第２エッチングストッパ膜８は容量絶縁膜１３に変えられる。
【００４２】
次に、図８（ｆ）に示すように、第１ビアホール１５、第２ビアホール１６及び上層配線溝２１Ａ、２１Ｂを含む全面に所望の膜厚のＣｕ膜から成る第４配線膜を形成した後、ＣＭＰ法により第３層間絶縁膜２０の表面が露出されるまでＣｕ膜を除去して、多層配線形成部１１の第１ビアホール１５内及び配線溝２１Ａ内にＣｕ膜を埋め込むようにしてそれぞれ相互に接続される第１ビアプラグ１７Ａ及び上層配線２３Ａを同時に形成するとともに、キャパシタ形成部１２の第２ビアホール１６内及び上層配線溝内２１Ｂ内にＣｕ膜を埋め込むようにしてそれぞれ相互に接続される上部電極としての役割を担う第２ビアプラグ１７Ｂ及び上層配線２３Ｂを同時に形成する。
【００４３】
以上により、前述のシングルダマシン配線技術の場合と同様に、多層配線形成部１１に下層配線６Ａと上層配線２３Ａとが第１ビアプラグ１７Ａを介して接続された多層配線２５とともに、キャパシタ形成部１２に下部電極６Ｂと第２ビアプラグ（上部電極）１７Ｂとの間に容量絶縁膜１３が介在され、第２ビアプラグ１７Ｂに上層配線２３Ｂが接続された図１に示したような半導体容量素子１０とを集積した、半導体装置２６を製造する。したがって、この半導体装置２６における半導体容量素子１０を前述したようなデカップリングキャパシタとして働かせることができる。
【００４４】
図２は、この例の半導体容量素子１０が組み込まれた上述の半導体装置２６の構成を概略的に示す平面図、図３は同半導体容量素子が組み込まれなかった半導体装置（比較例）の構成を概略的に示す平面図である。多層配線により電源配線あるいはＧＮＤ配線を構成する場合、図３に示すように、一般に、縦方向に配置されて多層配線２５の下層配線６Ａを構成する第１配線膜６は、電源配線６ＰとＧＮＤ配線６Ｇとが交互に配置される。同様にして、横方向に配置されて多層配線２５の上層配線２３Ａ、２３Ｂを構成する第３配線膜２３は、電源配線２３ＰとＧＮＤ配線２３Ｇとが交互に配置される。そして、下層配線６Ａ及び上層配線２３Ａの電源配線６Ｐ、２３Ｐ同士は交差位置２７Ｐにおいて第２配線膜１７（後述）により構成される第１ビアプラグ１７Ａによって接続されるとともに、下層配線６Ａ及び上層配線２３ＡのＧＮＤ配線６Ｇ、２３Ｇ同士は交差位置２７Ｇにおいて第２配線膜１７により構成される第１ビアプラグ１７Ａによって接続されて、それぞれ多層配線２５が構成されている。実際には、両交差位置２７Ｐ、２７Ｇでは複数のビアプラグが鋲打ちされた状態で上下層配線同士を接続している。
【００４５】
この例の半導体容量素子１０は、図２に示すように、図３における第１配線膜６と第３配線膜２３との交差位置２７Ｐ、２７Ｇ以外の交差位置２８において形成されている。ここで、図１に示した半導体容量素子１０の構成は、図２のＡ−Ａ矢視断面を示している。すなわち、各交差位置２８に形成される半導体容量素子１０は、図１及び図２に示すように、縦方向に配置された第１配線膜６により構成された下部電極６Ｂと、横方向に配置された第３配線膜２３により構成された上層配線２３Ｂに接続されてこの上層配線２３Ｂ直下に第２配線膜１７（後述）により構成された第２ビアプラグ１７Ｂ（上部電極）と、第２ビアプラグ１７Ｂ（上部電極）と下部電極６Ｂとの対向面のみに形成されたエッチングストッパ膜により構成される容量絶縁膜１３とを有している。
【００４６】
半導体容量素子１０が組み込まれた半導体装置２６の主要部は、図９及び図１０に示すようなレイアウトの各導電パターンにより構成されている。ここで、図９（ａ）は、半導体容量素子１０の下部電極６Ｂを構成する第１配線膜６の導電パターンを示し、図９（ｂ）は半導体容量素子１０の第２ビアプラグ１７Ｂを構成する第２配線膜１７の導電パターンを示し、図１０は半導体容量素子１０の上層配線２３Ｂを構成する第３配線膜２３の導電パターンを示している。第１配線膜６、第２配線膜１７及び第３配線膜２３を順次に重ね合わせることにより、図２に示したような半導体装置が構成される。ここで、図９（ａ）で横方向に示した電源配線６Ｐ（Ｈ）及びＧＮＤ配線６Ｇ（Ｈ）、図９（ｂ）で横方向に示した第２ビアプラグ１７Ｂ（Ｈ）及び図１０で縦方向に示した電源配線２３Ｐ（Ｖ）及びＧＮＤ配線２３Ｇ（Ｖ）は、それぞれ半導体容量素子１０を構成する下部電極６Ｂと第２ビアプラグ１７Ｂ（上部電極）との対向面積を増加させて、容量値を増加させるための工夫を示している。なお、上部電極としての役割を担う第２ビアプラグ１７Ｂの形成時に、第２配線膜１７の材料によっては埋め込みが不十分になる可能性があるので、この場合には第２ビアホール１６の形状を、図１１に示すように、十分な埋め込み性が得られる程度まで分割したレイアウトとなるように形成することが望ましい。
【００４７】
図１２は、この例の半導体容量素子１０を配置する領域を、縦方向に配置された第１配線膜６と横方向に配置された第３配線膜２３とにより囲まれた領域２９に設定した構成を示すものである。ダマシン配線技術を利用してＣｕ膜から成る埋め込み配線を形成する場合、Ｃｕ配線に生じ易いデッシングあるいはエロージョン現象を軽減してＣｕ配線抵抗を均一化するため、図１３に示すように上記領域２９には一般にダミー配線３０が形成されている。したがって、このダミー配線３０を下部電極あるいは上部電極として利用することにより、半導体容量素子を形成のための領域を設ける必要がなくなる。
【００４８】
上述したように半導体容量素子の下部電極及び上部電極の形状を工夫することにより、容量値の増加を図ることができる。また、通常用いられているＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の半導体容量素子と併用することにより、さらに容量の増加を図ることができるようになる。また、ダミー配線領域を利用して半導体容量素子を形成することにより、広い領域を占有することなく半導体容量素子を配置することができる。
【００４９】
一例として、ダミー配線領域を利用することにより、０．１５μｍ世代の製品で換算して半導体チップ面積の略３０％の領域に半導体容量素子を配置することができる。また、この例の半導体容量素子１０によれば、０．１５μｍ世代の製品で換算して略９００ｎＦの容量値を見込める。これに対してＭＯＳ構造を利用した場合には略７００ｎＦの容量値しか得られない。但し、換算条件は次のように設定した。
Figure 0003590034
【００５０】
このように、この例の半導体容量素子１０によれば、上部電極としての役割を担うビアプラグ１７Ｂと下部電極６Ｂとにより挟まれた領域（対向面）のみに形成されているエッチングストッパ膜８により構成される容量絶縁膜１３を有しているので、この容量絶縁膜１３は上記対向面以外には形成されていないため、寄生容量の発生を抑制することができる。
また、この例のシングルダマシン配線技術を利用した半導体容量素子の第１の製造方法によれば、図４（ｃ）の工程で形成した第１エッチングストッパ膜８を、図５（ｆ）の工程で所望の膜厚にエッチングして容量絶縁膜１３として用いるようにしたので、容量絶縁膜１３を形成するための成膜工程が不要になるため、製造工程数が増えないので、コストアップを避けることができる。
また、この例のデュアルダマシン配線技術を利用した半導体容量素子の第２の製造方法によれば、図７（ａ）の工程で形成した第１エッチングストッパ膜８を、図８（ｅ）の工程で所望の膜厚にエッチングして容量絶縁膜１３として用いるようにしたので、容量絶縁膜１３を形成するための成膜工程が不要になるため、製造工程数が増えないので、コストアップを避けることができる。
したがって、層間絶縁膜内に形成された埋め込み配線を電極として用いる構成において、寄生容量の発生を抑制したままで製造工程の増加を防止することができる。
【００５１】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、本文実施例においては、ダマシン配線技術を利用して形成する埋め込み配線としては、Ｃｕ膜を用いる例で説明したが、Ｃｕ膜に限らずに、Ｃｕを主成分とするＣｕ系金属膜でもよい。また、層間絶縁膜内にＣｕ膜を形成する場合は、バリアメタルを省略して形成するように説明したが、実際にはＴｉ、ＴｉＮ、Ｔａ、ＴａＮ等の単体膜、あるいはＴｉ／ＴｉＮ、Ｔａ／ＴａＮ等の積層膜から成るバリアメタルを介して形成される。
【００５２】
また、容量絶縁膜として用いるエッチングストッパ膜は、最初から所望の容量値が得られる膜厚に形成しておくことにより、成膜後の膜厚を減少させるための選択的なエッチングを不要にすることができる。このようなエッチングストッパ膜は、例示したＳｉＮに限らずに、ＳｉＯ２、ＳｉＯＮ、ＳｉＣ、ＳｉＣＮ等を用いることができる。また、半導体容量素子の上部電極として役割を担うビアプラグは、例示したＣｕあるいはＣｕ系金属膜に限らずに、Ｗ等を用いることができる。また、層間絶縁膜は、例示したＳｉＯ２に限らずに、低誘電率（いわゆるｌｏｗ−Ｋ）のＳｉＯＦや有機膜等を用いることができる。
【００５３】
【発明の効果】
以上説明したように、この発明の半導体容量素子によれば、上部電極と下部電極とにより挟まれた領域のみに形成されているエッチングストッパ膜により構成される容量絶縁膜を有しているので、寄生容量の発生を抑制することができる。また、この発明の半導体容量素子の製造方法によれば、予め形成したエッチングストッパ膜を容量絶縁膜として用いるので、容量絶縁膜の成膜工程が不要になるため、製造工程数が増えないので、コストアップを避けることができる。
したがって、層間絶縁膜内に形成された埋め込み配線を電極として用いる構成において、寄生容量の発生を抑制したままで製造工程の増加を防止することができる。
【図面の簡単な説明】
【図１】この発明の一実施例である半導体容量素子の構成を示す断面図である。
【図２】同半導体容量素子とともに多層配線が形成された半導体装置の構成を概略的に示す平面図である。
【図３】同半導体容量素子が形成されない半導体装置（比較例）の構成を概略的に示す平面図である。
【図４】同半導体容量素子をシングルダマシン配線技術を利用して製造する第１の製造方法を工程順に示す工程図である。
【図５】同半導体容量素子をシングルダマシン配線技術を利用して製造する第１の製造方法を工程順に示す工程図である。
【図６】同半導体容量素子をシングルダマシン配線技術を利用して製造する第１の製造方法を工程順に示す工程図である。
【図７】同半導体容量素子をデュアルダマシン配線技術を利用して製造する第２の製造方法を工程順に示す工程図である。
【図８】同半導体容量素子をデュアルダマシン配線技術を利用して製造する第２の製造方法を工程順に示す工程図である。
【図９】同半導体装置の主要部を構成している導電パターンのレイアウトを示す平面図である。
【図１０】同半導体装置の主要部を構成している導電パターンのレイアウトを示す平面図である。
【図１１】同導電パターンの一部の変形例を示す平面図である。
【図１２】同半導体容量素子の配置領域の変形例を概略的に示す平面図である。
【図１３】同半導体容量素子の配置領域の変形例を概略的に示す平面図である。
【図１４】従来の半導体容量素子の構成を示す断面図である。
【図１５】同半導体容量素子の製造方法を工程順に示す工程図である。
【図１６】同半導体容量素子の製造方法を工程順に示す工程図である。
【図１７】従来の半導体容量素子の構成を示す断面図である。
【図１８】同半導体容量素子の製造方法を工程順に示す工程図である。
【図１９】同半導体容量素子の製造方法を工程順に示す工程図である。
【符号の説明】
１ 半導体基板
２ 第１エッチングストッパ膜
３ 第１層間絶縁膜（下層層間絶縁膜）
４Ａ、４Ｂ 下層配線溝
６ 第１配線膜
６Ａ 下層配線
６Ｂ 下部電極
６Ｐ、６Ｐ（Ｈ） 電源配線
６Ｇ、６Ｇ（Ｈ） ＧＮＤ配線
８ 第２エッチングストッパ膜
９ 第２層間絶縁膜（ビア層間絶縁膜）
１０ 半導体容量素子（キャパシタ）
１１ 多層配線形成部
１２ キャパシタ形成部
１３ 容量絶縁膜
１５ 第１ビアホール
１６ 第２ビアホール
１７ 第２配線膜
１７Ａ 第１ビアプラグ
１７Ｂ、１７Ｂ（Ｈ） 第２ビアプラグ（上部電極）
１９ 第３エッチングストッパ膜
２０ 第３層間絶縁膜（上層層間絶縁膜）
２１Ａ、２１Ｂ 上層配線溝
２３ 第３配線膜
２３Ａ、２３Ｂ 上層配線
２３Ｐ、２３Ｐ（Ｖ） 電源配線
２３Ｇ、２３Ｇ（Ｖ） ＧＮＤ配線
２５ 多層配線
２６ 半導体装置
２７Ｐ、２７Ｇ、２８ 交差位置
２９ 半導体容量素子の配置領域
３０ ダミー配線

Claims (6)

  1. 半導体基板上の層間絶縁膜内に埋め込んで形成された配線を電極として用いる半導体容量素子であって、
    前記半導体基板上に形成された第１層間絶縁膜内に埋め込まれた下部電極と、前記第１層間絶縁膜上にエッチングストッパ膜を介して形成された第２層間絶縁膜内に埋め込まれた上部電極と、該上部電極と前記下部電極とにより挟まれた領域にのみ形成され、前記エッチングストッパ膜からなる容量絶縁膜とを有してなると共に、
    該容量絶縁膜の膜厚が前記第１層間絶縁膜と前記第２層間絶縁膜とにより挟まれた領域の前記エッチングストッパ膜の膜厚よりも薄いことを特徴とする半導体容量素子。
  2. 前記エッチングストッパ膜の誘電率は前記第２層間絶縁膜の誘電率よりも大きいことを特徴とする請求項１記載の半導体容量素子。
  3. 前記第２層間絶縁膜上に第３層間絶縁膜が形成され、該第３層間絶縁膜内に埋め込まれた配線に前記上部電極が接続されていることを特徴とする請求項１又は２記載の半導体容量素子。
  4. 半導体基板上の層間絶縁膜内に埋め込んで形成された配線を電極として用いる半導体容量素子の製造方法であって、
    前記半導体基板上に第１エッチングストッパ膜及び第１層間絶縁膜を順次に形成した後、前記半導体基板上の多層配線形成部及びキャパシタ形成部の前記第１層間絶縁膜及び前記第１エッチングストッパ膜をそれぞれ選択的にエッチングして前記多層配線形成部に第１下層配線溝を形成し、かつ、前記キャパシタ形成部に第２下層配線溝を形成する下層配線溝形成工程と、
    前記多層配線形成部の前記第１下層配線溝内に下層配線を形成すると共に、前記キャパシタ形成部の前記第２下層配線溝内に下部電極を形成する下層導電膜形成工程と、
    前記第１層間絶縁膜上に第２エッチングストッパ膜及び第２層間絶縁膜を順次に形成した後、前記多層配線形成部の前記第２層間絶縁膜及び前記第２エッチングストッパ膜を選択的にエッチングして第１ビアホールを形成する一方、前記キャパシタ形成部の前記第２層間絶縁膜を選択的にエッチングして前記第２エッチングストッパ膜を露出させる第２ビアホールを形成するビアホール形成工程と、
    前記キャパシタ形成部の前記第２エッチングストッパ膜の膜厚を薄くするエッチングストッパ膜薄膜化工程と、
    前記多層配線形成部の前記第１ビアホール内に第１ビアプラグを形成すると共に、前記キャパシタ形成部の前記第２ビアホール内に上部電極としての役割を担う第２ビアプラグを形成するビアプラグ形成工程と、
    を含むことを特徴とする半導体容量素子の製造方法。
  5. 前記ビアプラグ形成工程の後に、
    前記第２層間絶縁膜上に第３エッチングストッパ膜及び第３層間絶縁膜を順次に形成した後、前記多層配線形成部及び前記キャパシタ形成部の前記第３層間絶縁膜及び前記第３エッチングストッパ膜をそれぞれ選択的にエッチングして
    前記多層配線形成部に第１上層配線溝を形成し、かつ、前記キャパシタ形成部に第２上層配線溝を形成する上層配線溝形成工程と、
    前記多層配線形成部の前記第１上層配線溝内と前記キャパシタ形成部の前記第２上層配線溝内とに上層配線を形成する上層配線形成工程と、
    を含むことを特徴とする請求項４記載の半導体容量素子の製造方法。
  6. 半導体基板上の層間絶縁膜内に埋め込んで形成された配線を電極として用いる半導体容量素子の製造方法であって、
    前記半導体基板上に第１エッチングストッパ膜及び第１層間絶縁膜を順次に形成した後、前記半導体基板上の多層配線形成部及びキャパシタ形成部の前記第１層間絶縁膜及び前記第１エッチングストッパ膜をそれぞれ選択的にエッチングして前記多層配線形成部に第１下層配線溝を形成し、かつ、前記キャパシタ形成部に第２下層配線溝を形成する下層配線溝形成工程と、
    前記多層配線形成部の前記第１下層配線溝内に下層配線を形成すると共に、前記キャパシタ形成部の前記第２下層配線溝内に下部電極を形成する下層導電膜形成工程と、
    前記第１層間絶縁膜上に第２エッチングストッパ膜、第２層間絶縁膜、第３エッチングストッパ膜及び第３層間絶縁膜を順次に形成した後、前記多層配線形成部及び前記キャパシタ形成部の前記第３層間絶縁膜及び前記第３エッチングストッパ膜をそれぞれ選択的にエッチングして前記多層配線形成部に第１上層配線溝を形成し、かつ、前記キャパシタ形成部に第２上層配線溝を形成する上層配線溝形成工程と、
    前記多層配線形成部の前記第２層間絶縁膜及び前記第２エッチングストッパ膜を選択的にエッチングして前記第１上層配線溝に連なる第１ビアホールを形成する一方、前記キャパシタ形成部の前記第２層間絶縁膜を選択的にエッチングして前記第２エッチングストッパ膜を露出させて前記第２上層配線溝に連なる第２ビアホールを形成するビアホール形成工程と、
    前記キャパシタ形成部の前記第２エッチングストッパ膜の膜厚を薄くするエッチングストッパ膜薄膜化工程と、
    前記多層配線形成部の前記第１ビアホール内及び前記第１上層配線溝内にそれぞれ第１ビアプラグ及び上層配線を同時に形成すると共に、前記キャパシタ形成部の前記第２ビアホール内及び前記上層配線溝内にそれぞれ上部電極として用いる第２ビアプラグ及び上層配線を同時に形成する導電膜形成工程と、
    を含むことを特徴とする半導体容量素子の製造方法。
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