JP3467445B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、内部配線層間に容量素子
を形成した半導体装置およびその製造方法に関する。
びその製造方法に関し、特に、内部配線層間に容量素子
を形成した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来、多層構造の内部配線層を有する半
導体装置であるＬＳＩ（ｌａｒｇｅｓｃａｌｅ ｉｎｔ
ｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）チップが知られてい
る。大きな容量を付加できるものの、外部バイパスコン
デンサでは、大面積化するチップ上で長大化する内部電
源配線の電圧のＩＲドロップ抑制に十分対応することが
できなくなってきている。その上、最近は半導体チップ
の高集積化及び高密度化が進み、内部電源配線の線幅を
余裕を持った幅広に形成することができなくなってい
る。
導体装置であるＬＳＩ（ｌａｒｇｅｓｃａｌｅ ｉｎｔ
ｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）チップが知られてい
る。大きな容量を付加できるものの、外部バイパスコン
デンサでは、大面積化するチップ上で長大化する内部電
源配線の電圧のＩＲドロップ抑制に十分対応することが
できなくなってきている。その上、最近は半導体チップ
の高集積化及び高密度化が進み、内部電源配線の線幅を
余裕を持った幅広に形成することができなくなってい
る。
【０００３】そこで、チップ上のゲート絶縁膜を容量膜
としその下層の基板を下層電極、絶縁膜上層に設けた電
極を上層電極として形成された、電源ラインのＩＲドロ
ップを抑制し電圧を安定化するためのバイパスコンデン
サ（容量素子）を設けているものが知られている。
としその下層の基板を下層電極、絶縁膜上層に設けた電
極を上層電極として形成された、電源ラインのＩＲドロ
ップを抑制し電圧を安定化するためのバイパスコンデン
サ（容量素子）を設けているものが知られている。
【０００４】このバイパスコンデンサは、ゲート絶縁膜
を利用して基板に容量を形成していることから、バイパ
スコンデンサを設けることにより、チップ周辺部にバイ
パスコンデンサを形成するための場所を必要とし、チッ
プ面積を拡大させてしまう。ゲート絶縁膜の薄膜化が進
むことによりリークが増大すると、コンデンサとして機
能しなくなる。また、チップ上の任意の場所に容量を形
成できず、空きスペースに形成しなければならず、ＩＲ
ドロップを抑制するのに必要な箇所の近くに容量を配置
する構造になっていない。
を利用して基板に容量を形成していることから、バイパ
スコンデンサを設けることにより、チップ周辺部にバイ
パスコンデンサを形成するための場所を必要とし、チッ
プ面積を拡大させてしまう。ゲート絶縁膜の薄膜化が進
むことによりリークが増大すると、コンデンサとして機
能しなくなる。また、チップ上の任意の場所に容量を形
成できず、空きスペースに形成しなければならず、ＩＲ
ドロップを抑制するのに必要な箇所の近くに容量を配置
する構造になっていない。
【０００５】ところで、多層配線構造において電源配線
のＩＲドロップを抑制し電圧の安定化を図るために、例
えば、特開平９−６４２８４号公報に開示された半導
体集積回路、或いは、特開平５−２８３６１１号公報に
開示された半導体装置が提案されている。
のＩＲドロップを抑制し電圧の安定化を図るために、例
えば、特開平９−６４２８４号公報に開示された半導
体集積回路、或いは、特開平５−２８３６１１号公報に
開示された半導体装置が提案されている。
【０００６】半導体集積回路は、多層化された第１及
び第２の配線層を設け、これらの配線層をそれぞれ電源
配線にも用い、互いに重ねて配置した第１及び第２の電
源配線によって得られる容量により、回路内部にバイパ
スコンデンサを構成している。
び第２の配線層を設け、これらの配線層をそれぞれ電源
配線にも用い、互いに重ねて配置した第１及び第２の電
源配線によって得られる容量により、回路内部にバイパ
スコンデンサを構成している。
【０００７】半導体装置は、半導体基板の一主面上の
外周部に沿って形成された設置電位配線及び電源配線と
なる下層配線及び上層配線が、薄い絶縁膜又は高誘電率
膜からなる層間絶縁膜を挟んで対向して容量素子を形成
している。
外周部に沿って形成された設置電位配線及び電源配線と
なる下層配線及び上層配線が、薄い絶縁膜又は高誘電率
膜からなる層間絶縁膜を挟んで対向して容量素子を形成
している。
【０００８】
【発明が解決しようとする課題】しかしながら、半導
体集積回路においては、電源系配線層と信号線層とは同
一層を共用しているので、層間絶縁膜を薄くして配線層
間で容量値を稼ぐことができない。実用的な容量値を稼
ぐべく容量絶縁膜となる相関絶縁膜を薄くすると、電源
系配線と同一層にある信号線のカップリング容量が増大
してしまう。これは、信号の伝達速度を遅くする。ま
た、配線ピッチの縮小化に伴い、層間絶縁膜には低誘電
率のものが求められるようにもなりつつある。
体集積回路においては、電源系配線層と信号線層とは同
一層を共用しているので、層間絶縁膜を薄くして配線層
間で容量値を稼ぐことができない。実用的な容量値を稼
ぐべく容量絶縁膜となる相関絶縁膜を薄くすると、電源
系配線と同一層にある信号線のカップリング容量が増大
してしまう。これは、信号の伝達速度を遅くする。ま
た、配線ピッチの縮小化に伴い、層間絶縁膜には低誘電
率のものが求められるようにもなりつつある。
【０００９】また、半導体装置においては、層間膜厚
が厚く小さなホールを開け難いことから、上部電極形成
時のホールを大きくする必要があり、電源配線幅よりか
なり広い面積を必要とする。この結果、段差が生じて平
坦化し難くなる。
が厚く小さなホールを開け難いことから、上部電極形成
時のホールを大きくする必要があり、電源配線幅よりか
なり広い面積を必要とする。この結果、段差が生じて平
坦化し難くなる。
【００１０】この発明の目的は、設置のための専用面積
を必要とせずにチップ内部に十分な容量値のバイパスコ
ンデンサを設けることができ、電源ラインのＩＲドロッ
プを抑制して電圧を安定化することができる半導体装置
およびその製造方法を提供することである。
を必要とせずにチップ内部に十分な容量値のバイパスコ
ンデンサを設けることができ、電源ラインのＩＲドロッ
プを抑制して電圧を安定化することができる半導体装置
およびその製造方法を提供することである。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、この発明に係る半導体装置は、多層構造の内部配線
層を有し、前記内部配線層の上下２層の配線間に容量素
子を形成した半導体装置において、前記容量素子は、前
記上下２層の配線の少なくとも一方の配線とビアを介し
て導通する電極を有し、且つ、前記上下２層の配線間の
層間絶縁膜中に存在すること、及び前記容量素子を構成
する容量絶縁膜の誘電率は、前記層間絶縁膜の誘電率よ
りも高いこと、前記上下２層の内部配線層は、一方が電
源配線層であり、他方がグランド配線層であって、それ
ぞれ別の層に形成されること、を特徴としている。
め、この発明に係る半導体装置は、多層構造の内部配線
層を有し、前記内部配線層の上下２層の配線間に容量素
子を形成した半導体装置において、前記容量素子は、前
記上下２層の配線の少なくとも一方の配線とビアを介し
て導通する電極を有し、且つ、前記上下２層の配線間の
層間絶縁膜中に存在すること、及び前記容量素子を構成
する容量絶縁膜の誘電率は、前記層間絶縁膜の誘電率よ
りも高いこと、前記上下２層の内部配線層は、一方が電
源配線層であり、他方がグランド配線層であって、それ
ぞれ別の層に形成されること、を特徴としている。
【００１２】上記構成を有することにより、多層構造の
内部配線層を有し、内部配線層の上下２層の配線間に容
量素子を形成した半導体装置において、容量素子は、上
下２層の配線の少なくとも一方の配線とビアを介して導
通する電極を有し、且つ、前記上下２層の配線間の層間
絶縁膜中に存在すること、及び容量素子を構成する容量
絶縁膜の誘電率は、層間絶縁膜の誘電率よりも高いこ
と、上下２層の内部配線層は、一方が電源配線層であ
り、他方がグランド配線層であって、それぞれ別の層に
形成されること、になる。これにより、新たに容量設置
のための専用面積を必要とせずにチップ内部に十分な容
量値のバイパスコンデンサを設けることができ、電源ラ
インのＩＲドロップを抑制して電圧を安定化することが
できる。
内部配線層を有し、内部配線層の上下２層の配線間に容
量素子を形成した半導体装置において、容量素子は、上
下２層の配線の少なくとも一方の配線とビアを介して導
通する電極を有し、且つ、前記上下２層の配線間の層間
絶縁膜中に存在すること、及び容量素子を構成する容量
絶縁膜の誘電率は、層間絶縁膜の誘電率よりも高いこ
と、上下２層の内部配線層は、一方が電源配線層であ
り、他方がグランド配線層であって、それぞれ別の層に
形成されること、になる。これにより、新たに容量設置
のための専用面積を必要とせずにチップ内部に十分な容
量値のバイパスコンデンサを設けることができ、電源ラ
インのＩＲドロップを抑制して電圧を安定化することが
できる。
【００１３】また、この発明に係る半導体装置の製造方
法により、上記半導体装置を製造することができる。
法により、上記半導体装置を製造することができる。
【００１４】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１５】図１は、この発明の実施の形態に係る半導
体装置の内部配線構造を示す平面図である。図１に示す
ように、半導体装置１０は、多層構造の内部配線層を有
しており、例えば、並設された複数の配線からなる上層
配線１１と、上層配線１１の下の層に位置して、上層配
線１１と同様に並設された複数の配線からなる下層配線
１２とが、ほぼ直交した状態で配置されている。
体装置の内部配線構造を示す平面図である。図１に示す
ように、半導体装置１０は、多層構造の内部配線層を有
しており、例えば、並設された複数の配線からなる上層
配線１１と、上層配線１１の下の層に位置して、上層配
線１１と同様に並設された複数の配線からなる下層配線
１２とが、ほぼ直交した状態で配置されている。
【００１６】通常、同一配線層内の電源配線とグランド
（ＧＮＤ）配線とは、電源−ＧＮＤ、電源−ＧＮＤ、と
いうようにセットで交互に配置される。上層配線１１及
び下層配線１２は、電源配線とＧＮＤ配線からなり、上
層と下層が交差していることから、平面で見ると電源配
線とＧＮＤ配線が格子状に配置されてそれらの交差する
部分にビア形成部１３を有している。このビア形成部１
３には、上下層の配線と電気的に接続するビア１４が形
成される。
（ＧＮＤ）配線とは、電源−ＧＮＤ、電源−ＧＮＤ、と
いうようにセットで交互に配置される。上層配線１１及
び下層配線１２は、電源配線とＧＮＤ配線からなり、上
層と下層が交差していることから、平面で見ると電源配
線とＧＮＤ配線が格子状に配置されてそれらの交差する
部分にビア形成部１３を有している。このビア形成部１
３には、上下層の配線と電気的に接続するビア１４が形
成される。
【００１７】そして、複数層の電源−ＧＮＤ配線領域を
有する半導体装置１０の、上層配線１１である電源−Ｇ
ＮＤ配線層と下層配線１２である電源−ＧＮＤ配線層の
間で、電源ラインのＩＲドロップを抑制し電源配線電圧
を安定化させて電源ノイズを低減するための、デカップ
リングキャパシタンスが形成される。
有する半導体装置１０の、上層配線１１である電源−Ｇ
ＮＤ配線層と下層配線１２である電源−ＧＮＤ配線層の
間で、電源ラインのＩＲドロップを抑制し電源配線電圧
を安定化させて電源ノイズを低減するための、デカップ
リングキャパシタンスが形成される。
【００１８】次に、上層配線１１と下層配線１２の間で
デカップリングキャパシタンスを形成する配線プロセス
を、通常プロセスとダマシン（ｄａｍａｓｃｅｎｅ）プ
ロセス（単体或いはデュアル）とに分けて説明する。下
層配線１２の下には、図示しないがトランジスタ等の回
路素子や他の配線層が設けられている。なお、説明は、
層間絶縁膜１５に化学機械研磨（ｃｈｅｍｉｃａｌ ｍ
ｅｃｈａｎｉｃａｌｐｏｌｉｓｈｉｎｇ：ＣＭＰ）をか
けてビア１４が開いた状態から行う。上層配線１１形成
後は、通常の配線プロセスと同様である。 （Ａ）通常配線プロセス （１）キャパシタの電極として下層配線を用いた場合 図２は、キャパシタの電極として下層配線を用いた場合
の半導体装置を示す、図１Ａ−Ａ線に沿う断面図であ
り、図３は、図２の半導体装置の配線プロセスを説明す
る工程断面図である。
デカップリングキャパシタンスを形成する配線プロセス
を、通常プロセスとダマシン（ｄａｍａｓｃｅｎｅ）プ
ロセス（単体或いはデュアル）とに分けて説明する。下
層配線１２の下には、図示しないがトランジスタ等の回
路素子や他の配線層が設けられている。なお、説明は、
層間絶縁膜１５に化学機械研磨（ｃｈｅｍｉｃａｌ ｍ
ｅｃｈａｎｉｃａｌｐｏｌｉｓｈｉｎｇ：ＣＭＰ）をか
けてビア１４が開いた状態から行う。上層配線１１形成
後は、通常の配線プロセスと同様である。 （Ａ）通常配線プロセス （１）キャパシタの電極として下層配線を用いた場合 図２は、キャパシタの電極として下層配線を用いた場合
の半導体装置を示す、図１Ａ−Ａ線に沿う断面図であ
り、図３は、図２の半導体装置の配線プロセスを説明す
る工程断面図である。
【００１９】図２に示すのは、キャパシタの電極として
下層配線を用いた場合であり、上層配線１１と下層配線
１２との間の層間絶縁膜１５中に、ビア１４を介して上
層配線１１に接続された上部電極１６と下層配線１２と
に挟み込まれた容量絶縁膜１７を有している。
下層配線を用いた場合であり、上層配線１１と下層配線
１２との間の層間絶縁膜１５中に、ビア１４を介して上
層配線１１に接続された上部電極１６と下層配線１２と
に挟み込まれた容量絶縁膜１７を有している。
【００２０】図３に示すように、先ず、ＣＭＰにより平
坦化された層間絶縁膜１５（図３（ａ）参照）に、例え
ばスパッタ法により、チタンナイトライド（ＴｉＮ）、
アルミニウム（Ａｌ）、ＴｉＮを順次堆積する。その
後、リソグラフィ工程を経て例えばドライエッチングを
行い、ＴｉＮ−Ａｌ−ＴｉＮ構造の下層配線１２を形成
する（図３（ｂ）参照）。
坦化された層間絶縁膜１５（図３（ａ）参照）に、例え
ばスパッタ法により、チタンナイトライド（ＴｉＮ）、
アルミニウム（Ａｌ）、ＴｉＮを順次堆積する。その
後、リソグラフィ工程を経て例えばドライエッチングを
行い、ＴｉＮ−Ａｌ−ＴｉＮ構造の下層配線１２を形成
する（図３（ｂ）参照）。
【００２１】次に、下層配線１２形成後の層間絶縁膜１
５上に、容量絶縁膜１７を形成する。ここでは、プラズ
マＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓ
ｉｔｉｏｎ）法により、ＳｉＯ2 を堆積させＳｉＯ2 成
膜し、容量絶縁膜１７とする。
５上に、容量絶縁膜１７を形成する。ここでは、プラズ
マＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓ
ｉｔｉｏｎ）法により、ＳｉＯ2 を堆積させＳｉＯ2 成
膜し、容量絶縁膜１７とする。
【００２２】この容量絶縁膜１７としては、酸化膜、窒
化膜、酸化タンタル膜、或いはチタン酸バリウムストロ
ンチウム（ＢＳＴ）膜等の高誘電率膜が用いられる。そ
して、キャパシタの容量を大きくしたいためにできるだ
け薄くすることが望ましく、その限界は、リーク電流
（特に、トンネル電流）で決定され、実膜厚で約０．５
〜２０ｎｍが適当である。
化膜、酸化タンタル膜、或いはチタン酸バリウムストロ
ンチウム（ＢＳＴ）膜等の高誘電率膜が用いられる。そ
して、キャパシタの容量を大きくしたいためにできるだ
け薄くすることが望ましく、その限界は、リーク電流
（特に、トンネル電流）で決定され、実膜厚で約０．５
〜２０ｎｍが適当である。
【００２３】容量絶縁膜１７の成膜後、上部電極１６を
形成するための電極材料膜１６ａとして、例えばスパッ
タ法によりタングステン（Ｗ）を堆積させタングステン
膜を成膜する。この電極材料膜１６ａの膜厚は、この後
に形成される層間絶縁膜１５の平坦化をし易くするた
め、なるべく薄い方が望ましいが、薄すぎると電極の抵
抗が大きくなることから限界があり、実膜厚で約５０〜
５００ｎｍが適当である。
形成するための電極材料膜１６ａとして、例えばスパッ
タ法によりタングステン（Ｗ）を堆積させタングステン
膜を成膜する。この電極材料膜１６ａの膜厚は、この後
に形成される層間絶縁膜１５の平坦化をし易くするた
め、なるべく薄い方が望ましいが、薄すぎると電極の抵
抗が大きくなることから限界があり、実膜厚で約５０〜
５００ｎｍが適当である。
【００２４】その後、リソグラフィ工程を経てレジスト
パターン１８を形成し（図３（ｃ）参照）、このレジス
トパターン１８をマスクとして例えばドライエッチング
を行い、上部電極１６及び上部電極１６に対応する容量
絶縁膜１７を形成する。
パターン１８を形成し（図３（ｃ）参照）、このレジス
トパターン１８をマスクとして例えばドライエッチング
を行い、上部電極１６及び上部電極１６に対応する容量
絶縁膜１７を形成する。
【００２５】次に、上部電極１６形成後、下層の層間絶
縁膜１５上に、更に上層の層間絶縁膜１５を形成する。
ここでは、プラズマＣＶＤ法により、通常のＳｉＯ2 の
比誘電率よりも低い比誘電率を持つ低誘電率（Ｌｏｗ−
ｋ）の絶縁膜、例えばＳｉＯＦ膜を成膜し、層間絶縁膜
１５とする。その後、層間絶縁膜１５にＣＭＰをかけ平
坦化する（図３（ｄ）参照）。ＣＭＰによる平坦化の
後、リソグラフィ工程を経て例えばドライエッチングを
行い、層間絶縁膜１５に、上部電極１６に達するビア１
４を開口し、その後、ビア１４を導電体で完全に埋める
（図３（ｅ）参照）。このビア１４は、例えば、最小寸
法径の孔を接続対象である電極面に対して複数個開け
る、鋲打ちにより形成される。
縁膜１５上に、更に上層の層間絶縁膜１５を形成する。
ここでは、プラズマＣＶＤ法により、通常のＳｉＯ2 の
比誘電率よりも低い比誘電率を持つ低誘電率（Ｌｏｗ−
ｋ）の絶縁膜、例えばＳｉＯＦ膜を成膜し、層間絶縁膜
１５とする。その後、層間絶縁膜１５にＣＭＰをかけ平
坦化する（図３（ｄ）参照）。ＣＭＰによる平坦化の
後、リソグラフィ工程を経て例えばドライエッチングを
行い、層間絶縁膜１５に、上部電極１６に達するビア１
４を開口し、その後、ビア１４を導電体で完全に埋める
（図３（ｅ）参照）。このビア１４は、例えば、最小寸
法径の孔を接続対象である電極面に対して複数個開け
る、鋲打ちにより形成される。
【００２６】その後、下層配線１２と同様に、例えばス
パッタ法により、ＴｉＮ、Ａｌ、ＴｉＮを順次堆積し、
リソグラフィ工程を経て例えばドライエッチングを行
い、ＴｉＮ−Ａｌ−ＴｉＮ構造の上層配線１１を形成す
る（図２参照）。
パッタ法により、ＴｉＮ、Ａｌ、ＴｉＮを順次堆積し、
リソグラフィ工程を経て例えばドライエッチングを行
い、ＴｉＮ−Ａｌ−ＴｉＮ構造の上層配線１１を形成す
る（図２参照）。
【００２７】従って、下部電極としての下層配線１２の
上に容量絶縁膜１７を挟み込んだ上部電極１６が形成さ
れ、上層配線１１と下層配線１２との間にデカップリン
グキャパシタンスが形成される。 （２）キャパシタの電極として配線を用いない場合 図４は、キャパシタの電極として配線を用いない場合の
半導体装置を示す、図１Ａ−Ａ線に沿う断面図である。
図５は、図４の半導体装置の配線プロセスを説明する工
程断面図（その１）であり、図６は、図４の半導体装置
の配線プロセスを説明する工程断面図（その２）であ
る。
上に容量絶縁膜１７を挟み込んだ上部電極１６が形成さ
れ、上層配線１１と下層配線１２との間にデカップリン
グキャパシタンスが形成される。 （２）キャパシタの電極として配線を用いない場合 図４は、キャパシタの電極として配線を用いない場合の
半導体装置を示す、図１Ａ−Ａ線に沿う断面図である。
図５は、図４の半導体装置の配線プロセスを説明する工
程断面図（その１）であり、図６は、図４の半導体装置
の配線プロセスを説明する工程断面図（その２）であ
る。
【００２８】図４に示すのは、キャパシタの電極として
配線を用いない場合であり、上層配線１１と下層配線１
２との間の層間絶縁膜１５中に、それぞれビア１４を介
して、上層配線１１に接続された上部電極１６及び下層
配線１２に接続された下部電極１９を有し、両電極１
６，１９間に容量絶縁膜１７が挟み込まれている。
配線を用いない場合であり、上層配線１１と下層配線１
２との間の層間絶縁膜１５中に、それぞれビア１４を介
して、上層配線１１に接続された上部電極１６及び下層
配線１２に接続された下部電極１９を有し、両電極１
６，１９間に容量絶縁膜１７が挟み込まれている。
【００２９】図５及び図６に示すように、先ず、ＣＭＰ
により平坦化された層間絶縁膜１５（図５（ａ）参照）
に、ＴｉＮ−Ａｌ−ＴｉＮ構造の下層配線１２を形成す
る（図５（ｂ）参照）。ここまでの工程は、上述した
（１）キャパシタの電極として下層配線を用いる場合と
同様である（図３参照）。
により平坦化された層間絶縁膜１５（図５（ａ）参照）
に、ＴｉＮ−Ａｌ−ＴｉＮ構造の下層配線１２を形成す
る（図５（ｂ）参照）。ここまでの工程は、上述した
（１）キャパシタの電極として下層配線を用いる場合と
同様である（図３参照）。
【００３０】次に、下層配線１２形成後の層間絶縁膜１
５上に、更に層間絶縁膜１５を形成する。ここでは、プ
ラズマＣＶＤ法により、通常のＳｉＯ2 の比誘電率より
も低い比誘電率を持つ低誘電率（Ｌｏｗ−ｋ）の絶縁
膜、例えばＳｉＯＦ膜を成膜し、層間絶縁膜１５とす
る。その後、堆積した層間絶縁膜１５にＣＭＰをかけ平
坦化する。ＣＭＰによる平坦化の後、リソグラフィ工程
を経て例えばドライエッチングを行い、層間絶縁膜１５
に、下層配線１２に達するビア１４を開口し、その後、
ビア１４を導電体で完全に埋める（図５（ｃ）参照）。
５上に、更に層間絶縁膜１５を形成する。ここでは、プ
ラズマＣＶＤ法により、通常のＳｉＯ2 の比誘電率より
も低い比誘電率を持つ低誘電率（Ｌｏｗ−ｋ）の絶縁
膜、例えばＳｉＯＦ膜を成膜し、層間絶縁膜１５とす
る。その後、堆積した層間絶縁膜１５にＣＭＰをかけ平
坦化する。ＣＭＰによる平坦化の後、リソグラフィ工程
を経て例えばドライエッチングを行い、層間絶縁膜１５
に、下層配線１２に達するビア１４を開口し、その後、
ビア１４を導電体で完全に埋める（図５（ｃ）参照）。
【００３１】その後、下部電極１９を形成するための電
極材料膜１９ａとして、例えばスパッタ法によりタング
ステン膜を成膜する。この電極材料膜１９ａの膜厚は、
この後に形成される層間絶縁膜１５の平坦化をし易くす
るため、なるべく薄い方が望ましいが、薄すぎると電極
の抵抗が大きくなることから限界があり、実膜厚で約５
０〜５００ｎｍが適当である。
極材料膜１９ａとして、例えばスパッタ法によりタング
ステン膜を成膜する。この電極材料膜１９ａの膜厚は、
この後に形成される層間絶縁膜１５の平坦化をし易くす
るため、なるべく薄い方が望ましいが、薄すぎると電極
の抵抗が大きくなることから限界があり、実膜厚で約５
０〜５００ｎｍが適当である。
【００３２】次に、電極材料膜１９ａの上に、容量絶縁
膜１７を形成する。ここでは、プラズマＣＶＤ法によ
り、ＳｉＯ2 膜を成膜し、容量絶縁膜１７とする。この
容量絶縁膜１７としては、酸化膜、窒化膜、酸化タンタ
ル膜、或いはチタン酸バリウムストロンチウム（ＢＳ
Ｔ）膜等の高誘電率膜が用いられる。そして、キャパシ
タの容量を大きくしたいためにできるだけ薄くすること
が望ましく、その限界は、リーク電流（特に、トンネル
電流）で決定され、実膜厚で約０．５〜２０ｎｍが適当
である。
膜１７を形成する。ここでは、プラズマＣＶＤ法によ
り、ＳｉＯ2 膜を成膜し、容量絶縁膜１７とする。この
容量絶縁膜１７としては、酸化膜、窒化膜、酸化タンタ
ル膜、或いはチタン酸バリウムストロンチウム（ＢＳ
Ｔ）膜等の高誘電率膜が用いられる。そして、キャパシ
タの容量を大きくしたいためにできるだけ薄くすること
が望ましく、その限界は、リーク電流（特に、トンネル
電流）で決定され、実膜厚で約０．５〜２０ｎｍが適当
である。
【００３３】容量絶縁膜１７の成膜後、上部電極１６を
形成するための電極材料膜１６ａとして、例えばスパッ
タ法によりタングステン膜を成膜し、下部電極１９との
間に容量絶縁膜１７を挟み込む。この電極材料膜１６ａ
の膜厚は、この後に形成される層間絶縁膜１５の平坦化
をし易くするため、なるべく薄い方が望ましいが、薄す
ぎると電極の抵抗が大きくなることから限界があり、実
膜厚で約５０〜５００ｎｍが適当である。
形成するための電極材料膜１６ａとして、例えばスパッ
タ法によりタングステン膜を成膜し、下部電極１９との
間に容量絶縁膜１７を挟み込む。この電極材料膜１６ａ
の膜厚は、この後に形成される層間絶縁膜１５の平坦化
をし易くするため、なるべく薄い方が望ましいが、薄す
ぎると電極の抵抗が大きくなることから限界があり、実
膜厚で約５０〜５００ｎｍが適当である。
【００３４】このような、下部電極１９用の電極材料膜
１９ａ、容量絶縁膜１７、及び上部電極１６用の電極材
料膜１６ａからなる三層構造を形成した後、リソグラフ
ィ工程を経てレジストパターン１８を形成し（図６
（ｄ）参照）、このレジストパターン１８をマスクとし
て例えばドライエッチングを行い、下部電極１９、下部
電極１９に対応する容量絶縁膜１７、及び上部電極１６
を形成する。
１９ａ、容量絶縁膜１７、及び上部電極１６用の電極材
料膜１６ａからなる三層構造を形成した後、リソグラフ
ィ工程を経てレジストパターン１８を形成し（図６
（ｄ）参照）、このレジストパターン１８をマスクとし
て例えばドライエッチングを行い、下部電極１９、下部
電極１９に対応する容量絶縁膜１７、及び上部電極１６
を形成する。
【００３５】次に、両電極１６，１９形成後、下層の層
間絶縁膜１５上に、更に上層の層間絶縁膜１５を形成す
る。ここでは、プラズマＣＶＤ法により、通常のＳｉＯ
2 の比誘電率よりも低い比誘電率を持つ低誘電率（Ｌｏ
ｗ−ｋ）の絶縁膜、例えばＳｉＯＦ膜を成膜し、層間絶
縁膜１５とする。その後、層間絶縁膜１５にＣＭＰをか
け平坦化する（図６（ｅ）参照）。ＣＭＰによる平坦化
後、リソグラフィ工程を経て例えばドライエッチングを
行い、層間絶縁膜１５に、上部電極１６に達するビア１
４を開口し、その後、ビア１４を導電体で完全に埋める
（図６（ｆ）参照）。
間絶縁膜１５上に、更に上層の層間絶縁膜１５を形成す
る。ここでは、プラズマＣＶＤ法により、通常のＳｉＯ
2 の比誘電率よりも低い比誘電率を持つ低誘電率（Ｌｏ
ｗ−ｋ）の絶縁膜、例えばＳｉＯＦ膜を成膜し、層間絶
縁膜１５とする。その後、層間絶縁膜１５にＣＭＰをか
け平坦化する（図６（ｅ）参照）。ＣＭＰによる平坦化
後、リソグラフィ工程を経て例えばドライエッチングを
行い、層間絶縁膜１５に、上部電極１６に達するビア１
４を開口し、その後、ビア１４を導電体で完全に埋める
（図６（ｆ）参照）。
【００３６】その後、下層配線１２と同様に、例えばス
パッタ法により、ＴｉＮ、Ａｌ、ＴｉＮを順次堆積し、
リソグラフィ工程を経て例えばドライエッチングを行
い、ＴｉＮ−Ａｌ−ＴｉＮ構造の上層配線１１を形成す
る（図４参照）。
パッタ法により、ＴｉＮ、Ａｌ、ＴｉＮを順次堆積し、
リソグラフィ工程を経て例えばドライエッチングを行
い、ＴｉＮ−Ａｌ−ＴｉＮ構造の上層配線１１を形成す
る（図４参照）。
【００３７】従って、下部電極１９の上に容量絶縁膜１
７を挟み込んだ上部電極１６が形成され、上層配線１１
と下層配線１２との間にデカップリングキャパシタンス
が形成される。このようにして、上層配線１１と下層配
線１２の間の中間に、キャパシタを構成することができ
る。 （３）キャパシタの電極として上層配線を用いる場合 図７は、キャパシタの電極として上層配線を用いる場合
の半導体装置を示す、図１Ａ−Ａ線に沿う断面図であ
る。図８は、図７の半導体装置の配線プロセスを説明す
る工程断面図（その１）であり、図９は、図７の半導体
装置の配線プロセスを説明する工程断面図（その２）で
ある。
７を挟み込んだ上部電極１６が形成され、上層配線１１
と下層配線１２との間にデカップリングキャパシタンス
が形成される。このようにして、上層配線１１と下層配
線１２の間の中間に、キャパシタを構成することができ
る。 （３）キャパシタの電極として上層配線を用いる場合 図７は、キャパシタの電極として上層配線を用いる場合
の半導体装置を示す、図１Ａ−Ａ線に沿う断面図であ
る。図８は、図７の半導体装置の配線プロセスを説明す
る工程断面図（その１）であり、図９は、図７の半導体
装置の配線プロセスを説明する工程断面図（その２）で
ある。
【００３８】図７に示すのは、キャパシタの電極として
上層配線を用いる場合であり、上層配線１１と下層配線
１２との間の層間絶縁膜１５中に、ビア１４を介して下
層配線１２に接続された下部電極１９と上層配線１１と
に挟み込まれた容量絶縁膜１７を有している。
上層配線を用いる場合であり、上層配線１１と下層配線
１２との間の層間絶縁膜１５中に、ビア１４を介して下
層配線１２に接続された下部電極１９と上層配線１１と
に挟み込まれた容量絶縁膜１７を有している。
【００３９】図８及び図９に示すように、ＣＭＰにより
平坦化された層間絶縁膜１５（図８（ａ）参照）に、Ｔ
ｉＮ−Ａｌ−ＴｉＮ構造の下層配線１２を形成し（図８
（ｂ）参照）、低誘電率（Ｌｏｗ−ｋ）の層間絶縁膜１
５を成膜してＣＭＰをかけ平坦化した後、ビア１４を開
口して導電体を埋設する（図８（ｃ）参照）。
平坦化された層間絶縁膜１５（図８（ａ）参照）に、Ｔ
ｉＮ−Ａｌ−ＴｉＮ構造の下層配線１２を形成し（図８
（ｂ）参照）、低誘電率（Ｌｏｗ−ｋ）の層間絶縁膜１
５を成膜してＣＭＰをかけ平坦化した後、ビア１４を開
口して導電体を埋設する（図８（ｃ）参照）。
【００４０】その後、下部電極１９用の電極材料膜１９
ａ、容量絶縁膜１７、及びエッチングストッパにする上
部電極１６用の電極材料膜１６ａからなる三層構造を形
成し、リソグラフィ工程を経てレジストパターン１８を
形成した（図９（ｄ）参照）後、例えばドライエッチン
グを行い、下部電極１９、下部電極１９に対応する容量
絶縁膜１７、及び上部電極１６を形成し、低誘電率（Ｌ
ｏｗ−ｋ）の層間絶縁膜１５を成膜する。ここまでの工
程は、上述した（２）キャパシタの電極として配線を用
いない場合と同様である（図５及び図６参照）。
ａ、容量絶縁膜１７、及びエッチングストッパにする上
部電極１６用の電極材料膜１６ａからなる三層構造を形
成し、リソグラフィ工程を経てレジストパターン１８を
形成した（図９（ｄ）参照）後、例えばドライエッチン
グを行い、下部電極１９、下部電極１９に対応する容量
絶縁膜１７、及び上部電極１６を形成し、低誘電率（Ｌ
ｏｗ−ｋ）の層間絶縁膜１５を成膜する。ここまでの工
程は、上述した（２）キャパシタの電極として配線を用
いない場合と同様である（図５及び図６参照）。
【００４１】次に、層間絶縁膜１５にＣＭＰをかけ、上
部電極１６の上を実膜厚で約５０〜１００ｎｍ程度に平
坦化する（図９（ｅ）参照）。ＣＭＰによる平坦化後、
リソグラフィ工程を経て上部電極１６をエッチングスト
ッパとして、例えばドライエッチングを行い、層間絶縁
膜１５から上部電極１６の上部を露出（頭出し）させる
（図９（ｆ）参照）。
部電極１６の上を実膜厚で約５０〜１００ｎｍ程度に平
坦化する（図９（ｅ）参照）。ＣＭＰによる平坦化後、
リソグラフィ工程を経て上部電極１６をエッチングスト
ッパとして、例えばドライエッチングを行い、層間絶縁
膜１５から上部電極１６の上部を露出（頭出し）させる
（図９（ｆ）参照）。
【００４２】その後、下層配線１２と同様に、例えばス
パッタ法により、ＴｉＮ、Ａｌ、ＴｉＮを順次堆積し、
リソグラフィ工程を経て例えばドライエッチングを行
い、ＴｉＮ−Ａｌ−ＴｉＮ構造の上層配線１１を形成す
る（図７参照）。
パッタ法により、ＴｉＮ、Ａｌ、ＴｉＮを順次堆積し、
リソグラフィ工程を経て例えばドライエッチングを行
い、ＴｉＮ−Ａｌ−ＴｉＮ構造の上層配線１１を形成す
る（図７参照）。
【００４３】従って、上部電極１６としての上層配線１
１の間に容量絶縁膜１７を挟み込んだ下部電極１９が形
成され、上層配線１１と下層配線１２との間にデカップ
リングキャパシタンスが形成される。 （Ｂ）ダマシン配線プロセス （１）キャパシタの電極として下層配線を用いた場合 図１０は、ダマシン配線プロセスにおいてキャパシタの
電極として下層配線を用いた場合の半導体装置を示す、
図１Ｂ−Ｂ線に沿う断面図である。図１１は、図１０の
半導体装置の配線プロセスを説明する工程断面図（その
１）であり、図１２は、図１０の半導体装置の配線プロ
セスを説明する工程断面図（その２）である。
１の間に容量絶縁膜１７を挟み込んだ下部電極１９が形
成され、上層配線１１と下層配線１２との間にデカップ
リングキャパシタンスが形成される。 （Ｂ）ダマシン配線プロセス （１）キャパシタの電極として下層配線を用いた場合 図１０は、ダマシン配線プロセスにおいてキャパシタの
電極として下層配線を用いた場合の半導体装置を示す、
図１Ｂ−Ｂ線に沿う断面図である。図１１は、図１０の
半導体装置の配線プロセスを説明する工程断面図（その
１）であり、図１２は、図１０の半導体装置の配線プロ
セスを説明する工程断面図（その２）である。
【００４４】図１０に示すのは、キャパシタの電極とし
て下層配線を用いた場合であり、上層配線１１と下層配
線１２との間の、窒化膜（ＳｉＮ）２０ａを挟んで形成
された低誘電率（Ｌｏｗ−ｋ）の層間絶縁膜１５中に、
ビア１４を介して上層配線１１に接続された上部電極１
６と下層配線１２とに挟み込まれた容量絶縁膜１７を有
している。
て下層配線を用いた場合であり、上層配線１１と下層配
線１２との間の、窒化膜（ＳｉＮ）２０ａを挟んで形成
された低誘電率（Ｌｏｗ−ｋ）の層間絶縁膜１５中に、
ビア１４を介して上層配線１１に接続された上部電極１
６と下層配線１２とに挟み込まれた容量絶縁膜１７を有
している。
【００４５】図１１及び図１２に示すように、ＣＭＰに
より平坦化された層間絶縁膜１５（図１１（ａ）参照）
に、通常のダマシンプロセスを経て下層配線１２を形成
する（図１１（ｂ）参照）。このダマシンプロセスは、
先ず、層間絶縁膜１５上にエッチングストッパ用の窒化
膜（ＳｉＮ）２０ｂを成膜し、この窒化膜２０ｂの上に
更に層間絶縁膜を成膜する。次に、この層間絶縁膜の上
に配線溝を形成し、この配線溝に例えば銅（Ｃｕ）を埋
め込んだ後、ＣＭＰをかける。これにより、埋め込み下
層配線１２が形成される。
より平坦化された層間絶縁膜１５（図１１（ａ）参照）
に、通常のダマシンプロセスを経て下層配線１２を形成
する（図１１（ｂ）参照）。このダマシンプロセスは、
先ず、層間絶縁膜１５上にエッチングストッパ用の窒化
膜（ＳｉＮ）２０ｂを成膜し、この窒化膜２０ｂの上に
更に層間絶縁膜を成膜する。次に、この層間絶縁膜の上
に配線溝を形成し、この配線溝に例えば銅（Ｃｕ）を埋
め込んだ後、ＣＭＰをかける。これにより、埋め込み下
層配線１２が形成される。
【００４６】下層配線１２の形成後、容量絶縁膜１７を
形成した上に更に電極材料膜１６ａを成膜し、レジスト
パターン１８を形成して（図１１（ｃ）参照）例えばド
ライエッチングを行い、上部電極１６及び上部電極１６
に対応する容量絶縁膜１７を形成する。
形成した上に更に電極材料膜１６ａを成膜し、レジスト
パターン１８を形成して（図１１（ｃ）参照）例えばド
ライエッチングを行い、上部電極１６及び上部電極１６
に対応する容量絶縁膜１７を形成する。
【００４７】次に、上部電極１６形成後、下層の層間絶
縁膜１５上に、更に上層の層間絶縁膜１５を成膜する。
ここでは、プラズマＣＶＤ法により、通常のＳｉＯ2 の
比誘電率よりも低い比誘電率を持つ低誘電率（Ｌｏｗ−
ｋ）の絶縁膜、例えばＳｉＯＦ膜を成膜し、層間絶縁膜
１５とする。その後、層間絶縁膜１５にＣＭＰをかけて
平坦化する。層間絶縁膜１５が平坦になったところで、
エッチングストッパとして機能する例えば窒化膜２０ａ
を薄く成膜し、更に、窒化膜２０ａの上に層間絶縁膜１
５を成膜する（図１１（ｄ）参照）。
縁膜１５上に、更に上層の層間絶縁膜１５を成膜する。
ここでは、プラズマＣＶＤ法により、通常のＳｉＯ2 の
比誘電率よりも低い比誘電率を持つ低誘電率（Ｌｏｗ−
ｋ）の絶縁膜、例えばＳｉＯＦ膜を成膜し、層間絶縁膜
１５とする。その後、層間絶縁膜１５にＣＭＰをかけて
平坦化する。層間絶縁膜１５が平坦になったところで、
エッチングストッパとして機能する例えば窒化膜２０ａ
を薄く成膜し、更に、窒化膜２０ａの上に層間絶縁膜１
５を成膜する（図１１（ｄ）参照）。
【００４８】その後、デュアルダマシンプロセスを経て
埋め込み配線を形成する。即ち、リソグラフィ工程を経
て例えばドライエッチングを行い、窒化膜２０ａを挟ん
だ上下の両層間絶縁膜１５，１５に、上部電極１６に達
するビア２１を開口する（図１２（ｅ）参照）。
埋め込み配線を形成する。即ち、リソグラフィ工程を経
て例えばドライエッチングを行い、窒化膜２０ａを挟ん
だ上下の両層間絶縁膜１５，１５に、上部電極１６に達
するビア２１を開口する（図１２（ｅ）参照）。
【００４９】つまり、窒化膜２０ａと窒化膜２０ａ上層
の層間絶縁膜１５に、ビア２１を含み窒化膜２０ａに達
する配線溝２２、及びビア２１を含まず窒化膜２０ａに
達する配線溝２３を開け（図１２（ｆ）参照）、その
後、層間絶縁膜１５上に、バリアメタル層形成後、例え
ば銅（Ｃｕ）やタンタル（Ｔａ）或いはタンタルナイト
ライド（ＴａＮ）等又はその積層膜を堆積して金属膜２
４を形成し、配線溝２２，２３内に金属膜２４を埋め込
む（図１２（ｇ）参照）。その後、上部の不要な金属膜
２４をＣＭＰにより除去し、上層配線１１としての埋め
込み配線を形成する（図１０参照）。
の層間絶縁膜１５に、ビア２１を含み窒化膜２０ａに達
する配線溝２２、及びビア２１を含まず窒化膜２０ａに
達する配線溝２３を開け（図１２（ｆ）参照）、その
後、層間絶縁膜１５上に、バリアメタル層形成後、例え
ば銅（Ｃｕ）やタンタル（Ｔａ）或いはタンタルナイト
ライド（ＴａＮ）等又はその積層膜を堆積して金属膜２
４を形成し、配線溝２２，２３内に金属膜２４を埋め込
む（図１２（ｇ）参照）。その後、上部の不要な金属膜
２４をＣＭＰにより除去し、上層配線１１としての埋め
込み配線を形成する（図１０参照）。
【００５０】従って、下部電極としての下層配線１２と
の間に容量絶縁膜１７が挟み込まれた上部電極１６が形
成され、上層配線１１と下層配線１２との間にデカップ
リングキャパシタンスが形成される。 （２）キャパシタの電極として配線を用いない場合 図１３は、ダマシン配線プロセスにおいてキャパシタの
電極として配線を用いない場合の半導体装置を示す、図
１Ｂ−Ｂ線に沿う断面図である。図１４は、図１３の半
導体装置の配線プロセスを説明する工程断面図（その
１）であり、図１５は、図１３の半導体装置の配線プロ
セスを説明する工程断面図（その２）である。
の間に容量絶縁膜１７が挟み込まれた上部電極１６が形
成され、上層配線１１と下層配線１２との間にデカップ
リングキャパシタンスが形成される。 （２）キャパシタの電極として配線を用いない場合 図１３は、ダマシン配線プロセスにおいてキャパシタの
電極として配線を用いない場合の半導体装置を示す、図
１Ｂ−Ｂ線に沿う断面図である。図１４は、図１３の半
導体装置の配線プロセスを説明する工程断面図（その
１）であり、図１５は、図１３の半導体装置の配線プロ
セスを説明する工程断面図（その２）である。
【００５１】図１３に示すのは、キャパシタの電極とし
て配線を用いない場合であり、上層配線１１と下層配線
１２との間の層間絶縁膜１５中に、それぞれビア１４を
介して、上層配線１１に接続された上部電極１６及び下
層配線１２に接続された下部電極１９を有し、両電極１
６，１９間に容量絶縁膜１７が挟み込まれている。
て配線を用いない場合であり、上層配線１１と下層配線
１２との間の層間絶縁膜１５中に、それぞれビア１４を
介して、上層配線１１に接続された上部電極１６及び下
層配線１２に接続された下部電極１９を有し、両電極１
６，１９間に容量絶縁膜１７が挟み込まれている。
【００５２】図１４及び図１５に示すように、層間絶縁
膜１５に、上述したダマシンプロセスを経て下層配線１
２を形成し（図１４（ａ）参照）、ビア１４を開口埋設
する（図１４（ｂ）参照）。
膜１５に、上述したダマシンプロセスを経て下層配線１
２を形成し（図１４（ａ）参照）、ビア１４を開口埋設
する（図１４（ｂ）参照）。
【００５３】その後、下部電極１９用の電極材料膜１９
ａ、容量絶縁膜１７、及び上部電極１６用の電極材料膜
１６ａからなる三層構造を形成し、リソグラフィ工程を
経てレジストパターン１８を形成した（図１４（ｃ）参
照）後、例えばドライエッチングを行い、下部電極１
９、下部電極１９に対応する容量絶縁膜１７、及び上部
電極１６を形成し、低誘電率（Ｌｏｗ−ｋ）の層間絶縁
膜１５を成膜する。
ａ、容量絶縁膜１７、及び上部電極１６用の電極材料膜
１６ａからなる三層構造を形成し、リソグラフィ工程を
経てレジストパターン１８を形成した（図１４（ｃ）参
照）後、例えばドライエッチングを行い、下部電極１
９、下部電極１９に対応する容量絶縁膜１７、及び上部
電極１６を形成し、低誘電率（Ｌｏｗ−ｋ）の層間絶縁
膜１５を成膜する。
【００５４】次に、下部電極１９、容量絶縁膜１７及び
上部電極１６を形成した後、下層の層間絶縁膜１５上
に、更に上層の層間絶縁膜１５を成膜し平坦化した後、
エッチングストッパ用の窒化膜２０ａを成膜し、その上
に層間絶縁膜１５を成膜する（図１５（ｄ）参照）。こ
の工程は、上述した（Ｂ）ダマシン配線プロセスの
（１）キャパシタの電極として下層配線を用いる場合と
同様である（図１１（ｄ）参照）。
上部電極１６を形成した後、下層の層間絶縁膜１５上
に、更に上層の層間絶縁膜１５を成膜し平坦化した後、
エッチングストッパ用の窒化膜２０ａを成膜し、その上
に層間絶縁膜１５を成膜する（図１５（ｄ）参照）。こ
の工程は、上述した（Ｂ）ダマシン配線プロセスの
（１）キャパシタの電極として下層配線を用いる場合と
同様である（図１１（ｄ）参照）。
【００５５】その後、デュアルダマシンプロセスを経て
埋め込み配線を形成する。即ち、リソグラフィ工程を経
て例えばドライエッチングを行い、窒化膜２０ａを挟ん
だ上下の両層間絶縁膜１５，１５に、上部電極１６に達
するビア２１を開口する（図１５（ｅ）参照）。
埋め込み配線を形成する。即ち、リソグラフィ工程を経
て例えばドライエッチングを行い、窒化膜２０ａを挟ん
だ上下の両層間絶縁膜１５，１５に、上部電極１６に達
するビア２１を開口する（図１５（ｅ）参照）。
【００５６】つまり、窒化膜２０ａと窒化膜２０ａ上層
の層間絶縁膜１５に、ビア２１を含み窒化膜２０ａに達
する配線溝２２、及びビア２１を含まず窒化膜２０ａに
達する配線溝２３を開け（図１５（ｆ）参照）、その
後、層間絶縁膜１５上に、バリアメタル層形成後、例え
ば銅（Ｃｕ）を堆積して金属膜２４を形成し、配線溝２
２，２３内に金属膜２４を埋め込む（図１５（ｇ）参
照）。その後、上部の不要な金属膜２４をＣＭＰにより
除去し、上層配線１１としての埋め込み配線を形成する
（図１３参照）。
の層間絶縁膜１５に、ビア２１を含み窒化膜２０ａに達
する配線溝２２、及びビア２１を含まず窒化膜２０ａに
達する配線溝２３を開け（図１５（ｆ）参照）、その
後、層間絶縁膜１５上に、バリアメタル層形成後、例え
ば銅（Ｃｕ）を堆積して金属膜２４を形成し、配線溝２
２，２３内に金属膜２４を埋め込む（図１５（ｇ）参
照）。その後、上部の不要な金属膜２４をＣＭＰにより
除去し、上層配線１１としての埋め込み配線を形成する
（図１３参照）。
【００５７】従って、下部電極１９と上部電極１６との
間に容量絶縁膜１７が挟み込まれ、上層配線１１と下層
配線１２との間にデカップリングキャパシタンスが形成
される。この場合、上層配線１１と下層配線１２の間の
中間に、キャパシタを構成することができる。 （３）キャパシタの電極として上層配線を用いる場合 図１６は、ダマシン配線プロセスにおいてキャパシタの
電極として上層配線を用いる場合の半導体装置を示す、
図１Ｂ−Ｂ線に沿う断面図である。図１７は、図１６の
半導体装置の配線プロセスを説明する工程断面図（その
１）であり、図１８は、図１６の半導体装置の配線プロ
セスを説明する工程断面図（その２）である。
間に容量絶縁膜１７が挟み込まれ、上層配線１１と下層
配線１２との間にデカップリングキャパシタンスが形成
される。この場合、上層配線１１と下層配線１２の間の
中間に、キャパシタを構成することができる。 （３）キャパシタの電極として上層配線を用いる場合 図１６は、ダマシン配線プロセスにおいてキャパシタの
電極として上層配線を用いる場合の半導体装置を示す、
図１Ｂ−Ｂ線に沿う断面図である。図１７は、図１６の
半導体装置の配線プロセスを説明する工程断面図（その
１）であり、図１８は、図１６の半導体装置の配線プロ
セスを説明する工程断面図（その２）である。
【００５８】図１６に示すのは、キャパシタの電極とし
て上層配線を用いる場合であり、上層配線１１と下層配
線１２との間の層間絶縁膜１５中に、ビア１４を介して
下層配線１２に接続された下部電極１９と上層配線１１
とに挟み込まれた容量絶縁膜１７を有している。
て上層配線を用いる場合であり、上層配線１１と下層配
線１２との間の層間絶縁膜１５中に、ビア１４を介して
下層配線１２に接続された下部電極１９と上層配線１１
とに挟み込まれた容量絶縁膜１７を有している。
【００５９】図１７及び図１８に示すように、層間絶縁
膜１５に、上述したダマシンプロセスを経て下層配線１
２を形成し（図１７（ａ）参照）、ビア１４を開口埋設
する（図１７（ｂ）参照）。
膜１５に、上述したダマシンプロセスを経て下層配線１
２を形成し（図１７（ａ）参照）、ビア１４を開口埋設
する（図１７（ｂ）参照）。
【００６０】その後、下部電極１９用の電極材料膜１９
ａ、容量絶縁膜１７、及び上部電極１６用の電極材料膜
１６ａからなる三層構造を形成し、リソグラフィ工程を
経てレジストパターン１８を形成した（図１７（ｃ）参
照）後、例えばドライエッチングを行い、下部電極１
９、下部電極１９に対応する容量絶縁膜１７、及び上部
電極１６を形成し、低誘電率（Ｌｏｗ−ｋ）の層間絶縁
膜１５を成膜する。
ａ、容量絶縁膜１７、及び上部電極１６用の電極材料膜
１６ａからなる三層構造を形成し、リソグラフィ工程を
経てレジストパターン１８を形成した（図１７（ｃ）参
照）後、例えばドライエッチングを行い、下部電極１
９、下部電極１９に対応する容量絶縁膜１７、及び上部
電極１６を形成し、低誘電率（Ｌｏｗ−ｋ）の層間絶縁
膜１５を成膜する。
【００６１】次に、下部電極１９、容量絶縁膜１７及び
上部電極１６を形成した後の層間絶縁膜１５上に、更に
層間絶縁膜１５を成膜し平坦化した後、エッチングスト
ッパ用の窒化膜２０ａを成膜し、その上に層間絶縁膜１
５を成膜する（図１８（ｄ）参照）。ここまでの工程
は、上述した（Ｂ）ダマシン配線プロセスの（２）キャ
パシタの電極として配線を用いない場合と同様である。
上部電極１６を形成した後の層間絶縁膜１５上に、更に
層間絶縁膜１５を成膜し平坦化した後、エッチングスト
ッパ用の窒化膜２０ａを成膜し、その上に層間絶縁膜１
５を成膜する（図１８（ｄ）参照）。ここまでの工程
は、上述した（Ｂ）ダマシン配線プロセスの（２）キャ
パシタの電極として配線を用いない場合と同様である。
【００６２】その後、ダマシンプロセスを経て埋め込み
配線を形成する。即ち、上部電極１６上層の層間絶縁膜
１５、窒化膜２０ａ及び窒化膜２０ａの上層の層間絶縁
膜１５に、上部電極１６に達して上部電極１６を露出
（頭出し）させる配線孔２５を開けた（図１８（ｅ）参
照）後、窒化膜２０ａに達する配線溝２３を開ける（図
１８（ｆ）参照）。
配線を形成する。即ち、上部電極１６上層の層間絶縁膜
１５、窒化膜２０ａ及び窒化膜２０ａの上層の層間絶縁
膜１５に、上部電極１６に達して上部電極１６を露出
（頭出し）させる配線孔２５を開けた（図１８（ｅ）参
照）後、窒化膜２０ａに達する配線溝２３を開ける（図
１８（ｆ）参照）。
【００６３】なお、この場合、２回の開孔工程を必要と
しているが、層間絶縁膜１５のＣＭＰ工程において、上
部電極１６を露出（頭出し）させることができれば、１
回の開孔工程（図１８（ｅ）参照）のみでよい。
しているが、層間絶縁膜１５のＣＭＰ工程において、上
部電極１６を露出（頭出し）させることができれば、１
回の開孔工程（図１８（ｅ）参照）のみでよい。
【００６４】その後、配線溝２３及び配線孔２５内に金
属膜２４を埋め込んだ（図１８（ｇ）参照）後、上部の
不要な金属膜２４をＣＭＰにより除去し、上層配線１１
としての埋め込み配線を形成する（図１６参照）。
属膜２４を埋め込んだ（図１８（ｇ）参照）後、上部の
不要な金属膜２４をＣＭＰにより除去し、上層配線１１
としての埋め込み配線を形成する（図１６参照）。
【００６５】従って、上部電極１６としての上層配線１
１と下部電極１９との間に容量絶縁膜１７が挟み込ま
れ、上層配線１１と下層配線１２との間にデカップリン
グキャパシタンスが形成される。
１と下部電極１９との間に容量絶縁膜１７が挟み込ま
れ、上層配線１１と下層配線１２との間にデカップリン
グキャパシタンスが形成される。
【００６６】上述した各例において、容量絶縁膜１７及
び電極１６，１９（配線１１，１２）の材料としては、
各種薄膜形成方法に応じ以下のものを用いることができ
る。
び電極１６，１９（配線１１，１２）の材料としては、
各種薄膜形成方法に応じ以下のものを用いることができ
る。
【００６７】容量絶縁膜として、Ｓｉ3 Ｎ4 ，ＳｉＯ2
（プラズマＣＶＤ等のＣＶＤ）、Ｔａ2 Ｏ5 （Ｐ（ｐｈ
ｙｓｉｃａｌ）ＶＤ，ＣＶＤ）、ＢＳＴ（ＣＶＤ，ＰＶ
Ｄ）、ＰＺＴ（ＰＶＤ，ゾルゲル法，ＣＶＤ）等の高誘
電体材料からなる単層膜或いは積層膜。
（プラズマＣＶＤ等のＣＶＤ）、Ｔａ2 Ｏ5 （Ｐ（ｐｈ
ｙｓｉｃａｌ）ＶＤ，ＣＶＤ）、ＢＳＴ（ＣＶＤ，ＰＶ
Ｄ）、ＰＺＴ（ＰＶＤ，ゾルゲル法，ＣＶＤ）等の高誘
電体材料からなる単層膜或いは積層膜。
【００６８】また、電極（配線）として、Ｗ（ＰＶＤ，
ＣＶＤ）、Ａｌ合金（ＰＶＤ）、Ｃｕ（ＰＶＤ）、Ｔｉ
Ｎ，Ｔａ，ＴａＮ，Ｔｉ，ＷＮ（ＰＶＤ，ＣＶＤ）、Ｒ
ｕＯ 2 等の導電性酸化物（ＰＶＤ，ＣＶＤ）等の単層膜
又は積層膜。
ＣＶＤ）、Ａｌ合金（ＰＶＤ）、Ｃｕ（ＰＶＤ）、Ｔｉ
Ｎ，Ｔａ，ＴａＮ，Ｔｉ，ＷＮ（ＰＶＤ，ＣＶＤ）、Ｒ
ｕＯ 2 等の導電性酸化物（ＰＶＤ，ＣＶＤ）等の単層膜
又は積層膜。
【００６９】このように、この発明によれば、配線をそ
のままキャパシタ電極の一部として使用し、上層の配線
２層分を用い、且つ、空きスペースを利用して、電源−
ＧＮＤ配線間に容量を形成し、電源ラインのＩＲドロッ
プを抑制し電源配線電圧を安定化させることができる。
電極は、ビアを用いて、対向する配線の近くに設けてい
る。
のままキャパシタ電極の一部として使用し、上層の配線
２層分を用い、且つ、空きスペースを利用して、電源−
ＧＮＤ配線間に容量を形成し、電源ラインのＩＲドロッ
プを抑制し電源配線電圧を安定化させることができる。
電極は、ビアを用いて、対向する配線の近くに設けてい
る。
【００７０】この際、容量は、上下層の電源とＧＮＤの
配線が交差する所に形成されるので、任意の所に細かく
形成することができる。また、１本の電源配線或いは１
本のＧＮＤ配線に対して複数個の容量を作ることがで
き、これが並列につながり容量値を稼ぐことができる。
配線が交差する所に形成されるので、任意の所に細かく
形成することができる。また、１本の電源配線或いは１
本のＧＮＤ配線に対して複数個の容量を作ることがで
き、これが並列につながり容量値を稼ぐことができる。
【００７１】即ち、電源−ＧＮＤ間で空きスペースを利
用しているため、チップ面積を縮小することが可能とな
り、また、下層配線を電極の一方に使用しているため、
マスク数を最小限に抑えることが可能となり、コストを
低く抑えてチップ面積を小さくしながら、電源ノイズを
抑制することができる。
用しているため、チップ面積を縮小することが可能とな
り、また、下層配線を電極の一方に使用しているため、
マスク数を最小限に抑えることが可能となり、コストを
低く抑えてチップ面積を小さくしながら、電源ノイズを
抑制することができる。
【００７２】なお、上記実施の形態において、配線をア
ルミニウム又は銅で行うのは、シリコンデバイスを想定
した場合の単なる例示であり、シリコンデバイスでない
場合は、アルミニウム又は銅配線でなくても良い。ま
た、ダマシンプロセスにおける層間絶縁膜は、低誘電率
（Ｌｏｗ−ｋ）の絶縁膜が用いられる。
ルミニウム又は銅で行うのは、シリコンデバイスを想定
した場合の単なる例示であり、シリコンデバイスでない
場合は、アルミニウム又は銅配線でなくても良い。ま
た、ダマシンプロセスにおける層間絶縁膜は、低誘電率
（Ｌｏｗ−ｋ）の絶縁膜が用いられる。
【００７３】
【発明の効果】以上説明したように、この発明によれ
ば、多層構造の内部配線層を有し、内部配線層の上下２
層の配線間に容量素子を形成した半導体装置において、
容量素子は、上下２層の配線の少なくとも一方の配線と
ビアを介して導通する電極を有し、且つ、前記上下２層
の配線間の層間絶縁膜中に存在すること、及び容量素子
を構成する容量絶縁膜の誘電率は、層間絶縁膜の誘電率
よりも高いこと、上下２層の内部配線層は、一方が電源
配線層であり、他方がグランド配線層であって、それぞ
れ別の層に形成されること、になるので、新たに容量設
置のための専用面積を必要とせずにチップ内部に十分な
容量値のバイパスコンデンサを設けることができ、電源
ラインのＩＲドロップを抑制して電圧を安定化すること
ができる。
ば、多層構造の内部配線層を有し、内部配線層の上下２
層の配線間に容量素子を形成した半導体装置において、
容量素子は、上下２層の配線の少なくとも一方の配線と
ビアを介して導通する電極を有し、且つ、前記上下２層
の配線間の層間絶縁膜中に存在すること、及び容量素子
を構成する容量絶縁膜の誘電率は、層間絶縁膜の誘電率
よりも高いこと、上下２層の内部配線層は、一方が電源
配線層であり、他方がグランド配線層であって、それぞ
れ別の層に形成されること、になるので、新たに容量設
置のための専用面積を必要とせずにチップ内部に十分な
容量値のバイパスコンデンサを設けることができ、電源
ラインのＩＲドロップを抑制して電圧を安定化すること
ができる。
【００７４】また、この発明に係る半導体装置の製造方
法により、上記半導体装置を製造することができる。
法により、上記半導体装置を製造することができる。
【図１】この発明の実施の形態に係る半導体装置の内部
配線構造を示す平面図である。
配線構造を示す平面図である。
【図２】キャパシタの電極として下層配線を用いた場合
の半導体装置を示す、図１Ａ−Ａ線に沿う断面図であ
る。
の半導体装置を示す、図１Ａ−Ａ線に沿う断面図であ
る。
【図３】図２の半導体装置の配線プロセスを説明する工
程断面図である。
程断面図である。
【図４】キャパシタの電極として配線を用いない場合の
半導体装置を示す、図１Ａ−Ａ線に沿う断面図である。
半導体装置を示す、図１Ａ−Ａ線に沿う断面図である。
【図５】図４の半導体装置の配線プロセスを説明する工
程断面図（その１）である。
程断面図（その１）である。
【図６】図４の半導体装置の配線プロセスを説明する工
程断面図（その２）である。
程断面図（その２）である。
【図７】キャパシタの電極として上層配線を用いる場合
の半導体装置を示す、図１Ａ−Ａ線に沿う断面図であ
る。
の半導体装置を示す、図１Ａ−Ａ線に沿う断面図であ
る。
【図８】図７の半導体装置の配線プロセスを説明する工
程断面図（その１）である。
程断面図（その１）である。
【図９】図７の半導体装置の配線プロセスを説明する工
程断面図（その２）である。
程断面図（その２）である。
【図１０】ダマシン配線プロセスにおいてキャパシタの
電極として下層配線を用いた場合の半導体装置を示す、
図１Ｂ−Ｂ線に沿う断面図である。
電極として下層配線を用いた場合の半導体装置を示す、
図１Ｂ−Ｂ線に沿う断面図である。
【図１１】図１０の半導体装置の配線プロセスを説明す
る工程断面図（その１）である。
る工程断面図（その１）である。
【図１２】図１０の半導体装置の配線プロセスを説明す
る工程断面図（その２）である。
る工程断面図（その２）である。
【図１３】ダマシン配線プロセスにおいてキャパシタの
電極として配線を用いない場合の半導体装置を示す、図
１Ｂ−Ｂ線に沿う断面図である。
電極として配線を用いない場合の半導体装置を示す、図
１Ｂ−Ｂ線に沿う断面図である。
【図１４】図１３の半導体装置の配線プロセスを説明す
る工程断面図（その１）である。
る工程断面図（その１）である。
【図１５】図１３の半導体装置の配線プロセスを説明す
る工程断面図（その２）である。
る工程断面図（その２）である。
【図１６】ダマシン配線プロセスにおいてキャパシタの
電極として上層配線を用いる場合の半導体装置を示す、
図１Ｂ−Ｂ線に沿う断面図である。
電極として上層配線を用いる場合の半導体装置を示す、
図１Ｂ−Ｂ線に沿う断面図である。
【図１７】図１６の半導体装置の配線プロセスを説明す
る工程断面図（その１）である。
る工程断面図（その１）である。
【図１８】図１６の半導体装置の配線プロセスを説明す
る工程断面図（その２）である。
る工程断面図（その２）である。
１０ 半導体装置
１１ 上層配線
１２ 下層配線
１３ ビア形成部
１４，２１ ビア
１５ 層間絶縁膜
１６ 上部電極
１６ａ 電極材料膜
１７ 容量絶縁膜
１８ レジストパターン
１９ 下部電極
１９ａ 電極材料膜
２０ａ，２０ｂ 窒化膜
２２，２３，２４ 配線溝
２５ 配線孔
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 21/3205
H01L 27/04
Claims (9)
- 【請求項１】多層構造の内部配線層を有し、前記内部配
線層の上下２層の配線間に容量素子を形成した半導体装
置において、 前記容量素子は、前記上下２層の配線の少なくとも一方
の配線とビアを介して導通する電極を有し、且つ、前記
上下２層の配線間の層間絶縁膜中に存在すること、 及び前記容量素子を構成する容量絶縁膜の誘電率は、前
記層間絶縁膜の誘電率よりも高いこと、 前記上下２層の内部配線層は、一方が電源配線層であ
り、他方がグランド配線層であって、それぞれ別の層に
形成されること、 を特徴とする半導体装置。 - 【請求項２】前記容量素子は、前記ビアを介して上層配
線に導通する電極と、前記ビアを介して下層配線に導通
する電極とを有することを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】前記ビアを、接続対象である電極面に対し
て複数個の孔を開けた鋲打ちにより形成することを特徴
とする請求項１または２に記載の半導体装置。 - 【請求項４】前記容量素子は、前記電源配線と前記グラ
ンド配線の交差部分に形成されることを特徴とする請求
項１から３のいずれかに記載の半導体装置。 - 【請求項５】前記上層配線及び前記下層配線は、各層毎
に交互に配置された電源配線とグランド配線の複数組か
らなり、前記容量素子を並列に接続して形成することを
特徴とする請求項１から４のいずれかに記載の半導体装
置。 - 【請求項６】前記容量素子は、酸化膜、窒化膜、酸化タ
ンタル膜、或いはチタン酸バリウムストロンチウム膜等
の高誘電体材料からなる容量膜を有することを特徴とす
る請求項１から５のいずれかに記載の半導体装置。 - 【請求項７】多層構造の内部配線層を有する半導体装置
の製造方法において、電源配線層とグランド配線層の上下２層からなる 前記内
部配線層の下層配線を形成し、 前記下層配線からなる下部電極、或いは前記下層配線と
ビアを介して導通する下部電極を形成し、 前記下部電極の上層に容量膜を形成し、 前記容量膜の上層に、前記下層配線からなる下部電極を
形成した場合、上層配線とビアを介して導通する上部電
極を形成し、前記下層配線とビアを介して導通する下部
電極を形成した場合、上層配線からなる上部電極或いは
上層配線と導通する上部電極を形成し、 前記上層配線と導通する上部電極を形成した場合、前記
上層配線を形成し、 前記下層配線と前記上層配線の間に、前記下層配線と前
記上層配線の少なくとも一方の配線と前記ビアを介して
導通する電極を有する容量素子を形成することを特徴と
する半導体装置の製造方法。 - 【請求項８】前記下層配線の上に、エッチングストッパ
用膜を挟んで上下二層の層間絶縁膜を成膜し、両層間絶
縁膜に下層配線に達するビアを開口した後、ビア内に金
属膜を埋め込んで表面を研磨し平坦化するダマシンプロ
セスにより前記ビアを開口埋設することを特徴とする請
求項７に記載の半導体装置の製造方法。 - 【請求項９】前記上部電極の上に、エッチングストッパ
用膜を挟んで上下二層の層間絶縁膜を成膜し、両層間絶
縁膜に上部電極に達するビアを開口した後、エッチング
ストッパ用膜と上層の層間絶縁膜に、ビアを含みエッチ
ングストッパ用膜に達する配線溝、及びビアを含まずエ
ッチングストッパ用膜に達する配線溝を開け、その後、
両配線溝内に金属膜を埋め込んだ後、表面を研磨し平坦
化するデュアルダマシンプロセスにより前記上層配線を
形成し前記ビアを開口埋設することを特徴とする請求項
７または８に記載の半導体装置の製造方法。
Priority Applications (3)
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|---|---|---|---|
| JP2000085175A JP3467445B2 (ja) | 2000-03-24 | 2000-03-24 | 半導体装置およびその製造方法 |
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| US10/172,121 US20020149083A1 (en) | 2000-03-24 | 2002-06-14 | Semiconductor device having capacitor which assures sufficient capacity without requiring large space and method of producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000085175A JP3467445B2 (ja) | 2000-03-24 | 2000-03-24 | 半導体装置およびその製造方法 |
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|---|---|
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| JP3467445B2 true JP3467445B2 (ja) | 2003-11-17 |
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ID=18601551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000085175A Expired - Lifetime JP3467445B2 (ja) | 2000-03-24 | 2000-03-24 | 半導体装置およびその製造方法 |
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| JP (1) | JP3467445B2 (ja) |
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| KR100663360B1 (ko) * | 2005-04-20 | 2007-01-02 | 삼성전자주식회사 | 박막 트랜지스터를 갖는 반도체 소자들 및 그 제조방법들 |
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-
2000
- 2000-03-24 JP JP2000085175A patent/JP3467445B2/ja not_active Expired - Lifetime
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