JP4414899B2 - ダミーメタルの配置方法 - Google Patents

ダミーメタルの配置方法 Download PDF

Info

Publication number
JP4414899B2
JP4414899B2 JP2005009626A JP2005009626A JP4414899B2 JP 4414899 B2 JP4414899 B2 JP 4414899B2 JP 2005009626 A JP2005009626 A JP 2005009626A JP 2005009626 A JP2005009626 A JP 2005009626A JP 4414899 B2 JP4414899 B2 JP 4414899B2
Authority
JP
Japan
Prior art keywords
wiring
voltage noise
dummy metal
computer
parasitic capacitance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005009626A
Other languages
English (en)
Other versions
JP2006201818A (ja
Inventor
幸二 蓬田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Oki Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Semiconductor Co Ltd filed Critical Oki Semiconductor Co Ltd
Priority to JP2005009626A priority Critical patent/JP4414899B2/ja
Priority to US11/306,392 priority patent/US7743356B2/en
Publication of JP2006201818A publication Critical patent/JP2006201818A/ja
Application granted granted Critical
Publication of JP4414899B2 publication Critical patent/JP4414899B2/ja
Priority to US12/801,114 priority patent/US20100233877A1/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/18—Manufacturability analysis or optimisation for manufacturability
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
    • Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、多層配線構造を有する半導体集積回路の配線工程において、平坦化及び配線間の電圧ノイズ低減のために用いるダミーメタルの配置技術に関する。
近年、半導体集積回路の高密度化、高集積化に対応するため、配線を半導体集積回路の厚さ方向に複数層に渡って形成する多層配線構造が採用されている。このような多層配線構造においては、各層の凹凸に起因する配線の断線不良などを抑制するため、より高い平坦性が必要とされる。この要求に応えるため、配線上に形成された層間絶縁膜の表面段差をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって平坦化する方法が一般化している。しかしながら、ＣＭＰ法においては、層間絶縁膜の下地となる配線の密度に偏りがある場合、すなわち、配線パターンに密な部分と疎な部分とが存在する場合、研磨後においても層間絶縁膜の表面に凹凸が残り、完全に平坦化されないという問題がある。そのため、配線が疎な部分に電気的に接続されない金属片、いわゆるダミーメタルを配置して配線密度を均一化する方法が導入されている。
ダミーメタルの配置に関する発明が、例えば、特許文献１乃至４に記載されている。
特許文献１に記載の発明は、隣接配線間にそれらの配線と平行に線状のダミーメタルを配置している。
特許文献２に記載の発明は、ａ）配線パターンを２次元的に所定寸法だけ拡大する工程と、ｂ）拡大した配線パターン以外の領域により形成される反転パターンを生成する工程と、ｃ）反転パターンと、同一の幾何学形状が複数個所定間隔をあけて規則的に配置された重ね合わせ用パターンとを重ね合わせて、反転パターンと重ね合わせ用パターンとが重複する領域だけをダミーメタルパターンとして残す工程と、を含むパターン生成方法により、配線から所定間隔を有してダミーメタルを隙間なく配置している。
特許文献３に記載の発明は、配線を形成する領域内を複数のブロックに分け、配線近傍のブロックにはメタル密度の低いダミーメタル基本パターンを配置し、メタル配線から離れたブロックにはメタル密度の高いダミーメタル基本パターンを配置している。
特許文献４に記載の発明は、レイアウト面積を調整するためのダミーメタルを各層同一形状で重複した構造となるように配置し、さらに、各層のダミーメタルをＶＤＤ配線またはＧＮＤ配線のいずれかに接続することにより、半導体集積回路の瞬時電流に起因する放射ノイズを低減するための電源容量を構成している。
特開平１０−３３５３２６号公報（第２−３頁、第１図） 特開平１０−１７８０１３号公報（第４−６頁、第１−３図） 特開２０００−２７７６１５号公報（第３頁、第４−５図） 特開２００１−２０３２７２号公報（第４−５頁、第１−２図）
配線密度を均一にするためには、配線間の空き領域にダミーメタルを可能な限り均一に配置することが望ましい。しかしながら、ダミーメタルを無制限に配置すると、異なる配線間に不要な容量結合をもたらして回路特性を変化させたり、寄生容量が増加して信号遅延を引き起こしたりする。そのため、ダミーメタルの配置に当たっては、パターン密度を均一にすると同時にダミーメタルの配置に伴う寄生容量の変化や電圧ノイズの影響も考慮しなければならない。
特許文献１乃至３に記載の発明は、いずれもダミーメタルの配置間隔やパターンなどを調整することでダミーメタルの配置に伴う寄生容量の増加を抑制しているが、ダミーメタルの配置に伴う配線間の電圧ノイズの影響などについては直接的には考慮していない。そのため、ダミーメタルを配置することによって、本来電圧ノイズの影響を受けない配線に対しても電圧ノイズの影響を及ぼすようになる虞がある。
特許文献４に記載の発明は、ダミーメタルを用いて電源容量を構成し、半導体集積回路の瞬時電流に起因する放射ノイズを低減するものであって、配線間の電圧ノイズの影響を考慮してダミーメタルの配置を行うものではない。
本発明に係るダミーメタルの配置方法は、コンピュータを用いて多層配線構造を有する半導体集積回路に用いられるダミーメタルを配置する方法であって、前記コンピュータが、前記半導体集積回路の配線レイアウトデータと初期ダミーメタルレイアウトデータとを用いて配線ごとに第１配線間寄生容量及び第１配線総寄生容量を抽出する第１容量抽出ステップと、前記第１配線間寄生容量に基づいて第１配線間寄生容量データベースを生成する第１データベース生成ステップと、前記第１配線総寄生容量に基づいて第１配線総寄生容量データベースを生成する第２データベース生成ステップと、前記第１配線間寄生容量データベース及び前記第１配線総寄生容量データベースを用いて電圧ノイズを受ける配線を特定するための第１ダイナミックシミュレーションを行う第１シミュレーション実行ステップと、前記第１配線間寄生容量データベース及び前記第１配線総寄生容量データベースを用いて電圧ノイズを受ける配線を特定するための第１スタティックシミュレーションを行う第２シミュレーション実行ステップと、前記第１ダイナミックシミュレーション及び前記第１スタティックシミュレーションの結果を格納する第１配線情報データベースを生成する第３データベース生成ステップと、前記第１配線情報データベースを基にダミーメタルの追加挿入を行うダミーメタル挿入ステップと、を実行することを含むダミーメタルの配置方法であって、前記コンピュータによる前記ダミーメタル挿入ステップの実行は、前記コンピュータが、前記第１配線情報データベースを基に前記電圧ノイズを受ける配線の周囲の構造解析を行う解析ステップと、前記構造解析の結果に基づいて前記電圧ノイズを受ける配線の近傍にダミーメタルを配置するダミーメタル配置ステップと、を実行することを含み、前記コンピュータによる前記ダミーメタル配置ステップの実行は、前記コンピュータが、前記電圧ノイズを受ける配線の同層に隣接配線が存在するか否かを判定する第１判定ステップを実行することを含み、前記コンピュータによる前記第１判定ステップの実行において、前記コンピュータが隣接配線が存在しないと判定した場合には、前記コンピュータが、前記電圧ノイズを受ける配線と同層に電圧ノイズの影響を受けてもよい隣接配線を配置し、かつ前記電圧ノイズを受ける配線と前記電圧ノイズの影響を受けてもよい隣接配線との間にダミーメタルを配置することを特徴とする。
また、本発明に係るダミーメタルの配置方法は、コンピュータを用いて多層配線構造を有する半導体集積回路に用いられるダミーメタルを配置する方法であって、前記コンピュータが、前記半導体集積回路の配線レイアウトデータと初期ダミーメタルレイアウトデータとを用いて配線ごとに第１配線間寄生容量及び第１配線総寄生容量を抽出する第１容量抽出ステップと、前記第１配線間寄生容量に基づいて第１配線間寄生容量データベースを生成する第１データベース生成ステップと、前記第１配線総寄生容量に基づいて第１配線総寄生容量データベースを生成する第２データベース生成ステップと、前記第１配線間寄生容量データベース及び前記第１配線総寄生容量データベースを用いて電圧ノイズを受ける配線を特定するための第１ダイナミックシミュレーションを行う第１シミュレーション実行ステップと、前記第１配線間寄生容量データベース及び前記第１配線総寄生容量データベースを用いて電圧ノイズを受ける配線を特定するための第１スタティックシミュレーションを行う第２シミュレーション実行ステップと、前記第１ダイナミックシミュレーション及び前記第１スタティックシミュレーションの結果を格納する第１配線情報データベースを生成する第３データベース生成ステップと、前記第１配線情報データベースを基にダミーメタルの追加挿入を行うダミーメタル挿入ステップと、を実行することを含むダミーメタルの配置方法であって、前記コンピュータによる前記ダミーメタル挿入ステップの実行は、前記コンピュータが、前記第１配線情報データベースを基に前記電圧ノイズを受ける配線の周囲の構造解析を行う解析ステップと、前記構造解析の結果に基づいて前記電圧ノイズを受ける配線の近傍にダミーメタルを配置するダミーメタル配置ステップと、を実行することを含み、前記コンピュータによる前記ダミーメタル配置ステップの実行は、前記コンピュータが、前記電圧ノイズを受ける配線の上層または下層、あるいは上下層に隣接配線が存在するか否かを判定する第１判定ステップを実行することを含み、前記コンピュータによる前記第１判定ステップの実行において、前記コンピュータが隣接配線が存在しないと判定し場合には、前記コンピュータが、前記電圧ノイズを受ける配線の上層または下層、あるいは上下層に電圧ノイズの影響を受けてもよい隣接配線を配置し、かつ前記電圧ノイズを受ける配線と前記電圧ノイズの影響を受けてもよい隣接配線との間にダミーメタルを配置することを特徴とする。
また、本発明に係るダミーメタルの配置方法は、コンピュータを用いて多層配線構造を有する半導体集積回路に用いられるダミーメタルを配置する方法であって、前記コンピュータが、前記半導体集積回路の配線レイアウトデータと初期ダミーメタルレイアウトデータとを用いて配線ごとに第１配線間寄生容量及び第１配線総寄生容量を抽出する第１容量抽出ステップと、前記第１配線間寄生容量に基づいて第１配線間寄生容量データベースを生成する第１データベース生成ステップと、前記第１配線総寄生容量に基づいて第１配線総寄生容量データベースを生成する第２データベース生成ステップと、前記第１配線間寄生容量データベース及び前記第１配線総寄生容量データベースを用いて電圧ノイズを受ける配線を特定するための第１ダイナミックシミュレーションを行う第１シミュレーション実行ステップと、前記第１配線間寄生容量データベース及び前記第１配線総寄生容量データベースを用いて電圧ノイズを受ける配線を特定するための第１スタティックシミュレーションを行う第２シミュレーション実行ステップと、前記第１ダイナミックシミュレーション及び前記第１スタティックシミュレーションの結果を格納する第１配線情報データベースを生成する第３データベース生成ステップと、前記第１配線情報データベースを基にダミーメタルの追加挿入を行うダミーメタル挿入ステップと、を実行することを含むダミーメタルの配置方法であって、前記コンピュータによる前記ダミーメタル挿入ステップの実行は、前記コンピュータが、前記第１配線情報データベースを基に前記電圧ノイズを受ける配線の周囲の構造解析を行う解析ステップと、前記構造解析の結果に基づいて前記電圧ノイズを受ける配線の近傍にダミーメタルを配置するダミーメタル配置ステップと、を実行することを含み、前記コンピュータによる前記ダミーメタル配置ステップの実行は、前記コンピュータが、前記電圧ノイズを受ける配線の同層に隣接配線が存在するか否かを判定する第１判定ステップを実行することを含み、前記コンピュータによる前記第１判定ステップの実行において、前記コンピュータが隣接配線が存在すると判定した場合には、前記コンピュータが、前記隣接配線が電圧ノイズの影響を受けてもよい隣接配線か否かを判定する第２判定ステップを実行することを特徴とする。
また、本発明に係るダミーメタルの配置方法は、コンピュータを用いて多層配線構造を有する半導体集積回路に用いられるダミーメタルを配置する方法であって、前記コンピュータが、前記半導体集積回路の配線レイアウトデータと初期ダミーメタルレイアウトデータとを用いて配線ごとに第１配線間寄生容量及び第１配線総寄生容量を抽出する第１容量抽出ステップと、前記第１配線間寄生容量に基づいて第１配線間寄生容量データベースを生成する第１データベース生成ステップと、前記第１配線総寄生容量に基づいて第１配線総寄生容量データベースを生成する第２データベース生成ステップと、前記第１配線間寄生容量データベース及び前記第１配線総寄生容量データベースを用いて電圧ノイズを受ける配線を特定するための第１ダイナミックシミュレーションを行う第１シミュレーション実行ステップと、前記第１配線間寄生容量データベース及び前記第１配線総寄生容量データベースを用いて電圧ノイズを受ける配線を特定するための第１スタティックシミュレーションを行う第２シミュレーション実行ステップと、前記第１ダイナミックシミュレーション及び前記第１スタティックシミュレーションの結果を格納する第１配線情報データベースを生成する第３データベース生成ステップと、前記第１配線情報データベースを基にダミーメタルの追加挿入を行うダミーメタル挿入ステップと、を実行することを含むダミーメタルの配置方法であって、前記コンピュータによる前記ダミーメタル挿入ステップの実行は、前記コンピュータが、前記第１配線情報データベースを基に前記電圧ノイズを受ける配線の周囲の構造解析を行う解析ステップと、前記構造解析の結果に基づいて前記電圧ノイズを受ける配線の近傍にダミーメタルを配置するダミーメタル配置ステップと、を実行することを含み、前記コンピュータによる前記ダミーメタル配置ステップの実行は、前記コンピュータが、前記電圧ノイズを受ける配線の上層または下層、あるいは上下層に隣接配線が存在するか否かを判定する第１判定ステップを実行することを含み、前記コンピュータによる前記第１判定ステップの実行において、前記コンピュータが隣接配線が存在すると判定した場合には、前記コンピュータが、前記隣接配線が電圧ノイズの影響を受けてもよい隣接配線か否かを判定する第２判定ステップを実行することを特徴とする。
また、本発明に係るダミーメタルの配置方法は、コンピュータを用いて多層配線構造を有する半導体集積回路に用いられるダミーメタルを配置する方法であって、前記コンピュータが、前記半導体集積回路の配線レイアウトデータと初期ダミーメタルレイアウトデータとを用いて配線ごとに第１配線間寄生容量及び第１配線総寄生容量を抽出する第１容量抽出ステップと、前記第１配線間寄生容量に基づいて第１配線間寄生容量データベースを生成する第１データベース生成ステップと、前記第１配線総寄生容量に基づいて第１配線総寄生容量データベースを生成する第２データベース生成ステップと、前記第１配線間寄生容量データベース及び前記第１配線総寄生容量データベースを用いて電圧ノイズを受ける配線を特定するための第１ダイナミックシミュレーションを行う第１シミュレーション実行ステップと、前記第１配線間寄生容量データベース及び前記第１配線総寄生容量データベースを用いて電圧ノイズを受ける配線を特定するための第１スタティックシミュレーションを行う第２シミュレーション実行ステップと、前記第１ダイナミックシミュレーション及び前記第１スタティックシミュレーションの結果を格納する第１配線情報データベースを生成する第３データベース生成ステップと、前記第１配線情報データベースを基にダミーメタルの追加挿入を行うダミーメタル挿入ステップと、を実行することを含むダミーメタルの配置方法であって、前記コンピュータによる前記第３データベース生成ステップの実行と前記ダミーメタル挿入ステップの実行との間において、前記コンピュータが、前記第１配線情報データベースを用いて電圧ノイズを受ける配線が存在するか否かを判定する第１判定ステップと、前記電圧ノイズを受ける配線に隣接する初期ダミーメタルを削除もしくは縮小するダミーメタル削除ステップと、前記配線レイアウトデータと前記初期ダミーメタルを削除もしくは縮小した後のダミーメタルレイアウトデータとを用いて配線ごとに第２配線間寄生容量及び第２配線総寄生容量を抽出する第２容量抽出ステップと、前記第２配線間寄生容量に基づいて第２配線間寄生容量データベースを生成する第４データベース生成ステップと、前記第２配線総寄生容量に基づいて第２配線総寄生容量データベースを生成する第５データベース生成ステップと、前記第２配線間寄生容量データベース及び前記第２配線総寄生容量データベースを用いて前記電圧ノイズを受ける配線に対する電圧ノイズの影響を確認するための第２ダイナミックシミュレーションを行う第３シミュレーション実行ステップと、前記第２配線間寄生容量データベース及び前記第２配線総寄生容量データベースを用いて前記電圧ノイズを受ける配線に対する電圧ノイズの影響を確認するための第２スタティックシミュレーションを行う第４シミュレーション実行ステップと、前記第２ダイナミックシミュレーション及び前記第２スタティックシミュレーションの結果を格納する第２配線情報データベースを生成する第６データベース生成ステップと、前記第２配線情報データベースを用いて前記電圧ノイズを受ける配線に対する電圧ノイズの影響が解消されたか否かを判定する第２判定ステップと、前記第１配線情報データベースと前記第２配線データベースとの間で電圧ノイズ量の大小関係を比較して前記電圧ノイズを受ける配線に対する電圧ノイズの影響が低減されたか否かを判定する第３判定ステップと、削除もしくは縮小した前記初期ダミーメタルを元の状態に戻す回復ステップと、を実行することをさらに含むことを特徴とする。
本発明に係るダミーメタルの配置方法によれば、配線ごとに寄生容量、すなわち、配線間寄生容量及び配線総寄生容量を抽出し、それらの寄生容量を用いてダイナミックシミュレーション及びスタティックシミュレーションを行い、各配線が隣接配線に与える電圧ノイズ量を算出して電圧ノイズを受ける配線を特定する。そして、例えば、電圧ノイズを受ける配線と電圧ノイズを受けてもよい隣接配線との間の寄生容量が大きくなるようにダミーメタルを追加挿入することで、電圧ノイズを受ける配線への電圧ノイズ量が低減され、電圧ノイズに起因する半導体集積回路の誤動作を抑制することが可能となる。
（１）第１実施形態
図１は、本発明の第１実施形態に係るダミーメタルの配置方法を用いる半導体集積回路のレイアウト設計手順の一例である。図１のレイアウト設計手順は、配置配線工程Ｓ１００と、初期ダミーメタル配置工程Ｓ２００と、ダミーメタル追加配置工程Ｓ３００と、マスク検証工程Ｓ４００と、マスク処理工程Ｓ５００とを含んでいる。なお、本発明に係るダミーメタルの配置方法は、ダミーメタル追加配置工程Ｓ３００で実行される。ダミーメタル追加配置工程Ｓ３００の詳細は後で説明することにして、まず始めにその他の工程を簡単に説明する。
配置配線工程Ｓ１００は、半導体集積回路を構成する各種の機能ブロックを所定の位置に配置し、それらを配線層で相互に接続する工程である。また、この工程においては、配線ごとに容量抽出を行い、その結果を用いてポストレイアウトシミュレーション、いわゆるダイナミックシミュレーションやスタティックシミュレーションなどを行う。初期ダミーメタル配置工程Ｓ２００は、配置配線工程Ｓ１００でレイアウトされた配線の空き領域に、配線パターン密度を調整するためのダミーメタルパターンを敷き詰める工程である。ダミーメタルパターンの敷き詰めは、従来の手法と同様に論理演算などによって行うことができる。例えば、半導体集積回路の配線パターンを所定寸法だけ拡大し、次いでその拡大した配線パターン以外の領域により形成される反転領域を算出し、その反転領域にダミーメタルパターンを敷き詰めるような論理演算処理を行えばよい。なお、ダミーメタルパターンの敷き詰めを人手作業で行うことも可能である。マスク検証工程Ｓ４００及びマスク処理工程Ｓ５００は従来工程と同様であり、本発明に直接関与する部分ではないため、ここではその説明を省略する。
次に、本発明の第１実施形態に係るダミーメタルの配置方法を実行するダミーメタル追加配置工程Ｓ３００について説明する。図２は、ダミーメタル追加配置工程Ｓ３００の一連の流れを示すフローチャートである。
ステップＳ３０１では、配置配線工程Ｓ１００及び初期ダミーメタル配置工程Ｓ２００で生成されたレイアウトデータ、すなわち、配線パターンデータ及び初期ダミーメタルパターンデータを用いて配線ごとに寄生容量を抽出する。ここで抽出される寄生容量は、配線間寄生容量と配線総寄生容量である。配線間寄生容量は、隣接配線間に生じる寄生容量である。また、配線総寄生容量は、配線間寄生容量に配線と半導体基板との間に生じる基板容量を加えたものである。ステップＳ３０１で抽出した配線間寄生容量及び配線総寄生容量を基に、それぞれ配線間寄生容量データベースＤＢ１、配線総寄生容量データベースＤＢ２を生成する。これらのデータベースには、例えば、配線のノード名やそのノードに対する寄生容量などの情報が格納される。
ステップＳ３０２では、配線間寄生容量データベースＤＢ１及び配線総寄生容量データベースＤＢ２を用いて、電圧ノイズの影響を受ける配線を特定するためのダイナミックシミュレーションを行う。このダイナミックシミュレーションでは、いくつかのテストパターンＴＰを用いて実際に回路を動作させ、各配線が隣接配線に与える電圧ノイズ量を動的に算出する。そして、その電圧ノイズにより誤動作する虞のある配線、すなわち、所定基準を超えるようなレベルの電圧ノイズを受ける虞のある配線を電圧ノイズの影響を受ける配線として特定する。ここで、電圧ノイズの影響を受ける配線を特定する具体的な方法について、図３に示すような配線１と配線２とからなる２次元の簡易モデルを用いて説明する。図３において、配線１と配線２との間の配線間寄生容量をＣｗ、配線２と半導体基板（ＧＮＤ）との間の基板容量をＣｓ、配線１を流れる信号電圧をＶｓとすれば、配線１が配線２に与える電圧ノイズ量Ｖｎは、Ｖｎ＝Ｖｓ×Ｃｗ／（Ｃｗ＋Ｃｓ）で与えられる。ここで、配線２が電圧ノイズによって誤作動する判定基準として、例えば、電圧ノイズ量Ｖｎが配線２に接続されるトランジスタの閾値電圧Ｖｔｈを超えた場合と定義すれば、電圧ノイズの影響を受ける配線を明確に特定することができる。なお、判定基準はトランジスタの閾値電圧Ｖｔｈとの比較に限るものではなく、適宜判定基準を設定することも可能である。また、電圧ノイズの影響を受ける配線の特定においては、図３に示すような同層に位置する配線から受ける電圧ノイズ量だけでなく、３次元方向、すなわち、上下方向に隣接する配線から受ける電圧ノイズ量についても考慮される。そして、ダイナミックシミュレーションの結果と、後述するスタティックシミュレーションの結果とにより、電圧ノイズを受けて誤作動する虞のある配線の情報を含んだ配線情報データベースＤＢ３を作成する。この配線情報データベースＤＢ３には、例えば、電圧ノイズを受けて誤作動する虞のある配線のノード名や電圧ノイズ量などが格納される。
ステップＳ３０３では、配線間寄生容量データベースＤＢ１及び配線総寄生容量データベースＤＢ２を用いて、電圧ノイズの影響を受ける配線を特定するためのスタティックシミュレーションを行う。このスタティックシミュレーションでは、テストパターンを用いることなく、各配線が隣接配線に与える電圧ノイズ量を静的に算出する。そして、その電圧ノイズにより誤動作する虞のある配線、すなわち、所定基準を超えるようなレベルの電圧ノイズを受ける虞のある配線を、電圧ノイズの影響を受ける配線として特定する。具体的な特定方法は、図３で説明したダイナミックシミュレーションの場合と同様である。既述したように、スタティックシミュレーションの結果と、ダイナミックシミュレーションの結果とにより、電圧ノイズを受けて誤作動する虞のある配線の情報を含んだ配線情報データベースＤＢ３を作成する。この配線情報データベースＤＢ３には、例えば、電圧ノイズを受けて誤作動する虞のある配線のノード名や電圧ノイズ量などが格納される。
ステップＳ６００では、ダイナミックシミュレーションとスタティックシミュレーションとにより生成された配線情報データベースＤＢ３を基に、後述する方法で電圧ノイズの影響を考慮したダミーメタルの追加挿入を行う。
以上がダミーメタル追加配置工程Ｓ３００についての一連の流れである。
続いて、ダミーメタル挿入ステップＳ６００の詳細について説明する。図４は、ダミーメタル挿入ステップＳ６００の一連の流れを示すフローチャートである。
ステップＳ６０１では、配線情報データベースＤＢ３を用いて配線構造の解析を行う。第１実施形態の構造解析では、電圧ノイズを受けて誤動作する虞のある配線として、例えば、配線情報データベースＤＢ３に配線（Ａ）に関する情報が格納されていた場合に、図５に示すように、その配線（Ａ）３に電圧ノイズを与える配線（Ｂ）４が、配線（Ａ）３の上または下、あるいは上下に存在するような配線構造を抽出する。なお、ここでの構造解析は実際のレイアウトデータで目視解析すればよいが、その方法を目視解析に限定するものではない。
ステップＳ６０２では、例えば、図５に示す配線（Ａ）３の同層に隣接配線が存在するがどうかを判定する。ここで言う隣接配線とは、配線（Ａ）３の直近に位置し、その配線と配線（Ａ）３との間にダミーメタルの配置が可能な間隔を有する配線を意味している。ステップＳ６０２において、配線（Ａ）３の同層に隣接配線が存在する場合にはステップＳ６０３を実行し、配線（Ａ）３の同層に隣接配線が存在しない場合にはステップＳ６０５を実行する。
ステップＳ６０３では、例えば、図６に示すように、配線（Ａ）３の同層に隣接配線（Ｃ）５存在する場合に、隣接配線（Ｃ）５が電圧ノイズを受けてもよい配線かどうかを判断する。電圧ノイズを受けてもよい配線とは、例えば、ＶＤＤ配線やＧＮＤ配線などである。隣接配線（Ｃ）５が電圧ノイズを受けてはならない配線、例えば、信号配線などの場合には、配線（Ａ）３と隣接配線（Ｃ）５との間にダミーメタルを追加挿入することなく、ダミーメタル挿入ステップＳ６００を終了する。一方、隣接配線（Ｃ）５が電圧ノイズを受けてもよい配線の場合にはステップＳ６０４を実行する。
ステップＳ６０４では、例えば、図７に示すように、配線（Ａ）３と隣接配線（Ｃ）５との間にダミーメタル６を追加挿入する。なお、ダミーメタル６と配線（Ａ）３及び隣接配線（Ｃ）５との間隔は、レイアウトルールで規定される配線の最小間隔以上であればよい。また、ダミーメタル６のサイズに関しても同様で、レイアウトルールで規定される配線の最小寸法以上であればよい。
ステップＳ６０５では、配線（Ａ）３の同層に隣接配線が存在しないため、例えば、図７に示すように、配線（Ａ）３の同層に電圧ノイズを受けてもよい隣接配線（Ｃ）５を挿入し、かつ配線（Ａ）３と隣接配線（Ｃ）５との間にダミーメタル６を追加挿入する。なお、ダミーメタル６と配線（Ａ）３及び隣接配線（Ｃ）５との間隔は、レイアウトルールで規定される配線の最小間隔以上であればよい。また、ダミーメタル６のサイズに関しても同様で、レイアウトルールで規定される配線の最小寸法以上であればよい。
以上がダミーメタル挿入ステップＳ６００についての一連の流れである。
次に、図８を用いて、第１実施形態におけるダミーメタル６の挿入効果について説明する。
図８（ａ）は、電圧ノイズを受ける配線（Ａ）３と、その同層に位置する隣接配線（Ｃ）５との間にダミーメタル６を配置しない場合について、各配線間に生じる寄生容量を示したものである。なお、説明の便宜上、配線（Ａ）３に電圧ノイズを与える配線（Ｂ）４は、配線（Ａ）３の下層のみに存在するものとする。図８（ａ）において、Ｃａｂ１及びＣａｂ３は配線（Ａ）３の側面と配線（Ｂ）４の側面との間に生じる寄生容量であり、Ｃａｂ２は配線（Ａ）３の下面と配線（Ｂ）４の上面との間に生じる寄生容量である。また、ＣＡＣは配線（Ａ）３と隣接配線（Ｃ）５との間に生じる総合寄生容量である。この時、配線（Ｂ）４を流れる信号電圧をＶｂとすれば、配線（Ｂ）４が配線（Ａ）３に与える電圧ノイズ量Ｖｎは式（１）で与えられる。
Ｖｎ＝Ｖｂ×（Ｃａｂ１＋Ｃａｂ２＋Ｃａｂ３）／（Ｃａｂ１＋Ｃａｂ２＋Ｃａｂ３＋ＣＡＣ） ・・・（１）
図８（ｂ）は、電圧ノイズを受ける配線（Ａ）３と、その同層に位置する隣接配線（Ｃ）５との間にダミーメタル６を配置した場合について、各配線間に生じる寄生容量を示したものである。なお、説明の便宜上、配線（Ａ）３に電圧ノイズを与える配線（Ｂ）４は、配線（Ａ）３の下層のみに存在するものとする。図８（ｂ）において、Ｃａｂ１’及びＣａｂ３’は配線（Ａ）３の側面と配線（Ｂ）４の側面との間に生じる寄生容量であり、Ｃａｂ２’は配線（Ａ）３の下面と配線（Ｂ）４の上面との間に生じる寄生容量である。また、ＣＡＣ’はダミーメタル６を介して配線（Ａ）３と隣接配線（Ｃ）５との間に生じる総合寄生容量である。この時、配線（Ｂ）４を流れる信号電圧をＶｂとすれば、配線（Ｂ）４が配線（Ａ）３に与える電圧ノイズ量Ｖｎ’は式（２）で与えられる。
Ｖｎ’＝Ｖｂ×（Ｃａｂ１’＋Ｃａｂ２’＋Ｃａｂ３’）／（Ｃａｂ１’＋Ｃａｂ２’＋Ｃａｂ３’＋ＣＡＣ’） ・・・（２）
ここで、配線（Ａ）３と配線（Ｂ）４との間に生じる寄生容量Ｃａｂ１、Ｃａｂ２及びＣａｂ３（図８（ａ））は、ダミーメタル６が配置されることによってその容量の一部が隣接配線（Ｃ）５側へ振り分けられて容量値に多少の増減を生じるものの、その変動量は小さくほとんど変化しないものと見なすことができる。すなわち、Ｃａｂ１’≒Ｃａｂ１、Ｃａｂ２’≒Ｃａｂ２、Ｃａｂ３’≒Ｃａｂ３となる。一方、配線（Ａ）３と隣接配線（Ｃ）５との間に生じる寄生容量ＣＡＣ（図８（ａ））は、ダミーメタル６が配置されることによって配線（Ａ）３と隣接配線（Ｃ）５との間の実効間隔が小さくなるため、寄生容量ＣＡＣ’（図８（ｂ））は寄生容量ＣＡＣ（図８（ａ））よりも大きくなる（ＣＡＣ’＞ＣＡＣ）。この時、（Ｃａｂ１’＋Ｃａｂ２’＋Ｃａｂ３’）／（Ｃａｂ１＋Ｃａｂ２＋Ｃａｂ３）＜＜（ＣＡＣ’／ＣＡＣ）、ＣＡＣ’＞ＣＡＣの条件から、式（１）と式（２）との間でＶｎ’＜Ｖｎなる関係が成立する。つまり、電圧ノイズを受ける配線（Ａ）３と、その同層に位置する隣接配線（Ｃ）５との間にダミーメタル６を配置することにより、配線（Ａ）３が配線（Ｂ）４から受ける電圧ノイズ量を低減することができる。
図８（ａ）及び（ｂ）に示したそれぞれの構造について、配線（Ａ）３が配線（Ｂ）４から受ける電圧ノイズ量をシミュレーションにより求めた結果を図９に示す。
図９において、配線Ａ−Ｂ間総寄生容量ＣＡＢは、図８（ａ）においてはＣａｂ１＋Ｃａｂ２＋Ｃａｂ３に相当し、図８（ｂ）においてはＣａｂ１’＋Ｃａｂ２’＋Ｃａｂ３’に相当している。配線Ａ−Ｃ間総寄生容量ＣＡＣは、図８（ａ）においてはＣＡＣに相当し、図８（ｂ）においてはＣＡＣ’に相当している。総寄生容量ＣＴＯＴＡＬは、配線Ａ−Ｂ間総寄生容量ＣＡＢと配線Ａ−Ｃ間総寄生容量ＣＡＣとを加えた容量に、さらに各配線と半導体基板との間に生じる基板容量ＣＳを加えたものである。また、配線（Ｂ）４を流れる信号電圧をＶｂとすれば、配線（Ａ）３が配線（Ｂ）４から受ける電圧ノイズ量Ｖｎ（Ｖｎ’）は式（３）で与えられる。なお、本シミュレーションにおいては、配線（Ｂ）４を流れる信号電圧Ｖｂを、例えば、１．０Ｖとしている。
Ｖｎ＝Ｖｂ×ＣＡＢ／（ＣＡＢ＋ＣＡＣ＋ＣＳ） ・・・（３）
図９を参照すると、電圧ノイズを受ける配線（Ａ）３と、その同層に位置する隣接配線（Ｃ）５との間にダミーメタル６を配置することにより、配線Ａ−Ｂ間総寄生容量ＣＡＢがほとんど変化しない一方で、配線Ａ−Ｃ間総寄生容量ＣＡＣが増加することが分かる。これにより、配線（Ａ）３が配線（Ｂ）４から受ける電圧ノイズ量Ｖｎを約５４％低減し得ることが分かる。
〔作用効果〕
第１実施形態に係るダミーメタルの配置方法によれば、配線ごとに寄生容量を抽出し、その寄生容量を用いてダイナミックシミュレーション及びスタティックシミュレーションを行い、各配線が隣接配線に与える電圧ノイズ量を算出して電圧ノイズの影響を受ける配線を特定する。そして、電圧ノイズを受けて誤動作する虞があると特定された配線、例えば、図５の配線（Ａ）３に対して、電圧ノイズを与える配線、例えば、図５の配線（Ｂ）４が配線（Ａ）３の上または下、あるいは上下に存在するような配線構造を取るような場合に、配線（Ａ）３と、配線（Ａ）３の同層に存在する電圧ノイズを受けてもよい配線、例えば、図６の隣接配線（Ｃ）５との間にダミーメタル６を配置することにより、電圧ノイズを受ける配線（Ａ）３と、電圧ノイズを受けてもよい隣接配線（Ｃ）５との間の寄生容量を増加させることができる。これにより、電圧ノイズを受ける配線への電圧ノイズ量を低減し、電圧ノイズに起因する半導体集積回路の誤動作を抑制することが可能となる。
（２）第２実施形態
本発明の第２実施形態に係るダミーメタルの配置方法を用いる半導体集積回路のレイアウト設計手順は、図１に示す第１実施形態のレイアウト設計手順と同様である。また、ダミーメタル追加配置工程の一連の流れに関しても、図２に示す第１実施形態のダミーメタル追加配置工程Ｓ３００と基本的には同様である。ただし、第１実施形態では、図２に示すダミーメタル追加配置工程Ｓ３００においてダミーメタル挿入ステップＳ６００を実行したが、第２実施形態では、ダミーメタル挿入ステップＳ６００の代わりにダミーメタル挿入ステップＳ７００を実行する点が異なる。以下、ダミーメタル挿入ステップＳ７００の詳細について説明する。
図１０は、ダミーメタル挿入ステップＳ７００の一連の流れを示すフローチャートである。
ステップＳ７０１では、配線情報データベースＤＢ３を用いて配線構造の解析を行う。第２実施形態の構造解析では、電圧ノイズを受けて誤動作する虞のある配線として、例えば、配線情報データベースＤＢ３に配線（Ａ）に関する情報が格納されていた場合に、図１１に示すように、その配線（Ａ）７に電圧ノイズを与える配線（Ｂ）８が、配線（Ａ）７の同層に平行に配線（Ａ）７の片側あるいは両側に存在するような配線構造を抽出する。なお、ここでの構造解析は実際のレイアウトデータで目視解析すればよいが、その方法を目視解析に限定するものではない。
ステップＳ７０２では、例えば、図１１に示す配線（Ａ）７の上層または下層、あるいは上下層に隣接する配線が存在するがどうかを判定する。ステップＳ７０２において、配線（Ａ）７の上層または下層、あるいは上下層に隣接する配線が存在する場合にはステップＳ７０３を実行し、配線（Ａ）７の上層または下層、あるいは上下層に隣接する配線が存在しない場合にはステップＳ７０５を実行する。
ステップＳ７０３では、例えば、図１２に示すように、配線（Ａ）７の下層に隣接配線（Ｃ）９が存在する場合に、隣接配線（Ｃ）９が電圧ノイズを受けてもよい配線かどうかを判断する。電圧ノイズを受けてもよい配線とは、例えば、ＶＤＤ配線やＧＮＤ配線などである。隣接配線（Ｃ）９が電圧ノイズを受けてはならない配線、例えば、信号配線などの場合には、配線（Ａ）７と隣接配線（Ｃ）９との間にダミーメタルを追加挿入することなく、ダミーメタル挿入ステップＳ７００を終了する。一方、隣接配線（Ｃ）９が電圧ノイズを受けてもよい配線の場合にはステップＳ７０４を実行する。
ステップＳ７０４では、例えば、図１３に示すように、配線（Ａ）７と配線（Ａ）７の下層に位置する隣接配線（Ｃ）９との間にダミーメタル用の配線層を設けてダミーメタル１０を追加挿入する。なお、ダミーメタル１０のサイズは、レイアウトルールで規定される配線の最小寸法以上であればよい。
ステップＳ７０５では、配線（Ａ）７の上層または下層、あるいは上下層に隣接する配線が存在しないため、例えば、図１３に示すように、配線（Ａ）７の下層に電圧ノイズを受けてもよい隣接配線（Ｃ）９を挿入し、かつ配線（Ａ）７と隣接配線（Ｃ）９との間にダミーメタル用の配線層を設けてダミーメタル１０を追加挿入する。なお、ダミーメタル１０のサイズは、レイアウトルールで規定される配線の最小寸法以上であればよい。
以上がダミーメタル挿入ステップＳ７００についての一連の流れである。
次に、図１４を用いて、第２実施形態におけるダミーメタル１０の挿入効果について説明する。
図１４（ａ）は、電圧ノイズを受ける配線（Ａ）７と、その下層に位置する隣接配線（Ｃ）９との間にダミーメタル１０を配置しない場合について、各配線間に生じる寄生容量を示したものである。なお、説明の便宜上、配線（Ａ）７に電圧ノイズを与える配線（Ｂ）８は、配線（Ａ）７の同層の片側のみに存在するものとする。図１４（ａ）において、Ｃａｃ１及びＣａｃ３は配線（Ａ）７の側面と隣接配線（Ｃ）９との間に生じる寄生容量であり、Ｃａｃ２は配線（Ａ）７の下面と隣接配線（Ｃ）９との間に生じる寄生容量である。また、ＣＡＢは配線（Ａ）７と配線（Ｂ）８との間に生じる総合寄生容量である。この時、配線（Ｂ）８を流れる信号電圧をＶｂとすれば、配線（Ｂ）８が配線（Ａ）７に与える電圧ノイズ量Ｖｎは式（４）で与えられる。
Ｖｎ＝Ｖｂ×ＣＡＢ／（Ｃａｃ１＋Ｃａｃ２＋Ｃａｃ３＋ＣＡＢ） ・・・（４）
図１４（ｂ）は、電圧ノイズを受ける配線（Ａ）７と、その下層に位置する隣接配線（Ｃ）９との間にダミーメタル１０を配置した場合について、各配線間に生じる寄生容量を示したものである。なお、説明の便宜上、配線（Ａ）７に電圧ノイズを与える配線（Ｂ）８は、配線（Ａ）７の同層の片側のみに存在するものとする。図１４（ｂ）において、Ｃａｃ１’及びＣａｃ３’はダミーメタル１０を介して配線（Ａ）７の側面と隣接配線（Ｃ）９との間に生じる寄生容量であり、Ｃａｃ２’はダミーメタル１０を介して配線（Ａ）７の下面と隣接配線（Ｃ）９との間に生じる寄生容量である。また、ＣＡＢ’は配線（Ａ）７と配線（Ｂ）８との間に生じる総合寄生容量である。この時、配線（Ｂ）８を流れる信号電圧をＶｂとすれば、配線（Ｂ）８が配線（Ａ）７に与える電圧ノイズ量Ｖｎ’は式（５）で与えられる。
Ｖｎ’＝Ｖｂ×ＣＡＢ’／（Ｃａｃ１’＋Ｃａｃ２’＋Ｃａｃ３’＋ＣＡＢ’）
・・・（５）
ここで、配線（Ａ）７と配線（Ｂ）８との間に生じる寄生容量ＣＡＢ（図１４（ａ））は、ダミーメタル１０が配置されることによってその容量の一部が下層の隣接配線（Ｃ）９側へ振り分けられるため、寄生容量ＣＡＢ’（図１４（ｂ））は寄生容量ＣＡＢ（図１４（ａ））よりも小さくなる（ＣＡＢ’＜ＣＡＢ）。一方、配線（Ａ）７と下層に位置する隣接配線（Ｃ）９との間に生じる寄生容量Ｃａｃ１、Ｃａｃ２及びＣａｃ３（図１４（ａ））は、ダミーメタル１０が配置されることによって配線（Ａ）７と隣接配線（Ｃ）９との間の実効間隔が小さくなるため、寄生容量Ｃａｃ１’、Ｃａｃ２’及びＣａｃ３’（図１４（ｂ））は寄生容量Ｃａｃ１、Ｃａｃ２及びＣａｃ３（図１４（ａ））よりも大きくなる（Ｃａｃ１’＞Ｃａｃ１、Ｃａｃ２’＞Ｃａｃ２、Ｃａｃ３’＞Ｃａｃ３）。従って、（Ｃａｃ１’＋Ｃａｃ２’＋Ｃａｃ３’）＞（Ｃａｃ１＋Ｃａｃ２＋Ｃａｃ３）、ＣＡＢ’＜ＣＡＢの条件から、式（４）と式（５）との間でＶｎ’＜Ｖｎなる関係が成立する。つまり、電圧ノイズを受ける配線（Ａ）７と、その下層に位置する隣接配線（Ｃ）９との間にダミーメタル１０を配置することにより、配線（Ａ）７が配線（Ｂ）８から受ける電圧ノイズ量を低減することができる。
〔作用効果〕
第２実施形態に係るダミーメタルの配置方法によれば、配線ごとに寄生容量を抽出し、その寄生容量を用いてダイナミックシミュレーション及びスタティックシミュレーションを行い、各配線が隣接配線に与える電圧ノイズ量を算出して電圧ノイズの影響を受ける配線を特定する。そして、電圧ノイズを受けて誤動作する虞があると特定された配線、例えば、図１１の配線（Ａ）７に対して、電圧ノイズを与える配線、例えば、図１１の配線（Ｂ）８が配線（Ａ）７の同層に平行に配線（Ａ）７の片側あるいは両側に存在するような配線構造を取るような場合に、配線（Ａ）７と、配線（Ａ）７の上層または下層、あるいは上下層に存在する電圧ノイズを受けてもよい配線、例えば、図１２の隣接配線（Ｃ）９との間にダミーメタル１０を配置することにより、電圧ノイズを受ける配線（Ａ）７と、電圧ノイズを与える配線（Ｂ）８との間の寄生容量を小さくすることができる。これにより、電圧ノイズを受ける配線への電圧ノイズ量を低減し、電圧ノイズに起因する半導体集積回路の誤動作を抑制することが可能となる。
（３）第３実施形態
図１５は、本発明の第３実施形態に係るダミーメタルの配置方法を用いる半導体集積回路のレイアウト設計手順の一例である。図１５のレイアウト設計手順は、図１に示す第１実施形態及び第２実施形態のレイアウト設計手順において、ダミーメタル追加配置工程Ｓ３００の代わりにダミーメタル削除・追加配置工程Ｓ８００を実行する点が異なる。その他のレイアウト設計手順は第１実施形態及び第２実施形態と同様であるため、図１５において、図１と同一の工程については図１と同一符号を付してその説明を省略する。以下、ダミーメタル削除・追加配置工程Ｓ８００の詳細について説明する。
図１６は、ダミーメタル削除・追加配置工程Ｓ８００の一連の流れを示すフローチャートである。
ステップＳ８０１では、配置配線工程Ｓ１００（図１）及び初期ダミーメタル配置工程Ｓ２００（図１）で生成されたレイアウトデータ、すなわち、配線パターンデータ及び初期ダミーメタルパターンデータを用いて配線ごとに寄生容量を抽出する。ここで抽出される寄生容量は、配線間寄生容量と配線総寄生容量である。配線間寄生容量は、隣接配線間に生じる寄生容量である。また、配線総寄生容量は、配線間寄生容量に配線と半導体基板との間に生じる基板容量を加えたものである。ステップＳ８０１で抽出した配線間寄生容量及び配線総寄生容量を基に、それぞれ配線間寄生容量データベースＤＢ４、配線総寄生容量データベースＤＢ５を生成する。これらのデータベースには、例えば、配線のノード名やそのノードに対する寄生容量などの情報が格納される。
ステップＳ８０２では、配線間寄生容量データベースＤＢ４及び配線総寄生容量データベースＤＢ５を用いて、電圧ノイズの影響を受ける配線を特定するためのダイナミックシミュレーションを行う。このダイナミックシミュレーションでは、いくつかのテストパターンＴＰを用いて実際に回路を動作させ、各配線が隣接配線に与える電圧ノイズ量を動的に算出する。そして、その電圧ノイズにより誤動作する虞のある配線、すなわち、所定基準を超えるようなレベルの電圧ノイズを受ける虞のある配線を、電圧ノイズの影響を受ける配線として特定する。ここで、電圧ノイズの影響を受ける配線を特定するための判定基準として、第１実施形態でも説明したように、電圧ノイズ量が配線に接続されるトランジスタの閾値電圧Ｖｔｈを超えた場合と定義すれば、電圧ノイズの影響を受ける配線を明確に特定することができる。なお、判定基準はトランジスタの閾値電圧Ｖｔｈとの比較に限るものではなく、適宜判定基準を設定することも可能である。そして、ダイナミックシミュレーションの結果と、後述するスタティックシミュレーションの結果とにより、電圧ノイズを受けて誤作動する虞のある配線の情報を含んだ配線情報データベースＤＢ６を作成する。この配線情報データベースＤＢ６には、例えば、電圧ノイズを受けて誤作動する虞のある配線のノード名や電圧ノイズ量などが格納される。
ステップＳ８０３では、配線間寄生容量データベースＤＢ４及び配線総寄生容量データベースＤＢ５を用いて、電圧ノイズの影響を受ける配線を特定するためのスタティックシミュレーションを行う。このスタティックシミュレーションでは、テストパターンを用いることなく、各配線が隣接配線に与える電圧ノイズ量を静的に算出する。そして、その電圧ノイズにより誤動作する虞のある配線、すなわち、所定基準を超えるようなレベルの電圧ノイズを受ける虞のある配線を、電圧ノイズの影響を受ける配線として特定する。具体的な特定方法はダイナミックシミュレーションの場合と同様である。既述したように、スタティックシミュレーションの結果と、ダイナミックシミュレーションの結果とにより、電圧ノイズを受けて誤作動する虞のある配線の情報を含んだ配線情報データベースＤＢ６を作成する。この配線情報データベースＤＢ６には、例えば、電圧ノイズを受けて誤作動する虞のある配線のノード名や電圧ノイズ量などが格納される。
ステップＳ８０４では、ダイナミックシミュレーションとスタティックシミュレーションとにより生成された配線情報データベースＤＢ６を基に、電圧ノイズの影響を受ける配線が存在するか否かを判定する。電圧ノイズの影響を受ける配線が存在しない場合、すなわち、配線情報データベースＤＢ６に誤動作する虞のある配線情報が格納されていない場合は、ダミーメタル削除・追加配置工程Ｓ８００を終了する。一方、電圧ノイズの影響を受ける配線が存在する場合、すなわち、配線情報データベースＤＢ６に誤動作する虞のある配線情報（以下、エラー情報）が格納されている場合は、ステップＳ８０５を実行する。
ステップＳ８０５では、配線情報データベースＤＢ６にエラー情報が格納されている配線、すなわち、電圧ノイズの影響を受ける配線に対して、その配線に隣接する初期ダミーメタルを削除する、もしくはサイズを縮小する処理を行う。
ステップＳ８０６では、電圧ノイズの影響を受ける配線に隣接する初期ダミーメタルの削除処理もしくはサイズ縮小処理を施した後のレイアウトデータを用いて再度配線ごとに寄生容量、すなわち、配線間寄生容量と配線総寄生容量とを抽出する。そして、ステップＳ８０６で抽出した配線間寄生容量及び配線総寄生容量を基に、それぞれ配線間寄生容量データベースＤＢ７、配線総寄生容量データベースＤＢ８を生成する。これらのデータベースには、例えば、配線のノード名やそのノードに対する寄生容量などの情報が格納される。
ステップＳ８０７では、電圧ノイズの影響を受ける配線に対してステップＳ８０５の処理、すなわち、隣接する初期ダミーメタルの削除処理もしくはサイズ縮小処理を施した効果を確認するため、配線間寄生容量データベースＤＢ７及び配線総寄生容量データベースＤＢ８を用いて再度ダイナミックシミュレーションを行う。このダイナミックシミュレーションでは、ステップＳ８０２のダイナミックシミュレーションと同様にいくつかのテストパターンＴＰを用いて実際に回路を動作させ、各配線が隣接配線に与える電圧ノイズ量を動的に算出する。そして、ダイナミックシミュレーションの結果と、後述するスタティックシミュレーションの結果とにより配線情報データベースＤＢ９を作成する。この配線情報データベースＤＢ９には、例えば、電圧ノイズを受けて誤作動する虞のある配線のノード名や電圧ノイズ量などが格納される。
ステップＳ８０８では、電圧ノイズの影響を受ける配線に対してステップＳ８０５の処理、すなわち、隣接する初期ダミーメタルの削除処理もしくはサイズ縮小処理を施した効果を確認するため、配線間寄生容量データベースＤＢ７及び配線総寄生容量データベースＤＢ８を用いて再度スタティックシミュレーションを行う。このスタティックシミュレーションでは、ステップＳ８０３のスタティックシミュレーションと同様にテストパターンを用いることなく、各配線が隣接配線に与える電圧ノイズ量を静的に算出する。既述したように、スタティックシミュレーションの結果と、ダイナミックシミュレーションの結果とにより配線情報データベースＤＢ９を作成する。この配線情報データベースＤＢ９には、例えば、電圧ノイズを受けて誤作動する虞のある配線のノード名や電圧ノイズ量などが格納される。
ステップＳ８０９では、ダイナミックシミュレーションとスタティックシミュレーションとにより生成された配線情報データベースＤＢ９を基に、電圧ノイズの影響を受ける配線に対してステップＳ８０５の処理、すなわち、隣接する初期ダミーメタルの削除処理もしくはサイズ縮小処理を施すことによって電圧ノイズの影響が解消されたか否かを判定する。電圧ノイズの影響が解消された場合、すなわち、配線情報データベースＤＢ９にエラー情報が格納されていない場合は、ダミーメタル削除・追加配置工程Ｓ８００を終了する。一方、電圧ノイズの影響が解消されない場合、すなわち、配線情報データベースＤＢ９にエラー情報が格納されている場合は、ステップＳ８１０を実行する。
ステップＳ８１０では、ステップＳ８０５において初期ダミーメタルの削除処理もしくはサイズ縮小処理を行う前の配線情報データベースＤＢ６と、ステップＳ８０５において初期ダミーメタルの削除処理もしくはサイズ縮小処理を行った後の配線情報データベースＤＢ９との間で、電圧ノイズの影響を受ける全ての配線に対して配線ごとに電圧ノイズ量の大小関係を比較する。比較の結果、少なくとも１つの配線に対して配線情報データベースＤＢ９における電圧ノイズ量が配線情報データベースＤＢ６における電圧ノイズ量よりも大きくなっている場合には、その電圧ノイズ量が大きくなっている配線に対してステップＳ８１１を実行する。一方、電圧ノイズの影響を受ける全ての配線に対して配線情報データベースＤＢ９における電圧ノイズ量が配線情報データベースＤＢ６における電圧ノイズ量よりも小さくなっている場合には、ステップＳ６００（図４）またはステップＳ７００（図１０）を実行する。
ステップＳ８１１では、ステップＳ８０５において初期ダミーメタルの削除処理もしくはサイズ縮小処理を行ったことで受ける電圧ノイズ量が増大した配線に対し、削除もしくは縮小したダミーメタルを元の状態に戻す。その後、ステップＳ６００（図４）またはステップＳ７００（図１０）を実行する。
ステップＳ６００（図４）またはステップＳ７００（図１０）では、それぞれ第１実施形態または第２実施形態において説明した方法で電圧ノイズの影響を考慮したダミーメタルの追加挿入を行う。なお、ステップＳ６００（図４）またはステップＳ７００（図１０）に関しては、既に第１実施形態または第２実施形態で詳細に説明したため、ここではその説明を省略する。
〔作用効果〕
第３実施形態に係るダミーメタルの配置方法によれば、電圧ノイズにより誤動作する虞があると特定された配線に対し、まず、その配線に隣接する初期ダミーメタルを削除する、もしくはサイズを縮小する処理（ステップＳ８０５）を行う。そして、初期ダミーメタルの削除処理もしくはサイズ縮小処理を実施しても電圧ノイズの影響が解消されない場合には、初期ダミーメタルの削除処理もしくはサイズ縮小処理によって電圧ノイズの影響が低減されたか否かを判定（ステップＳ８１０）する。その判定において、電圧ノイズの影響が小さくなっていると判定された場合には、ダミーメタルを追加挿入（ステップＳ６００またはＳ７００）する。一方、電圧ノイズの影響が大きくなっていると判定された場合には、ステップＳ８０５において削除もしくは縮小したダミーメタルを元の状態に戻した後（ステップＳ８１１）、ダミーメタルを追加挿入（ステップＳ６００またはＳ７００）する。このようにすることで、電圧ノイズの状況によっては追加挿入するダミーメタルの数を減らすことができるため、第１実施形態及び第２実施形態に比べて製造コストを低減することが可能となる。
（４）第４実施形態
本発明の第４実施形態に係るダミーメタルの配置方法は、電源間に結合分離用のコンデンサ、いわゆる、デカップリングコンデンサが形成されるようにダミーメタルを配置するものである。
図１７は、本発明の第４実施形態に係るダミーメタルの配置方法を適用した半導体集積回路の一部の配線構造を示している。図１７（ａ）は上方からの平面図であり、図１７（ｂ）は図１７（ａ）のＡ−Ａ’で示す位置における断面図である。
特殊用途向けＩＣ、いわゆるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などの半導体集積回路では、図１７（ｂ）に示すように、電源配線層と信号配線層とが交互に積層される構造が一般的となっている。また、異なる電源配線層に形成される電源配線、例えば、図１７（ａ）に示すＶＤＤ配線１１とＧＮＤ配線１２とは、互いに直交する方向にレイアウトされ、上方から見るとＶＤＤ配線１１とＧＮＤ配線１２とによりメッシュ構造を形成している。本実施形態では、ＶＤＤ配線１１が形成される電源配線層と、ＧＮＤ配線１２が形成される電源配線層との間に存在する信号配線層において、ＶＤＤ配線１１とＧＮＤ配線１２との交差点に相当する領域にダミーメタル１３を配置する。このようにダミーメタル１３を配置することで、ＶＤＤ配線１１とＧＮＤ配線１２との実効間隔が小さくなるため、ＶＤＤ配線１１とＧＮＤ配線１２との間に大きな容量を持つデカップリングコンデンサ１４を形成することができる。
〔作用効果〕
第４実施形態に係るダミーメタルの配置方法によれば、異なる電源配線間、例えば、ＶＤＤ配線１１とＧＮＤ配線１２との間にダミーメタル１３を配置することにより、電源配線間の容量を増大させることができる。これにより、電源電圧を安定化させるための大きな容量を持つデカップリングコンデンサ１４を半導体集積回路の内部に簡便に形成することができる。
第１及び第２実施形態に係るダミーメタルの配置方法を用いる半導体集積回路のレイアウト設計手順を示す図。 第１及び第２実施形態に係るダミーメタルの配置方法を実行するダミーメタル追加配置工程のフローチャート。 電圧ノイズの影響を説明するための簡易モデル図。 第１実施形態に係るダミーメタルの配置方法を実行するダミーメタル挿入ステップのフローチャート。 第１実施形態において電圧ノイズを受ける配線と電圧ノイズを与える配線との位置関係を示す図。 第１実施形態において電圧ノイズを受ける配線と電圧ノイズを与える配線と電圧ノイズを受けてもよい配線との位置関係を示す図。 第１実施形態におけるダミーメタルの配置を示す図。 第１実施形態における寄生容量の変化を示す図。 第１実施形態におけるシミュレーション結果。 第２実施形態に係るダミーメタルの配置方法を実行するダミーメタル挿入ステップのフローチャート。 第２実施形態において電圧ノイズを受ける配線と電圧ノイズを与える配線との位置関係を示す図。 第２実施形態において電圧ノイズを受ける配線と電圧ノイズを与える配線と電圧ノイズを受けてもよい配線との位置関係を示す図。 第２実施形態におけるダミーメタルの配置を示す図。 第２実施形態における寄生容量の変化を示す図。 第３実施形態に係るダミーメタルの配置方法を用いる半導体集積回路のレイアウト設計手順を示す図。 第３実施形態に係るダミーメタルの配置方法を実行するダミーメタル削除・追加配置工程のフローチャート。 第４実施形態に係るダミーメタルの配置方法を適用した半導体集積回路の一部の配線構造図。
符号の説明
１・・・配線（電圧ノイズを与える配線）
２・・・配線（電圧ノイズを受ける配線）
３、７・・・配線（Ａ）（電圧ノイズを受ける配線）
４、８・・・配線（Ｂ）（電圧ノイズを与える配線）
５、９・・・隣接配線（Ｃ）（電圧ノイズを受けてもよい配線）
６、１０・・・ダミーメタル
１１・・・ＶＤＤ配線
１２・・・ＧＮＤ配線
１３・・・ダミーメタル
１４・・・デカップリングコンデンサ

Claims (28)

  1. コンピュータを用いて多層配線構造を有する半導体集積回路に用いられるダミーメタルを配置する方法であって、
    前記コンピュータが、
    前記半導体集積回路の配線レイアウトデータと初期ダミーメタルレイアウトデータとを用いて配線ごとに第１配線間寄生容量及び第１配線総寄生容量を抽出する第１容量抽出ステップと、
    前記第１配線間寄生容量に基づいて第１配線間寄生容量データベースを生成する第１データベース生成ステップと、
    前記第１配線総寄生容量に基づいて第１配線総寄生容量データベースを生成する第２データベース生成ステップと、
    前記第１配線間寄生容量データベース及び前記第１配線総寄生容量データベースを用いて電圧ノイズを受ける配線を特定するための第１ダイナミックシミュレーションを行う第１シミュレーション実行ステップと、
    前記第１配線間寄生容量データベース及び前記第１配線総寄生容量データベースを用いて電圧ノイズを受ける配線を特定するための第１スタティックシミュレーションを行う第２シミュレーション実行ステップと、
    前記第１ダイナミックシミュレーション及び前記第１スタティックシミュレーションの結果を格納する第１配線情報データベースを生成する第３データベース生成ステップと、
    前記第１配線情報データベースを基にダミーメタルの追加挿入を行うダミーメタル挿入ステップと、
    を実行することを含むダミーメタルの配置方法であって、
    前記コンピュータによる前記ダミーメタル挿入ステップの実行は、
    前記コンピュータが、
    前記第１配線情報データベースを基に前記電圧ノイズを受ける配線の周囲の構造解析を行う解析ステップと、
    前記構造解析の結果に基づいて前記電圧ノイズを受ける配線の近傍にダミーメタルを配置するダミーメタル配置ステップと、
    を実行することを含み、
    前記コンピュータによる前記ダミーメタル配置ステップの実行は、前記コンピュータが、前記電圧ノイズを受ける配線の同層に隣接配線が存在するか否かを判定する第１判定ステップを実行することを含み、
    前記コンピュータによる前記第１判定ステップの実行において、前記コンピュータが隣接配線が存在しないと判定した場合には、前記コンピュータが、前記電圧ノイズを受ける配線と同層に電圧ノイズの影響を受けてもよい隣接配線を配置し、かつ前記電圧ノイズを受ける配線と前記電圧ノイズの影響を受けてもよい隣接配線との間にダミーメタルを配置することを特徴とするダミーメタルの配置方法。
  2. 前記コンピュータによる前記解析ステップの実行では、前記コンピュータが、前記電圧ノイズを受ける配線の上または下、あるいは上下に電圧ノイズを与える配線が存在する配線構造を抽出することを特徴とする、請求項１に記載のダミーメタルの配置方法。
  3. コンピュータを用いて多層配線構造を有する半導体集積回路に用いられるダミーメタルを配置する方法であって、
    前記コンピュータが、
    前記半導体集積回路の配線レイアウトデータと初期ダミーメタルレイアウトデータとを用いて配線ごとに第１配線間寄生容量及び第１配線総寄生容量を抽出する第１容量抽出ステップと、
    前記第１配線間寄生容量に基づいて第１配線間寄生容量データベースを生成する第１データベース生成ステップと、
    前記第１配線総寄生容量に基づいて第１配線総寄生容量データベースを生成する第２データベース生成ステップと、
    前記第１配線間寄生容量データベース及び前記第１配線総寄生容量データベースを用いて電圧ノイズを受ける配線を特定するための第１ダイナミックシミュレーションを行う第１シミュレーション実行ステップと、
    前記第１配線間寄生容量データベース及び前記第１配線総寄生容量データベースを用いて電圧ノイズを受ける配線を特定するための第１スタティックシミュレーションを行う第２シミュレーション実行ステップと、
    前記第１ダイナミックシミュレーション及び前記第１スタティックシミュレーションの結果を格納する第１配線情報データベースを生成する第３データベース生成ステップと、
    前記第１配線情報データベースを基にダミーメタルの追加挿入を行うダミーメタル挿入ステップと、
    を実行することを含むダミーメタルの配置方法であって、
    前記コンピュータによる前記ダミーメタル挿入ステップの実行は、
    前記コンピュータが、
    前記第１配線情報データベースを基に前記電圧ノイズを受ける配線の周囲の構造解析を行う解析ステップと、
    前記構造解析の結果に基づいて前記電圧ノイズを受ける配線の近傍にダミーメタルを配置するダミーメタル配置ステップと、
    を実行することを含み、
    前記コンピュータによる前記ダミーメタル配置ステップの実行は、前記コンピュータが、前記電圧ノイズを受ける配線の上層または下層、あるいは上下層に隣接配線が存在するか否かを判定する第１判定ステップを実行することを含み、
    前記コンピュータによる前記第１判定ステップの実行において、前記コンピュータが隣接配線が存在しないと判定し場合には、前記コンピュータが、前記電圧ノイズを受ける配線の上層または下層、あるいは上下層に電圧ノイズの影響を受けてもよい隣接配線を配置し、かつ前記電圧ノイズを受ける配線と前記電圧ノイズの影響を受けてもよい隣接配線との間にダミーメタルを配置することを特徴とする、ダミーメタルの配置方法。
  4. 前記コンピュータによる前記解析ステップの実行は、前記コンピュータが、前記電圧ノイズを受ける配線の同層に平行に前記電圧ノイズを受ける配線の片側あるいは両側に電圧ノイズを与える配線が存在する配線構造を抽出すること特徴とする、請求項３に記載のダミーメタルの配置方法。
  5. コンピュータを用いて多層配線構造を有する半導体集積回路に用いられるダミーメタルを配置する方法であって、
    前記コンピュータが、
    前記半導体集積回路の配線レイアウトデータと初期ダミーメタルレイアウトデータとを用いて配線ごとに第１配線間寄生容量及び第１配線総寄生容量を抽出する第１容量抽出ステップと、
    前記第１配線間寄生容量に基づいて第１配線間寄生容量データベースを生成する第１データベース生成ステップと、
    前記第１配線総寄生容量に基づいて第１配線総寄生容量データベースを生成する第２データベース生成ステップと、
    前記第１配線間寄生容量データベース及び前記第１配線総寄生容量データベースを用いて電圧ノイズを受ける配線を特定するための第１ダイナミックシミュレーションを行う第１シミュレーション実行ステップと、
    前記第１配線間寄生容量データベース及び前記第１配線総寄生容量データベースを用いて電圧ノイズを受ける配線を特定するための第１スタティックシミュレーションを行う第２シミュレーション実行ステップと、
    前記第１ダイナミックシミュレーション及び前記第１スタティックシミュレーションの結果を格納する第１配線情報データベースを生成する第３データベース生成ステップと、
    前記第１配線情報データベースを基にダミーメタルの追加挿入を行うダミーメタル挿入ステップと、
    を実行することを含むダミーメタルの配置方法であって、
    前記コンピュータによる前記ダミーメタル挿入ステップの実行は、
    前記コンピュータが、
    前記第１配線情報データベースを基に前記電圧ノイズを受ける配線の周囲の構造解析を行う解析ステップと、
    前記構造解析の結果に基づいて前記電圧ノイズを受ける配線の近傍にダミーメタルを配置するダミーメタル配置ステップと、
    を実行することを含み、
    前記コンピュータによる前記ダミーメタル配置ステップの実行は、前記コンピュータが、前記電圧ノイズを受ける配線の同層に隣接配線が存在するか否かを判定する第１判定ステップを実行することを含み、
    前記コンピュータによる前記第１判定ステップの実行において、前記コンピュータが隣接配線が存在すると判定した場合には、前記コンピュータが、前記隣接配線が電圧ノイズの影響を受けてもよい隣接配線か否かを判定する第２判定ステップを実行することを特徴とする、ダミーメタルの配置方法。
  6. 前記コンピュータによる前記解析ステップの実行では、前記コンピュータが、前記電圧ノイズを受ける配線の上または下、あるいは上下に電圧ノイズを与える配線が存在する配線構造を抽出すること特徴とする、請求項５に記載のダミーメタルの配置方法。
  7. コンピュータを用いて多層配線構造を有する半導体集積回路に用いられるダミーメタルを配置する方法であって、
    前記コンピュータが、
    前記半導体集積回路の配線レイアウトデータと初期ダミーメタルレイアウトデータとを用いて配線ごとに第１配線間寄生容量及び第１配線総寄生容量を抽出する第１容量抽出ステップと、
    前記第１配線間寄生容量に基づいて第１配線間寄生容量データベースを生成する第１データベース生成ステップと、
    前記第１配線総寄生容量に基づいて第１配線総寄生容量データベースを生成する第２データベース生成ステップと、
    前記第１配線間寄生容量データベース及び前記第１配線総寄生容量データベースを用いて電圧ノイズを受ける配線を特定するための第１ダイナミックシミュレーションを行う第１シミュレーション実行ステップと、
    前記第１配線間寄生容量データベース及び前記第１配線総寄生容量データベースを用いて電圧ノイズを受ける配線を特定するための第１スタティックシミュレーションを行う第２シミュレーション実行ステップと、
    前記第１ダイナミックシミュレーション及び前記第１スタティックシミュレーションの結果を格納する第１配線情報データベースを生成する第３データベース生成ステップと、
    前記第１配線情報データベースを基にダミーメタルの追加挿入を行うダミーメタル挿入ステップと、
    を実行することを含むダミーメタルの配置方法であって、
    前記コンピュータによる前記ダミーメタル挿入ステップの実行は、
    前記コンピュータが、
    前記第１配線情報データベースを基に前記電圧ノイズを受ける配線の周囲の構造解析を行う解析ステップと、
    前記構造解析の結果に基づいて前記電圧ノイズを受ける配線の近傍にダミーメタルを配置するダミーメタル配置ステップと、
    を実行することを含み、
    前記コンピュータによる前記ダミーメタル配置ステップの実行は、前記コンピュータが、前記電圧ノイズを受ける配線の上層または下層、あるいは上下層に隣接配線が存在するか否かを判定する第１判定ステップを実行することを含み、
    前記コンピュータによる前記第１判定ステップの実行において、前記コンピュータが隣接配線が存在すると判定した場合には、前記コンピュータが、前記隣接配線が電圧ノイズの影響を受けてもよい隣接配線か否かを判定する第２判定ステップを実行することを特徴とする、ダミーメタルの配置方法。
  8. 前記コンピュータによる前記解析ステップの実行では、前記コンピュータが、前記電圧ノイズを受ける配線の同層に平行に前記電圧ノイズを受ける配線の片側あるいは両側に電圧ノイズを与える配線が存在する配線構造を抽出すること特徴とする、請求項７に記載のダミーメタルの配置方法。
  9. 前記コンピュータによる前記第２判定ステップの実行において、前記コンピュータが、前記隣接配線が電圧ノイズの影響を受けてもよい隣接配線であると判定した場合には、前記コンピュータが、前記電圧ノイズを受ける配線と前記電圧ノイズの影響を受けてもよい隣接配線との間にダミーメタルを配置することを特徴とする、請求項５、６、７または８に記載のダミーメタルの配置方法。
  10. 前記電圧ノイズの影響を受けてもよい隣接配線は、ＶＤＤ配線またはＧＮＤ配線であることを特徴とする、請求項１、２、３、４、または９に記載のダミーメタルの配置方法。
  11. 前記コンピュータによる前記第２判定ステップの実行において、前記コンピュータが、前記隣接配線が電圧ノイズの影響を受けてならない隣接配線であると判定した場合には、前記コンピュータが、前記電圧ノイズを受ける配線と前記電圧ノイズの影響を受けてならない隣接配線との間にはダミーメタルを配置しないことを特徴とする、請求項５、６、７または８に記載のダミーメタルの配置方法。
  12. 前記電圧ノイズの影響を受けてはならない隣接配線は、信号配線であることを特徴とする、請求項１１に記載のダミーメタルの配置方法。
  13. コンピュータを用いて多層配線構造を有する半導体集積回路に用いられるダミーメタルを配置する方法であって、
    前記コンピュータが、
    前記半導体集積回路の配線レイアウトデータと初期ダミーメタルレイアウトデータとを用いて配線ごとに第１配線間寄生容量及び第１配線総寄生容量を抽出する第１容量抽出ステップと、
    前記第１配線間寄生容量に基づいて第１配線間寄生容量データベースを生成する第１データベース生成ステップと、
    前記第１配線総寄生容量に基づいて第１配線総寄生容量データベースを生成する第２データベース生成ステップと、
    前記第１配線間寄生容量データベース及び前記第１配線総寄生容量データベースを用いて電圧ノイズを受ける配線を特定するための第１ダイナミックシミュレーションを行う第１シミュレーション実行ステップと、
    前記第１配線間寄生容量データベース及び前記第１配線総寄生容量データベースを用いて電圧ノイズを受ける配線を特定するための第１スタティックシミュレーションを行う第２シミュレーション実行ステップと、
    前記第１ダイナミックシミュレーション及び前記第１スタティックシミュレーションの結果を格納する第１配線情報データベースを生成する第３データベース生成ステップと、
    前記第１配線情報データベースを基にダミーメタルの追加挿入を行うダミーメタル挿入ステップと、
    を実行することを含むダミーメタルの配置方法であって、
    前記コンピュータによる前記第３データベース生成ステップの実行と前記ダミーメタル挿入ステップの実行との間において、
    前記コンピュータが、
    前記第１配線情報データベースを用いて電圧ノイズを受ける配線が存在するか否かを判定する第１判定ステップと、
    前記電圧ノイズを受ける配線に隣接する初期ダミーメタルを削除もしくは縮小するダミーメタル削除ステップと、
    前記配線レイアウトデータと前記初期ダミーメタルを削除もしくは縮小した後のダミーメタルレイアウトデータとを用いて配線ごとに第２配線間寄生容量及び第２配線総寄生容量を抽出する第２容量抽出ステップと、
    前記第２配線間寄生容量に基づいて第２配線間寄生容量データベースを生成する第４データベース生成ステップと、
    前記第２配線総寄生容量に基づいて第２配線総寄生容量データベースを生成する第５データベース生成ステップと、
    前記第２配線間寄生容量データベース及び前記第２配線総寄生容量データベースを用いて前記電圧ノイズを受ける配線に対する電圧ノイズの影響を確認するための第２ダイナミックシミュレーションを行う第３シミュレーション実行ステップと、
    前記第２配線間寄生容量データベース及び前記第２配線総寄生容量データベースを用いて前記電圧ノイズを受ける配線に対する電圧ノイズの影響を確認するための第２スタティックシミュレーションを行う第４シミュレーション実行ステップと、
    前記第２ダイナミックシミュレーション及び前記第２スタティックシミュレーションの結果を格納する第２配線情報データベースを生成する第６データベース生成ステップと、
    前記第２配線情報データベースを用いて前記電圧ノイズを受ける配線に対する電圧ノイズの影響が解消されたか否かを判定する第２判定ステップと、
    前記第１配線情報データベースと前記第２配線データベースとの間で電圧ノイズ量の大小関係を比較して前記電圧ノイズを受ける配線に対する電圧ノイズの影響が低減されたか否かを判定する第３判定ステップと、
    削除もしくは縮小した前記初期ダミーメタルを元の状態に戻す回復ステップと、
    を実行することをさらに含むことを特徴とする、ダミーメタルの配置方法。
  14. 前記コンピュータによる前記第１判定ステップの実行において、前記コンピュータが、電圧ノイズを受ける配線が存在すると判定した場合には前記コンピュータが前記ダミーメタル削除ステップを実行し、前記コンピュータが、電圧ノイズを受ける配線が存在しないと判定した場合には前記コンピュータが前記ダミーメタル削除ステップ以降のステップの実行を省略することを特徴とする、請求項１３に記載のダミーメタルの配置方法。
  15. 前記コンピュータによる前記第２判定ステップの実行において、前記コンピュータが、前記電圧ノイズを受ける配線に対する電圧ノイズの影響が解消されないと判定した場合には前記コンピュータが前記第３判定ステップを実行し、前記コンピュータが、前記電圧ノイズを受ける配線に対する電圧ノイズの影響が解消されたと判定した場合には前記コンピュータが前記第３判定ステップ以降のステップの実行を省略することを特徴とする、請求項１４に記載のダミーメタルの配置方法。
  16. 前記コンピュータによる前記第３判定ステップの実行において、前記コンピュータが、前記電圧ノイズを受ける配線に対する電圧ノイズの影響が低減されたと判定した場合には、前記コンピュータが前記ダミーメタル挿入ステップを実行し、前記コンピュータが、前記電圧ノイズを受ける配線に対する電圧ノイズの影響が低減されなかったと判定した場合には、前記コンピュータが前記回復ステップを実行してから前記ダミーメタル挿入ステップを実行することを特徴とする、請求項１５に記載のダミーメタルの配置方法。
  17. 前記コンピュータによる前記ダミーメタル挿入ステップの実行は、
    前記コンピュータが、
    前記第２配線情報データベースを基に前記電圧ノイズを受ける配線の周囲の構造解析を行う解析ステップと、
    前記構造解析の結果に基づいて前記電圧ノイズを受ける配線の近傍にダミーメタルを配置するダミーメタル配置ステップと、
    を実行することを含むことを特徴とする、請求項１６に記載のダミーメタルの配置方法。
  18. 前記コンピュータによる前記解析ステップの実行は、前記コンピュータが、前記電圧ノイズを受ける配線の上または下、あるいは上下に電圧ノイズを与える配線が存在する配線構造を抽出すること特徴とする、請求項１７に記載のダミーメタルの配置方法。
  19. 前記コンピュータによる前記ダミーメタル配置ステップの実行は、前記コンピュータが、前記電圧ノイズを受ける配線の同層に隣接配線が存在するか否かを判定する第４判定ステップを実行することを含むことを特徴とする、請求項１７または１８に記載のダミーメタルの配置方法。
  20. 前記コンピュータによる前記第４判定ステップの実行において、前記コンピュータが、隣接配線が存在しないと判定した場合には、前記コンピュータが、前記電圧ノイズを受ける配線と同層に電圧ノイズの影響を受けてもよい隣接配線を配置し、かつ前記電圧ノイズを受ける配線と前記電圧ノイズの影響を受けてもよい隣接配線との間にダミーメタルを配置することを特徴とする、請求項１９に記載のダミーメタルの配置方法。
  21. 前記コンピュータによる前記解析ステップの実行では、前記コンピュータが、前記電圧ノイズを受ける配線の同層に平行に前記電圧ノイズを受ける配線の片側あるいは両側に電圧ノイズを与える配線が存在する配線構造を抽出すること特徴とする、請求項１７に記載のダミーメタルの配置方法。
  22. 前記コンピュータによる前記ダミーメタル配置ステップの実行は、前記コンピュータが、前記電圧ノイズを受ける配線の上層または下層、あるいは上下層に隣接配線が存在するか否かを判定する第４判定ステップ実行することを含むことを特徴とする、請求項１７または２１に記載のダミーメタルの配置方法。
  23. 前記コンピュータによる前記第４判定ステップの実行において、前記コンピュータが隣接配線が存在しないと判定した場合には、前記コンピュータが、前記電圧ノイズを受ける配線の上層または下層、あるいは上下層に電圧ノイズの影響を受けてもよい隣接配線を配置し、かつ前記電圧ノイズを受ける配線と前記電圧ノイズの影響を受けてもよい隣接配線との間にダミーメタルを配置することを特徴とする、請求項２２に記載のダミーメタルの配置方法。
  24. 前記コンピュータによる前記第４判定ステップの実行において、前記コンピュータが隣接配線が存在すると判定した場合には、前記コンピュータが前記隣接配線が電圧ノイズの影響を受けてもよい隣接配線か否かを判定する第５判定ステップを実行することを特徴とする、請求項１９または２２に記載のダミーメタルの配置方法。
  25. 前記コンピュータによる前記第５判定ステップの実行において、前記コンピュータが前記隣接配線が電圧ノイズの影響を受けてもよい隣接配線であると判定した場合には、前記コンピュータが前記電圧ノイズを受ける配線と前記電圧ノイズの影響を受けてもよい隣接配線との間にダミーメタルを配置することを特徴とする、請求項２４に記載のダミーメタルの配置方法。
  26. 前記電圧ノイズの影響を受けてもよい隣接配線は、ＶＤＤ配線またはＧＮＤ配線であることを特徴とする、請求項２０、２３または２５に記載のダミーメタルの配置方法。
  27. 前記コンピュータによる前記第５判定ステップの実行において、前記コンピュータが前記隣接配線が電圧ノイズの影響を受けてはならない隣接配線であると判定した場合には、前記コンピュータが前記電圧ノイズを受ける配線と前記電圧ノイズの影響を受けてならない隣接配線との間にはダミーメタルを配置しないことを特徴とする、請求項２４に記載のダミーメタルの配置方法。
  28. 前記電圧ノイズの影響を受けてはならない隣接配線は、信号配線であることを特徴とする、請求項２７に記載のダミーメタルの配置方法。
JP2005009626A 2005-01-17 2005-01-17 ダミーメタルの配置方法 Expired - Fee Related JP4414899B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2005009626A JP4414899B2 (ja) 2005-01-17 2005-01-17 ダミーメタルの配置方法
US11/306,392 US7743356B2 (en) 2005-01-17 2005-12-27 Method of disposing dummy pattern
US12/801,114 US20100233877A1 (en) 2005-01-17 2010-05-24 Method of disposing dummy pattern

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005009626A JP4414899B2 (ja) 2005-01-17 2005-01-17 ダミーメタルの配置方法

Publications (2)

Publication Number Publication Date
JP2006201818A JP2006201818A (ja) 2006-08-03
JP4414899B2 true JP4414899B2 (ja) 2010-02-10

Family

ID=36944579

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005009626A Expired - Fee Related JP4414899B2 (ja) 2005-01-17 2005-01-17 ダミーメタルの配置方法

Country Status (2)

Country Link
US (2) US7743356B2 (ja)
JP (1) JP4414899B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006190732A (ja) * 2005-01-04 2006-07-20 Toshiba Corp 自動設計方法及び半導体集積回路
US7785946B2 (en) 2007-09-25 2010-08-31 Infineon Technologies Ag Integrated circuits and methods of design and manufacture thereof
JP2010212377A (ja) * 2009-03-09 2010-09-24 Toshiba Corp 半導体集積回路設計装置および半導体集積回路設計方法
CA2703155C (en) * 2009-05-04 2019-03-12 Hubbell Incorporated Integrated lighting system and method
JP5516223B2 (ja) * 2010-08-19 2014-06-11 富士通株式会社 ダミーメタル配置評価装置、ダミーメタル配置評価方法及びダミーメタル配置評価プログラム

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3684239B2 (ja) * 1995-01-10 2005-08-17 株式会社 日立製作所 低ｅｍｉ電子機器
JPH10178013A (ja) 1996-12-19 1998-06-30 Fuji Film Micro Device Kk 半導体装置の層用の平面パターンの生成方法及びその方法を使用した半導体装置の製造方法
JPH10335326A (ja) 1997-05-30 1998-12-18 Matsushita Electric Ind Co Ltd 半導体集積回路およびダミーメタルの配置方法
JP2000277615A (ja) 1999-03-23 2000-10-06 Kawasaki Steel Corp 配線作成装置
US7099808B2 (en) * 1999-08-26 2006-08-29 Mentor Graphics Corp. Capacitance and transmission line measurements for an integrated circuit
JP2001203272A (ja) 2000-01-20 2001-07-27 Matsushita Electric Ind Co Ltd 半導体集積回路のレイアウト設計方法
JP3467445B2 (ja) * 2000-03-24 2003-11-17 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
US20030145296A1 (en) * 2001-12-19 2003-07-31 Rajit Chandra Formal automated methodology for optimal signal integrity characterization of cell libraries
US20030229875A1 (en) * 2002-06-07 2003-12-11 Smith Taber H. Use of models in integrated circuit fabrication
EP1382975B1 (en) * 2002-07-19 2008-01-02 Qimonda AG Method of generating a test pattern for the simulation and/or test of the layout of an integrated circuit
US7018916B2 (en) * 2003-11-03 2006-03-28 International Business Machines Corporation Structure and method for forming a dielectric chamber and electronic device including the dielectric chamber

Also Published As

Publication number Publication date
US7743356B2 (en) 2010-06-22
US20060199284A1 (en) 2006-09-07
US20100233877A1 (en) 2010-09-16
JP2006201818A (ja) 2006-08-03

Similar Documents

Publication Publication Date Title
CN101609482B (zh) 3d集成电路的设计和验证
US10418354B2 (en) Integrated circuit and computer-implemented method of manufacturing the same
TW517272B (en) Semiconductor integrated circuit with dummy patterns
KR101776385B1 (ko) 집적 회로 레이아웃 생성을 위한 방법, 소자 및 컴퓨터 프로그램 제품
KR102224518B1 (ko) 더블 패터닝 레이아웃 설계 방법
US10777505B2 (en) Method of fabricating integrated circuit having staggered conductive features
US10169515B2 (en) Layout modification method and system
JP2006196627A (ja) 半導体装置、及び半導体装置の設計プログラム
US20090039520A1 (en) Semiconductor circuit device, wiring method for semiconductor circuit device and data processing system
JP4414899B2 (ja) ダミーメタルの配置方法
TWI683228B (zh) 開發電子裝置的電子架構設計的系統、開發多個標準電路元件庫的方法及將電子裝置製作至半導體基底上的系統
JP2001274254A (ja) 半導体集積回路の自動配置配線方法
US8972916B1 (en) Method and system for checking the inter-chip connectivity of a three-dimensional integrated circuit
CN104715100A (zh) 集成电路的方法和布局
KR20170094744A (ko) 집적 회로 및 상기 집적 회로의 제조를 위한 컴퓨터 구현 방법
JP2006155119A (ja) Ｌｓｉ物理設計方法、プログラム及び装置
JP2005235804A (ja) 半導体装置の設計方法及びプログラム
JP2006286792A (ja) レイアウト検証方法、レイアウト検証装置、及びレイアウト設計装置
US7761833B2 (en) Semiconductor device and dummy pattern arrangement method
US20090243121A1 (en) Semiconductor integrated circuit and layout method for the same
JP2006053804A (ja) 半導体回路寄生容量素子抽出装置、抽出方法、および抽出プログラム
JP2008310527A (ja) 半導体集積回路のレイアウト設計装置及びレイアウト設計方法
JP2009123966A (ja) 半導体集積回路のレイアウトパターン設計方法、レイアウトパターン設計装置およびレイアウトパターン設計用プログラム
CN110364521B (zh) 一种标准单元的版图布局方法及其版图
JP5035003B2 (ja) 配線レイアウト装置、配線レイアウト方法及び配線レイアウトプログラム

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20070216

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20070206

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070808

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081203

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090714

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090911

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091117

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091120

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121127

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121127

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131127

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees