JP2009123966A - 半導体集積回路のレイアウトパターン設計方法、レイアウトパターン設計装置およびレイアウトパターン設計用プログラム - Google Patents

Abstract

【課題】ＬＳＩチップ全体のレイアウトパターン設計が決定される前の段階で精度の高いダミーパターンの発生と被覆率の検証を行い、最終段階での検証による後戻りによって設計期間が長期化するのを防ぐための手法を提供する。
【解決手段】半導体集積回路のセルインスタンスごとにダミーパターンを含むレイアウトの被覆率を算出し、被覆率が基準値未満のとき前記セルインスタンスとそれの周辺のセルインスタンスとを結合した拡張セルインスタンスのレイアウトパターンを仮決定し、周辺セルインスタンスにダミーパターンを生成したレイアウトパターンに基づいて拡張セルインスタンスに係る被覆率を算出し、算出された被覆率が基準値に達したらそれを拡張セルインスタンスのレイアウトパターンとして確定し、そのようにして得られる各セルインスタンスまた拡張セルインスタンスのレイアウトパターンを結合して最終のレイアウトを得るレイアウトパターン設計方法。
【選択図】図２

Description

この発明は、半導体集積回路のレイアウトパターンを設計するための方法、装置およびプログラムに関する。

半導体集積回路、特にＬＳＩと呼ばれる大規模半導体集積回路は、近年デジタル家電用や自動車の電子制御用に広く用いられ欠かせないものとなっている。更に、それらは民生用、産業用として、安価でかつ高性能なものが求められており、年々、精度の高いかつ高い歩留りの製造方法が必要とされている。このための半導体集積回路の製造方法の一つに、基板表面の平坦化を行うためのＣＭＰ（Chemical Mechanical Polishing）という方法がある。これは、基板表面の形成膜を、化学反応と機械的な研磨により表面を削っていくものである。しかし、シリコンウェハーおよびＬＳＩチップ上の場所により形成膜のパターンが密集している領域と疎な領域が存在すると、前記ＣＭＰによって基板表面をうまく平坦化することができないことがある。そうすると、結果的に形成膜の膜厚やパターン幅にばらつきが生じ、設計仕様やユーザーの要求する性能を満足できなくなるという問題があった。これに対して、シリコンウェハーもしくはＬＳＩチップ上の場所により形成膜のパターンが密集している領域や、疎な領域を均一化する手法が望まれている。

上記問題を解決するため、回路機能と関係のない形成膜をダミーパターンとしてシリコンウェハーもしくはＬＳＩチップ上に配置するものが開示されている（例えば、特許文献１参照）。即ち、プロセスデザインルールで規定された形状と間隔で、パターンの疎密が均一になるようにダミーパターンを配置する手法である。図１は、前記特許文献１に開示されたパターン生成装置、即ち、従来のパターン生成装置の構成を示すブロック図である。図１の半導体装置用パターン生成装置は、ダミー生成フローチャート図１に示すレイアウトパターン形成手段１０１と、このレイアウトパターンに基づいて層毎の空き領域検出を行う空き領域検出手段１０２と、デザインルール１０３に基づく各層のパターン形成のための最適面積率を抽出する最適面積率抽出手段１０４と、空き領域検出手段１０２から各層の面積率を算出し、最適面積率となるように、ダミーパターンを配置するダミーパターン配置手段１０５と、更にこれらのダミーパターンのうち拡散領域とゲート導体との間の垂直方向の位置関係を考慮し、デカップリング容量を付加可能であるかどうかを判断し可能である領域には電源配線およびグランド配線との接続を行う容量配置手段１０６とを具備し、プロセス条件に応じて最適化のなされたレイアウトパターンデータをレイアウトパターン形成手段１０１から出力するように構成されたものと説明されている。なお、前述の半導体装置用パターン生成装置は、不要輻射対策を考慮したＬＳＩの開発を終え、レイアウト検証も終了した半導体チップのレイアウトデータに対するものである。
特開２００４−８８１０２号公報

ところが、前述の手法によりダミーパターンを配置しても、レイアウトパターン形成手段１０１から出力されたレイアウトデータに基づくパターンにパターンが疎な領域と密な領域が存在することがある。例えば、拡散層やポリシリコン層のいずれかのみからなる回路素子（抵抗素子、容量素子）領域が広い領域に存在する場合である。前記回路素子領域にはダミーパターンを形成することができない。そうすると、パターンの疎密が部分的に生じ、ＣＭＰによってＬＳＩチップをうまく平坦化することができない。結果的に、形成膜の膜厚やパターン幅にばらつきが生じ、設計仕様やユーザーの要求する性能を満足できなくなる。

そのように、ダミーパターンの形成だけでパターンの疎密を所定範囲内に均一化できなくなった場合、ＬＳＩチップや回路素子の再レイアウトや再設計が必要になる。従来手法におけるダミーパターンの配置は、不要輻射対策を考慮したＬＳＩの開発を終え、レイアウト検証を終了した段階で行われる。従って、不要輻射対策やレイアウト検証のやりなおしといった後戻りが発生する。その後戻りによって、設計期間の長期化を引き起こすという問題があった。

本発明は、以上のような事情を考慮してなされたものであって、ＬＳＩチップ全体のレイアウトパターンが決定される前の段階で被覆率の検証とそれに基づく精度の高いダミーパターンの発生とを行うことにより、最終段階での検証によって後戻りが生じる確率を低減し、設計期間の長期化を防ぐことのできる手法を提供するものである。

本発明では、回路素子や複数の回路素子の集合であるセルインスタンスといわれるブロック設計の段階で、ブロックごとに被覆率の検証を行い、その結果に応じて、後戻りが発生しない程度の高い精度でダミーパターンを生成する。

この発明は、半導体集積回路の部分的な回路ブロックであるセルインスタンスごとにそのレイアウトパターンを仮決定する工程と、前記レイアウトパターンに基づいてセルインスタンス内の所定領域に占めるパターン部の面積の割合をそのセルインスタンスの被覆率として算出する第1の検証工程と、算出された被覆率が基準値未満のときパターンの空き領域にダミーパターンを生成し、ダミーパターンを含むレイアウトパターンを仮決定する工程と、前記レイアウトパターンに基づいて被覆率を算出する第2の検証工程と、前記被覆率が基準値未満のとき前記セルインスタンスとそれに隣接して配されるべきセルインスタンス（周辺セルインスタンス）とを結合してなる拡張セルインスタンスのレイアウトパターンを仮決定するマージ工程と、結合された周辺セルインスタンスにダミーパターンを生成し、ダミーパターンを含むレイアウトパターンを仮決定し、前記レイアウトパターンに基づいて拡張セルインスタンスに係る被覆率を算出する第3の検証工程と、第1〜第3の検証工程の何れかで算出される被覆率が基準値に達したときその被覆率が算出されたレイアウトパターンを算出対象のセルインスタンスもしくは拡張セルインスタンスのレイアウトパターンとして確定する工程と、各セルインスタンスまた拡張セルインスタンスのレイアウトパターンが決定されたらそれらを結合して半導体集積回路のレイアウトパターンを得る工程とを備え、各工程をコンピュータが実行するレイアウトパターン設計方法を提供する。

また、異なる観点から、この発明は、半導体集積回路の部分的な回路ブロックであるセルインスタンスごとにそのレイアウトパターンを仮決定する第１のレイアウトパターン生成部と、前記レイアウトパターンに基づいてセルインスタンスの所定領域に占めるパターン部の面積の割合をそのセルインスタンスの被覆率として算出する第1の検証部と、算出された被覆率が基準値未満のときパターンの空き領域にダミーパターンを生成し、ダミーパターンを含むレイアウトパターンを仮決定する第２のレイアウトパターン生成部と、前記レイアウトパターンに基づいて被覆率を算出する第2の検証部と、前記被覆率が基準値未満のとき前記セルインスタンスとそれに隣接して配されるべきセルインスタンス（周辺セルインスタンス）とを結合してなる拡張セルインスタンスのレイアウトパターンを仮決定する第3のレイアウトパターン生成部と、結合された周辺セルインスタンスにダミーパターンを生成し、ダミーパターンを含むレイアウトパターンを仮決定する第4のレイアウトパターン生成部と、前記レイアウトパターンに基づいて拡張セルインスタンスに係る被覆率を算出する第3の検証部と、第1〜第3の検証部の何れかで算出される被覆率が基準値に達したときその被覆率が算出されたレイアウトパターンを算出対象のセルインスタンスもしくは拡張セルインスタンスのレイアウトパターンとして確定する決定部と、各セルインスタンスまた拡張セルインスタンスのレイアウトパターンが決定されたらそれらを結合して半導体集積回路のレイアウトパターンを得る結合部とを備えることを特徴とするレイアウトパターン設計装置を提供する。
さらに、この発明は、前述のレイアウト設計方法における各工程を、コンピュータに実行させるためのプログラムステップを含んでなるレイアウトパターン設計用プログラムを提供する。

ここで、被覆率とは、一般に任意の領域のパターン部の占有面積をその領域の面積で除算した値をいう。パターン部とは、レイアウトパターンのうち素地を除く部分であって、例えば、配線の線部がパターン部に該当する。ダミーパターンもパターン部に含まれる。本発明におけるブロック単位の被覆率は、ＬＳＩチップのレイアウトデータもしくはブロック設計の段階の各ブロックのレイアウトが生成された段階で、それらのレイアウトデータに基づいて算出される。即ち、被覆率算出の対象の領域（ウィンドウ）対し、前記ウィンドウに含まれる拡散層やポリシリコン層の形成層それぞれのレイアウトパターンのパターン部の合計面積をまず算出する。その合計面積を前記ウィンドウの面積で除してブロック単位の被覆率が算出される。各ウィンドウのサイズは、プロセスデザインルールに基づいて規定される。

また、セルインスタンスとは、各ブロック内に配置される回路素子および／またはそれらの集合についてレイアウト設計を行った結果としてのレイアウトデータをいう。

この発明のレイアウトパターン設計方法は、前記第2の検証工程で算出される被覆率が基準値未満のとき前記セルインスタンスとそれに隣接して配されるべきセルインスタンス（周辺セルインスタンス）とを結合してなる拡張セルインスタンスのレイアウトパターンを仮決定するマージ工程と、結合された周辺セルインスタンスにダミーパターンを生成し、ダミーパターンを含むレイアウトパターンを仮決定し、前記レイアウトパターンに基づいて拡張セルインスタンスに係る被覆率を算出する第3の検証工程と、第3の検証工程で算出される被覆率が基準値に達したときその被覆率が算出されたレイアウトパターンを算出対象のセルインスタンスもしくは拡張セルインスタンスのレイアウトパターンとして確定する工程とを備えるので、半導体集積回路全体のレイアウトパターンが決定される前の部分的なブロックのレイアウト設計の段階で被覆率の検証とそれに基づく精度の高いダミーパターンの発生とを行うことができる。従って、レイアウトパターン設計の最終段階での検証によって後戻りが生じる確率を低減することができ、半導体集積回路のレイアウトパターン設計に要する期間が長期化するのを防ぐことができる。

換言すれば、本発明に係るダミーパターンの発生と被覆率の検証手段は、セルインスタンスといわれるブロック設計の段階で対象のセルインスタンスのレイアウトデータに基づいて被覆率を求めて検証をするものである。求めた被覆率がデザインルールで予め規定された目標値に対して不足しているとされた場合は、対象のセルインスタンスの周辺領域（電源配線領域等）に配置されるセルインスタンス（周辺セルインスタンス）とレイアウトパターンをマージし、マージされたレイアウトパターンに対してさらに被覆率の検証を行うものである。ここで、周辺セルインスタンスは、対象のセルインスタンスと同様に設計者があらかじめ作成したセルインスタンスの配置ルールをもちいてレイアウトが決定され、プロセスデザインルールで規定されたダミーパターンを生成したものである。

これによって、対象のセルインスタンスにダミーパターンを形成するだけでは被覆率の過不足を均一にできなくなる領域、箇所を、レイアウト設計の早い段階で検出することができる。従って、レイアウト設計の最終段階で被覆率を検証する従来の手法に比べてＬＳＩチップや回路素子の再レイアウトや再設計といったような設計の後戻りを抑制することができる。
この発明の態様によれば、セルインスタンス内もしくは、周辺セルインスタンスの結合部分で所定領域に占めるパターン部の面積が基準値未満になる場合を、周辺セルインスタンスの配置に基づきセルインスタンスのレイアウト設計段階で求めることができる。これにより、ＬＳＩチップのレイアウトを確定する前段階で求めることがきるので、従来に比べ設計、検証工程での後戻りを低減することができる作用がある。

まず、この発明の好ましい態様について説明する。
各セルインスタンスは一つの半導体基板上に配置されるものであり、各セルインスタンスが半導体基板上に配置される位置は、各検証工程の実施前に定められていてもよい。この態様によれば、検証対象となるセルインスタンスに対して隣接して配置されるセルインスタンスの位置が決まった段階で、セルインスタンス内もしくは、周辺セルインスタンスの結合部分で所定領域に占めるパターン部の面積が基準値未満になる場合を求めることができるため、従来に比べ検証工程を早くすることができる作用がある。

また、各セルインスタンスが配置される位置は、セルインスタンス名およびその配置座標、方向性、繰り返し数と、周辺に配置されるセルインスタンス名およびその配置座標、方向性、繰り返し数を含む情報として定められてもよい。この態様によれば、レイアウトエディタを用いずともセルインスタンスの配置位置の制御が可能となり、検証工程の人手介在を防ぎ検証工程を効率化する作用がある。

さらにまた、前記ダミーパターンは、パターンとパターンとの間に所定の大きさの空き領域があり、かつ、その領域へのダミーパターンの配置がレイアウト設計者によって禁止されていない場合に当該空き領域に配置されるものであり、第1〜第4の各検証工程に先立ち仮決定される各レイアウトパターンに基づいて配置可能な領域がそれぞれ決定されてもよい。

前記マージ工程の後、結合されたレイアウトパターンに基づいて、拡張セルインスタンスに係るマージ後の被覆率を算出する第4の検証工程をさらに含み、前記第3の検証工程は、第4の検証工程で算出される被覆率が基準値未満であるときに実行されてもよい。この態様によれば、拡張セルインスタンスの被覆率が基準値未満である場合にダミーパターン発生工程が実行され、被覆率が基準値以上となることで、拡張セルインスタンスに対する基準値を満たしたレイアウトパターンを実現することができる作用がある。
ここで示した種々の好ましい態様は、それら複数を組み合わせることもできる。

以下、図面を用いてこの発明をさらに詳述する。なお、以下の説明は、すべての点で例示であって、この発明を限定するものと解されるべきではない。

図２は、本発明の実施形態に係るレイアウトパターンの設計手順を示すフローチャートである。図２のフローチャートに基づいて、本実施形態におけるレイアウトパターンの設計方法の各工程を説明する。図２のフローチャートは、例えば、レイアウトパターン生成用に用いられるコンピュータ（メインフレームと呼ばれる大型コンピュータ、いわゆるワークステーション、あるいはパーソナルコンピュータであってもよい）のＣＰＵが実行するレイアウトパターン設計用プログラムの内容である。前記ＣＰＵは、前記レイアウトパターン設計用プログラム（本発明に係るプログラム、あるいは、ＣＡＤ（Computer Aided Design）プログラム）を実行することによって図２の各工程を処理する。

本実施形態におけるレイアウトパターンの設計方法は、セルインスタンスの設計が完了した段階で得られるセルインスタンスのレイアウトデータを用いる。設計に際し、対象のセルインスタンスをＬＳＩチップ上に配置するための情報が記載された配置ルール２０２が予め用意されている。また、周辺セルインスタンスをＬＳＩチップ上に配置するための情報が記載された配置ルール２０４が予め用意されている。それらはいずれも、ＬＳＩの設計者がブロックレイアウトもしくはチップレイアウトの配置方針に基づき決定したものである。また、この実施形態におけるレイアウトパターン設計において、各セルインスタンスおよびそれらに含まれる各回路素子や配線パターン等は、ＬＳＩチップを模したＣＡＤデータベース上に配置される。

前記ＣＰＵは、対象のセルインスタンスのレイアウトデータ２０１を入力とし、対象のセルインスタンスの配置ルール２０２を用いて対象のセルインスタンスの各回路素子や配線パターン等配置を行う（Step S203の対象セルインスタンス配置工程）。図３は、本実施形態に係る対象のセルインスタンスとその周辺のセルインスタンスがＬＳＩチップを模したＣＡＤデータベース上の領域に配置された状態を示す説明図である。図３で斜線の矩形領域２０１が検証対象のセルインスタンスである。対象のセルインスタンスは、その内部のレイアウトの図示を省略しているが、前記セルインスタンスはブロック設計が完了し、レイアウトデータ２０１が得られた段階のものである。対象のセルインスタンスの周辺領域３０６には、周辺セルインスタンス３０１〜３０５が配置される。対象のセルインスタンスとその周辺領域３０６とは、ＬＳＩチップを模したＣＡＤデータベース上の一部の領域を占有する。以下、対象セルインスタンスとその周辺セルインスタンスが配置されたものを拡張セルインスタンスという。

図４は、この実施形態において、検証対象のセルインスタンスの配置ルール２０２の一例を示す説明図である。図４に示すように、セルインスタンスの配置ルール２０２は、複数項目のデータの集合である。COLUMN、ROWは、それぞれＸ方向、Ｙ方向のセルインスタンス配置の繰り返し数を示し、DELTA_C、DELTA_Rは、それぞれＸ方向、Ｙ方向の繰り返し配置におけるセルインスタンスの原点間隔を示す。

ＣＰＵは、セルインスタンス配置ルール２０２に記載された配置座標、方向性、繰り返し数に基づき、対象のＬＳＩチップを模したＣＡＤデータベース上にセルインスタンスを配置する。

さらに、ＣＰＵは、検証対象のセルインスタンスの周辺領域（電源配線領域等）に周辺セルインスタンスを配置する（Step S205の周辺セルインスタンス配置工程）。図３で、対象のセルインスタンス２０１の周辺に配置された矩形領域３０１〜３０５は、周辺セルインスタンスである。周辺セルインスタンスの配置に際しては、周辺セルインスタンスの配置ルール２０４を用いる。図５は、この実施形態において、対象のセルインスタンス２０１の周辺領域（電源配線領域等）３０６にセルインスタンスを配置するための配置ルール２０４の一例を示す説明図である。周辺セルインスタンスの配置ルール２０４のデータ構造は、配置ルール２０２と同様である。ただし、複数のセルインスタンスのルールを記載するため複数行からなっている。

周辺セルインスタンス配置工程で、ＣＰＵは、図５の配置ルール２０４に記載された配置座標、方向性、繰り返し数に基づき各周辺セルインスタンスを配置する。

次いで、ＣＰＵは、周辺セルインスタンス配置工程で配置された各周辺セルインスタンスのレイアウトデータに対し、被覆率が基準値未満のとき、プロセスデザインルールで規定されたダミーパターンを生成する（Step S206のダミーパターン発生工程）。図６は、この実施形態におけるダミーパターン発生工程の詳細な手順を説明するフローチャートである。図７は、この実施形態におけるダミーパターン発生工程で生成されたダミーパターンの配置例を示す説明図である。

以下に、図６に示すフローチャートの各工程を説明する。まず、周辺セルインスタンス配置工程で得られるレイアウトデータに対して被覆率が基準値未満であるかどうかを検証する（Step S605 の被覆率検証工程）。検証結果に基づき被覆率が基準値未満であるかどうかを判定する（Step S606 の検証結果判定工程）。判定工程で被覆率が基準値以上であれば、プロセスデザインルールを満たすため以降の工程は中止されるが、もし被覆率が基準値未満であれば、周辺セルインスタンス配置工程で得られるレイアウトデータから設計者が何らかの理由でダミーパターンを置きたくない領域（ダミーパターン配置禁止領域）が定義された領域を抽出する（Step S601の禁止領域抽出工程）。そして、トランジスタや抵抗、容量素子で使われている拡散層およびポリシリコン層を抽出する（Step S602）。

図７で、外枠の矩形領域７０７が前記ダミーパターン発生工程（Step S206）の対象となる全領域に対応する。矩形領域７０１は、ダミーパターン配置禁止領域に対応する。また、トランジスタや抵抗、容量素子で使われている拡散層およびポリシリコン層の領域を符号７０２〜７０４で示す。

その後、ＣＰＵは、ダミーパターンを配置可能な空き領域を抽出する（Step S603）。抽出された空き領域に対し、ＣＰＵは、プロセスデザインルールで規定された形状のダミーパターンを所定の間隔で繰り返し配置していく（Step S604のダミーパターン配置工程）。図７の矩形領域７０５は、拡散層に配置されたダミーパターンの例を示す。矩形領域７０６は、ポリシリコン層に配置されたダミーパターンの例を示す。なお、プロセスデザインルールに従って、拡散層に配置されるダミーパターンとポリシリコン層に配置されるダミーパターンは、互いに重ならないように配置される。以上が、ダミーパターン発生工程（Step S206）の詳細である。

図２の説明を続ける。次に、ＣＰＵは、ダミーパターン配置工程（図６のStep S604）生成、配置したダミーパターンと周辺セルインスタンス配置工程（Step S205）のレイアウトデータをマージする（Step S207のマージ工程）。図８は、この実施形態において、マージ工程でレイアウトデータがマージされた後の拡張セルインスタンスを示す説明図である。
即ち、図８の拡張セルインスタンス８０１は、図３の拡張セルインスタンスに図７のダミーパターン７０５、７０６等が配置されたものである。

ＣＰＵは、マージ後の拡張セルインスタンス８０１、即ち、周辺領域のレイアウトパターンをマージした後のレイアウトパターンに対して被覆率の検証を行う（検証工程 Step S208）。即ち、ブロック設計の段階で拡張セルインスタンスの被覆率の検証を行う。拡張セルインスタンス８０１に対する被覆率の検証は、ＬＳＩ設計用に市販されているレイアウト検証ＣＡＤツールによって行なうことができる。拡張セルインスタンスの領域は、プロセスデザインルールにより規定される領域（ウィンドウ）を単位として行う。各ウィンドウについて形成層の密度を抽出、検証する。その際、拡張セルインスタンス内の検証領域を範囲指定する（図８の矩形枠８０２の範囲に対応）ことより、検証対象のセルインスタンスのレイアウトデータ２０１とその近傍領域（電源配線領域等）のダミーパターン配置領域の被覆率の検証を実施する。これによって、前記領域外（拡張セルインスタンスの外縁部）に発生する擬似のエラーを回避する。

図８に示す領域８０３と８０４は、検証の結果、被覆率が所定の範囲内にないとされる領域（エラー領域）を示す。本発明の設計方法により被覆率のエラーを検出できた例である。セルインスタンス２０１、３０３、３０５内にあるそれらのエラー領域は、ダミーパターン配置禁止領域が定義され、拡散層が存在し、もしくは、ポリシリコン層が存在しているためにダミーパターンを配置することができなかった領域である。ダミーパターンが配置されなかったため、それらの領域の被覆率はデザインルールで規定された目標値の範囲に達していない。被覆率が目標値の範囲に達していないとされた場合、設計者は、ダミーパターンの配置ができなかった原因である拡散層（拡散抵抗やトランジスタのソース、ドレイン）やポリシリコン層（ポリシリコン抵抗やトランジスタのゲート）に配置される回路素子を移動させ、あるいは分割する。そのようにして、セルインスタンスの設計段階で回路素子を再配置し、レイアウトデータを修正する。そして、レイアウトが修正された拡張セルインスタンスについて被覆率を検証する。

このようにして、各拡張セルインスタンスの被覆率が目標値の範囲内に収められた後、各拡張セルインスタンスが結合されたＬＳＩチップ全体のレイアウトパターン（チップレイアウト）が不要輻射対策を考慮して決定され、チップレイアウトの検証が行われる。一方、従来の手法によれば、チップレイアウトの段階まで設計が進んだ後に各セルインスタンス領域の被覆率が検証される。被覆率が目標値の範囲外とされた場合、そのセルインスタンスの修正のみならずチップレイアウトも再設計を行わなければならない。

以上のように、本発明に係るレイアウトパターン設計方法を適用すれば、セルインスタンスの設計段階で被覆率のエラーを修正することができ、後戻りによって発生する工数を従来手法に比べての低減することができる。

図９は、本発明のレイアウトパターン設計方法を適用した半導体集積回路のレイアウトパターン設計装置のハードウエアの構成例を示すブロック図である。図９において、本実施形態のレイアウトパターン設計装置９０１は、コンピュータとして構成される。より詳細には、レイアウトパターン設計装置９０１は、読み出し可能な可読記録媒体としてのＲＯＭ９０２、ワークメモリとして働くＲＡＭ９０３、制御プログラムに基づいて各種処理を行う演算処理部（ＣＰＵ）９０７、データベース９０４、表示部などの出力装置９０５およびユーザーからの指示を受ける操作入力部９０６を有している。ＲＯＭ９０２には、この実施形態に係るレイアウトパターン設計方法の処理手順を定めたレイアウトパターン設計用プログラムが格納されている。演算処理部（ＣＰＵ）９０７は、前記レイアウトパターン設計用プログラムを実行する。ＲＡＭ９０３は、レイアウトパターン設計用プログラムの実行時にワークメモリとして働く。

図１０は、本発明のレイアウトパターン設計装置の機能的な構成を示すブロック図である。図１０に示すように、前記レイアウトパターン設計装置１０は、第１〜第４のレイアウトパターン生成部１１〜１４と、第１〜第３の検証部２１〜２３と、決定部３１と、結合部３２、指示取得部４１、デザインルール格納部４２および配置ルール格納部４３を備えてなる。
各レイアウトパターン生成部１１〜１４は、対象のセルインスタンス若しくは拡張セルインスタンスのレイアウトパターンを生成するブロックである。各検証部２１〜２３は、対象のセルインスタンス若しくは拡張セルインスタンスのレイアウトパターンに基づく被覆率を算出し、得られた被覆率が基準値に達しているか否かを検証するブロックである。決定部３１は、各セルインスタンス若しくは拡張セルインスタンスの被覆率が基準値に達したとき、その被覆率が算出されたセルインスタンスもしくは拡張セルインスタンスのレイアウトパターンを結合に用いるものとして確定するブロックである。結合部３２は、確定された各セルインスタンスまた拡張セルインスタンスのレイアウトパターを結合するブロックである。
また、デザインルール格納部４２は、あらかじめ用意されたプロセスデザインルールを格納するブロックである。配置ルール格納部４３は、予め用意された配置ルールを格納するブロックである。
指示取得部４１は、設計者からの指示を取得するブロックである。指示は、ＬＳＩチップのフロアプランに係る指示や各レイアウトパターン生成部、各検証部、決定部および結合部の処理開始に係る指示を含む。さらに、デザインルールや配置ルールの変更に係る指示がされることもある。

前述した実施の形態の他にも、この発明について種々の変形例があり得る。それらの変形例は、この発明の範囲に属さないと解されるべきものではない。この発明には、請求の範囲と均等の意味および前記範囲内でのすべての変形とが含まれるべきである。

従来のパターン生成装置の構成を示すブロック図である。 本発明の実施形態に係るレイアウトパターンの設計手順を示すフローチャートである。 本実施形態に係る対象のセルインスタンスとその周辺のセルインスタンスがＬＳＩチップを模したＣＡＤデータベース上の領域に配置された状態を示す説明図である。 この実施形態において、検証対象のセルインスタンスの配置ルール２０２の一例を示す説明図である。 この実施形態において、周辺セルインスタンスを配置するための配置ルール２０４の一例を示す説明図である。 この実施形態におけるダミーパターン発生工程の詳細な手順を説明するフローチャートである。 この実施形態におけるダミーパターン発生工程で生成されたダミーパターンの配置例を示す説明図である。 この実施形態において、マージ工程でレイアウトデータがマージされた後の拡張セルインスタンスを示す説明図である。 本発明のレイアウトパターン設計方法を適用した半導体集積回路のレイアウトパターン設計装置の構成例を示すブロック図である。 本発明のレイアウトパターン設計装置の機能的な構成を示すブロック図である。

符号の説明

１０：レイアウトパターン設計装置
１１〜１４：レイアウトパターン生成部
２１〜２３：検証部
３１：決定部
３２：結合部
４１：指示取得部
４２：デザインルール格納部
４３：配置ルール格納部
１０１：レイアウトパターン形成手段
１０２：空き領域検出手段
１０３：デザインルール
１０４：最適面積率抽出手段
１０５：ダミーパターン配置手段
２０１：検証対象のレイアウトデータ、即ち、対象のセルインスタンス
２０２：対象のセルインスタンスの配置ルール
２０４：周辺セルインスタンスの配置ルール
３０１〜３０５：周辺セルインスタンス
３０６：周辺領域（電源配線領域等）
７０１：ダミーパターン配置禁止領域
７０２：トランジスタ
７０３：拡散抵抗
７０４：ポリシリコン抵抗
７０５：拡散層のダミーパターン
７０６：ポリシリコン層のダミーパターン
７０７：ダミーパターン発生工程の対象となるレイアウトデータ
８０１：マージ後のレイアウトデータ、即ち、拡張セルインスタンス
８０２：検証領域の指定範囲を示す最外郭
８０３、８０４：被覆率のエラー領域
９０１：レイアウトパターン設計装置
９０２：ＲＯＭ
９０３：ＲＡＭ
９０４：データベース
９０５：出力装置
９０６：操作入力部
９０７：ＣＰＵ、演算処理部

Claims (7)

1. 半導体集積回路の部分的な回路ブロックであるセルインスタンスごとにそのレイアウトパターンを仮決定する工程と、
   前記レイアウトパターンに基づいてセルインスタンス内の所定領域に占めるパターン部の面積の割合をそのセルインスタンスの被覆率として算出する第1の検証工程と、
   算出された被覆率が基準値未満のときパターンの空き領域にダミーパターンを生成し、ダミーパターンを含むレイアウトパターンを仮決定する工程と、
   前記レイアウトパターンに基づいて被覆率を算出する第2の検証工程と、
   前記被覆率が基準値未満のとき前記セルインスタンスとそれに隣接して配されるべきセルインスタンス（周辺セルインスタンス）とを結合してなる拡張セルインスタンスのレイアウトパターンを仮決定するマージ工程と、
   結合された周辺セルインスタンスにダミーパターンを生成し、ダミーパターンを含むレイアウトパターンを仮決定し、前記レイアウトパターンに基づいて拡張セルインスタンスに係る被覆率を算出する第3の検証工程と、
   第1〜第3の検証工程の何れかで算出される被覆率が基準値に達したときその被覆率が算出されたレイアウトパターンを算出対象のセルインスタンスもしくは拡張セルインスタンスのレイアウトパターンとして確定する工程と、
   各セルインスタンスまた拡張セルインスタンスのレイアウトパターンが決定されたらそれらを結合して半導体集積回路のレイアウトパターンを得る工程とを備え、
   各工程をコンピュータが実行するレイアウトパターン設計方法。
2. 各セルインスタンスは一つの半導体基板上に配置されるものであり、各セルインスタンスが半導体基板上に配置される位置は、各検証工程の実施前に定められている請求項１記載のレイアウトパターン設計方法。
3. 各セルインスタンスが配置される位置は、セルインスタンス名およびその配置座標、方向性、繰り返し数と、周辺に配置されるセルインスタンス名およびその配置座標、方向性、繰り返し数を含む情報として定められる請求項２に記載のレイアウトパターン設計方法。
4. 前記ダミーパターンは、パターンとパターンとの間に所定の大きさの空き領域があり、かつ、その領域へのダミーパターンの配置がレイアウト設計者によって禁止されていない場合に当該空き領域に配置されるものであり、第1〜第4の各検証工程に先立ち仮決定される各レイアウトパターンに基づいて配置可能な領域がそれぞれ決定される請求項１に記載のレイアウトパターン設計方法。
5. 前記マージ工程の後、結合されたレイアウトパターンに基づいて、拡張セルインスタンスに係るマージ後の被覆率を算出する第4の検証工程をさらに含み、
   前記第3の検証工程は、第4の検証工程で算出される被覆率が基準値未満であるときに実行される請求項１に記載のレイアウトパターン設計方法。
6. 半導体集積回路の部分的な回路ブロックであるセルインスタンスごとにそのレイアウトパターンを仮決定する第１のレイアウトパターン生成部と、
   前記レイアウトパターンに基づいてセルインスタンスの所定領域に占めるパターン部の面積の割合をそのセルインスタンスの被覆率として算出する第1の検証部と、
   算出された被覆率が基準値未満のときパターンの空き領域にダミーパターンを生成し、ダミーパターンを含むレイアウトパターンを仮決定する第２のレイアウトパターン生成部と、
   前記レイアウトパターンに基づいて被覆率を算出する第2の検証部と、
   前記被覆率が基準値未満のとき前記セルインスタンスとそれに隣接して配されるべきセルインスタンス（周辺セルインスタンス）とを結合してなる拡張セルインスタンスのレイアウトパターンを仮決定する第3のレイアウトパターン生成部と、
   結合された周辺セルインスタンスにダミーパターンを生成し、ダミーパターンを含むレイアウトパターンを仮決定する第4のレイアウトパターン生成部と、
   前記レイアウトパターンに基づいて拡張セルインスタンスに係る被覆率を算出する第3の検証部と、
   第1〜第3の検証部の何れかで算出される被覆率が基準値に達したときその被覆率が算出されたレイアウトパターンを算出対象のセルインスタンスもしくは拡張セルインスタンスのレイアウトパターンとして確定する決定部と、
   各セルインスタンスまた拡張セルインスタンスのレイアウトパターンが決定されたらそれらを結合して半導体集積回路のレイアウトパターンを得る結合部とを備えることを特徴とするレイアウトパターン設計装置。
7. 請求項１〜５の何れか一つに記載のレイアウト設計方法における各工程を、コンピュータに実行させるためのプログラムステップを含んでなるレイアウトパターン設計用プログラム。