TW201502830A - 雙重圖樣佈局之設計方法 - Google Patents

雙重圖樣佈局之設計方法 Download PDF

Info

Publication number
TW201502830A
TW201502830A TW103121592A TW103121592A TW201502830A TW 201502830 A TW201502830 A TW 201502830A TW 103121592 A TW103121592 A TW 103121592A TW 103121592 A TW103121592 A TW 103121592A TW 201502830 A TW201502830 A TW 201502830A
Authority
TW
Taiwan
Prior art keywords
layout
polygon
paths
path
pattern layout
Prior art date
Application number
TW103121592A
Other languages
English (en)
Other versions
TWI625638B (zh
Inventor
Tae-Joong Song
Jae-Ho Park
Kwang-Ok Jeong
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of TW201502830A publication Critical patent/TW201502830A/zh
Application granted granted Critical
Publication of TWI625638B publication Critical patent/TWI625638B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/70—Adapting basic layout or design of masks to lithographic process requirements, e.g., second iteration correction of mask patterns for imaging
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/40—Treatment after imagewise removal, e.g. baking
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • G06F30/3947—Routing global
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0035—Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Architecture (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

一種雙重圖樣佈局之設計方法包含在一簡圖電路上界定包含一第一路徑及一第二路徑之關鍵路徑，以及界定劃分成具有一第一色彩之一第一遮罩佈局及具有一第二色彩之一第二遮罩佈局的一雙重圖樣佈局，該雙重圖樣佈局對應於該簡圖電路。該雙重圖樣佈局之該界定包含錨定該簡圖電路上之該等關鍵路徑。

Description

雙重圖樣佈局之設計方法 對有關申請案之交互參考
本申請案依據35 U.S.C.§119主張2013年6月24日申請之韓國專利申請案第10-2013-0072507號之優先權，該專利申請案之標的物特此被以引用的方式併入。
發明領域
本發明概念大體係關於半導體製造製程，且更特定言之，係關於一種可在半導體製造中使用之雙重圖樣佈局之設計方法。
發明背景
可在半導體製造中使用雙重圖樣方法以執行高解析度蝕刻。在雙重圖樣方法中，使用兩個或兩個以上遮罩圖樣化一材料層。由於使用兩個或兩個以上遮罩，因此雙重圖樣方法可提供不能藉由使用單一遮罩達成之所要的解析度等級。
發明概要
在本發明概念之一實施例中，一種雙重圖樣佈局 之設計方法包含在一簡圖電路上界定包含一第一路徑及一第二路徑之關鍵路徑，以及界定劃分成具有一第一色彩之一第一遮罩佈局及具有一第二色彩之一第二遮罩佈局的一雙重圖樣佈局，該雙重圖樣佈局對應於該簡圖電路。該雙重圖樣佈局之該界定包含錨定該簡圖電路上之該等關鍵路徑。
在本發明概念之另一實施例中，一種雙重圖樣佈局之設計方法包含接收關於一界定之簡圖電路及在該簡圖電路上界定之關鍵路徑的資訊；界定劃分成具有一第一色彩之一第一遮罩佈局及具有一第二色彩之一第二遮罩佈局的一雙重圖樣佈局，該雙重圖樣佈局對應於該簡圖電路；以及輸出該界定之雙重圖樣佈局。該雙重圖樣佈局之該界定包含錨定該簡圖電路上之該等關鍵路徑。
在本發明概念之另一實施例中，一種經組配以設計一雙重圖樣佈局之系統包含一處理器，該處理器經組配以在一簡圖電路上界定包含一第一路徑及一第二路徑之關鍵路徑，及界定劃分成具有一第一色彩之一第一遮罩佈局及具有一第二色彩之一第二遮罩佈局的一雙重圖樣佈局，該雙重圖樣佈局對應於該簡圖電路。該雙重圖樣佈局之該界定包含錨定該簡圖電路上之該等關鍵路徑。
一般而言，在將不同色彩應用至雙重圖樣佈局上之鄰近圖樣之情況下，可全域/局部地獨立演示電容之改變。若將不同色彩應用至雙重圖樣佈局上之關鍵路徑，則可產生相當大的AC失配。因此，在某些實施例中，將相同 色彩應用至對應於關鍵路徑之多邊形，藉此減少歸因於雙重圖樣之失配。
11‧‧‧第一圖樣
12‧‧‧第二圖樣
21、31‧‧‧圖樣A
22、32‧‧‧圖樣B
40‧‧‧簡圖電路
41‧‧‧第一巨集區塊
42‧‧‧第二巨集區塊
400‧‧‧系統單晶片
410‧‧‧核心裝置
420‧‧‧記憶體裝置
430‧‧‧顯示控制器
440‧‧‧多媒體裝置
450‧‧‧周邊裝置
460‧‧‧介面裝置
470、1700‧‧‧資料匯流排
1000‧‧‧電腦系統
1100‧‧‧中央處理單元(CPU)
1200‧‧‧輸入/輸出裝置(I/O)
1300‧‧‧介面
1400‧‧‧隨機存取記憶體(RAM)
1500‧‧‧唯讀記憶體(ROM)
1600‧‧‧儲存器/儲存裝置
C1-C3‧‧‧寄生電容
d‧‧‧距離
S110-S130、S210-S220、S211-S212、S221-S223、S310-S330‧‧‧步驟
圖式例示本發明概念之選定實施例。在圖式中，相似參考數字指示相似特徵。
圖1為例示根據本發明概念之一實施例的雙重圖樣佈局之設計方法之流程圖。
圖2為例示根據本發明概念之一實施例的圖1之佈局設計方法之一步驟之流程圖。
圖3為例示根據本發明概念之一實施例的圖2中展示之關鍵路徑錨定之一步驟之流程圖。
圖4為例示根據本發明概念之一實施例的圖2中展示之關鍵路徑錨定之步驟的一應用實例之流程圖。
圖5為例示根據本發明概念之另一實施例的雙重圖樣佈局之設計方法之流程圖。
圖6A例示根據本發明概念之一實施例的在雙重圖樣期間的鄰近圖樣之對準。
圖6B例示根據本發明概念之一實施例的歸因於在雙重圖樣期間的鄰近圖樣之移位(或不對準)的電容之改變。
圖6C例示根據本發明概念之一實施例的歸因於在雙重圖樣期間的鄰近圖樣之移位(或不對準)的電容之另一改變。
圖7A例示根據本發明概念之一實施例的在具有 相同色彩之鄰近圖樣發生製程變化之情況下的偏斜模型化。
圖7B為例示根據本發明概念之一實施例的鄰近圖樣之電阻-電容(RC)變化之表。
圖8A例示根據本發明概念之一實施例的在具有不同色彩之鄰近圖樣發生製程變化之情況下的偏斜模型化。
圖8B為例示根據本發明概念之一實施例的圖8A之鄰近圖樣之RC變化之表。
圖9例示根據本發明概念之一實施例的在簡圖電路上之關鍵路徑。
圖10A例示根據本發明概念之一實施例的採用雙重圖樣佈局之設計方法之佈局。
圖10B例示根據本發明概念之另一實施例的採用雙重圖樣佈局之設計方法之佈局。
圖11為根據本發明概念之一實施例的可使用雙重圖樣佈局之設計方法設計的系統單晶片之方塊圖。
圖12為根據本發明概念之一實施例的經組配以實施雙重圖樣佈局之設計方法的電腦系統之方塊圖。
較佳實施例之詳細說明
以下參看隨附圖式描述本發明概念之實施例。此等實施例經呈現為教示實例，且不應被解釋為限制本發明概念之範疇。
在接下來的描述中，在一層被稱作「在另一層或基體上」之情況下，其可直接在另一層或基體上，或亦可存在插入層。相比之下，在一元件被稱作「直接在另一元件上」之情況下，不存在插入元件。
為了易於描述，空間相對詞語(諸如，「在......之下」、「在......下方」、「下部」、「在......上方」、「上部」及類似者)可在本文中用以描述如圖中例示的一元件或特徵對另一(另幾個)元件或特徵之關係。應理解，除了圖中所描繪之定向之外，空間相對詞語亦意欲涵蓋在使用或操作中的裝置之不同定向。舉例而言，若將圖中之裝置翻轉過來，描述為在其他元件或特徵「下方」或「之下」之元件則將定向於其他元件或特徵「上方」。因此，例示性詞語「在......下方」可涵蓋「在......上方」及「在......下方」之兩個定向。可將裝置以其他方式定向(旋轉90度或在其他定向上)，且可相應地解釋本文中使用之空間相對描述詞。
詞語「一」及「該」及類似提及物之使用應被解釋為涵蓋單數及複數兩者，除非本文中另有指示或顯然與上下文相矛盾。諸如「包含」、「具有」、「包括」及「含有」之詞語應被解釋為開端式詞語(亦即，意謂「包括，但不限於」)，除非另有指出。
除非另有定義，否則本文中使用之所有技術及科學詞語具有與由一般熟習此項技術者通常所理解相同的意義。本文中提供的任何及所有實例或詞語之使用僅意欲更好地闡明本發明，且並非對本發明之範疇的限制，除非另 有指定。另外，諸如在通用詞典中定義之詞語的詞語應在相關上下文中且不應按過度形式意義來解譯。
將參照透視圖、橫截面圖及/或平面圖來描述本發明概念，在該等圖中展示了本發明之較佳實施例。可根據製造技術及/或裕度來修改實例視圖之構形。因此，在圖式中展示之區域係按示意性形式來例示，且區域之形狀僅藉由例示且並不作為限制來呈現。
圖1為例示根據本發明概念之一實施例的雙重圖樣佈局之設計方法之流程圖。
參看圖1，雙重圖樣佈局之設計方法包含電路設計(S110)、雙重圖樣佈局設計(S120)及設計規則檢查(DRC)/佈局對簡圖(LVS)驗證(S130)之步驟。
在電路設計(S110)中，設計簡圖電路。在電路設計(S110)中，可使用可表示電路裝置之連接狀態的電腦輔助設計(CAD)工具。電路設計者可使用CAD工具以包含執行特定功能之標準單元或非標準單元之區塊為單位來設計簡圖電路。雖然未清晰地展示於圖1中，但電路設計(S110)可進一步包含所設計之簡圖電路的操作之模擬。
電路設計(S110)可進一步包含界定所設計之簡圖電路上的關鍵路徑。關鍵路徑通常包含複數個路徑，包含第一路徑及第二路徑。可將信號線或對簡圖電路之時序關鍵的其他組件定義為關鍵路徑。通常，關鍵路徑包含一組相關路徑當中的需要相對長時間來完成操作之路徑。可將對時序關鍵之第一信號線及第二信號線定義為第一路徑 及第二路徑。
接下來，在雙重圖樣佈局設計(S120)中，設計對應於所設計之簡圖電路的雙重圖樣佈局。將雙重圖樣佈局劃分成第一遮罩佈局及第二遮罩佈局，其中第一遮罩佈局具有第一色彩，且第二遮罩佈局具有第二色彩。將不同色彩應用至第一遮罩佈局及第二遮罩佈局以定義在形成遮罩之過程中分成複數個遮罩之多邊形。將雙重圖樣佈局分成具有不同色彩之三個或三個以上遮罩佈局。出於此原因，雙重圖樣佈局亦可被稱作多重圖樣佈局。在此描述中，可將雙重圖樣佈局定義為包括多重圖樣佈局。在雙重圖樣佈局設計(S120)中，可以包含標準單元之區塊為單位來設計佈局，且可使用可執行對所設計之佈局的著色之電子設計自動(EDA)工具。
此外，雙重圖樣佈局設計(S120)可包括錨定關鍵路徑。在雙重圖樣方法中使用之詞語「錨定」指示預先應用一特定多邊形之色彩。其後，可基於錨定結果來應用其餘多邊形之色彩。因此，在此描述中，表達「錨定關鍵路徑」指示在設計雙重圖樣佈局之同時預先應用對應於關鍵路徑的多邊形之色彩。
接下來，對所設計之雙重圖樣佈局執行設計規則檢查(DRC)/佈局對簡圖(LVS)驗證(S130)。亦即，在DRC/LVS(S130)中，驗證所設計之雙重圖樣佈局是否滿足製程設計規則，或所設計之雙重圖樣佈局是否對應於簡圖電路。雖未清晰地展示於圖1中，但在DRC/LVS(S130)中， 可執行後模擬。
圖2為例示根據本發明概念之一實施例的圖1中展示之佈局設計之一步驟之流程圖。
參看圖2，可使用彩繪方法來執行圖1之佈局設計(S120)。在彩繪方法中，在同時執行置放與佈線及著色時設計複數個遮罩佈局。在此情況下，因為設計規則相對小，所以佈局設計者可設計最佳化之佈局。然而，設計產品製作時程(turn-around time，TAT)可增加，以考慮到色彩。前述彩繪方法亦可被稱作手動分解方法。
首先，可錨定所設計之簡圖電路上的關鍵路徑(S210)。為了使用彩繪方法錨定關鍵路徑，可預先設計對應於關鍵路徑的多邊形之著色佈局。當使用彩繪方法時，同時執行置放與佈線及著色，因此可藉由預先設計對應於關鍵路徑的多邊形之著色佈局而在其餘多邊形之前應用對應於關鍵路徑的多邊形之色彩。
接下來，可設計對應於所設計之簡圖電路上之其餘組件的多邊形之著色佈局(S220)。舉例而言，佈局設計者可隨機或按預定規則分配對應於所設計之簡圖電路上之其餘組件的多邊形之色彩。
圖3為例示根據本發明概念之一實施例的圖2中展示之關鍵路徑錨定之一步驟之流程圖。
參看圖3，首先，分析關鍵路徑之色彩維度(S211)。此處，可使用關於關鍵路徑之資訊自所設計之簡圖電路偵測(或搜尋)關鍵路徑。接下來，將同一色彩應用至關 鍵路徑(S212)。詳細地，可將單一色彩應用至對應於第一路徑之第一多邊形及對應於第二路徑之第二多邊形。同時，可執行第一多邊形及第二多邊形之置放與佈線。
圖4為例示根據本發明概念之一實施例的圖2中展示之關鍵路徑錨定之步驟的一應用實例之流程圖。為了避免冗餘，以下描述將集中於圖3及圖4中展示之步驟之間的差異。
參看圖4，分析關鍵路徑之色彩維度(S221)。接下來，進行偶數製程變化(S222)。偶數製程變化之進行包含藉由將第一路徑及第二路徑分裂或切割成偶數個部分，用偶數個遮罩佈局圖樣化關鍵路徑之第一路徑及第二路徑。接下來，可匹配對應於第一路徑之第一多邊形與對應於第二路徑之第二多邊形的色比(S223)。舉例而言，可使第一多邊形與第二多邊形之色比平均化。同時，亦執行第一多邊形及第二多邊形之置放與佈線。
圖5為例示根據本發明概念之另一實施例的雙重圖樣佈局之設計方法之流程圖。為了避免冗餘，以下描述將集中於根據本實施例及先前實施例的佈局設計之步驟之間的差異。
參看圖5，可使用無色繪圖方法來執行雙重圖樣佈局之設計方法中的佈局設計之步驟。在無色繪圖方法中，執行置放與佈線以設計單一遮罩佈局，接著為對單一遮罩佈局執行著色，藉此將單一遮罩佈局分成複數個遮罩佈局。在此情況下，設計規則通常相對大，因此在佈局結 果中可存在額外負荷。然而，鑒於設計之方便，可減少設計TAT。前述無色繪圖方法亦可被稱作自動化之分解方法。
首先，設計對應於所設計之簡圖電路的無色佈局(S310)。舉例而言，佈局設計者可隨機或按預定規則設計對應於所設計之簡圖電路上之各種組件的多邊形。此處，無色彩被應用至所設計之無色佈局。亦即，使用未分開之單一遮罩佈局設計無色佈局。
接下來，錨定所設計之簡圖電路上的關鍵路徑(S320)。為了使用無色繪圖方法錨定關鍵路徑，可預先著色對應於所設計之簡圖電路上之關鍵路徑的多邊形。在使用無色繪圖方法之情況下，因為依序執行置放與佈線，所以預先著色對應於關鍵路徑之多邊形，藉此將對應於關鍵路徑的多邊形之色彩預先應用至其餘多邊形。
接下來，可著色在所設計之無色佈局上的其餘多邊形(S330)。可使用前述EDA工具自動(或以軟體方式)執行其餘多邊形之著色。可隨機或以預定演算法執行其餘多邊形之著色。在根據本發明概念之另一實施例的雙重圖樣佈局之設計方法中之佈局設計之步驟中，可以實質上與在圖3及圖4中展示之關鍵路徑之錨定相同的方式執行關鍵路徑之錨定。
圖6A至圖6C例示根據本發明概念之一實施例的歸因於在雙重圖樣期間的鄰近圖樣之移位(或不對準)的電容之改變。
參看圖6A至圖6C，第一圖樣11及第二圖樣12可 為使用不同遮罩佈局形成之鄰近圖樣。舉例而言，第一圖樣11可藉由第一遮罩佈局形成，且第二圖樣12可藉由第二遮罩佈局形成。在雙重圖樣佈局上，可將不同色彩應用至對應於第一圖樣11之多邊形及對應於第二圖樣12之多邊形。根據雙重圖樣方法，可藉由依序對單一層執行之微影製程形成第一圖樣11及第二圖樣12。可藉由圖樣化金屬層或矽層來形成第一圖樣11及第二圖樣12，但本發明概念之態樣不限於此。
理想地，第二圖樣12應形成於由第二遮罩佈局設計之位置處。然而，歸因於製程變化，第二圖樣12可自由第二遮罩佈局設計之位置移位。第二圖樣12可在第一方向上(例如，在圖6A至圖6C之左右方向上)及/或在第二方向上(例如，在圖6A至圖6C之上下方向上)移位。第二圖樣12之移位可改變第一圖樣11與第二圖樣12之間的寄生電容。
如圖6A中所例示，在將第一圖樣11與第二圖樣12之間的距離維持在按設計之距離d之情況下，影響第一圖樣11之寄生電容可為C1。此外，如在圖6B中所例示，若第二圖樣12向左移位，使得第一圖樣11與第二圖樣12之間的距離減小至d-△x，則影響第一圖樣11之寄生電容可為C2。然而，如在圖6C中所例示，在第二圖樣12向右移位使得第一圖樣11與第二圖樣12之間的距離增大至d+△x之情況下，影響第一圖樣11之寄生電容可為C3。如上所述，在圖6B之寄生電容C2之情況下，在最差條件下，可改變影響第一圖樣11之寄生電容；且在圖6C之寄生電容C3之情況下，在最 佳條件下，可改變影響第一圖樣11之寄生電容。
同時，電容之改變可變化對應的電路之效能(例如，AC失配)。如上所述，在將不同色彩應用至雙重圖樣佈局上之鄰近圖樣之情況下，可全域/局部地獨立演示電容之改變。詳言之，若將不同色彩應用至雙重圖樣佈局上之關鍵路徑，則可產生相當大的AC失配。
圖7A例示在具有相同色彩之鄰近圖樣發生製程變化之情況下的偏斜模型化，且圖7B為例示鄰近圖樣之RC變化之表。在圖7A及圖7B之描述中，具有相同色彩之鄰近圖樣21及22意謂鄰近圖樣21及22藉由相同遮罩佈局圖樣化。
參看圖7A，藉由在同一方向上之製程變化來移位具有相同色彩之鄰近圖樣21及22。舉例而言，若圖樣A 21之電阻減小且圖樣A 21之電容增大，則圖樣B 22之電阻亦減小且圖樣B 22之電容亦增大。此外，若圖樣A 21之電阻增大且圖樣A 21之電容減小，則圖樣B 22之電阻亦增大且圖樣B 22之電容亦減小。
如在圖7A中展示之第一至第三情況下(情況1至3)下，圖樣A 21及圖樣B 22皆可向左移位，可按設計而定位，或可向右移位。然而，如在圖7B中展示之表中所列出，在圖樣A 21之RC變化在最佳條件中之情況下，圖樣B 22之RC變化亦在最佳條件中，當圖樣A 21之RC變化在標稱條件中時，圖樣B 22之RC變化亦在標稱條件中，且當圖樣A 21之RC變化在最差條件中時，圖樣B 22之RC變化亦在最差條件中。亦即，因為圖樣A 21及圖樣B 22之RC變化以同一方向 性而變化，所以即使發生製程變化，鄰近圖樣21及22之時序偏斜仍可不改變。
圖8A例示在具有不同色彩之鄰近圖樣發生製程變化之情況下的偏斜模型化，且圖8B為例示圖8A之鄰近圖樣之RC變化之表。在圖8A及圖8B之描述中，具有不同色彩之鄰近圖樣31及32意謂鄰近圖樣31及32藉由不同遮罩佈局圖樣化。
參看圖8A，藉由在獨立方向上之製程變化，移位具有不同色彩之鄰近圖樣31及32。舉例而言，可在同一方向上或在不同方向上移位圖樣A 31與圖樣B 32。替代地，可僅移位圖樣A 31及圖樣B 32中之一者。在圖8A中展示之第一情況(情況1)下，圖樣A 31向左移位，且圖樣B 32向右移位。在第二情況(情況2)下，按設計定位圖樣A 31及圖樣B 32。替代地，在第三情況(情況3)下，僅圖樣B 32向右移位，或在第四情況(情況4)下，僅圖樣B 32向左移位。此外，如在圖8B中展示之表中所列出，因為圖樣A 31及圖樣B 32之RC變化獨立地變化，所以當圖樣A 31之RC變化在最佳條件中且圖樣B 32之RC變化在最差條件中時，鄰近圖樣31及32之時序偏斜可顯著增大。
在根據本發明概念之一些實施例的雙重圖樣佈局之設計方法中之佈局設計之步驟中，可將相同色彩應用至對應於關鍵路徑之多邊形，使得關鍵路徑之RC變化以同一方向性而變化，藉此減少歸因於雙重圖樣之失配。此外，在佈局設計之步驟中，匹配對應於關鍵路徑的多邊形之色 比，藉此匹配關鍵路徑之RC變化之方向性，藉此減少歸因於雙重圖樣之失配。
圖9例示在簡圖電路上之關鍵路徑，圖10A例示根據本發明概念之一實施例的採用雙重圖樣佈局之設計方法之佈局，且圖10B例示根據本發明概念之另一實施例的採用雙重圖樣佈局之設計方法之佈局。
參看圖9，簡圖電路40可包括複數個巨集(或核心)區塊41及42。第一路徑可連接至第一巨集區塊41(巨集1)，且第二路徑可連接至第二巨集區塊42(巨集2)。舉例而言，可經由第一路徑將時鐘信號CK輸入至第一巨集區塊41，且可經由第二路徑將資料信號Data輸入至第二巨集區塊42。在以下描述中，假定時鐘信號CK及資料信號Data之信號線為關鍵路徑CP1及CP2(其對於時序係關鍵的)。
參看圖10A，在採用根據本發明概念之一實施例的雙重圖樣佈局之設計方法之情況下，可將相同色彩預先應用至第一路徑CP1之多邊形及第二路徑CP2之多邊形。
參看圖10B，在採用根據本發明概念之另一實施例的雙重圖樣佈局之設計方法之情況下，可將四個不同色彩預先應用至第一路徑CP1之多邊形及第二路徑CP2之多邊形。為了使第一路徑CP1及第二路徑CP2具有類似於彼此之RC變化，匹配第一路徑CP1之多邊形與第二路徑CP2之多邊形的色比。
上述雙重圖樣佈局之設計方法可以各種方式應用於設計記憶體胞元區域(例如，諸如SRAM、DRAM或快 閃記憶體的記憶體裝置之記憶體胞元區域)、包含耦接至記憶體胞元區域之邏輯區塊的IC裝置或電晶體(例如，鰭式FET)的過程中。
圖11為根據本發明概念之一實施例的可使用雙重圖樣佈局之設計方法設計的系統單晶片之方塊圖。
參看圖11，系統單晶片400包含一核心裝置(CORE)410、一記憶體裝置420(MEM)、一顯示控制器430、一多媒體裝置440(MULTIMEDIA)、一周邊裝置450(PERIPHERAL)、一介面裝置460(INTERFACE)及一資料匯流排470。
核心裝置(CORE)410、記憶體裝置420(MEM)、顯示控制器430、多媒體裝置440(MULTIMEDIA)、周邊裝置450(PERIPHERAL)與介面裝置460(INTERFACE)經由資料匯流排470連接至彼此。資料匯流排470對應於藉以傳輸資料之路徑。
核心裝置410包含單核心處理器或複數個核心(多核心)處理器。舉例而言，核心裝置410可包括多核心處理器，諸如，雙核心處理器、四核心處理器或六核心處理器。
記憶體裝置420經組配以儲存資料。記憶體裝置420通常包含一或多個依電性記憶體(諸如，雙資料速率靜態DRAM(DDR SDRAM)或單資料速率靜態DRAM(SDR SDRAM))，及/或一或多個非依電性記憶體(諸如，電氣可抹除可規劃ROM(EEPROM)或快閃記憶體)。
顯示控制器430控制顯示裝置顯示圖片或影像。包含2D/3D圖形引擎、影像信號處理器(ISP)、編碼解碼器引擎等之多媒體裝置440可處理多媒體操作。周邊裝置450可包括一串列通訊裝置、一記憶體管理裝置、一音訊處理裝置等等。介面裝置460將資料傳輸至通訊網路或可自通訊網路接收資料。
根據本發明概念之一些實施例的雙重圖樣佈局之設計方法可以各種方式應用於設計核心裝置410、記憶體裝置420、顯示控制器430、多媒體裝置440等等的過程中。替代地，根據本發明概念之一些實施例的雙重圖樣佈局之設計方法亦可應用於設計總體系統單晶片400的過程中。
圖12為根據本發明概念之一些實施例的經組配以實施雙重圖樣佈局之設計方法的電腦系統之方塊圖。
參看圖12，電腦系統1000包含一中央處理單元(CPU)1100、一輸入/輸出裝置(I/O)1200、一介面1300、一隨機存取記憶體(RAM)1400、一唯讀記憶體(ROM)1500、一儲存器1600及一資料匯流排1700。
CPU 1100、I/O 1200、介面1300、RAM 1400、ROM 1500與儲存器1600經由資料匯流排1700連接至彼此。資料匯流排1700對應於藉以傳輸資料之路徑。
包含一控制器、一操作裝置等之CPU 1100可執行程式且處理資料。CPU 1100通常包含定位於CPU 1100內部或外部之快取記憶體。CPU 1100可執行執行根據本發明概念之一些實施例的雙重圖樣佈局之設計方法之至少一些 步驟的程式。
I/O 1200可包含一或多個輸入裝置(諸如，滑鼠、鍵盤等)以輸入資料，及一或多個輸出裝置(諸如，監視器、揚聲器、印表機等)以輸出資料。介面1300可將資料傳輸至通訊網路或可自通訊網路接收資料。可按有線/無線方式組配介面1300。舉例而言，介面1300可為天線或有線/無線收發器。RAM 1400及ROM 1500可收發至/自CPU 1100之資料，且可儲存執行程式所需要之資料及/或命令。
包含一非依電性記憶體(諸如，軟碟、硬碟、CD-ROM或DVD)之儲存裝置1600可儲存資料及/或命令。執行根據本發明概念之一些實施例的雙重圖樣佈局之設計方法之至少一些步驟的程式可儲存於儲存裝置1600中。
結合本文中揭示之實施例描述的雙重圖樣佈局之設計方法之步驟可直接體現於硬體中、由處理器執行之軟體模組中或兩者之組合中。軟體模組可駐留於RAM記憶體、快閃記憶體、ROM記憶體、EPROM記憶體、EEPROM記憶體、暫存器、硬碟、抽取式碟片、CD-ROM或有關技術中熟知的任一其他形式之電腦可讀儲存媒體中。
在根據本發明概念之一些實施例的雙重圖樣佈局之設計方法中，電路設計及佈局設計之步驟可由整體軟體模組實施，或可由不同軟體模組實施。電路設計模組可接收由電路設計者提供的關於關鍵路徑之資訊，或可按預定演算法來界定簡圖電路上之關鍵路徑。佈局設計模組可接收呈資料之形式的關於所設計之簡圖電路及關鍵路徑的 資訊，且可按資料之形式輸出所設計之雙重圖樣佈局。佈局設計模組可錨定關鍵路徑，或可執行針對無色佈局之著色。此外，在佈局設計之步驟中，可使用分開之軟體模組實施關鍵路徑之錨定，藉此輸出著色佈局之部分完成的資料或無色佈局之部分著色的資料。
前述內容為例示性實施例，且不應被解釋為限制其。雖然已描述了少數實施例，但熟習此項技術者將易於瞭解，在不脫離如在申請專利範圍中定義的本發明概念之範疇之情況下，實施例中之許多修改係可能的。
S110-S130‧‧‧步驟

Claims (20)

  1. 一種雙重圖樣佈局之設計方法，其包含：在一簡圖電路上界定包含一第一路徑及一第二路徑之關鍵路徑；以及界定劃分成具有一第一色彩之一第一遮罩佈局及具有一第二色彩之一第二遮罩佈局的一雙重圖樣佈局，該雙重圖樣佈局對應於該簡圖電路，其中該雙重圖樣佈局之該界定包含錨定該簡圖電路上之該等關鍵路徑。
  2. 如請求項1之雙重圖樣佈局之設計方法，其中該等關鍵路徑之該界定包含將對該簡圖電路上的時序關鍵之一第一信號線及一第二信號線分別界定為該第一路徑及該第二路徑。
  3. 如請求項1之雙重圖樣佈局之設計方法，其中該簡圖電路上的該等關鍵路徑之該錨定包含藉由預先界定對應於該等關鍵路徑的多邊形之著色佈局來錨定該等關鍵路徑。
  4. 如請求項3之雙重圖樣佈局之設計方法，其中對應於該等關鍵路徑的該等多邊形之該等著色佈局之該預先界定包含將一單一色彩應用至對應於該第一路徑之一第一多邊形及對應於該第二路徑之一第二多邊形。
  5. 如請求項3之雙重圖樣佈局之設計方法，其中對應於該等關鍵路徑的該等多邊形之該等著色佈局之該預先界 定包含將複數個色彩應用至對應於該第一路徑之一第一多邊形及對應於該第二路徑之一第二多邊形，以及匹配該第一多邊形與該第二多邊形之色比。
  6. 如請求項1之雙重圖樣佈局之設計方法，其中該雙重圖樣佈局之該界定進一步包含界定對應於該簡圖電路之一無色佈局，其中在該簡圖電路上的該等關鍵路徑之該錨定包含藉由在該無色佈局上預先著色對應於該等關鍵路徑的多邊形來錨定該等關鍵路徑。
  7. 如請求項6之雙重圖樣佈局之設計方法，其中對應於該等關鍵路徑的該等多邊形之該預先著色包含將一單一色彩應用至對應於該第一路徑之一第一多邊形及對應於該第二路徑之一第二多邊形。
  8. 如請求項6之雙重圖樣佈局之設計方法，其中對應於該等關鍵路徑的該等多邊形之該預先著色包含將複數個色彩應用至對應於該第一路徑之一第一多邊形及對應於該第二路徑之一第二多邊形，以及匹配該第一多邊形與該第二多邊形之色比。
  9. 一種雙重圖樣佈局之設計方法，其包含：接收關於一界定之簡圖電路及在該簡圖電路上界定之關鍵路徑的資訊；界定劃分成具有一第一色彩之一第一遮罩佈局及具有一第二色彩之一第二遮罩佈局的一雙重圖樣佈局，該雙重圖樣佈局對應於該簡圖電路；以及輸出該界定之雙重圖樣佈局， 其中該雙重圖樣佈局之該界定包含錨定該簡圖電路上之該等關鍵路徑。
  10. 如請求項9之雙重圖樣佈局之設計方法，其中該簡圖電路上的該等關鍵路徑之該錨定包含藉由預先界定對應於該等關鍵路徑的多邊形之著色佈局來錨定該等關鍵路徑。
  11. 如請求項10之雙重圖樣佈局之設計方法，其中對應於該等關鍵路徑的該等多邊形之該等著色佈局之該預先界定包含將一單一色彩應用至對應於該第一路徑之一第一多邊形及對應於該第二路徑之一第二多邊形。
  12. 如請求項11之雙重圖樣佈局之設計方法，其中對應於該等關鍵路徑的該等多邊形之該等著色佈局之該預先界定包含將複數個色彩應用至對應於該第一路徑之一第一多邊形及對應於該第二路徑之一第二多邊形，以及匹配該第一多邊形與該第二多邊形之色比。
  13. 如請求項9之雙重圖樣佈局之設計方法，其中該雙重圖樣佈局之該界定進一步包含界定對應於該簡圖電路之一無色佈局，其中在該簡圖電路上的該等關鍵路徑之該錨定包含藉由在該無色佈局上預先著色對應於該等關鍵路徑的多邊形來錨定該等關鍵路徑。
  14. 如請求項13之雙重圖樣佈局之設計方法，其中對應於該等關鍵路徑的該等多邊形之該預先著色包含將一單一色彩應用至對應於該第一路徑之一第一多邊形及對應於該第二路徑之一第二多邊形。
  15. 如請求項13之雙重圖樣佈局之設計方法，其中對應於該等關鍵路徑的該等多邊形之該預先著色包含將複數個色彩應用至對應於該第一路徑之一第一多邊形及對應於該第二路徑之一第二多邊形，以及匹配該第一多邊形與該第二多邊形之色比。
  16. 一種經組配以設計一雙重圖樣佈局之系統，其包含：一處理器，該處理器經組配以在一簡圖電路上界定包含一第一路徑及一第二路徑之關鍵路徑，及界定劃分成具有一第一色彩之一第一遮罩佈局及具有一第二色彩之一第二遮罩佈局的一雙重圖樣佈局，該雙重圖樣佈局對應於該簡圖電路，其中該雙重圖樣佈局之該界定包含錨定該簡圖電路上之該等關鍵路徑。
  17. 如請求項16之系統，其中該等關鍵路徑之該界定包含將對該簡圖電路上的時序關鍵之一第一信號線及一第二信號線分別界定為該第一路徑及該第二路徑。
  18. 如請求項16之系統，其中該簡圖電路上的該等關鍵路徑之該錨定包含藉由預先界定對應於該等關鍵路徑的多邊形之著色佈局來錨定該等關鍵路徑。
  19. 如請求項18之系統，其中對應於該等關鍵路徑的該等多邊形之該等著色佈局之該預先界定包含將一單一色彩應用至對應於該第一路徑之一第一多邊形及對應於該第二路徑之一第二多邊形。
  20. 如請求項18之系統，其中對應於該等關鍵路徑的該等多 邊形之該等著色佈局之該預先界定包含將複數個色彩應用至對應於該第一路徑之一第一多邊形及對應於該第二路徑之一第二多邊形，以及匹配該第一多邊形與該第二多邊形之色比。
TW103121592A 2013-06-24 2014-06-23 雙重圖樣佈局之設計方法 TWI625638B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020130072507A KR102224518B1 (ko) 2013-06-24 2013-06-24 더블 패터닝 레이아웃 설계 방법
??10-2013-0072507 2013-06-24

Publications (2)

Publication Number Publication Date
TW201502830A true TW201502830A (zh) 2015-01-16
TWI625638B TWI625638B (zh) 2018-06-01

Family

ID=52010591

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103121592A TWI625638B (zh) 2013-06-24 2014-06-23 雙重圖樣佈局之設計方法

Country Status (6)

Country Link
US (1) US9098670B2 (zh)
JP (1) JP2015007979A (zh)
KR (1) KR102224518B1 (zh)
CN (1) CN104239596B (zh)
DE (1) DE102014108739B4 (zh)
TW (1) TWI625638B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI789179B (zh) * 2021-12-24 2023-01-01 瑞昱半導體股份有限公司 佈局方法與相關非暫態電腦可讀媒體

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9460259B2 (en) 2014-08-22 2016-10-04 Samsung Electronics Co., Ltd. Methods of generating integrated circuit layout using standard cell library
KR102321605B1 (ko) 2015-04-09 2021-11-08 삼성전자주식회사 반도체 장치의 레이아웃 설계 방법 및 그를 이용한 반도체 장치의 제조 방법
US10204920B2 (en) 2015-04-09 2019-02-12 Samsung Electronics Co., Ltd. Semiconductor device including polygon-shaped standard cell
US9698056B2 (en) 2015-04-09 2017-07-04 Samsung Electronics., Ltd. Method for designing layout of semiconductor device and method for manufacturing semiconductor device using the same
US9690896B2 (en) 2015-04-09 2017-06-27 Samsung Electronics Co., Ltd. Method for manufacturing a semiconductor device and semiconductor device manufactured by the same
US9773772B2 (en) 2015-04-09 2017-09-26 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9842185B2 (en) * 2015-08-21 2017-12-12 Qualcomm Incorporated Systems and methods for group constraints in an integrated circuit layout
US10223496B2 (en) 2016-11-21 2019-03-05 International Business Machines Corporation Triple and quad coloring shape layouts
KR102636094B1 (ko) * 2016-12-16 2024-02-13 삼성전자주식회사 트리플 패터닝 리소그래피를 위한 집적 회로, 상기 집적 회로의 설계를 위한 컴퓨팅 시스템 및 컴퓨터 구현 방법
CN107169185B (zh) * 2017-05-09 2019-08-09 大连理工大学 一种基于窗口的双重图形版图配色方法
US10509881B2 (en) * 2017-09-28 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method for coloring circuit layout and system for performing the same
KR102324172B1 (ko) 2017-11-21 2021-11-08 삼성전자주식회사 반도체 장치, 반도체 장치의 레이아웃 디자인 방법 및 반도체 장치의 제조 방법
KR102442096B1 (ko) 2017-11-22 2022-09-07 삼성전자주식회사 반도체 장치
US10908511B2 (en) * 2018-04-20 2021-02-02 Mentor Graphics Corporation Systems and methods for patterning color assignment
KR20200086147A (ko) 2019-01-08 2020-07-16 삼성전자주식회사 집적 회로 및 그것의 레이아웃 설계 방법
CN110931380B (zh) * 2019-12-09 2023-02-07 上海华力微电子有限公司 测试方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6993741B2 (en) 2003-07-15 2006-01-31 International Business Machines Corporation Generating mask patterns for alternating phase-shift mask lithography
US7536664B2 (en) * 2004-08-12 2009-05-19 International Business Machines Corporation Physical design system and method
US20060215467A1 (en) 2005-03-22 2006-09-28 Torsten Partsch Method of increasing data setup and hold margin in case of non-symmetrical PVT
KR100735535B1 (ko) * 2006-07-10 2007-07-04 삼성전자주식회사 마스크 제작 방법
JP2010509783A (ja) * 2006-11-14 2010-03-25 エヌエックスピー ビー ヴィ フィーチャ空間集積度を高めるリソグラフィのためのダブルパターニング方法
US7675783B2 (en) * 2007-02-27 2010-03-09 Samsung Electronics Co., Ltd. Nonvolatile memory device and driving method thereof
US7785946B2 (en) 2007-09-25 2010-08-31 Infineon Technologies Ag Integrated circuits and methods of design and manufacture thereof
KR101382564B1 (ko) * 2008-05-28 2014-04-10 삼성전자주식회사 에어갭을 갖는 층간 절연막의 형성 방법
KR20110087976A (ko) * 2010-01-28 2011-08-03 삼성전자주식회사 반도체 소자용 배선 구조물의 형성방법 및 이를 이용하는 비휘발성 메모리 소자의 제조방법
KR101828492B1 (ko) * 2010-10-13 2018-03-29 삼성전자 주식회사 패턴 형성 방법, 레티클, 및 패턴 형성 프로그램이 기록된 기록 매체
US8418111B2 (en) * 2010-11-24 2013-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for achieving multiple patterning technology compliant design layout
US8381139B2 (en) * 2010-11-30 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for metal correlated via split for double patterning
US9113130B2 (en) * 2012-02-06 2015-08-18 Legend3D, Inc. Multi-stage production pipeline system
US8683392B2 (en) * 2011-07-21 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning methodology
KR20130035578A (ko) * 2011-09-30 2013-04-09 삼성전자주식회사 Ｄｐｌ 공정을 위한 표준셀 라이브러리의 생성 방법 및 이를 이용한 ｄｐｌ 마스크 생성방법
KR20130072507A (ko) 2011-12-22 2013-07-02 비나텍주식회사 슈퍼 커패시터의 에이징 방법
KR101827893B1 (ko) * 2012-02-22 2018-02-09 삼성전자주식회사 도전 라인 구조물 및 그 형성 방법
US8589831B1 (en) * 2012-07-30 2013-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Skew sensitive calculation for misalignment from multi patterning
US8709684B2 (en) * 2012-07-31 2014-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Automatic misalignment balancing scheme for multi-patterning technology
KR20140029050A (ko) * 2012-08-31 2014-03-10 삼성전자주식회사 패턴 형성 방법
US8732628B1 (en) * 2013-01-16 2014-05-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for photomask assignment for double patterning technology

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI789179B (zh) * 2021-12-24 2023-01-01 瑞昱半導體股份有限公司 佈局方法與相關非暫態電腦可讀媒體

Also Published As

Publication number Publication date
TWI625638B (zh) 2018-06-01
KR102224518B1 (ko) 2021-03-08
CN104239596A (zh) 2014-12-24
DE102014108739B4 (de) 2023-03-16
US20140380256A1 (en) 2014-12-25
KR20150000270A (ko) 2015-01-02
CN104239596B (zh) 2019-06-14
US9098670B2 (en) 2015-08-04
JP2015007979A (ja) 2015-01-15
DE102014108739A1 (de) 2014-12-24

Similar Documents

Publication Publication Date Title
TWI625638B (zh) 雙重圖樣佈局之設計方法
US10691859B2 (en) Integrated circuit and method of designing layout of integrated circuit
TWI587161B (zh) 半導體積體電路、其設計方法、其製造方法與電腦可讀記錄媒體
TWI507907B (zh) 半導體裝置及其設計方法
US8001517B2 (en) Layout design method of semiconductor integrated circuit cell to adjust distances inside cell between diffusion layers and borders of cell
US8612919B2 (en) Model-based design verification
US8572533B2 (en) Waiving density violations
US20090106715A1 (en) Programmable Design Rule Checking
US10216082B2 (en) Layout design system, system and method for fabricating mask pattern using the same
US20210183768A1 (en) Integrated circuits including via array and methods of manufacturing the same
KR20130035578A (ko) Ｄｐｌ 공정을 위한 표준셀 라이브러리의 생성 방법 및 이를 이용한 ｄｐｌ 마스크 생성방법
KR102368618B1 (ko) 시스템 온 칩 및 이의 레이아웃 설계 방법
KR20190092853A (ko) 적응적 메탈 필을 이용한 레이아웃 설계 방법 및 이에 기반하여 제조되는 반도체 장치
TW202107329A (zh) 插入虛擬邊界單元至積體電路的方法
US9965579B2 (en) Method for designing and manufacturing an integrated circuit, system for carrying out the method, and system for verifying an integrated circuit
KR102439700B1 (ko) 반도체 장치, 반도체 장치의 레이아웃 설계 방법 및 반도체 장치의 제조 방법
US20180173838A1 (en) Integrated circuit, and computing system and computer-implemented method for designing integrated circuit
US20150143317A1 (en) Determination Of Electromigration Features
US8621399B2 (en) Methods of designing semiconductor devices and methods of modifying layouts of semiconductor devices
TW201905584A (zh) 整合填充技術
US20140201694A1 (en) Wrap Based Fill In Layout Designs
US11092885B2 (en) Manufacturing methods of semiconductor devices
KR102545141B1 (ko) 반도체 소자 및 그의 제조 방법
JP2011109025A (ja) 半導体集積回路のセル自動配置方法、装置、及びプログラム
JP2009123966A (ja) 半導体集積回路のレイアウトパターン設計方法、レイアウトパターン設計装置およびレイアウトパターン設計用プログラム