KR102442096B1 - 반도체 장치 - Google Patents

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Abstract

반도체 칩의 경계 영역을 따라 형성된 가이드 구조를 통해 소자의 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 활성 회로 영역과, 상기 활성 회로 영역을 둘러싼 경계 영역을 포함하는 기판으로, 상기 경계 영역은 상기 기판의 에지(edge) 부분을 포함하는 기판, 상기 경계 영역의 상기 기판 상에 배치된 제1 하부 도전 패턴, 및 상기 제1 하부 도전 패턴 상에, 상기 제1 하부 도전 패턴과 연결되는 제1 상부 도전 패턴을 포함하고, 상기 제1 상부 도전 패턴은 제1 두께를 갖는 제1 부분과, 상기 제1 두께보다 큰 제2 두께를 갖는 제2 부분과, 상기 제2 두께보다 큰 제3 두께를 갖는 제3 부분을 포함하고, 상기 제1 상부 도전 패턴의 제3 부분은 상기 제1 하부 도전 패턴과 연결된다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로, 균열 및/또는 습기를 막아주는 가이드 구조를 포함하는 반도체 장치에 관한 것이다.
집적 회로는 일반적으로 실리콘인, 반도체 재료 상에 전자 회로들의 그룹이다. 반도체 집적 회로들은 도핑(doping) 및 클리닝(cleaning)에 의해 보충되는, 사진(photo) 공정, 증착(deposition) 공정 및 에칭(etching) 공정들을 포함하는 프런트-엔드(front-end) 프로세스에서 제조된다. 일단, 프런트-엔드 프로세스가 완료되면, 테스팅(testing) 및 패키징을 위해 웨이퍼가 준비된다.
웨이퍼-레벨 패키징 기술들을 포함하여, 많은 서로 다른 패키징 기술들이 개발되어 왔다. 웨이퍼-레벨 패키징 기술들은 웨이퍼 형태로 완료되며 웨이퍼가 다이싱된(diced) 후에 각각의 반도체 칩 다이들이 완성된다.
웨이퍼의 다이싱(dicing)이 수행될 때, 칩핑(chipping), 박리(delamination) 또는 마이크로-크랙(micro-crack)이 발생할 수 있으며, 이는 반도체 칩 다이 내의 집적 회로에 불리한 영향을 야기시킬 수 있다. 또한, 반도체 칩 다이의 경계 부분을 통해 수분이 침투할 경우, 반도체 칩 다이 내의 집적 회로에 불리한 영향을 야기시킬 수 있다.
본 발명이 해결하려는 과제는, 반도체 칩의 경계 영역을 따라 형성된 가이드 구조를 통해 소자의 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 해결하려는 다른 과제는, 금속 스티치(stitch) 구조를 이용하여, 배선의 저항을 감소시킴으로써, 소자의 성능을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양은 활성 회로 영역과, 상기 활성 회로 영역을 둘러싼 경계 영역을 포함하는 기판으로, 상기 경계 영역은 상기 기판의 에지(edge) 부분을 포함하는 기판; 상기 경계 영역의 상기 기판 상에 배치된 제1 하부 도전 패턴; 및 상기 제1 하부 도전 패턴 상에, 상기 제1 하부 도전 패턴과 연결되는 제1 상부 도전 패턴을 포함하고, 상기 제1 상부 도전 패턴은 제1 두께를 갖는 제1 부분과, 상기 제1 두께보다 큰 제2 두께를 갖는 제2 부분과, 상기 제2 두께보다 큰 제3 두께를 갖는 제3 부분을 포함하고, 상기 제1 상부 도전 패턴의 제3 부분은 상기 제1 하부 도전 패턴과 연결된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 활성 회로 영역과, 상기 활성 회로 영역을 둘러싼 경계 영역을 포함하는 기판; 상기 활성 회로 영역의 상기 기판 상에 배치되는 제1 핀형 패턴; 상기 제1 핀형 패턴 상의 게이트 전극; 상기 제1 핀형 패턴 및 상기 게이트 전극 상의 전금속(pre-metal) 절연층; 상기 경계 영역에서, 상기 전금속 절연층 상의 제1 메탈 레벨에 배치되고, 서로 간에 이격되는 제1 하부 도전 패턴과 제2 하부 도전 패턴; 상기 제1 메탈 레벨보다 높은 제2 메탈 레벨에 배치되고, 상기 제1 하부 도전 패턴과 연결되는 제1 상부 도전 패턴; 및 상기 제2 메탈 레벨에 배치되고, 상기 제1 상부 도전 패턴과 이격되고, 상기 제1 하부 도전 패턴과 연결되는 제2 상부 도전 패턴을 포함하고, 상기 제1 상부 도전 패턴은 제1 두께를 갖는 제1 부분과, 상기 제1 두께보다 큰 제2 두께를 갖는 제2 부분과, 상기 제2 두께보다 큰 제3 두께를 갖는 제3 부분을 포함하고, 상기 제1 상부 도전 패턴의 제1 부분은 상기 제1 상부 도전 패턴의 제2 부분과 상기 제1 상부 도전 패턴의 제3 부분 사이에 배치된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 활성 회로 영역과, 상기 활성 회로 영역을 둘러싼 경계 영역을 포함하는 기판으로, 상기 경계 영역은 상기 기판의 에지 부분을 포함하는 기판; 및 상기 경계 영역의 상기 기판 상에, 상기 활성 회로 영역을 둘러싸는 제1 도전 가드 구조체를 포함하고, 상기 제1 도전 가드 구조체는 제1 플레이트(plate) 패턴과, 상기 제1 플레이트 패턴 상의 제2 플레이트 패턴과, 상기 제1 플레이트 패턴 및 제2 플레이트 패턴을 연결하는 제1 비아 패턴을 포함하고, 상기 제2 플레이트 패턴은 상기 제1 플레이트 패턴과 이격되고, 상기 제2 플레이트 패턴은 제1 두께를 갖는 제1 부분과, 상기 제1 두께보다 큰 제2 두께를 갖는 제2 부분을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 기판 상에 층간 절연막을 형성하고, 상기 층간 절연막 내에 하드 마스크막을 형성하고, 상기 하드 마스크막 내에, 제1 부분과 제2 부분을 포함하는 제1 트렌치를 형성하고, 상기 제1 트렌치의 제1 부분을 노출시키는 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여 상기 하드 마스크막 내에 제2 트렌치를 형성하여, 상기 하드 마스크막 내에 패턴 트렌치를 형성하고, 상기 하드 마스크막을 식각하여, 상기 패턴 트렌치와 중첩되는 상기 층간 절연막을 노출시키는 하드 마스크 패턴을 형성하고, 상기 하드 마스크 패턴을 이용하여 상기 층간 절연막을 식각하여, 상기 층간 절연막 내에 배선 트렌치를 형성하는 것을 포함하고, 상기 제2 트렌치에 대응되는 위치의 상기 배선 트렌치의 깊이는 상기 제1 트렌치의 제2 부분에 대응되는 위치의 상기 배선 트렌치의 깊이보다 깊다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2는 도 1의 P 영역을 확대하여 도시한 도면이다.
도 3은 도 1의 A - A 및 도 2의 B - B를 따라서 절단한 단면도이다.
도 4는 도 3의 제1 외측 도전 패턴을 설명하기 위한 도면이다.
도 5 및 도 6은 각각 도 3의 제2 외측 도전 패턴을 설명하기 위한 도면들이다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8a 및 도 8b는 도 7의 제2 외측 도전 패턴을 설명하기 위한 도면들이다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10 및 도 11은 도 9의 제1 외측 도전 패턴을 설명하기 위한 도면들이다.
도 12는 본 발명의 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 13은 도 12의 P 영역을 확대하여 도시한 도면이다.
도 14는 도 12의 A - A 및 도 13의 B - B를 따라서 절단한 단면도이다.
도 15는 도 14의 제2 내측 도전 패턴을 설명하기 위한 도면이다.
도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 18은 도 17의 제2 내측 도전 패턴을 설명하기 위한 도면이다.
도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 제조하는데 사용되는 가드 구조체의 레이아웃 디자인이다.
도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 레이아웃 디자인 방법을 설명하기 위한 레이아웃도이다.
도 22 내지 도 30은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 평면(planar) 트랜지스터를 포함할 수 있음은 물론이다.
도 1은 본 발명의 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 2는 도 1의 P 영역을 확대하여 도시한 도면이다. 도 3은 도 1의 A - A 및 도 2의 B - B를 따라서 절단한 단면도이다. 도 4는 도 3의 제1 외측 도전 패턴을 설명하기 위한 도면이다. 도 5 및 도 6은 각각 도 3의 제2 외측 도전 패턴을 설명하기 위한 도면들이다.
참고적으로, 도 2 및 도 3에서, 최상부에 위치하는 배선층 및/또는 외측 도전 패턴의 상면은 제1 층간 절연막이 덮지 않는 것으로 도시하였다.
도 1 내지 도 5를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치(50)는 기판(100)과, 기판(100) 상의 제1 도전 가드 구조체(GD_ST1)를 포함할 수 있다.
기판(100)은 활성 회로 영역(ACT_CR)과, 경계 영역(PERI)을 포함할 수 있다. 경계 영역(PERI)은 활성 회로 영역(ACT_CR)을 둘러쌀 수 있다.
활성 회로 영역(ACT_CR)에는, 트랜지스터 등을 포함하는 내부 회로가 형성될 수 있다. 내부 회로는 예를 들어, 디코더, 연산 회로, 입출력 회로, 메모리 회로 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
경계 영역(PERI)은 기판(100)의 에지 부분(EDGE)을 포함할 수 있다. 기판(100)의 에지 부분(EDGE)은 반도체 장치(50)의 가장자리에 포함될 수 있다. 반도체 장치(50)의 가장자리는 반도체 웨이퍼 상에 다수의 반도체 장치를 분리하는 과정에서 형성될 수 있다. 예를 들어, 반도체 웨이퍼 상에 다수의 반도체 장치들을 일괄적으로 제조한 다음, 웨이퍼 절단 공정을 통해 반도체 웨이퍼를 절단하여 개별 반도체 장치(50)로 분리하는 과정에서, 반도체 장치(50)의 가장 자리 및 기판(100)의 에지 부분(EDGE)이 형성될 수 있다.
예를 들어, 반도체 장치(50)는 반도체 다이(die) 또는 반도체 칩(chip)으로 명명될 수도 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 도전 가드 구조체(GD_ST1)는 기판(100)의 경계 영역(PERI)에 형성될 수 있다. 제1 도전 가드 구조체(GD_ST1)는 경계 영역(PERI)을 따라 형성될 수 있다. 활성 회로 영역(ACT_CR)에 형성된 내부 회로를 보호하기 위해, 제1 도전 가드 구조체(GD_ST1)는 활성 회로 영역(ACT_CR)을 둘러싸도록 배치될 수 있다.
반도체 웨이퍼 상의 다수의 반도체 장치를 분리하는 웨이퍼 절단 공정은 절단날 또는 레이저를 이용하여 웨이퍼를 절단하게 된다. 웨이퍼 절단시, 반도체 장치(50)를 구성하는 금속 간의 절연층에 크랙(crack)이 발생될 수 있다. 발생된 크랙은 반도체 장치(50)의 가장자리로부터 활성 회로 영역(ACT_CR)으로 전파될 수 있다.
또한, 금속 간의 절연층의 절단면으로부터 수분이 침투하여 활성 회로 영역(ACT_CR)에 형성된 내부 회로를 손상시킬 수 있다. 침투된 수분에 의해, 활성 회로 영역(ACT_CR)에 형성된 내부 회로가 산화될 수 있다.
제1 도전 가드 구조체(GD_ST1)는 활성 회로 영역(ACT_CR)으로 전파되는 크랙이나, 활성 회로 영역(ACT_CR)으로 침투되는 수분을 막아줄 수 있다.
제1 도전 가드 구조체(GD_ST1)는 활성 회로 영역(ACT_CR)에 형성된 내부 회로를 둘러싸는 습기 산화 배리어(Moisture Oxidation Barrier) 구조체 및/또는 크랙 스톱(Crack Stop) 구조체를 포함할 수 있다.
제1 도전 가드 구조체(GD_ST1)는 반도체 웨이퍼의 절단시 발생하는 크랙의 전파를 방지할 수 있다. 또한, 제1 도전 가드 구조체(GD_ST1)는 외부에서 수분이나 공기의 침투로 인하여 내부 회로가 산화되는 것을 방지할 수 있다.
도 1에서, 제1 도전 가드 구조체(GD_ST1)는 모서리가 모따기(chamfer)된 다각형의 링과, 사각형의 링이 결합된 모양을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
활성 회로 영역(ACT_CR)에, 제1 핀형 패턴(110)과, 게이트 구조체(115)가 형성될 수 있다. 게이트 구조체(115)는 게이트 전극(120)을 포함할 수 있다.
제1 핀형 패턴(110)는 트랜지스터의 채널 영역으로 사용될 수 있다. 게이트 전극(120)은 트랜지스터의 게이트로 사용될 수 있다. 제1 핀형 패턴(110) 및 게이트 전극(120)을 포함하는 트랜지스터는 활성 회로 영역(ACT_CR)에 형성된 내부 회로에 포함될 수 있다.
제1 핀형 패턴(110)은 활성 회로 영역(ACT_CR)의 기판(100) 상에 배치될 수 있다. 제1 핀형 패턴(110)은 제1 방향(X)으로 연장될 수 있다. 필드 절연막(105)은 제1 핀형 패턴(110)의 측벽의 일부를 덮고 있을 수 있다. 제1 핀형 패턴(110)은 필드 절연막(105)의 상면보다 위로 돌출될 수 있다. 제1 핀형 패턴(110)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 핀형 패턴(110)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(110)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
게이트 전극(120)은 제1 핀형 패턴(110) 상에 형성될 수 있다. 게이트 전극(120)은 제2 방향(Y)으로 연장될 수 있다. 게이트 전극(120)은 도전성 물질을 포함할 수 있다.
전금속(pre-metal) 절연층(180)은 활성 회로 영역(ACT_CR) 및 경계 영역(PERI)에 걸쳐 형성될 수 있다. 전금속 절연층(180)은 제1 핀형 패턴(110) 및 게이트 전극(120) 상에 형성될 수 있다. 전금속 절연층(180)은 게이트 전극(120)의 상면을 덮을 수 있다.
배선 구조체(195)는 활성 회로 영역(ACT_CR)의 기판(100) 상에 형성될 수 있다. 배선 구조체(195)는 예를 들어, 게이트 전극(120)과 연결될 수 있다.
배선 구조체(195)는 전금속 절연층(180) 상에 순차적으로 형성된 제1 배선층(M1), 제2 배선층(M2) 및 제3 배선층(M3)을 포함할 수 있다. 제2 배선층(M2)는 제1 배선층(M1) 상에 형성되고, 제3 배선층(M3) 아래에 형성될 수 있다. 제1 배선층(M1)은 제1 메탈 레벨에 형성될 수 있다. 제2 배선층(M2)은 제1 메탈 레벨보다 높은 제2 메탈 레벨에 형성될 수 있고, 제3 배선층(M3)은 제2 메탈 레벨보다 높은 제3 메탈 레벨에 형성될 수 있다. 배선 구조체(195)는 전금속 절연층(180) 상에 배치된 제1 층간 절연막(190) 내에 형성될 수 있다.
제2 메탈 레벨에 형성된 제2 배선층(M2)은 제1 메탈 레벨에 형성된 제1 배선층(M1) 및 제3 메탈 레벨에 형성된 제3 배선층(M3)과 연결될 수 있다.
배선 구조체(195)는 제1 내지 제3 배선층(M1, M2, M3)을 포함하는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 배선 구조체(195)는 2개 이하의 배선층을 포함할 수도 있고, 4개 이상의 배선층을 포함할 수 있음은 물론이다.
연결 배선 플러그(125)는 게이트 전극(120)과 배선 구조체(195)를 연결할 수 있다. 연결 배선 플러그(125)는 전금속 절연층(180) 내에 형성될 수 있다.
배선 구조체(195) 및 연결 배선 플러그(125)는 각각 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 질화물(WN) 및 텅스텐 탄질화물(WCN), 텅스텐(W), 코발트(Co), 루테늄(Ru), 몰리브덴(Mo), 니켈(Ni), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag) 및 도핑된 폴리 실리콘 중 적어도 하나를 포함할 수 있다.
전금속 절연층(180) 및 제1 층간 절연막(190)은 각각 예를 들어, 실리콘 산화물(oxide), 실리콘 질화물(nitride), 실리콘 산질화물(oxynitride), 유기-실리케이트 글래스(organo-silicate glass), 유기물, 무기물, 저유전율 물질 또는 초저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 유전 상수가 4 미만일 물질을 의미할 수 있다. 초저유전율 물질은 유선 상수가 2.5 미만일 물질을 의미할 수 있다. 전금속 절연층(180) 및 제1 층간 절연막(190)은 각각 다공성(porous) 물질 또는 비다공성(non-porous) 물질일 수 있다.
제1 도전 가드 구조체(GD_ST1)는 경계 영역(PERI)의 기판(100) 상에 형성될 수 있다. 제1 도전 가드 구조체(GD_ST1)는 한 쌍의 제2 핀형 패턴(210)과, 제1 외측 도전 패턴(230), 제2 외측 도전 패턴(240) 및 제3 외측 도전 패턴(250)을 포함할 수 있다.
제2 핀형 패턴(210)은 경계 영역(PERI)의 기판(100) 상에 배치될 수 있다. 제2 핀형 패턴(210)은 제1 방향(X)으로 연장되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
필드 절연막(105)은 제2 핀형 패턴(210)의 측벽의 일부를 덮고 있을 수 있다. 제2 핀형 패턴(210)은 필드 절연막(105)의 상면보다 위로 돌출될 수 있다. 제2 핀형 패턴(210)은 제1 핀형 패턴(110)과 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.
제1 외측 도전 패턴(230), 제2 외측 도전 패턴(240) 및 제3 외측 도전 패턴(250)은 기판(100) 상에 순차적으로 형성될 수 있다. 제1 외측 도전 패턴(230), 제2 외측 도전 패턴(240) 및 제3 외측 도전 패턴(250)는 전금속 절연층(180) 상에 형성될 수 있다. 기판(100)으로부터 게이트 전극(120)의 상면까지의 높이는 기판(100)으로부터 제1 외측 도전 패턴(230)까지의 높이보다 작다. 제1 외측 도전 패턴(230)은 게이트 전극(120)의 상면보다 위에 배치될 수 있다.
제2 외측 도전 패턴(240)은 제1 외측 도전 패턴(230) 상에 형성되고, 제3 외측 도전 패턴(250) 아래에 형성될 수 있다. 제1 외측 도전 패턴(230), 제2 외측 도전 패턴(240) 및 제3 외측 도전 패턴(250)은 제1 층간 절연막(190) 내에 형성될 수 있다.
제1 도전 가드 구조체(GD_ST1)에 포함된 각각의 외측 도전 패턴(230, 240, 250)은 배선 구조체(195)에 포함된 각각의 배선층(M1, M2, M3)과 대응될 수 있다.
예를 들어, 제1 외측 도전 패턴(230)은 제1 배선층(M1)이 형성된 제1 메탈 레벨에 형성될 수 있다. 제2 외측 도전 패턴(240)은 제2 배선층(M2)이 형성된 제2 메탈 레벨에 형성될 수 있다. 제3 외측 도전 패턴(250)은 제3 배선층(M3)이 형성된 제3 메탈 레벨에 형성될 수 있다.
제2 메탈 레벨에 형성된 제2 외측 도전 패턴(240)은 제1 메탈 레벨에 형성된 제1 외측 도전 패턴(230) 및 제3 메탈 레벨에 형성된 제3 외측 도전 패턴(250)과 연결될 수 있다. 예를 들어, 제2 외측 도전 패턴(240)은 제1 외측 도전 패턴(230) 및 제3 외측 도전 패턴(250)과 접촉할 수 있다.
제1 도전성 플러그(220)은 한 쌍인 제2 핀형 패턴(210) 사이에 배치될 수 있다. 제1 도전성 플러그(220)는 전금속 절연층(180) 내에 형성될 수 있다. 제1 도전성 플러그(220)는 제1 외측 도전 패턴(230)과 연결될 수 있다.
도 3에서 도시된 것과 달리, 제1 도전성 플러그(220) 및 제2 핀형 패턴(210) 사이와, 제1 도전성 플러그(220) 및 필드 절연막(105) 사이에 절연 라이너가 더 형성될 수 있다.
서로 동일한 메탈 레벨에 배치된 배선층(M1, M2, M3)과, 외측 도전 패턴(230, 240, 250)은 동일 레벨에서 형성되므로, 서로 동일한 메탈 레벨에 배치된 배선층(M1, M2, M3)과, 외측 도전 패턴(230, 240, 250)은 동일한 물질을 포함할 수 있다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다.
제1 외측 도전 패턴(230)은 제1 외측 플레이트 패턴(231)과, 제1 외측 비아 패턴(232)을 포함할 수 있다. 제1 외측 도전 패턴(230)는 제1 외측 플레이트 패턴(231)을 관통하는 제1 관통 절연 패턴(225a)를 포함할 수 있다.
제1 외측 비아 패턴(232)은 제1 외측 플레이트 패턴(231)의 하면으로부터 기판(100) 방향으로 돌출되어 있을 수 있다. 제1 외측 비아 패턴(232)은 제1 도전성 플러그(220)와 연결될 수 있다.
제2 외측 도전 패턴(240)은 제2 외측 플레이트 패턴(241)과, 제2 외측 비아 패턴(242)을 포함할 수 있다. 제2 외측 도전 패턴(240)는 제2 외측 플레이트 패턴(241)을 관통하는 제2 관통 절연 패턴(225b)를 포함할 수 있다.
제2 외측 플레이트 패턴(241)은 제1 외측 플레이트 패턴(231) 상에 배치된다. 제2 외측 플레이트 패턴(241)은 제1 외측 플레이트 패턴(231)과 이격되어 있다. 제2 외측 플레이트 패턴(241)과 제1 외측 플레이트 패턴(231) 사이에는 제1 층간 절연막(190)이 개재되어 있을 수 있다.
제2 외측 플레이트 패턴(241)은 서로 다른 두께를 갖는 제1 부분(241a)과, 제2 부분(241b)를 포함할 수 있다. 예를 들어, 제2 외측 플레이트 패턴의 제1 부분(241a)의 두께는 제2 외측 플레이트 패턴의 제2 부분(241b)의 두께보다 작다.
제2 외측 비아 패턴(242)은 제2 외측 플레이트 패턴(241)의 하면으로부터 기판(100) 방향으로 돌출되어 있을 수 있다. 제2 외측 비아 패턴(242)은 제1 외측 플레이트 패턴(231)과 제2 외측 플레이트 패턴(241)을 연결할 수 있다. 예를 들어, 제2 외측 비아 패턴(242)은 제1 외측 플레이트 패턴(231)과 접촉할 수 있다.
제3 외측 도전 패턴(250)은 제3 외측 플레이트 패턴(251)과, 제3 외측 비아 패턴(252)을 포함할 수 있다. 제3 외측 도전 패턴(250)는 제3 외측 플레이트 패턴(251)을 관통하는 제3 관통 절연 패턴(225c)를 포함할 수 있다.
제3 외측 플레이트 패턴(251)은 제2 외측 플레이트 패턴(241) 상에 배치된다. 제3 외측 플레이트 패턴(251)은 제2 외측 플레이트 패턴(241)과 이격되어 있다. 제3 외측 플레이트 패턴(251)과 제2 외측 플레이트 패턴(241) 사이에는 제1 층간 절연막(190)이 개재되어 있을 수 있다.
제3 외측 비아 패턴(252)은 제3 외측 플레이트 패턴(251)의 하면으로부터 기판(100) 방향으로 돌출되어 있을 수 있다. 제3 외측 비아 패턴(252)은 제2 외측 플레이트 패턴(241)과 제3 외측 플레이트 패턴(251)을 연결할 수 있다. 예를 들어, 제3 외측 비아 패턴(252)은 제2 외측 플레이트 패턴(241)과 접촉할 수 있다.
제1 외측 비아 패턴(232), 제2 외측 비아 패턴(242) 및 제3 외측 비아 패턴(252)은 각각 하나인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 외측 비아 패턴(232), 제2 외측 비아 패턴(242) 및 제3 외측 비아 패턴(252)은 기판(100)의 두께 방향을 정렬되어 있는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 3 및 도 6에서, 제1 외측 플레이트 패턴(231)의 두께와, 제2 외측 플레이트 패턴의 제1 부분(241a)의 두께와, 제3 외측 플레이트 패턴(251)의 두께는 동일한 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도시된 것과 달리, 경우에 따라, 제1 내지 제3 관통 절연 패턴(225a, 225b, 225c)이 생략될 수 있음은 물론이다.
제1 외측 도전 패턴(230)은 서로 다른 두께를 갖는 제1 부분(230a) 및 제2 부분(230b)를 포함할 수 있다. 예를 들어, 제1 외측 도전 패턴의 제1 부분(230a)의 두께(d21)은 제1 외측 도전 패턴의 제2 부분(230b)의 두께(d22)보다 작다.
제1 외측 도전 패턴의 제1 부분(230a)은 제1 외측 플레이트 패턴(231)의 일부일 수 있다. 제1 외측 도전 패턴의 제2 부분(230b)은 제1 외측 비아 패턴(232)과, 제1 외측 비아 패턴(232)과 연결된 제1 외측 플레이트 패턴(231)의 일부를 포함할 수 있다.
다르게 설명하면, 제1 외측 플레이트 패턴(231)은 제1 외측 도전 패턴의 제2 부분(230b)의 일부와, 제1 외측 도전 패턴의 제1 부분(230a)을 포함할 수 있다. 제1 외측 비아 패턴(232)은 제1 외측 도전 패턴의 제2 부분(230b)의 일부일 수 있다.
제1 외측 도전 패턴의 제2 부분(230b)은 제1 도전성 플러그(220)와 연결될 수 있다.
덧붙여, 제3 외측 도전 패턴(250)에 관한 설명은 제1 외측 도전 패턴의 제1 부분(230a) 및 제1 외측 도전 패턴의 제2 부분(230b)에 관한 설명과 유사할 수 있으므로, 제3 외측 도전 패턴(250)에 관한 설명은 생략한다.
제2 외측 도전 패턴(240)은 서로 다른 두께를 갖는 제1 부분(240a), 제2 부분(240b) 및 제3 부분(240c)를 포함할 수 있다. 제2 외측 도전 패턴의 제2 부분(240b)의 두께(d12)는 제2 외측 도전 패턴의 제1 부분(240a)의 두께(d11)보다 크고, 제2 외측 도전 패턴의 제3 부분(240c)의 두께(d13)보다 작다.
제2 외측 플레이트 패턴(241)은 제2 외측 도전 패턴의 제3 부분(240c)의 일부와, 제2 외측 도전 패턴의 제1 부분(240a)과, 제2 외측 도전 패턴의 제2 부분(240b)을 포함한다. 제2 외측 비아 패턴(242)은 제2 외측 도전 패턴의 제3 부분(240c)의 일부일 수 있다.
제2 외측 도전 패턴의 제1 부분(240a) 및 제1 외측 도전 패턴(230) 사이와, 제2 외측 도전 패턴의 제2 부분(240b) 및 제1 외측 도전 패턴(230) 사이에, 제1 층간 절연막(190)의 일부가 개재된다.
제2 외측 도전 패턴의 제3 부분(240c)은 제1 외측 도전 패턴(230)과 연결될 수 있다. 예를 들어, 제2 외측 도전 패턴의 제3 부분(240c)은 제1 외측 도전 패턴(230)과 접촉할 수 있다.
제2 외측 도전 패턴의 제2 부분(240b)과 제2 외측 도전 패턴의 제3 부분(240c) 사이에, 제2 외측 도전 패턴의 제1 부분(240a)이 배치될 수 있다.
도 3에서, 제2 외측 도전 패턴(240)이 서로 다른 두께를 갖는 세 부분을 포함하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제2 외측 도전 패턴(240)이 아니라, 제1 외측 도전 패턴(230) 또는 제3 외측 도전 패턴(250)이 서로 다른 두께를 갖는 세 부분을 포함할 수도 있다.
또한, 제2 외측 도전 패턴(240)이 서로 다른 두께를 갖는 세 부분을 포함하는 것과 더불어, 제1 외측 도전 패턴(230) 및 제3 외측 도전 패턴(250) 중 하나가 서로 다른 두께를 갖는 세 부분을 가질 수 있음은 물론이다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 8a 및 도 8b는 도 7의 제2 외측 도전 패턴을 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 7 내지 도 8a를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 외측 도전 패턴(240)은 제2 외측 도전 패턴의 제1 부분(240a) 및 제2 외측 도전 패턴의 제3 부분(240c)과 다른 두께를 갖는 제4 부분(240d)을 더 포함할 수 있다.
제2 외측 도전 패턴의 제4 부분(240d)의 두께(d14)는 제2 외측 도전 패턴의 제1 부분(240a)의 두께(d11)보다 크고, 제2 외측 도전 패턴의 제3 부분(240c)의 두께(d13)보다 작다.
제2 외측 플레이트 패턴(241)은 제2 외측 도전 패턴의 제3 부분(240c)의 일부와, 제2 외측 도전 패턴의 제1 부분(240a)과, 제2 외측 도전 패턴의 제2 부분(240b)과, 제2 외측 도전 패턴의 제4 부분(240d)을 포함한다. 제2 외측 도전 패턴의 제4 부분(240d) 및 제1 외측 도전 패턴(230) 사이에, 제1 층간 절연막(190)의 일부가 개재된다.
제2 외측 도전 패턴의 제4 부분(240d)과 제2 외측 도전 패턴의 제3 부분(240c) 사이에, 제2 외측 도전 패턴의 제1 부분(240a)이 배치될 수 있다.
도 7에서, 제2 외측 도전 패턴의 제2 부분(240b)과 제2 외측 도전 패턴의 제4 부분(240d) 사이에, 제2 외측 도전 패턴의 제3 부분(240c)이 배치되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제2 외측 도전 패턴의 제2 부분(240b)과 제2 외측 도전 패턴의 제4 부분(240d)은 제2 외측 도전 패턴의 제3 부분(240c)의 일측에 배치될 수 있음은 물론이다.
도 8a에서, 제2 외측 도전 패턴의 제2 부분(240b)의 두께(d12)는 제2 외측 도전 패턴의 제4 부분(240d)의 두께(d14)와 실질적으로 동일할 수 있다. 여기서, "동일한 두께"의 의미는 비교되는 2개의 위치에서 두께가 완전히 동일한 것뿐만 아니라, 공정 과정상의 마진 등으로 인해서 발생할 수 있는 미세한 두께의 차이를 포함하는 의미이다.
도 8b에서, 제2 외측 도전 패턴의 제2 부분(240b)의 두께(d12)는 제2 외측 도전 패턴의 제4 부분(240d)의 두께(d14)와 다를 수 있다.
도 7에 도시된 것과 달리, 제2 외측 도전 패턴(240)은 제2 외측 도전 패턴의 제1 부분(240a) 및 제2 외측 도전 패턴의 제3 부분(240c)과 다른 두께를 갖는 영역을 세 부분 이상 포함할 수 있음은 물론이다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 10 및 도 11은 도 9의 제1 외측 도전 패턴을 설명하기 위한 도면들이다. 설명의 편의상, 도 7 내지 도 8b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 9 내지 도 11을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 외측 도전 패턴(230)은 제1 외측 도전 패턴의 제1 부분(230a) 및 제1 외측 도전 패턴의 제2 부분(230b)과 다른 두께를 갖는 제3 부분(230c) 및 제4 부분(230d)을 더 포함할 수 있다.
제1 외측 도전 패턴의 제3 부분(230c)의 두께(d23) 및 제1 외측 도전 패턴의 제4 부분(230d)의 두께(d24)는 각각 제1 외측 도전 패턴의 제1 부분(230a)의 두께(d21)보다 크고, 제1 외측 도전 패턴의 제2 부분(230b)의 두께(d22)보다 작다.
제1 외측 도전 패턴의 제2 부분(230b)과 제1 외측 도전 패턴의 제3 부분(230c) 사이에, 제1 외측 도전 패턴의 제1 부분(230a)이 배치될 수 있다. 제1 외측 도전 패턴의 제2 부분(230b)과 제1 외측 도전 패턴의 제4 부분(230d) 사이에, 제1 외측 도전 패턴의 제1 부분(230a)이 배치될 수 있다.
도 9 및 도 10에서, 제1 외측 도전 패턴의 제3 부분(230c)과 제1 외측 도전 패턴의 제4 부분(230d) 사이에, 제1 외측 도전 패턴의 제2 부분(230b)이 배치되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 외측 도전 패턴의 제3 부분(230c)과 제1 외측 도전 패턴의 제4 부분(230d)는 제1 외측 도전 패턴의 제2 부분(230b)의 일측에 배치될 수 있음은 물론이다.
제1 외측 플레이트 패턴(231)은 서로 다른 두께를 갖는 제1 부분(231a)과, 제2 부분(231b)과, 제3 부분(231c)를 포함할 수 있다. 예를 들어, 제1 외측 플레이트 패턴의 제1 부분(231a)의 두께는 제1 외측 플레이트 패턴의 제2 부분(231b)의 두께 및 제1 외측 플레이트 패턴의 제3 부분(231c)의 두께보다 작다.
제1 외측 플레이트 패턴(231)은 제1 외측 도전 패턴의 제2 부분(230b)의 일부와, 제1 외측 도전 패턴의 제1 부분(230a)과, 제1 외측 도전 패턴의 제3 부분(230c)과, 제1 외측 도전 패턴의 제4 부분(230d)을 포함한다. 제1 외측 비아 패턴(232)은 제1 외측 도전 패턴의 제2 부분(230b)의 일부일 수 있다.
제3 외측 도전 패턴(250)에 관한 설명은 도 10 및 도 11을 이용하여 설명한 제1 외측 도전 패턴(230)에 관한 설명과 유사할 수 있으므로, 제3 외측 도전 패턴(250)에 관한 설명은 생략한다.
도 12는 본 발명의 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 13은 도 12의 P 영역을 확대하여 도시한 도면이다. 도 14는 도 12의 A - A 및 도 13의 B - B를 따라서 절단한 단면도이다. 도 15는 도 14의 제2 내측 도전 패턴을 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1, 도 2, 도 4, 도 7 내지 도 8b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 13 및 도 14에서, 최상부에 위치하는 배선층, 외측 도전 패턴의 상면 및 내측 도전 패턴의 상면은 제1 층간 절연막이 덮지 않는 것으로 도시하였다.
도 12 내지 도 14를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치(50)는 경계 영역(PERI)에 형성된 제2 도전 가드 구조체(GD_ST2)를 더 포함할 수 있다.
제2 도전 가드 구조체(GD_ST2)는 경계 영역(PERI)을 따라 형성될 수 있다. 활성 회로 영역(ACT_CR)에 형성된 내부 회로를 보호하기 위해, 제2 도전 가드 구조체(GD_ST2)는 활성 회로 영역(ACT_CR)을 둘러싸도록 배치될 수 있다.
제2 도전 가드 구조체(GD_ST2)는 제1 도전 가드 구조체(GD_ST1)보다 활성 회로 영역(ACT_CR)에 인접하여 배치될 수 있다.
예를 들어, 제1 도전 가드 구조체(GD_ST1)는 활성 회로 영역(ACT_CR)에 형성된 내부 회로를 둘러싸는 크랙 스톱 구조체를 포함할 수 있다. 제2 도전 가드 구조체(GD_ST2)는 활성 회로 영역(ACT_CR)에 형성된 내부 회로를 둘러싸는 습기 산화 배리어 구조체를 포함할 수 있다. 하지만, 이와 달리, 제1 도전 가드 구조체(GD_ST1)는 습기 산화 배리어 구조체를 포함하고, 제2 도전 가드 구조체(GD_ST2)는 크랙 스톱 구조체를 포함할 수도 있다
도 12에서, 제2 도전 가드 구조체(GD_ST2)는 모서리가 모따기(chamfer)된 다각형의 링 모양을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제2 도전 가드 구조체(GD_ST2)는 경계 영역(PERI)의 기판(100) 상에 형성될 수 있다. 제2 도전 가드 구조체(GD_ST2)는 한 쌍의 제3 핀형 패턴(310)과, 제1 내측 도전 패턴(330), 제2 내측 도전 패턴(340) 및 제3 내측 도전 패턴(350)을 포함할 수 있다.
제3 핀형 패턴(310)은 경계 영역(PERI)의 기판(100) 상에 배치될 수 있다. 제3 핀형 패턴(310)은 제1 방향(X)으로 연장되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
필드 절연막(105)은 제3 핀형 패턴(310)의 측벽의 일부를 덮고 있을 수 있다. 제3 핀형 패턴(310)은 필드 절연막(105)의 상면보다 위로 돌출될 수 있다. 제3 핀형 패턴(310)은 제1 핀형 패턴(110) 및/또는 제2 핀형 패턴(210)과 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.
제1 내측 도전 패턴(330), 제2 내측 도전 패턴(340) 및 제3 내측 도전 패턴(350)은 기판(100) 상에 순차적으로 형성될 수 있다. 제1 내측 도전 패턴(330), 제2 내측 도전 패턴(340) 및 제3 내측 도전 패턴(350)는 전금속 절연층(180) 상에 형성될 수 있다. 기판(100)으로부터 게이트 전극(120)의 상면까지의 높이는 기판(100)으로부터 제1 내측 도전 패턴(330)까지의 높이보다 작다. 제1 내측 도전 패턴(330)은 게이트 전극(120)의 상면보다 위에 배치될 수 있다.
제2 내측 도전 패턴(340)은 제1 내측 도전 패턴(330) 상에 형성되고, 제3 내측 도전 패턴(350) 아래에 형성될 수 있다. 제1 내측 도전 패턴(330), 제2 내측 도전 패턴(340) 및 제3 내측 도전 패턴(350)은 제1 층간 절연막(190) 내에 형성될 수 있다.
제2 도전 가드 구조체(GD_ST2)에 포함된 각각의 내측 도전 패턴(330, 340, 350)은 배선 구조체(195)에 포함된 각각의 배선층(M1, M2, M3)과, 제1 도전 가드 구조체(GD_ST1)에 포함된 각각의 외측 도전 패턴(230, 240, 250)에 대응될 수 있다.
제1 내측 도전 패턴(330)은 제1 배선층(M1) 및 제1 외측 도전 패턴(230)이 형성된 제1 메탈 레벨에 형성될 수 있다. 제2 내측 도전 패턴(340)은 제2 배선층(M2) 및 제2 외측 도전 패턴(240)이 형성된 제2 메탈 레벨에 형성될 수 있다. 제3 내측 도전 패턴(350)은 제3 배선층(M3) 및 제3 외측 도전 패턴(250)이 형성된 제3 메탈 레벨에 형성될 수 있다.
제2 메탈 레벨에 형성된 제2 내측 도전 패턴(340)은 제1 메탈 레벨에 형성된 제1 내측 도전 패턴(330) 및 제3 메탈 레벨에 형성된 제3 내측 도전 패턴(350)과 연결될 수 있다. 예를 들어, 제2 내측 도전 패턴(340)은 제1 내측 도전 패턴(330) 및 제3 내측 도전 패턴(350)과 접촉할 수 있다.
제1 내측 도전 패턴(330)은 제1 외측 도전 패턴(230)과 이격되어, 제1 내측 도전 패턴(330) 및 제1 외측 도전 패턴(230) 사이에 제1 층간 절연막(190)의 일부가 개재된다. 제2 내측 도전 패턴(340)은 제2 외측 도전 패턴(240)과 이격된다. 제3 내측 도전 패턴(350)은 제3 외측 도전 패턴(250)과 이격된다.
제2 도전성 플러그(320)은 한 쌍인 제3 핀형 패턴(310) 사이에 배치될 수 있다. 제2 도전성 플러그(320)는 전금속 절연층(180) 내에 형성될 수 있다. 제2 도전성 플러그(320)는 제1 내측 도전 패턴(330)과 연결될 수 있다.
도 14에서 도시된 것과 달리, 제2 도전성 플러그(320) 및 제3 핀형 패턴(310) 사이와, 제2 도전성 플러그(320) 및 필드 절연막(105) 사이에 절연 라이너가 더 형성될 수 있다.
서로 동일한 메탈 레벨에 배치된 배선층(M1, M2, M3)과, 내측 도전 패턴(330, 340, 350)은 동일 레벨에서 형성되므로, 서로 동일한 메탈 레벨에 배치된 배선층(M1, M2, M3)과, 내측 도전 패턴(330, 340, 350)은 동일한 물질을 포함할 수 있다.
제1 내측 도전 패턴(330)은 제1 내측 플레이트 패턴(331)과, 제1 내측 비아 패턴(332)을 포함할 수 있다. 제1 내측 비아 패턴(332)은 제1 내측 플레이트 패턴(331)의 하면으로부터 기판(100) 방향으로 돌출되어 있을 수 있다. 제1 내측 비아 패턴(332)은 제2 도전성 플러그(320)와 연결될 수 있다.
제2 내측 도전 패턴(340)은 제2 내측 플레이트 패턴(341)과, 제2 내측 비아 패턴(342)을 포함할 수 있다. 제2 내측 플레이트 패턴(341)은 제1 내측 플레이트 패턴(331) 상에 배치된다. 제2 내측 플레이트 패턴(341)은 제1 내측 플레이트 패턴(331)과 이격되어 있다. 제2 내측 플레이트 패턴(341)과 제1 내측 플레이트 패턴(331) 사이에는 제1 층간 절연막(190)이 개재되어 있을 수 있다.
제2 내측 비아 패턴(342)은 제2 내측 플레이트 패턴(341)의 하면으로부터 기판(100) 방향으로 돌출되어 있을 수 있다. 제2 내측 비아 패턴(342)은 제1 내측 플레이트 패턴(331)과 제2 내측 플레이트 패턴(341)을 연결할 수 있다. 예를 들어, 제2 내측 비아 패턴(342)은 제1 내측 플레이트 패턴(331)과 접촉할 수 있다.
제3 내측 도전 패턴(350)은 제3 내측 플레이트 패턴(351)과, 제3 내측 비아 패턴(352)을 포함할 수 있다. 제3 내측 플레이트 패턴(351)은 제2 내측 플레이트 패턴(341) 상에 배치된다. 제3 내측 플레이트 패턴(351)은 제2 내측 플레이트 패턴(341)과 이격되어 있다. 제3 내측 플레이트 패턴(351)과 제2 내측 플레이트 패턴(341) 사이에는 제1 층간 절연막(190)이 개재되어 있을 수 있다.
제3 내측 비아 패턴(352)은 제3 내측 플레이트 패턴(351)의 하면으로부터 기판(100) 방향으로 돌출되어 있을 수 있다. 제3 내측 비아 패턴(352)은 제2 내측 플레이트 패턴(341)과 제3 내측 플레이트 패턴(351)을 연결할 수 있다. 예를 들어, 제3 내측 비아 패턴(352)은 제2 내측 플레이트 패턴(341)과 접촉할 수 있다.
제1 내측 비아 패턴(332), 제2 내측 비아 패턴(342) 및 제3 내측 비아 패턴(352)은 각각 하나인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 내측 비아 패턴(332), 제2 내측 비아 패턴(342) 및 제3 내측 비아 패턴(352)은 기판(100)의 두께 방향을 정렬되어 있는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제2 내측 도전 패턴(340)은 서로 다른 두께를 갖는 제1 부분(340a) 및 제2 부분(340b)을 포함할 수 있다. 예를 들어, 제2 내측 도전 패턴의 제1 부분(340a)의 두께(d31)는 제2 내측 도전 패턴의 제2 부분(340b)의 두께(d32)보다 작다.
제2 내측 플레이트 패턴(341)은 제2 내측 도전 패턴의 제2 부분(340b)의 일부와, 제2 내측 도전 패턴의 제1 부분(340a)을 포함할 수 있다. 제2 내측 비아 패턴(342)은 제2 내측 도전 패턴의 제2 부분(340b)의 일부일 수 있다.
제2 내측 도전 패턴의 제2 부분(340b)은 제1 내측 도전 패턴(330)과 연결될 수 있다. 예를 들어, 제2 내측 도전 패턴의 제2 부분(340b)은 제1 내측 도전 패턴(330)과 접촉할 수 있다.
덧붙여, 제1 내측 도전 패턴(330) 및 제3 내측 도전 패턴(350)에 관한 설명은 제2 내측 도전 패턴의 제1 부분(340a) 및 제2 내측 도전 패턴의 제2 부분(340b)에 관한 설명과 유사할 수 있으므로, 제1 내측 도전 패턴(330) 및 제3 내측 도전 패턴(350)에 관한 설명은 생략한다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 내측 도전 패턴의 제1 부분(340a)의 두께(d31)는 제2 외측 도전 패턴의 제1 부분의 두께(도 8a의 d11)과 실질적으로 동일할 수 있다.
또한, 제1 내측 플레이트 패턴(331)의 두께는 제1 외측 플레이트 패턴(231)의 두께와 실질적으로 동일하고, 제3 내측 플레이트 패턴(351)의 두께는 제3 외측 플레이트 패턴(251)의 두께와 실질적으로 동일할 수 있다.
도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 12 내지 도 15를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 15 및 도 16을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 내측 도전 패턴의 제1 부분(340a)의 두께(d31)는 제2 외측 플레이트 패턴(241) 중 두꺼운 부분의 두께와 실질적으로 동일할 수 있다.
예를 들어, 제2 내측 도전 패턴의 제1 부분(340a)의 두께(d31)는 제2 외측 도전 패턴의 제2 부분의 두께(도 8a의 d12) 또는 제2 외측 도전 패턴의 제4 부분의 두께(도 8a의 d14)와 실질적으로 동일할 수 있다.
도 17은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 18은 도 17의 제2 내측 도전 패턴을 설명하기 위한 도면이다. 설명의 편의상, 도 12 내지 도 15를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 17 및 도 18을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 내측 도전 패턴(340)은 제2 내측 도전 패턴의 제1 부분(340a) 및 제2 내측 도전 패턴의 제2 부분(340b)과 다른 두께를 갖는 제3 부분(340c)을 더 포함할 수 있다.
제2 내측 도전 패턴의 제3 부분(340c)의 두께(d33)는 제2 내측 도전 패턴의 제1 부분(340a)의 두께(d31)보다 크고, 제2 내측 도전 패턴의 제2 부분(340b)의 두께(d32)보다 작다.
예를 들어, 제2 내측 도전 패턴의 제3 부분(340c)의 두께(d33)는 제2 외측 도전 패턴의 제2 부분의 두께(도 8a의 d12) 또는 제2 외측 도전 패턴의 제4 부분의 두께(도 8a의 d14)와 실질적으로 동일할 수 있다. 제2 내측 도전 패턴의 제1 부분(340a)의 두께(d31)는 제2 내측 도전 패턴의 제1 부분(340a)의 두께(d31)과 실질적으로 동일할 수 있다.
제2 내측 도전 패턴의 제2 부분(340b)과 제2 내측 도전 패턴의 제3 부분(340c) 사이에, 제2 내측 도전 패턴의 제1 부분(340a)이 배치될 수 있다.
제2 내측 플레이트 패턴(341)은 제2 내측 도전 패턴의 제2 부분(340b)의 일부와, 제2 내측 도전 패턴의 제1 부분(340a)과, 제2 내측 도전 패턴의 제3 부분(340c)을 포함할 수 있다. 제2 내측 플레이트 패턴(341)은 서로 다른 두께를 갖는 제2 내측 도전 패턴의 제1 부분(340a)과, 제2 내측 도전 패턴의 제3 부분(340c)을 포함하므로, 제2 내측 플레이트 패턴(341)은 제1 두께(d31)을 갖는 부분과, 제2 두께(d33)을 갖는 부분을 포함할 수 있다.
도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 12 내지 도 15를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 19를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 경계 영역(PERI)의 기판(100)에 패드 도전 구조체(260)를 더 포함할 수 있다.
패드 도전 구조체(260)는 제1 도전 가드 구조체(GD_ST1) 상에 배치될 수 있다. 패드 도전 구조체(260)은 제1 도전 가드 구조체(GD_ST1)와 연결될 수 있다. 패드 도전 구조체(260)는 제3 외측 도전 패턴(250)과 연결될 수 있다.
패드 도전 구조체(260)는 제3 외측 도전 패턴(250)과 동일한 물질을 포함할 수도 있고, 다른 물질을 포함할 수도 있다.
도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 제조하는데 사용되는 가드 구조체의 레이아웃 디자인이다. 도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 레이아웃 디자인 방법을 설명하기 위한 레이아웃도이다.
참고적으로, 도 20은 반도체 장치의 레이아웃 디자인 중 가드 구조체 부분만을 도시한 도면이다. 도 21은 가드 구조체의 레이아웃 디자인 중 도 20의 Q 부분을 확대하여 레이아웃 디자인 방법을 설명하는 도면이다.
도 20을 참고하면, 가드 구조체(1000)는 제1 가드 구조체 패턴(1001) 및 제2 가드 구조체 패턴(1002)을 포함할 수 있다.
제1 가드 구조체 패턴(1001)은 모서리가 모따기된 다각형의 링과, 사각형의 링이 결합된 모양을 가질 수 있다. 제2 가드 구조체 패턴(1002)은 제1 가드 구조체 패턴(1001)보다 안쪽에 위치하고, 모서리가 모따기된 다각형의 링 모양을 가질 수 있다.
도 21을 참고하면, 제1 가드 구조체 패턴(1001)은 제1 컬러 패턴(COLOR I) 및 제2 컬러 패턴(COLOR II)을 이용하여 생성한다. 제2 가드 구조체 패턴(1002)은 제1 컬러 패턴(COLOR I) 및 제2 컬러 패턴(COLOR II)을 이용하여 생성한다.
예를 들어, 제1 가드 구조체 패턴(1001) 및 제2 가드 구조체 패턴(1002)는 제1 컬러 패턴(COLOR I)을 이용하여 레이아웃 디자인이 생성될 수 있다.
또한, 제1 가드 구조체 패턴(1001)의 일부 및/또는 제2 가드 구조체 패턴(1002)의 일부는 제2 컬러 패턴(COLOR II)을 이용하여 레이아웃 디자인이 생성될 수 있다.
제2 컬러 패턴(COLOR II)을 이용하여 레이아웃 디자인이 생성된 제1 가드 구조체 패턴(1001) 및/또는 제2 가드 구조체 패턴(1002)은, 제1 컬러 패턴(COLOR I) 및 제2 컬러 패턴(COLOR II)에 의해 레이아웃 디자인이 중복으로 생성될 수 있다.
제1 컬러 패턴(COLOR I)에 대응되는 제1 포토 마스크가 제조하고, 제2 컬러 패턴(COLOR II)에 대응되는 제2 포토 마스크가 제조될 수 있다. 제1 포토 마스크 및 제2 포토 마스크를 이용하여, 제1 도전 가드 구조체(도 12의 GD_ST1) 및 제2 도전 가드 구조체(도 12의 GD_ST2)를 형성하기 위한 포토 공정을 진행할 수 있다.
반도체 장치가 고집적화됨에 따라 반도체 장치 내에 포함된 배선의 선폭은 더욱 미세화되고 있다. 미세화된 선폭의 배선을 형성하기 위해, 복수의 컬러 패턴을 이용하는 레이아웃 디자인이 이용될 수 있다. 즉, 복수의 컬러 패턴을 이용한 다중 패터닝 공정이 이용될 수 있다.
미세화된 선폭을 사용하는 반도체 장치에서, 레이아웃 디자인 내의 컬러 패턴의 불균형은 레이아웃 디자인을 이용하여 수행하는 포토 공정 등에 민감하게 작용할 수 있다. 즉, 레이아웃 디자인 내의 컬러 패턴의 불균형은 반도체 장치의 신뢰성을 저하시킬 수 있다.
하지만, 하나의 폐쇄된 구조를 갖는 레이아웃(예를 들어, 가드 구조체 패턴)을 복수개의 컬러 패턴을 이용하여 레이아웃 디자인을 생성함으로써, 컬러 패턴의 불균형이 개선될 수 있다.
도 22 내지 도 30은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
이하에서 설명되는 반도체 장치 제조 방법은 복수개의 포토 마스크를 이용하여 도전성 배선을 형성하는 방법에 관한 것일 수 있다. 복수개의 포토 마스크는 도 20 및 도 21을 이용하여 설명한 복수의 컬러 패턴을 이용하는 레이아웃 디자인을 이용한 것일 수 있다.
다만, 이하에서 설명되는 반도체 장치 제조 방법은 반도체 칩의 경계 영역에 형성되는 습기 산화 배리어(Moisture Oxidation Barrier) 구조체 및/또는 크랙 스톱(Crack Stop) 구조체의 형성에 이용될 수 있을 뿐만 아니라, 활성 회로 영역(도 1의 ACT_CR)에 형성되는 배선 구조체(도 3의 195)의 형성에 이용될 수 있음은 물론이다.
도 22를 참고하면, 기판(100) 상에, 하부 패턴(405)을 포함하는 하부 층간 절연막(410)과, 식각 정지막(415)과, 제2 층간 절연막(420)을 순차적으로 형성한다.
이어서, 제2 층간 절연막(420) 상에, 하드 마스크막(430) 및 상부 마스크막(440)을 순차적으로 형성한다.
하부 패턴(405)는 예를 들어, 도전성 물질을 포함할 수 있다. 식각 정지막(415)은 하부 패턴(405)을 보호하는 캡핑막의 역할을 할 수 있다. 식각 정지막(415)은 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 등을 포함할 수 있다.
제2 층간 절연막(420)은 예를 들어, 예를 들어, 실리콘 산화물(oxide), 실리콘 질화물(nitride), 실리콘 산질화물(oxynitride), 유기-실리케이트 글래스(organo-silicate glass), 유기물, 무기물, 저유전율 물질 또는 초저유전율 물질 중 적어도 하나를 포함할 수 있다.
하드 마스크막(430)은 예를 들어, 티타늄 질화물, 티타늄, 티타늄 산화물, 텅스텐, 텅스텐 질화물, 텅스텐 산화물, 탄탈륨, 탄탈륨 질화물 및 탄탈륨 산화물 중 적어도 하나를 포함할 수 있다.
상부 마스크막(440)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
도 23을 참고하면, 하드 마스크막(430) 내에 제1 트렌치(431t)를 형성한다. 제1 트렌치(431t)는 하드 마스크막(430)의 일부를 제거하여 형성될 수 있다.
제1 트렌치(431t)는 제1 부분(431ta) 및 제2 부분(431tb)을 포함할 수 있다.
도 24 및 도 25를 참고하면, 하드 마스크막(430) 및 상부 마스크막(440) 상에, 제1 트렌치의 제2 부분(431tb)을 노출시키는 제1 마스크 패턴(480)이 형성된다.
제1 마스크 패턴(480)을 이용하여, 노출된 하드 마스크막(430)의 일부를 제거할 수 있다. 제1 마스크 패턴(480)을 이용한 식각 공정을 통해, 하드 마스크막(430) 내에 제2 트렌치(432t)가 형성될 수 있다.
제1 마스크 패턴(480)을 제거하여, 하드 마스크막(430) 내에 패턴 트렌치(430t)가 형성될 수 있다. 패턴 트렌치(430t)는 제2 트렌치(432t) 및 제1 트렌치의 제1 부분(431ta)을 포함할 수 있다.
도 26을 참고하면, 하드 마스크막(430)을 식각하여, 패턴 트렌치(430t)와 중첩되는 제2 층간 절연막(420)을 노출시킨다.
제2 층간 절연막(420)을 노출시키기 위한 식각 공정을 통해, 제2 층간 절연막(420) 상에 하드 마스크 패턴(435)이 형성될 수 있다.
하드 마스크 패턴(435)이 형성되는 동안, 상부 마스크막(440)은 제거되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
하드 마스크 패턴(435)가 형성되는 동안, 제2 층간 절연막(420) 내에 제1 리세스(421r)이 형성될 수 있다. 제1 리세스(421r)은 제2 트렌치(432t)에 대응되는 위치에 형성될 수 있다. 제1 트렌치의 제1 부분(431ta)에 대응되는 제2 층간 절연막(420)보다 제2 트렌치(432t)에 대응되는 제2 층간 절연막(420)이 더 식각되어, 제1 리세스(421r)가 형성될 수 있다.
도 27 및 도 28을 참고하면, 하드 마스크 패턴(435) 상에 제2 층간 절연막(420)의 일부를 노출시키는 제2 마스크 패턴(485)이 형성될 수 있다.
제2 마스크 패턴(485)을 이용하여, 제2 층간 절연막(420) 내에 제2 리세스(422r)가 형성될 수 있다.
제2 리세스(422r)의 깊이는 제1 리세스(421r)의 깊이보다 깊을 수 있다.
이어서, 제2 마스크 패턴(485)이 제거된다.
도 29를 참고하면, 하드 마스크 패턴(435)을 이용하여, 제2 층간 절연막(420)이 식각될 수 있다.
하드 마스크 패턴(435)을 이용한 식각 공정에 의해, 제2 층간 절연막(420) 내에 배선 트렌치(420t) 및 비아홀(420h)이 형성될 수 있다.
비아홀(420h)은 하부 패턴(405)을 노출시킬 수 있다. 비아홀(420h)은 제2 리세스(422r)에 대응되는 위치에 형성될 수 있다.
배선 트렌치(420t)는 제1 부분(420ta)와, 제2 부분(420tb)을 포함할 수 있다. 배선 트렌치의 제1 부분(420ta)은 제1 리세스(421r)에 대응되는 위치에 형성될 수 있다. 배선 트렌치의 제2 부분(420tb)은 제1 트렌치의 제1 부분(도 23의 431ta)에 대응되는 위치에 형성될 수 있다.
배선 트렌치의 제1 부분(420ta)의 깊이는 배선 트렌치의 제2 부분(420tb)의 깊이보다 깊다.
도 30을 참고하면, 배선 트렌치(420t) 및 비아홀(420h) 내에 연결 배선(450)이 형성될 수 있다.
연결 배선(450)은 하부 패턴(405)와 연결된다, 연결 배선(450)은 도전성 물질을 포함한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110, 210, 310: 핀형 패턴
230, 240, 250: 외측 도전 패턴 330, 340, 350: 내측 도전 패턴
ACT_CR: 활성 회로 영역 PERI: 경계 영역
GD_ST1: 제1 도전 가드 구조체 GD_ST2: 제2 도전 가드 구조체

Claims (20)

  1. 활성 회로 영역과, 상기 활성 회로 영역을 둘러싼 경계 영역을 포함하는 기판으로, 상기 경계 영역은 상기 기판의 에지(edge) 부분을 포함하는 기판;
    상기 경계 영역의 상기 기판 상에 배치된 제1 하부 도전 패턴;
    상기 제1 하부 도전 패턴 상에, 상기 제1 하부 도전 패턴과 연결되는 제1 상부 도전 패턴; 및
    상기 제1 상부 도전 패턴의 동일한 금속 레벨에 위치되고, 상기 제1 상부 도전 패턴과 이격되는 제2 상부 도전 패턴을 포함하고,
    상기 제1 상부 도전 패턴은 제1 두께를 갖는 제1 부분과, 상기 제1 두께보다 큰 제2 두께를 갖는 제2 부분과, 상기 제2 두께보다 큰 제3 두께를 갖는 제3 부분을 포함하고,
    상기 제1 상부 도전 패턴의 상기 제3 부분은 상기 제1 하부 도전 패턴과 연결되고,
    상기 제2 상부 도전 패턴은 상기 제2 두께와 동일한 제4 두께를 갖는 제4 부분과, 상기 제4 두께보다 큰 제5 두께를 갖는 제5 부분을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 상부 도전 패턴의 상기 제1 부분은 상기 제1 상부 도전 패턴의 상기 제2 부분과 상기 제1 상부 도전 패턴의 상기 제3 부분 사이에 배치되는 반도체 장치.
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서,
    상기 제1 하부 도전 패턴은 제7 두께를 갖는 제7 부분과, 상기 제7 두께보다 큰 제8 두께를 갖는 제8 부분을 포함하고,
    상기 제1 하부 도전 패턴의 상기 제8 부분은 상기 제1 하부 도전 패턴의 하부에 위치하는 도전 물질과 연결되는 반도체 장치.
  6. 제5 항에 있어서,
    상기 제1 하부 도전 패턴은 상기 제7 두께보다 크고, 상기 제8 두께보다 작은 제9 두께를 갖는 제9 부분을 포함하고,
    상기 제1 하부 도전 패턴의 상기 제7 부분은 상기 제1 하부 도전 패턴의 상기 제8 부분과, 상기 제1 하부 도전 패턴의 상기 제9 부분 사이에 배치되는 반도체 장치.
  7. 제1 항에 있어서,
    상기 활성 회로 영역에, 핀형 패턴과, 상기 핀형 패턴 상의 게이트 전극을 더 포함하고,
    상기 기판으로부터 상기 게이트 전극의 상면까지의 높이는 상기 기판으로부터 상기 제1 하부 도전 패턴까지 높이보다 작은 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 상부 도전 패턴의 상기 제3 부분은 상기 제1 하부 도전 패턴과 접촉하는 반도체 장치.
  9. 활성 회로 영역과, 상기 활성 회로 영역을 둘러싼 경계 영역을 포함하는 기판;
    상기 활성 회로 영역의 상기 기판 상에 배치되는 제1 핀형 패턴;
    상기 제1 핀형 패턴 상의 게이트 전극;
    상기 제1 핀형 패턴 및 상기 게이트 전극 상의 전금속(pre-metal) 절연층;
    상기 경계 영역에서, 상기 전금속 절연층 상의 제1 메탈 레벨에 배치되고, 서로 간에 이격되는 제1 하부 도전 패턴과 제2 하부 도전 패턴;
    상기 제1 메탈 레벨보다 높은 제2 메탈 레벨에 배치되고, 상기 제1 하부 도전 패턴과 연결되는 제1 상부 도전 패턴; 및
    상기 제2 메탈 레벨에 배치되고, 상기 제1 상부 도전 패턴과 이격되고, 상기 제1 하부 도전 패턴과 연결되는 제2 상부 도전 패턴을 포함하고,
    상기 제1 상부 도전 패턴은 제1 두께를 갖는 제1 부분과, 상기 제1 두께보다 큰 제2 두께를 갖는 제2 부분과, 상기 제2 두께보다 큰 제3 두께를 갖는 제3 부분을 포함하고,
    상기 제1 상부 도전 패턴의 상기 제1 부분은 상기 제1 상부 도전 패턴의 상기 제2 부분과 상기 제1 상부 도전 패턴의 상기 제3 부분 사이에 배치되고,
    상기 제2 상부 도전 패턴은 상기 제2 두께와 동일한 제4 두께를 갖는 제4 부분과, 상기 제4 두께보다 큰 제5 두께를 갖는 제5 부분을 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제1 상부 도전 패턴의 상기 제3 부분은 상기 제1 하부 도전 패턴과 접촉하는 반도체 장치.
  11. 삭제
  12. 삭제
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