CN108122781B - 半导体结构及其制造方法 - Google Patents

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Abstract

一种半导体结构的制造方法，包含：形成第一特征及第二特征于半导体基材的切割区域中，第一特征与第二特征彼此电性隔离；形成层间介电层于第一特征与第二特征之上；以及形成第一接触与第二接触于层间介电层中，第一接触连接第一特征，且第二接触连接第二特征。

Description

半导体结构及其制造方法
技术领域
本揭露是关于一种半导体元件结构的制造方法。
背景技术
半导体集成电路(integrated circuit；IC)工业已经历快速的增长。在集成电路的发展过程中，功能密度(即，每晶片面积的互连元件的数目)通常已增加，而几何形状大小(即，可使用制造制程产生的最小元件(或接线))已减小。此按比例缩小的制程通常通过增加生产效率且降低相关联成本来提供益处。此按比例缩小亦已增加了处理且制造集成电路的复杂性。
发明内容
依据本揭露的一些实施方式，半导体结构的制造方法包含：形成第一及第二特征于半导体基材的切割区域(scribe region)中，第一特征与第二特征彼此电性隔离；形成层间介电层于第一特征与第二特征上；以及形成第一接触(contact)、第二接触、第三接触以及第四接触于层间介电层中，第一接触与第三接触连接至第一特征，且第二接触与第四接触连接至第二特征。
依据本揭露的一些实施方式，形成第一特征与第二特征在半导体基材上，其中第一特征与第二特征彼此电性隔离；形成层间介电层在第一特征与第二特征上方；形成第一接触以及第二接触在层间介电层中，其中第一接触连接至第一特征，且第二接触连接至第二特征；以及侦测在第一接触与第二接触之间是否存在短路，其中前述的侦测包含：施加第一电压至第一接触；施加第二电压至第二接触，其中第一电压不同于第二电压；以及侦测在第一接触与第二接触之间是否存在电流。
依据本揭露的一些实施方式，半导体结构包含半导体基材、第一特征、第二特征、第一接触、栅极结构、第二接触、第三接触以及导电线。半导体基材包含切割区域。第一特征位于刻划区域中。第二特征位于刻划区域中，其中第一特征与第二特征彼此电性隔离。第一接触位于第一特征上。栅极结构位于第一特征上。第二接触位于第二特征上。第三接触位于在第一特征上，其中栅极结构位于第一接触与第三接触之间。导电线连接第一接触与第三接触。
附图说明
本揭露的态样当结合附图阅读时将自以下详细描述中最佳地理解。应注意，依据本行业中的标准方法，各种特征并未按比例绘制。实际上，为了论述清楚起见，各种特征的尺寸可任意地增加或减少。
图1绘示依据本揭露的一些实施方式的虚设(dummy)结构布局的平面图；
图2绘示依据本揭露的一些实施方式的虚设结构的立体图；
图3绘示沿着图2中线段3的剖视图；
图4绘示依据本揭露的一些实施方式的具有在接触(contact)之间的不需要的电性连接的虚设结构的剖视图；
图5至图9绘示依据本揭露的一些实施方式的虚设结构于不同制造阶段下的剖视图；
图10绘示依据本揭露的一些实施方式的虚设结构的剖视图；
图11绘示依据本揭露的一些实施方式的具有在接触之间的不需要的电性连接的虚设结构的剖视图；
图12绘示依据本揭露的一些实施方式的虚设结构的剖视图；
图13绘示依据本揭露的一些实施方式的具有在接触之间的不需要的电性连接的虚设结构的剖视图；
图14绘示依据本揭露的一些实施方式的虚设结构的剖视图；
图15绘示依据本揭露的一些实施方式的具有在接触之间的不需要的电性连接的虚设结构的剖视图。
具体实施方式
以下的说明将提供许多不同的实施方式或实施例来实施本揭露的主题。元件或排列的具体范例将在以下讨论以简化本揭露。当然，这些描述仅为部分范例且本揭露并不以此为限。例如，将第一特征形成在第二特征上或上方，此一叙述不但包含第一特征与第二特征直接接触的实施方式，也包含其他特征形成在第一特征与第二特征之间，且在此情形下第一特征与第二特征不会直接接触的实施方式。此外，本揭露可能会在不同的范例中重复标号或文字。重复的目的是为了简化及明确叙述，而非界定所讨论的不同实施方式及配置间的关系。
此外，空间相对用语如“下面”、“下方”、“低于”、“上面”、“上方”及其他类似的用语，在此是为了方便描述图中的一个元件或特征与另一个元件或特征的关系。空间相对用语除了涵盖图中所描绘的方位外，该用语更涵盖装置在使用或操作时的其他方位。也就是说，当该装置的方位与附图不同(旋转90度或在其他方位)时，在本文中所使用的空间相对用语同样可相应地进行解释。
图1绘示依据本揭露的一些实施方式的虚设(dummy)结构布局的平面图。请参照图1。图1绘示了在晶圆上包含多个个别晶粒101的一些实施方式，其中各晶粒101包含具有电子元件形成于其上的基材(图未示)。基材覆盖有一或多个介电层及在相邻介电层之间的一或多个金属层(图未示)。金属层为底层电子元件提供连接性及布线。可以存在位于晶粒101上的金属层及介电层的任何数目的交替层，而层状结构的数量范围可为三层至十二层的交替金属层及介电层。
使用切割线(scribe line)103将晶粒101分离，此等切割线103形成用于将晶粒101自晶圆分离的割线区域(scribe region)。切割线103可被称为切割区域。在一些实施方式中，切割线103实质上平行的沿着个别晶粒101的边缘。因此，切割线103在晶粒101的转角处彼此相交以形成接合区域(junction region)。
切割线103是通过不将功能结构(一旦晶粒101已自晶圆切割下，功能结构将使用于晶粒101)置放至意欲用于切割线103的区域中来形成。用于平面化的测试垫(test pad)或虚设金属(dummy metal)的其他结构可经置放入切割线103中，不过一旦晶粒101已自晶圆切割下，此等其他结构对于晶粒101的功能将不是必须的。切割线103可具有在约20μm与约180μm之间的宽度。在切割线103之内置放至少一虚设结构100。
图2绘示依据本揭露的一些实施方式的虚设结构100的立体图。如图2所示，虚设结构100包含基材110及在基材110的沟槽之内的隔离结构120。基材110可包含半导体材料，诸如硅(silicon)、锗(germanium)、金刚石(diamond)等等。可选地，亦可使用化合物材料，诸如硅锗(silicon germanium)、碳化硅(silicon carbide)、砷化镓(gallium arsenic)、砷化铟(indium arsenide)、磷化铟(indium phosphide)、碳化硅锗(silicon germaniumcarbide)、镓砷磷(gallium arsenic phosphide)、镓铟磷(gallium indium phosphide)、上述各者的组合，等等。另外地，基材110可包含绝缘体覆硅(silicon-on-insulator；SOI)基材。通常，绝缘体覆硅基材包含半导体材料层，半导体材料包含诸如磊晶硅(epitaxialsilicon)、锗(germanium)、硅锗(silicon germanium)、绝缘体覆硅(SOI)、绝缘体覆硅锗(silicon germanium on insulator；SGOI)，或上述各层的组合。基材110可掺杂有p型掺杂(p-type dopant)或n型掺杂(n-type dopant)。
基材110的沟槽中的隔离结构120可为浅沟槽隔离(shallow trench isolation；STI)结构，且在下文中被称为浅沟槽隔离结构120。浅沟槽隔离结构120包含材料，例如，二氧化硅(silicon oxide)、氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、低介电常数材料(low-k materials)、其他适当的材料，或上述材料的任何组合。在一些实施方式中，形成可选的热氧化物沟槽衬垫(thermal oxide trench liner)以改善沟槽界面。
虚设结构100包含在基材110的主动区域(active region；OD)112上的第一接触(contact)142及第一接触144，以及在浅沟槽隔离结构120上的第二接触132及第二接触134。例如，第一接触142及第一接触144与主动区域112接触，且第二接触132及第二接触134与浅沟槽隔离结构120接触，且因此第一接触142及第一接触144具有与第二接触132及第二接触134的电阻不同的电阻。特别来说，第一接触142及第一接触144与第二接触132及第二接触134至少通过浅沟槽隔离结构120电性隔离。在第一接触及第二接触之间的电性隔离可有利于侦测在第一接触与第二接触之间的不需要的电性连接，而此电性隔离将在稍后说明。
虚设结构100包含在第一接触142及第一接触144之上的导电线150。第一接触142及第一接触144与导电线150接触，且因此第一接触142及第一接触144可通过导电线150电性连接。因此，导电线150可用于施加第一电压至第一接触142及第一接触144。相似地，虚设结构100包含在第二接触132及第二接触134之上的导电线160。第二接触132及第二接触134与导电线160接触，且因此第二接触132及第二接触134可通过导电线160电性连接。因此，导电线160可用于施加第二电压至第二接触132及第二接触134。第一电压与第二电压不相同以便侦测是否在第一接触与第二接触之间存在不需要的电性连接。
举例来说，如图3所示，图3绘示沿着图2中线段3的剖视图，第一电压可经由导电线150施加至主动区域112上的第一接触140(亦即，图2中的第一接触142及第一接触144)，且不同于第一电压的第二电压可经由导电线160施加至浅沟槽隔离结构120上的第二接触130。在第一接触140与第二接触130之间不存在不需要的电性连接的实施方式中，第一接触140与第二接触130可通过浅沟槽隔离结构120电性隔离。因此，当以第一电压与第二电压分别施加于第一接触140与第二接触130时，在第一接触140与第二接触130之间无电流存在。另一方面，如图4所示，图4绘示连接于第一接触140与第二接触130之间的不需要的电性连接P，此第一接触140与第二接触130归因于此不需要的电性连接P而未电性隔离。因此，当以彼此不同的第一及第二电压分别施加于第一接触140与第二接触130时，将在第一接触140与第二接触130之间存在电流。换言之，归因于此不需要的电性连接P，将在第一接触140与第二接触130之间发生短路。结果，当侦测到电流时，可侦测到不需要的电性连接P。在一些实施方式中，第一电压大于第二电压。在一些其他实施方式中，第二电压大于第一电压。
在一些实施方式中，不需要的电性连接P可以为第一接触140与第二接触130之间的层间介电(interlayer dielectric；ILD)层170中的管状缺陷(piping defect)。更特定言之，随着元件尺寸的缩小及元件密度的增加，归因于层间介电层170的低填充能力，具有管状的孔隙(图未示)易于在栅极之间形成，并且孔隙可连接接触孔。随着接触孔填充有导电材料以形成接触，导电材料亦填充孔隙，且因此孔隙中的导电材料形成不需要的电性连接P，此电性连接可被称为管状缺陷。归因于管状缺陷，一些接触(例如，图4中的第一接触140与第二接触130)从而彼此连接或短路。在施加电压至第一接触140与第二接触130期间，若在第一接触140与第二接触130之间存在管状缺陷，则在第一接触140与第二接触130之间产生电流，且管状缺陷可从而基于在第一接触140与第二接触130之间的电流产生而侦测到。
在一些实施方式中，导电线150与第二接触130电性隔离，以便防止第一接触140与第二接触130之间的不需要的电性连接。相似地，导电线160与第一接触140电性隔离，以便防止第一接触140与第二接触130之间的不需要的电性连接。
在一些实施方式中，如图2所示，栅极结构190是在主动区域112之上。至少一栅极结构190是在第一接触142与第一接触144之间，且因此在第一接触142与第一接触144之下的主动区域112的部分可使用n型掺杂或p型掺杂掺杂为源极/漏极区域。因为落在源极/漏极区域上的第一接触142及第一接触144电性连接相同导电线150，所以源极/漏极区域彼此电性连接，且因此源极/漏极区域及在此源极/漏极区域之间的栅极结构190可能无法充当功能晶体管。在一些实施方式中，栅极结构190在浅沟槽隔离结构120之上延伸且亦在第二接触132与第二接触134之间。结果，至少一第一接触140及至少一第二接触130存在于栅极结构190之间，以便侦测在栅极结构190之间的管路缺陷。在一些实施方式中，栅极结构190可包含栅极介电层192及栅电极194的堆叠，如图2所示。为清晰起见，在图2中未绘示一些元件，诸如在基材110之上的栅极结构190与层间介电层170的相对侧上的栅极间隔物。
在一些实施方式中，如图3所示，蚀刻终止层SL及第二层间介电层180位于层间介电层170之上，且导电线150及导电线160嵌入于第二层间介电层180中。导电线150、导电线160，第一接触140及第二接触130可使用诸如图5至图9所示的双镶嵌制程(dual damasceneprocess)形成。
如图5所示，浅沟槽隔离结构120在基材110中形成，且主动区域112是通过浅沟槽隔离结构120界定。换言之，浅沟槽隔离结构120与主动区域112邻接。浅沟槽隔离结构120的形成可包含蚀刻基材110以形成沟槽110t，且用介电材料填充沟槽110t以形成浅沟槽隔离结构120。例如，浅沟槽隔离结构120可由通过高密度等离子(high density plasma)沉积的二氧化硅(silicon oxide)形成，亦可使用依据各种技术形成的其他介电材料。在一些实施方式中，主动区域112的顶表面及浅沟槽隔离结构120的顶表面在沉积浅沟槽隔离结构120的材料的后通过执行，例如，化学机械研磨(chemical mechanical polish；CMP)制程彼此实质上齐平，前述的表面可处于稍微不同的水平。
此后，一或多个栅极结构(图未示)可形成在主动区域112之上，且源极/漏极区域可使用适合的技术在形成栅极结构的前或的后形成于主动区域112中，前述的技术包含布植制程(implant process)或磊晶制程(epitaxy process)与布植制程的组合。
接着，如图6所示，双层介电质结构(bilayer dielectric structure)的第一层间介电层170沉积于基材110上。此举之后接着是沉积蚀刻终止层SL于第一层间介电层170上。接着，双层介电质结构的第二层间介电层180以类似于第一层间介电层170的方式沉积至蚀刻终止层SL上。抗反射层(图未示)可视情况地沉积至第二层间介电层180的顶部。随后，蚀刻掉其中待形成互连线(interconnect lines)及通孔(vias)的第一层间介电层170与第二层间介电层180的部分，此抗反射层可促进用于形成蚀刻图案的光微影制程(photolithographic process)。
接着，于图7中，双层介电质结构经历光微影制程及蚀刻制程(etching process)以形成金属线的开口。在“先通孔(Via-First)”方法中，第一光微影及蚀刻处理经应用于双层介电质结构上，并且光阻剂经涂覆于结构上且微影地暴露以形成通孔的图案。通孔的图案随后在光阻剂中形成，且随后施加各向异性蚀刻制程(anisotropic etching process)以在双层介电质中形成通孔开口V1及通孔开口V2。此蚀刻制程蚀刻穿过第二层间介电层180及第一层间介电层170，且在基材110上终止。更特定言之，通孔开口V1的蚀刻在主动区域112上终止，且通孔开口V2的蚀刻在浅沟槽隔离结构120上终止，由此主动区域112及浅沟槽隔离结构120分别在通孔开口V1及通孔开口V2的底部暴露。
如图8所示，第二光微影及蚀刻处理随后经施加于双层介电质结构上，此结构经涂布有光阻剂且微影地暴露以形成沟槽的图案。沟槽的图案随后在光阻剂中显影(develope)，且接着各向异性蚀刻制程经施加以切割沟槽开口T1及沟槽开口T2。在其中蚀刻终止层SL存在于第一层间介电层170与第二层间介电层180之间的一些实施方式中，沟槽开口T1及沟槽开口T2的蚀刻可经控制以在蚀刻终止层SL上终止。结果，在第二层间介电层180中蚀刻沟槽开口T1及沟槽开口T2，且沟槽开口T1及沟槽开口T2分别经连接先前形成的通孔开口V1及通孔开口V2。更特定言之，通孔开口V1是在沟槽开口T1与主动区域112之间，且通孔开口V2是在沟槽开口T2与浅沟槽隔离结构120之间。
如图9中所示，通孔开口V1、通孔开口V2、沟槽开口T1及沟槽开口T2随后利用适当沉积制程(诸如化学气相沉积(chemical vapor deposition；CVD)、等离子辅助化学气相沉积(plasma-assisted CVD)、溅射(sputtering)、电镀(electroplating)等等)用导体来填充以在基材110上形成双镶嵌结构(dual damascene structure)DD。双镶嵌结构DD随后经平面化以自其顶表面移除过量导体且为后续处理步骤提供实质上平坦表面。双镶嵌结构DD包含分别在通孔开口V1与通孔开口V2中的第一接触140与第二接触130，和分别在沟槽开口T1及沟槽开口T2中的导电线150及导电线160。因为主动区域112及浅沟槽隔离结构120分别在通孔开口V1及通孔开口V2的底部暴露，所以第一接触140与第二接触130可分别与主动区域112及浅沟槽隔离结构120接触。
在一些替代实施方式中，通孔开口V1、通孔开口V2、沟槽开口T1及沟槽开口T2亦可经由“先沟槽(Trench-First)”方法形成，其中沟槽开口T1及沟槽开口T2是经由第一光微影及蚀刻制程而被图案化及蚀刻，而通孔开口V1及通孔开口V2是经由第二光微影及蚀刻制程，以及其他类似处理步骤而被图案化及蚀刻。
图10绘示依据本揭露的一些实施方式的虚设结构200的剖视图。如图10所示，虚设结构200包含基材210及在基材210的沟槽之内的隔离结构220。隔离结构220在基材210的主动区域212a与主动区域212b之间。换言之，主动区域212a及主动区域212b是通过浅沟槽隔离结构220分离。基材210可包含如上所述的半导体材料。隔离结构220可为浅沟槽隔离结构220且可包含如上所述的介电材料。虚设结构200进一步包含在基材210的主动区域212b之上形成的介电质结构290。介电质结构290可为阻隔保护氧化物(resist protectiveoxide；RPO)，且在下文中被称为阻隔保护氧化物结构290。阻隔保护氧化物结构290经沉积在基材210之上且随后于需要硅化时经选择性地移除。阻隔保护氧化物结构290将在其仍然位于基材210之上时防止硅化。
虚设结构200包含在基材210的主动区域212a上的第一接触240，及在阻隔保护氧化物结构290上的第二接触230。例如，第一接触240与主动区域212a接触，且第二接触230与阻隔保护氧化物结构290接触，由此第一接触240可具有与第二接触230的电阻不同的电阻。更特定言之，第一接触240是至少通过阻隔保护氧化物结构290与第二接触230电性隔离。在第一接触240与第二接触230之间的此电性隔离对于侦测第一接触240与第二接触230之间的不需要的电性连接可能是有利的。
虚设结构200包含在第一接触240之上的导电线250，及在第二接触230之上的导电线260。第一接触240是通过导电线250电性连接，且第二接触230是通过导电线260电性连接。因此，导电线250可用于施加第一电压至第一接触240，且导电线260可用于施加第二电压至第二接触230。第一与第二电压不相同以便侦测是否在第一接触240与第二接触230之间存在不需要的电性连接。
例如，在其中第一接触240与第二接触230之间不存在不需要的电性连接(例如，管状缺陷)的所示实施方式中，第一接触240与第二接触230可至少通过阻隔保护氧化物结构290电性隔离。因此，当以第一电压与第二电压分别施加于第一接触240与第二接触230时，在第一接触240与第二接触230之间无电流存在。另一方面，如图11所示，图11绘示连接在第一接触240与第二接触230之间的不需要的电性连接P(例如，管状缺陷)，第一接触240与第二接触230归因于不需要的电性连接P而无法电性隔离。因此，当以彼此不同的第一电压与第二电压分别施加于第一接触240与第二接触230时，在第一接触240与第二接触230之间将存在电流。结果，当侦测到电流时，可侦测到不需要的电性连接P。层间介电层270、层间介电层280、第一接触240、第二接触230、导电线250以及导电线260的形成可包含，例如，图6至图9所示的双镶嵌制程。
图12绘示依据本揭露的一些实施方式的虚设结构300的剖视图。如图12所示，虚设结构300包含基材310及在基材310的沟槽之内的隔离结构320。基材310可包含如上所述的半导体材料。隔离结构320可为浅沟槽隔离结构320且可包含如上所述的介电材料。虚设结构300进一步包含使用布植制程在基材310中形成的第一掺杂主动区域312a及第二掺杂主动区域312b。第一掺杂区域312a与第二掺杂区域312b掺杂有不同类型的杂质(或掺杂)。举例来说，第一掺杂区域312a可掺杂有p型杂质(p-type impurity)，诸如硼(boron)或硼氟化物(BF2)；且第二掺杂区域312b可掺杂有n型杂质，诸如磷(P)或砷(As)，反之亦然。
虚设结构300包含在第一掺杂区域312a上的第一接触340以及在第二掺杂区域312b上的第二接触330。例如，第一接触340与第一掺杂区域312a接触，第二接触330与第二掺杂区域312b接触，由此第一接触340可具有与第二接触330的电性(electricalproperties)不同的电性。更特定言之，当具有不同类型的杂质的第一掺杂区域312a与第二掺杂区域312b分别施加有电压时，将不会在此第一掺杂区域312a与第二掺杂区域312b之间产生导电路径。结果，分别位于第一掺杂区域312a与第二掺杂区域312b上的第一及第二接触340及330电性隔离。在第一接触340与第二接触330之间的此电性隔离对于侦测第一接触340与第二接触330之间的不需要的电性连接可能是有利的。
虚设结构300包含在第一接触340之上的导电线350，及在第二接触330之上的导电线360。第一接触340是通过导电线350电性连接，且第二接触330是通过导电线360电性连接。因此，导电线350可用于施加第一电压至第一接触340，且导电线360可用于施加第二电压至第二接触330。第一与第二电压不相同以便侦测是否在第一接触340与第二接触330之间存在不需要的电性连接。
例如，在其中第一接触340与第二接触330之间不存在不需要的电性连接(例如，管状缺陷)的所示实施方式中，第一接触340与第二接触330可归因于第一掺杂区域312a与第二掺杂区域312b之间的电性绝缘而电性隔离。因此，当以第一电压与第二电压分别施加于第一接触340与第二接触330时，在第一接触340与第二接触330之间无电流存在。另一方面，如图13所示，图13绘示连接在第一接触340与第二接触330之间的不需要的电性连接P(例如，管状缺陷)，第一接触340与第二接触330归因于不需要的电性连接P的存在而无法电性隔离。因此，当以彼此不同的第一电压与第二电压分别施加于第一接触340与第二接触330时，在第一接触340与第二接触330之间将存在电流。结果，当侦测到电流时，可侦测到不需要的电性连接P。层间介电层370、层间介电层380、第一接触340、第二接触330、导电线350以及导电线360的形成可包含，例如，图6至图9所示的双镶嵌制程。
图14绘示依据本揭露的一些实施方式的虚设结构400的剖视图。如图14所示，虚设结构400包含基材410及在基材410的沟槽之内的隔离结构420。基材410可包含如上所述的半导体材料。隔离结构420可被称为浅沟槽隔离结构420，且可包含如上所述的介电材料。浅沟槽隔离结构420具有在比基材410的主动区域412的顶表面低的位置中的顶表面，由此主动区域412可形成为自浅沟槽隔离结构420的顶表面突出的鳍状结构，且因此主动区域412可在下文中被称为半导体鳍片412。
虚设结构400包含在基材210的半导体鳍片412上的第一接触440，及在浅沟槽隔离结构420上的第二接触430。例如，第一接触440与半导体鳍片412接触，且第二接触430与浅沟槽隔离结构420接触，由此第一接触440可具有与第二接触430的电阻不同的电阻。更特定言之，第一接触440是至少通过浅沟槽隔离结构420与第二接触430电性隔离。在第一接触440与第二接触430之间的此电性隔离对于侦测第一接触440与第二接触430之间的不需要的电性连接可能是有利的。如图所示，半导体鳍片412的顶表面处于比浅沟槽隔离结构420的顶表面更高的位置，由此第一接触440的底端处于比第二接触430的底端更高的位置。
虚设结构400包含在第一接触440之上的导电线450，及在第二接触430之上的导电线460。第一接触440是通过导电线450电性连接，且第二接触430是通过导电线460电性连接。因此，导电线450可用于施加第一电压至第一接触440，且导电线460可用于施加第二电压至第二接触430。第一与第二电压不相同以便侦测是否在第一接触440与第二接触430之间存在不需要的电性连接。
例如，在其中第一接触440与第二接触430之间无不需要的电性连接(例如，管状缺陷)的所示实施方式中，第一接触440与第二接触430可至少通过浅沟槽隔离结构420电性隔离。因此，当以第一电压与第二电压分别施加于第一接触440与第二接触430时，在第一接触440与第二接触430之间无电流存在。另一方面，如图15所示，图15绘示连接在第一接触440与第二接触430之间的不需要的电性连接P(例如，管状缺陷)，第一接触440与第二接触430归因于不需要的电性连接P而无法电性隔离。因此，当以彼此不同的第一电压与第二电压分别施加于第一接触440与第二接触430时，在第一接触440与第二接触430之间将存在电流。结果，当侦测到电流时，可侦测到不需要的电性连接P。作为实例，层间介电层470、层间介电层480、第一接触440、第二接触430、以及导电线450以及导电线460的形成可包含双镶嵌制程。
本揭露的实施方式允许虚设结构的接触位于具有不同电气性质的区域上。若在接触之间不存在多余的电性连接(例如，管状缺陷)，则电气性质差异对于将接触电性隔离可能是有利的。因此，当以不同电压施加于接触时，在接触之间无电流存在。另一方面，若在接触之间存在不需要的电性连接(例如，管状缺陷)，则当以不同电压施加于接触时，在接触之间存在电流。因此，接触之间的不需要的电性连接的存在可基于当以不同电压施加于接触时，在接触之间是否存在电流来决定。
依据本揭露的一些实施方式，半导体结构的制造方法包含：形成第一及第二特征于半导体基材的切割区域(scribe region)中，第一特征与第二特征彼此电性隔离；形成层间介电层于第一特征与第二特征上；以及形成第一接触(contact)与第二接触于层间介电层中，第一接触连接第一特征，且第二接触连接第二特征。
依据本揭露一实施方式，前述的形成第一特征与第二特征包含：形成隔离结构于半导体基材中，且隔离结构作为第二特征，其中隔离结构定义主动区域，且主动区域作为第一特征。
依据本揭露一实施方式，前述的形成第一接触与第二接触是进一步形成第三接触于层间介电层中，第三接触连接第一特征。
依据本揭露一实施方式，前述的半导体结构的制造方法还包含：形成导电线，且导电线连接第一接触与第三接触。
依据本揭露一实施方式，前述的半导体结构的制造方法还包含：形成栅极结构，前述的栅极结构至少位于第一特征上，且至少位于第一接触与第三接触之间。
依据本揭露一实施方式，前述的形成第一接触与第二接触是进一步形成至少一第四接触于层间介电层中，且至少一第四接触连接第二特征。
依据本揭露一实施方式，前述的半导体结构的制造方法还包含：形成导电线，且前述的导电线连接第二接触与第四接触。
依据本揭露一实施方式，形成第一特征与第二特征包含：形成隔离结构于半导体基材中，以隔离第一主动区域与第二主动区域，其中前述的第一主动区域为第一特征；以及形成介电层于第二主动区域上，且前述的第二主动区域作为第二特征。
依据本揭露一实施方式，形成第一特征与第二特征包含：掺杂第一掺杂至半导体基材中，以形成第一主动区域，前述的第一主动区域作为第一特征；以及掺杂第二掺杂至半导体基材中，以形成第二主动区域，且前述的第二主动区域作为第二特征，其中第一掺杂是不同于第二掺杂。
依据本揭露一实施方式，形成第一特征与第二特征包含：形成隔离结构，从而隔离结构的顶表面低于第一特征的顶表面。
依据本揭露的另一些实施方式，半导体结构的制造方法，包含：形成第一及第二特征于半导体基材上，其中第一特征与第二特征彼此电性隔离；形成层间介电层于第一特征与第二特征上；形成第一接触与第二接触于层间介电层中，第一接触连接第一特征，且第二接触连接第二特征；以及侦测是否在第一接触与第二接触之间存在短路。
依据本揭露一实施方式，前述的半导体结构的制造方法，还包含：形成第一导电线，且前述的第一导电线连接第一接触。
依据本揭露一实施方式，前述的半导体结构的制造方法，还包含：形成第二导电线，且前述的第二导电线连接第二接触。
依据本揭露一实施方式，前述的第一特征与第二特征形成于切割区域中，且前述的切割区域位于半导体基材上的第一晶粒与第二晶粒之间。
依据本揭露一实施方式，前述的侦测包含：施加第一电压至第一接触；施加第二电压至第二接触，其中第一电压不同于第二电压；以及侦测是否在第一接触与第二接触之间存在电流。
依据本揭露一实施方式，前述的半导体结构的制造方法，还包含：形成第三接触以及栅极结构于第一接触与第二接触之间。
依据本揭露一实施方式，前述的半导体结构的制造方法，还包含：形成隔离结构于半导体基材中以作为第二特征；以及形成主动区域于半导体基材中以作为第一特征。
依据本揭露一实施方式，前述的半导体结构的制造方法，还包含：掺杂第一掺杂至第一特征中以形成第一主动区域；以及掺杂第二掺杂至第二特征中以形成第二主动区域。
依据本揭露一实施方式，前述的形成第二特征包含：形成隔离结构从而隔离结构的顶表面低于该第一特征的顶表面。
依据本揭露的再一些实施方式，半导体结构包含半导体基材、第一特征、第二特征、第一接触以及第二接触。半导体基材包含切割区域。第一特征位于切割区域中。第二特征位于切割区域中。第一特征与第二特征彼此电性隔离。第一接触位于第一特征上。第二接触位于第二特征上。
依据本揭露一实施方式，前述的半导体结构还包含栅极结构以及第三接触。栅极结构位于第一特征上。第三接触位于第一特征上。栅极结构位于第一接触与第三接触之间。
依据本揭露一实施方式，前述的半导体结构还包含导电线。导电线连接第一接触与第三接触。
依据本揭露一实施方式，前述的第一特征为主动区域。
依据本揭露一实施方式，前述的第二特征包含介电材料。
依据本揭露一实施方式，前述的第一特征为n型掺杂区域，且第二特征为p型掺杂区域。
上文概述了若干实施例的特征，以便熟悉此项技术者可较佳地理解本揭露的态样。熟悉此项技术者应了解，熟悉此项技术者可轻易地使用本揭露作为用于设计或改变其他制程及结构的基础，此等制程及结构用于执行本文引入的实施例的相同目的及/或达成相同优点。熟悉此项技术者亦应认识到，此等同等构造不背离本揭露的精神及范畴，且熟悉此项技术者可在不背离本揭露的精神及范围的情况下进行各种变化、替换及变更。

Claims (20)

1.一种半导体结构的制造方法，其特征在于，包含：
形成一第一特征与一第二特征于一半导体基材的一切割区域中，其中该第一特征与该第二特征彼此电性隔离；
形成一栅极结构延伸通过该第一特征与该第二特征；
形成一层间介电层于该第一特征、该第二特征与该栅极结构之上；以及
形成一第一接触、一第二接触、一第三接触以及一第四接触于该层间介电层中，该第一接触与该第三接触连接至该第一特征，且该第二接触与该第四接触连接至该第二特征，其中该第一接触、该第二接触、该第三接触与该第四接触均分离于该栅极结构。
2.如权利要求1所述的方法，其特征在于，形成该第一特征与该第二特征包含：
形成一隔离结构于该半导体基材中以作为该第二特征，其中该隔离结构定义出一主动区域以作为该第一特征。
3.如权利要求1所述的方法，其特征在于，还包含：
形成一导电线，其中该导电线连接该第一接触与该第三接触。
4.如权利要求1所述的方法，其特征在于，
其中该栅极结构位于该第一接触与该第三接触之间。
5.如权利要求1所述的方法，其特征在于，还包含：
形成一导电线，其中该导电线连接该第二接触与该第四接触。
6.如权利要求1所述的方法，其特征在于，形成该第一特征与该第二特征包含：
形成一隔离结构于该半导体基材中以分离一第一主动区域与一第二主动区域，其中该第一主动区域是作为该第一特征；以及
形成一介电层在该第二主动区域上方以作为该第二特征。
7.如权利要求1所述的方法，其特征在于，形成该第一特征与该第二特征包含：
掺杂一第一掺杂至该半导体基材中以形成一第一主动区域，其中该第一主动区域是作为该第一特征；以及
掺杂一第二掺杂至该半导体基材中以形成一第二主动区域，其中该第二主动区域是作为该第二特征，且该第一掺杂不同于该第二掺杂。
8.如权利要求1所述的方法，其特征在于，形成该第一特征与该第二特征包含：
形成一隔离结构，从而该隔离结构的顶表面低于该第一特征的顶表面。
9.一种半导体结构的制造方法，其特征在于，包含：
形成一第一特征与一第二特征在一半导体基材上，其中该第一特征与该第二特征彼此电性隔离；
形成一栅极结构延伸通过该第一特征与该第二特征；
形成一层间介电层在该第一特征、该第二特征与该栅极结构上方；
形成一第一接触以及一第二接触在该层间介电层中，其中该第一接触连接至该第一特征，该第二接触连接至该第二特征，且该第一接触与该第二接触均分离于该栅极结构；以及
侦测在该第一接触与该第二接触之间是否存在一短路，其中该侦测包含：
施加一第一电压至该第一接触；
施加一第二电压至该第二接触，其中该第一电压不同于该第二电压；以及
侦测在该第一接触与该第二接触之间是否存在一电流。
10.如权利要求9所述的方法，其特征在于，还包含：
形成一第一导电线，其中该第一导电线连接至该第一接触。
11.如权利要求9所述的方法，其特征在于，还包含：
形成一第二导电线，其中该第二导电线连接至该第二接触。
12.如权利要求9所述的方法，其特征在于，该第一特征与该第二特征是形成于一切割区域中，其中该切割区域位于在该半导体基材上的一第一晶粒与一第二晶粒之间。
13.如权利要求9所述的方法，其特征在于，还包含：
形成一第三接触在该层间介电层中，且连接至该第一特征。
14.如权利要求9所述的方法，其特征在于，还包含：
形成一隔离结构于该半导体基材中以作为该第二特征；以及
形成一主动区域于该半导体基材中以作为该第一特征。
15.如权利要求9所述的方法，其特征在于，还包含：
掺杂一第一掺杂至该第一特征中以形成一第一主动区域；以及
掺杂一第二掺杂至该第二特征中以形成一第二主动区域。
16.如权利要求9所述的方法，其特征在于，形成该第二特征包含：
形成一隔离结构从而该隔离结构的顶表面低于该第一特征的顶表面。
17.一种半导体结构，其特征在于，包含：
一半导体基材，包含一切割区域；
一第一特征，位于该切割区域中；
一第二特征，位于该切割区域中，其中该第一特征与该第二特征彼此电性隔离；
一第一接触，位于该第一特征上；
一栅极结构，位于该第一特征上；
一第二接触，位于该第二特征上；
一第三接触，位于该第一特征上，其中该栅极结构位于该第一接触与该第三接触之间，且该第一接触、该第二接触与该第三接触均分离于该栅极结构；以及
一导电线，连接该第一接触与该第三接触。
18.如权利要求17所述的半导体结构，其特征在于，该第一特征是作为一主动区域。
19.如权利要求17所述的半导体结构，其特征在于，该第二特征包含一介电材料。
20.如权利要求17所述的半导体结构，其特征在于，该第一特征为一n型掺杂区域，且该第二特征为一p型掺杂区域。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11069773B2 (en) * 2018-11-26 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Contact-to-gate monitor pattern and fabrication thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090088158A (ko) * 2008-02-14 2009-08-19 주식회사 하이닉스반도체 반도체 소자의 테스트 패턴 및 그 형성 방법
CN103165583A (zh) * 2011-12-13 2013-06-19 爱思开海力士有限公司 半导体器件的测试图案及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002217258A (ja) * 2001-01-22 2002-08-02 Hitachi Ltd 半導体装置およびその測定方法、ならびに半導体装置の製造方法
TW559970B (en) * 2001-04-05 2003-11-01 Kawasaki Microelectronics Inc Test circuit, semiconductor product wafer having the test circuit, and method of monitoring manufacturing process using the test circuit
US7285781B2 (en) * 2004-07-07 2007-10-23 Intel Corporation Characterizing resist line shrinkage due to CD-SEM inspection
TW200629454A (en) * 2005-02-14 2006-08-16 Powerchip Semiconductor Corp Method of detecting piping defect
US7692274B2 (en) * 2007-01-04 2010-04-06 Taiwan Semiconductor Manufacturing Co., Ltd. Reinforced semiconductor structures
JP2008311455A (ja) * 2007-06-15 2008-12-25 Nec Electronics Corp 半導体装置の耐熱応力評価方法、及び評価素子を有する半導体ウエハ
KR20090015454A (ko) * 2007-08-08 2009-02-12 삼성전자주식회사 반도체 웨이퍼 및 반도체 소자의 제조 방법
JP5142145B2 (ja) * 2008-03-27 2013-02-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法、半導体ウェハ、およびテスト方法
US8329480B2 (en) * 2010-09-28 2012-12-11 Macronix International Co., Ltd. Test pattern for detecting piping in a memory array
US9087803B2 (en) * 2011-11-18 2015-07-21 Samsung Electronics Co., Ltd. Methods of testing integrated circuit devices using fuse elements
KR20150046476A (ko) * 2013-10-22 2015-04-30 삼성전자주식회사 반도체 장치, 반도체 장치의 테스트 구조 및 반도체 장치의 테스트 방법
JP6472298B2 (ja) * 2015-03-30 2019-02-20 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の測定方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090088158A (ko) * 2008-02-14 2009-08-19 주식회사 하이닉스반도체 반도체 소자의 테스트 패턴 및 그 형성 방법
CN103165583A (zh) * 2011-12-13 2013-06-19 爱思开海力士有限公司 半导体器件的测试图案及其制造方法

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