KR102568602B1 - 반도체 디바이스 및 방법 - Google Patents

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유-수안 후앙
페이-유 왕
챙-팅 추앙
치앙-웨이 샤이
호우-유 첸
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Abstract

일 실시예에서, 디바이스는: 금속화 패턴을 포함하는 제 1 상호접속 구조물; 전력 레일을 포함하는 제 2 상호접속 구조물; 상기 제 1 상호접속 구조물과 상기 제 2 상호접속 구조물 사이의 디바이스 층 ― 상기 디바이스 층은 제 1 트랜지스터를 포함하고, 상기 제 1 트랜지스터는 에피택셜 소스/드레인 영역을 포함함 ―; 및 상기 디바이스 층을 통해 연장되는 도전성 비아를 포함하고, 상기 도전성 비아는 상기 전력 레일을 상기 금속화 패턴에 접속하고, 상기 도전성 비아는 상기 에피택셜 소스/드레인 영역과 접촉한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
본 출원은 2020년 4월 28일 출원된 미국 가출원 번호 제63/016,520호의 우선권을 주장하며, 이 미국 가출원은 본원에 참고로 포함된다.
반도체 디바이스들은, 예를 들어, 퍼스널 컴퓨터들, 셀폰들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 애플리케이션들에서 사용된다. 반도체 디바이스들은 일반적으로, 반도체 기판 위에 절연 층들 또는 유전체 층들, 도전체 층들, 및 반도체 재료 층들을 순차적으로 퇴적하고, 그 위에 회로 컴포넌트들 및 요소들을 형성하기 위해 리소그래피를 사용하여 다양한 재료 층들을 패터닝함으로써 제조된다.
반도체 산업은 최소 피처 사이즈(minimum feature size)를 지속적으로 축소함으로써 다양한 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 저항기들, 캐패시터들 등)의 집적 밀도를 지속적으로 향상시켜, 더 많은 컴포넌트들이 주어진 구역에 집적될 수 있도록 한다. 그러나, 최소 피처 사이즈들이 축소됨에 따라, 해결해야 할 추가 문제들이 발생한다.
일 실시예에서, 디바이스는: 금속화 패턴을 포함하는 제 1 상호접속 구조물; 전력 레일을 포함하는 제 2 상호접속 구조물; 상기 제 1 상호접속 구조물과 상기 제 2 상호접속 구조물 사이의 디바이스 층 ― 상기 디바이스 층은 제 1 트랜지스터를 포함하고, 상기 제 1 트랜지스터는 에피택셜 소스/드레인 영역을 포함함 ―; 및 상기 디바이스 층을 통해 연장되는 도전성 비아를 포함하고, 상기 도전성 비아는 상기 전력 레일을 상기 금속화 패턴에 접속하고, 상기 도전성 비아는 상기 에피택셜 소스/드레인 영역과 접촉한다.
본 개시 내용의 양태들은 첨부 도면과 함께 읽혀지는 이하의 상세한 설명으로부터 최상으로 이해된다. 주목할 것은 본 산업의 표준 관행에 따라 다양한 피처들(features)이 축척대로 도시되는 것은 아니라는 것이다. 실제로, 다양한 피처들의 치수는 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른 단순화된 나노구조 전계 효과 트랜지스터들(nanostructure field-effect transistors)(나노-FETs)의 일 예를 도시한 것이다.
도 2 내지 도 14b는 일부 실시예에 따른 나노-FETs의 제조시의 중간 스테이지들의 다양한 도면들이다.
도 15 내지 도 22는 일부 실시예에 따른 반도체 디바이스들의 제조시의 중간 스테이지들의 다양한 도면들이다.
도 23a 내지 도 31은 일부 다른 실시예에 따른 반도체 디바이스들의 제조시의 중간 스테이지들의 다양한 도면들이다.
도 32a 내지 도 40은 일부 다른 실시예에 따른 반도체 디바이스들의 제조시의 중간 스테이지들의 다양한 도면들이다.
이하의 개시 내용은 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예의 컴포넌트들 및 배열체들이 기술된다. 이들은 물론 예에 불과할 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처를 형성하는 것은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제 1 피처 및 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 피처와 제 2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시 내용은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내는 것은 아니다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 기술하기 위한 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다.
다양한 실시예에 따르면, 2 개의 상호접속 구조물들 사이에 배치된 디바이스 층을 갖는 반도체 디바이스가 형성된다. 디바이스 층은 트랜지스터들, 예컨대, 나노구조 전계 효과 트랜지스터들(나노-FETs)을 포함한다. 하나의 상호접속 구조물은 디바이스 층의 전면에 있으며, 기능 회로들을 형성하기 위해 디바이스 층의 트랜지스터들을 상호접속하는 도전성 피처들을 포함한다. 나머지 상호접속 구조물은 디바이스 층의 후면에 있으며, 디바이스 층에 대한 전력 회로들을 제공하는 데 사용되는 도전성 피처들을 포함한다. 특히, 후면 상호접속 구조물은 기능 회로들에 기준 전압, 또는 공급 전압 등을 제공하기 위한 전용 전력 레일들을 포함한다. 도전성 비아들은 디바이스 층을 통해 형성되어, 후면 상호접속 구조물의 도전성 피처들을 전면 상호접속 구조물의 도전성 피처들에 접속한다. 이러한 도전성 비아들을 형성하면, 상호접속 구조물들은 반도체성 피처들에 의해서라기보다는 도전성 피처들에 의해 접속될 수 있으며, 이는 결과적인 반도체 디바이스들의 성능을 향상시킬 수 있다.
도 1은 일부 실시예에 따른 단순화된 나노-FETs의 일 예를 도시한 것이다. 도 1은 설명을 명확하게 하기 위해 나노-FETs의 일부 피처들을 생략한 절단된 3 차원 뷰이다. 나노-FETs는 나노시트 전계 효과 트랜지스터들(nanosheet field-effect transistors)(NSFETs), 나노와이어 전계 효과 트랜지스터들(NWFETs), 또는 게이트 올 어라운드 전계 효과 트랜지스터들(GAAFETs) 등일 수 있다.
나노-FETs는 기판(50) 위의, 예컨대, 기판(50)으로부터 연장되는 핀들(fins)(54) 위의 나노구조물들(56)을 포함한다. 나노구조물들(56)은 나노-FETs에 대한 채널 영역들로서 작용하는 반도체 층이다. 얕은 트렌치 격리(shallow trench isolation)(STI) 영역들과 같은 격리 영역들(60)은 기판(50) 위에 그리고 이웃하는 격리 영역들(60) 사이에서 위로 돌출될 수 있는 핀들(54) 중 인접한 핀들 사이에 배치된다. 격리 영역들(60)이 기판(50)으로부터 분리된 것으로 기술/도시되어 있지만, 본원에서 사용되는 바와 같이, 용어 "기판"은 기판(50) 단독을 지칭할 수 있거나 또는 기판(50)과 격리 영역들(60)의 조합을 지칭할 수 있다. 추가적으로, 핀들(54)이 기판(50)과 함께 단일의 연속적인 재료인 것으로 도시되어 있지만, 핀들(54) 및/또는 기판(50)은 단일 재료 또는 복수의 재료를 포함할 수 있다. 이러한 맥락에서, 핀들(54)은 이웃하는 격리 영역들(60) 사이에서 위로 연장되는 부분을 지칭한다.
게이트 구조물들(100)은 나노구조물들(56) 주위를 둘러싼다. 게이트 구조물들(100)은 게이트 유전체들(102) 및 게이트 전극들(104)을 포함한다. 게이트 유전체들(102)은 나노구조물들(56)의 상단 표면들, 측벽들, 및 하단 표면들을 따라 존재하고, 핀들(54)의 측벽들을 따라 및/또는 핀들(54)의 상단 표면들 위로 연장될 수 있다. 게이트 전극들(104)은 게이트 유전체들(102) 위에 존재한다. 에피택셜 소스/드레인 영역들(92)은 게이트 구조물들(100)의 대향 측면들 상에 배치된다. 다수의 트랜지스터들이 형성되는 실시예들에서, 에피택셜 소스/드레인 영역들(92)은 다양한 트랜지스터들 간에 공유될 수 있다. 예를 들어, 이웃하는 에피택셜 소스/드레인 영역들(92)은, 예를 들어, 에피택셜 성장에 의해 에피택셜 소스/드레인 영역들(92)을 병합하는 것을 통해, 또는 에피택셜 소스/드레인 영역들(92)을 동일한 소스/드레인 컨택트들과 연결하는 것을 통해 전기적으로 연결될 수 있다. (이하에서 보다 상세하게 논의되는) 하나 이상의 층간 유전체(interlayer dielectric)(ILD) 층(들)은 에피택셜 소스/드레인 영역들(92) 및/또는 게이트 구조물들(100) 위에 존재하며, 이러한 층간 유전체(ILD) 층(들)을 통해 에피택셜 소스/드레인 영역들(92) 및 게이트 전극들(104)에 대한 컨택트들(104)이 형성된다.
본원에서 논의되는 일부 실시예는 게이트-라스트 공정(gate-last process)을 사용하여 형성된 나노-FETs의 맥락에서 논의된다. 다른 실시예에서, 게이트-퍼스트 공정(gate-first process)이 사용될 수 있다. 또한, 일부 실시예는 평면 디바이스들, 예를 들어, 평면 FETs, 또는 핀 전계 효과 트랜지스터들(FinFETs)에서 사용되는 양태들을 고려하고 있다.
도 1은 이후의 도면들에 사용되는 참조 단면을 추가로 도시한 것이다. 단면 A-A는 나노구조물(56)의 길이 방향 축을 따라 존재하고, 그리고, 예를 들어, 나노-FET의 에피택셜 소스/드레인 영역들(92) 사이의 전류 흐름 방향으로 존재한다. 후속 도면들은 명확성을 위해 이러한 참조 단면을 참조한다.
도 2 내지 도 14b는 일부 실시예에 따른 나노-FETs의 제조시의 중간 스테이지들의 다양한 도면들이다. 도 2, 도 3, 도 4, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 및 도 14a는 도 1의 3 차원 뷰와 유사한 3 차원 뷰들을 나타내지만, 제외되는 것은 하나의 게이트 구조물 및 두 개의 핀이 도시된다는 것이다. 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 및 도 14b는 도 1의 참조 단면 A-A를 따라 도시된 단면도들이다. 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 및 도 14a는 단순화된 3 차원 뷰들이며, 대응하는 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 및 도 14b의 모든 피처들을 도시하는 것은 아니다.
도 2에서, 기판(50)은 나노-FETs를 형성하기 위해 제공된다. 기판(50)은 (예컨대, p 타입 또는 n 타입 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는 반도체 기판, 예를 들어, 벌크 반도체, 또는 반도체-온-절연체(semiconductor-on-insulator)(SOI) 기판 등일 수 있다. 기판(50)은 웨이퍼, 예를 들어, 실리콘 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은, 예를 들어, 매립 산화물(buried oxide)(BOX) 층, 또는 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 글래스 기판 상에 제공된다. 다른 기판들, 예컨대, 다중 층 또는 구배 기판(a multi-layered or gradient substrate)이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘 게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
기판(50)은 n 타입 영역(50N) 및 p 타입 영역(50P)을 갖는다. n 타입 영역(50N)은 NMOS 트랜지스터들, 예컨대, n 타입 나노-FETs와 같은 n 타입 디바이스들을 형성하기 위한 것일 수 있으며, p 타입 영역(50P)은 PMOS 트랜지스터들, 예컨대, p 타입 나노-FETs와 같은 p 타입 디바이스들을 형성하기 위한 것일 수 있다. n 타입 영역(50N)은 (별도로 도시되지 않는) p 타입 영역(50P)으로부터 물리적으로 분리될 수 있고, 임의의 수의 디바이스 피처들(예컨대, 다른 능동 디바이스들, 도핑된 영역들, 격리 구조물들 등)이 n 타입 영역(50N)과 p 타입 영역(50P) 사이에 배치될 수 있다.
기판(50)은 p 타입 또는 n 타입 불순물로 저농도로 도핑될 수 있다. 기판(50)의 상부 부분에 대해 펀치 스루 방지(anti-punch-through)(APT) 주입을 수행하여 APT 영역을 형성할 수 있다. APT 주입 동안, n 타입 영역(50N) 및 p 타입 영역(50P)에 도펀트들이 주입될 수 있다. 도펀트들은 n 타입 영역(50N) 및 p 타입 영역(50P)의 각각에 후속적으로 형성될 소스/드레인 영역들의 도전성 타입과 대향되는 도전성 타입을 가질 수 있다. APT 영역은 후속적인 공정에서 형성될 나노-FETs에서 후속적으로 형성된 소스/드레인 영역들 아래로 확장될 수 있다. APT 영역은 소스/드레인 영역들에서 기판(50)으로의 누설을 감소시키는 데 사용될 수 있다. 일부 실시예에서, APT 영역의 도핑 농도는 약 1018 cm-3 내지 약 1019 cm-3의 범위일 수 있다.
다중 층 스택(52)이 기판(50) 위에 형성된다. 다층 층 스택(52)은 교번하는 제 1 반도체 층들(52A) 및 제 2 반도체 층들(52B)을 포함한다. 제 1 반도체 층들(52A)은 제 1 반도체 재료로 형성되고, 제 2 반도체 층들(52B)은 제 2 반도체 재료로 형성된다. 반도체 재료들은 각각 기판(50)의 후보 반도체 재료들로부터 선택될 수 있다. 예시된 실시예에서, 다중 층 스택(52)은 제 1 반도체 층들(52A) 및 제 2 반도체 층들(52B) 각각의 4 개의 층을 포함한다. 다중 층 스택(52)은 임의의 수의 제 1 반도체 층들(52A) 및 제 2 반도체 층들(52B)을 포함할 수 있다는 것이 이해되어야 한다.
예시된 실시예에서, 제 2 반도체 층들(52B)은 n 타입 영역(50N) 및 p 타입 영역(50P) 모두에서 나노-FETs의 채널 영역들을 형성하는 데 사용될 것이다. 제 1 반도체 층들(52A)은 희생 층들(또는 더미 층들)이며, 이는 후속 처리에서 두 영역 모두에서 제 2 반도체 층들(52B)의 상단 표면들 및 하단 표면들을 노출시키도록 제거될 것이다. 제 2 반도체 층들(52B)의 제 2 반도체 재료는 실리콘과 같이, n 타입 및 p 타입 나노 FETs 모두에 적합한 재료이고, 제 1 반도체 층들(52A)의 제 1 반도체 재료는 실리콘 게르마늄과 같이, 제 2 반도체 재료의 에칭으로부터 높은 에칭 선택도를 갖는 재료이다.
다른 실시예에서, 제 1 반도체 층들(52A)은 하나의 영역(예컨대, p 타입 영역(50P))에서 나노-FETs를 위한 채널 영역들을 형성하는 데 사용될 것이며, 제 2 반도체 층들(52B)은 다른 영역(예컨대, n 타입 영역(50N)에서 나노-FETs를 위한 채널 영역들을 형성하는 데 사용될 것이다. 제 1 반도체 층들(52A)의 제 1 반도체 재료는 실리콘 게르마늄(예컨대, SixGe1-x, 여기서 x는 0 내지 1의 범위일 수 있음), 순수한 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, 또는 II-VI 화합물 반도체 등과 같이, p 타입 나노-FETs에 적합한 것일 수 있고, 제 2 반도체 층들(52B)의 제 2 반도체 재료는 실리콘, 실리콘 탄화물, III-V 화합물 반도체, 또는 II-VI 화합물 반도체 등과 같이 n 타입 나노-FETs에 적합한 것일 수 있다. 제 1 반도체 재료와 제 2 반도체 재료는 서로의 에칭으로부터 높은 에칭 선택도를 가질 수 있으며, 그에 따라, n 타입 영역(50N)에서 제 2 반도체 층들(52B)을 제거하지 않고 제 1 반도체 층들(52A)을 제거할 수 있고, 그리고 p 타입 영역(50P)에서 제 1 반도체 층들(52A)을 제거하지 않고 제 2 반도체 층들(52B)을 제거할 수 있다.
다중 층 스택(52)의 층들의 각각은 기상 에피택시(vapor phase epitaxy)(VPE), 분자 빔 에피택시(molecular beam epitaxy)(MBE), 화학 기상 증착(chemical vapor deposition)(CVD), 또는 원자 층 증착(atomic layer deposition)(ALD) 등과 같은 공정을 사용하여 형성될 수 있다. 층들의 각각은 약 5 nm 내지 약 30 nm 범위의 두께와 같이 얇은 두께로 형성될 수 있다. 일부 실시예에서, 한 그룹의 층들(예컨대, 제 2 반도체 층들(52B))은 다른 그룹의 층들(예컨대, 제 1 반도체 층들(52A))보다 얇게 형성된다. 예를 들어, 제 2 반도체 층들(52B)이 채널 영역들을 형성하는 데 사용되고 제 1 반도체 층들(52A)이 희생 층들(또는 더미 층들)인 실시예들에서, 제 1 반도체 층들(52A)은 제 1 두께(T1)로 형성될 수 있고, 제 2 반도체 층들(52B)은 제 2 두께(T2)로 형성될 수 있고, 제 2 두께(T2)는 제 1 두께(T1)보다 약 30 % 내지 약 60 % 더 작다. 제 2 반도체 층들(52B)을 더 얇은 두께로 형성하면 채널 영역들은 더 높은 밀도로 형성될 수 있다.
도 3에서, 트렌치들은 기판(50) 및 다중 층 스택(52)에서 에칭되어, 핀들(54) 및 나노구조물들(56)을 형성한다. 핀들(54)은 기판(50)에서 패터닝된 반도체 스트립들이다. 나노구조물들(56)은 핀들(54) 상의 다중 층 스택(52)의 나머지 부분들을 포함한다. 구체적으로, 나노구조물들(56)은 교번하는 제 1 나노구조물들(56A) 및 제 2 나노구조물들(56B)을 포함한다. 제 1 나노구조물들(56A) 및 제 2 나노구조물들(56B)은 각각 제 1 반도체 층들(52A) 및 제 2 반도체 층들(52B)의 나머지 부분들로 형성된다. 형성 후, 구조물의 중간 레벨들에 있는 제 2 나노구조물들(56B)은 각각 2 개의 제 1 나노구조물들(56A) 사이에 배치된다. 에칭은 반응성 이온 에칭(reactive ion etch)(RIE), 중성 빔 에칭(neutral beam etch)(NBE) 등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 공정일 수 있으며, 핀들(54) 및 나노구조물들(56)의 패턴을 갖는 마스크들(58)로 수행될 수 있다. 에칭은 이방성일 수 있다.
핀들(54) 및 나노구조물들(56)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들(54) 및 나노구조물들(56)은 이중 패터닝(double-patterning) 또는 다중 패터닝(multi-patterning) 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피 공정과 자체 정렬 공정(self-aligned process)을 결합하여, 예를 들어, 단일 직접 포토리소그래피 공정(single, direct photolithography process)을 사용하여 다른 방식으로 얻을 수 있는 것보다 작은 피치들(pitches)을 갖는 패턴들을 생성할 수 있다. 예를 들어, 일 실시예에서, 희생 층은 기판 위에 형성되고, 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들은 자체 정렬 공정을 사용하여 패터닝된 희생 층 옆에 형성된다. 희생 층은 그 후 제거되고, 나머지 스페이서들은 그 후 핀들(56) 및 나노구조물들(56)을 패터닝하는 마스크들(58)로서 사용될 수 있다. 일부 실시예에서, 마스크들(58)(또는 다른 층)은 나노구조물들(56) 상에서 유지될 수 있다.
핀들(54) 및 나노구조물들(56)은 약 8 nm 내지 약 40 nm 범위의 폭들을 가질 수 있다. n 타입 영역(50N) 및 p 타입 영역(50P)에서의 핀들(54) 및 나노구조물들(56)은 예시적인 목적을 위해 실질적으로 동일한 폭들을 갖는 것으로 도시되어 있다. 일부 실시예에서, 하나의 영역(예컨대, n 타입 영역(50N))에서의 핀들(54) 및 나노구조물들(56)은 다른 영역(예컨대, p 타입 영역(50P))에서의 핀들(54) 및 나노구조물들(56)보다 더 넓거나 좁은 폭일 수 있다.
STI 영역들(60)은 그 후 핀들(54)에 인접하게 형성된다. STI 영역들(60)은, 기판(50) 및 나노구조물들(56) 위에 그리고 핀들(54) 중 인접한 핀들 사이에 절연 재료를 퇴적함으로써 형성될 수 있다. 절연 재료는 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물 등, 또는 이들의 조합일 수 있으며, 고밀도 플라즈마 CVD (HDP-CVD), 유동성 CVD (FCVD) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 재료들이 사용될 수 있다. 예시된 실시예에서, 절연 재료는 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 재료가 일단 형성되면 어닐링 공정이 수행될 수 있다. 일 실시예에서, 절연 재료는 과잉 절연 재료가 마스크들(58)(존재하는 경우) 또는 나노구조물들(56)을 덮도록 형성된다. 절연 재료가 단일 층으로서 도시되어 있지만, 일부 실시예는 다중 층들을 이용할 수 있다. 예를 들어, 일부 실시예에서, 라이너는 먼저 기판(50), 핀들(54), 및 나노구조물들(56)의 표면들을 따라 형성될 수 있다. 그 후, 위에서 논의된 것과 같은 충전 재료가 라이너 위에 형성될 수 있다.
그 후 마스크들(58)(존재하는 경우) 또는 나노구조물들(56) 위의 과잉 절연 재료를 제거하기 위해 절연 재료에 대해 제거 공정이 적용된다. 일부 실시예에서, 화학 기계적 연마(CMP), 에치백 공정, 또는 이들의 조합 등과 같은 평탄화 공정이 이용될 수 있다. 평탄화 공정은, 평탄화 공정이 완료된 후 마스크들(58)(존재하는 경우) 또는 나노구조물들(56)과 절연 재료의 각각의 상단 표면들이 (공정 변동 내에서) 동일한 평면이 되도록, 마스크들(58)(존재하는 경우) 또는 나노구조물들(56)을 노출시킨다.
그 다음 절연 재료는 STI 영역들(60)을 형성하도록 리세싱된다. 절연 재료는 나노구조물들(56)의 적어도 일부가 이웃하는 STI 영역들(60) 사이에서 돌출되도록 리세싱된다. 도시된 실시예에서, STI 영역들(60)의 상단 표면들은 핀들(54)의 상단 표면들과 (공정 변동 내에서) 동일 평면이다. 일부 실시예에서, STI 영역들(60)의 상단 표면들은 핀들(54)의 상단 표면들 위 또는 아래에 존재한다. 또한, STI 영역들(60)의 상단 표면들은 (도시된 바와 같은) 평탄한 표면, 볼록한 표면, 오목한 표면(예컨대, 디싱), 또는 이들의 조합을 가질 수 있다. STI 영역들(60)의 상단 표면들은 적절한 에칭에 의해 평탄하고, 볼록하고, 및/또는 오목하게 형성될 수 있다. STI 영역들(60)은 절연 재료의 재료에 대해 선택적인 공정과 같은 (예컨대, 핀들(54) 및 나노구조물들(56)의 재료들보다 빠른 레이트로 STI 영역들(60)의 절연 재료를 선택적으로 에칭하는) 허용 가능한 에칭 공정을 사용하여 리세싱될 수 있다. 예를 들어, 희석된 불화 수소산(dilute hydrofluoric acid)(dHF)을 사용하는 산화물 제거가 사용될 수 있다.
마스크들(58)(또는 다른 층)은 STI 영역들(60)의 형성 전, 형성 동안, 또는 형성 후에 제거될 수 있다. 예를 들어, 마스크들(58)은 핀들(54) 및 나노구조물들(56)을 패터닝하는 데 사용되는 에칭 공정들에 의해 또는 STI 영역들(60)을 리세싱하는 데 사용되는 에칭 공정들에 의해 제거될 수 있다. 다른 실시예에서, 마스크들(58)는 STI 영역들(60)의 리세싱 후에 다른 에칭 공정에 의해 제거된다.
위에서 기술된 공정은 핀들(54) 및 나노구조물들(56)이 어떻게 형성될 수 있는지에 대한 일 예일 뿐이다. 일부 실시예에서, 핀들(54) 및 나노구조물들(56)은 에피택셜 성장 공정에 의해 형성될 수 있다. 예를 들어, 유전체 층은 기판(50)의 상단 표면 위에 형성될 수 있고, 트렌치들은 유전체 층을 통해 에칭되어 하부의 기판(50)을 노출시킬 수 있다. 에피택셜 구조물들은 트렌치들 내에서 에피택셜로 성장될 수 있고, 유전체 층은, 에피택셜 구조물들이 핀들(54) 및 나노구조물들(56)을 형성하기 위해 유전체 층으로부터 돌출되도록, 리세싱될 수 있다. 에피택셜 구조물들은 제 1 반도체 재료 및 제 2 반도체 재료와 같은 위에서 논의된 교번하는 반도체 재료들을 포함할 수 있다. 에피택셜 구조물들이 에피택셜로 성장되는 실시예들에서, 에피택셜로 성장된 재료들은 성장 동안 인시튜로 도핑될 수 있으며, 이는 사전 및/또는 후속 주입들을 배제할 수 있지만, 인시튜 및 주입 도핑이 함께 사용될 수 있다.
또한, 기판(50), 핀들(54), 및/또는 나노구조물들(56) 내에 적절한 웰들이 형성될 수 있다. 일부 실시예에서, n 타입 영역(50N) 내에 p 타입 웰이 형성될 수 있고, p 타입 영역(50P) 내에 n 타입 웰이 형성될 수 있다. 다른 실시예에서, p 타입 웰들 또는 n 타입 웰들이 n 타입 영역(50N) 및 p 타입 영역(50P) 모두에 형성될 수 있다.
상이한 웰 타입들을 갖는 실시예들에서, n 타입 영역(50N) 및 p 타입 영역(50P)에 대한 상이한 주입 단계들은 포토레지스트 또는 다른 마스크들을 사용하여 달성될 수 있다. 예를 들어, 포토레지스트는 n 타입 영역(50N)에서 나노구조물들(54), 핀들(56), 및 STI 영역들(60) 위에 형성될 수 있다. 포토레지스트는 p 타입 영역(50P)을 노출하도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있고, 허용 가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, p 타입 영역(50P)에서 n 타입 불순물 주입이 수행될 수 있고, 포토레지스트는 n 타입 영역(50N) 내로 n 타입 불순물들이 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n 타입 불순물들은 그 영역에서 약 1013 cm-3 내지 약 1014 cm-3의 범위의 농도로 주입되는 인, 비소, 또는 안티몬 등일 수 있다. 주입 후, 포토레지스트는, 예를 들어, 허용 가능한 애싱 공정에 의해 제거된다.
p 타입 영역(50P)을 주입한 후, 포토레지스트는 p 타입 영역(50P)에서 핀들(54), 나노구조물들(56), 및 STI 영역들(60) 위에 형성된다. 포토레지스트는 n 타입 영역(50N)을 노출하도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있고, 허용 가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, n 타입 영역(50N)에서 p 타입 불순물 주입이 수행될 수 있고, 포토레지스트는 p 타입 영역(50P) 내로 p 타입 불순물들이 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. p 타입 불순물들은 그 영역에서 약 1013 cm-3 내지 약 1014 cm-3의 범위의 농도로 주입되는 붕소, 붕소 불화물, 또는 인듐 등일 수 있다. 주입 후, 포토레지스트는, 예를 들어, 허용 가능한 애싱 공정에 의해 제거될 수 있다.
n 타입 영역(50N) 및 p 타입 영역(50P)의 주입 후, 주입 손상을 수리하고 주입된 p 타입 및/또는 n 타입 불순물들을 활성화하기 위해 어닐링을 수행할 수 있다. 일부 실시예에서, 에피택셜 핀들의 성장된 재료들은 성장 동안 인시튜로 도핑될 수 있으며, 이는 주입을 배제할 수 있지만, 인시튜 및 주입 도핑이 함께 사용될 수 있다.
도 4에서, 더미 유전체 층(62)은 핀들(54) 및 나노구조물들(56) 위에 형성된다. 더미 유전체 층(62)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합일 수 있고, 허용 가능한 기술들에 따라 퇴적되거나 열적으로 성장될 수 있다. 더미 유전체 층(62) 위에는 더미 게이트 층(64)이 형성되고, 더미 게이트 층(64) 위에는 마스크 층(66)이 형성된다. 더미 게이트 층(64)은 더미 유전체 층(62) 위에 퇴적될 수 있고, 그 후, 예를 들어, CMP에 의해 평탄화될 수 있다. 마스크 층(66)은 더미 게이트 층(64) 위에 퇴적될 수 있다. 더미 게이트 층(64)은 도전성 또는 비 도전성 재료일 수 있으며, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘 게르마늄(poly-SiGe), 금속 질화물들, 금속 실리사이드들, 금속 산화물들, 및 금속들을 포함하는 그룹에서 선택될 수 있다. 더미 게이트 층(64)은 물리 기상 증착(PVD), CVD, 스퍼터 퇴적, 또는 선택된 재료를 퇴적하기 위한 다른 기술들에 의해 퇴적될 수 있다. 더미 게이트 층(64)은 절연 재료들, 예컨대, STI 영역들(60) 및/또는 더미 유전체 층(62)의 재료(들)의 에칭으로부터 높은 에칭 선택도를 갖는 재료(들)로 제조될 수 있다. 마스크 층(66)은, 예를 들어, 실리콘 질화물, 또는 실리콘 옥시 질화물 등의 하나 이상의 층을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(64) 및 단일 마스크 층(66)은 n 타입 영역(50N) 및 p 타입 영역(50P)에 걸쳐 형성된다. 더미 유전체 층(62)이 STI 영역들(60)을 덮는 것으로 도시되어 있지만, 더미 유전체 층(62)은 다른 방식들로 형성될 수 있다는 것을 이해해야 한다. 일부 실시예들에서, 예를 들어, 더미 유전체 층(62)이 열적으로 성장될 때, 더미 유전체 층(62)은 핀들(54) 및 나노구조물들(56)만을 덮도록 형성된다.
도 5a 내지 도 14b는 나노-FETs 제조시의 추가 중간 스테이지들을 도시한 것이다. 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 및 도 14b는 n 타입 영역(50N)과 p 타입 영역(50P) 모두에 적용될 수 있다. n 타입 영역(50N)과 p 타입 영역(50P)의 구조물들의 차이들(존재하는 경우)은 각 도면과 동반되는 텍스트에 기술되고 있다.
도 5a 및 도 5b에서, 마스크 층(66)은 마스크들(76)을 형성하기 위해 허용 가능한 포토리소그래피 및 에칭 기술들을 사용하여 패터닝된다. 마스크들(76)의 패턴은 그 후 더미 게이트들(74)을 형성하기 위해 허용 가능한 에칭 기술에 의해 더미 게이트 층(64)으로 전사된다. 마스크들(76)의 패턴은 더미 유전체들(72)을 형성하기 위해 허용 가능한 에칭 기술에 의해 더미 유전체 층(62)에 선택적으로 더 전사될 수 있다. 더미 게이트들(74)은 채널 영역들을 형성하기 위해 후속 처리에서 노출될 나노구조물들(56)의 부분들을 덮는다. 구체적으로, 더미 게이트들(74)은 채널 영역들(68)을 형성하는 데 사용될 나노구조물들(56)의 부분들을 따라 연장된다. 마스크들(76)의 패턴은 인접한 더미 게이트들(76)을 물리적으로 분리하는 데 사용될 수 있다. 더미 게이트들(74)은 또한 핀들(54)의 길이 방향에 대해 (공정 변동 내에서) 실질적으로 수직인 길이 방향을 가질 수 있다. 마스크들(76)은 패터닝 후에, 예를 들어, 허용 가능한 에칭 기술에 의해 선택적으로 제거될 수 있다.
도 6a 및 도 6b에서, 게이트 스페이서들(80)은 나노구조물들(56) 및 핀들(54) 위에서, 마스크들(76), 더미 게이트들(74), 및 더미 유전체들(72)의 노출된 측벽들 상에 형성된다. 게이트 스페이서들(80)은 절연 재료를 컨포멀하게 형성하고 이어서 절연 재료를 에칭함으로써 형성될 수 있다. 게이트 스페이서들(80)의 절연 재료는 실리콘 질화물, 실리콘 탄질화물, 실리콘 옥시 탄질화물, 또는 이들의 조합 등일 수 있으며, 열적 산화, 퇴적, 또는 이들의 조합 등에 의해 형성될 수 있다. 게이트 스페이서들(80)은 단일 층의 절연 재료 또는 다중 층의 절연 재료들로부터 형성될 수 있다. 일부 실시예에서, 게이트 스페이서들(80)은 각각 다중 층의 실리콘 옥시 탄질화물을 포함하고, 여기서 각각의 층은 상이한 조성의 실리콘 옥시 탄질화물을 가질 수 있다. 일부 실시예에서, 게이트 스페이서들(80)은 각각 2 개의 실리콘 질화물 층 사이에 배치된 실리콘 산화물 층을 포함한다. 다른 스페이서 구조물들이 형성될 수 있다. 절연 재료의 에칭은 이방성일 수 있다. 예를 들어, 에칭 공정은 RIE, 또는 NBE 등과 같은 건식 에칭일 수 있다. 에칭 후, 게이트 스페이서들(80)은 직선 측벽들 또는 곡선 측벽들을 가질 수 있다.
게이트 스페이서들(80)을 형성하기 전에, 저농도로 도핑된 소스/드레인(lightly doped source/drain)(LDD) 영역들에 대한 주입들이 수행될 수 있다. 위에 논의된 주입들과 유사한 상이한 디바이스 타입들을 갖는 실시예들에서, 포토레지스트와 같은 마스크가 p 타입 영역(50P)을 노출시키면서 n 타입 영역(50N) 위에 형성될 수 있으며, 적절한 타입(예컨대, p 타입)의 불순물들이 p 타입 영역(50P)에서 노출된 나노구조물들(56) 및 핀들(54) 내로 주입될 수 있다. 마스크는 그 후 제거될 수 있다. 후속적으로, 포토레지스트와 같은 마스크가 n 타입 영역(50N)을 노출시키면서 p 타입 영역(50P) 위에 형성될 수 있으며, 적절한 타입의 불순물들(예컨대, n 타입)이 n 타입 영역(50N)에서 노출된 나노구조물들(66) 및 핀들(54) 내로 주입될 수 있다. 마스크는 그 후 제거될 수 있다. n 타입 불순물들은 전술한 n 타입 불순물들 중 임의의 것일 수 있고, p 타입 불순물들은 전술한 p 타입 불순물들 중 임의의 것일 수 있다. 저농도로 도핑된 소스/드레인 영역들은 약 1015 cm-3 내지 약 1019 cm-3 범위의 불순물들의 농도를 가질 수 있다. 어닐링은 주입 손상을 수리하고 주입된 불순물들을 활성화하는 데 사용될 수 있다. 주입 동안, 채널 영역들(68)은 더미 게이트들(74)에 의해 덮인 상태로 유지되고, 그에 따라 채널 영역들(68)은 LDD 영역들에 주입되는 불순물이 실질적으로 존재하지 않는 상태로 유지된다.
주목할 것은 위의 개시 내용은 일반적으로 스페이서들 및 LDD 영역들을 형성하는 공정을 기술하고 있다는 것이다. 다른 공정들 및 시퀀스들이 사용될 수 있다. 예를 들어, 더 적거나 추가의 스페이서들이 이용될 수 있고, 상이한 시퀀스의 단계들이 이용되는 등이 가능할 수 있다(예컨대, 추가의 스페이서들이 형성되고 제거되는 등이 가능할 수 있다). 더욱이, n 타입 및 p 타입 디바이스들은 상이한 구조물들 및 단계들을 사용하여 형성될 수 있다.
게이트 스페이서들(80)이 형성된 후, 소스/드레인 리세스들(82)이 나노구조물들(56) 내에 형성된다. 예시된 실시예에서, 소스/드레인 리세스들(82)은 핀들(54)을 노출시키기 위해 나노구조물들(56)을 통해 연장된다. 소스/드레인 리세스들(82)은 또한 기판(50) 및/또는 핀들(54) 내로 연장될 수 있다. 다시 말하면, 소스/드레인 리세스들(82)은 도 6a에 도시된 바와 같이, 나노구조물들(56) 내에만 형성될 수 있거나, 도 6b에 도시된 바와 같이, 핀들(54) 내로 연장되도록 형성될 수도 있다. 다양한 실시예에서, 소스/드레인 리세스들(82)은 기판(50)을 에칭하지 않고 기판(50)의 상단 표면으로 연장될 수 있고; 기판(50)은 소스/드레인 리세스들(82)의 하단 표면들이 STI 영역들(60)의 상단 표면들 아래에 배치되도록 에칭되는 등이 가능할 수 있다. 소스/드레인 리세스들(82)은 RIE, 또는 NBE 등과 같은 이방성 에칭 공정들을 사용하여 나노구조물들(56)을 에칭함으로써 형성될 수 있다. 게이트 스페이서들(80) 및 마스크들(76)은 소스/드레인 리세스들(82)을 형성하는 데 사용되는 에칭 공정들 동안 나노구조물들(56), 핀들(54), 및 기판(50)의 부분들을 총괄적으로 마스킹한다. 나노구조물들(56)의 각 층을 에칭하는 데 단일 에칭 공정이 사용될 수 있다. 다른 실시예들에서, 나노구조물들(56)을 에칭하는 데 다중 에칭 공정들이 사용될 수 있다. 소스/드레인 리세스들(82)이 원하는 깊이(D1)에 도달한 후에 소스/드레인 리세스들(82)의 에칭을 정지시키는 데 시간 설정된 에칭 공정들이 사용될 수 있다. 깊이(D1)는 약 40 nm 내지 약 140 nm 범위일 수 있다.
내부 스페이서들(84)은 선택적으로 제 1 나노구조물들(56A)의 나머지 부분들의 측벽들, 예컨대, 소스/드레인 리세스들(82)에 의해 노출되는 그러한 측벽들 상에 형성된다. 이하에서 보다 상세히 논의되는 바와 같이, 소스/드레인 영역들은 소스/드레인 리세스들(82) 내에 후속적으로 형성될 것이며, 제 1 나노구조물들(56A)은 후속적으로 대응하는 게이트 구조물들로 대체될 것이다. 내부 스페이서들(84)은 후속적으로 형성되는 소스/드레인 영역들과 후속적으로 형성되는 게이트 구조물들 사이의 격리 피처들로서 작용한다. 또한, 내부 스페이서들(84)은 후속 에칭 공정들, 예를 들어, 게이트 구조물들을 후속적으로 형성하는 데 사용되는 에칭 공정들에 의한 후속적으로 형성된 소스/드레인 영역들에 대한 손상을 방지하는 데 사용될 수 있다.
내부 스페이서들(84)을 형성하기 위한 일 예로서, 소스/드레인 리세스들(82)은 확장될 수 있다. 구체적으로, 소스/드레인 리세스들(82)에 의해 노출된 제 1 나노구조물들(56A)의 측벽들의 부분들은 리세싱될 수 있다. 제 1 나노구조물들(56A)의 측벽들이 직선인 것으로 도시되어 있지만, 측벽들은 오목하거나 볼록할 수 있다. 측벽들은 제 1 나노구조물들(56A)의 재료에 대해 선택적인 공정과 같은 (예컨대, 제 2 나노구조물들(56B) 및 핀들(54)의 재료(들)보다 빠른 레이트로 제 1 나노구조물들(56A)의 재료를 선택적으로 에칭하는) 허용 가능한 에칭 공정에 의해 리세싱될 수 있다. 에칭은 등방성일 수 있다. 예를 들어, 핀들(54) 및 제 2 나노구조물들(56B)이 실리콘으로 형성되고 제 1 나노구조물들(56A)이 실리콘 게르마늄으로 형성되는 경우, 에칭 공정은 테트라메틸암모늄 하이드록사이드(tetramethylammonium hydroxide)(TMAH), 또는 암모늄 하이드록사이드(NH4OH) 등을 사용하는 습식 에칭일 수 있다. 다른 실시예에서, 에칭 공정은 수소 불화물(hydrogen fluoride)(HF) 가스와 같은 불소 기반 가스를 사용하는 건식 에칭일 수 있다. 일부 실시예에서, 소스/드레인 리세스들(82)을 형성하고 제 1 나노구조물들(56A)의 측벽들을 리세싱하기 위해 동일한 에칭 공정이 지속적으로 수행될 수 있다. 내부 스페이서들(84)은 그 후 절연 재료를 컨포멀하게 형성하고 이어서 절연 재료를 에칭함으로써 형성될 수 있다. 절연 재료는 실리콘 질화물 또는 실리콘 옥시 질화물과 같은 재료일 수 있지만, 약 3.5 미만의 k 값을 갖는 저 유전 상수(로우-k) 재료들과 같은 임의의 적합한 재료가 이용될 수 있다. 절연 재료는 컨포멀 퇴적 공정, 예를 들어, ALD, 또는 CVD 등에 의해 퇴적될 수 있다. 절연 재료의 에칭은 이방성일 수 있다. 예를 들어, 에칭 공정은 RIE, 또는 NBE 등과 같은 건식 에칭일 수 있다. 내부 스페이서들(84)의 외부 측벽들이 게이트 스페이서들(80)의 측벽들에 대해 같은 높이로 도시되어 있지만, 내부 스페이서들(84)의 외부 측벽들은 게이트 스페이서들(80)의 측벽들을 넘어서 연장될 수 있거나 또는 이들 측벽들로부터 리세싱될 수 있다. 즉, 내부 스페이서들(84)은 측벽 리세스들을 부분적으로 충전할 수 있거나, 완전히 충전할 수 있거나, 또는 과잉 충전할 수 있다. 더욱이, 내부 스페이서들(84)의 측벽들이 직선인 것으로 도시되어 있지만, 내부 스페이서들(84)의 측벽들은 오목하거나 볼록할 수 있다.
도 7a 및 도 7b에서, 에피택셜 소스/드레인 영역들(92)이 소스/드레인 리세스들(82) 내에 형성된다. 에피택셜 소스/드레인 영역들(92)은, 각각의 더미 게이트들(74)이 에피택셜 소스/드레인 영역들(92)의 제각기의 이웃하는 쌍들 사이에 배치되도록 소스/드레인 리세스들(82) 내에 형성된다. 일부 실시예에서, 게이트 스페이서들(80)은 더미 게이트들(74) 및 제 1 나노구조물들(56A)로부터 적절한 측방 거리만큼 에피택셜 소스/드레인 영역들(106)을 분리하는 데 사용되고, 그에 따라 에피택셜 소스/드레인 영역들(92)은 후속적으로 형성된 나노-FETs의 게이트들과 단락되지 않게 된다. 에피택셜 소스/드레인 영역들(92)은 내부 스페이서들(84)(존재하는 경우)과 접촉하여 형성될 수 있고, 제 2 나노구조물들(56B)의 측벽들을 지나 연장될 수 있다. 에피택셜 소스/드레인 영역들(92)은 제 2 나노구조물들(56B)에 응력(stress)을 가하여 성능을 향상시킬 수 있다.
n 타입 영역(50N)에서의 에피택셜 소스/드레인 영역들(92)은 p 타입 영역(50P)을 마스킹하여 형성될 수 있다. 그 후, 에피택셜 소스/드레인 영역들(92)은 n 타입 영역(50N)에서의 소스/드레인 리세스들(82) 내에서 에피택셜로 성장된다. 에피택셜 소스/드레인 영역들(92)은 n 타입 나노-FETs에 적절한 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, n 타입 영역(50N)에서의 에피택셜 소스/드레인 영역들(92)은 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 또는 실리콘 인화물 등과 같이, 채널 영역들(68)에 대해 인장 변형(tensile strain)을 가하는 재료들을 포함할 수 있다. n 타입 영역(50N)에서의 에피택셜 소스/드레인 영역들(92)은 제 2 나노구조물들(56B) 및 핀들(54)의 제각기의 표면들로부터 상승된 표면들을 가질 수 있고, 패싯들(facets)을 가질 수 있다.
P 타입 영역(50P)에서의 에피택셜 소스/드레인 영역들(92)은 n 타입 영역(50N)을 마스킹하여 형성될 수 있다. 그 후, 에피택셜 소스/드레인 영역들(92)은 P 타입 영역(50P)에서의 소스/드레인 리세스들(82) 내에서 에피택셜로 성장된다. 에피택셜 소스/드레인 영역들(92)은 p 타입 나노-FETs에 적절한 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, P 타입 영역(50P)에서의 에피택셜 소스/드레인 영역들(92)은 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 또는 게르마늄 주석 등과 같이, 채널 영역들(68)에 대해 압축 변형을 가하는 재료들을 포함할 수 있다. P 타입 영역(50P)에서의 에피택셜 소스/드레인 영역들(92)은 제 2 나노구조물들(56B) 및 핀들(54)의 제각기의 표면들로부터 상승된 표면들을 가질 수 있고, 패싯들을 가질 수 있다.
에피택셜 소스/드레인 영역들(92), 제 2 나노구조물들(56B), 및/또는 핀들(54)은, 저농도로 도핑된 소스/드레인 영역들을 형성하기 위해 이미 논의된 공정과 유사하게, 소스/드레인 영역들을 형성하기 위한 도펀트들이 주입될 수 있고, 이에 후속적으로 어닐링이 수행될 수 있다. 소스/드레인 영역들은 약 1019 cm-3 내지 약 1021 cm-3 범위의 불순물 농도를 가질 수 있다. 소스/드레인 영역들에 대한 n 타입 및/또는 p 타입 불순물들은 이전에 논의된 불순물들 중 임의의 것일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역들(92)은 성장 동안 인시튜로 도핑될 수 있다.
에피택셜 소스/드레인 영역들(92)을 형성하는 데 사용된 에피택시 공정들의 결과로, 에피택셜 소스/드레인 영역들(92)의 상단 표면들은 제 2 나노구조물들(56B) 및 핀들(54)의 표면들을 넘어 외측 측방으로 확장되는 패싯들을 갖는다. 따라서, 에피택셜 소스/드레인 영역들(92)은 소스/드레인 리세스들(82)의 깊이(D1)보다 큰 높이(H1)를 갖는다. 예를 들어, 높이(H1)는 약 30 nm 내지 약 120 nm 범위일 수 있다. 일부 실시예에서, 인접한 에피택셜 소스/드레인 영역들(92)은 도 7a에 도시된 바와 같이, 에피택시 공정이 완료된 후에 분리된 상태로 유지된다. 일부 실시예에서, 이러한 패싯들은 동일한 나노-FET의 인접한 에피택셜 소스/드레인 영역들(92)이 병합되도록 한다. 도 7a 및 도 7b에 도시된 실시예들에서, 게이트 스페이서들(80)을 형성하는 데 사용되는 스페이서 에칭은, 스페이서 재료를 제거하여 에피택셜 소스/드레인 영역들(92)이 STI 영역들(60)의 상단 표면들로 연장되도록 조정된다. 다른 실시예에서, 게이트 스페이서들(80)은 STI 영역들(60) 위로 연장되는 나노구조물들(56)의 측벽들의 부분을 덮도록 형성되어 STI 영역들(60)의 상단 표면들 상에서의 에피택셜 성장을 차단한다.
에피택셜 소스/드레인 영역들(92)은 하나 이상의 반도체 재료 층을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역들(92)은 제 1 반도체 재료 층들, 제 2 반도체 재료 층들, 및 제 3 반도체 재료 층들을 포함할 수 있다. 에피택셜 소스/드레인 영역들(92)을 위해 임의의 수의 반도체 재료 층들이 사용될 수 있다. 제 1 반도체 재료 층들, 제 2 반도체 재료 층들, 및 제 3 반도체 재료 층들의 각각은 상이한 반도체 재료들로 형성될 수 있고 및/또는 상이한 도펀트 농도들로 도핑될 수 있다. 일부 실시예에서, 제 1 반도체 재료 층들은 제 2 반도체 재료 층들보다 적고 제 3 반도체 재료 층들보다 큰 도펀트 농도를 가질 수 있다. 에피택셜 소스/드레인 영역들(92)이 3 개의 반도체 재료 층을 포함하는 실시예들에서, 제 1 반도체 재료 층들은 핀들(54)로부터 성장될 수 있고, 제 2 반도체 재료 층들은 제 1 반도체 재료 층들로부터 성장될 수 있으며, 그리고 제 3 반도체 재료 층들은 제 2 반도체 재료 층들로부터 성장될 수 있다.
도 8a 및 도 8b에서, 제 1 ILD(96)는 에피택셜 소스/드레인 영역들(92) 및 STI 영역들(60) 위에 형성된다. 제 1 ILD(96)는 유전체 재료로 형성될 수 있다. 유전체 재료들은 실리콘 산화물, 포스포실리케이트 글래스(phosphosilicate glass)(PSG), 보로실리케이트 글래스(borosilicate glass)(BSG), 붕소 도핑된 포스포실리케이트 글래스(boron-doped phosphosilicate glass)(BPSG), 도핑되지 않은 실리케이트 글래스(undoped Silicate Glass)(USG) 등과 같은 산화물; 또는 실리콘 질화물과 같은 질화물 등을 포함할 수 있다. 다른 절연 재료들이 사용될 수 있다.
제 1 ILD(96)는 에피택셜 소스/드레인 영역들(92), 게이트 스페이서들(80), 마스크들(76)(존재하는 경우) 또는 더미 게이트들(74), 및 STI 영역들(60) 위에 유전체 재료를 퇴적하고 이어서 유전체 재료를 평탄화함으로써 형성될 수 있다. 퇴적은 CVD, 플라즈마 강화 CVD (PECVD), 또는 FCVD와 같은 임의의 적합한 방법에 의해 수행될 수 있다. 유전체 재료를 형성하기 위해 다른 허용 가능한 공정들이 사용될 수 있다. 평탄화는 CMP, 에치백 공정, 또는 이들의 조합 등과 같은 임의의 적합한 방법에 의해 수행될 수 있다. 평탄화 공정은 마스크들(76) 또는 더미 게이트들(74)의 상단 표면들 제 1 ILD(96)의 상단 표면을 동일한 레벨이 되게 한다. 평탄화 공정은 또한 더미 게이트들(74) 상의 마스크들(76), 및 마스크들(76)의 측벽들을 따라 게이트 스페이서들(80)의 부분들을 제거할 수 있다. 평탄화 공정 후, 제 1 ILD(96), 게이트 스페이서들(80), 및 마스크들(76)(존재하는 경우) 또는 더미 게이트들(74)의 상단 표면들은 (공정 변동 내에서) 동일한 평면이 된다. 따라서, 마스크들(76)(존재하는 경우) 또는 더미 게이트들(74)의 상단 표면들은 제 1 ILD(96)를 통해 노출된다. 예시된 실시예에서, 마스크들(76)은 유지되며, 평탄화 공정은 마스크들(76)의 상단 표면들과 제 1 ILD(96)의 상단 표면을 동일한 레벨이 되게 한다.
일부 실시예에서, 컨택 에칭 정지 층(contact etch stop layer)(CESL)(94)은 제 1 ILD(96)와 에피택셜 소스/드레인 영역들(92), 게이트 스페이서들(80), 및 STI 영역들(60) 사이에 배치된다. CESL(94)은 제 1 ILD(96)의 에칭으로부터 높은 에칭 선택도를 갖는 실리콘 질화물, 실리콘 산화물, 또는 실리콘 옥시 질화물 등과 같은 유전체 재료를 포함할 수 있다.
도 9a 및 도 9b에서, 마스크들(76)(존재하는 경우) 및 더미 게이트들(74)은 에칭 공정에서 제거되어 리세스들(98)을 형성하게 된다. 리세스들(98) 내의 더미 유전체들(72)의 부분들이 또한 제거될 수 있다. 일부 실시예에서, 더미 게이트들(74)은 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은 제 1 ILD(96) 또는 게이트 스페이서들(80)보다 빠른 레이트로 더미 게이트들(74)을 선택적으로 에칭하는 반응성 가스(들)를 사용하는 건식 에칭 공정을 포함할 수 있다. 제거 동안, 더미 유전체들(72)은 더미 게이트들(74)이 에칭될 때 에칭 정지 층들로서 사용될 수 있다. 더미 유전체들(72)은 그 후 더미 게이트들(74)이 제거된 후에 제거될 수 있다. 각각의 리세스(98)는 제 2 나노구조물들(56B)에서 채널 영역들(68)의 부분들을 노출 및/또는 이들 부분들 위에 놓인다. 채널 영역들(68)로서 작용하는 제 2 나노구조물들(56B)의 부분들은 에피택셜 소스/드레인 영역들(92)의 이웃하는 쌍들 사이에 배치된다.
그 후, 제 1 나노구조물들(56A)의 나머지 부분들은 리세스들(98)을 확장하도록 제거된다. 제 1 나노구조물들(56A)의 나머지 부분들은 제 2 나노구조물들(56B), 핀들(54), 및 STI 영역들(60)의 재료들보다 빠른 레이트로 제 1 나노구조물들(56A)의 재료를 선택적으로 에칭하는 허용 가능한 에칭 공정에 의해 제거될 수 있다. 에칭은 등방성일 수 있다. 예를 들어, 핀들(54) 및 제 2 나노구조물들(56B)이 실리콘으로 형성되고 제 1 나노구조물들(56A)이 실리콘 게르마늄으로 형성되는 경우, 에칭 공정은 테트라메틸암모늄 하이드록사이드(tetramethylammonium hydroxide)(TMAH), 또는 암모늄 하이드록사이드(NH4OH) 등을 사용하는 습식 에칭일 수 있다.
제 2 나노구조물들(56B) 및 핀들(54)의 노출된 부분들은 선택적으로 트리밍(trimmed)된다. 트리밍(trimming)은 제 2 나노구조물들(56B)의 노출된 부분들의 두께들을 (도 2와 관련하여 위에서 논의된) 제 2 두께(T2)로부터 제 3 두께(T3)로 감소시키며, 제 3 두께(T3)는 약 3 nm 내지 약 8 nm의 범위에 있고, 제 3 두께(T3)는 제 2 두께(T2)보다 약 40 % 내지 약 70 % 더 작다. 트리밍은 리세스들(98)의 형성과 동시에 수행될 수 있거나, 리세스들(98)이 형성된 후에 수행될 수 있다. 예를 들어, 제 2 나노구조물들(56B) 및 핀들(54)의 노출된 부분들은 제 1 나노구조물들(56A), 내부 스페이서들(84), 및 게이트 스페이서들(80)의 재료들보다 빠른 레이트로 제 2 나노구조물들(56B) 및 핀들(54)의 재료(들)를 선택적으로 에칭하는 허용 가능한 에칭 공정에 의해 트리밍될 수 있다. 에칭은 등방성일 수 있다. 예를 들어, 핀들(54) 및 제 2 나노구조물들(56B)이 실리콘으로 형성되고 제 1 나노구조물들(56A)이 실리콘 게르마늄으로 형성되는 경우, 에칭 공정은 희석된 암모늄 하이드록사이드-수소 페록사이드 혼합물(diluted ammonium hydroxide-hydrogen peroxide mixture)(APM), 또는 황산-수소 페록사이드 혼합물(sulfuric acid-hydrogen peroxide mixture)(SPM) 등을 사용하는 습식 에칭일 수 있다.
도 10a 및 도 10b에서, 게이트 유전체들(102) 및 게이트 전극들(104)은 대체 게이트들 용으로 형성된다. 게이트 유전체들(102)은 리세스들(98) 내에, 예를 들어, 핀들(54)의 상단 표면들 및 측벽들 상에, 그리고 제 2 나노구조물들(56B)의 상단 표면들, 측벽들, 및 하단 표면들 상에 컨포멀하게 퇴적될 수 있다. 게이트 유전체들(102)은 또한 제 1 ILD(96), 게이트 스페이서들(80), 및 STI 영역들의 상단 표면들 상에 퇴적될 수 있다. 게이트 유전체들(102)은 산화물, 금속 산화물, 금속 실리케이트 등, 또는 이들의 조합들과 같은 하나 이상의 유전체 층들을 포함한다. 일부 실시예에서, 게이트 유전체들(102)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중 층들을 포함한다. 일부 실시예에서, 게이트 유전체들(102)은 하이-k 유전체 재료를 포함하고, 이들 실시들예에서, 게이트 유전체들(102)은 약 7.0보다 큰 k 값을 가질 수 있고, 그리고 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납, 및 이들의 조합들의 실리케이트를 포함할 수 있다. 게이트 유전체들(102)은 다층화될 수 있다. 예를 들어, 일부 실시예에서, 게이트 유전체들(102)은 각각 열적 또는 화학적 산화에 의해 형성된 실리콘 산화물의 계면 층 및 계면 층 위의 금속 산화물 층을 포함할 수 있다. 게이트 유전체들(102)의 형성 방법들은 분자 빔 증착(molecular-beam deposition)(MBD), ALD, 및 PECVD 등을 포함할 수 있다.
게이트 전극들(104)은 게이트 유전체들(102) 위에 각각 퇴적되고, 리세스들(98)의 나머지 부분들을 충전한다. 게이트 전극들(104)은 금속 함유 재료, 예를 들어, 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합들, 또는 이들의 다중 층들을 포함할 수 있다. 예를 들어, 단일 층 게이트 전극들(104)이 도시되어 있지만, 게이트 전극들(104)은 임의의 수의 라이너 층들, 임의의 수의 일 함수 조정 층들, 및 충전 재료를 포함할 수 있다. 게이트 전극들(104)을 구성하는 층들의 임의의 조합은 각각의 제 2 나노구조물들(56B) 사이 및 핀들(54)과 제 2 나노구조물들(56B) 사이의 구역들 내에 퇴적될 수 있다. 게이트 전극들(104)의 형성 방법들은 ALD, 및 PECVD 등을 포함할 수 있다. 리세스들(98)을 충전한 후, 게이트 유전체들(102) 및 게이트 전극들(104)의 재료들의 과잉 부분들을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있고, 상기 과잉 부분들은 제 1 ILD(96) 및 게이트 스페이서들(80)의 상단 표면들 위에 있다. 따라서, 게이트 유전체들(102) 및 게이트 전극들(104)의 재료들의 나머지 부분들은 결과적인 나노-FETs의 대체 게이트들을 형성한다. 게이트 유전체들(102) 및 게이트 전극들(104)은 통칭하여 “게이트 구조물들(100)” 또는 “게이트 스택들”이라고 지칭될 수 있다.
영역(50N) 및 영역(50P)에서 게이트 유전체들(102)의 형성은 각 영역의 게이트 유전체들(102)이 동일한 재료들로부터 형성되도록 동시에 발생할 수 있고, 게이트 전극들(104)의 형성은 각 영역의 게이트 전극들(104)이 동일한 재료들로부터 형성되도록 동시에 발생할 수 있다. 일부 실시예에서, 각 영역의 게이트 유전체들(102)은, 게이트 유전체들(102)이 상이한 재료들일 수 있도록, 개별 공정들에 의해 형성될 수 있고, 및/또는 각 영역의 게이트 전극들(104)은, 게이트 전극들(104)이 상이한 재료들일 수 있도록, 개별 공정들에 의해 형성될 수 있다. 다양한 마스킹 단계들은 개별 공정들을 사용할 때 적절한 영역들을 마스킹하고 노출하는 데 사용될 수 있다.
도 11a 및 도 11b에서, 소스/드레인 컨택 개구부들(106)은 제 1 ILD(96) 및 CESL(94)을 통해 형성된다. 소스/드레인 컨택 개구부들(106)은 허용 가능한 포토리소그래피 및 에칭 기술들을 사용하여, 예를 들어, 제 1 ILD(96)에 대해 선택적인(예컨대, CESL(94)의 재료보다 빠른 레이트로 제 1 ILD(96)의 재료를 에칭하는) 에칭 공정을 사용하여 제 1 ILD(96) 내에 초기에 형성될 수 있다. 예를 들어, 소스/드레인 컨택 개구부들(106)은 암모니아(NH3) 및 수소 불화물(HF) 가스를 사용하는 건식 에칭에 의해 제 1 ILD(96)를 통해 초기에 형성될 수 있다. 그 후, 소스/드레인 컨택 개구부들(106)은 허용 가능한 포토리소그래피 및 에칭 기술들을 사용하여, 예를 들어, CESL(94)에 대해 선택적인(예컨대, 에피택셜 소스/드레인 영역들(92)의 재료보다 빠른 레이트로 CESL(94)의 재료를 에칭하는) 에칭 공정을 사용하여 CESL(94)을 통해 연장된다. 예를 들어, 소스/드레인 컨택 개구부들(106)은 불소 기반 가스(예컨대, C4F6) 및 수소(H2) 또는 산소(O2) 가스를 사용하는 건식 에칭에 의해 CESL(94)을 통해 연장될 수 있다. 그 후, 소스/드레인 컨택 개구부들(106)은 에피택셜 소스/드레인 영역들(92) 내로, 예를 들어, 에피택셜 소스/드레인 영역들(92)의 상부 부분들 내로 부분적으로 연장된다. 예를 들어, 소스/드레인 컨택 개구부들(106)은 염소(Cl2) 가스, 수소 브롬화물(HBr) 가스, 및 산소(O2) 가스를 사용하는 건식 에칭에 의해 에피택셜 소스/드레인 영역들(92)의 상부 부분들 내로 연장될 수 있다.
형성 후, 소스/드레인 컨택 개구부들(106)은 에피택셜 소스/드레인 영역들(92)의 상부 부분들 내로 거리(D2)만큼 연장된다. 일부 실시예에서, 거리(D2)는 에피택셜 소스/드레인 영역들(92)의 높이(H1)의 약 절반이다. 소스/드레인 컨택 개구부들(106)이 에피택셜 소스/드레인 영역들(92)의 상부 부분들 내로 원하는 거리(D2)만큼 연장된 후, 소스/드레인 컨택 개구부들(106)의 에칭을 정지시키는 데 시간 설정된 에칭 공정들이 사용될 수 있다. 예를 들어, 위에서 기술된 에칭제들이 에피택셜 소스/드레인 영역들(92)을 에칭하는 데 사용되는 경우, 에칭은 약 50 초 내지 약 200 초 범위의 지속 시간 동안 수행될 수 있으며, 이는 소스/드레인 컨택 개구부들(136)이 에피택셜 소스/드레인 영역들(92)의 상부 부분들 내로 약 15 nm 내지 약 60 nm 범위의 거리(D2)만큼 연장되게 할 수 있다.
금속-반도체 합금 영역들(108)은 소스/드레인 컨택 개구부들(106) 내에, 예를 들어, 소스/드레인 컨택 개구부들(106)에 의해 노출되는 에피택셜 소스/드레인 영역들(92)의 부분들 상에 형성된다. 금속-반도체 합금 영역들(108)은 금속 실리사이드(예컨대, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등)로 형성된 실리사이드 영역들, 금속 게르마나이드(metal germanide)(예컨대, 티타늄 게르마나이드, 코발트 게르마나이드, 니켈 게르마나이드 등)로 형성된 게르마나이드 영역들, 금속 실리사이드 및 금속 게르마나이드로 형성된 실리콘-게르마나이드 영역들 등일 수 있다. 금속-반도체 합금 영역들(108)은 소스/드레인 컨택 개구부들(106) 내에 금속을 퇴적한 다음 열적 어닐링 공정을 수행함으로써 형성될 수 있다. 금속은, 예를 들어, 니켈, 코발트, 티타늄, 탄탈륨, 백금, 텅스텐, 다른 귀금속들, 다른 내화 금속들, 희토류 금속들 또는 그 합금들과 같이, 저 저항 금속-반도체 합금을 형성하기 위해 에피택셜 소스/드레인 영역들(92)의 반도체 재료들(예컨대, 실리콘, 실리콘 게르마늄, 게르마늄 등)과 반응할 수 있는 임의의 금속일 수 있다. 금속은 ALD, CVD, 또는 PVD 등과 같은 퇴적 공정에 의해 퇴적될 수 있다. 일 실시예에서, 금속-반도체 합금 영역들(108)은 티타늄-실리콘으로 형성된 실리사이드 영역들이다. 열적 어닐링 공정 후, 습식 세정과 같은 세정 공정이 소스/드레인 컨택 개구부들(106)로부터, 예를 들어, 제 1 ILD(96)의 상단 표면들로부터 임의의 잔류 금속을 제거하기 위해 수행될 수 있다.
예시된 실시예에서, 소스/드레인 컨택 개구부들(106)은 제 1 ILD(96) 모두가 도 11b의 단면에서 제거되도록 자체 정렬된 패터닝 방법으로 형성된다. 다른 실시예에서, 제 1 ILD(96)의 일부가 도 11b의 단면에 유지되도록 다른 패터닝 방법들이 사용될 수 있다.
도 12a 및 도 12b에서, 제 1 소스/드레인 컨택트들(112A)이 소스/드레인 컨택 개구부들(106) 내에 형성된다. 확산 장벽 층, 또는 접착제 층 등과 같은 라이너, 및 도전성 재료가 소스/드레인 컨택 개구부들(106) 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 또는 탄탈륨 질화물 등을 포함할 수 있다. 라이너는 원자 층 증착(ALD), 화학 기상 증착(CVD), 또는 물리 기상 증착(PVD) 등과 같은 컨포멀 퇴적 공정에 의해 퇴적될 수 있다. 일부 실시예에서, 라이너는 접착제 층을 포함할 수 있고, 접착제 층의 적어도 일부는 확산 장벽 층을 형성하도록 처리될 수 있다. 도전성 재료는 텅스텐, 코발트, 루테늄, 알루미늄, 니켈, 구리, 구리 합금, 은, 또는 금 등일 수 있다. 도전성 재료는 ALD, CVD, 또는 PVD 등에 의해 퇴적될 수 있다. 제 1 ILD(96)의 상단 표면들로부터 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 소스/드레인 컨택 개구부들(106) 내의 나머지 라이너 및 도전성 재료는 제 1 소스/드레인 컨택트들(112A)을 형성한다. 제 1 소스/드레인 컨택트들(112A)은 금속-반도체 합금 영역들(108)에 물리적으로 그리고 전기적으로 연결된다. 제 1 소스/드레인 컨택트들(112A), 게이트 전극들(104), 및 게이트 스페이서들(80)의 상단 표면들은 (공정 변동 내에서) 동일 평면에 있다.
형성 후, 제 1 소스/드레인 컨택트들(112A)은 소스/드레인 컨택트 개구부들(106)과 유사한 치수들을 갖는다. 제 1 소스/드레인 컨택트들(112A)은 에피택셜 소스/드레인 영역들(92)의 상부 부분들 내로 거리(D2)(도 11b 참조)만큼 연장되며, 높이(H2)를 갖는다. 높이(H2)는 약 30 nm 내지 약 90 nm 범위일 수 있다. 거리(D2)가 높이(H1)(도 7b 참조)의 약 절반인 실시예들에서, 높이(H2)는 높이(H1)의 약 절반보다 더 크다.
도 13a 및 도 13b에서, 제 2 ILD(114)는 제 1 ILD(96), 게이트 전극들(104), 및 제 1 소스/드레인 컨택트들(112A) 위에 퇴적된다. 제 2 ILD(114)는 제 1 ILD(96)의 동일한 그룹의 후보 재료들로부터 선택된 재료로 형성될 수 있고, 제 1 ILD(96)를 퇴적하기 위한 동일한 그룹의 후보 방법들로부터 선택된 방법을 사용하여 퇴적될 수 있다. 제 1 ILD(96) 및 제 2 ILD(114)는 동일한 재료로부터 형성될 수 있거나, 또는 상이한 재료들을 포함할 수 있다. 형성 후, 제 2 ILD(114)는, 예를 들어, CMP에 의해 평탄화될 수 있다. 일부 실시예에서, 에칭 정지 층이 제 1 ILD(96)와 제 2 ILD(114) 사이에 형성된다. 에칭 정지 층은 제 2 ILD(114)의 재료와는 상이한 에칭 레이트를 갖는 유전체 재료, 예를 들어, 실리콘 질화물, 실리콘 산화물, 또는 실리콘 옥시 질화물 등을 포함할 수 있다.
그 후, 컨택 개구부들(116)이 제 2 ILD(114) 내에 형성된다. 컨택 개구부들의 제 1 서브 세트(116A)는 제 1 소스/드레인 컨택트들(112A)을 노출시키고, 컨택 개구부들의 제 2 서브 세트(116B)는 게이트 전극들(104)을 노출시킨다. 컨택 개구부들(116)은 허용 가능한 포토리소그래피 및 에칭 기술들을 사용하여 형성될 수 있다.
도 14a 및 도 14b에서, 제 2 소스/드레인 컨택트들(112B) 및 게이트 컨택트들(118)은 제 2 ILD(114)를 통해 연장하여 형성된다. 확산 장벽 층, 또는 접착제 층 등과 같은 라이너, 및 도전성 재료가 컨택 개구부들(116) 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 또는 탄탈륨 질화물 등을 포함할 수 있다. 라이너는 원자 층 증착(ALD), 화학 기상 증착(CVD), 또는 물리 기상 증착(PVD) 등과 같은 컨포멀 퇴적 공정에 의해 퇴적될 수 있다. 일부 실시예에서, 라이너는 접착제 층을 포함할 수 있고, 접착제 층의 적어도 일부는 확산 장벽 층을 형성하도록 처리될 수 있다. 도전성 재료는 텅스텐, 코발트, 루테늄, 알루미늄, 니켈, 구리, 구리 합금, 은, 또는 금 등일 수 있다. 도전성 재료는 ALD, CVD, 또는 PVD 등에 의해 퇴적될 수 있다. 제 2 ILD(114)의 상단 표면들로부터 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 컨택 개구부들(116A) 내의 나머지 라이너 및 도전성 재료는 제 2 소스/드레인 컨택트들(112B)을 형성한다. 컨택 개구부들(116B) 내의 나머지 라이너 및 도전성 재료는 게이트 컨택트들(118)을 형성한다. 제 2 소스/드레인 컨택트들(112B)은 제 1 소스/드레인 컨택트들(112A)에 물리적으로 그리고 전기적으로 연결되고, 게이트 컨택트들(118)은 게이트 전극들(104)에 물리적으로 그리고 전기적으로 연결된다.
제 2 소스/드레인 컨택트들(112B)과 게이트 컨택트들(118)은 상이한 공정들로 형성될 수 있거나, 또는 동일한 공정으로 형성될 수 있다. 또한, 제 2 소스/드레인 컨택트들(112B) 및 게이트 컨택트들(118)은 도 13b 및 도 14b에 의해 도시된 바와 같이 동일한 단면으로 형성될 수 있거나, 또는 도 13a 및 도 14a에 의해 도시된 바와 같이 상이한 단면으로 형성될 수 있으며, 이는 컨택트들의 단락을 방지할 수 있다.
이하에서 더 상세히 논의되는 바와 같이, 제 1 상호접속 구조물(예컨대, 전면 상호접속 구조물)이 기판(50) 위에 형성될 것이다. 그 후, 기판(50)은 제거되고 제 2 상호접속 구조물(예컨대, 후면 상호접속 구조물)로 대체될 것이다. 따라서, 능동 디바이스들의 디바이스 층(120)은 전면 상호접속 구조물과 후면 상호접속 구조물 사이에 형성된다. 전면 및 후면 상호접속 구조물들은 각각 디바이스 층(120)의 나노-FETs에 전기적으로 접속된 도전성 피처들을 포함한다. 전면 상호접속 구조물의 도전성 피처들(예컨대, 금속화 패턴들)(이는 또한 상호접속물들이라고 지칭되기도 함)은 하나 이상의 에피택셜 소스/드레인 영역들(92) 및 게이트 전극들(104)의 전면들에 전기적으로 접속되어, 기능 회로들, 예를 들어, 논리 회로들, 메모리 회로들, 또는 이미지 센서 회로들 등을 형성하게 될 것이다. 후면 상호접속 구조물의 도전성 피처들(예컨대, 전력 레일들)은 하나 이상의 에피택셜 소스/드레인 영역들(92)의 후면들에 전기적으로 접속되어, 기준 전압, 또는 공급 전압 등을 기능 회로들에 제공하게 될 것이다. 또한, 도전성 비아들은 디바이스 층(120)을 통해 형성될 것이며, 전면 상호접속 구조물의 도전성 피처들의 일부를 후면 상호접속 구조물의 도전성 피처들의 일부에 접속할 것이다. 구체적으로, 후면 상호접속 구조물의 도전성 피처(예컨대, 전력 레일)는 전면 상호접속 구조물의 도전성 피처(예컨대, 금속화 패턴들)에 접속되고, 또한 디바이스 층(120)의 하나 이상의 에피택셜 소스/드레인 영역들(92)에 접속된다. 디바이스 층(120)이 나노-FETs를 갖는 것으로 기술되었지만, 다른 실시예들은 상이한 타입의 트랜지스터(예컨대, 평면 FETs, FinFETs, 또는 TFTs 등)를 갖는 디바이스 층(120)을 포함할 수 있다.
도 14b는 각각의 에피택셜 소스/드레인 영역들(92)로 연장되는 제 2 소스/드레인 컨택트(112B)를 도시하지만, 제 2 소스/드레인 컨택트들(112B)은 에피택셜 소스/드레인 영역들(92) 중 특정 영역으로부터 생략될 수 있다. 예를 들어, 이하에서 더 상세히 설명되는 바와 같이, 에피택셜 소스/드레인 영역들(92P)의 서브 세트는 후면 상호접속 구조물의 도전성 피처들(예컨대, 전력 레일들)에 접속된다. 예시된 실시예에서, 이러한 특정 에피택셜 소스/드레인 영역들(92P)의 경우, 제 2 소스/드레인 컨택트들(112B)은 또한, 전력 레일들이 전면 상호접속 구조물의 상부의 도전성 피처들에 접속될 수 있도록 형성된다. 다른 실시예들에서, 이러한 특정 에피택셜 소스/드레인 영역들(92P)의 경우, 제 2 소스/드레인 컨택트들(112B)은 생략될 수 있거나, 또는 전면 상호접속 구조물의 상부의 도전성 피처들에 전기적으로 접속되지 않은 더미 컨택트들일 수 있다.
도 15 내지 도 22는 일부 실시예에 따른 반도체 디바이스들의 제조시의 중간 스테이지들의 다양한 도면들이다. 구체적으로, 나노-FETs를 위한 전면 및 후면 상호접속 구조물들의 제조가 예시된다. 도 15, 도 16, 도 17, 도 18b, 도 19b, 도 20, 도 21, 및 도 22는 도 1의 참조 단면 A-A를 따라 도시된 단면도들이다. 도 18a 및 도 19a는 도 1의 3 차원 뷰와 유사한 3 차원 뷰들을 나타내지만, 제외되는 것은 하나의 게이트 구조물 및 두 개의 핀이 도시된다는 것이다. 도 18a 및 도 19a는 단순화된 3 차원 뷰들이며, 대응하는 도 18b 및 도 19b의 모든 피처들을 도시하지는 않는다. 도 15, 도 16, 도 17, 도 18b, 도 19b, 도 20, 도 21, 및 도 22는 n 타입 영역(50N) 및 p 타입 영역(50P) 모두에 적용 가능할 수 있다. n 타입 영역(50N)과 p 타입 영역(50P)의 구조물들의 차이들(존재하는 경우)은 각 도면과 동반되는 텍스트에 기술되고 있다.
도 15에서, 상호접속 구조물(122)은 디바이스 층(120) 상에, 예컨대, 제 2 ILD(114) 상에 형성된다. 상호접속 구조물(122)은 또한 전면 상호접속 구조물로 지칭될 수 있는데, 그 이유는 기판(50)/디바이스 층(120)의 전면(예컨대, 디바이스 층(120)이 형성되는 기판(50)의 면)에 형성되기 때문이다.
상호접속 구조물(122)은 하나 이상의 적층된 유전체 층들(126) 내에 형성된 하나 이상의 도전성 피처들(124)의 층들을 포함할 수 있다. 유전체 층들(126)의 각각은 로우-k 유전체 재료, 또는 엑스트라 로우-k (extra low-k)(ELK) 유전체 재료 등과 같은 유전체 재료를 포함할 수 있다. 유전체 층들(126)은 CVD, ALD, PVD, 또는 PECVD 등과 같은 적절한 공정을 사용하여 퇴적될 수 있다.
도전성 피처들(124)은 도전성 라인들 및 도전성 라인들의 층들을 상호 접속하는 도전성 비아들을 포함할 수 있다. 도전성 비아들은 도전성 라인들의 층들 사이에 수직 접속들을 제공하기 위해 유전체 층들(126)의 각각을 통해 연장될 수 있다. 도전성 피처들(124)은 임의의 허용 가능한 공정을 통해 형성될 수 있다. 예를 들어, 도전성 피처들(124)은 단일 다마신 공정, 또는 이중 다마신 공정 등과 같은 다마신 공정을 통해 형성될 수 있다. 다마신 공정에서, 각각의 유전체 층(126)은, 도전성 피처들(124)의 원하는 패턴에 대응하는 트렌치들을 형성하기 위한 포토리소그래피 및 에칭 기술들의 조합을 이용하여 패터닝된다. 선택적인 확산 장벽 및/또는 선택적인 접착제 층이 트렌치들 내에 퇴적될 수 있고, 트렌치들은 그 후 도전성 재료로 충전될 수 있다. 장벽 층에 적합한 재료들은 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈륨, 탄탈륨 질화물, 티타늄 산화물, 또는 다른 대안을 포함하고, 도전성 재료에 적합한 재료들은 구리, 은, 금, 텅스텐, 알루미늄, 또는 이들의 조합들 등을 포함한다. 일 실시예에서, 도전성 피처들(124)은 구리 또는 구리 합금의 시드 층을 퇴적하고, 전기 도금에 의해 트렌치들을 충전함으로써 형성될 수 있다. 화학 기계적 평탄화(chemical mechanical planarization)(CMP) 공정 등이 각각의 유전체 층(126)의 표면으로부터 과잉 도전성 재료를 제거하고 후속 처리를 위해 표면을 평탄화하기 위해 사용될 수 있다.
예시된 예에서, 5 개의 층의 도전성 피처들(124) 및 유전체 층들(126)이 예시된다. 그러나, 상호접속 구조물(122)은 임의의 수의 유전체 층들 내에 배치된 임의의 수의 도전성 피처들을 포함할 수 있음을 이해해야 한다. 상호접속 구조물(122)의 도전성 피처들(124)은 기능 회로들을 형성하기 위해 게이트 컨택트들(118) 및 제 2 소스/드레인 컨택트들(112B)에 전기적으로 접속된다. 일부 실시예에서, 상호접속 구조물(122)에 의해 형성된 기능 회로들은 로직 회로들, 메모리 회로들, 또는 이미지 센서 회로들 등을 포함할 수 있다. 제 2 ILD(114), 제 2 소스/드레인 컨택트들(112B), 및 게이트 컨택트들(118)은 또한 상호접속 구조물(122)의 일부, 예를 들어, 상호접속 구조물(122)의 도전성 피처들의 제 1 레벨의 일부로 간주될 수 있다.
도 16에서, 캐리어 기판(130)은 본딩 층들(132A, 132B)(통칭하여 본딩 층(132)으로 지칭됨)에 의해 상호접속 구조물(122)의 상단 표면에 본딩된다. 캐리어 기판(130)은 글래스 캐리어 기판, 세라믹 캐리어 기판, 반도체 기판(예컨대, 실리콘 기판), 또는 웨이퍼(예컨대, 실리콘 웨이퍼) 등일 수 있다. 캐리어 기판(130)은 후속 처리 단계들 동안 및 완성된 디바이스에서 구조적 지지를 제공할 수 있다. 캐리어 기판(130)에는 임의의 능동 또는 수동 디바이스들이 실질적으로 존재하지 않는다.
다양한 실시예에서, 캐리어 기판(130)은 유전체 대 유전체 본딩 등과 같은 적합한 기술을 사용하여 상호접속 구조물(122)에 본딩될 수 있다. 유전체 대 유전체 본딩은 본딩 층들(132A, 132B)을 상호접속 구조물(122) 및 캐리어 기판(130) 상에 각각 퇴적하는 것을 포함할 수 있다. 일부 실시예에서, 본딩 층(132A)은 CVD, ALD, 또는 PVD 등에 의해 퇴적되는 실리콘 산화물(예컨대, 고밀도 플라즈마(high density plasma)(HDP) 산화물 등)을 포함한다. 본딩 층(132B)은 마찬가지로, 예를 들어, CVD, ALD, PVD, 또는 열적 산화 등을 사용하여 본딩하기 전에 형성되는 산화물 층일 수 있다. 본딩 층들(132A, 132B)을 위해 다른 적합한 재료들이 또한 사용될 수 있다.
유전체 대 유전체 본딩 공정은 하나 이상의 본딩 층(132)에 대해 표면 처리(surface treatment)를 적용하는 것을 더 포함할 수 있다. 표면 처리는 플라즈마 처리를 포함할 수 있다. 플라즈마 처리는 진공 환경에서 수행될 수 있다. 플라즈마 처리 후, 표면 처리는 하나 이상의 본딩 층들(132)에 적용될 수 있는 세정 공정(예컨대, 탈이온수 등을 이용한 헹굼(rinse))을 더 포함할 수 있다. 캐리어 기판(130)은 그 후 상호접속 구조물(122)과 정렬되고, 이들 두 개는 상호접속 구조물(122)에 대한 캐리어 기판(130)의 사전 본딩(pre-bonding)을 개시하기 위해 서로에 대해 가압된다. 사전 본딩은 실온(예컨대, 약 20 °C 내지 약 25 °C의 범위)에서 수행될 수 있다. 사전 본딩 후, 예를 들어, 상호접속 구조물(122) 및 캐리어 기판(130)을 약 170 ℃의 온도로 가열함으로써 어닐링 공정이 적용될 수 있다.
도 17에서, 중간 구조물은 기판(50)의 후면이 상방으로 향하도록 뒤집힌다. 기판(50)의 후면은 디바이스 층(120)이 형성되는 기판(50)의 전면과 대향되는 면을 지칭한다. 그 후, 기판(50)은 기판(50)의 후면 부분들을 제거하도록 박형화된다(thinned). 박형화 공정(thinning process)은 평탄화 공정(예컨대, 기계적 연삭, 또는 화학 기계적 연마(chemical mechanical polish)(CMP) 등), 에치백 공정, 또는 이들의 조합들 등을 포함할 수 있다. 박형화 공정은 디바이스 층(120)의 후면에서 STI 영역들(60) 및 핀들(54)의 표면들을 노출시킨다.
유전체 층(128)은 디바이스 층(120)의 후면 위에, 예를 들어, 핀들(54) 및 STI 영역들(60) 위에 퇴적된다. 유전체 층(128)은 디바이스 층(120) 상에 형성되는 상호접속 구조물의 일부이다. 유전체 층(128)은 핀들(54) 및 STI 영역들(60)의 나머지 부분들의 표면들과 물리적으로 접촉할 수 있다. 유전체 층(128)은 제 1 ILD(96)의 동일한 그룹의 후보 재료들로부터 선택된 재료로 형성될 수 있고, 제 1 ILD(96)를 퇴적하기 위한 동일한 그룹의 후보 방법들로부터 선택된 방법을 사용하여 퇴적될 수 있다. 제 1 ILD(96) 및 유전체 층(128)은 동일한 재료로부터 형성될 수 있거나, 또는 상이한 재료들을 포함할 수 있다.
도 18a 및 도 18b에서, 마스크(134)는 유전체 층(128) 위에 형성된다. 마스크(134)는 포토레지스트, 예를 들어, 단일 층 포토레지스트, 이중 층 포토레지스트, 또는 삼중 층 포토레지스트 등으로 형성될 수 있다. 일부 실시예에서, 마스크(134)는 하단 층(예컨대, 하단 반사 방지 코팅(bottom anti-reflective coating)(BARC) 층), 중간 층(예컨대, 질화물, 산화물, 또는 옥시 질화물 등), 및 상단 층(예컨대, 포토레지스트)을 포함하는 삼중 층 마스크이다. 사용되는 마스크의 타입(예컨대, 단일 층 마스크, 이중 층 마스크, 삼중 층 마스크 등)은 마스크(134)를 후속적으로 패터닝하는 데 사용되는 포토리소그래피 공정에 의존할 수 있다. 예를 들어, 극자외선(extreme ultraviolet)(EUV) 리소그래피 공정들에서, 마스크(134)는 단일 층 마스크 또는 이중 층 마스크일 수 있다. 마스크(134)는 스핀 코팅, CVD와 같은 퇴적 공정, 또는 이들의 조합들 등에 의해 형성될 수 있다. 마스크(134)는 후속적으로 형성되는 소스/드레인 컨택트들의 패턴을 갖는 개구부들을 형성하기 위해 허용 가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다.
소스/드레인 컨택 개구부들(136)은 유전체 층(128), 핀들(54), 에피택셜 소스/드레인 영역들(92P), 및 금속-반도체 합금 영역들(108)을 통해 형성된다. 소스/드레인 컨택 개구부들(136)은 허용 가능한 포토리소그래피 및 에칭 기술들을 사용하여, 예를 들어, 마스크(134)를 에칭 마스크로서 사용함으로써 유전체 층(128)에 대해 선택적인(예컨대, 핀들(54)의 재료보다 빠른 레이트로 유전체 층(128)의 재료를 에칭하는) 에칭 공정을 사용하여 유전체 층(128) 내에 초기에 형성될 수 있다. 예를 들어, 소스/드레인 컨택 개구부들(136)은 암모니아(NH3) 및 수소 불화물(HF) 가스를 사용하는 건식 에칭에 의해 유전체 층(128)을 통해 초기에 형성될 수 있다. 그 후, 소스/드레인 컨택 개구부들(136)은 허용 가능한 포토리소그래피 및 에칭 기술들을 사용하여, 예를 들어, 핀들(54)에 대해 선택적인(예컨대, 에피택셜 소스/드레인 영역들(92)의 재료보다 빠른 레이트로 핀들(54)의 재료를 에칭하는) 에칭 공정을 사용하여 핀들(54)을 통해 연장된다. 예를 들어, 소스/드레인 컨택 개구부들(136)은 불소 기반 가스, 예를 들어, 수소 불화물(HF) 가스를 사용하는 건식 에칭에 의해 핀들(54)을 통해 연장될 수 있다. 소스/드레인 컨택 개구부들(136)은 그 후 에피택셜 소스/드레인 영역들(92P) 및 금속-반도체 합금 영역들(108)을 통해 연장되고, 그에 따라, 소스/드레인 컨택 개구부들(136)은 에피택셜 소스/드레인 영역들(92P)의 하부 부분들로 연장되고 제 1 소스/드레인 컨택트들(112A)을 노출시킨다. 예를 들어, 소스/드레인 컨택 개구부들(136)은 염소(Cl2) 가스, 수소 브롬화물(HBr) 가스, 및 산소(O2) 가스를 사용하는 건식 에칭에 의해 에피택셜 소스/드레인 영역들(92P) 및 금속-반도체 합금 영역들(108)을 통해 연장될 수 있다. 예시된 실시예에서, 소스/드레인 컨택 개구부들(136)을 패터닝할 때 제 1 소스/드레인 컨택트들(112A)의 에칭은 실질적으로 발생하지 않는다. 다른 실시예에서, 소스/드레인 컨택 개구부들(136)은 또한 제 1 소스/드레인 컨택트들(112A) 내로 연장될 수 있다.
마스크(134)는 소스/드레인 컨택 개구부들(136)의 패터닝 동안 또는 그 후에 제거될 수 있다. 예를 들어, 마스크(134)는 유전체 층(128), 핀들(54), 에피택셜 소스/드레인 영역들(92P), 또는 금속-반도체 합금 영역들(108)을 패터닝하는 데 사용되는 에칭 공정들에 의해 제거될 수 있다. 다른 실시예에서, 마스크(134)는 소스/드레인 컨택 개구부들(136)의 패터닝 후에, 예를 들어, 허용 가능한 애싱 공정에 의해 제거된다.
형성 후, 소스/드레인 컨택 개구부들(136)은 에피택셜 소스/드레인 영역들(92P)의 하부 부분들 내로 거리(D3)만큼 연장된다. 일부 실시예에서, 거리(D3)는 에피택셜 소스/드레인 영역들(92P)의 높이(H1)(도 7b 참조)의 약 절반이다. 거리(D2)(도 11b 참조) 및 거리(D3)의 합은 높이(H1)와 같다. 즉, 거리(D2) 및 거리(D3)는 같을 수 있다. 다른 실시예에서, 거리(D2) 및 거리(D3)는 유사하지 않으며; 예를 들어, 거리(D2)는 거리(D3)보다 크거나 작을 수 있다. 소스/드레인 컨택 개구부들(136)이 에피택셜 소스/드레인 영역들(92P)의 하부 부분들 내로 원하는 거리(D3)만큼 연장된 후, 소스/드레인 컨택 개구부들(136)의 에칭을 정지시키는 데 시간 설정된 에칭 공정들이 사용될 수 있다. 예를 들어, 위에서 기술된 에칭제들이 에피택셜 소스/드레인 영역들(92P)을 에칭하는 데 사용되는 경우, 에칭은 약 50 초 내지 약 200 초 범위의 지속 시간 동안 수행될 수 있으며, 이는 소스/드레인 컨택 개구부들(136)이 에피택셜 소스/드레인 영역들(92P)의 하부 부분들 내로 약 15 nm 내지 약 60 nm 범위의 거리(D3)만큼 연장되게 할 수 있다.
도 19a 및 도 19b에서, 금속-반도체 합금 영역들(138)은 소스/드레인 컨택 개구부들(136) 내에, 예를 들어, 소스/드레인 컨택 개구부들(136)에 의해 노출되는 에피택셜 소스/드레인 영역들(92P)의 부분들 상에 형성된다. 금속-반도체 합금 영역들(138)은 금속 실리사이드(예컨대, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등)로 형성된 실리사이드 영역들, 금속 게르마나이드(metal germanide)(예컨대, 티타늄 게르마나이드, 코발트 게르마나이드, 니켈 게르마나이드 등)로 형성된 게르마나이드 영역들, 금속 실리사이드 및 금속 게르마나이드로 형성된 실리콘-게르마나이드 영역들 등일 수 있다. 금속-반도체 합금 영역들(138)은 소스/드레인 컨택 개구부들(136) 내에 금속을 퇴적한 다음 열적 어닐링 공정을 수행함으로써 형성될 수 있다. 금속은, 예를 들어, 니켈, 코발트, 티타늄, 탄탈륨, 백금, 텅스텐, 다른 귀금속들, 다른 내화 금속들, 희토류 금속들 또는 그 합금들과 같이, 저 저항 금속-반도체 합금을 형성하기 위해 에피택셜 소스/드레인 영역들(92P)의 반도체 재료들(예컨대, 실리콘, 실리콘 게르마늄, 게르마늄 등)과 반응할 수 있는 임의의 금속일 수 있다. 금속은 ALD, CVD, 또는 PVD 등과 같은 퇴적 공정에 의해 퇴적될 수 있다. 일 실시예에서, 금속-반도체 합금 영역들(138)은 티타늄-실리콘으로 형성된 실리사이드 영역들이다. 열적 어닐링 공정 후, 습식 세정과 같은 세정 공정이 소스/드레인 컨택 개구부들(136)로부터, 예를 들어, 제 1 소스/드레인 컨택트들(112A) 및 STI 영역들(60)의 표면들로부터 임의의 잔류 금속을 제거하기 위해 수행될 수 있다. 금속-반도체 합금 영역들(108, 138)이 별도의 영역들로 도시되어 있지만, 일부 실시예에서 금속-반도체 합금 영역들(108, 138)은 형성 중에 병합되어 그들 사이에 구별 가능한 계면이 존재하지 않을 수 있다는 것을 이해해야 한다.
제 3 소스/드레인 컨택트들(112C)이 소스/드레인 컨택 개구부들(136) 내에 형성된다. 확산 장벽 층, 또는 접착제 층 등과 같은 라이너, 및 도전성 재료가 소스/드레인 컨택 개구부들(136) 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 또는 탄탈륨 질화물 등을 포함할 수 있다. 라이너는 원자 층 증착(ALD), 화학 기상 증착(CVD), 또는 물리 기상 증착(PVD) 등과 같은 컨포멀 퇴적 공정에 의해 퇴적될 수 있다. 일부 실시예에서, 라이너는 접착제 층을 포함할 수 있고, 접착제 층의 적어도 일부는 확산 장벽 층을 형성하도록 처리될 수 있다. 도전성 재료는 텅스텐, 코발트, 루테늄, 알루미늄, 니켈, 구리, 구리 합금, 은, 또는 금 등일 수 있다. 도전성 재료는 ALD, CVD, 또는 PVD 등에 의해 퇴적될 수 있다. 유전체 층(128)의 상단 표면으로부터 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 소스/드레인 컨택 개구부들(136) 내의 나머지 라이너 및 도전성 재료는 제 3 소스/드레인 컨택트들(112C)을 형성한다. 제 3 소스/드레인 컨택트들(112C)은 제 1 소스/드레인 컨택트들(112A)에 물리적으로 그리고 전기적으로 연결된다. 제 3 소스/드레인 컨택트들(112C) 및 유전체 층(128)의 상단 표면들은 (공정 변동 내에서) 동일 평면에 있다.
형성 후, 제 3 소스/드레인 컨택트들(112C)은 소스/드레인 컨택트 개구부들(136)과 유사한 치수들을 갖는다. 제 3 소스/드레인 컨택트들(112C)은 에피택셜 소스/드레인 영역들(92)의 하부 부분들 내로 거리(D3)(도 18b 참조)만큼 연장되며, 높이(H3)를 갖는다. 높이(H3)는 약 25 nm 내지 약 70 nm 범위일 수 있다. 거리(D3)가 높이(H1)(도 7b 참조)의 약 절반인 실시예들에서, 높이(H3)는 높이(H1)의 약 절반보다 더 크다.
도 20에서, 유전체 층(142) 및 도전성 피처들(144)은 유전체 층(128) 및 제 3 소스/드레인 컨택트들(112C) 위에 형성된다. 유전체 층(142) 및 도전성 피처들(144)은 또한 디바이스 층(120) 상에 형성되는 상호접속 구조물의 일부이다. 유전체 층(142)은 제 1 ILD(96)의 동일한 그룹의 후보 재료들로부터 선택된 재료로 형성될 수 있고, 제 1 ILD(96)를 퇴적하기 위한 동일한 그룹의 후보 방법들로부터 선택된 방법을 사용하여 퇴적될 수 있다. 제 1 ILD(96) 및 유전체 층(142)은 동일한 재료로부터 형성될 수 있거나, 또는 상이한 재료들을 포함할 수 있다.
도전성 피처들(144)은 유전체 층(142) 내에 형성되고, 도전성 라인들일 수 있다. 도전성 피처들(144)을 형성하는 것은, 예를 들어, 포토리소그래피 및 에칭 공정들의 조합을 사용하여 유전체 층(142) 내에 리세스들을 패터닝하는 것을 포함할 수 있다. 유전체 층(142) 내의 리세스들의 패턴은 도전성 피처들(144)의 패턴에 대응할 수 있다. 그 후, 도전성 피처들(144)은 리세스들 내에 도전성 재료를 퇴적함으로써 형성된다. 일부 실시예에서, 도전성 피처들(144)은 금속 층을 포함하며, 이는 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있다. 일부 실시예에서, 도전성 라인들(144)은 구리, 알루미늄, 코발트, 텅스텐, 티타늄, 탄탈륨, 또는 루테늄 등을 포함한다. 선택적인 확산 장벽 및/또는 선택적인 접착제 층은 리세스들을 도전성 재료로 충전하기 전에 퇴적될 수 있다. 장벽 층/접착제 층에 적합한 재료들은 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈륨, 탄탈륨 질화물, 또는 티타늄 산화물 등을 포함한다. 도전성 피처들(144)은, 예를 들어, CVD, ALD, PVD, 또는 도금 등을 사용하여 형성될 수 있다. 도전성 피처들(144)은 제 3 소스/드레인 컨택들(112C) 및 금속-반도체 합금 영역들(138)을 통해 에피택셜 소스/드레인 영역들(92P)에 전기적으로 연결된다. 평탄화 공정(예컨대, CMP, 연삭, 또는 에치백 등)은 유전체 층(142) 위에 형성된 도전성 피처들(144)의 과잉 부분들을 제거하도록 수행될 수 있다.
도전성 피처들(144)의 일부 또는 모두는 전력 레일들(144)이며, 이는 에피택셜 소스/드레인 영역들(92P)을 기준 전압, 또는 공급 전압 등에 전기적으로 연결하는 도전성 라인들이다. 전력 레일들(144P)을 디바이스 층(120)의 전면이 아닌 디바이스 층(120)의 후면에 배치하면, 이점이 달성될 수 있다. 예를 들어, 나노-FETs의 게이트 밀도 및/또는 상호접속 구조물(122)의 상호접속 밀도가 증가될 수 있다. 또한, 디바이스 층(120)의 후면은 보다 확장된 전력 레일들을 수용하여, 저항을 감소시키고 나노-FETs로의 전력 전달의 효율성을 높일 수 있다. 예를 들어, 도전성 피처들(144)의 폭은 상호접속 구조물(122)의 제 1 레벨 도전성 라인(예컨대, 도 15의 도전성 라인(124A))의 폭의 적어도 두 배일 수 있다.
제 1 소스/드레인 컨택트들(112A) 및 제 3 소스/드레인 컨택트들(112C)은 도전성 비아들(148)을 형성하며, 이는 전력 레일 비아들로 지칭될 수 있다. 각각의 전력 레일 비아는 제 1 소스/드레인 컨택트(112A) 및 제 3 소스/드레인 컨택트(112C)를 포함한다. 도전성 비아들(148)의 전체 높이는 높이(H2)(도 12b 참조)와 높이(H3)(도 19b 참조)의 합과 같다. 도전성 비아들(148)은 디바이스 층(120)을 통해 연장되고, 상호접속 구조물(122)의 도전성 피처들(예컨대, 금속화 패턴들)을 상호접속 구조물(150)의 도전성 피처들(예컨대, 전력 레일들(144P))에 접속한다. 따라서, 기준 전압, 공급 전압 등은 도전성 비아들(148)에 의해 에피택셜 소스/드레인 영역들(92P) 및 상호접속 구조물(122) 모두에 전기적으로 접속될 수 있다. 반도체 피처들(예컨대, 에피택셜 소스/드레인 영역들(92P))이 아닌 도전성 피처들(예컨대, 도전성 비아들(148))에 의해 전력 레일들(144P)을 상호접속 구조물(122)에 접속하면 이점들이 달성될 수 있다. 예를 들어, 도전성 피처들은 반도체성 피처들보다 낮은 저항을 가지며, 이는 상호접속 구조물들(122, 150) 사이의 로컬 상호접속의 성능이 개선될 수 있게 한다. 또한, 도전성 비아들(148)은 또한 전력 레일 접속이 요구되는 에피택셜 소스/드레인 영역들(92P)에 물리적으로 그리고 전기적으로 연결된다. 이 실시예에서, 금속-반도체 합금 영역들(108, 138)은 에피택셜 소스/드레인 영역들(92P)을 통해 연장되는 도전성 비아들(148)의 부분들을 둘러싸고 이 부분들에 연결된다. 도전성 비아들(148)이 에피택셜 소스/드레인 영역들(92P)을 통해 연장되기 때문에, 에피택셜 소스/드레인 영역들(92P)의 에피택셜 재료를 가로 지르는 전압 강하는 동작 중에 회피될 수 있고, 이에 따라 나노-FETs의 기생 캐패시턴스를 감소시킬 수 있다. 최종적으로, 에피택셜 소스/드레인 영역들(92P)을 전력 레일들(144P)에 접속하고 또한 상호접속 구조물들(122, 150) 사이의 로컬 상호접속을 제공하는 데 동일한 도전성 피처들이 사용될 수 있으며, 따라서 상호접속 구조물(150) 내의 도전성 피처들의 수량을 감소시킬 수 있다.
도 21에서, 상호접속 구조물(150)의 나머지 부분들은 디바이스 층(120)의 후면에, 예를 들어, 유전체 층(142) 및 도전성 피처들(144) 위에 형성된다. 상호접속 구조물(150)은 또한 디바이스 층(120)의 후면에 형성되기 때문에 후면 상호접속 구조물이라고 지칭될 수 있다. 상호접속 구조물(150)의 나머지 부분들은 상호접속 구조물(122)과 유사할 수 있다. 예를 들어, 상호접속 구조물(150)은 상호접속 구조물(122)과 유사한 재료들을 포함할 수 있고, 유사한 공정들을 사용하여 형성될 수 있다. 특히, 상호접속 구조물(150)은 적층된 유전체 층들(152) 내에 형성된 도전성 피처들(154)의 적층된 층들을 포함할 수 있다. 도전성 피처들(154)은 (예컨대, 후속적으로 형성되는 컨택 패드들 및 외부 커넥터들로 그리고 이들로부터의 라우팅을 위한) 라우팅 라인들을 포함할 수 있다. 도전성 피처들(154)은 도전성 라인들의 적층된 층들 사이에 수직 상호접속을 제공하기 위해 유전체 층들(152)에서 연장되는 도전성 비아들을 더 포함할 수 있다. 따라서 상호접속 구조물(150)은 유전체 층들(128, 142, 152) 및 도전성 피처들(144, 154)을 포함한다.
일부 실시예에서, 상호접속 구조물(150)의 도전성 피처들은 상호접속 구조물(150) 내에 저항기들, 캐패시터들, 또는 인덕터들 등과 같은 하나 이상의 매립된 수동 디바이스들을 포함하도록 추가로 패터닝될 수 있다. 매립된 수동 디바이스들은 디바이스 층(120)의 후면에 회로들(예컨대, 전력 회로들)을 제공하도록 도전성 피처들(144, 154)(예컨대, 전력 레일들(144P)과 통합될 수 있다.
도 22에서, 패시베이션 층(160), UBMs(162), 및 외부 커넥터들(164)이 상호접속 구조물(150) 위에 형성된다. 패시베이션 층(160)은 PBO, 폴리이미드, 또는 BCB 등과 같은 폴리머들을 포함할 수 있다. 대안적으로, 패시베이션 층(160)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 옥시 질화물 등과 같은 비 유기 유전체 재료들(non-organic dielectric materials)을 포함할 수 있다. 패시베이션 층(160)은, 예를 들어, CVD, PVD, 또는 ALD 등에 의해 퇴적될 수 있다.
UBMs(162)은 패시베이션 층(160)을 통해 상호접속 구조물(150)의 도전성 피처들(154)에 형성되고, 외부 커넥터들(164)은 UBMs(162) 상에 형성된다. UBMs(162)은 도금 공정 등에 의해 형성되는 구리, 니켈, 또는 금 등의 하나 이상의 층을 포함할 수 있다. 외부 커넥터들(164)(예컨대, 솔더 볼들)이 UBMs(162) 상에 형성된다. 외부 커넥터들(164)의 형성은 UBMs(162)의 노출된 부분들 상에 솔더 볼들을 배치한 다음 솔더 볼들을 리플로우(reflowing)하는 것을 포함할 수 있다. 대안적인 실시예들에서, 외부 커넥터들(164)의 형성은 최상단 도전성 피처들(154) 위에 솔더 영역들을 형성하기 위해 도금 단계를 수행한 다음 솔더 영역들을 리플로우하는 것을 포함한다. 다른 실시예에서, 외부 커넥터들(164)은 마이크로범프들과 같이, 실질적으로 수직 측벽들을 갖는 금속 커넥터들이다. UBMs(162) 및 외부 커넥터들(164)은 다른 전기 컴포넌트들, 예를 들어, 다른 디바이스 다이들, 재배선 구조물들, 인쇄 회로 보드들(printed circuit boards)(PCBs), 또는 마더보드들 등에 입력/출력 커넥션들을 제공하는 데 사용될 수 있다. UBMs(162) 및 외부 커넥터들(164)은 또한 디바이스 층(120)의 나노-FETs에 신호, 기준 전압, 공급 전압, 및/또는 접지 커넥션들을 제공할 수 있는 후면 입력/출력 패드들로 지칭될 수 있다.
도 23a 내지 도 31은 일부 다른 실시예에 따른 반도체 디바이스들의 제조시의 중간 스테이지들의 다양한 도면들이다. 구체적으로, 나노-FETs를 위한 전면 및 후면 상호접속 구조물들의 제조가 예시된다. 도 23a, 도 24a, 도 25a, 도 26a, 도 27a, 도 28a, 도 29a, 및 도 30a는 도 1의 3 차원 뷰와 유사한 3 차원 뷰들을 나타내지만, 제외되는 것은 2 개의 게이트 구조물 및 2 개의 핀이 도시된다는 것이다. 도 23b, 도 24b, 도 25b, 도 26b, 도 27b, 도 28b, 도 29b, 도 30b, 및 도 31은 도 1의 참조 단면 A-A를 따라 도시된 단면도들이다. 도 23a, 도 24a, 도 25a, 도 26a, 도 27a, 도 28a, 도 29a, 및 도 30a는 단순화된 3 차원 뷰들이며, 대응하는 도 23b, 도 24b, 도 25b, 도 26b, 도 27b, 도 28b, 도 29b, 및 도 30b의 모든 피처들을 도시하는 것은 아니다. 도 23b, 도 24b, 도 25b, 도 26b, 도 27b, 도 28b, 도 29b, 도 30b, 및 도 31은 n 타입 영역(50N)과 p 타입 영역(50P) 모두에 적용될 수 있다. n 타입 영역(50N)과 p 타입 영역(50P)의 구조물들의 차이들(존재하는 경우)은 각 도면과 동반되는 텍스트에 기술되고 있다.
도 23a 및 도 23b에서, 도 10a 및 도 10b와 관련하여 기술된 것과 유사한 구조물이 획득된다.
도 24a 및 도 24b에서, 하나 이상의 게이트 구조물들(100)이 제거되고 유전체 피처들(172)로 대체된다. 일부 실시예에서, 대체된 게이트 구조물들(100)은 메모리 셀의 단부들에 있는 게이트 구조물들(100), 예를 들어, 핀들(54)의 단부들에 있는 게이트 구조물들(100)이다. 대체된 게이트 구조물들(100)은 전력 레일들에 연결될 인접한 에피택셜 소스/드레인 영역들(92P)이다. 원하는 게이트 구조물들(100)은 허용 가능한 포토리소그래피 및 에칭 기술들로 제거되어 개구부들을 형성할 수 있다. 그 후 개구부들 내에는 유전체 피처들(172)이 형성된다. 유전체 피처들(172)은 유전체 재료, 예를 들어, 실리콘 산화물, 또는 실리콘 질화물 등으로 형성될 수 있다. 유전체 피처들(172)은 나머지 게이트 구조물들(100) 위에 유전체 재료를 퇴적하고, 이어서 유전체 피처들(172) 및 나머지 게이트 구조물들(100)의 상단 표면들이 (공정 변동 내에서) 동일 평면이 되도록 유전체 재료를 평탄화함으로써 형성될 수 있다. 따라서 유전체 피처들(172)은 대체된 게이트 구조물들(100)에 의해 둘러싸인 나노구조물들(56B)을 둘러싼다.
도 25a 및 도 25b에서, 소스/드레인 컨택 개구부들(106)은 제 1 ILD(96) 및 CESL(94)을 통해 형성된다. 이 실시예에서, 소스/드레인 컨택 개구부들의 제 1 서브 세트(106P)(예컨대, 전력 레일 비아들을 형성하는 데 사용될 것들)는 또한 유전체 피처들(172), 내부 스페이서들(84), 게이트 스페이서들(80), 및 제 2 나노구조물들(56B)을 통해 형성되어, 에피택셜 소스/드레인 영역들(92P)의 측벽들을 노출시킨다. 소스/드레인 컨택 개구부들의 제 2 서브 세트(106R)(예컨대, 전력 레일 비아들을 형성하는 데 사용되지 않는 것들)는 유전체 피처들(172), 내부 스페이서들(84), 게이트 스페이서들(80), 또는 제 2 나노구조물들(56B)을 통해 연장되지는 않는다.
소스/드레인 컨택 개구부들(106R, 106P)은 다수의 포토리소그래피 및 에칭 기술들에 의해 형성될 수 있다. 소스/드레인 컨택 개구부들(106R, 106P)은 허용 가능한 포토리소그래피 및 에칭 기술들을 사용하여, 예를 들어, 제 1 ILD(96)에 대해 선택적인(예컨대, CESL(94)의 재료보다 빠른 레이트로 제 1 ILD(96)의 재료를 에칭하는) 에칭 공정을 사용하여 제 1 ILD(96) 내에 초기에 형성될 수 있다. 예를 들어, 소스/드레인 컨택 개구부들(106R, 106P)은 암모니아(NH3) 및 수소 불화물(HF) 가스를 사용하는 건식 에칭에 의해 제 1 ILD(96)를 통해 초기에 형성될 수 있다. 그 후, 소스/드레인 컨택 개구부들(106R, 106P)은 허용 가능한 포토리소그래피 및 에칭 기술들을 사용하여, 예를 들어, CESL(94)에 대해 선택적인(예컨대, 에피택셜 소스/드레인 영역들(92)의 재료보다 빠른 레이트로 CESL(94)의 재료를 에칭하는) 에칭 공정을 사용하여 CESL(94)을 통해 연장된다. 예를 들어, 소스/드레인 컨택 개구부들(106R, 106P)은 불소 기반 가스(예컨대, C4F6) 및 수소(H2) 또는 산소(O2) 가스를 사용하는 건식 에칭에 의해 CESL(94)을 통해 연장될 수 있다. 소스/드레인 컨택 개구부들(106R)은 그 후, 예를 들어, 소스/드레인 컨택 개구부들(106R) 위에 포토레지스트를 형성함으로써 마스킹된다. 소스/드레인 컨택 개구부들(106P)은 그 후 허용 가능한 포토리소그래피 및 에칭 기술들을 사용하여, 예를 들어, 유전체 피처들(172), 내부 스페이서들(84), 게이트 스페이서들(80), 및 제 2 나노구조물들(56B)에 대해 선택적인(예컨대, 에피택셜 소스/드레인 영역들(92)의 재료보다 빠른 레이트로 유전체 피처들(172), 내부 스페이서들(84), 게이트 스페이서들(80), 및 제 2 나노구조물들(56B)의 재료들을 에칭하는) 에칭 공정을 사용하여 유전체 피처들(172), 내부 스페이서들(84), 게이트 스페이서들(80), 및 제 2 나노구조물들(56B)을 통해 연장된다. 예를 들어, 소스/드레인 컨택 개구부들(106P)은 불소 기반 가스(예컨대, C4F6) 및 수소(H2) 또는 산소(O2) 가스를 사용하는 건식 에칭에 의해 유전체 피처들(172), 내부 스페이서들(84), 게이트 스페이서들(80), 및 제 2 나노구조물들(56B)을 통해 연장될 수 있다. 소스/드레인 컨택 개구부들(82)은 도 25a에 도시된 바와 같이, 핀들(54) 내로 연장되지 않을 수 있거나, 또는 도 25b에 도시된 바와 같이, 핀들(54) 내로 연장되도록 형성될 수도 있다.
형성 후에, 소스/드레인 컨택 개구부들(106R, 106P)은 에피택셜 소스/드레인 영역들(92) 내로, 예를 들어, 에피택셜 소스/드레인 영역들(92)의 상부 부분들 내로 거리(D4)만큼 부분적으로 연장된다. 일부 실시예에서, 거리(D4)는 에피택셜 소스/드레인 영역들(92)의 높이(H1)(도 7b 참조)의 약 절반 미만이다. 소스/드레인 컨택 개구부들(106R, 106P)이 에피택셜 소스/드레인 영역들(92)의 상부 부분들 내로 원하는 거리(D4)만큼 연장된 후, 소스/드레인 컨택 개구부들(106R, 106P)의 에칭을 정지시키는 데 시간 설정된 에칭 공정들이 사용될 수 있다. 예를 들어, 위에서 기술된 에칭제들이 에피택셜 소스/드레인 영역들(92)을 에칭하는 데 사용되는 경우, 에칭은 약 10 초 내지 약 40 초 범위의 지속 시간 동안 수행될 수 있으며, 이는 소스/드레인 컨택 개구부들(136)이 에피택셜 소스/드레인 영역들(92P)의 상부 부분들 내로 약 2 nm 내지 약 10 nm 범위의 거리(D4)만큼 연장되게 할 수 있다. 소스/드레인 컨택 개구부들(106R)은 약 10 nm 내지 약 30 nm의 범위일 수 있는 폭(W1)으로 형성될 수 있다.
확장된 후, 소스/드레인 컨택 개구부들(106P)은 중간 구조물 내로 거리(D5)만큼 연장된다. 일부 실시예에서, 거리(D5)는 에피택셜 소스/드레인 영역들(92)의 높이(H1)보다 크다. 소스/드레인 컨택 개구부들(106P)이 중간 구조물 내로 원하는 거리(D5)만큼 연장된 후, 소스/드레인 컨택 개구부들(106P)의 에칭을 정지시키는 데 시간 설정된 에칭 공정들이 사용될 수 있다. 예를 들어, 위에서 기술된 에칭제들이 유전체 피처들(172), 내부 스페이서들(84), 게이트 스페이서들(80), 및 제 2 나노구조물들(56B)을 에칭하는 데 사용되는 경우, 에칭은 약 140 초 내지 약 400 초 범위의 지속 시간 동안 수행될 수 있으며, 이는 소스/드레인 컨택 개구부들(136P)이 중간 구조물 내로 약 40 nm 내지 약 120 nm 범위의 거리(D5)만큼 연장되게 할 수 있다. 소스/드레인 컨택 개구부들(106R)의 상부 부분(예컨대, 에피택셜 소스/드레인 영역들(92P) 위의 상부 부분들)은 또한 폭(W2)으로 확장될 수 있으며, 폭(W2)은 약 10 nm 내지 약 50 nm의 범위일 수 있으며, 폭(W1)보다 크다. 소스/드레인 컨택 개구부들(106R)의 하부 부분(예컨대, 에피택셜 소스/드레인 영역들(92P)에 인접한 하부 부분들)은 폭(W3)으로 형성될 수 있고, 폭(W3)은 약 10 nm 내지 약 30 nm의 범위일 수 있으며, 폭(W2)보다 작다.
금속-반도체 합금 영역들(108)은 그 후 소스/드레인 컨택 개구부들(106) 내에, 예를 들어, 소스/드레인 컨택 개구부들(106)에 의해 노출되는 에피택셜 소스/드레인 영역들(92)의 부분들 상에 형성된다. 이 실시예에서, 금속-반도체 합금 영역들(108)은 에피택셜 소스/드레인 영역들(92P)의 노출된 측벽들을 따라 연장된다. 금속-반도체 합금 영역들(108)은 도 11a 및 도 11b와 관련하여 기술된 것과 유사한 방식으로 형성될 수 있다.
도 26a 및 도 26b에서, 제 1 소스/드레인 컨택트들(112A)이 소스/드레인 컨택 개구부들(106) 내에 형성된다. 제 1 소스/드레인 컨택트들(112A)은 도 12a 및 도 12b와 관련하여 기술된 것과 유사한 방식으로 형성될 수 있다. 이 실시예에서, 제 1 소스/드레인 컨택트들(112AP)의 서브 세트, 예를 들어, 소스/드레인 컨택 개구부들(106P) 내에 형성된 것들은, 에피택셜 소스/드레인 영역들(92P)의 측벽들 및 상단 표면들을 따라 연장되어 이들과 접촉한다.
형성 후, 제 1 소스/드레인 컨택트들(112A)은 소스/드레인 컨택트 개구부들(106)과 유사한 치수들을 갖는다. 제 1 소스/드레인 컨택트들(112A)은 에피택셜 소스/드레인 영역들(92)의 상부 부분들 내로 거리(D4)(도 25b 참조)만큼 연장되며, 에피택셜 소스/드레인 영역들(92) 위의 제 1 소스/드레인 컨택트들(112A)의 부분들은 약 2 nm 내지 약 10 nm 범위의 높이를 갖는다.
도 27a 및 도 27b에서, 제 2 ILD(114)는 제 1 ILD(96), 게이트 전극들(104), 및 제 1 소스/드레인 컨택트들(112A) 위에 퇴적된다. 그 후, 컨택 개구부들(116)이 제 2 ILD(114) 내에 형성된다. 제 2 ILD(114) 및 컨택 개구부들(116)은 도 13a 및 도 13b와 관련하여 기술된 것과 유사한 방식으로 형성될 수 있다.
도 28a 및 도 28b에서, 제 2 소스/드레인 컨택트들(112B) 및 게이트 컨택트들(118)은 제 2 ILD(114)를 통해 연장하여 형성된다. 제 2 소스/드레인 컨택트들(112B) 및 게이트 컨택트들(118)은 도 14a 및 도 14b와 관련하여 기술된 것과 유사한 방식으로 형성될 수 있다. 위에 언급된 바와 같이, 제 2 소스/드레인 컨택트들(112B) 및 게이트 컨택트들(118)은 도 27b 및 도 28b에 도시된 바와 같이 동일한 단면으로 형성될 수 있거나, 또는 도 27a 및 도 28a에 도시된 바와 같이 상이한 단면으로 형성될 수 있다.
도 29a 및 도 29b에서, 중간 구조물은 도 15 내지 도 17과 관련하여 기술된 것과 유사한 방식으로 처리될 수 있다. 예를 들어, 상호접속 구조물(122)이 형성될 수 있고, 그 구조물은 뒤집힐 수 있으며, 그리고 기판(50)은 유전체 층(128)으로 대체될 수 있다. 소스/드레인 컨택 개구부들(136)은 그 후 유전체 층(128) 및 핀들(54)을 통해 형성된다. 소스/드레인 컨택 개구부들(136)은 또한 에피택셜 소스/드레인 영역들(92P)의 하부 부분들 내로 연장될 수 있다. 소스/드레인 컨택 개구부들(136)은, 예를 들어, 마스크(134)를 에칭 마스크로서 사용함으로써 도 18a 및 도 18b과 관련하여 기술된 것과 유사한 방식으로 형성될 수 있다. 이 실시예에서, 소스/드레인 컨택 개구부들(136)은 에피택셜 소스/드레인 영역들(92P)을 통하도록 형성되지는 않지만, 에피택셜 소스/드레인 영역들(92P)의 하부 부분들 내로 부분적으로만 연장된다. 소스/드레인 컨택 개구부들(136)이 에피택셜 소스/드레인 영역들(92P)의 하부 부분들 내로 원하는 거리(D6)만큼 연장된 후, 소스/드레인 컨택 개구부들(136)의 에칭을 정지시키는 데 시간 설정된 에칭 공정들이 사용될 수 있다. 예를 들어, 도 18a 및 도 18b과 관련하여 기술된 에칭제들이 소스/드레인 컨택 개구부들(136)을 에칭하는 데 사용되는 경우, 에칭은 약 90 초 내지 약 240 초 범위의 지속 시간 동안 수행될 수 있으며, 이는 소스/드레인 컨택 개구부들(136)이 에피택셜 소스/드레인 영역들(92P)의 하부 부분들 내로 약 2 nm 내지 약 10 nm 범위의 거리(D6)만큼 연장되게 할 수 있다. 소스/드레인 컨택 개구부들(136)은 약 10 nm 내지 약 50 nm의 범위일 수 있는 폭(W3)으로 형성될 수 있다.
도 30a 및 도 30b에서, 금속-반도체 합금 영역들(138)은 소스/드레인 컨택 개구부들(136) 내에, 예를 들어, 소스/드레인 컨택 개구부들(136)에 의해 노출되는 에피택셜 소스/드레인 영역들(92P)의 부분들 상에 형성된다. 금속-반도체 합금 영역들(138)은 도 19a 및 도 19b와 관련하여 기술된 것과 유사한 방식으로 형성될 수 있다. 일부 실시예에서, 금속-반도체 합금 영역들(138)은 에피택셜 소스/드레인 영역들(92P)의 측벽들을 따라 연장되는 금속-반도체 합금 영역들(108)의 부분들에 물리적으로 연결되는 곡선 층들이다. 금속-반도체 합금 영역들(108, 138)이 별도의 영역들로 도시되어 있지만, 일부 실시예에서 금속-반도체 합금 영역들(108, 138)은 형성 중에 병합되어 그들 사이에 구별 가능한 계면이 존재하지 않을 수 있다는 것을 이해해야 한다.
제 3 소스/드레인 컨택트들(112C)이 그 후 소스/드레인 컨택 개구부들(136) 내에 형성된다. 제 3 소스/드레인 컨택트들(112C)은 도 19a 및 도 19b와 관련하여 기술된 것과 유사한 방식으로 형성될 수 있다. 이 실시예에서, 제 3 소스/드레인 컨택트들(112C)은 제 1 소스/드레인 컨택트들(112AP) 상의 부분들, 및 에피택셜 소스/드레인 영역들(92P)의 하부 부분들 내로 연장되는 부분들을 갖는다. 따라서, 제 3 소스/드레인 컨택 개구부들(112C)은 에피택셜 소스/드레인 영역들(92P)의 하단 표면들을 따라 연장되고 이들 하단 표면들과 접촉한다. 형성 후, 제 3 소스/드레인 컨택트들(112C)은 소스/드레인 컨택트 개구부들(136)과 유사한 치수들을 갖는다. 제 1 소스/드레인 컨택트들(112AP) 및 제 3 소스/드레인 컨택트들(112C)은 도전성 비아들(148)을 형성하며, 이는 전력 레일 비아들로 지칭될 수 있다. 이 실시예에서, 금속-반도체 합금 영역들(108, 138)은 각각의 도전성 비아(148)와 각각의 에피택셜 소스/드레인 영역(92P)의 각각의 상단 표면, 측벽, 및 하단 표면 사이에 배치된다.
도 31에서, 상호접속 구조물(150)의 나머지 부분들은 디바이스 층(120) 후면에 형성된다. 상호접속 구조물(150)의 나머지 부분들은 도 20 및 도 21과 관련하여 기술된 것과 유사한 방식으로 형성될 수 있다. 상호접속 구조물(150)은 도전성 비아들(148)에 접속되는 전력 레일들(144P)을 포함한다.
패시베이션 층(160), UBMs(162), 및 외부 커넥터들(164)이 그 후 상호접속 구조물(150) 위에 형성된다. 패시베이션 층(160), UBMs(162), 및 외부 커넥터들(164)은 도 22와 관련하여 기술된 것과 유사한 방식으로 형성될 수 있다.
도 32a 내지 도 40은 일부 다른 실시예에 따른 반도체 디바이스들의 제조시의 중간 스테이지들의 다양한 도면들이다. 구체적으로, 나노-FETs를 위한 전면 및 후면 상호접속 구조물들의 제조가 예시된다. 도 32a, 도 33a, 도 34a, 도 35a, 도 36a, 도 37a, 도 38a, 및 도 39a는 도 1의 3 차원 뷰와 유사한 3 차원 뷰들을 나타내지만, 제외되는 것은 2 개의 게이트 구조물 및 2 개의 핀이 도시된다는 것이다. 도 32b, 도 33b, 도 34b, 도 35b, 도 36b, 도 37b, 도 38b, 도 39b, 및 도 40은 도 1의 참조 단면 A-A를 따라 도시된 단면도들이다. 도 32a, 도 33a, 도 34a, 도 35a, 도 36a, 도 37a, 도 38a, 및 도 39a는 단순화된 3 차원 뷰들이며, 대응하는 도 32b, 도 33b, 도 34b, 도 35b, 도 36b, 도 37b, 도 38b, 및 도 39b의 모든 피처들을 도시하는 것은 아니다. 도 32b, 도 33b, 도 34b, 도 35b, 도 36b, 도 37b, 도 38b, 도 39b, 및 도 40은 n 타입 영역(50N)과 p 타입 영역(50P) 모두에 적용될 수 있다. n 타입 영역(50N)과 p 타입 영역(50P)의 구조물들의 차이들(존재하는 경우)은 각 도면과 동반되는 텍스트에 기술되고 있다.
도 32a 및 도 32b에서, 도 24a 및 도 24b와 관련하여 기술된 것과 유사한 구조물이 획득된다. 소스/드레인 컨택 개구부들(106)은 그 후 제 1 ILD(96) 및 CESL(94)을 통해 형성된다. 소스/드레인 컨택 개구부들(106)은 허용 가능한 포토리소그래피 및 에칭 기술들을 사용하여, 예를 들어, 제 1 ILD(96)에 대해 선택적인(예컨대, CESL(94)의 재료보다 빠른 레이트로 제 1 ILD(96)의 재료를 에칭하는) 에칭 공정을 사용하여 제 1 ILD(96) 내에 초기에 형성될 수 있다. 예를 들어, 소스/드레인 컨택 개구부들(106)은 암모니아(NH3) 및 수소 불화물(HF) 가스를 사용하는 건식 에칭에 의해 제 1 ILD(96)를 통해 초기에 형성될 수 있다. 그 후, 소스/드레인 컨택 개구부들(106)은 허용 가능한 포토리소그래피 및 에칭 기술들을 사용하여, 예를 들어, CESL(94)에 대해 선택적인(예컨대, 에피택셜 소스/드레인 영역들(92)의 재료보다 빠른 레이트로 CESL(94)의 재료를 에칭하는) 에칭 공정을 사용하여 CESL(94)을 통해 연장된다. 예를 들어, 소스/드레인 컨택 개구부들(106)은 불소 기반 가스(예컨대, C4F6) 및 수소(H2) 또는 산소(O2) 가스를 사용하는 건식 에칭에 의해 CESL(94)을 통해 연장될 수 있다.
전력 레일 비아 개구부들(174)은 그 후 유전체 피처들(172) 및 제 2 나노구조물들(56B)을 통해 형성된다. 전력 레일 비아 개구부들(174)은 허용 가능한 포토리소그래피 및 에칭 기술들을 사용하여, 예를 들어, 유전체 피처들(172) 및 제 2 나노구조물들(56B)에 대해 선택적인(예컨대, 에피택셜 소스/드레인 영역들(92)의 재료보다 빠른 레이트로 유전체 피처들(172) 및 제 2 나노구조물들(56B)의 재료들을 에칭하는) 에칭 공정을 사용하여 형성될 수 있다. 예를 들어, 전력 레일 비아 개구부들(174)은 불소 기반 가스(예컨대, C4F6) 및 수소(H2) 또는 산소(O2) 가스를 사용하는 건식 에칭에 의해 유전체 피처들(172) 및 제 2 나노구조물들(56B)을 통해 연장될 수 있다. 전력 레일 비아 개구부들(174)은 도 32a에 도시된 바와 같이, 핀들(54) 내로 연장되지 않을 수 있거나, 또는 도 32b에 도시된 바와 같이, 핀들(54) 내로 연장되도록 형성될 수도 있다.
형성된 후, 전력 레일 비아 개구부들(174)은 중간 구조물 내로 거리(D7)만큼 연장된다. 일부 실시예에서, 거리(D7)는 에피택셜 소스/드레인 영역들(92)의 높이(H1)(도 7b 참조)보다 크다. 전력 레일 비아 개구부들(174)이 중간 구조물 내로 원하는 거리(D7)만큼 연장된 후, 전력 레일 비아 개구부들(174)의 에칭을 정지시키는 데 시간 설정된 에칭 공정들이 사용될 수 있다. 예를 들어, 위에서 기술된 에칭제들이 유전체 피처들(172) 및 제 2 나노구조물들(56B)을 에칭하는 데 사용되는 경우, 에칭은 약 140 초 내지 약 400 초 범위의 지속 시간 동안 수행될 수 있으며, 이는 소스/드레인 컨택 개구부들(136)이 중간 구조물 내로 약 40 nm 내지 약 120 nm 범위의 거리(D7)만큼 연장되게 할 수 있다. 전력 레일 비아 개구부들(174)은 약 10 nm 내지 약 30 nm의 범위일 수 있는 폭(W4)으로 형성될 수 있다.
도 33a 및 도 33b에서, 제 1 소스/드레인 컨택트들(112A)이 소스/드레인 컨택 개구부들(106) 내에 형성된다. 제 1 소스/드레인 컨택트들(112A)은 도 12a 및 도 12b와 관련하여 기술된 것과 유사한 방식으로 형성될 수 있다. 또한, 전력 레일 컨택트들(176)은 전력 레일 비아 개구부들(174) 내에 형성된다. 전력 레일 컨택트들(176)는 제 1 소스/드레인 컨택트들(112A)과 유사한 방식으로 형성될 수 있다. 제 1 소스/드레인 컨택트들(112A) 및 전력 레일 컨택트들(176)은 동일한 공정 또는 상이한 공정들로 형성될 수 있다. 전력 레일 컨택트들(176)은 에피택셜 소스/드레인 영역들(92P)의 측벽들을 따라 연장되지만 이들 측벽들로부터 물리적으로 분리된다. 전력 레일 비아 개구부들(176)은 유전체 피처들(172) 및 제 2 나노구조물들(56B)을 통해 형성된다.
도 34a 및 도 34b에서, 제 2 ILD(114)는 제 1 ILD(96), 게이트 전극들(104), 제 1 소스/드레인 컨택트들(112A), 및 전력 레일 컨택트들(176) 위에 퇴적된다. 그 후, 컨택 개구부들(116)이 제 2 ILD(114) 내에 형성된다. 제 2 ILD(114) 및 컨택 개구부들(116)은 도 13a 및 도 13b와 관련하여 기술된 것과 유사한 방식으로 형성될 수 있다. 이 실시예에서, 컨택 개구부들(116C)의 제 3 서브 세트는 전력 레일 컨택트들(176) 및 제각기의 인접한 제 1 소스/드레인 컨택트들(112A) 모두를 노출시킨다.
도 35a 및 도 35b에서, 제 2 소스/드레인 컨택트들(112B), 게이트 컨택트들(118), 및 공유 컨택트들(178)은 제 2 ILD(114)를 통해 연장하여 형성된다. 제 2 소스/드레인 컨택트들(112B) 및 게이트 컨택트들(118)은 도 14a 및 도 14b와 관련하여 기술된 것과 유사한 방식으로 형성될 수 있다. 공유 컨택트들(178)은 제 2 소스/드레인 컨택트들(112B) 및 게이트 컨택트들(118)과 유사한 방식으로 형성될 수 있다. 공유 컨택트들(178)은 각각 전력 레일 컨택트(176) 및 제각기의 인접한 제 1 소스/드레인 컨택트(112A)에 접속된다.
도 36a 및 도 36b에서, 공유 컨택트들(178)은 공유 컨택트들(178) 위에 개구부들(180)을 형성하도록 리세싱된다. 따라서, 공유 컨택트들(178)의 나머지 부분들은 도전성 라인들로 간주될 수 있다. 공유 컨택트들(178)은 허용 가능한 포토리소그래피 및 에칭 기술들을 사용하여, 예를 들어, 공유 컨택트들(178)에 대해 선택적인(예컨대, 제 2 ILD(114)의 재료보다 빠른 레이트로 공유 컨택트들(178)의 재료를 에칭하는) 에치백 공정을 사용하여 리세싱될 수 있다.
도 37a 및 도 37b에서, 유전체 플러그들(182)이 개구부들(180) 내에 형성된다. 유전체 플러그들(182)은 유전체 피처들(172)의 동일한 그룹의 후보 재료들로부터 선택된 재료로 형성될 수 있고, 유전체 피처들(172)을 퇴적하기 위한 동일한 그룹의 후보 방법들로부터 선택된 방법을 사용하여 퇴적될 수 있다. 유전체 피처들(172) 및 유전체 플러그들(182)은 동일한 재료로부터 형성될 수 있거나, 또는 상이한 재료들을 포함할 수 있다. 유전체 플러그들(182)을 형성하면 공유 컨택트들(178)은 후속 처리 동안 전기적으로 격리 및 보호될 수 있다.
도 38a 및 도 38b에서, 중간 구조물은 도 15 내지 도 17과 관련하여 기술된 것과 유사한 방식으로 처리될 수 있다. 예를 들어, 상호접속 구조물(122)이 형성될 수 있고, 그 구조물은 뒤집힐 수 있으며, 그리고 기판(50)은 유전체 층(128)으로 대체될 수 있다. 소스/드레인 컨택 개구부들(136)은 그 후 유전체 층(128) 및 핀들(54)을 통해 형성된다. 소스/드레인 컨택 개구부들(136)은 또한 에피택셜 소스/드레인 영역들(92P)의 하부 부분들 내로 연장될 수 있다. 소스/드레인 컨택 개구부들(136)은, 예를 들어, 마스크(134)를 에칭 마스크로서 사용함으로써 도 18a 및 도 18b과 관련하여 기술된 것과 유사한 방식으로 형성될 수 있다. 이 실시예에서, 소스/드레인 컨택 개구부들(136)은 에피택셜 소스/드레인 영역들(92P)을 통하도록 형성되지는 않지만, 에피택셜 소스/드레인 영역들(92P)의 하부 부분들 내로 부분적으로만 연장된다. 소스/드레인 컨택 개구부들(136)이 에피택셜 소스/드레인 영역들(92P)의 하부 부분들 내로 원하는 거리(D8)만큼 연장된 후, 소스/드레인 컨택 개구부들(136)의 에칭을 정지시키는 데 시간 설정된 에칭 공정들이 사용될 수 있다. 예를 들어, 도 18a 및 도 18b과 관련하여 기술된 에칭제들이 소스/드레인 컨택 개구부들(136)을 에칭하는 데 사용되는 경우, 에칭은 약 90 초 내지 약 240 초 범위의 지속 시간 동안 수행될 수 있으며, 이는 소스/드레인 컨택 개구부들(136)이 에피택셜 소스/드레인 영역들(92P)의 하부 부분들 내로 약 2 nm 내지 약 10 nm 범위의 거리(D8)만큼 연장되게 할 수 있다. 소스/드레인 컨택 개구부들(136)은 약 10 nm 내지 약 50 nm의 범위일 수 있는 폭(W5)으로 형성될 수 있다.
도 39a 및 도 39b에서, 금속-반도체 합금 영역들(138)은 소스/드레인 컨택 개구부들(136) 내에, 예를 들어, 소스/드레인 컨택 개구부들(136)에 의해 노출되는 에피택셜 소스/드레인 영역들(92P)의 부분들 상에 형성된다. 금속-반도체 합금 영역들(138)은 도 19a 및 도 19b와 관련하여 기술된 것과 유사한 방식으로 형성될 수 있다. 일부 실시예에서, 금속-반도체 합금 영역들(138)은 곡선 층들이다. 금속-반도체 합금 영역들(108, 138)이 별도의 영역들로 도시되어 있지만, 일부 실시예에서 금속-반도체 합금 영역들(108, 138)은 형성 중에 병합되어 그들 사이에 구별 가능한 계면이 존재하지 않을 수 있다는 것을 이해해야 한다.
제 3 소스/드레인 컨택트들(112C)이 그 후 소스/드레인 컨택 개구부들(136) 내에 형성된다. 제 3 소스/드레인 컨택트들(112C)은 도 19a 및 도 19b와 관련하여 기술된 것과 유사한 방식으로 형성될 수 있다. 이 실시예에서, 제 3 소스/드레인 컨택트들(112C)은 전력 레일 컨택트들(176) 상의 부분들, 및 에피택셜 소스/드레인 영역들(92P)의 하부 부분들 내로 연장되는 부분들을 갖는다. 따라서, 제 3 소스/드레인 컨택 개구부들(112C)은 에피택셜 소스/드레인 영역들(92P)의 하단 표면들을 따라 연장되고 이들 하단 표면들과 접촉한다. 형성 후, 제 3 소스/드레인 컨택트들(112C)은 소스/드레인 컨택트 개구부들(136)과 유사한 치수들을 갖는다. 제 1 소스/드레인 컨택트들(112A) 및 전력 레일 컨택트들(176)은 도전성 비아들(148)을 형성하며, 이는 전력 레일 비아들로 지칭될 수 있다.
도 40에서, 상호접속 구조물(150)의 나머지 부분들은 디바이스 층(120) 후면에 형성된다. 상호접속 구조물(150)의 나머지 부분들은 도 20 및 도 21과 관련하여 기술된 것과 유사한 방식으로 형성될 수 있다. 상호접속 구조물(150)은 도전성 비아들(148)에 접속되는 전력 레일들(144P)을 포함한다.
패시베이션 층(160), UBMs(162), 및 외부 커넥터들(164)이 그 후 상호접속 구조물(150) 위에 형성된다. 패시베이션 층(160), UBMs(162), 및 외부 커넥터들(164)은 도 22와 관련하여 기술된 것과 유사한 방식으로 형성될 수 있다.
실시예들은 이점들을 달성할 수 있다. 전력 레일들(144P)을 디바이스 층(120)의 전면이 아니라 디바이스 층(120)의 후면에 배치하게 되면 결과적인 반도체 디바이스들의 게이트 밀도 및/또는 상호접속 밀도를 증가시킬 수 있다. 또한, 디바이스 층(120)의 후면은 보다 확장된 전력 레일들을 수용하여, 저항을 감소시키고 반도체 디바이스들에 대한 전력 전달의 효율성을 높일 수 있다. 반도체 피처들(예컨대, 에피택셜 소스/드레인 영역들(92P))이 아닌 도전성 피처들(예컨대, 도전성 비아들(148))에 의해 전력 레일들(144P)을 상호접속 구조물(122)에 접속하면 이점들이 달성될 수 있다. 구체적으로, 상호접속 구조물들(122, 150) 사이의 로컬 상호접속의 성능이 개선될 수 있다. 최종적으로, 에피택셜 소스/드레인 영역들(92P)을 전력 레일들(144P)에 접속하고 또한 상호접속 구조물들(122, 150) 사이의 로컬 상호접속을 제공하는 데 동일한 도전성 피처들(예컨대, 도전성 비아들)이 사용될 수 있으며, 따라서 상호접속 구조물(150) 내의 도전성 피처들의 수량을 감소시킬 수 있다.
일 실시예에서, 디바이스는: 나노구조물; 상기 나노구조물을 둘러싸는 게이트 구조물; 상기 게이트 구조물에 인접한 에피택셜 소스/드레인 영역; 상기 에피택셜 소스/드레인 영역의 상부 부분 위의 제 1 유전체 층; 상기 에피택셜 소스/드레인 영역의 하부 부분 아래에 있는 제 2 유전체 층; 및 상기 제 1 유전체 층 및 상기 제 2 유전체 층을 통해 연장되는 전력 레일 비아를 포함하고, 상기 전력 레일 비아는 상기 에피택셜 소스/드레인 영역의 상기 상부 부분 및 상기 하부 부분에 물리적으로 그리고 전기적으로 연결된다.
상기 디바이스의 일부 실시예에서, 상기 전력 레일 비아는 상기 에피택셜 소스/드레인 영역을 통해 연장된다. 상기 디바이스의 일부 실시예에서, 상기 전력 레일 비아는: 상기 제 1 유전체 층을 통해 그리고 상기 에피택셜 소스/드레인 영역의 상부 부분 내로 연장되는 제 1 소스/드레인 컨택트; 및 상기 제 2 유전체 층을 통해 그리고 상기 에피택셜 소스/드레인 영역의 하부 부분 내로 연장되는 제 2 소스/드레인 컨택트를 포함하고, 상기 제 2 소스/드레인 컨택트는 상기 제 1 소스/드레인 컨택트에 물리적으로 그리고 전기적으로 연결된다. 일부 실시예에서, 상기 디바이스는 상기 에피택셜 소스/드레인 영역을 통해 연장되는 상기 전력 레일 비아의 부분들을 둘러싸는 금속-반도체 합금 영역을 더 포함한다. 상기 디바이스의 일부 실시예에서, 상기 전력 레일 비아는 상기 에피택셜 소스/드레인 영역의 측벽을 따라 연장된다. 상기 디바이스의 일부 실시예에서, 상기 전력 레일 비아는: 상기 제 1 유전체 층을 통해 연장되는 제 1 소스/드레인 컨택트 ― 상기 제 1 소스/드레인 컨택트는 상기 에피택셜 소스/드레인 영역의 측벽 및 상단 표면을 따라 연장됨 ―; 및 상기 제 2 유전체 층을 통해 연장되는 제 2 소스/드레인 컨택트 ― 상기 제 2 소스/드레인 컨택트는 상기 에피택셜 소스/드레인 영역의 하단 표면을 따라 연장됨 ―를 포함한다. 일부 실시예에서, 상기 디바이스는 상기 전력 레일 비아와 상기 에피택셜 소스/드레인 영역의 각각의 상단 표면, 측벽, 및 하단 표면 사이에 배치되는 금속-반도체 합금 영역을 더 포함한다.
일 실시예에서, 디바이스는: 금속화 패턴들을 포함하는 제 1 상호접속 구조물; 전력 레일을 포함하는 제 2 상호접속 구조물; 상기 제 1 상호접속 구조물과 상기 제 2 상호접속 구조물 사이의 디바이스 층 ― 상기 디바이스 층은 제 1 트랜지스터를 포함하고, 상기 제 1 트랜지스터는 에피택셜 소스/드레인 영역을 포함함 ―; 및 상기 디바이스 층을 통해 연장되는 도전성 비아를 포함하고, 상기 도전성 비아는 상기 전력 레일을 상기 금속화 패턴들에 접속하고, 상기 도전성 비아는 상기 에피택셜 소스/드레인 영역과 접촉한다.
상기 디바이스의 일부 실시예에서, 상기 도전성 비아는 상기 에피택셜 소스/드레인 영역을 통해 연장된다. 상기 디바이스의 일부 실시예에서, 상기 도전성 비아는 상기 에피택셜 소스/드레인 영역의 측벽, 상단 표면, 및 하단 표면을 따라 연장되고, 상기 에피택셜 소스/드레인 영역의 측벽, 상단 표면, 및 하단 표면과 접촉한다. 상기 디바이스의 일부 실시예에서, 상기 도전성 비아는 상기 에피택셜 소스/드레인 영역의 하단 표면을 따라 연장되고 상기 에피택셜 소스/드레인 영역의 하단 표면과 접촉하며, 상기 에피택셜 소스/드레인 영역의 측벽을 따라 연장되고 상기 에피택셜 소스/드레인 영역의 측벽으로부터 물리적으로 분리된다.
일 실시예에서, 방법은: 핀 위에 나노구조물을 형성하는 단계; 상기 나노구조물 주위에 게이트 구조물을 형성하는 단계; 상기 게이트 구조물에 인접하게 에피택셜 소스/드레인 영역을 성장시키는 단계; 상기 에피택셜 소스/드레인 영역 상에 제 1 유전체 층을 퇴적하는 단계; 상기 에피택셜 소스/드레인 영역과 접촉하도록 상기 제 1 유전체 층을 통해 제 1 컨택트를 형성하는 단계; 및 상기 에피택셜 소스/드레인 영역 및 상기 제 1 컨택트와 접촉하도록 상기 핀을 통해 제 2 컨택트를 형성하는 단계를 포함한다.
상기 방법의 일부 실시예에서, 상기 제 1 컨택트를 형성하는 단계는: 상기 제 1 유전체 층을 통해 그리고 상기 에피택셜 소스/드레인 영역의 상부 부분 내로 연장되는 제 1 개구부를 형성하는 단계; 및 상기 제 1 개구부 내에 상기 제 1 컨택트를 형성하는 단계를 포함한다. 상기 방법의 일부 실시예에서, 상기 제 2 컨택트를 형성하는 단계는: 상기 핀을 통해 그리고 상기 에피택셜 소스/드레인 영역의 하부 부분 내로 연장되는 제 2 개구부를 형성하는 단계 ― 상기 제 2 개구부는 상기 제 1 컨택트를 노출시킴 ―; 및 상기 제 2 개구부 내에 상기 제 2 컨택트를 형성하는 단계를 포함한다. 상기 방법의 일부 실시예에서, 상기 제 1 개구부를 형성하는 단계는: 암모니아 및 수소 불화물 가스를 사용하는 건식 에칭으로 상기 제 1 유전체 층을 에칭하는 단계; 및 염소 가스, 수소 브롬화물 가스, 및 산소 가스를 사용하는 건식 에칭으로 상기 에피택셜 소스/드레인 영역을 에칭하는 단계를 포함한다. 상기 방법의 일부 실시예에서, 상기 제 1 개구부는 상기 에피택셜 소스/드레인 영역의 상부 부분 내로 제 1 거리로 연장되고, 상기 제 2 개구부는 상기 에피택셜 소스/드레인 영역의 하부 부분 내로 제 2 거리로 연장되고, 상기 제 1 거리 및 상기 제 2 거리는 각각 15 nm 내지 60 nm의 범위 내에 있다. 일부 실시예에서, 상기 방법은 상기 게이트 구조물을 제 2 유전체 층으로 대체하는 단계; 상기 제 1 유전체 층 및 상기 제 2 유전체 층을 통해 연장되는 제 1 개구부를 형성하는 단계 ― 상기 제 1 개구부는 상기 에피택셜 소스/드레인 영역의 측벽을 노출시킴 ―; 및 상기 제 1 개구부 내에 상기 제 1 컨택트를 형성하는 단계를 더 포함한다. 상기 방법의 일부 실시예에서, 상기 제 2 컨택트를 형성하는 단계는: 상기 핀을 통해 연장되는 제 2 개구부를 형성하는 단계 ― 상기 제 2 개구부는 상기 제 1 컨택트 및 상기 에피택셜 소스/드레인 영역을 노출시킴 ―; 및 상기 제 2 개구부 내에 상기 제 2 컨택트를 형성하는 단계를 포함한다. 상기 방법의 일부 실시예에서, 상기 제 1 개구부를 형성하는 단계는: 암모니아 및 수소 불화물 가스를 사용하는 건식 에칭으로 상기 제 1 유전체 층을 에칭하는 단계; 및 불소 기반 가스 및 수소 또는 산소 가스를 사용하는 건식 에칭으로 상기 제 2 유전체 층을 에칭하는 단계를 포함한다. 상기 방법의 일부 실시예에서, 상기 제 1 개구부의 깊이는 40 nm 내지 120 nm의 범위 내에 있다.
전술한 내용은 본 기술 분야의 기술자가 본 개시 내용의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예의 특징들을 개략적으로 설명하고 있다. 본 기술 분야의 기술자는 본원에 도입된 실시예들과 동일한 목적을 수행하고 및/또는 동일한 효과를 달성하는 다른 공정들 및 구조물들을 디자인하거나 수정하기 위한 토대로서 본 개시 내용을 용이하게 사용할 수 있다는 것을 이해해야 한다. 본 기술 분야의 기술자는 또한 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 인식해야 한다.
실시예
실시예 1. 디바이스에 있어서,
나노구조물;
상기 나노구조물을 둘러싸는 게이트 구조물;
상기 게이트 구조물에 인접한 에피택셜 소스/드레인 영역;
상기 에피택셜 소스/드레인 영역의 상부 부분 위의 제 1 유전체 층;
상기 에피택셜 소스/드레인 영역의 하부 부분 아래의 제 2 유전체 층; 및
상기 제 1 유전체 층 및 상기 제 2 유전체 층을 통해 연장되는 전력 레일 비아
를 포함하고,
상기 전력 레일 비아는 상기 에피택셜 소스/드레인 영역의 상기 상부 부분 및 상기 하부 부분에 물리적으로 그리고 전기적으로 연결되는 것인, 디바이스.
실시예 2. 실시예 1에 있어서,
상기 전력 레일 비아는 상기 에피택셜 소스/드레인 영역을 통해 연장되는 것인, 디바이스.
실시예 3. 실시예 2에 있어서,
상기 전력 레일 비아는:
상기 제 1 유전체 층을 통해 그리고 상기 에피택셜 소스/드레인 영역의 상부 부분 내로 연장되는 제 1 소스/드레인 컨택트; 및
상기 제 2 유전체 층을 통해 그리고 상기 에피택셜 소스/드레인 영역의 하부 부분 내로 연장되는 제 2 소스/드레인 컨택트
를 포함하고,
상기 제 2 소스/드레인 컨택트는 상기 제 1 소스/드레인 컨택트에 물리적으로 그리고 전기적으로 연결되는 것인, 디바이스.
실시예 4. 실시예 2에 있어서,
상기 에피택셜 소스/드레인 영역을 통해 연장되는 상기 전력 레일 비아의 부분을 둘러싸는 금속-반도체 합금 영역을 더 포함하는, 디바이스.
실시예 5. 실시예 1에 있어서,
상기 전력 레일 비아는 상기 에피택셜 소스/드레인 영역의 측벽을 따라 연장되는 것인, 디바이스.
실시예 6. 실시예 5에 있어서,
상기 전력 레일 비아는:
상기 제 1 유전체 층을 통해 연장되는 제 1 소스/드레인 컨택트 ― 상기 제 1 소스/드레인 컨택트는 상기 에피택셜 소스/드레인 영역의 측벽 및 상단 표면을 따라 연장됨 ―; 및
상기 제 2 유전체 층을 통해 연장되는 제 2 소스/드레인 컨택트 ― 상기 제 2 소스/드레인 컨택트는 상기 에피택셜 소스/드레인 영역의 하단 표면을 따라 연장됨 ―
를 포함하는 것인, 디바이스.
실시예 7. 실시예 6에 있어서,
상기 에피택셜 소스/드레인 영역의 상단 표면, 측벽, 및 하단 표면 각각과, 상기 전력 레일 비아 사이에 배치되는 금속-반도체 합금 영역을 더 포함하는, 디바이스.
실시예 8. 디바이스에 있어서,
금속화 패턴을 포함하는 제 1 상호접속 구조물;
전력 레일을 포함하는 제 2 상호접속 구조물;
상기 제 1 상호접속 구조물과 상기 제 2 상호접속 구조물 사이의 디바이스 층 ― 상기 디바이스 층은 제 1 트랜지스터를 포함하고, 상기 제 1 트랜지스터는 에피택셜 소스/드레인 영역을 포함함 ―; 및
상기 디바이스 층을 통해 연장되는 도전성 비아
를 포함하고,
상기 도전성 비아는 상기 전력 레일을 상기 금속화 패턴에 접속시키고, 상기 도전성 비아는 상기 에피택셜 소스/드레인 영역과 접촉하는 것인, 디바이스.
실시예 9. 실시예 8에 있어서,
상기 도전성 비아는 상기 에피택셜 소스/드레인 영역을 통해 연장되는 것인, 디바이스.
실시예 10. 실시예 8에 있어서,
상기 도전성 비아는 상기 에피택셜 소스/드레인 영역의 측벽, 상단 표면, 및 하단 표면을 따라 연장되고, 상기 에피택셜 소스/드레인 영역의 측벽, 상단 표면, 및 하단 표면과 접촉하는 것인, 디바이스.
실시예 11. 실시예 8에 있어서,
상기 도전성 비아는, 상기 에피택셜 소스/드레인 영역의 하단 표면을 따라 연장되고 상기 에피택셜 소스/드레인 영역의 하단 표면과 접촉하며, 그리고 상기 에피택셜 소스/드레인 영역의 측벽을 따라 연장되고 상기 에피택셜 소스/드레인 영역의 측벽으로부터 물리적으로 분리되는 것인, 디바이스.
실시예 12. 방법에 있어서,
핀 위에 나노구조물을 형성하는 단계;
상기 나노구조물 주위에 게이트 구조물을 형성하는 단계;
상기 게이트 구조물에 인접하게 에피택셜 소스/드레인 영역을 성장시키는 단계;
상기 에피택셜 소스/드레인 영역 상에 제 1 유전체 층을 퇴적하는 단계;
상기 에피택셜 소스/드레인 영역과 접촉하도록 상기 제 1 유전체 층을 통해 제 1 컨택트를 형성하는 단계; 및
상기 에피택셜 소스/드레인 영역 및 상기 제 1 컨택트와 접촉하도록 상기 핀을 통해 제 2 컨택트를 형성하는 단계
를 포함하는, 방법.
실시예 13. 실시예 12에 있어서,
상기 제 1 컨택트를 형성하는 단계는:
상기 제 1 유전체 층을 통해 그리고 상기 에피택셜 소스/드레인 영역의 상부 부분 내로 연장되는 제 1 개구부를 형성하는 단계; 및
상기 제 1 개구부 내에 상기 제 1 컨택트를 형성하는 단계
를 포함하는 것인, 방법.
실시예 14. 실시예 13에 있어서,
상기 제 2 컨택트를 형성하는 단계는:
상기 핀을 통해 그리고 상기 에피택셜 소스/드레인 영역의 하부 부분 내로 연장되는 제 2 개구부를 형성하는 단계 ― 상기 제 2 개구부는 상기 제 1 컨택트를 노출시킴 ―; 및
상기 제 2 개구부 내에 상기 제 2 컨택트를 형성하는 단계
를 포함하는 것인, 방법.
실시예 15. 실시예 13에 있어서,
상기 제 1 개구부를 형성하는 단계는:
암모니아 및 수소 불화물 가스를 사용하는 건식 에칭으로 상기 제 1 유전체 층을 에칭하는 단계; 및
염소 가스, 수소 브롬화물 가스, 및 산소 가스를 사용하는 건식 에칭으로 상기 에피택셜 소스/드레인 영역을 에칭하는 단계
를 포함하는 것인, 방법.
실시예 16. 실시예 12에 있어서,
상기 제 1 개구부는 상기 에피택셜 소스/드레인 영역의 상부 부분 내로 제 1 거리 연장되고, 상기 제 2 개구부는 상기 에피택셜 소스/드레인 영역의 하부 부분 내로 제 2 거리 연장되고, 상기 제 1 거리 및 상기 제 2 거리는 각각 15 nm 내지 60 nm의 범위 내에 있는 것인, 방법.
실시예 17. 실시예 12에 있어서,
상기 게이트 구조물을 제 2 유전체 층으로 대체하는 단계;
상기 제 1 유전체 층 및 상기 제 2 유전체 층을 통해 연장되는 제 1 개구부를 형성하는 단계 ― 상기 제 1 개구부는 상기 에피택셜 소스/드레인 영역의 측벽을 노출시킴 ―; 및
상기 제 1 개구부 내에 상기 제 1 컨택트를 형성하는 단계
를 더 포함하는, 방법.
실시예 18. 실시예 17에 있어서,
상기 제 2 컨택트를 형성하는 단계는:
상기 핀을 통해 연장되는 제 2 개구부를 형성하는 단계 ― 상기 제 2 개구부는 상기 제 1 컨택트 및 상기 에피택셜 소스/드레인 영역을 노출시킴 ―; 및
상기 제 2 개구부 내에 상기 제 2 컨택트를 형성하는 단계
를 포함하는 것인, 방법.
실시예 19. 실시예 17에 있어서,
상기 제 1 개구부를 형성하는 단계는:
암모니아 및 수소 불화물 가스를 사용하는 건식 에칭으로 상기 제 1 유전체 층을 에칭하는 단계; 및
불소 기반 가스 및 수소 또는 산소 가스를 사용하는 건식 에칭으로 상기 제 2 유전체 층을 에칭하는 단계
를 포함하는 것인, 방법.
실시예 20. 실시예 17에 있어서,
상기 제 1 개구부의 깊이는 40 nm 내지 120 nm의 범위 내에 있는 것인, 방법.

Claims (10)

  1. 디바이스에 있어서,
    나노구조물;
    상기 나노구조물을 둘러싸는 게이트 구조물;
    상기 게이트 구조물에 인접한 에피택셜 소스/드레인 영역;
    상기 에피택셜 소스/드레인 영역의 상부 부분 위의 제 1 유전체 층;
    상기 에피택셜 소스/드레인 영역의 하부 부분 아래의 제 2 유전체 층; 및
    상기 제 1 유전체 층 및 상기 제 2 유전체 층을 통해 연장되는 전력 레일 비아
    를 포함하고,
    상기 전력 레일 비아는 상기 에피택셜 소스/드레인 영역의 상기 상부 부분 및 상기 하부 부분에 물리적으로 그리고 전기적으로 연결되는 것인, 디바이스.
  2. 청구항 1에 있어서,
    상기 전력 레일 비아는 상기 에피택셜 소스/드레인 영역을 통해 연장되는 것인, 디바이스.
  3. 청구항 2에 있어서,
    상기 전력 레일 비아는:
    상기 제 1 유전체 층을 통해 그리고 상기 에피택셜 소스/드레인 영역의 상부 부분 내로 연장되는 제 1 소스/드레인 컨택트; 및
    상기 제 2 유전체 층을 통해 그리고 상기 에피택셜 소스/드레인 영역의 하부 부분 내로 연장되는 제 2 소스/드레인 컨택트
    를 포함하고,
    상기 제 2 소스/드레인 컨택트는 상기 제 1 소스/드레인 컨택트에 물리적으로 그리고 전기적으로 연결되는 것인, 디바이스.
  4. 청구항 2에 있어서,
    상기 에피택셜 소스/드레인 영역을 통해 연장되는 상기 전력 레일 비아의 부분을 둘러싸는 금속-반도체 합금 영역을 더 포함하는, 디바이스.
  5. 청구항 1에 있어서,
    상기 전력 레일 비아는 상기 에피택셜 소스/드레인 영역의 측벽을 따라 연장되는 것인, 디바이스.
  6. 청구항 5에 있어서,
    상기 전력 레일 비아는:
    상기 제 1 유전체 층을 통해 연장되는 제 1 소스/드레인 컨택트 ― 상기 제 1 소스/드레인 컨택트는 상기 에피택셜 소스/드레인 영역의 측벽 및 상단 표면을 따라 연장됨 ―; 및
    상기 제 2 유전체 층을 통해 연장되는 제 2 소스/드레인 컨택트 ― 상기 제 2 소스/드레인 컨택트는 상기 에피택셜 소스/드레인 영역의 하단 표면을 따라 연장됨 ―
    를 포함하는 것인, 디바이스.
  7. 청구항 6에 있어서,
    상기 에피택셜 소스/드레인 영역의 상단 표면, 측벽, 및 하단 표면 각각과, 상기 전력 레일 비아 사이에 배치되는 금속-반도체 합금 영역을 더 포함하는, 디바이스.
  8. 디바이스에 있어서,
    금속화 패턴을 포함하는 제 1 상호접속 구조물;
    전력 레일을 포함하는 제 2 상호접속 구조물;
    상기 제 1 상호접속 구조물과 상기 제 2 상호접속 구조물 사이의 디바이스 층 ― 상기 디바이스 층은 제 1 트랜지스터를 포함하고, 상기 제 1 트랜지스터는 에피택셜 소스/드레인 영역을 포함함 ―; 및
    상기 디바이스 층을 통해 연장되는 도전성 비아
    를 포함하고,
    상기 도전성 비아는 상기 전력 레일을 상기 금속화 패턴에 접속시키고, 상기 도전성 비아는 상기 에피택셜 소스/드레인 영역과 접촉하며,
    상기 도전성 비아는 상기 에피택셜 소스/드레인 영역을 통해 연장되고, 상기 에피택셜 소스/드레인 영역에 의해 둘러싸이는 부분을 포함하고,
    상기 디바이스 층 내에서,
    상기 도전성 비아는, 상기 제 1 상호접속 구조물에 인접한 제 1 도전성 비아와, 상기 제 1 도전성 비아 상에 있고 상기 제 2 상호접속 구조물에 인접한 제 2 도전성 비아를 포함하고,
    상기 제 1 도전성 비아는 상기 제 1 도전성 비아가 상기 제 2 상호접속 구조물 쪽으로 연장할수록 폭이 줄어드는 제 1 부분을 포함하고,
    상기 제 2 도전성 비아는 상기 제 2 도전성 비아가 상기 제 1 상호접속 구조물 쪽으로 연장할수록 폭이 줄어드는 제 2 부분을 포함하며,
    상기 제 1 부분은 상기 제 2 부분에 접하는 것인, 디바이스.
  9. 삭제
  10. 방법에 있어서,
    핀 위에 나노구조물을 형성하는 단계;
    상기 나노구조물 주위에 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물에 인접하게 에피택셜 소스/드레인 영역을 성장시키는 단계;
    상기 에피택셜 소스/드레인 영역 상에 제 1 유전체 층을 퇴적하는 단계;
    상기 에피택셜 소스/드레인 영역과 접촉하도록 상기 제 1 유전체 층을 통해 제 1 컨택트를 형성하는 단계; 및
    상기 에피택셜 소스/드레인 영역 및 상기 제 1 컨택트와 접촉하도록 상기 핀을 통해 제 2 컨택트를 형성하는 단계
    를 포함하는, 방법.
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