KR102515314B1 - 반도체 디바이스 및 방법 - Google Patents

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청-치 추앙
상-웬 창
이-순 치우
페이-유 왕
칭-웨이 차이
치-하오 왕
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Abstract

실시예에서, 디바이스는, 전력 레일 콘택; 전력 레일 콘택 상의 격리 영역; 격리 영역 상의 제1 유전체 핀; 격리 영역 및 전력 레일 콘택에 인접한 제2 유전체 핀; 제2 유전체 핀 상의 제1 소스/드레인 영역; 및 제1 소스/드레인 영역과 제1 유전체 핀 사이의 소스/드레인 콘택을 포함하고, 소스/드레인 콘택은 제1 소스/드레인 영역의 상단 표면, 제1 소스/드레인 영역의 측부 표면, 및 전력 레일 콘택의 상단 표면과 접촉한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
우선권 주장 및 상호 참조
본 출원은 2020년 5월 27일에 출원된 미국 특허 가출원 제63/030,544호의 이익을 주장하며, 그 출원은 참조로서 본 명세서에 통합된다.
발명의 배경이 되는 기술
반도체 디바이스는 예를 들면, 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 장비와 같은, 다양한 전자 응용들에서 사용된다. 반도체 디바이스는 통상적으로 반도체 기판 위에 물질의 절연 또는 유전체층, 전도성층, 및 반도체층을 순차적으로 퇴적(deposit)시키고, 이것들 상에 회로 컴포넌트와 요소를 형성하도록 리소그래피를 사용해서 다양한 물질층들을 패너닝함으로써 제조된다.
반도체 산업은 최소 피처 크기(minimum feature size)의 계속적인 감소로 인해 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도가 계속 향상되고 있으며, 이는 주어진 면적 내로 더 많은 컴포넌트들이 집적되게 허용한다. 하지만, 최소 피처 크기가 줄어듬에 따라, 해결되어야할 추가적인 문제가 발생한다.
본 개시 내용의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처는 실제 크기대로 도시되지 않는 것이 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른 나노구조물 전계 효과 트랜지스터(nanostructure field-effect transistor; nano-FET)의 예를 도시한다.
도 2 내지 23c는 일부 실시예에 따라 반도체 디바이스의 제조에서의 중간 단계의 단면도이다.
도 24a 내지 29c는 일부 실시예에 따른 반도체 디바이스의 제조에서의 추가적인 중간 단계의 다양한 뷰이다.
하기의 개시 내용은 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
일부 실시예에 따르면, 나노-FET 층을 위한 전력 레일 콘택(power rail contacts)은 나노-FET을 둘러싸는 격리 영역 아래에 매립된다. 소스/드레인 콘택은 나노-FET의 소스/드레인 영역을 상부의 상호접속부와 하부의 전력 레일 콘택 모두에 결합하는 데 사용될 수 있다. 따라서, 소스/드레인 영역은 후면 전력 레일에 부착될 수 있으며, 금속-반도체 합금 영역이 전력 레일 콘택의 후면 상에 형성될 필요가 없다.
도 1은 일부 실시예에 따른 간략화된 나노-FET의 예시를 도시한다. 도 1은 설명을 명확하게 하기 위해 나노-FET의 일부 피처가 생략된 절단 3차원 뷰이다. 예시된 실시예에서, 나노-FET은 포크시트(forksheet) FET이다. 나노-FET은 또한 나노시트 전계 효과 트랜지스터(nanosheet field-effect transistor; NSFET), 나노 와이어 전계 효과 트랜지스터(nanowire field-effect transistor; NWFET), 게이트-올-어라운드 전계 효과 트랜지스터(gate-all-around field-effect transistor; GAAFET) 등일 수 있다.
나노-FET은 예를 들면, 기판(50)으로부터 연장되는 핀(54) 위와 같이, 기판(50) 위의 나노구조물(56)을 포함한다. 나노구조물(56)은 나노-FET에 대한 채널 영역으로 작용하는 반도체층이다. 얕은 트렌치 격리(shallow trench isolation; STI) 영역과 같은 격리 영역(78)은 기판(50) 위에 그리고 핀(54)에 인접하게 배치된다. 격리 영역(78)이 기판(50)으로부터 분리된 것으로 설명/도시되어 있지만, 본 명세서에서 사용되는 용어 "기판"은 기판(50) 단독 또는 기판(50)과 격리 영역(78)의 조합을 지칭할 수 있다. 또한, 핀(52)은 기판(50)과의 단일 연속 물질인 것으로 도시되어 있지만, 핀(52) 및/또는 기판(50)은 단일 물질 또는 복수의 물질들을 포함할 수 있다. 이와 관련하여, 핀(54)은 이웃하는 격리 영역들(78) 사이 위에 그리고 격리 영역들(78) 사이로부터 연장되는 부분을 지칭한다.
게이트 구조물(120)은 나노구조물(56) 주위를 둘러싸고 핀(54) 위에 배치된다. 게이트 구조물(120)은 게이트 유전체(122) 및 게이트 전극(124)을 포함한다. 게이트 유전체(122)는 나노구조물(56)의 상단 표면, 측벽 및 하단 표면을 따라 있고, 핀(54)의 측벽을 따라 그리고/또는 핀(54)의 상단 표면 위로 연장될 수 있다. 게이트 전극(124)은 게이트 유전체(122) 상에 있다. 에피택셜 소스/드레인 영역(106)은 게이트 스페이서(106)의 대향 측부 상에 배치된다. 복수의 트랜지스터들이 형성되는 실시예에서, 에피택셜 소스/드레인 영역(106)은 다양한 트랜지스터들 사이에서 공유될 수 있다. 하나 이상의 층간 유전체(ILD) 층(아래에서 더 자세히 논의됨)은 에피택셜 소스/드레인 영역(106) 및/또는 게이트 구조물(120) 위에 있으며, 이를 관통해 에피택셜 소스/드레인 영역(106) 및 게이트 전극(124)으로의 콘택(아래에서 더 자세히 논의됨)이 형성된다.
기판(50)은 n형 영역(50N) 및 p형 영역(50P)을 갖는다. n형 영역(50N)은 예를 들어, NMOS 트랜지스터(예를 들어, n형 나노-FET)와 같은 n형 디바이스를 포함하고, p형 영역(50P)은 예를 들어, PMOS 트랜지스터(예를 들어, p형 나노-FET)와 같은 p형 디바이스를 포함한다. 예시된 실시예에서, 나노-FET은 포크시트 FET이다. 포크시트 FET에서 n형 디바이스와 p형 디바이스는 모두 동일한 포크시트 구조물에 통합된다. 유전체 벽(68)은, n형 디바이스에 대한 반도체 핀(54), 나노구조물(56) 및 에피택셜 소스/드레인 영역(106)을, p형 디바이스에 대한 반도체 핀(54), 나노구조물(56) 및 에피택셜 소스/드레인 영역(106)으로부터 분리한다. 게이트 구조물(120)은 각각의 나노구조물(56)의 3개의 측부를 따라 연장된다. 포크시트 FET은 n형 디바이스와 p형 디바이스가 서로 가깝게 형성되게 하며, 디바이스의 게이트 구조물(120)이 서로 물리적 및 전기적으로 결합되어, CMOS 프로세스에 사용되는 게이트 콘택의 양을 줄일 수 있다. 유전체 핀(84)은 인접한 포크시트 FET들을 분리하는, 셀 경계에서 격리 영역(78) 위에 형성된다.
본 명세서에서 논의된 일부 실시예는 게이트 라스트 프로세스(gate-last process)를 사용하여 형성된 나노-FET의 맥락에서 논의된다. 다른 실시예들에서, 게이트 퍼스트 프로세스(gate-first process)가 사용될 수 있다. 또한, 일부 실시예는 평면 FET과 같은 평면 디바이스에서 또는 핀 전계 효과 트랜지스터(FinFET)에서 사용되는 양상을 고려한다.
또한, 도 1은 이후의 도면에 사용되는 기준 단면을 나타낸다. 단면 A-A는 나노구조물(56)의 종축을 따라 그리고 예를 들어, 에피택셜 소스/드레인 영역들(106) 사이의 전류 흐름의 방향을 따라 있다. 단면 B-B는 단면 A-A에 수직이고 게이트 구조물(120)의 종축을 따라 있다. 단면 C-C는 단면 A-A에 수직이고 에피택셜 소스/드레인 영역(106)을 관통해 연장된다. 후속 도면은 명확성을 위해 이들 기준 단면들을 참조한다.
도 2 내지 23c는 일부 실시예에 따라 반도체 디바이스의 제조에서의 중간 단계의 단면도이다. 구체적으로, 나노-FET의 디바이스 층의 제조가 설명된다. 도 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14 및 15는 4개의 핀이 도시된 것을 제외하고는 도 1의 기준 단면 B-B를 따라 도시된 단면도이다. 도 16a, 17a, 18a, 19a, 20a, 21a, 22a, 및 23a는 2개의 게이트 구조물이 도시된 것을 제외하고는, 도 1의 기준 단면 A-A를 따라 도시된 단면도이다. 도 16b, 17b, 18b, 19b, 20b, 21b, 22b, 및 23b는 4개의 핀이 도시된 것을 제외하고, 도 1의 기준 단면 B-B을 따라 도시된 단면도이다. 도 16c, 17c, 18c, 19c, 20c, 21c, 22c 및 23c는 4개의 핀이 도시된 것을 제외하고는 도 1의 기준 단면 C-C를 따라 도시된 단면도이다.
도 2에서, 기판(50)은 나노-FET을 형성하기 위해 제공된다. 기판(50)은, (예컨대, p형 또는 n형 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는, 예컨대, 벌크 반도체, 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 예를 들어, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 도시된 실시예에서, 기판(50)은 SOI 기판이다. 일반적으로 SOI 기판은 절연체 층(50B) 상에 형성된 반도체층(50A)이다. 절연체 층(50B)은 예를 들면, 매립 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체 층(50B)은 일반적으로 실리콘 기판 또는 유리 기판인 기판 코어(50C) 상에 제공된다. 다중층 또는 구배(gradient) 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 물질(예를 들어, 반도체층(50A))은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘 게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 n형 영역(50N) 및 p형 영역(50P)을 갖는다. n형 영역(50N)은 예를 들어, NMOS 트랜지스터(예를 들어, n형 나노-FET)와 같은 n형 디바이스를 형성하기 위한 것일 수 있고, p형 영역(50P)은 예를 들어, PMOS 트랜지스터(예를 들어, p형 나노-FET)와 같은 p형 디바이스를 형성하기 위한 것일 수 있다. 이하에서 더 상세히 논의되는 바와 같이, 하나의 n형 영역(50N) 및 하나의 p형 영역(50P)이 도시되어 있지만, 기판(50)은 임의의 원하는 양의 그러한 영역을 포함할 수 있다.
기판(50)은 p형 불순물 또는 n형 불순물로 경도핑될 수 있다. 기판(50)의 상부 부분 상에 APT(Anti-Punch-Through) 주입이 수행되어 APT 영역을 형성할 수 있다. APT 주입 동안, n형 영역(50N) 및 p형 영역(50P)에 도펀트가 주입될 수 있다. 도펀트는 n형 영역(50N) 및 p형 영역(50P) 각각에 후속적으로 형성될 소스/드레인 영역의 전도성 유형과 반대되는 전도성 유형을 가질 수 있다. APT 영역은 후속 프로세스에서 형성될, 나노-FET에서 후속적으로 형성된 소스/드레인 영역 아래로 연장될 수 있다. APT 영역은 소스/드레인 영역에서 기판(50)으로의 누설을 줄이기 위해 사용될 수 있다. 일부 실시예에서, APT 영역의 도핑 농도는 약 1018 cm-3 내지 약 1019 cm-3 범위 내일 수 있다.
도 3에서, 다층 스택(52)이 기판(50) 위에 형성된다. 다층 스택(52)은 교번하는 제1 반도체층(52A) 및 제2 반도체층(52B)을 포함한다. 제1 반도체층(52A)은 제1 반도체 물질로 형성되고, 제2 반도체층(52B)은 제2 반도체 물질로 형성된다. 반도체 물질은 각각 기판(50)의 후보 반도체 물질들 중에서 선택될 수 있다. 예시된 실시예에서, 다층 스택(52)은 제1 반도체층(52A) 및 제2 반도체층(52B) 각각의 4개의 층을 포함한다. 다층 스택(52)은 임의의 수의 제1 반도체층(52A) 및 제2 반도체층(52B)을 포함할 수 있다는 것을 이해해야 한다. 예를 들어, 다층 스택(52)은 제1 반도체층(52A) 및 제2 반도체층(52B) 각각의 약 3개 내지 약 8개의 층을 포함할 수 있다.
예시된 실시예에서, 제2 반도체층(52B)은 n형 영역(50N) 및 p형 영역(50P) 모두에서 나노-FET에 대한 채널 영역을 형성하는 데 사용될 것이다. 제1 반도체층(52A)은 희생 층(또는 더미 층)이며, 이는 후속 프로세싱에서 제거되어 두 영역 모두에서 제2 반도체층(52B)의 상단 표면 및 하단 표면을 노출시킨다. 제2 반도체층(52B)의 제2 반도체 물질은 실리콘과 같은 n형 및 p형 나노-FET에 모두 적합한 물질이고, 제1 반도체층(52A)의 제1 반도체 물질은 실리콘 게르마늄과 같은 제2 반도체 물질의 에칭으로부터 높은 에칭 선택성을 갖는 물질이다.
또 다른 실시예에서, 제1 반도체층(52A)은 하나의 영역(예를 들어, p형 영역(50P))에서 나노-FET을 위한 채널 영역을 형성하는 데 사용될 것이고, 제2 반도체층(52B)은 또 다른 영역(예를 들어, n형 영역(50N))에서 나노-FET에 대한 채널 영역을 형성하는 데 사용될 것이다. 제1 반도체층(52A)의 제1 반도체 물질은 실리콘 게르마늄(예를 들어, SixGe1-x이며 x는 0 내지 1의 범위 내일 수 있음), 순수 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등과 같은 p형 나노-FET에 적합할 수 있으며, 제2 반도체층(52B)의 제2 반도체 물질은 예를 들면, 실리콘, 실리콘 탄화물, III-V족 화합물 반도체, II-VI족 화합물 반도체 등과 같은 n형 나노-FET에 적합할 수 있다. 제1 반도체 물질과 제2 반도체 물질은 서로의 에칭으로부터 높은 에칭 선택성을 가질 수 있으므로, n형 영역(50N)에서 제2 반도체층(52B)을 제거하지 않고 제1 반도체층(52A)이 제거될 수 있고, 제2 반도체층(52B)은 p형 영역(50P)에서 제1 반도체층(52A)을 제거하지 않고 제거될 수 있다.
다층 스택(52)의 각 층은 기상 에피택시(vapor phase epitaxy; VPE) 또는 분자 빔 에피택시(molecular beam epitaxy; MBE)와 같은 프로세스에 의해 성장되거나, 화학 증기 퇴적(chemical vapor deposition; CVD) 또는 원자 층 퇴적(atomic layer deposition; ALD)과 같은 프로세스에 의해 퇴적되는 등에 의해 얻어질 수 있다. 각각의 층은 예를 들면, 약 5 nm 내지 약 30 nm 범위의 두께와 같은, 작은 두께로 형성될 수 있다. 일부 실시예에서, 한 그룹의 층(예를 들어, 제2 반도체층(52B))은 또 다른 그룹의 층(예를 들어, 제1 반도체층(52A))보다 얇게 형성된다. 예를 들어, 제1 반도체층(52A)이 희생 층(또는 더미 층)이고 제2 반도체층(52B)이 채널 영역을 형성하는 데 사용되는 일부 실시예에서, 제2 반도체층(52B)은 제1 반도체층(52A)보다 더 두꺼울 수 있다. 층의 상대적 두께는 원하는 채널 높이와 결과적인 나노-FET의 채널 일함수 요건에 기초할 수 있다.
도 4에서, 트렌치(60)는 기판(50) 및 다층 스택(52)에서 에칭되어 핀 구조물(62)(n형 영역(50N)의 핀 구조물(62N) 및 p형 영역(50P)의 핀 구조물(62P)을 포함함)를 형성한다. 핀 구조물(62)은 각각 반도체 핀(54) 및 나노구조물(56)을 포함한다. 반도체 핀(54)은 기판(50)에 패터닝된 반도체 스트립이다. 기판(50)이 SOI 기판인 실시예에서, 반도체 핀(54)은 반도체층(50A)의 잔여 부분을 포함한다. 나노구조물(56)은 반도체 핀(54) 상의 다층 스택(52)의 잔여 부분을 포함한다. 구체적으로, 나노구조물(56)은 교대로 제1 나노구조물(56A) 및 제2 나노구조물(56B)을 포함한다. 제1 나노구조물(56A) 및 제2 나노구조물(56B)은 각각 제1 반도체층(52A) 및 제2 반도체층(52B)의 잔여 부분으로 형성된다. 예시된 실시예에서, 제2 나노구조물(56B)은 각각 2개의 제1 나노구조물(56A) 사이에 배치된다. 에칭은 반응성 이온 에칭(reactive ion etch; RIE), 중립 빔 에칭(neutral beam etch; NBE) 등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수 있고, 핀 구조물(62)의 패턴을 갖는 마스크(58)를 사용해 수행될 수 있다. 에칭은 이방성일 수 있다.
마스크(58)는 단일 층 마스크일 수 있거나, 제1 마스크층(58A) 및 제1 마스크층(58A) 상의 제2 마스크층(58B)을 각각 포함하는 다층 마스크와 같은 다층 마스크일 수 있다. 제1 마스크층(58A) 및 제2 마스크층(58B)은 각각 실리콘 산화물, 실리콘 질화물, 이들의 조합 등과 같은 유전체 물질로 형성될 수 있고, 허용 가능한 기술에 따라 퇴적되거나 열적으로(thermally) 성장될 수 있다. 제1 마스크층(58A)의 물질은 제2 마스크층(58B)의 물질의 에칭으로부터 높은 에칭 선택성을 가질 수 있다. 예를 들어, 제1 마스크층(58A)은 실리콘 산화물로 형성될 수 있고, 제2 마스크층(58B)은 실리콘 질화물로 형성될 수 있다.
핀 구조물(62)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들면, 핀 구조물은 이중-패터닝 또는 다중-패터닝 프로세스를 포함하는, 하나 이상의 포토리소그래피 프로세스를 이용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피와 자기 정렬(self-aligned) 프로세스를 결합하여, 예를 들면, 그렇지 않은 경우 단일 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 생성되게 할 수 있다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 희생층을 따라 형성된다. 이후 희생층이 제거되고, 그런 다음, 핀 구조물(62)을 패터닝하도록 잔여 스페이서가 사용될 수 있다. 일부 실시예에서, 마스크(58)(또는 다른 층)는 핀 구조물(62) 상에 남아 있을 수 있다.
핀 구조물(62)은 약 5 nm 내지 약 20 nm 범위의 폭을 가질 수 있다. n형 영역(50N) 및 p형 영역(50P) 내의 핀 구조물(62)은 예시적 목적으로 실질적으로 동일한 폭을 갖는 것으로 도시된다. 일부 실시예에서, 하나의 영역(예를 들어, n형 영역(50N)) 내의 핀 구조물(62)은 다른 영역(예를 들어, p형 영역(50P)) 내의 핀 구조물(62)보다 더 넓거나 좁을 수 있다.
핀 구조물(62)은 인접한 쌍들로 형성된다. 핀 구조물(62)의 각 쌍은 포크시트 FET을 형성하는 데 사용될 것이다. 각 쌍의 하나의 핀 구조물(62N)은 n형 디바이스를 형성하는 데 사용될 것이고, 각 쌍의 다른 핀 구조물(62P)은 p형 디바이스를 형성하는 데 사용될 것이다. 각 쌍의 핀 구조물(62N, 62P)은 트렌치들(60A) 중 대응하는 제1 트렌치에 의해 분리된다. 유전체 벽(아래에서 더 자세히 논의됨)은 각 쌍의 핀 구조물(62N, 62P) 사이의 트렌치(60A)에 형성될 것이며, 따라서 핀 구조물(62N, 62P)에 형성될 상이한 유형의 나노-FET들 사이에 전기적 격리를 제공할 것이다. 트렌치(60A)는 약 6nm 내지 약 30nm 범위의 제1 폭(W1)을 가질 수 있다. 핀 구조물(62)의 인접한 쌍은 트렌치들(60B)의 대응하는 제2 트렌치에 의해 분리된다. 트렌치(60B)는 약 22nm 내지 약 46nm 범위의 제2 폭(W2)을 가질 수 있다. 폭(W2)은 제1 폭(W1)보다 크므로, 핀 구조물(62)의 인접한 쌍들이 각 쌍의 핀 구조물(62N, 62P)보다 더 멀리 이격된다.
도 5에서, 라이너층(64)은 마스크(58)(존재하는 경우), 핀 구조물(62) 및 기판(50) 위에 형성된다. 라이너층(64)은 핀 구조물(62)을 후속적으로 형성되는 콘택으로부터 분리하는데 사용될 것이다. 라이너층(64)은 열 산화 또는 컨포멀 퇴적 프로세스에 의해 형성될 수 있는 유전체 물질로 형성될 수 있다. 허용 가능한 유전체 물질은, 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 산탄질화물 등과 같은 로우-k 유전체 물질(예를 들어, 약 7 미만의 k-값을 갖는 물질); 예를 들면, 하프늄 산화물, 지르코늄 산화물, 지르코늄 알루미늄 산화물, 하프늄 알루미늄 산화물, 하프늄 실리콘 산화물, 알루미늄 산화물 등과 같은 하이-k 유전체 물질(예를 들어, 약 7보다 큰 k-값을 갖는 물질); 이들의 조합; 등을 포함한다. 허용 가능한 퇴적 프로세스는 원자 층 퇴적(ALD), 화학 증기 퇴적(CVD), 분자 빔 퇴적(MBD), 물리 증기 퇴적(PVD) 등을 포함한다. 일부 실시예에서, 라이너층(64)은 열 산화에 의해 실리콘 산화물로 형성된다. 라이너층(64)은 약 1 nm 내지 약 10 nm 범위의 두께로 형성될 수 있다.
그런 다음, 유전체층(66)은 라이너층(64) 위에 형성된다. 유전체층(66)은 (라이너층(64)의 후보 유전체 물질 중에서 선택된 것과 같은) 로우-k 유전체 물질로 형성될 수 있으며, 이는 컨포멀 퇴적 프로세스(예를 들어, 라이너층(64)을 형성하는 후보 방법들 중에서 선택된 방법)에 의해 퇴적될 수 있다. 유전체층(66)의 물질은 라이너층(64)의 물질과는 상이한 k-값을 가지며, 라이너층(64)의 물질의 에칭으로부터 높은 에칭 선택성을 갖는다. 일부 실시예에서, 유전체층(66)은 ALD 또는 CVD에 의해 실리콘 질화물로 형성된다.
트렌치들(60A, 60B)은 서로 다른 폭을 갖기 때문에 이들은 서로 다른 양의 유전체 물질로 채워진다. 라이너층(64)은 트렌치(60A, 60B)의 측벽 및 하단을 따라 형성된다. 트렌치(60A)가 더 좁은 폭을 가지므로 유전체층(66)에 의해 완전히 채워진다(또는 과도하게 채워진다(overfilled)). 그러나, 트렌치(60B)는 더 큰 폭을 가지기 때문에 유전체층(66)에 의해 완전히 채워지지 않는다. 다시 말해서, 유전체층(66)이 퇴적된 후, 트렌치(60A)는 채워지지만(또는 과도하게 채워지지만) 트렌치(60B)의 일부 부분은 채워지지 않은 채로 남아있다.
도 6에서, 유전층(66)은 유전층(66)의 일부 부분을 제거하기 위해 에칭백된다. 구체적으로, 트렌치(60B) 내에 그리고 마스크(58)(존재하는 경우) 또는 핀 구조물(62) 위의 유전체층(66)의 부분은 에칭백에 의해 제거되어 트렌치(60B)를 재형성한다(reform). 유전층(66)은 예를 들면, 유전층(66)에 선택적인 에칭 프로세스와 같은 허용 가능한 에칭 기술을 사용하여 에칭백된다(예를 들어, 라이너층(64)의 물질(들)보다 더 빠른 속도로 유전체층(66)의 물질(들)을 에칭한다). 에칭백이 완료된 후, 유전체층(66)의 잔여 부분은 트렌치(60A)에 있다. 유전체층(66)의 잔여 부분은 각 쌍의 핀 구조물(62)의 핀 구조물(62N, 62P)을 분리하는 유전체 벽(68)을 형성한다. 유전체 벽(68)은 트렌치(60A)를 부분적으로 또는 완전히 채울 수 있다. 유전체 벽(68)은 약 6nm 내지 약 30nm 범위의 폭(W1)을 가질 수 있다. 유전체층(66)이 형성된 후, 포크시트 구조물(80)은 기판(50)으로부터 연장된다. 포크시트 구조물(80)은 각각 유전체 벽(68) 및 한 쌍의 핀 구조물들(62)을 포함하고, 유전체 벽(68)은 핀 구조물들(62) 사이에 배치된다.
위에서 언급된 바와 같이, 하나의 n형 영역(50N) 및 하나의 p형 영역(50P)이 도시되어 있지만, 기판(50)은 임의의 원하는 양의 그러한 영역을 포함할 수 있다. 각각의 포크시트 구조물(80)은 n형 영역(50N)과 p형 영역(50P)의 경계에 배치된다. 또한, 각각의 포크시트 구조물(80)의 핀 구조물(62N, 62P)은 교번한다. 다시 말해서, 각각의 n형 영역(50N)은 제1 포크시트 구조물(80)로부터의 제1 핀 구조물(62N)을 포함하고, 제2 포크시트 구조물(80)로부터의 제2 핀 구조물(62N)를 포함한다.
도 7에서, 전도성층(72)은 유전체 벽(68) 및 라이너층(64) 위에 퇴적된다. 전도성층(72)은 트렌치(60B)를 채우고 마스크(58)(존재하는 경우) 또는 핀 구조물(62) 위에 형성될 수도 있다. 유전체 벽(68)이 트렌치(60A)를 부분적으로 채울 때, 전도성층(72)은 트렌치(60A)의 잔여 부분에도 형성될 수 있다. 전도성층(72)은 퇴적 프로세스(예를 들어, ALD, CVD, PVD 등), 도금 프로세스(예를 들어, 전기 도금, 무전해 도금 등) 등에 의해 형성될 수 있는, 예를 들면, 텅스텐(W), 루테늄(Ru), 코발트(Co), 구리(Cu), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈(Ta), 탄탈 질화물(TaN), 몰리브덴(Mo), 니켈(Ni), 이들의 합금 등과 같은 금속 또는 금속 함유 물질로 형성될 수 있다.
도 8에서, 전도성층(72)은 전도성층(72)의 일부 부분을 제거하기 위해 에칭백된다. 구체적으로, 트렌치(60A) 내에 그리고 마스크(58)(존재하는 경우) 또는 핀 구조물(62) 위의 전도성층(72)의 부분은 에칭백에 의해 제거된다. 전도성층(72)은 예를 들면, 전도성층(72)에 대해 선택적인(예를 들어, 라이너층(64)의 물질(들)보다 더 빠른 속도로 전도성층(72)의 물질(들)을 에칭하는) 에칭 프로세스와 같은 허용 가능한 에칭 기술을 사용하여 에칭백된다. 에칭백이 완료된 후, 전도성층(72)의 잔여 부분은 트렌치(60B)에 배치된다. 트렌치(60B)에 남아있는 전도성층(72)의 부분은 포크시트 구조물(80) 사이에 전력 레일 콘택(74)을 형성한다. 전력 레일 콘택(74)이 원하는 높이(H1)에 도달한 후, 시간 제한 에칭 프로세스(timed etch processes)를 사용하여 전도성층(72)의 에칭을 중지할 수 있다. 높이(H1)는 약 20 nm 내지 약 60 nm 범위 내일 수 있다. 또한, 전력 레일 콘택(74)은 약 6nm 내지 약 30nm 범위의 폭(W4)을 가질 수 있다.
도 9에서, 절연 물질(76)은 포크시트 구조물(80)에 인접한 트렌치(60A)의 잔여 부분에 형성된다. 절연 물질(76)은 마스크(58)(존재하는 경우) 또는 핀 구조물(62) 및 트렌치(60A, 60B)에 퇴적될 수 있다. 절연 물질(76)은 예를 들면, 실리콘 산화물과 같은 산화물, 예를 들면, 실리콘 질화물과 같은 질화물 등 또는 이들의 조합일 수 있으며, 고밀도 플라즈마 CVD(HDP-CVD), 유동성 CVD(FCVD) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 절연 물질이 사용될 수 있다. 절연 물질(76)이 일단 형성되면 어닐링 프로세스가 수행될 수 있다. 절연 물질(76)이 단일 층으로 예시되었지만, 일부 실시예는 다중 층을 사용할 수 있다. 그 다음, 마스크(58)(존재하는 경우) 또는 핀 구조물(62) 위의 라이너층(64) 및 절연 물질(76)의 과잉 물질을 제거하기 위해 절연 물질(76)에 제거 프로세스가 적용된다. 일부 실시예에서, 예를 들면, 화학 기계적 연마(chemical mechanical polish; CMP), 에칭백 프로세스, 이들의 조합 등과 같은, 평탄화 프로세스가 활용될 수 있다. 평탄화 프로세스는 마스크(58) 또는 나노구조물(56)을 노출시켜, 평탄화 프로세스가 완료된 후에, 마스크(58) 또는 나노구조물(56) 각각의 상단 표면, 라이너층(64)의 잔여 부분, 및 절연 물질(76)이 (프로세스 변동 내에서) 공면이 된다. 예시된 실시예에서, 마스크(58)는 평탄화 프로세스 후에 남아있다. 또 다른 실시예에서, 마스크(58)는 또한 평탄화 프로세스에 의해 제거될 수 있다.
도 10에서, 절연 물질(76)은 STI 영역(78)을 형성하도록 리세싱되어, 트렌치(60B)의 부분을 재형성한다. 절연 물질(76)은 나노구조물(56)의 적어도 일부가 STI 영역(78)으로부터 돌출되도록 리세싱된다. 예시된 실시예에서, STI 영역(78)의 상단 표면은 반도체 핀(54)의 상단 표면 아래에 있다. 일부 실시예에서, STI 영역(78)의 상단 표면은 반도체 핀(54)의 상단 표면 위에 또는 이와 (프로세스 변동 내에서) 공면이다. 또한, STI 영역(78)의 상단 표면은, 도시된 바와 같이 평평한 표면, 볼록 표면, 오목 표면(예를 들면, 디싱(dishing)) 또는 이들의 조합을 가질 수 있다. STI 영역(78)의 상부 표면은 적절한 에칭에 의해 평탄하고, 볼록하고, 그리고/또는 오목하게 형성될 수 있다. STI 영역(78)은, 예를 들면, 절연 물질(76)에 대해 선택적인(예를 들어, 포크시트 구조물(80)의 물질(들)보다 빠른 속도로 절연 물질(54)의 물질(들)을 선택적으로 에칭하는) 에칭 프로세스와 같은, 허용 가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 희석된 불화수소(dHF) 산을 사용한 산화물 제거가 사용될 수 있다. STI 영역(78)이 원하는 높이(H2)에 도달한 후 절연 물질(76)의 에칭을 중지하기 위해 시간 제한 에칭 프로세스가 사용될 수 있다. 높이(H2)는 약 5 nm 내지 약 20 nm 범위 내일 수 있다. 라이너층(64)은 또한 절연 물질(76)의 리세싱 동안 리세싱될 수 있다. 절연 물질(76) 및 라이너층(64)의 상단 표면은 리세싱 후에 (프로세스 변동 내에서) 공면일 수 있다.
STI 영역(78)이 형성된 후, 포크시트 구조물(80)은 이웃하는 STI 영역들(78) 사이로부터 연장된다. STI 영역(78)은 전력 레일 콘택(74) 위에 형성되고 이를 매립한다. 각각의 라이너층(64)은 포크시트 구조물(80)과 각각의 STI 영역(78) 및 전력 레일 콘택(74) 사이에 배치된다. 위에서 설명된 프로세스는 포크시트 구조물(80)이 어떻게 형성될 수 있는지의 한 예일 뿐이라는 것을 이해해야 한다. 포크시트 구조물(80) 및 STI 영역(78)을 형성하기 위해 다른 허용 가능한 프로세스가 또한 사용될 수 있다. 포크시트 구조물(80)은 반도체 핀이 FinFET을 형성하기 위한 프로세스에서 프로세싱되는 것과 유사한 방식으로 프로세싱될 수 있다. 이러한 방식으로 포크시트 구조물(80)을 프로세싱하면 n형 디바이스 및 p형 디바이스가 동일한 포크시트 구조물(80)에 통합될 수 있다.
도 11에서, 채널 스페이서(82)는 예를 들어, 트렌치(60B)의 부분에서 포크시트 구조물(80) 위 및 주위에 형성된다. 채널 스페이서(82)는 반도체 물질(예를 들어, 기판(50)의 후보 반도체 물질 중에서 선택된 물질)로 형성될 수 있으며, 이는 예를 들면, 기상 에피택시(VPE) 또는 분자 빔 에피택시(MBE)와 같은 프로세스에 의해 성장되거나, 예를 들어, 화학 증기 퇴적(CVD) 또는 원자 층 퇴적(ALD)과 같은 프로세스에 의해 퇴적되는 등에 의해 얻어질 수 있다. 일부 실시예에서, 채널 스페이서(82)는 핀 구조물(62) 상에 얇은 시드 층을 성장시킨 다음 시드 층으로부터 채널 스페이서(82)의 물질을 성장시키는 것을 포함할 수 있는 에피택셜 성장에 의해 성장된다. 핀 구조물(62)가 형성된 후에(예를 들어, 도 4에 대해 위에서 논의된 바와 같이, 트렌치(60)가 기판(50)에서 에칭된 후) 시드 층이 성장될 수 있다. 이방성 에칭은 채널 스페이서(82)의 물질을 형성한 후에 수행되어 STI 영역(78)을 노출시킬 수 있다. 채널 스페이서(82)는 프로세싱 동안 임시 스페이서로서 사용되며, 이후 나노-FET에 대한 채널 영역으로서 작용할 나노구조물(56)의 부분을 노출시키기 위해 후속적으로 제거될 것이다. 구체적으로, 예시된 실시예에서, 채널 스페이서(82) 및 제1 나노구조물(56A)은 후속적으로 제거되고 제2 나노구조물(56B)의 3개의 측부 주위에 형성되는 게이트 구조물로 대체될 것이다. 따라서, 채널 스페이서(82)는 제2 나노구조물(56B)의 물질의 에칭으로부터 높은 에칭 선택성을 갖는 물질로 형성된다. 채널 스페이서(82)는 제1 나노구조물(56A)과 동일한 반도체 물질로 형성될 수 있거나, 다른 물질로 형성될 수 있다.
도 12에서, 유전체 핀(84)은 채널 스페이서들(82) 사이와 STI 영역(78) 상에, 예를 들어, 채널 스페이서(82)에 의해 채워지지 않는 트렌치(60B)의 잔여 부분에 형성된다. 따라서, 각 트렌치(60B)는 한 쌍의 채널 스페이서(82) 및 유전체 핀(84)에 의해 채워지고, 유전체 핀(84)은 채널 스페이서들(82) 사이에 있다. 유전체 핀(84)은, 열 산화 또는 컨포멀 퇴적 프로세스(예를 들어, 라이너층(64)을 형성하는 후보 방법 중에서 선택된 프로세스)에 의해 형성될 수 있는, 로우-k 유전체 물질(예를 들어, 라이너층(64)의 후보 유전체 물질 중에서 선택된 물질), 하이-k 유전체 물질(예를 들어, 라이너층(64)의 후보 유전체 물질 중에서 선택된 물질), 이들의 조합 등으로 형성될 수 있다. 예시된 실시예에서, 각각의 유전체 핀(84)은 제1 유전체층(84A) 및 제1 유전체층(84A) 상의 제2 유전체층(84B)을 포함하며, 제1 유전체층(84A)은 실리콘 탄질화물, 실리콘 산탄화물, 또는 실리콘 산탄화물로 형성되고, 제2 유전체층(84B)은 실리콘 산화물로 형성된다. 유전체 핀(84)은 약 6nm 내지 약 30nm 범위의 제5 폭(W5)을 가질 수 있다.
그 다음, 채널 스페이서(82) 위의 유전체 핀(84)의 과잉 물질(들)을 제거하기 위해 제거 프로세스가 유전체 핀(84)에 적용된다. 일부 실시예에서, 예를 들면, 화학 기계적 연마(CMP), 에칭백 프로세스, 이들의 조합 등과 같은, 평탄화 프로세스가 활용될 수 있다. 평탄화 프로세스는 채널 스페이서(82)를 노출시켜 채널 스페이서(82) 및 유전체 핀(84)의 상단 표면이 평탄화 프로세스가 완료된 후 (프로세스 변동 내에서) 공면이 되도록 한다.
도 13에서, 유전체 핀(84)은 선택적으로 리세싱되어, 트렌치(60B)의 부분을 재형성한다. 유전체 핀(84)은 유전체 핀(84)에 대해 선택적인 에칭(예를 들어, 제1 유전체층(84A) 및 제2 유전체층(84B)의 물질(들)을 채널 스페이서(82)의 물질(들)보다 더 빠른 속도로 선택적으로 에칭)과 같은 허용 가능한 에칭 프로세스를 사용하여 리세싱될 수 있다.
도 14에서, 예를 들면, 유전체 핀(84)을 위한 제3 유전체층(84C)은 제1 유전체층(84A) 및 제2 유전체층(84B) 상에서와 같이 트렌치(60B)에 선택적으로 형성된다. 제3 유전체층(84C)은 (라이너층(64)의 후보 유전체 물질 중에서 선택된 것과 같은) 하이-k 유전체 물질로 형성될 수 있으며, 이는 컨포멀 퇴적 프로세스(예를 들어, 라이너층(64)을 형성하는 후보 방법들 중에서 선택된 방법)에 의해 퇴적될 수 있다. 그 다음, 마스크(58)(존재하는 경우) 또는 핀 구조물(62) 위의 제3 유전체층(84C) 및 채널 스페이서(82)의 과잉 물질(들)을 제거하기 위해 제거 프로세스가 적용된다. 일부 실시예에서, 예를 들면, 화학 기계적 연마(CMP), 에칭백 프로세스, 이들의 조합 등과 같은, 평탄화 프로세스가 활용될 수 있다. 평탄화 프로세스는 마스크(58) 또는 나노구조물(56)을 노출시켜, 각각 마스크(58) 또는 나노구조물(56), 채널 스페이서(82) 및 제3 유전체층(84C)의 상단 표면이 평탄화 프로세스가 완료된 후 (프로세스 변동 내에서) 공면이 되게 한다. 예시된 실시예에서, 마스크(58)는 평탄화 프로세스 후에 남아 있다. 또 다른 실시예에서, 마스크(58)는 또한 평탄화 프로세스에 의해 제거될 수 있다.
예시된 실시예에서, 유전체 핀(84)은 로우-k 유전체 물질로 형성된 하부 부분(제1 유전체층(84A) 및 제2 유전체층(84B)을 포함함) 및 하이-k 유전체로 형성된 상부 부분(제3 유전체층(84C)을 포함함)을 갖는다. 예를 들면, 더 많거나 더 적은 층을 갖는 유전체 핀(84)과 같은 다른 유형의 유전체 핀(84)이 형성될 수 있다는 것을 이해해야 한다. 다양한 실시예에서, 유전체 핀(84)은 로우-k 유전체 물질의 하부 부분 및 상부 부분; 하이-k 유전체 물질의 하부 부분 및 상부 부분; 하이-k 유전체 물질의 하부 부분 및 로우-k 유전체 물질의 상부 부분; 단일 층의 하부 부분 및/또는 상부 부분; 다층 하부 부분 및/또는 상부 부분; 등을 포함할 수 있다. 유전체 핀(84)의 상부 부분은 약 6nm 내지 약 30nm의 범위의 높이(H3)을 가질 수 있고, 유전체 핀(84)의 하부 부분은 약 27nm 내지 약 60nm의 범위의 높이(H4)를 가질 수 있으며, 유전체 핀(84)은 약 33nm 내지 약 90nm의 범위의 전체 높이를 가질 수 있다.
도 15에서, 포크시트 구조물(80) 및 채널 스페이서(82)는 유전체 핀(84)이 이웃하는 채널 스페이서들(82) 사이에서 연장되도록 리세싱된다. 리세싱은 마스크(58)가 이 프로세싱 단계에서 여전히 존재한다면 핀 구조물(62)로부터 마스크(58)를 제거한다. 리세싱은 허용 가능한 에칭 프로세스(들)에 의해 이루어질 수 있다. 예를 들어, 포크시트 구조물(80)은 예를 들면, 마스크(58), 나노구조물(56) 및 유전체 벽(68)에 대해 선택적인 것과 같은 허용 가능한 에칭 프로세스(예를 들어, 채널 스페이서(82) 및 유전체 핀(84)의 물질(들)보다 빠른 속도로 마스크(58), 나노구조물(56) 및 유전체 벽(68)의 물질(들)을 선택적으로 에칭함)를 사용하여 리세싱될 수 있다. 채널 스페이서(82)는 예를 들면, 채널 스페이서(82)에 대해 선택적인 것과 같은 허용 가능한 에칭 프로세스(예를 들어, 나노구조물(56) 및 유전체 벽(68)의 물질(들)보다 빠른 속도로 채널 스페이서(82)의 물질(들)을 선택적으로 에칭함)를 사용하여 선택적으로 트리밍될 수 있다. 리세싱/트리밍은 나노구조물(56)의 부분을 제거할 수 있다.
그런 다음 더미 유전체층(86)이 포크시트 구조물(80), 채널 스페이서(82) 및 유전체 핀(84) 상에 형성된다. 더미 유전체층(86)은 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 이들은 허용 가능한 기술에 따라 퇴적되거나 열적으로 성장될 수 있다.
도 16a 내지 23c는 나노-FET의 제조에서 추가 중간 단계를 예시한다. 도 16a, 17a, 18a, 19a, 20a, 21a, 22a 및 23a는 n형 영역(50N) 및 p형 영역(50P) 모두에 적용될 수 있다. n형 영역(50N) 및 p형 영역(50P)의 구조물에서의 차이(있는 경우)는 각 도면에 첨부된 텍스트에 설명되어 있다.
도 16a, 16b 및 16c에서, 더미 게이트(94)는 더미 유전체층(86) 위에 형성된다. 더미 게이트(94)는 더미 게이트층을 형성하고 더미 게이트층을 패터닝함으로써 형성될 수 있다. 더미 게이트층(86)은 더미 유전체층(86) 위에 퇴적된 후, 예를 들어, CMP에 의해 평탄화될 수 있다. 더미 게이트층은 전도성 또는 비전도성 물질일 수 있고 비정질 실리콘, 다결정 실리콘(polysilicon), 다결정 실리콘 게르마늄(poly-SiGe), 금속성 질화물, 금속성 실리사이드, 금속성 산화물, 및 금속을 포함하는 그룹 중에서 선택될 수 있다. 더미 게이트층은 물리적 증기 퇴적(PVD), CVD, 스퍼터 퇴적, 또는 선택된 물질을 퇴적하기 위한 다른 기술에 의해 퇴적될 수 있다. 그 다음, 더미 게이트층은 예를 들면, 더미 게이트(94)의 패턴을 갖는 마스크(96)와 같은 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 더미 게이트(94)를 형성하도록 패터닝될 수 있다. 마스크(96)의 패턴은 더미 게이트(94)를 형성하기 위해 허용 가능한 에칭 기술에 의해 더미 게이트층으로 전사된다. 마스크(96)의 패턴은 또한, 더미 유전체(92)를 형성하기 위해 허용 가능한 에칭 기술에 의해 더미 유전체층으로 선택적으로 전사될 수 있다.
마스크(96)는 단일 층 마스크일 수 있거나, 각각 제1 마스크층(96A) 및 제2 마스크층(96B)을 포함하는 다층 마스크와 같은 다층 마스크일 수 있다. 제1 마스크층(96A) 및 제2 마스크층(96B)은 각각 실리콘 산화물, 실리콘 질화물, 이들의 조합 등과 같은 유전체 물질로 형성될 수 있고, 허용 가능한 기술에 따라 퇴적되거나 열적으로 성장될 수 있다. 제1 마스크층(96A)의 물질은 제2 마스크층(96B)의 물질의 에칭으로부터 높은 에칭 선택성을 가질 수 있다. 예를 들어, 제1 마스크층(96A)은 실리콘 산화물로 형성될 수 있고, 제2 마스크층(96B)은 실리콘 질화물로 형성될 수 있다.
더미 게이트(94)는 채널 영역을 형성하기 위해 후속 프로세싱에서 노출될 나노구조물(56)의 부분을 덮는다. 구체적으로, 더미 게이트(94)는 채널 영역(88)을 형성하는 데 사용될 나노구조물(56)의 부분을 따라 연장된다. 마스크(96)의 패턴은 인접한 더미 게이트(94)를 물리적으로 분리하기 위해 사용될 수 있다. 더미 게이트(94)는 또한 반도체 핀(54)의 길이 방향에 (프로세스 변동 내에서) 실질적으로 수직인 길이 방향을 가질 수 있다. 마스크(96)는 예를 들면, 허용 가능한 에칭 기술에 의해 패터닝 후에 선택적으로 제거될 수 있다.
게이트 스페이서(98)는 핀 구조물(62) 위에, 예를 들어, 마스크(96), 더미 게이트(94) 및 더미 유전체(92)의 노출된 측벽 상에 형성된다. 게이트 스페이서(98)는 절연 물질을 컨포멀하게(conformally) 형성하고 이어서 절연 물질을 에칭함으로써 형성될 수 있다. 절연 물질은 (라이너층(64)의 후보 유전체 물질 중에서 선택된 것과 같은) 로우-k 유전체 물질일 수 있으며, 이는 컨포멀 퇴적 프로세스(예를 들어, 라이너층(64)을 형성하는 후보 방법들 중에서 선택된 방법)에 의해 퇴적될 수 있다. 게이트 스페이서(98)는 단일 층의 절연 물질 또는 다중 층의 절연 물질로 형성될 수 있다. 일부 실시예에서, 게이트 스페이서(98)는 각각 다층의 실리콘 산탄질화물을 포함하고, 여기서 각각의 층은 상이한 조성의 실리콘 산탄질화물을 가질 수 있다. 일부 실시예에서, 게이트 스페이서(98)는 각각 2개의 실리콘 질화물층 사이에 배치된 실리콘 산화물층을 포함한다. 다른 스페이서 구조물이 형성될 수 있다. 절연 물질의 에칭은 이방성일 수 있다. 예를 들어, 에칭 프로세스는 예를 들면, RIE, NBE 등과 같은 건식 에칭일 수 있다. 에칭 후, 게이트 스페이서(98)는 직선 측벽 또는 곡선 측벽을 가질 수 있다.
게이트 스페이서(98)의 형성 이전에, 경도핑되는 소스/드레인(lightly doped source/drain; LDD) 영역을 위한 주입이 수행될 수 있다. 상이한 디바이스 유형들을 갖는 실시예에서, 위에서 논의된 주입과 유사하게, p형 영역(50P)을 노출시키면서 예를 들면, 포토레지스트와 같은 마스크가 n형 영역(50N) 위에 형성될 수 있고, 적절한 유형(예를 들어, p형) 불순물이 p형 영역(50P)에서 노출된 핀 구조물(62) 내로 주입될 수 있다. 그런 다음, 마스크가 제거될 수 있다. 이어서, n형 영역(50N)을 노출시키면서 p형 영역(50P) 위에 예를 들면, 포토레지스트와 같은 마스크가 형성될 수 있고, n형 영역(50N) 내의 노출된 핀(66) 구조물(55) 내로 적절한 유형의 불순물(예를 들어, n형)이 주입될 수 있다. 그런 다음, 마스크가 제거될 수 있다. n형 불순물은 전술한 n형 불순물 중 어느 하나일 수 있고, p형 불순물은 전술한 p형 불순물 중 어느 하나일 수 있다. 경도핑된 소스/드레인 영역은 약 1015 cm-3 내지 약 1019 cm-3 범위의 불순물 농도를 가질 수 있다. 어닐링은 주입 손상을 복구하고 주입된 불순물을 활성화하는 데 사용될 수 있다. 주입하는 동안, 채널 영역(88)은 더미 게이트(94)에 의해 덮인 채로 유지되어, 채널 영역(88)은 LDD 영역에 주입된 불순물로부터 실질적으로 자유롭다(free).
상기 개시는 일반적으로 스페이서 및 LDD 영역을 형성하는 프로세스를 설명한다는 점에 유의한다. 다른 프로세스 및 시퀀스가 사용될 수 있다. 예를 들어, 더 적거나 추가의 스페이서가 이용될 수 있고, 상이한 순서의 단계가 이용될 수 있는 등이 가능하다(예를 들어, 추가 스페이서가 형성되고 제거될 수 있는 등이 가능함). 더욱이, n형 및 p형 디바이스는 상이한 구조물 및 단계를 사용하여 형성될 수 있다.
그런 다음, 게이트 스페이서(98)가 형성된 후, 소스/드레인 리세스(102)가 핀 구조물(62) 및 채널 스페이서(82)에 형성된다. 예시된 실시예에서, 소스/드레인 리세스(102)는 반도체 핀(54) 및 STI 영역(78)을 노출시키기 위해 나노구조물(56) 및 채널 스페이서(82)를 관통해 연장된다. 소스/드레인 리세스(102)는 또한 반도체 핀(54) 내로 연장될 수 있다. 즉, 소스/드레인 리세스(102)는 나노구조물(56)에만 형성될 수 있거나 반도체 핀(54) 내로 연장되도록 형성될 수도 있다. 다양한 실시예에서, 핀 구조물(62) 내의 소스/드레인 리세스(102)는 반도체 핀(54)을 에칭하지 않고 반도체 핀(54)의 상단 표면으로 연장될 수 있고; 반도체 핀(54)은, 핀 구조물(62) 내의 소스/드레인 리세스(102)의 하단 표면이 STI 영역(78)의 상단 표면 아래에 배치되도록 에칭될 수 있는 등이 가능하다. 소스/드레인 리세스(102)는 예를 들면, 핀 구조물(62) 및 채널 스페이서(82)에 선택적인 것과 같은 허용 가능한 에칭 프로세스(예를 들어, 유전체 벽(68) 및 유전체 핀(84)의 물질(들)보다 빠른 속도로 반도체 핀(54), 나노구조물(56) 및 채널 스페이서(82)의 물질(들)을 선택적으로 에칭함)를 사용하여 형성될 수 있다. 따라서 유전체 벽(68) 및 유전체 핀(84)은 소스/드레인 리세스(102)가 형성된 후에 남아있다. 게이트 스페이서(98) 및 마스크(96)는 소스/드레인 리세스(102)를 형성하는데 사용되는 에칭 프로세스 동안 핀 구조물(62) 및 채널 스페이서(82)의 부분을 집합적으로 마스킹한다. 소스/드레인 리세스(102)가 원하는 깊이에 도달한 후에 소스/드레인 리세스(102)의 에칭을 중지하기 위해 시간 제한 에칭 프로세스가 사용될 수 있다.
내부 스페이서(104)는 선택적으로 제1 나노구조물(56A)의 잔여 부분의 측벽, 예를 들어, 소스/드레인 리세스(102)에 의해 노출되는 측벽 상에 형성된다. 이하에서 더 상세히 논의되는 바와 같이, 소스/드레인 영역은 이후에 소스/드레인 리세스(102)에 형성될 것이며, 제1 나노구조물(56A)은 후속적으로 대응하는 게이트 구조물로 대체될 것이다. 내부 스페이서(104)는 이후에 형성되는 소스/드레인 영역과 이후에 형성되는 게이트 구조물 사이의 격리 피처로서 작용한다. 또한, 내부 스페이서(104)는 게이트 구조물을 후속적으로 형성하는 데 사용되는 에칭 프로세스와 같은 후속 에칭 프로세스에 의해 후속적으로 형성된 소스/드레인 영역에 대한 손상을 방지하기 위해 사용될 수 있다.
내부 스페이서(104)를 형성하기 위한 예로서, 소스/드레인 리세스(102)는 확장될 수 있다. 구체적으로, 소스/드레인 리세스(102)에 의해 노출된 제1 나노구조물(56A)의 측벽의 부분이 리세싱될 수 있다. 제1 나노구조물(56A)의 측벽은 직선으로 도시되어 있지만, 측벽은 오목하거나 볼록할 수 있다. 측벽은 제1 나노구조물(56A)의 물질에 대해 선택적인 것과 같은 허용 가능한 에칭 프로세스(예를 들어, 제2 나노구조물(56B) 및 반도체 핀(54)의 물질(들)보다 빠른 속도로 제1 나노구조물(56A)의 물질을 선택적으로 에칭함)에 의해 리세싱될 수 있다. 에칭은 등방성일 수 있다. 예를 들어, 반도체 핀(54) 및 제2 나노구조물(56B)이 실리콘으로 형성되고 제1 나노구조물(56A)이 실리콘 게르마늄으로 형성되는 경우, 에칭 프로세스는 테트라메틸암모늄 수산화물(TMAH), 암모늄 수산화물(NH4OH) 등을 사용한 습식 에칭일 수 있다. 또 다른 실시예에서, 에칭 프로세스는 불화수소(HF) 가스와 같은 불소 기반 가스를 사용하는 건식 에칭일 수 있다. 일부 실시예에서, 소스/드레인 리세스(102)를 형성하고 제1 나노구조물(56A)의 측벽을 리세싱하기 위해 동일한 에칭 프로세스가 계속적으로 수행될 수 있다. 일부 실시예에서, 측벽을 리세싱하는데 사용되는 에칭 프로세스는 또한 제2 나노구조물(56B)의 에칭된 부분을 트리밍할(예를 들어, 두께를 감소시킬) 수 있다. 그런 다음, 내부 스페이서(104)는 절연 물질을 컨포멀하게 형성하고 이어서 절연 물질을 에칭함으로써 형성될 수 있다. 절연 물질은 (라이너층(64)의 후보 유전체 물질 중에서 선택된 것과 같은) 로우-k 유전체 물질로 형성될 수 있으며, 이는 컨포멀 퇴적 프로세스(예를 들어, 라이너층(64)을 형성하는 후보 방법들 중에서 선택된 방법)에 의해 퇴적될 수 있다. 절연 물질의 에칭은 이방성일 수 있다. 예를 들어, 에칭 프로세스는 예를 들면, RIE, NBE 등과 같은 건식 에칭일 수 있다. 내부 스페이서(104)의 외부 측벽이 게이트 스페이서(98)의 측벽으로부터 리세싱된 것으로 도시되어 있지만, 내부 스페이서(104)의 외부 측벽은 게이트 스페이서(98)의 측벽을 넘어서 연장되거나 그에 대해 동일한 높이에 있을 수 있다. 다시 말해서, 내부 스페이서(104)는 측벽 리세스를 부분적으로 채우거나, 완전히 채우거나, 과도하게 채울 수 있다. 더욱이, 내부 스페이서(104)의 측벽이 오목한 것으로 도시되어 있지만, 내부 스페이서(104)의 측벽은 직선이거나 볼록할 수 있다.
도 17a, 17b 및 17c에서, 에피택셜 소스/드레인 영역(106)은 소스/드레인 리세스(102)에 형성된다. 에피택셜 소스/드레인 영역(70)은, 각각의 더미 게이트(94)가 에피택셜 소스/드레인 영역(106)의 각각의 이웃하는 쌍들 사이에 배치되도록 소스/드레인 리세스(102) 내에 형성된다. 일부 실시예에서, 게이트 스페이서(98) 및 내부 스페이서(104)는, 에피택셜 소스/드레인 영역(106)이 나노-FET의 후속적으로 형성된 게이트를 단락시키지 않도록, 적절한 측방향 거리만큼 에피택셜 소스/드레인 영역(106)으로부터 각각 더미 게이트(94) 및 제1 나노구조물(56A)을 분리하는데 사용된다. 에피택셜 소스/드레인 영역(106)은 내부 스페이서(104)(존재한다면)와 접촉하여 형성될 수 있고, 제2 나노구조물(56B)의 측벽을 지나 연장될 수 있다. 에피택셜 소스/드레인 영역(106)은 제2 나노구조물(56B)에 응력을 가하여 성능을 향상시킬 수 있다.
n형 영역(50N) 내의 에피택셜 소스/드레인 영역(106)은 p형 영역(50P)을 마스킹함으로써 형성될 수 있다. 그 후, 에피택셜 소스/드레인 영역(106)은 n형 영역(50N)의 소스/드레인 리세스(102)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(106)은 n형 나노-FET에 적합한 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, n형 영역(50N)의 에피택셜 소스/드레인 영역(106)은 예를 들면, 실리콘, 실리콘 탄화물, 인으로 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같은, 채널 영역(88)에 대해 인장 변형을 가하는 물질을 포함할 수 있다. n형 영역(50N) 내의 에피택셜 소스/드레인 영역(106)은 핀 구조물(62)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯(facet)을 가질 수 있다.
p형 영역(50P) 내의 에피택셜 소스/드레인 영역(106)은 n형 영역(50N)을 마스킹함으로써 형성될 수 있다. 그 후, 에피택셜 소스/드레인 영역(106)은 p형 영역(50P) 내의 소스/드레인 리세스(102)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(106)은 p형 나노-FET에 적합한 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, p형 영역(50P)의 에피택셜 소스/드레인 영역(106)은 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등과 같이 채널 영역(88)에 압축 변형을 가하는 물질을 포함할 수 있다. p형 영역(50N) 내의 에피택셜 소스/드레인 영역(106)은 핀 구조물(62)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(106), 제2 나노구조물(56B), 및/또는 핀(54)은 경도핑된 소스/드레인 영역을 형성하기 위해 앞서 논의된 프로세스와 유사하게 소스/드레인 영역을 형성하기 위해 도펀트를 사용해 주입될 수 있고, 이어서 어닐링이 수행될 수 있다. 소스/드레인 영역은 약 1019 cm-3 내지 약 1021 cm-3 범위의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n형 및/또는 p형 불순물은 전술한 불순물 중 임의의 불순물일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(106)은 성장 중에 현장(in situ) 도핑될 수 있다.
에피택셜 소스/드레인 영역(106)을 형성하는데 사용된 에피택시 프로세스의 결과로서, 에피택셜 소스/드레인 영역(106)의 상부 표면은 핀 구조물(62)의 표면을 넘어 측방향으로 밖으로 확장되는 패싯을 갖는다. 인접한 에피택셜 소스/드레인 영역(106)은 에피택시 프로세스가 완료된 후에 유전체 벽(68) 또는 유전체 핀(84)에 의해 분리된 채로 남아있어, 에피택셜 소스/드레인 영역(106)의 병합이 방지된다. 따라서, 에피택셜 소스/드레인 영역(106)은 각각 직선 하단 표면(반도체 핀(54)과 접촉함), 직선 측벽(유전체 벽(68)과 접촉함), 패싯 측부 표면(유전체 핀(84)을 향함) 및 패싯 상단 표면(기판(50)을 등지고 있음)을 갖는다. 또한, 에피택셜 소스/드레인 영역(106)과 유전체 핀(84) 사이의 물리적 분리가 유지되어 에피택셜 소스/드레인 영역(106)의 측벽과 전력 레일 콘택(74) 사이의 콘택이 형성될 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(106)이 <010> 방향을 따라 성장될 수 있어서, 소스/드레인 리세스(102)의 하부 부분이 에피택셜 소스/드레인 영역들(106) 사이에 남아 있고 유전체 핀(84)이 형성된다. 일부 실시예에서, 유전체 핀(84)으로부터 에피택셜 소스/드레인 영역(106)을 분리하는 소스/드레인 리세스(102)의 하부 부분을 재형성하기 위해 성장 후 에칭백이 수행된다. 예를 들어, 에피택셜 소스/드레인 영역(106)의 폭은 약 2 nm 내지 약 20 nm 범위의 양만큼 그 폭을 감소시키기 위해 에칭될 수 있으며, 따라서 소스/드레인 리세스(102)의 하부 부분을 재형성한다.
에피택셜 소스/드레인 영역(106)은 하나 이상의 반도체 물질층을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역(106)은 제1 반도체 물질층(106A) 및 제2 반도체 물질층(106B)을 포함할 수 있다. 에피택셜 소스/드레인 영역(106)을 위해 임의의 수의 반도체 물질층이 사용될 수 있다. 제1 반도체 물질층(106A)과 제2 반도체 물질층(106B) 각각은 서로 다른 반도체 물질로 형성될 수 있고 그리고/또는 서로 다른 도펀트 농도로 도핑될 수 있다. 일부 실시예에서, 제1 반도체 물질층(106A)은 제2 반도체 물질층(106B)보다 작은 도펀트 농도를 가질 수 있다. 에피택셜 소스/드레인 영역(106)이 2개의 반도체 물질층을 포함하는 실시예에서, 제1 반도체 물질층(106A)은 핀 구조물(62)로부터 성장될 수 있고, 제2 반도체 물질층(106B)은 제1 반도체 물질층(106A)으로부터 성장될 수 있다.
도 18a, 18b 및 18c에서, 유전체층(110)은 소스/드레인 리세스(102)의 하부 부분에 형성된다. 각각의 유전체층(110)은 에피택셜 소스/드레인 영역(106)과 대응하는 인접한 유전체 핀(84) 사이에 형성된다. 유전체층(110)은, 열 산화 또는 컨포멀 퇴적 프로세스(예를 들면, 라이너층(64)을 형성하는 후보 방법 중에서 선택된 방법)에 의해 형성될 수 있는, 로우-k 유전체 물질(예를 들면, 라이너층(64)의 후보 유전체 물질 중에서 선택된 물질), 하이-k 유전체 물질(예를 들어, 라이너층(64)의 후보 유전체 물질 중에서 선택된 물질), 이들의 조합 등으로 형성될 수 있다. 그런 다음, 에칭백 프로세스와 같은 제거 프로세스가 유전체층(110)에 적용되어 소스/드레인 리세스(102)의 하부 부분의 외부에 있는 유전체층(110)의 과잉 물질, 예를 들어, 에피택셜 소스/드레인 영역(106) 위의 부분을 제거한다.
그 다음, 제1 ILD(114)가 유전체층(110), 에피택셜 소스/드레인 영역(106) 및 유전체 핀(84) 위에 형성된다. 제1 ILD(114)는 유전체층(110), 에피택셜 소스/드레인 영역(106), 게이트 스페이서(98), 마스크(96)(존재하는 경우) 또는 더미 게이트(94) 및 유전체 핀(84) 위에 유전체 물질을 퇴적하고, 이어서 유전체 물질을 평탄화함으로써 형성될 수 있다. 허용 가능한 유전체 물질은 예를 들어, 실리콘 산화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 포스포실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG) 등과 같은 산화물; 실리콘 질화물과 같은 질화물; 등을 포함할 수 있다. 다른 절연 물질이 사용될 수 있다. 퇴적은 CVD, 플라즈마 강화 CVD(PECVD) 또는 FCVD와 같은 임의의 적절한 방법에 의해 이루어질 수 있다. 유전체 물질을 형성하기 위해 다른 허용 가능한 프로세스가 사용될 수 있다. 평탄화는 CMP, 에칭백 프로세스, 이들의 조합 등과 같은 임의의 적절한 방법에 의해 이루어질 수 있다. 평탄화 프로세스는 제1 ILD(114)의 상단 표면을 마스크(96)(존재하는 경우) 또는 더미 게이트(94)의 상단 표면과 수평이 되게 한다. 평탄화 프로세스는 또한 마스크와, 마스크(96)의 측벽을 따라 게이트 스페이서(98)의 부분을 제거할 수 있다. 평탄화 프로세스 후, 제1 ILD(114), 게이트 스페이서(98), 마스크(96)(존재하는 경우) 또는 더미 게이트(94)의 상단 표면은 (프로세스 변동 내에서) 공면이다. 따라서, 마스크(96)(존재하는 경우) 또는 더미 게이트(94)의 상단 표면은 제1 ILD(114)를 통해 노출된다. 도시된 실시예에서, 마스크(96)는 유지될 수 있으며, 평탄화 프로세스는 제1 ILD(114)의 상단 표면을 마스크(96)의 상단 표면과 수평이 되게 한다.
일부 실시예에서, 콘택 에칭 정지층(CESL)(112)은 제1 ILD(114)와 유전체층(110), 에피택셜 소스/드레인 영역(106), 게이트 스페이서(98), 유전체 핀(84) 및 유전체 벽(68) 사이에 배치된다. CESL(112)은 제1 ILD(114) 및 유전층(110)의 에칭으로부터 높은 에칭 선택성을 갖는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 물질을 포함할 수 있다.
아래에서 더 상세히 논의되는 바와 같이, 유전체층(110)의 부분(예를 들어, 도 18c의 단면에 있는 것)은 에피택셜 소스/드레인 영역(106)의 측벽과 전력 레일 콘택(74) 사이의 콘택으로 대체될 것이다. 에피택셜 소스/드레인 영역(106)에 인접한 유전체층(110)을 형성하는 것은 에피택셜 소스/드레인 영역(106)에 인접한 CESL(112) 및 제1 ILD(114)를 형성하는 것과 비교하여 제조 비용을 증가시킬 수 있다. 그러나, 유전체층(110)의 포함은 전력 레일 콘택(74)의 상단 표면을 노출시키는 데 사용될 에칭 프로세스의 더 나은 제어를 허용한다. 따라서 제조 수율이 증가될 수 있고, 유전체층(110)을 형성하는 비용보다 더 많이 전체 제조 비용을 감소시킬 수 있다.
도 19a, 19b 및 19c에서, 마스크(96)(존재하는 경우), 더미 게이트(94), 더미 유전체(92), 채널 스페이서(82) 및 제1 나노구조물(56A)은 제거되고 게이트 구조물(120)로 대체된다. 게이트 구조물(120)은 게이트 유전체(122) 및 게이트 유전체(122) 상의 게이트 전극(124)을 포함한다. 게이트 구조물(120)은 또한 "게이트 스택"으로 지칭될 수 있다.
마스크(96)(존재하는 경우) 및 더미 게이트(94)는 에칭 프로세스에서 제거되어 리세스가 형성된다. 리세스 내의 더미 유전체(92)의 부분이 또한 제거될 수 있다. 일부 실시예에서, 더미 게이트(94)는 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는, 제1 ILD 층(114) 또는 게이트 스페이서(98)보다 더 빠른 속도로 더미 게이트(94)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 제거 동안, 더미 유전체(92)는, 더미 게이트(94)가 에칭될 때 에칭 정지층으로서 사용될 수 있다. 그런 다음, 더미 게이트 유전체(92)는 더미 게이트(94)의 제거 후에 제거될 수 있다. 각 리세스는 채널 영역(88)으로 작용하는 제2 나노구조물(56B)의 부분을 노출하고 그리고/또는 그 위에 놓인다. 채널 영역으로 작용할 제2 나노구조물(56B)의 부분은 에피택셜 소스/드레인 영역(106)의 이웃하는 쌍들 사이에 배치된다.
그런 다음, 채널 스페이서(82) 및 제1 나노구조물(56A)의 잔여 부분은 리세스를 확장하기 위해 제거된다. 채널 스페이서(82) 및 제1 나노구조물(56A)의 잔여 부분은, 채널 스페이서(82) 및 제1 나노구조물(56)의 물질(들)을 제2 나노구조물(56B), 반도체 핀(54), STI 영역(78), 유전체 핀(84) 및 유전체 벽(68)의 물질(들)보다 빠른 속도로 선택적으로 에칭하는 허용가능한 에칭 프로세스에 의해 제거될 수 있다. 에칭은 등방성일 수 있다. 예를 들어, 반도체 핀(54) 및 제2 나노구조물(56B)이 실리콘으로 형성되고 채널 스페이서(82) 및 제1 나노구조물(56A)이 실리콘 게르마늄으로 형성되는 경우, 에칭 프로세스는 테트라메틸암모늄 수산화물(TMAH), 암모늄 수산화물(NH4OH) 등을 사용한 습식 에칭일 수 있다.
제2 나노구조물(56B) 및 반도체 핀(54)의 노출된 부분은 선택적으로 트리밍된다. 트리밍은 제2 나노구조물(56B)의 노출된 부분의 두께를 감소시킨다. 예를 들어, 트리밍은 제2 나노구조물(56B)의 제2 두께 T2(도 3 참조)를 약 40% 내지 약 70%의 범위의 양만큼 감소시킬 수 있고, 또한 반도체 핀(54)의 노출된 부분의 폭을 감소시킬 수 있다. 트리밍은 리세스의 형성과 동시에 수행될 수도 있고, 리세스가 형성된 후에 수행될 수 있다. 예를 들어, 제2 나노구조물(56) 및 반도체 핀(54)의 노출된 부분은 내부 스페이서(104), 게이트 스페이서(98), 유전체 핀(84) 및 유전체 벽(68)의 물질보다 빠른 속도로 제2 나노구조물(56) 및 반도체 핀(54)의 물질(들)을 선택적으로 에칭하는 허용가능한 에칭 프로세스에 의해 트리밍될 수 있다. 에칭은 등방성일 수 있다. 예를 들어, 반도체 핀(54) 및 제2 나노구조물(56B)이 실리콘으로 형성되고 채널 스페이서(82) 및 제1 나노구조물(56A)이 실리콘 게르마늄으로 형성되는 경우, 트리밍 프로세스는 희석된 암모늄 수산화물-과산화수소 혼합물(APM), 황산-과산화수소 혼합물(SPM) 등을 사용하는 습식 에칭일 수 있다.
게이트 유전체(122) 및 게이트 전극(124)은 대체 게이트를 위해 형성된다. 게이트 유전체(122)는 예를 들면, 반도체 핀(54)의 상단 표면 및 측벽 상에와 제2 나노구조물(56B)의 상단 표면, 측벽 및 하단 표면 상에와 같이 리세스에 컨포멀하게 퇴적된다. 게이트 유전체(122)는 또한 STI 영역(78)의 상단 표면 상에와 유전체 핀(84) 및 유전체 벽(68)의 측벽 상에 퇴적될 수 있다.
게이트 유전체(122)는 예를 들면, 산화물, 금속 산화물, 금속 실리케이트 등 또는 이들의 조합과 같은 하나 이상의 유전체층을 포함한다. 일부 실시예에서, 게이트 유전체(122)는 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층을 포함한다. 일부 실시예에서, 게이트 유전체(122)는 하이-k 유전체 물질을 포함하고, 이들 실시예에서, 게이트 유전체(100)는 약 7.0보다 큰 k 값을 가질 수 있으며, 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납, 및 이들의 조합의 규산염을 포함할 수 있다. 게이트 유전체(122)는 다층화될 수 있다. 예를 들어, 일부 실시예에서, 게이트 유전체(122)는 각각 열적 또는 화학적 산화에 의해 형성된 실리콘 산화물의 계면 층(122A) 및 계면 층 위의 금속 산화물 층(122b)을 포함할 수 있다. 게이트 유전체층(122)의 형성 방법은 분자 빔 퇴적(molecular-beam deposition; MBD), ALD, PECVD 등을 포함할 수 있다.
게이트 유전체(124)는 각각 게이트 유전체(122) 위에 퇴적되고, 리세스의 잔여 부분을 채운다. 게이트 전극(124)은 티타늄 질화물, 티타늄 산화물, 탄탈 질화물, 탄탈 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 또는 이들의 다층과 같은 금속 함유 물질을 포함할 수 있다. 예를 들어, 단일 층 게이트 전극(114)이 도시되어 있지만, 게이트 전극(124)은 임의의 수의 라이너층, 임의의 수의 일함수 조정층 및 충전 물질을 포함할 수 있다. 게이트 전극(124)을 구성하는 층들의 임의의 조합은 각각의 제2 나노구조물(56B) 사이 및 반도체 핀(54)과 제2 나노구조물(56B) 사이의 영역에 퇴적될 수 있다. 게이트 전극(124)의 형성 방법은 ALD, PECVD 등을 포함할 수 있다.
리세스의 충전 후에, 게이트 유전체(122) 및 게이트 전극(124)의 과잉 부분을 제거하기 위해 예를 들면, CMP와 같은, 평탄화 프로세스가 수행될 수 있으며, 이 과잉 부분은 제1 ILD(114) 및 게이트 스페이서(98)의 상단 표면 위에 있다. 그 다음, 에칭백과 같은 리세스 프로세스가 유전체 핀(84)의 상단 표면으로부터 게이트 유전체(122) 및 게이트 전극(124)의 상단 표면을 리세싱하도록 수행될 수 있다. 시간 제한 에칭 프로세스(timed etch processes)는 게이트 유전체(122) 및 게이트 전극(124)의 에칭을 중지하는데 사용될 수 있어서, 게이트 전극(124)의 상단 표면이 최상부 제2 나노구조물(56B)에 대해 원하는 높이(H5)를 갖도록 한다. 높이(H5)는 약 6 nm 내지 약 30 nm 범위 내일 수 있다. 따라서, 게이트 유전체(122) 및 게이트 전극(124)의 물질의 잔여 부분은 생성되는 나노-FET의 대체 게이트 구조물을 형성한다.
그런 다음, 에칭 정지층(126)은 리세싱된 게이트 구조물(120) 위에 퇴적된다. 에칭 정지층(126)은 ALD, CVD, PVD 등에 의해 퇴적될 수 있는 후속 형성되는 게이트 마스크와는 다른 에칭 속도를 갖는, 텅스텐, 루테늄, 코발트, 구리, 몰리브덴, 니켈, 이들의 조합 등과 같은 전도성 물질을 포함할 수 있다. 일부 실시예에서, 에칭 정지층(126)은 선택적 CVD 프로세스와 같은 선택적 퇴적 프로세스에 의해 퇴적되는 무불소 텅스텐과 같은 텅스텐으로 형성된다. 에칭 정지층(126)은 전도성 물질로 형성되기 때문에, 에칭을 정지시키는 역할을 할 수 있고, 또한 게이트 구조물(120)에 대한 콘택 저항을 조정하는데 사용될 수 있다.
영역(50N) 및 영역(50P)에서 게이트 유전체(122)의 형성은, 각각의 영역에서 게이트 유전체(122)가 동일한 물질로 형성되도록 동시에 발생할 수 있고, 게이트 전극(124)의 형성은, 각 영역의 게이트 전극(124)이 동일한 물질로 형성되도록 동시에 발생할 수 있다. 일부 실시예에서, 각 영역의 게이트 유전체(122)는 별개의 프로세스들에 의해 형성될 수 있어서 게이트 유전체(122)가 상이한 물질들일 수 있고, 그리고/또는 각 영역 내의 게이트 전극(124)은 별개의 프로세스들에 의해 형성될 수 있어서 게이트 전극(124)이 상이한 물질들일 수 있다. 별개의 프로세스들을 사용할 때 적절한 영역을 마스킹하고 노출시키기 위해 다양한 마스킹 단계들이 사용될 수 있다. 예를 들어, 예시된 실시예에서, 상이한 물질의 게이트 전극(124)이 영역(50N) 및 영역(50P)에 형성된다.
도 19b에 도시된 바와 같이, 동일한 포크시트 구조물(80)의 채널 영역(88) 주위의 게이트 전극(124)은 물리적으로 그리고 전기적으로 결합될 수 있다. 이러한 결합은 일부 CMOS 프로세스에서 유리할 수 있다. 예를 들어, 나노-FET을 사용하여 인버터, 게이트, 메모리 등을 형성하는 경우, 게이트 전극(124)을 직접 접속하면 게이트 콘택의 양을 줄일 수 있다. 인접한 포크시트 구조물(80)의 채널 영역(88) 주위의 게이트 전극(124)은 유전체 핀(84)에 의해 물리적 및 전기적으로 분리된다.
도 20a, 20b 및 20c에서, 게이트 마스크(128)는 각각의 게이트 구조물(120) 위에, 예를 들어, 각각의 에칭 정지층(126) 상에 형성된다. 따라서, 각각의 게이트 마스크(128)는 게이트 스페이서(98)의 대향 부분들 사이에 배치된다. 일부 실시예에서, 게이트 마스크(128)를 형성하는 것은 리세싱된 게이트 구조물(120) 위에 유전체 물질을 형성한 다음 평탄화 프로세스를 수행하여 제1 ILD(114) 위에 연장되는 유전체 물질의 초과 부분을 제거하는 것을 포함한다. 유전체 물질은 (예를 들어, 라이너층(64)의 후보 유전체 물질 중에서 선택된 물질) 로우-k 유전체 물질일 수 있으며, 이는 컨포멀 퇴적 프로세스(예를 들어, 라이너층(64)을 형성하는 후보 방법들 중에서 선택된 방법)에 의해 퇴적될 수 있다.
그 다음 제2 ILD(132)가 게이트 마스크(128), 제1 ILD(114) 및 게이트 스페이서(98) 위에 퇴적된다. 제2 ILD(132)는 제1 ILD(114)의 동일한 후보 물질 그룹 중에서 선택되는 물질로 형성될 수 있고, 제1 ILD(114)를 퇴적하기 위한 동일한 후보 방법 그룹 중에서 선택되는 방법을 사용하여 퇴적될 수 있다. 제1 ILD(114) 및 제2 ILD(132)는 동일한 물질로 형성될 수 있거나, 상이한 물질들을 포함할 수 있다. 형성 후, 제2 ILD(132)는 예를 들어, CMP에 의해 평탄화될 수 있다.
일부 실시예에서, 에칭 정지층(130)은 제2 ILD(132)와 게이트 마스크(128), 제1 ILD(114), 및 게이트 스페이서(98) 각각 사이에 형성된다. 에칭 정지층(130)은 제2 ILD 층(132)의 물질과는 상이한 에칭 속도를 갖는 예를 들면, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은, 유전체 물질을 포함할 수 있다.
도 21a, 21b 및 21c에서, 소스/드레인 콘택 개구(134)는 제2 ILD(132), 에칭 정지층(130), 제1 ILD(114), CESL(112), 유전체층(110) 및 STI 영역(78)에 형성된다. 소스/드레인 콘택 개구(134)는 에피택셜 소스/드레인 영역(106)의 패싯 상단 및 측부 표면을 노출시킨다. 소스/드레인 콘택 개구(134)는 또한 전력 레일 콘택(74)의 상단 표면을 노출시키고 반도체 핀(54)의 측벽의 부분을 노출시킬 수 있다. 소스/드레인 콘택 개구(134)는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 소스/드레인 콘택 개구(134)를 형성하기 위해 다수의 에칭 단계가 사용될 수 있다. 위에서 언급한 바와 같이, CESL(112)은 유전층(110)의 에칭으로부터 높은 에칭 선택성을 갖는 물질로 형성된다. 소스/드레인 콘택 개구를 형성하는 데 사용되는 에칭 단계들 중 하나는 유전층(110)에 대해 선택적인 에칭 프로세스이다(예를 들어, CESL(112)의 물질(들)보다 더 빠른 속도로 유전체층(110)의 물질(들)을 에칭함). 따라서, 소스/드레인 콘택 개구(134)의 하부 부분의 종횡비가 개선될 수 있고, 이는 나노-FET의 콘택 저항을 감소시킬 수 있는, 전력 레일 콘택(74)의 상단 표면의 충분한 영역이 노출되는 것을 보장하는 것을 돕는다. 구체적으로, 소스/드레인 콘택 개구(134)의 하부 부분은 약 4nm 내지 약 20nm의 범위로 (유전체 핀(84)의 측벽과 에피택셜 소스/드레인 영역(106)의 측부 표면 사이에서 측정되는) 폭(W6)을 가질 수 있고, 소스/드레인 콘택 개구(134)의 하부 부분은 약 32 nm 내지 약 80 nm의 범위로 (전력 레일 콘택(74)의 상단 표면과 에피택셜 소스/드레인 영역(106)의 상단 표면 사이에서 측정되는) 높이(H6)를 가질 수 있으며, 높이(H6) 대 폭(W6)의 비율은 약 1.6:1 내지 약 20:1의 범위 내이다.
예시된 실시예에서, 소스/드레인 콘택 개구(134)는 제1 ILD(114) 모두가 도 21a의 단면에서 제거되도록 자기 정렬된 패터닝 방법으로 형성된다. 또 다른 실시예에서, 제1 ILD(114)의 부분이 도 21a의 단면에 남아 있도록 다른 패터닝 방법이 사용될 수 있다.
도 21a에 예시된 실시예에서, 에피택셜 소스/드레인 영역(106)의 에칭이 발생하여 소스/드레인 콘택 개구(134)가 에피택셜 소스/드레인 영역(106) 내로 부분적으로 연장된다. 또 다른 실시예에서, 소스/드레인 콘택 개구(134)는 에피택셜 소스/드레인 영역(106)으로 연장되지 않는다.
도 22a, 22b 및 22c에서, 금속-반도체 합금 영역(136)은 소스/드레인 콘택 개구(134)에 의해 노출된 에피택셜 소스/드레인 영역(106)의 부분 상에서와 같이 소스/드레인 콘택 개구(134)에 선택적으로 형성된다. 금속-반도체 합금 영역(136)은 금속 실리사이드(예를 들어, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등)로 형성된 실리사이드 영역, 금속 저마나이드(예를 들어, 티타늄 저마나이드, 코발트 저마나이드, 니켈 저마나이드 등)로 형성된 저마나이드 영역, 금속 실리사이드 및 금속 저마나이드 둘 다로 형성된 실리콘-저마나이드 영역 등일 수 있다. 금속-반도체 합금 영역(136)은 소스/드레인 콘택 개구(134)에 금속을 퇴적한 다음 열 어닐링 프로세스를 수행함으로써 형성될 수 있다. 금속은 예를 들면, 니켈, 코발트, 티타늄, 탄탈, 백금, 텅스텐, 기타 귀금속, 기타 내화 금속, 희토류 금속 또는 그 합금과 같은 저 저항 금속-반도체 합금을 형성하기 위해, 에피택셜 소스/드레인 영역(106)의 반도체 물질(예를 들어, 실리콘, 실리콘 게르마늄, 게르마늄 등)과 반응할 수 있는 임의의 금속일 수 있다. 금속은 ALD, CVD, PVD 등과 같은 퇴적 프로세스에 의해 퇴적될 수 있으며, 약 1nm 내지 약 10nm 범위의 두께로 퇴적될 수 있다. 실시예에서, 금속-반도체 합금 영역(136)은 티타늄-실리콘으로 형성된 실리사이드 영역이다. 열 어닐링 프로세스 후, 습식 세정과 같은 세정 프로세스를 수행하여 전력 레일 콘택(74), STI 영역(78), 및 반도체 핀(54)의 표면들로부터와 같이, 소스/드레인 콘택 개구(134)로부터 임의의 잔류 금속을 제거할 수 있다.
금속-반도체 합금 영역(136)은 금속-반도체 합금 영역(136)을 형성하기 위해 퇴적된 금속의 두께를 제어함으로써 원하는 두께로 형성될 수 있다. 금속-반도체 합금 영역(136)은 약 2.5nm 내지 약 7.5nm 범위의 두께(T1)를 가질 수 있다. 일부 실시예에서, 금속-반도체 합금 영역(136)을 형성하는 데 사용되는 금속은 금속-반도체 합금 영역(136)이 균일한 두께를 갖도록 ALD와 같은 균일한 퇴적 프로세스에 의해 퇴적된다. 일부 실시예에서, 금속-반도체 합금 영역(136)을 형성하는 데 사용되는 금속은 금속-반도체 합금 영역(136)이 불균일한 두께를 갖도록 PVD와 같은 불균일 퇴적 프로세스에 의해 퇴적된다. 예를 들어, 에피택셜 소스/드레인 영역(106)의 상단 표면 상의 금속-반도체 합금 영역(136)의 부분은 에피택셜 소스/드레인 영역(106)의 측부 표면 상의 금속-반도체 합금 영역(136)의 부분보다 더 큰 두께(T1)를 가질 수 있다. 에피택셜 소스/드레인 영역(106)의 상단 표면 및 측부 표면 상에 금속-반도체 합금 영역(136)을 형성하면 에피택셜 소스/드레인 영역(106)으로의 접촉 면적을 증가시킬 수 있어, 에피택셜 소스/드레인 영역(106)의 상단 표면 상에만 금속-반도체 합금 영역(136)을 형성하는 것과 비교하여 콘택 저항을 낮추는 것을 돕는다.
도 23a, 23B 및 23c에서, 소스/드레인 콘택(138)은 소스/드레인 콘택 개구(134)에 형성된다. 소스/드레인 콘택 개구(134)에는 예를 들면, 확산 장벽층, 접착층 등과 같은 라이너, 및 전도성 물질이 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 라이너는 원자 층 퇴적(ALD), 화학 증기 퇴적(CVD), 물리 증기 퇴적(PVD) 등과 같은 컨포멀 퇴적 프로세스에 의해 퇴적될 수 있다. 일부 실시예에서, 라이너는 접착층을 포함할 수 있고 접착층의 적어도 일부는 확산 장벽층을 형성하도록 처리될 수 있다. 전도성 물질은 텅스텐, 루테늄, 코발트, 구리, 몰리브덴, 니켈, 이들의 조합 등일 수 있다. 전도성 물질은 ALD, CVD, PVD 등에 의해 퇴적될 수 있다. 제2 ILD(132)의 상단 표면으로부터 과잉 물질을 제거하기 위해, CMP와 같은 평탄화 프로세스가 수행될 수 있다. 소스/드레인 콘택 개구(134)의 잔여 라이너 및 전도성 물질은 소스/드레인 콘택(138)을 형성한다. 소스/드레인 콘택(138)은 전력 레일 콘택(74) 및 금속-반도체 합금 영역(136)(존재하는 경우) 또는 에피택셜 소스/드레인 영역(106)에 물리적 및 전기적으로 결합된다.
소스/드레인 콘택(138)은 하부 부분(유전체 핀(84)과 에피택셜 소스/드레인 영역(106) 사이) 및 상부 부분(에피택셜 소스/드레인 영역(106) 위)을 갖는다. 소스/드레인 콘택(138)의 하부 부분은 약 4nm 내지 약 20nm의 범위로 (유전체 핀(84)의 측벽과 금속-반도체 합금 영역(136)의 측부 표면 사이에서 측정되는) 폭(W7)을 가질 수 있고, 소스/드레인 콘택(138)의 하부 부분은 약 32 nm 내지 약 80 nm의 범위로 (전력 레일 콘택(74)의 상단 표면과 금속-반도체 합금 영역(136)의 상단 표면 사이에서 측정되는) 높이(H7)를 가질 수 있다. 소스/드레인 콘택(138)의 상부 부분은 약 1nm 내지 약 50nm 범위의 (소스/드레인 콘택(138)의 상단 표면과 금속-반도체 합금 영역(136)의 상단 표면 사이에서 측정되는) 높이(H8)를 가질 수 있다.
소스/드레인 콘택(138)은 에피택셜 소스/드레인 영역(106)을 전력 레일 콘택(74)에 접속한다. 따라서, 금속-반도체 합금 영역이 전력 레일 콘택(74) 상에 형성될 필요가 없다. 즉, 전력 레일 콘택(74)의 모든 표면에는 금속-반도체 합금 영역이 없다. 따라서 제조 비용이 절감될 수 있다.
게이트 콘택(140)은 또한 제2 ILD(132), 에칭 정지층(130), 게이트 마스크(128) 및 에칭 정지층(126)을 관통해 연장되어 형성된다. 게이트 콘택(140)을 형성하기 위한 예로서, 제2 ILD(132), 에칭 정지층(130), 게이트 마스크(128) 및 에칭 정지층(126)을 관통해 콘택 개구가 형성된다. 콘택 개구는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 콘택 개구에는 예를 들면, 확산 장벽층, 접착층 등과 같은 라이너, 및 전도성 물질이 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 라이너는 원자 층 퇴적(ALD), 화학 증기 퇴적(CVD), 물리 증기 퇴적(PVD) 등과 같은 컨포멀 퇴적 프로세스에 의해 퇴적될 수 있다. 일부 실시예에서, 라이너는 접착층을 포함할 수 있고 접착층의 적어도 일부는 확산 장벽층을 형성하도록 처리될 수 있다. 전도성 물질은 텅스텐, 코발트, 루테늄, 알루미늄, 니켈, 구리, 구리 합금, 은, 금 등일 수 있다. 전도성 물질은 ALD, CVD, PVD 등에 의해 퇴적될 수 있다. 제2 ILD(132)의 상단 표면으로부터 과잉 물질을 제거하기 위해, CMP와 같은 평탄화 프로세스가 수행될 수 있다. 콘택 개구 내의 잔여 라이너 및 전도성 물질은 게이트 콘택(140)을 형성한다. 게이트 콘택(140)은 게이트 전극(124)에 물리적 및 전기적으로 결합된다. 게이트 콘택(140)은 약 1 nm 내지 약 50 nm 범위 내의 전체 높이를 가질 수 있다.
게이트 콘택(140)은 소스/드레인 콘택(138) 이전에, 소스/드레인 콘택(138)과 함께 또는 소스/드레인 콘택(138) 이후에 형성될 수 있다. 형성이 완료된 후, 제2 ILD(132), 소스/드레인 콘택(138) 및 게이트 콘택(140)의 상단 표면은 (프로세스 변동 내에서) 공면이다. 예시된 실시예에서, 소스/드레인 콘택(138) 및 게이트 콘택(140)은 서로 다른 단면으로 형성되어 접촉 단락의 위험을 감소시킨다. 또 다른 실시예에서, 소스/드레인 콘택(138) 및 게이트 콘택(140)의 부분 또는 전부는 동일한 단면으로 형성될 수 있다.
아래에서 더 상세히 논의되는 바와 같이, 제1 상호접속 구조물(예를 들어, 전면 상호접속 구조물)이 기판(50) 위에 형성될 것이다. 그런 다음, 기판(50)의 부분 또는 전부가 제거되고 제2 상호접속 구조물(예를 들어, 후면 상호접속 구조물)로 대체될 것이다. 따라서, 능동 디바이스의 디바이스 층(150)은 전면 상호접속 구조물과 후면 상호접속 구조물 사이에 형성된다. 전면 및 후면 상호접속 구조물은 각각 디바이스 층(150)의 나노-FET에 전기적으로 접속되는 전도성 피처를 포함한다. 전면 상호접속 구조물의 전도성 피처(예를 들어, 금속화 패턴이며, 상호접속부라고도 함)은 에피택셜 소스/드레인 영역(106) 및 게이트 전극(124)의 전면에 전기적으로 접속되어 논리 회로, 메모리 회로, 이미지 센서 회로 등과 같은 기능 회로를 형성할 것이다. 후면 상호접속 구조물의 전도성 피처(예를 들어, 전력 레일)는 기준 전압, 공급 전압 등을 기능 회로에 제공하기 위해 에피택셜 소스/드레인 영역(106)의 후면에 전기적으로 접속될 것이다. 디바이스 층(150)이 나노-FET을 갖는 것으로 설명되지만, 다른 실시예는 상이한 유형의 트랜지스터(예를 들면, 평면 FET, FinFET, TFT 등)를 갖는 디바이스 층을 포함할 수 있다.
도 24a 내지 29c는 일부 실시예에 따라 반도체 디바이스의 제조에서의 중간 단계의 단면도이다. 구체적으로, 나노-FET의 디바이스 층의 제조가 설명된다. 도 23a, 24a, 25a, 26a, 27a, 28a, 및 29a는 2개의 게이트 구조물이 도시된 것을 제외하고는, 도 1의 기준 단면 A-A를 따라 도시된 단면도이다. 도 23b, 24b, 25b, 26b, 27b, 28b 및 29b는 4개의 핀이 도시된 것을 제외하고는 도 1의 기준 단면 B-B를 따라 도시된 단면도이다. 도 23c, 24c, 25c, 26c, 27c, 28c 및 29c는 4개의 핀이 도시된 것을 제외하고는 도 1의 기준 단면 C-C를 따라 도시된 단면도이다. 도 23a, 24a, 25a, 26a, 27a, 28a 및 29a는 n형 영역(50N) 및 p형 영역(50P) 모두에 적용될 수 있다. n형 영역(50N) 및 p형 영역(50P)의 구조물에서의 차이(있는 경우)는 각 도면에 첨부된 텍스트에 설명되어 있다.
도 24a, 24b 및 24c에서, 상호접속 구조물(160)은 디바이스 층(150) 상에, 예를 들어, 제2 ILD(132) 상에 형성된다. 상호접속 구조물(160)은 기판(50)/디바이스 층(150)의 전면(예를 들어, 디바이스 층(150)이 위에 형성되는 기판(50)의 측부, 예를 들어, 반도체층(50A)을 갖는 측부)에 형성되기 때문에 전면 상호접속 구조물이라고도 지칭될 수 있다.
상호접속 구조물(160)은 하나 이상의 적층된 유전체층(164)에 형성된 전도성 피처(162)의 하나 이상의 층을 포함할 수 있다. 유전체층(164) 각각은 로우-k 유전체 물질, 초저-k(extra low-k; ELK) 유전체 물질 등과 같은 유전체 물질을 포함할 수 있다. 유전체층(164)은 CVD, ALD, PVD, PECVD 등과 같은 적절한 프로세스를 사용하여 퇴적될 수 있다.
전도성 피처(162)는 전도성 라인의 층을 상호접속하는 전도성 라인 및 전도성 비아를 포함할 수 있다. 전도성 비아는 전도성 라인의 층들 사이에 수직 접속을 제공하기 위해 유전체층(164)의 각각을 관통해 연장될 수 있다. 전도성 피처(162)는 임의의 허용 가능한 프로세스를 통해 형성될 수 있다. 예를 들면, 전도성 피처(162)는 단일 다마신 프로세스, 이중 다마신 프로세스 등과 같은 다마신 프로세스를 통해 형성될 수 있다. 다마신 프로세스에서, 각각의 유전체층(164)은 전도성 피처(162)의 원하는 패턴에 대응하는 트렌치를 형성하기 위해 포토리소그래피 및 에칭 기술의 조합을 이용하여 패터닝된다. 선택적인 확산 장벽 및/또는 선택적인 접착층이 퇴적될 수 있고 그런 다음, 트렌치는 전도성 물질로 채워질 수 있다. 장벽층에 적합한 물질은 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈, 탄탈 질화물, 티타늄 산화물, 또는 다른 대체재를 포함하고, 전도성 물질에 적합한 물질은 텅스텐, 루테늄, 코발트, 구리, 몰리브덴, 니켈, 이들의 조합 등을 포함한다. 실시예에서, 전도성 피처(162)는 구리 또는 구리 합금의 시드 층을 퇴적하고 전기 도금에 의해 트렌치를 채움으로써 형성될 수 있다. 화학적 기계적 평탄화(CMP) 프로세스 등이 각각의 유전체층(164)의 표면으로부터 과잉 전도성 물질을 제거하고 후속 프로세싱을 위해 표면을 평탄화하기 위해 사용될 수 있다.
도시된 예에서, 전도성 피처(162) 및 유전체층(164)의 5개 층이 예시된다. 그러나, 상호접속 구조물(160)은 임의의 수의 유전체층에 배치된 임의의 수의 전도성 피처를 포함할 수 있다는 것을 이해해야 한다. 상호접속 구조물(160)의 전도성 피처(162)는 기능 회로를 형성하기 위해 게이트 콘택(140) 및 소스/드레인 콘택(138)에 전기적으로 접속된다. 즉, 전도성 피처(162)는 에피택셜 소스/드레인 영역(106)과 게이트 전극(124)을 상호접속한다. 일부 실시예에서, 상호접속 구조물(160)에 의해 형성된 기능 회로는 로직 회로, 메모리 회로, 이미지 센서 회로 등을 포함할 수 있다. 제2 ILD(132), 소스/드레인 콘택(138) 및 게이트 콘택(140)은 또한 상호접속 구조물(160)의 제1 레벨의 전도성 피처의 부분과 같은 상호접속 구조물(160)의 부분으로 간주될 수 있다.
그런 다음, 캐리어 기판(166)은 층(168)(예를 들어, 본딩 층(168A, 168B)을 포함함)을 본딩함으로써 상호접속 구조물(160)의 상단 표면에 본딩된다. 캐리어 기판(166)은 유리 캐리어 기판, 세라믹 캐리어 기판, 반도체 기판(예를 들면, 실리콘 기판), 웨이퍼(예를 들면, 실리콘 웨이퍼) 등일 수 있다. 캐리어 기판(166)은 후속 프로세싱 단계 동안 그리고 완성된 디바이스에서 구조적 지지를 제공할 수 있다. 캐리어 기판(166)에는 임의의 능동 또는 수동 디바이스가 실질적으로 없다.
다양한 실시예에서, 캐리어 기판(166)은 유전체 대 유전체 본딩 등과 같은 적절한 기술을 사용하여 상호접속 구조물(160)에 본딩될 수 있다. 유전체 대 유전체 본딩은 각각 상호접속 구조물(160) 및 캐리어 기판(166) 상에 본딩 층(168A, 168B)을 퇴적하는 것을 포함할 수 있다. 일부 실시예에서, 본딩 층(168A)은 CVD, ALD, PVD 등에 의해 퇴적되는 실리콘 산화물(예를 들면, 고밀도 플라즈마(high density plasma; HDP) 산화물 등)을 포함한다. 본딩 층(168B)은 마찬가지로 예를 들어, CVD, ALD, PVD, 열 산화 등을 이용하여 본딩하기 전에 형성되는 산화물층일 수 있다. 본딩 층(168A, 168B)을 위해 다른 적절한 물질도 사용될 수 있다.
유전체 대 유전체 본딩 프로세스는 본딩 층(168) 중 하나 이상에 표면 처리를 적용하는 것을 추가로 포함할 수 있다. 표면 처리는 플라즈마 처리를 포함할 수 있다. 플라즈마 처리는 진공 환경에서 수행될 수 있다. 플라즈마 처리 후, 표면 처리는 하나 이상의 본딩 층(168)에 적용될 수 있는 세정 프로세스(예를 들면, 탈이온수 등으로 린싱)를 더 포함할 수 있다. 그 다음, 캐리어 기판(166)은 상호접속 구조물(160)과 정렬되고, 이 둘은 상호접속 구조물(160)에 대한 캐리어 기판(166)의 사전 본딩을 개시하기 위해 서로에 대해 가압된다. 사전 본딩은 실온(예를 들면, 약 20℃ 내지 약 25℃ 범위 내)에서 수행될 수 있다. 사전 본딩 후, 예를 들면, 상호접속 구조물(160) 및 캐리어 기판(166)을 약 170℃의 온도로 가열함으로써 어닐링 프로세스가 적용될 수 있다.
도 25a, 25b 및 25c에서, 중간 구조물은 기판(50)의 후면이 위쪽을 향하도록 뒤집힌다. 기판(50)의 후면은 디바이스 층(150)이 위에 형성되는 기판(50)의 전면과 반대되는 측부를 의미한다. 그 다음, 기판(50)은 절연체 층(50B) 및 기판 코어(50C)와 같은 기판(50)의 후면 부분을 제거하기 위해(또는 적어도 그 두께를 감소시키기 위해) 박화(thin)된다. 박화 프로세스는 평탄화 프로세스(예를 들면, 기계적 연삭, 화학 기계적 연마(CMP) 등), 에칭백 프로세스, 이들의 조합 등을 포함할 수 있다. 박화 프로세스는 디바이스 층(150)의 후면에서 라이너층(64) 및 반도체 핀(54)의 표면을 노출시킨다.
도 26a, 26b 및 26c에서, 반도체 핀(54)은 리세스(142)를 형성하기 위해 제거된다. 각각의 리세스(142)는 유전체 벽(68)과 전력 레일 콘택(74) 사이에 배치된다. 반도체 핀(54)은 수용가능한 포토리소그래피 및 에칭 기술, 예를 들어, 반도체 핀(54)에 선택적인 에칭 프로세스(예를 들어, 라이너층(64) 및 에피택셜 소스/드레인 영역(106)의 물질보다 빠른 속도로 반도체 핀(54)의 물질을 에칭함)를 사용하여 제거될 수 있다. 제거 동안, 에피택셜 소스/드레인 영역(106)(예를 들어, 제1 반도체 물질층(106A))의 하부 층은 반도체 핀(54)이 에칭될 때 에칭 정지층으로서 사용될 수 있다. 에피택셜 소스/드레인 영역(106)(예를 들어, 제1 반도체 물질층(106A))의 하부 층은 반도체 핀(54)의 제거 동안 제거될(또는 제거되지 않을) 수 있다.
도 27a, 27b 및 27c에서, 유전체 핀(144)은 에피택셜 소스/드레인 영역(106) 상에와 같이 리세스(142)에 형성된다. 유전체 핀(144)은 반도체 핀(54)을 대체하는데, 이는 결과적인 나노-FET의 기생 커패시턴스 및/또는 누설 전류를 감소시켜 그 성능을 향상시키는 것을 도울 수 있다. 유전체 핀(144)은, 열 산화 또는 컨포멀 퇴적 프로세스(예를 들어, 라이너층(64)을 형성하는 후보 방법 중에서 선택된 방법)에 의해 형성될 수 있는, 로우-k 유전체 물질(예를 들어, 라이너층(64)의 후보 유전체 물질 중에서 선택된 물질), 하이-k 유전체 물질(예를 들어, 라이너층(64)의 후보 유전체 물질 중에서 선택된 물질), 이들의 조합 등으로 형성될 수 있다. 예시된 실시예에서, 유전체 핀(144)은 제1 유전체층(144A) 및 제1 유전체층(144A) 상의 제2 유전체층(144B)을 포함하고, 제1 유전체층(144A)은 실리콘 질화물로 형성되고 제2 유전체층(144B)은 실리콘 산화물로 형성된다. 제1 유전체층(144A)(예를 들어, 질화물)을 형성하는 것은 제2 유전체층(144B)(예를 들어, 산화물)을 형성하는 동안 에피택셜 소스/드레인 영역(106) 및 게이트 구조물(120)의 산화를 방지하는 것을 도울 수 있다.
유전체 핀(144)의 물질(들)이 퇴적된 후, 전력 레일 콘택(74) 및 유전체 벽(68) 위의 유전체 핀(144) 및 라이너층(64)의 과잉 물질(들)을 제거하기 위해 제거 프로세스가 적용된다. 일부 실시예에서, 예를 들면, 화학 기계적 연마(CMP), 에칭백 프로세스, 이들의 조합 등과 같은, 평탄화 프로세스가 활용될 수 있다. 평탄화 프로세스는 전력 레일 콘택(74) 및 유전체 벽(68)을 노출시켜 전력 레일 콘택(74), 유전체 벽(68), 라이너층(64) 및 유전체 핀(144)의 상단 표면이 평탄화 프로세스가 완료된 후 (프로세스 변동 내에서) 공면이 된다. 평탄화 프로세스 후, 제1 유전체층(144A)은 약 2nm 내지 약 10nm 범위의 두께를 가질 수 있고, 제2 유전체층(144B)은 약 8nm 내지 약 70nm 범위의 높이를 가질 수 있고, 유전체 핀은 144는 약 24nm 내지 약 80nm 범위의 총 높이를 가질 수 있으며, 전력 레일 콘택(74)의 높이(H1)는 약 20nm 내지 약 60nm 범위 내일 수 있다.
전력 레일 콘택(74)을 STI 영역(78) 아래에 매립하면 이들이 평탄화 프로세스를 통해 노출될 수 있으므로 콘택 개구를 전력 레일 콘택(74)의 후면에 대해 에칭할 필요가 없다. 따라서 후면 프로세싱을 위한 오버레이 프로세싱 윈도우가 넓어질 수 있다. 또한, 전력 레일 콘택(74)이 프로세싱 단계에서 에피택셜 소스/드레인 영역(106)에 이미 접속되어 있기 때문에, 금속-반도체 합금 영역이 전력 레일 콘택(74)의 후면 상에 형성될 필요가 없다. 따라서 나노-FET에 대한 콘택 저항이 향상될 수 있다.
도 28a, 28b 및 28c에서, 상호접속 구조물(170)은 예를 들어, 전력 레일 콘택(74), 유전체 벽(68) 및 유전체 핀(144) 위와 같이 디바이스 층(150)의 후면에 형성된다. 상호접속 구조물(170)은 디바이스 층(150)의 후면 상에 형성되기 때문에 후면 상호접속 구조물이라고도 지칭될 수 있다. 상호접속 구조물(170)의 컴포넌트는 상호접속 구조물(160)과 유사할 수 있다. 예를 들어, 상호접속 구조물(170)은 상호접속 구조물(160)과 유사한 물질을 포함할 수 있고 유사한 프로세스를 사용하여 형성될 수 있다. 특히, 상호접속 구조물(170)은 적층된 유전체층(174)에 형성된 전도성 피처(172)의 적층된 층을 포함할 수 있다. 전도성 피처(172)는 (예를 들어, 후속적으로 형성되는 콘택 패드 및 외부 접속부로의 그리고 이들로부터의 라우팅을 위한) 라우팅 라인을 포함할 수 있다. 전도성 피처(172)는 전도성 라인의 적층된 층들 사이에 수직 상호접속을 제공하기 위해 유전체층(174)에서 연장되는 전도성 비아를 더 포함할 수 있다. 형성 후에, 전도성 피처(172)는 약 1 nm 내지 약 50 nm의 범위 내의 두께를 가질 수 있다. 전력 레일 콘택(74)은 상호접속 구조물(170)의 전도성 피처(172)를 디바이스 층(150)의 트랜지스터 및 상호접속 구조물(160)의 전도성 피처(162)에 접속한다.
전도성 피처(172)의 부분 또는 전부는 에피택셜 소스/드레인 영역(106)을 기준 전압, 공급 전압 등에 전기적으로 접속하는 전도성 라인인 전력 레일 라인이다. 예를 들어, 전력 레일 라인(172P)은 상호접속 구조물(160)의 제1 레벨 전도성 라인일 수 있다. 전력 레일 라인(172P)을 디바이스 층(150)의 전면이 아닌 디바이스 층(150)의 후면에 배치함으로써, 이점이 달성될 수 있다. 예를 들어, 나노-FET의 게이트 밀도 및/또는 상호접속 구조물(160)의 상호접속 밀도가 증가될 수 있다. 또한, 디바이스층(150)의 후면은 더 넓은 전력 레일을 수용하여 저항을 줄이고 나노-FET으로의 전력 전달 효율을 높일 수 있다. 예를 들어, 전도성 피처(172)의 폭은 상호접속 구조물(160)의 제1 레벨 전도성 라인(예를 들면, 제1 전도성 라인(162A))의 폭의 적어도 2배일 수 있다.
일부 실시예에서, 상호접속 구조물(170)의 전도성 피처는 저항기, 커패시터, 인덕터 등과 같은 하나 이상의 내장된 수동 디바이스를 포함하도록 패터닝될 수 있다. 내장된 수동 디바이스는 디바이스 층(150)의 후면에 회로(예를 들어, 전력 회로)를 제공하기 위해 전도성 피처(172)(예를 들어, 전력 레일 라인(172P))와 통합될 수 있다.
도 29a, 29b, 및 29c에서, 패시베이션층(182), UBM(184) 및 외부 접속부(186)가 상호접속 구조물(170) 위에 형성된다. 패시베이션층(182)은 예를 들면, 폴리이미드, 폴리벤족사졸(PBO), 벤조사이클로부텐(BCB) 기반 중합체 등과 같은 중합체를 포함할 수 있다. 대안적으로, 패시베이션층(182)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 등과 같은 비유기(non-organic) 유전체 물질을 포함할 수 있다. 패시베이션층(182)의 물질은 예를 들면, CVD, PVD, ALD 등에 의해 퇴적될 수 있다.
UBM(184)은 패시베이션층(182)을 관통해 상호접속 구조물(170)의 전도성 피처(172)까지 형성되고 외부 접속부(186)는 UBM(146) 상에 형성된다. UBM(184)은 도금 프로세스 등에 의해 형성되는 구리, 니켈, 금 등의 하나 이상의 층을 포함할 수 있다. 외부 접속부(186)(예를 들면, 솔더 볼)이 UBM(184) 상에 형성된다. 외부 접속부(186)의 형성은 UBM(184)의 노출된 부분 상에 솔더 볼을 배치하고, 그런 다음, 솔더 볼을 리플로우(reflow)하는 것을 포함할 수 있다. 대안적 실시예에서, 외부 접속부(186)의 형성은 최상부 전도성 피처(172) 위에 솔더 영역을 형성하기 위해 도금 단계를 수행한 다음 솔더 영역을 리플로우하는 것을 포함한다. 또 다른 실시예에서, 외부 접속부(186)는 예를 들면, 마이크로 범프와 같은 실질적으로 수직 측벽을 갖는 금속 접속부이다. UBM(184) 및 외부 접속부(186)는 다른 디바이스 다이, 재배선 구조물, 인쇄 회로 기판(printed circuit board; PCB), 마더 보드 등과 같은 다른 전기 컴포넌트로의 입출력 접속을 제공하는 데 사용될 수 있다. UBM(184) 및 외부 접속부(186)는 또한 디바이스 층(150)의 나노-FET에 신호, 기준 전압, 공급 전압, 및/또는 접지 접속을 제공할 수 있는 후면 입출력 패드라고 지칭될 수 있다.
실시예는 장점을 달성할 수 있다. STI 영역(78) 아래에 전력 레일 콘택(74)을 매립하면 그 후면이 평탄화 프로세스를 통해 노출될 수 있으므로, 콘택 개구를 전력 레일 콘택(74)의 후면에 에칭할 필요가 없다. 또한, 전력 레일 콘택(74)이 소스/드레인 콘택(138)에 의해 에피택셜 소스/드레인 영역(106)에 접속되기 때문에, 금속-반도체 합금 영역이 전력 레일 콘택(74)의 후면 상에 형성될 필요가 없다. 따라서 나노-FET에 대한 콘택 저항이 향상될 수 있다.
실시예에서, 방법은, 기판 위에 포크시트 구조물을 형성하는 단계; 포크시트 구조물에 인접한 전력 레일 콘택을 형성하는 단계; 전력 레일 콘택 상에 격리 영역을 형성하는 단계 - 포크시트 구조물은 격리 영역으로부터 돌출함 -; 포크시트 구조물에서 제1 소스/드레인 영역을 성장시키는 단계; 제1 소스/드레인 영역 상에 층간 유전체(ILD)를 퇴적하는 단계; 및 ILD 및 격리 영역을 관통해 소스/드레인 콘택을 형성하는 단계를 포함하고, 소스/드레인 콘택은 제1 소스/드레인 영역 및 전력 레일 콘택에 접속된다.
방법의 일부 실시예에서, 포크시트 구조물은 제1 나노구조물, 제2 나노구조물, 및 제1 나노구조물과 제2 나노구조물 사이의 유전체 벽을 포함하고, 제1 소스/드레인 영역은 제1 나노구조물에 인접하며, 방법은 포크시트 구조물에서 제2 소스/드레인 영역을 성장시키는 단계를 더 포함하고, 제2 소스/드레인 영역은 제2 나노구조물에 인접하며, 유전체 벽은 제1 소스/드레인 영역과 제2 소스/드레인 영역 사이에 배치된다. 일부 실시예에서, 본 방법은, 제1 나노구조물 주위에 제1 게이트 구조물을 형성하는 단계; 및 제2 나노구조물 주위에 제2 게이트 구조물을 형성하는 단계를 더 포함하며, 제2 게이트 구조물은 제1 게이트 구조물에 접속된다. 본 방법의 일부 실시예에서, 제1 나노구조물, 제2 나노구조물 및 유전체 벽은 제1 방향으로 평행한 종축을 갖고, 유전체 벽은 제2 방향으로 제1 소스/드레인 영역과 제2 소스/드레인 영역 사이에 배치되며, 제1 방향은 제2 방향에 수직이다. 본 방법의 일부 실시예에서, 전력 레일 콘택을 형성하는 단계는, 포크시트 구조물 상에 그리고 이에 인접하여 전도성층을 퇴적하는 단계; 및 포크시트 구조물 상의 전도성층의 부분을 제거하는 단계를 포함하며, 전력 레일 콘택은 포크시트 구조물에 인접하게 남아있는 전도성층의 부분을 포함한다. 본 방법의 일부 실시예에서, 격리 영역을 형성하는 단계는, 포크시트 구조물 및 전력 레일 콘택 상에 유전체층을 퇴적하는 단계; 및 포크시트 구조물 상의 유전체층의 부분을 제거하는 단계를 포함하고, 격리 영역은 전력 레일 콘택 상에 남아 있는 유전체층의 부분을 포함한다. 본 방법의 일부 실시예에서, 포크시트 구조물을 형성하는 단계는, 기판으로부터 연장되는 제1 핀 구조물 및 제2 핀 구조물을 형성하는 단계; 제1 핀 구조물과 제2 핀 구조물 위에 그리고 이들 사이에 유전체층을 퇴적하는 단계; 및 제1 핀 구조물과 제2 핀 구조물 사이에 남아있는 유전체층의 부분을 포함하는 유전체 벽을 형성하기 위해 제1 핀 구조물 및 제2 핀 구조물 위의 유전체층의 부분을 제거하는 단계를 포함한다. 일부 실시예에서, 본 방법은, 격리 영역 상에 유전체 핀을 형성하는 단계 - 제1 소스/드레인 영역을 성장시킨 후 제1 소스/드레인 영역은 유전체 핀으로부터 분리됨 -; 및 제1 소스/드레인 영역을 성장시킨 후, 유전체 핀과 제1 소스/드레인 영역 사이에 유전체층을 퇴적하는 단계를 더 포함하고, ILD는 유전체층 상에 퇴적된다. 본 방법의 일부 실시예에서, 소스/드레인 콘택을 형성하는 단계는, ILD, 유전체층 및 격리 영역을 관통하는 개구를 에칭하는 단계 - ILD 내의 개구의 부분은 제1 소스/드레인 영역의 상단 표면을 노출시키고, 유전체층 내의 개구의 부분은 제1 소스/드레인 영역의 측부 표면을 노출시키며, 격리 영역 내의 개구의 부분은 전력 레일 콘택을 노출시킴 -; 제1 소스/드레인 영역 상에 그리고 개구 내에 금속-반도체 합금 영역을 형성하는 단계 - 제1 소스/드레인 영역의 상단 표면 상의 금속-반도체 합금 영역의 부분은 제1 두께를 가지고, 제1 소스/드레인 영역의 측부 표면 상의 금속-반도체 합금 영역의 부분은 제2 두께를 가지며, 제1 두께는 제2 두께 이상임 -; 및 금속-반도체 합금 영역 및 개구에 의해 노출되는 전력 레일 콘택의 부분 상에 소스/드레인 콘택을 형성하는 단계를 포함한다.
실시예에서, 디바이스는, 전력 레일 콘택; 전력 레일 콘택 상의 격리 영역; 격리 영역 상의 제1 유전체 핀; 격리 영역 및 전력 레일 콘택에 인접한 제2 유전체 핀; 제2 유전체 핀 상의 제1 소스/드레인 영역; 및 제1 소스/드레인 영역과 제1 유전체 핀 사이의 소스/드레인 콘택을 포함하고, 소스/드레인 콘택은 제1 소스/드레인 영역의 상단 표면, 제1 소스/드레인 영역의 측부 표면, 및 전력 레일 콘택의 상단 표면과 접촉한다.
일부 실시예에서, 디바이스는, 제1 유전체 핀과 격리 영역 및 전력 레일 콘택 각각 사이에 배치된 라이너층을 더 포함한다. 일부 실시예에서, 디바이스는, 소스/드레인 콘택과 제1 소스/드레인 영역 사이의 금속-반도체 합금 영역을 더 포함하고, 제1 소스/드레인 영역의 상단 표면 상의 금속-반도체 합금 영역의 부분은 제1 두께를 가지고, 제1 소스/드레인 영역의 측부 표면 상의 금속-반도체 합금 영역의 부분은 제2 두께를 가지며, 제1 두께는 제2 두께 이상이다. 디바이스의 일부 실시예에서, 제1 두께 및 제2 두께는 2.5nm 내지 7.5nm의 범위 내이다. 디바이스의 일부 실시예에서, 전력 레일 콘택 및 제2 유전체 핀의 후면 표면은 공면이다. 일부 실시예에서, 디바이스는, 전력 레일 콘택 및 제1 유전체 핀의 후면 표면 상의 제2 유전체층; 및 제2 유전체층 내의 전력 레일 라인을 더 포함하고, 전력 레일 라인은 전력 레일 콘택에 접속된다. 디바이스의 일부 실시예에서, 전력 레일 콘택의 표면에는 금속-반도체 합금 영역이 없다. 일부 실시예에서, 디바이스는, 제1 유전체 핀과 제1 소스/드레인 영역 사이에 측방향으로 배치된 유전체층 - 소스/드레인 콘택은 유전체층을 관통해 연장됨 -; 및 유전체층, 제1 유전체 핀, 및 제2 유전체 핀 상의 층간 유전체(ILD)를 더 포함하고, 소스/드레인 콘택은 ILD를 관통해 연장된다.
실시예에서, 디바이스는 금속화 패턴을 포함하는 제1 상호접속 구조물; 전력 레일 라인을 포함하는 제2 상호접속 구조물; 제1 상호접속 구조물과 제2 상호접속 구조물 사이의 디바이스 층을 포함하고, 디바이스 층은, 소스/드레인 영역을 포함하는 트랜지스터; 전력 레일 라인에 접속된 전력 레일 콘택; 및 전력 레일 콘택, 소스/드레인 영역, 및 금속화 패턴에 접속된 소스/드레인 콘택을 포함한다.
디바이스의 일부 실시예에서, 디바이스 층은 트랜지스터를 디바이스 층의 다른 트랜지스터로부터 격리하는 격리 영역을 더 포함하고, 전력 레일 콘택은 격리 영역에 매립된다. 디바이스의 일부 실시예에서, 소스/드레인 영역은 패싯된 상단 표면 및 패싯된 측부 표면을 가지며, 소스/드레인 콘택은 패싯된 상단 표면 및 패싯된 측부 표면을 따라 연장된다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예
1. 방법에 있어서,
기판 위에 포크시트 구조물(forksheet structure)을 형성하는 단계;
상기 포크시트 구조물에 인접한 전력 레일 콘택을 형성하는 단계;
상기 전력 레일 콘택 상에 격리 영역을 형성하는 단계 - 상기 포크시트 구조물은 상기 격리 영역으로부터 돌출함 -;
상기 포크시트 구조물에서 제1 소스/드레인 영역을 성장시키는 단계;
상기 제1 소스/드레인 영역 상에 층간 유전체(interlayer dielectric; ILD)를 퇴적하는 단계; 및
상기 ILD 및 상기 격리 영역을 관통해 소스/드레인 콘택을 형성하는 단계
를 포함하고, 상기 소스/드레인 콘택은 상기 제1 소스/드레인 영역 및 상기 전력 레일 콘택에 접속되는 것인, 방법.
2. 제1항에 있어서,
상기 포크시트 구조물은 제1 나노구조물, 제2 나노구조물, 및 상기 제1 나노구조물과 상기 제2 나노구조물 사이의 유전체 벽을 포함하고, 상기 제1 소스/드레인 영역은 제1 나노구조물에 인접하며, 상기 방법은,
상기 포크시트 구조물에서 제2 소스/드레인 영역을 성장시키는 단계를 포함하고, 상기 제2 소스/드레인 영역은 상기 제2 나노구조물에 인접하며, 상기 유전체 벽은 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에 배치되는 것인, 방법.
3. 제2항에 있어서,
상기 제1 나노구조물 주위에 제1 게이트 구조물을 형성하는 단계; 및
상기 제2 나노구조물 주위에 제2 게이트 구조물을 형성하는 단계
를 더 포함하고, 상기 제2 게이트 구조물은 상기 제1 게이트 구조물에 접속되는 것인, 방법.
4. 제2항에 있어서,
상기 제1 나노구조물, 상기 제2 나노구조물 및 상기 유전체 벽은 제1 방향으로 평행한 종축을 갖고, 상기 유전체 벽은 제2 방향으로 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에 배치되며, 상기 제1 방향은 상기 제2 방향에 수직인 것인, 방법.
5. 제1항에 있어서, 상기 전력 레일 콘택을 형성하는 단계는,
상기 포크시트 구조물 상에 그리고 이에 인접하여 전도성층을 퇴적하는 단계; 및
상기 포크시트 구조물 상의 상기 전도성층의 부분을 제거하는 단계
를 포함하며, 상기 전력 레일 콘택은 상기 포크시트 구조물에 인접하게 남아있는 상기 전도성층의 부분을 포함하는 것인, 방법.
6. 제1항에 있어서, 상기 격리 영역을 형성하는 단계는,
상기 포크시트 구조물 및 상기 전력 레일 콘택 상에 유전체층을 퇴적하는 단계; 및
상기 포크시트 구조물 상의 상기 유전체층의 부분을 제거하는 단계
를 포함하고, 상기 격리 영역은 상기 전력 레일 콘택 상에 남아있는 상기 유전체층의 부분을 포함하는 것인, 방법.
7. 제1항에 있어서, 상기 포크시트 구조물을 형성하는 단계는,
상기 기판으로부터 연장되는 제1 핀 구조물 및 제2 핀 구조물을 형성하는 단계;
상기 제1 핀 구조물과 상기 제2 핀 구조물 위에 그리고 이들 사이에 유전체층을 퇴적하는 단계; 및
상기 제1 핀 구조물과 상기 제2 핀 구조물 사이에 남아있는 상기 유전체층의 부분을 포함하는 유전체 벽을 형성하기 위해 상기 제1 핀 구조물 및 상기 제2 핀 구조물 위의 상기 유전체층의 부분을 제거하는 단계
를 포함하는 것인, 방법.
8. 제1항에 있어서,
상기 격리 영역 상에 유전체 핀을 형성하는 단계 - 상기 제1 소스/드레인 영역을 성장시킨 후 상기 제1 소스/드레인 영역은 상기 유전체 핀으로부터 분리됨 -; 및
상기 제1 소스/드레인 영역을 성장시킨 후, 상기 유전체 핀과 상기 제1 소스/드레인 영역 사이에 유전체층을 퇴적하는 단계 - 상기 ILD는 상기 유전체층 상에 퇴적됨 -
를 더 포함하는, 방법.
9. 제8항에서, 상기 소스/드레인 콘택을 형성하는 단계는,
상기 ILD, 상기 유전체층 및 상기 격리 영역을 관통하는 개구를 에칭하는 단계 - 상기 ILD 내의 상기 개구의 부분은 상기 제1 소스/드레인 영역의 상단 표면을 노출시키고, 상기 유전체층 내의 상기 개구의 부분은 상기 제1 소스/드레인 영역의 측부 표면을 노출시키며, 상기 격리 영역 내의 상기 개구의 부분은 상기 전력 레일 콘택을 노출시킴 -
상기 제1 소스/드레인 영역 상에 그리고 상기 개구 내에 금속-반도체 합금 영역 형성하는 단계 - 상기 제1 소스/드레인 영역의 상단 표면 상의 상기 금속-반도체 합금 영역의 부분은 제1 두께를 가지고, 상기 제1 소스/드레인 영역의 측부 표면 상의 상기 금속-반도체 합금 영역의 부분은 제2 두께를 가지며, 상기 제1 두께는 제2 두께 이상임 -; 및
상기 금속-반도체 합금 영역 및 상기 개구에 의해 노출되는 상기 전력 레일 콘택의 부분 상에 상기 소스/드레인 콘택을 형성하는 단계
를 포함하는 것인, 방법.
10. 디바이스에 있어서,
전력 레일 콘택;
상기 전력 레일 콘택 상의 격리 영역;
상기 격리 영역 상의 제1 유전체 핀;
상기 격리 영역 및 상기 전력 레일 콘택에 인접한 제2 유전체 핀;
상기 제2 유전체 핀 상의 제1 소스/드레인 영역; 및
상기 제1 소스/드레인 영역과 상기 제1 유전체 핀 사이의 소스/드레인 콘택으로서, 상기 제1 소스/드레인 영역의 상단 표면, 상기 제1 소스/드레인 영역의 측부 표면, 및 상기 전력 레일 콘택의 상단 표면과 접촉하는 상기 소스/드레인 콘택
을 포함하는, 디바이스.
11. 제10항에 있어서,
제1 유전체 핀과 상기 격리 영역 및 상기 전력 레일 콘택 각각 사이에 배치된 라이너층을 더 포함하는, 디바이스.
12. 제10항에 있어서,
상기 소스/드레인 콘택과 상기 제1 소스/드레인 영역 사이의 금속-반도체 합금 영역을 더 포함하고, 상기 제1 소스/드레인 영역의 상단 표면 상의 상기 금속-반도체 합금 영역의 부분은 제1 두께를 가지고, 상기 제1 소스/드레인 영역의 측부 표면 상의 상기 금속-반도체 합금 영역의 부분은 제2 두께를 가지며, 상기 제1 두께는 상기 제2 두께 이상인 것인, 디바이스.
13. 제12항에 있어서,
상기 제1 두께 및 상기 제2 두께는 2.5nm 내지 7.5nm의 범위 내인 것인, 디바이스.
14. 제10항에 있어서,
상기 전력 레일 콘택 및 상기 제2 유전체 핀의 후면 표면은 공면(coplanar)인 것인, 디바이스.
15. 제14항에 있어서,
상기 전력 레일 콘택 및 상기 제1 유전체 핀의 상기 후면 표면 상의 제2 유전체층; 및
상기 제2 유전체층 내의 전력 레일 라인으로서, 상기 전력 레일 콘택에 접속되는 상기 전력 레일 라인
을 더 포함하는, 디바이스.
16. 제14항에 있어서,
상기 전력 레일 콘택의 표면에는 금속-반도체 합금 영역이 없는 것인, 디바이스.
17. 제10항에 있어서,
상기 제1 유전체 핀과 상기 제1 소스/드레인 영역 사이에 측방향으로 배치된 유전체층 - 상기 소스/드레인 콘택은 상기 유전체층을 관통해 연장됨 -; 및
상기 유전체층, 제1 유전체 핀, 및 상기 제2 유전체 핀 상의 층간 유전체(interlayer dielectric; ILD) - 상기 소스/드레인 콘택은 상기 ILD를 관통해 연장됨 -
를 더 포함하는, 디바이스.
18. 디바이스에 있어서,
금속화 패턴(metallization patterns)을 포함하는 제1 상호접속 구조물;
전력 레일 라인을 포함하는 제2 상호접속 구조물;
상기 제1 상호접속 구조물과 상기 제2 상호접속 구조물 사이의 디바이스 층
을 포함하고, 상기 디바이스 층은,
소스/드레인 영역을 포함하는 트랜지스터;
상기 전력 레일 라인에 접속된 전력 레일 콘택; 및
상기 전력 레일 콘택, 상기 소스/드레인 영역, 및 상기 금속화 패턴에 접속된 소스/드레인 콘택
을 포함하는 것인, 디바이스.
19. 제18항에 있어서, 상기 디바이스 층은,
상기 트랜지스터를 상기 디바이스 층의 다른 트랜지스터로부터 격리하는 격리 영역을 더 포함하고, 상기 전력 레일 콘택은 상기 격리 영역에 매립되는 것인, 디바이스.
20. 제18항에 있어서,
상기 소스/드레인 영역은 패싯된(faceted) 상단 표면 및 패싯된 측부 표면을 가지며, 상기 소스/드레인 콘택은 상기 패싯된 상단 표면 및 상기 패싯된 측부 표면을 따라 연장되는 것인, 디바이스.

Claims (10)

  1. 방법에 있어서,
    기판 위에 포크시트 구조물(forksheet structure)을 형성하는 단계;
    상기 포크시트 구조물에 인접한 전력 레일 콘택을 형성하는 단계;
    상기 전력 레일 콘택 상에 격리 영역을 형성하는 단계 - 상기 포크시트 구조물은 상기 격리 영역으로부터 돌출함 -;
    상기 포크시트 구조물에서 제1 소스/드레인 영역을 성장시키는 단계;
    상기 제1 소스/드레인 영역 상에 층간 유전체(interlayer dielectric; ILD)를 퇴적하는 단계; 및
    상기 ILD 및 상기 격리 영역을 관통해 소스/드레인 콘택을 형성하는 단계
    를 포함하고, 상기 소스/드레인 콘택은 상기 제1 소스/드레인 영역 및 상기 전력 레일 콘택에 접속되는 것인, 방법.
  2. 제1항에 있어서,
    상기 포크시트 구조물은 제1 나노구조물, 제2 나노구조물, 및 상기 제1 나노구조물과 상기 제2 나노구조물 사이의 유전체 벽을 포함하고, 상기 제1 소스/드레인 영역은 제1 나노구조물에 인접하며, 상기 방법은,
    상기 포크시트 구조물에서 제2 소스/드레인 영역을 성장시키는 단계를 더 포함하고, 상기 제2 소스/드레인 영역은 상기 제2 나노구조물에 인접하며, 상기 유전체 벽은 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에 배치되는 것인, 방법.
  3. 제2항에 있어서,
    상기 제1 나노구조물 주위에 제1 게이트 구조물을 형성하는 단계; 및
    상기 제2 나노구조물 주위에 제2 게이트 구조물을 형성하는 단계
    를 더 포함하고, 상기 제2 게이트 구조물은 상기 제1 게이트 구조물에 접속되는 것인, 방법.
  4. 제2항에 있어서,
    상기 제1 나노구조물, 상기 제2 나노구조물 및 상기 유전체 벽은 제1 방향으로 평행한 종축을 갖고, 상기 유전체 벽은 제2 방향으로 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에 배치되며, 상기 제1 방향은 상기 제2 방향에 수직인 것인, 방법.
  5. 제1항에 있어서, 상기 전력 레일 콘택을 형성하는 단계는,
    상기 포크시트 구조물 상에 그리고 이에 인접하여 전도성층을 퇴적하는 단계; 및
    상기 포크시트 구조물 상의 상기 전도성층의 부분을 제거하는 단계
    를 포함하며, 상기 전력 레일 콘택은 상기 포크시트 구조물에 인접하게 남아있는 상기 전도성층의 부분을 포함하는 것인, 방법.
  6. 제1항에 있어서, 상기 격리 영역을 형성하는 단계는,
    상기 포크시트 구조물 및 상기 전력 레일 콘택 상에 유전체층을 퇴적하는 단계; 및
    상기 포크시트 구조물 상의 상기 유전체층의 부분을 제거하는 단계
    를 포함하고, 상기 격리 영역은 상기 전력 레일 콘택 상에 남아있는 상기 유전체층의 부분을 포함하는 것인, 방법.
  7. 제1항에 있어서, 상기 포크시트 구조물을 형성하는 단계는,
    상기 기판으로부터 연장되는 제1 핀 구조물 및 제2 핀 구조물을 형성하는 단계;
    상기 제1 핀 구조물과 상기 제2 핀 구조물 위에 그리고 이들 사이에 유전체층을 퇴적하는 단계; 및
    상기 제1 핀 구조물과 상기 제2 핀 구조물 사이에 남아있는 상기 유전체층의 부분을 포함하는 유전체 벽을 형성하기 위해 상기 제1 핀 구조물 및 상기 제2 핀 구조물 위의 상기 유전체층의 부분을 제거하는 단계
    를 포함하는 것인, 방법.
  8. 제1항에 있어서,
    상기 격리 영역 상에 유전체 핀을 형성하는 단계 - 상기 제1 소스/드레인 영역을 성장시킨 후 상기 제1 소스/드레인 영역은 상기 유전체 핀으로부터 분리됨 -; 및
    상기 제1 소스/드레인 영역을 성장시킨 후, 상기 유전체 핀과 상기 제1 소스/드레인 영역 사이에 유전체층을 퇴적하는 단계 - 상기 ILD는 상기 유전체층 상에 퇴적됨 -
    를 더 포함하는, 방법.
  9. 디바이스에 있어서,
    전력 레일 콘택;
    상기 전력 레일 콘택 상의 격리 영역;
    상기 격리 영역 상의 제1 유전체 핀;
    상기 격리 영역 및 상기 전력 레일 콘택에 인접한 제2 유전체 핀;
    상기 제2 유전체 핀 상의 제1 소스/드레인 영역; 및
    상기 제1 소스/드레인 영역과 상기 제1 유전체 핀 사이의 소스/드레인 콘택으로서, 상기 제1 소스/드레인 영역의 상단 표면, 상기 제1 소스/드레인 영역의 측부 표면, 및 상기 전력 레일 콘택의 상단 표면과 접촉하는 상기 소스/드레인 콘택
    을 포함하는, 디바이스.
  10. 디바이스에 있어서,
    금속화 패턴(metallization patterns)을 포함하는 제1 상호접속 구조물;
    전력 레일 라인을 포함하는 제2 상호접속 구조물;
    상기 제1 상호접속 구조물과 상기 제2 상호접속 구조물 사이의 디바이스 층
    을 포함하고, 상기 디바이스 층은,
    소스/드레인 영역을 포함하는 트랜지스터;
    상기 전력 레일 라인에 접속된 전력 레일 콘택; 및
    상기 전력 레일 콘택, 상기 소스/드레인 영역, 및 상기 금속화 패턴에 접속된 소스/드레인 콘택
    을 포함하는 것인, 디바이스.
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