TWI782473B - 半導體元件及其製造方法 - Google Patents

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TWI782473B
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莊正吉
張尚文
邱奕勛
王培宇
蔡慶威
王志豪
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Abstract

在一實施方式中，一種元件包含：電軌接觸；位於電軌接觸上之隔離區；位於隔離區上之第一介電鰭片；鄰近隔離區與電軌接觸之第二介電鰭片；位於第二介電鰭片上之第一源極/汲極區；以及位於第一源極/汲極區與第一介電鰭片之間之源極/汲極接觸，此源極/汲極接觸與第一源極/汲極區之頂面、第一源極/汲極區之側面、以及電軌接觸之頂面接觸。

Description

半導體元件及其製造方法
本揭露實施方式係關於一種半導體元件及其製造方法。
半導體元件使用於各種電子應用中，例如個人電腦、行動電話、數位相機、以及其他電子設備。通常透過依序地沉積絕緣層或介電層、導電層、以及半導體層之材料於半導體基材上，且使用微影圖案化各種材料層，而於其上形成電路組件與元件的方式，來製作半導體元件。
透過不斷減小最小特徵之尺寸，半導體工業持續提高各種電子組件(例如，電晶體、二極體、電阻器、電容器等)之整合密度，而將更多組件整合至給定區域中。然而，隨著最小特徵尺寸的減小，出現需解決之額外問題。
本揭露提供一種半導體元件的製造方法，包含形成叉片結構於基材上、形成電軌接觸鄰近於叉片結構、形成 隔離區於電軌接觸上、成長第一源極/汲極區於叉片結構中、沉積層間介電質(ILD)於第一源極/汲極區上、以及形成源極/汲極接觸穿過層間介電質與隔離區。叉片結構從隔離區凸出。源極/汲極接觸連接至第一源極/汲極區及電軌接觸。
本揭露提供一種半導體元件，包含電軌接觸、隔離區、第一介電鰭片、第二介電鰭片、第一源極/汲極區、以及源極/汲極接觸。隔離區位於電軌接觸上。第一介電鰭片位於隔離區上。第二介電鰭片鄰近隔離區及電軌接觸。第一源極/汲極區位於第二介電鰭片上。源極/汲極接觸位於第一源極/汲極區與第一介電鰭片之間，源極/汲極接觸與第一源極/汲極區之頂面、第一源極/汲極區之側面、以及電軌接觸之頂面接觸。
本揭露提供一種半導體元件，包含第一互連結構、第二互連結構、以及元件層。第一互連結構包含金屬化圖案。第二互連結構包含電軌線。元件層位於第一互連結構與第二互連結構之間，且包含電晶體、電軌接觸、以及源極/汲極接觸。電晶體包含源極/汲極區。電軌接觸連接至電軌線。源極/汲極接觸連接至電軌接觸、源極/汲極區、以及金屬化圖案。
50:基材
50A:半導體層
50B:絕緣層
50C:基材核心
50N:n型區/區
50P:p型區/區
52:多層堆疊
52A:第一半導體層
52B:第二半導體層
54:鰭片/半導體鰭片
56:奈米結構
56A:第一奈米結構
56B:第二奈米結構
58:罩幕
58A:第一罩幕層
58B:第二罩幕層
60:溝渠
60A:溝渠
60B:溝渠
62:鰭狀結構
62N:鰭狀結構
62P:鰭狀結構
64:內襯層
66:介電層
68:介電牆
72:導電層
74:電軌接觸
76:絕緣材料
78:隔離區/淺溝渠隔離區
80:叉片結構
82:通道間隙壁
84:介電鰭片
84A:第一介電層
84B:第二介電層
84C:第三介電層
86:虛設介電層
88:通道區
92:虛設介電質
94:虛設閘極
96:罩幕
96A:第一罩幕層
96B:第二罩幕層
98:閘極間隙壁
102:源極/汲極凹口
104:內間隙壁
106:磊晶源極/汲極區
106A:第一半導體材料層
106B:第二半導體材料層
110:介電層
112:接觸蝕刻終止層
114:第一層間介電質
120:閘極結構
122:閘極介電質
122A:界面層
122B:金屬氧化物層
124:閘極電極
126:蝕刻終止層
128:閘極罩幕
130:蝕刻終止層
132:第二層間介電質
134:源極/汲極接觸開口
136:金屬-半導體合金區
138:源極/汲極接觸
140:閘極接觸
142:凹口
144:介電鰭片
144A:第一介電層
144B:第二介電層
150:元件層
160:互連結構
162:導電特徵
164:介電層
166:承載基材
168:接合層
168A:接合層
168B:接合層
170:互連結構
172:導電特徵
172P:電軌線
174:介電層
182:鈍化層
184:凸塊下金屬
186:外部連接件
A-A:剖面
B-B:剖面
C-C:剖面
H1:高度
H2:高度
H3:高度
H4:高度
H5:高度
H6:高度
H7:高度
H8:高度
T1:厚度
T2:第二厚度
W1:第一寬度
W2:第二寬度
W3:寬度
W4:寬度
W5:寬度
W6:寬度
W7:寬度
下列詳細的描述配合附圖閱讀可使本揭露的各方面獲得最佳的理解。需注意的是，依照業界的標準實務， 許多特徵並未按比例繪示。事實上，可任意增加或減少多種特徵之尺寸以使討論清楚。
第1圖係繪示根據一些實施方式之一種奈米結構場效電晶體之例子的立體視圖。
第2圖至第23C圖係根據一些實施方式之半導體元件之製造中之中間階段的剖面視圖。
第24A圖至第29C圖係根據一些實施方式之半導體元件之製造中之其他中間階段的多個視圖。
以下揭露提供許多不同實施方式或例子，以實施所提供之標的之不同特徵。以下描述部件及排列的特定例子以簡化本揭露。這些當然僅為例子而非作為限制。舉例而言，在描述中，形成第一特徵於第二特徵之上的製程可包含第一特徵與第二特徵以直接接觸形成的實施方式，亦可包含額外特徵形成於第一特徵與第二特徵之間，而使得第一特徵和第二特徵可非直接接觸。除此之外，本揭露可在多個例子中重複參考符號及/或字母。此重複並非本質上規定在所討論之多個實施方式及/或配置之間的關係。
此外，可在此使用空間關係的用語，例如「下方(beneath)」、「在…之下(below)」、「低於(lower)」、「在…之上(above)」、「高於(upper)」、以及相似用語，以簡明描述如圖式所繪示之一元件或特徵與另一(另一些)元件或特徵之關係的敘述。空間關係的用語，除了在圖 中所描繪的方向外，亦欲包含設備在使用上或操作時的不同方向。設備可以其他方式定向(旋轉90度或其他方向)，而本文使用的空間關係描述詞也可依此解讀。
根據一些實施方式，一層奈米場效電晶體之電軌接觸埋設於圍繞奈米場效電晶體之隔離區的下方。可使用源極/汲極接觸將奈米場效電晶體之源極/汲極區耦合至上方之互連與下方之電軌接觸。因此，源極/汲極區可附著於後側電軌，且不需形成金屬-半導體合金區於電軌接觸之後側上。
第1圖例示根據一些實施方式之簡化之奈米場效電晶體的例子。第1圖為剖開之立體視圖，為了清楚例示，省略奈米場效電晶體的一些特徵。在例示之實施方式中，奈米場效電晶體為叉片式場效電晶體。此奈米場效電晶體亦可為奈米片場效電晶體(NSFET)、奈米線場效電晶體(NWFET)、閘極全環繞場效電晶體(GAAFET)、或類似者。
奈米場效電晶體包含奈米結構56，此奈米結構56位於基材50上，例如位於從基材50延伸之鰭片54上。奈米結構56係作為奈米場效電晶體之通道區的半導體層。隔離區78，例如淺溝渠隔離(STI)區，設於基材50上且鄰接鰭片54。雖然隔離區78在此描述/繪示為與基材50分離，但用語「基材」可指單獨的基材50、或基材50與隔離區78的組合。另外，雖然鰭片54與基材50繪示為單一連續材料，但鰭片54及/或基材50可包含單一材料 或多種材料。在此文中，鰭片54係指在相鄰之隔離區78上方與之間延伸的部分。
閘極結構120環繞包圍奈米結構56，且設於鰭片54上。閘極結構120包含閘極介電質122與閘極電極124。閘極介電質122沿著奈米結構56之頂面、側壁、以及底面，且可沿著鰭片54的側壁及/或在鰭片54的頂面上延伸。閘極電極124位在閘極介電質122上。磊晶源極/汲極區106設於閘極結構120之對邊上。在形成多個電晶體之實施方式中，磊晶源極/汲極區106可為不同電晶體所共用。一或多個層間介電(ILD)層(在下文中更詳細地討論)位在磊晶源極/汲極區106及/或閘極結構120上，穿過他們以形成對磊晶源極/汲極區106及閘極電極124的接觸(在下文中更詳細地討論)。
基材50具有n型區50N與p型區50P。n型區50N包含n型元件，諸如N型金屬氧化物半導體電晶體，例如n型奈米場效電晶體，而p型區50P包含p型元件，諸如P型金屬氧化物半導體電晶體，例如p型奈米場效電晶體。在例示之實施方式中，奈米場效電晶體為叉片式場效電晶體。在叉片場效電晶體中，n型元件與p型元件整合在相同叉片結構中。介電牆68將n型元件之半導體鰭片54、奈米結構56、以及磊晶源極/汲極區106與p型元件之半導體鰭片54、奈米結構56、以及磊晶源極/汲極區106分隔開。閘極結構120沿著每個奈米結構56之三個側邊延伸。叉片式場效電晶體允許n型元件與p型元件彼 此接近地形成，且允許元件之閘極結構120彼此實體與電性耦合，藉以減少在互補式金屬氧化物半導體製程中使用之閘極接觸的數量。介電鰭片84形成於單元邊界之隔離區78上，將相鄰叉片式場效電晶體分隔開。
在此討論之一些實施方式係在使用後閘極製程形成之奈米場效電晶體的上下文中討論。在其他實施方式中，可使用前閘極製程。而且，一些實施方式考慮在例如平面場效電晶體之平面元件或鰭式場效電晶體(FinFET)中使用的態樣。
第1圖進一步例示後期圖中使用的參考剖面。剖面A-A沿著奈米結構56之縱軸，且在例如磊晶源極/汲極區106之間之電流流動的方向上。剖面B-B垂直於剖面A-A，且沿著閘極結構120的縱軸。剖面C-C垂直於剖面A-A，且延伸穿過磊晶源極/汲極區106。為了清楚起見，後續的附圖參考這些參考剖面。
第2圖至第23C圖係根據一些實施方式之半導體元件之製造中之中間階段的剖面視圖。特定而言，例示奈米場效電晶體之元件層的製造。第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11圖、第12圖、第13圖、第14圖、以及第15圖係例示沿著第1圖中之參考剖面B-B的剖面視圖，除了顯示了四個鰭片。第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖、第22A圖、以及第23A圖係例示沿著第1圖中之參考剖面A-A的剖面視圖，除了顯 示了兩個閘極結構。第16B圖、第17B圖、第18B圖、第19B圖、第20B圖、第21B圖、第22B圖、以及第23B圖係例示沿著第1圖中之參考剖面B-B的剖面視圖，除了顯示了四個鰭片。第16C圖、第17C圖、第18C圖、第19C圖、第20C圖、第21C圖、第22C圖、以及第23C圖係例示沿著第1圖中之參考剖面C-C的剖面視圖，除了顯示了四個鰭片。
在第2圖中，提供形成奈米場效電晶體之基材50。基材50可為半導體基材，例如塊狀半導體、絕緣層上半導體(SOI)基材、或類似者，其可為摻雜的(例如，以p型或n型摻質摻雜)或未摻雜的。基材50可為晶圓，例如矽晶圓。在例示之實施方式中，基材50為絕緣層上半導體基材。通常來說，絕緣層上半導體基材係形成於絕緣層50B上之半導體層50A。絕緣層50B可為例如氧化埋(BOX)層、氧化矽層、或類似者。絕緣層50B設於通常為矽或玻璃基材之基材核心50C上。亦可使用其他基材，例如多層基材或梯度基材。在一些實施方式中，基材50(例如，半導體層50A)的半導體材料可包含矽；鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包含矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦；或其組合。
基材50具有n型區50N與p型區50P。n型區50N可用於形成n型元件，諸如N型金屬氧化物半導體電晶體，例如n型奈米場效電晶體，且p型區50P可用於形 成p型元件，諸如P型金屬氧化物半導體電晶體，例如p型奈米場效電晶體。如下更詳細地討論，雖然例示一個n型區50N與一個p型區50P，但基材50可包含任意所需數量的此類區。
基材50可些微地摻有p型或n型雜質。可於基材50之上部分上進行抗穿透(APT)植入，以形成抗穿透區。在抗穿透植入期間，可將摻質植入n型區50N與p型區50P中。這些摻質可具有與隨後將於每個n型區50N與p型區50P中形成之源極/汲極區之導電類型相反的導電類型。抗穿透區可於後續製程中形成之奈米場效電晶體中之隨後形成的源極/汲極區下方延伸。可使用抗穿透區減少從源極/汲極區至基材50的漏電。在一些實施方式中，抗穿透區中的摻雜濃度可為約1018cm-3至約1019cm-3。
在第3圖中，形成多層堆疊52於基材50上。多層堆疊52包含交替的第一半導體層52A與第二半導體層52B。第一半導體層52A由第一半導體材料形成，而第二半導體層52B由第二半導體材料形成。這些半導體材料可各選自基材50之候選半導體材料。在例示之實施方式中，多層堆疊52包含各四層的第一半導體層52A與第二半導體層52B。應理解的是，多層堆疊52可包含任意數量的第一半導體層52A與第二半導體層52B。舉例而言，多層堆疊52可包含各約三層至約八層的第一半導體層52A與第二半導體層52B。
在例示之實施方式中，第二半導體層52B將用於 形成在n型區50N與p型區50P中之奈米場效電晶體之通道區。第一半導體層52A為犧牲層(或虛設層)，他們將在隨後的處理中移除，以曝露兩個區中的第二半導體層52B之頂面與底面。第二半導體層52B之第二半導體材料係適合n型與p型奈米場效電晶體的材料，例如矽，而第一半導體層52A之第一半導體材料係對第二半導體材料之蝕刻具有高蝕刻選擇比的材料，例如矽鍺。
在另一實施方式中，第一半導體層52A將用於形成在一個區(例如，p型區50P)中之奈米場效電晶體之通道區，而第二半導體層52B將用於形成在另一區(例如，n型區50N)中之奈米場效電晶體之通道區。第一半導體層52A之第一半導體材料可適用p型奈米場效電晶體，例如矽鍺(例如，SixGe1-x，其中x可從0至1)、純的或實質純的鍺、III-V化合物半導體、II-VI化合物半導體、或類似者，而第二半導體層52B之第二半導體材料可適用n型奈米場效電晶體，例如矽、碳化矽、III-V化合物半導體、II-VI化合物半導體、或類似者。第一半導體材料與第二半導體材料可對彼此的蝕刻具有高蝕刻選擇比，藉此可在不移除n型區50N中之第二半導體層52B的情況下移除第一半導體層52A，且可在不移除p型區50P中之第一半導體層52A的情況下移除第二半導體層52B。
可透過例如氣相磊晶(VPE)或分子束磊晶(MBE)的製程成長多層堆疊52的每一層，可透過例如化學氣相沉積(CVD)或原子層沉積(ALD)的製程、或類似者沉積多層 堆疊52的每一層。每個層可形成為小的厚度，例如在約5nm至約30nm的厚度。在一些實施方式中，一組層(例如，第二半導體層52B)形成比另一組層(例如，第一半導體層52A)薄。舉例而言，在第一半導體層52A為犧牲層(或虛設層)且使用第二半導體層52B形成通道區之一些實施方式中，第二半導體層52B可比第一半導體層52A厚。這些層的相對厚度可根據所得奈米場效電晶體之所需通道高度與通道功函數要求。
在第4圖中，在基材50與多層堆疊52中蝕刻出溝渠60，以形成鰭狀結構62(包含在n型區50N中之鰭狀結構62N與在p型區50P中之鰭狀結構62P)。鰭狀結構62各自包含半導體鰭片54與奈米結構56。半導體鰭片54係圖案化在基材50中之半導體條帶。在基材50為絕緣層上半導體基材之實施方式中，半導體鰭片54包含半導體層50A之剩餘部分。奈米結構56包含在半導體鰭片54上的多層堆疊52之剩餘部分。特定而言，奈米結構56包含交替的第一奈米結構56A與第二奈米結構56B。第一奈米結構56A與第二奈米結構56B分別由第一半導體層52A與第二半導體層52B之剩餘部分形成。在例示之實施方式中，第二奈米結構56B各自設於兩個第一奈米結構56A之間。蝕刻可為任意可接受之蝕刻製程，例如反應式離子蝕刻(RIE)、中性粒子束蝕刻(NBE)、類似者、或其組合，且可利用具有鰭狀結構62之圖案的罩幕58進行此蝕刻。此蝕刻可為非等向性的。
罩幕58可為單層罩幕，或可為多層罩幕，例如各自包含第一罩幕層58A與位於第一罩幕層58A上的第二罩幕層58B之多層罩幕。第一罩幕層58A與第二罩幕層58B可各自由例如氧化矽、氮化矽、其組合、或類似者之介電材料形成，且可根據可接受的技術沉積或熱成長。第一罩幕層58A的材料可具有免於第二罩幕層58B的材料之蝕刻的高蝕刻選擇比。舉例而言，第一罩幕層58A可由氧化矽形成，而第二罩幕層58B可由氮化矽形成。
可利用任何適合方法來圖案化鰭狀結構62。舉例而言，可利用一道或多道微影製程圖案化鰭狀結構62，微影製程包含雙重圖案化或多重圖案化製程。通常來說，雙重圖案化或多重圖案化製程結合了微影製程與自我對準製程，可產生比其他利用單一直寫微影製程可得到之圖案例如更小間距的圖案。舉例而言，在一些實施方式中，形成犧牲層於基材上，並利用微影製程予以圖案化。利用自我對準製程在圖案化之犧牲層旁形成間隙壁。接著，移除犧牲層，然後可利用剩餘的間隙壁來圖案化鰭狀結構62。在一些實施方式中，罩幕58(或其他層)可保留在鰭狀結構62上。
鰭狀結構62可具有約5nm至約20nm的寬度。為了例示之目的，n型區50N與p型區50P中之鰭狀結構62繪示為具有實質相等的寬度。在一些實施方式中，一個區(例如，n型區50N)中的鰭狀結構62可比另一區(例如，p型區50P)中的鰭狀結構62寬或窄。
鰭狀結構62形成為鄰近對。每對鰭狀結構62將用於形成叉片式場效電晶體。每一對中之一個鰭狀結構62N將用於形成n型元件，而每一對中之另一鰭狀結構62P將用於形成p型元件。各對之鰭狀結構62N與62P由溝渠60A之對應的第一溝渠隔開。介電牆(在下文更詳細地討論)將形成於各對之鰭狀結構62N與62P之間的溝渠60A中，因此提供將形成於鰭狀結構62N與62P中之不同類型的奈米場效電晶體之間的電性隔離。溝渠60A可具有約6nm至約30nm的第一寬度W1。鰭狀結構62之鄰近對由溝渠60B之對應的第二溝渠隔開。溝渠60B可具有約22nm至約46nm的第二寬度W2。第二寬度W2大於第一寬度W1，使得鰭狀結構62的鄰近對比各對之鰭狀結構62N與62P分隔更遠。
在第5圖中，形成內襯層64於罩幕58(若存在)、鰭狀結構62、以及基材50上。內襯層64將鰭狀結構62與隨後形成之接觸分開。內襯層64可由介電材料形成，其可透過熱氧化或共形沉積製程形成。可接受的介電材料包含低k介電材料(例如，k值小於約7之介電材料)，例如氧化矽、氮化矽、碳氮化矽、碳氧化矽、氮氧碳化矽、或類似者；高k介電材料(例如，k值大於約7之介電材料)，例如氧化鉿、氧化鋯、氧化鋁鋯、氧化鋁鉿、氧化矽鉿、氧化鋁、或類似者；其組合；或類似者。可接受的沉積製程包含原子層沉積(ALD)、化學氣相沉積(CVD)、分子束沉積(MBD)、物理氣相沉積(PVD)、或類似者。在一些實 施方式中，內襯層64透過熱氧化而由氧化矽所形成。內襯層64可形成約1nm至約10nm的厚度。
接著，形成介電層66於內襯層64上。介電層66可由低k介電材料(例如選自內襯層64之候選介電材料中的一種介電材料)形成，此低k介電材料可透過共形沉積製程(例如選自形成內襯層64之候選方法中的一種方法)沉積。介電層66之材料具有與內襯層64之材料不同的k值，且具有免於內襯層64之材料之蝕刻的高蝕刻選擇比。在一些實施方式中，介電層66透過原子層沉積或化學氣相沉積而由氮化矽所形成。
因為溝渠60A與60B具有不同的寬度，因此他們填充有不同量之介電材料。內襯層64沿著溝渠60A與60B之側壁與底部形成。因為溝渠60A具有較窄的寬度，因此完全為介電層66所填充(或過度填充)。然而，因為溝渠60B具有較大的寬度，因此並未完全為介電層66所填充。換句話說，在沉積介電層66後，溝渠60A被填充(或過度填充)，而溝渠60B之一些部分保持未填充。
在第6圖中，回蝕介電層66以移除介電層66之一些部分。特定而言，透過回蝕以移除介電層66在溝渠60B中與位於罩幕58(若存在)或鰭狀結構62上的部分，藉以重新形成溝渠60B。使用可接受的蝕刻技術，例如利用對介電層66有選擇性的蝕刻製程(例如，以比蝕刻內襯層64的材料更快的速率蝕刻介電層66的材料)，回蝕介電層66。在回蝕完成後，介電層66之剩餘部分位在溝渠 60A中。介電層66之剩餘部分形成介電牆牆68，介電牆68將各對鰭狀結構62之鰭狀結構62N與62P分隔開。介電牆68可部分地或完全地填充溝渠60A。介電牆68可具有約6nm至約30nm的寬度W3。形成介電層66後，叉片結構80從基材50延伸。叉片結構80各自包含介電牆68與一對鰭狀結構62，其中介電牆68設於鰭狀結構62之間。
如上所述，雖然例示一個n型區50N與一個p型區50P，但基材50可包含任意所需數量的此類區。每個叉片結構80設於n型區50N與p型區50P的邊界處。此外，每個叉片結構80的鰭狀結構62N與62P交替。換句話說，每個n型區50N包含第一叉片結構80之第一鰭狀結構62N，且包含第二叉片結構80之第二鰭狀結構62N。
在第7圖中，沉積導電層72於介電牆68與內襯層64上。導電層72填充溝渠60B，且亦可形成於罩幕58(若存在)或鰭狀結構62上。當介電牆68局部填充溝渠60A時，導電層72亦可形成於溝渠60A之剩餘部分中。導電層72可由金屬或含金屬的材料，例如鎢(W)、釕(Ru)、鈷(Co)、銅(Cu)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鉬(Mo)、鎳(Ni)、其合金、或類似者形成，且其可透過沉積製程(例如，原子層沉積、化學氣相沉積、物理氣相沉積等)、電鍍製程(例如，電鍍、無電電鍍等)、或類似者形成。
在第8圖中，回蝕導電層72以移除導電層72之 一些部分。特定而言，透過回蝕移除導電層72在溝渠60A中與位於罩幕58(若存在)或鰭狀結構62上的部分。使用可接受的蝕刻技術，例如利用對導電層72具有選擇性之蝕刻製程(例如，以比蝕刻內襯層64的材料更快的速率蝕刻導電層72的材料)，回蝕導電層72。回蝕完成後，導電層72之剩餘部分設於溝渠60B中。剩餘在溝渠60B中之導電層72的部分在叉片結構80之間形成電軌接觸74。在電軌接觸74達到所需之高度H1後，可使用時控蝕刻製程停止對導電層72的蝕刻。高度H1可為約20nm至約60nm。此外，電軌接觸74可具有約6nm至約30nm的寬度W4。
在第9圖中，絕緣材料76形成於溝渠60B之剩餘部分中，鄰接叉片結構80。絕緣材料76可沉積於罩幕58(若存在)或鰭狀結構62上，以及於溝渠60A與60B中。絕緣材料76可為例如氧化矽之氧化物、例如氮化矽之氮化物、類似者、或其組合，且可透過高密度電漿化學氣相沉積(HDP-CVD)、可流動化學氣相沉積(FCVD)、類似者、或其組合形成。可使用透過任意可接受的製程形成之其他絕緣材料。一旦形成絕緣材料76，便可進行退火製程。雖然絕緣材料76繪示為單一層，但一些實施方式可利用多個層。接著對絕緣材料76進行移除製程，以移除在罩幕58(若存在)或鰭狀結構62上之內襯層64與絕緣材料76的過量材料。在一些實施方式中，可利用例如化學機械研磨(CMP)之平坦化製程、回蝕製程、其組合、或類似者。平坦化製程曝露罩幕58或奈米結構56，使得在平坦化製 程完成後，罩幕58或奈米結構56、內襯層64的剩餘部分、以及絕緣材料76之各別的頂面共平面(在製程變化內)。在例示之實施方式中，於平坦化製程後，罩幕58繼續存在。在另一實施方式中，罩幕58亦可透過平坦化製程移除。
在第10圖中，凹入絕緣材料76，以形成淺溝渠隔離區78，因而重新形成部分之溝渠60B。凹入絕緣材料76，使得奈米結構56之至少一部分從淺溝渠隔離區78凸出。在例示之實施方式中，淺溝渠隔離區78之頂面位於半導體鰭片54之頂面下方。在一些實施方式中，淺溝渠隔離區78之頂面在半導體鰭片54之頂面上方或與半導體鰭片54之頂面共平面(在製程變化內)。此外，淺溝渠隔離區78之頂面可具有如所例示之平坦表面、凸面表面、凹面表面(例如凹陷)、或其組合。淺溝渠隔離區78之頂面可透過適當的蝕刻形成為平坦的、凸面的、及/或凹面的。可使用可接受的蝕刻製程，例如對絕緣材料76具有選擇性的蝕刻製程(例如，以比蝕刻叉片結構80的材料更快的速率選擇性地蝕刻絕緣材料76的材料)，來凹入淺溝渠隔離區78。舉例而言，可使用利用例如稀釋的氫氟酸(dHF)之氧化物移除。在淺溝渠隔離區78達到所需之高度H2後，可使用時控蝕刻製程停止對絕緣材料76的蝕刻。高度H2可為約5nm至約20nm。內襯層64亦可在絕緣材料76之凹入期間凹入。在凹入後，絕緣材料76與內襯層64之頂面可共平面(在製程變化內)。
在形成淺溝渠隔離區78後，叉片結構80從相鄰 的淺溝渠隔離區78之間延伸。淺溝渠隔離區78形成於電軌接觸74上且遮蔽電軌接觸74。每個內襯層64設於叉片結構80與每個淺溝渠隔離區78及電軌接觸74之間。應理解的是，上述製程僅為可如何形成叉片結構80的一個例子。亦可使用其他可接受的製程形成叉片結構80與淺溝渠隔離區78。可以類似形成鰭式場效電晶體之製程中處理半導體鰭片的方式處理叉片結構80。以這種方式處理叉片結構80允許n型元件與p型元件均整合於同一叉片結構80中。
在第11圖中，形成通道間隙壁82於叉片結構80上且環繞叉片結構80，例如在部分之溝渠60B中。通道間隙壁82可由半導體材料(例如選自基材50之候選半導體材料中的一種半導體材料)形成，其可透過例如氣相磊晶(VPE)或分子束磊晶(MBE)之製程成長、透過例如化學氣相沉積(CVD)或原子層沉積(ALD)、或類似者之製程沉積。在一些實施方式中，透過磊晶成長來成長通道間隙壁82，此磊晶成長可包含成長薄晶種層於鰭狀結構62上，並接著從晶種層成長通道間隙壁82的材料。可在形成鰭狀結構62後(例如，在基材50中蝕刻出溝渠60後，如以上對第4圖所述)成長晶種層。可在形成通道間隙壁82的材料後，進行非等向蝕刻，因此曝露出淺溝渠隔離區78。在處理期間使用通道間隙壁82作為暫時的間隙壁，且隨後移除通道間隙壁82以曝露出部分之奈米結構56，這些部分將作為奈米場效電晶體之通道區。特定而言，在例示之實施方式 中，將依序移除通道間隙壁82與第一奈米結構56A，且以圍繞第二奈米結構56B的三個側面形成之閘極結構置換。因此，通道間隙壁82由對第二奈米結構56B之材料的蝕刻具有高蝕刻選擇比的材料形成。通道間隙壁82可由與第一奈米結構56A相同的半導體材料形成，或可由不同的材料形成。
在第12圖中，介電鰭片84形成於通道間隙壁82之間與淺溝渠隔離區78上，例如形成於溝渠60B之未由通道間隙壁82填充之剩餘部分中。因此，每個溝渠60B由一對通道間隙壁82與介電鰭片84填充，其中介電鰭片84介於通道間隙壁82之間。介電鰭片84可由低k介電材料(例如選自內襯層64之候選介電材料中的一種介電材料)、高k介電材料(例如選自內襯層64之候選介電材料中的一種介電材料)、其組合、或類似者形成，且其可透過熱氧化或共形沉積製程(例如選自形成內襯層64之候選方法的一種方法)形成。在例示之實施方式中，每個介電鰭片84包含第一介電層84A與在第一介電層84A上之第二介電層84B，第一介電層84A由碳氮化矽、碳氧化矽、或碳氧氮化矽形成，而第二介電層84B由氧化矽形成。介電鰭片84可具有約6nm至約30nm的寬度W5。
接著，應用移除製程於介電鰭片84，以移除在通道間隙壁82上之介電鰭片84的過量材料。在一些實施方式中，可利用例如化學機械研磨(CMP)之平坦化製程、回蝕製程、其組合、或類似者。平坦化製程曝露出通道間隙 壁82，使得在平坦化製程完成後，通道間隙壁82之頂面與介電鰭片84之頂面共平面(在製程變化內)。
在第13圖中，選擇性地凹入介電鰭片84，因此重新形成部分之溝渠60B。可使用可接受的蝕刻製程，例如對介電鰭片84具有選擇性的蝕刻製程(例如，以比蝕刻通道間隙壁82的材料更快的速率選擇性地蝕刻第一介電層84A與第二介電層84B的材料)，來凹入介電鰭片84。
在第14圖中，介電鰭片84之第三介電層84C可選擇地形成於溝渠60B中，例如形成於第一介電層84A與第二介電層84B上。第三介電層84C可由高k介電材料(例如選自內襯層64之候選介電材料中的一種介電材料)形成，且其可透過共形沉積製程(例如選自形成內襯層64之候選方法中的一種方法)沉積。接著，應用移除製程，以移除第三介電層84C與在罩幕58(若存在)或鰭狀結構62上之通道間隙壁82的過量材料。在一些實施方式中，可利用例如化學機械研磨(CMP)之平坦化製程、回蝕製程、其組合、或類似者。平坦化製程曝露出罩幕58或奈米結構56，使得在平坦化製程完成後，罩幕58或奈米結構56、通道間隙壁82、以及第三介電層84C之各別的頂面共平面(在製程變化內)。在例示之實施方式中，於平坦化製程後，罩幕58繼續存在。在另一實施方式中，罩幕58亦可透過平坦化製程移除。
在例示之實施方式中，介電鰭片84具有由低k介電材料形成之下部分(包含第一介電層84A與第二介電層 84B)，以及由高k介電材料形成之上部分(包含第三介電層84C)。應理解的是，可形成其他類型之介電鰭片84，例如具有更多或更少層之介電鰭片84。在各種實施方式中，介電鰭片84可包含低k介電材料之下部分與上部分；高k介電材料之下部分與上部分；高k介電材料之下部分與低k介電材料之上部分；單層下部分及/或上部分；多層下部分及/或上部分；或類似者。介電鰭片84之上部分可具有約6nm至約30nm的高度H3，介電鰭片84之下部分可具有約27nm至約60nm的高度H4，且介電鰭片84可具有約33nm至約90nm的整體高度。
在第15圖中，由於凹入叉片結構80與通道間隙壁82，因此介電鰭片84從相鄰之通道間隙壁82之間延伸。若在此處理步驟中仍存在罩幕58，則此凹入將罩幕58從鰭狀結構62移除。可透過可接受之蝕刻製程進行凹入。舉例而言，可使用可接受之蝕刻製程，例如對罩幕58、奈米結構56、以及介電牆68具有選擇性之蝕刻製程(例如，以比蝕刻通道間隙壁82與介電鰭片84的材料更快的速率選擇性地蝕刻罩幕58、奈米結構56、以及介電牆68的材料)，來凹入叉片結構80。可選擇性地使用可接受之蝕刻製程，例如對通道間隙壁82具有選擇性之蝕刻製程(例如，以比蝕刻奈米結構56與介電牆68的材料更快的速率選擇性地蝕刻通道間隙壁82的材料)，修整通道間隙壁82。此凹入/修整可能會移除一些奈米結構56。
接著，形成虛設介電層86於叉片結構80、通道 間隙壁82、以及介電鰭片84上。虛設介電層86可由氧化矽、氮化矽、其組合、或類似者形成，且其可根據可接受的技術沉積或熱成長。
第16A圖至第23C圖繪示奈米場效電晶體之製造中的其他中間階段。第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖、第22A圖、以及第23A圖可適用於n型區50N與p型區50P。n型區50N與p型區50P在結構上的差異(若存在)描述於每個圖所附之內文中。
在第16A圖、第16B圖、以及第16C圖中，虛設閘極94形成於虛設介電層86上。可透過形成虛設閘極層並圖案化虛設閘極層來形成虛設閘極94。可沉積虛設閘極層於虛設介電層86上，並接著利用例如化學機械研磨來平坦化虛設閘極層。虛設閘極層可為導電材料或非導電材料，且可選自於包含非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、以及金屬之群組。可透過物理氣相沉積(PVD)、化學氣相沉積、濺鍍沉積、或用於沉積所選材料之其他技術，來沉積虛設閘極層。接著可使用可接受的微影與蝕刻技術，例如利用具有虛設閘極94的圖案之罩幕96，來圖案化虛設閘極層，以形成虛設閘極94。透過可接受的蝕刻技術將罩幕96之圖案轉移至虛設閘極層，以形成虛設閘極94。可透過可接受的蝕刻技術選擇性地將罩幕96之圖案進一步轉移至虛設介電層86，以形成虛設介電質92。
罩幕96可為單層罩幕，或可為多層罩幕，例如各自包含第一罩幕層96A與第二罩幕層96B之多層罩幕。第一罩幕層96A與第二罩幕層96B可各自由例如氧化矽、氮化矽、其組合、或類似者之介電材料形成，且其可根據可接受的技術沉積或熱成長。第一罩幕層96A的材料可對第二罩幕層96B之材料的蝕刻具有高蝕刻選擇比。舉例而言，第一罩幕層96A可由氧化矽形成，而第二罩幕層96B可由氮化矽形成。
虛設閘極94覆蓋部分之奈米結構56，這些部分將在隨後的處理中曝露出，以形成通道區。特定而言，虛設閘極94沿著部分之奈米結構56延伸，這些部分將用於形成通道區88。可使用罩幕96的圖案以實體上分離鄰接之虛設閘極94。虛設閘極94亦可具有實質上垂直於(在製程變化內)半導體鰭片54的縱向方向之縱向方向。在利用例如可接受的蝕刻技術圖案化後，可選擇性地移除罩幕96。
接著形成閘極間隙壁98於鰭狀結構62上，例如形成於罩幕96、虛設閘極94、以及虛設介電質92之曝露側壁上。可透過共形地形成絕緣材料，且隨後蝕刻絕緣材料的方式，來形成閘極間隙壁98。絕緣材料可為低k介電材料(例如選自內襯層64之候選介電材料中的一種介電材料)，且其可透過共形沉積製程(例如選自形成內襯層64之候選方法中的一種方法)沉積。閘極間隙壁98可由單層絕緣材料或多層絕緣材料形成。在一些實施方式中，閘極間 隙壁98各自包含多層碳氧氮化矽，其中每一層可具有不同的碳氧氮化矽組成。在一些實施方式中，閘極間隙壁98各自包含設於兩個氮化矽層之間的氧化矽層。可形成其他間隙壁結構。絕緣材料之蝕刻可為非等向性的。舉例而言，蝕刻製程可為乾式蝕刻，例如反應性離子蝕刻、中性粒子束蝕刻、或類似者。在蝕刻後，閘極間隙壁98可具有直線側壁或弧形側壁。
在閘極間隙壁98之製作前，可進行低摻雜源極/汲極(LDD)區之植入。在具有不同元件類型之實施方式中，類似於上述植入，可於n型區50N上形成例如光阻之罩幕，而曝露出p型區50P，可將適當類型(例如，p型)的雜質植入曝露於p型區50P中之鰭狀結構62中。接著可移除罩幕。隨後，可於p型區50P上形成例如光阻之罩幕，而曝露出n型區50N，可將適當類型(例如，n型)的雜質植入曝露於n型區50N中之鰭狀結構62中。接著可移除罩幕。n型雜質可為先前討論之任意n型雜質，p型雜質可為先前討論之任意p型雜質。低摻雜源極/汲極區可具有約1015cm-3至約1019cm-3的雜質濃度。可使用退火修復植入損壞，且活化所植入之雜質。在植入期間，通道區88保持由虛設閘極94覆蓋，使得通道區88保持實質上不受植入低摻雜源極/汲極區中之雜質的影響。
需注意的是，以上揭露內容大致描述形成間隙壁與低摻雜源極/汲極區之製程。可使用其他製程與順序。舉例而言，可利用較少或額外的間隙壁、可利用不同的步驟順 序(例如，可形成與移除額外間隙壁等)、及/或類似者。此外，可使用不同的結構與步驟來形成n型與p型元件。
在形成閘極間隙壁98後，接著形成源極/汲極凹口102於鰭狀結構62與通道間隙壁82中。在例示之實施方式中，源極/汲極凹口102延伸穿過奈米結構56與通道間隙壁82，以曝露出半導體鰭片54與淺溝渠隔離區78。源極/汲極凹口102亦可延伸至半導體鰭片54中。換句話說，源極/汲極凹口102可僅形成於奈米結構56中，或亦可形成延伸至半導體鰭片54中。在各種實施方式中，鰭狀結構62中之源極/汲極凹口102可延伸至半導體鰭片54之頂面，而沒有蝕刻到半導體鰭片54；可蝕刻半導體鰭片54，使得鰭狀結構62中之源極/汲極凹口102之底面設於淺溝渠隔離區78之頂面下方；或類似者。可使用可接受的蝕刻製程，例如對鰭狀結構62與通道間隙壁82具有選擇性之蝕刻製程(例如，以比蝕刻介電牆68與介電鰭片84的材料更快的速率選擇性地蝕刻半導體鰭片54、奈米結構56、以及通道間隙壁82的材料)，來形成源極/汲極凹口102。因此，在形成源極/汲極凹口102後，介電牆68與介電鰭片84保留下來。在形成源極/汲極凹口102之蝕刻製程期間，閘極間隙壁98與罩幕96共同遮蔽鰭狀結構62與通道間隙壁82之部分。在源極/汲極凹口102達到所需之深度後，可使用時控蝕刻製程來停止對源極/汲極凹口102之蝕刻。
內間隙壁104可選擇地形成於第一奈米結構56A 之剩餘部分的側壁，例如源極/汲極凹口102所曝露出之側壁上。如將在下文更詳細地討論，源極/汲極區將隨後形成於源極/汲極凹口102中，且將隨後以對應之閘極結構置換第一奈米結構56A。內間隙壁104作為隨後形成之源極/汲極區與隨後形成之閘極結構之間的隔離特徵。此外，可使用內間隙壁104防止隨後之蝕刻製程，例如隨後形成閘極結構之蝕刻製程，對隨後形成之源極/汲極區的損壞。
舉個形成內間隙壁104的例子，可擴展源極/汲極凹口102。特定而言，可凹入源極/汲極凹口102所曝露出之第一奈米結構56A之側壁的數個部分。雖然第一奈米結構56A之側壁例示為直線的，但第一奈米結構56A之側壁可為凹面或凸面。可透過可接受的蝕刻製程，例如對第一奈米結構56A的材料具有選擇性的蝕刻製程(例如，以比蝕刻第二奈米結構56B與半導體鰭片54的材料更快的速率選擇性地蝕刻第一奈米結構56A的材料)，來凹入側壁。此蝕刻可為等向性的。舉例而言，當半導體鰭片54與第二奈米結構56B由矽形成，且第一奈米結構56A由矽鍺形成時，蝕刻製程可為使用四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)、或類似者之濕式蝕刻。在另一實施方式中，蝕刻製程可為使用例如氟化氫(HF)氣體之氟基氣體的乾式蝕刻。在一些實施方式中，可連續地進行相同的蝕刻製程，以既形成源極/汲極凹口102，又凹入第一奈米結構56A之側壁。在一些實施方式中，凹入側壁之蝕刻製程亦可修整(例如，減小厚度)第二奈米結構56B之經蝕刻的 部分。接著可透過共形地形成絕緣材料且隨後蝕刻絕緣材料，來形成內間隙壁104。絕緣材料可為低k介電材料(例如，選自內襯層64之候選介電材料中的一種介電材料)，且其可透過共形沉積製程(例如選自形成內襯層64之候選方法中的一種方法)沉積。絕緣材料之蝕刻可為非等向性的。舉例而言，此蝕刻製程可為例如反應式離子蝕刻、中性粒子束蝕刻、或類似者之乾式蝕刻。雖然內間隙壁104之外側壁繪示成從閘極間隙壁98之側壁凹入，但內間隙壁104之外側壁可延伸超出閘極間隙壁98之側壁或與其齊平。換句話說，內間隙壁104可部分地填充、完全填充、或過度填充側壁凹口。此外，雖然內間隙壁104之側壁繪示成凹面，但內間隙壁104之側壁可為直線或凸面。
在第17A圖、第17B圖、以及第17C圖中，在源極/汲極凹口102中形成磊晶源極/汲極區106。在源極/汲極凹口102中形成磊晶源極/汲極區106，使得每個虛設閘極94設於磊晶源極/汲極區106之各別相鄰對之間。在一些實施方式中，使用閘極間隙壁98與內間隙壁104分別將虛設閘極94及第一奈米結構56A與磊晶源極/汲極區106分離適當的橫向距離，因此磊晶源極/汲極區106不會使隨後形成之奈米場效電晶體的閘極短路。磊晶源極/汲極區106可形成與內間隙壁104(若存在)接觸，且可延伸超出第二奈米結構56B之側壁。磊晶源極/汲極區106可施加應力於第二奈米結構56B上，藉以提高效能。
可透過遮蔽p型區50P來形成n型區50N中之 磊晶源極/汲極區106。接著，在n型區50N中之源極/汲極凹口102中磊晶成長磊晶源極/汲極區106。磊晶源極/汲極區106可包含適合於n型奈米場效電晶體之任意可接受的材料。舉例而言，n型區50N中的磊晶源極/汲極區106可包含施加拉伸應變於通道區88上之材料，例如矽、碳化矽、摻雜磷的碳化矽、磷化矽、或類似者。n型區50N中的磊晶源極/汲極區106可具有從鰭狀結構62之各別表面凸起的表面，且可具有刻面。
可透過遮蔽n型區50N來形成p型區50P中之磊晶源極/汲極區106。接著，於p型區50P中的源極/汲極凹口102中磊晶成長磊晶源極/汲極區106。磊晶源極/汲極區106可包含適合於p型奈米場效電晶體之任意可接受的材料。舉例而言，p型區50P中的磊晶源極/汲極區106可包含施加壓縮應變於通道區88上之材料，例如矽鍺、摻雜硼的矽鍺、鍺、鍺錫、或類似者。p型區50P中的磊晶源極/汲極區106可具有從鰭狀結構62之各別表面凸起的表面，且可具有刻面。
類似於先前討論之形成低摻雜源極/汲極區之製程，可於磊晶源極/汲極區106、第二奈米結構56B、及/或鰭片54植入摻質，以形成源極/汲極區，接著進行退火。源極/汲極區可具有約1019cm-3至約1021cm-3的雜質濃度。源極/汲極區之n型及/或p型雜質可為先前討論之任意雜質。在一些實施方式中，可在成長期間對磊晶源極/汲極區106進行原位摻雜。
形成磊晶源極/汲極區106的磊晶製程之結果，磊晶源極/汲極區106之上表面具有刻面，這些刻面橫向地向外擴展而超出鰭狀結構62的表面。在磊晶製程完成後，相鄰磊晶源極/汲極區106由介電牆68或介電鰭片84保持分離，以避免磊晶源極/汲極區106之合併。因此，磊晶源極/汲極區106各自具有直線的底面(接觸半導體鰭片54)、直線的側壁(接觸介電牆68)、刻面式側表面(面對介電鰭片84)、以及刻面式頂面(背對基材50)。此外，由於維持磊晶源極/汲極區106與介電鰭片84之間的實體分離，因此可於磊晶源極/汲極區106之側壁與電軌接觸74之間形成接觸。在一些實施方式中，磊晶源極/汲極區106可沿著<010>方向成長，因此源極/汲極凹口102之下部分保持於磊晶源極/汲極區106之間，且形成介電鰭片84。在一些實施方式中，進行成長後回蝕，以重新形成源極/汲極凹口102之下部分，而將磊晶源極/汲極區106與介電鰭片84分開。舉例而言，可蝕刻磊晶源極/汲極區106之寬度，以減小約2nm至約20nm的量，而因此重新形成源極/汲極凹口102之下部分。
磊晶源極/汲極區106可包含一或多個半導體材料層。舉例而言，磊晶源極/汲極區106可包含第一半導體材料層106A與第二半導體材料層106B。可針對磊晶源極/汲極區106使用任意數量之半導體材料層。每個第一半導體材料層106A與第二半導體材料層106B可由不同的半導體材料形成，及/或可摻雜成不同的摻質濃度。在一些 實施方式中，第一半導體材料層106A可具有小於第二半導體材料層106B之摻質濃度的摻質濃度。在磊晶源極/汲極區106包含兩個半導體材料層之實施方式中，可從鰭狀結構62成長第一半導體材料層106A，且可從第一半導體材料層106A成長第二半導體材料層106B。
在第18A圖、第18B圖、以及第18C圖中，在源極/汲極凹口102之下部分中形成介電層110。每個介電層110形成於磊晶源極/汲極區106與對應的鄰近介電鰭片84之間。介電層110可由低k介電材料(例如選自內襯層64之候選介電材料中的一種介電材料)、高k介電材料(例如選自內襯層64之候選介電材料中的一種介電材料)、其組合、或類似者形成，且可透過熱氧化或共形沉積製程(例如選自形成內襯層64之候選方法中的一種方法)形成。接著，對介電層110實施移除製程，例如回蝕製程，以移除源極/汲極凹口102之下部分外之介電層110的過量材料，例如位於磊晶源極/汲極區106上的那些部分。
接著形成第一層間介電質114於介電層110、磊晶源極/汲極區106、以及介電鰭片84上。可透過沉積介電材料於介電層110、磊晶源極/汲極區106、閘極間隙壁98、罩幕96(若存在)或虛設閘極94、以及介電鰭片84上，且隨後平坦化介電材料，以形成第一層間介電質114。可接受的介電材料可包含氧化物，例如氧化矽、磷矽酸玻璃(PSG)、硼矽酸玻璃(BSG)、摻雜硼的磷矽酸玻璃(BPSG)、未摻雜的矽玻璃(USG)、或類似者；氮化物， 例如氮化矽；或類似者。可使用其他絕緣材料。沉積可為任意適合的方法，例如化學氣相沉積、電漿增強化學氣相沉積(PECVD)、或可流動化學氣相沉積。可使用其他可接受的製程來形成介電材料。平坦化可為任意適合的方法，例如化學機械研磨、回蝕製程、其組合、或類似者。平坦化製程使第一層間介電質114之頂面與罩幕96(若存在)或虛設閘極94之頂面齊平。平坦化製程亦可移除罩幕96與沿著罩幕96之側壁之閘極間隙壁98的部分。在平坦化製程後，第一層間介電質114、閘極間隙壁98、以及罩幕96(若存在)或虛設閘極94之頂面共平面(在製程變化內)。因此，罩幕96(若存在)或虛設閘極94之頂面穿過第一層間介電質114而曝露出。在例示之實施方式中，保留罩幕96，且平坦化製程使第一層間介電質114之頂面與罩幕96之頂面齊平。
在一些實施方式中，接觸蝕刻終止層(CESL)112設於第一層間介電質114與介電層110、磊晶源極/汲極區106、閘極間隙壁98、介電鰭片84、以及介電牆68之間。接觸蝕刻終止層112可包含介電材料，例如氮化矽、氧化矽、氮氧化矽、或類似者，這些介電材料對第一層間介電質114與介電層110之蝕刻具有高蝕刻選擇比。
如將在下文更詳細地討論，部分之介電層110(例如，在第18C圖之剖面中之部分)將以磊晶源極/汲極區106之側壁與電軌接觸74之間的接觸置換。與形成接觸蝕刻終止層112及第一層間介電質114鄰近於磊晶源極/汲 極區106相比，形成介電層110鄰近於磊晶源極/汲極區106可能會增加製造成本。然而，含有介電層110可對用以曝露出電軌接觸74之頂面的蝕刻製程有較佳的控制。因此，可提高製造產率，而所減少之整體製造成本多於形成介電層110的成本。
在第19A圖、第19B圖、以及第19C圖中，移除罩幕96(若存在)、虛設閘極94、虛設介電質92、通道間隙壁82、以及第一奈米結構56A，並以閘極結構120置換。閘極結構120包含閘極介電質122與位於閘極介電質122上之閘極電極124。閘極結構120亦可稱為「閘極堆疊」。
由於在蝕刻製程中移除罩幕96(若存在)與虛設閘極94，因此形成凹口。亦可移除凹口中之虛設介電質92的部分。在一些實施方式中，透過非等向性乾式蝕刻製程移除虛設閘極94。舉例而言，此蝕刻製程可包含使用一或多種反應氣體之乾式蝕刻製程，反應氣體以比蝕刻第一層間介電質114或閘極間隙壁98更快的速率選擇性地蝕刻虛設閘極94。在移除期間，虛設介電質92可在蝕刻虛設閘極94時作為蝕刻終止層。在移除虛設閘極94後，可接著移除虛設介電質92。每個凹口曝露出及/或覆蓋部分之第二奈米結構56B，這些部分作為通道區88。將作為通道區88之第二奈米結構56B的部分設於磊晶源極/汲極區106的鄰近對之間。
接著移除通道間隙壁82與第一奈米結構56A之 剩餘部分，以擴大凹口。可透過可接受的蝕刻製程來移除通道間隙壁82與第一奈米結構56A之剩餘部分，此蝕刻製程以比蝕刻第二奈米結構56B、半導體鰭片54、淺溝渠隔離區78、介電鰭片84、以及介電牆68的材料更快的速率選擇性地蝕刻通道間隙壁82與第一奈米結構56A的材料。此蝕刻可為等向性的。舉例而言，當半導體鰭片54與第二奈米結構56B由矽形成，且通道間隙壁82與第一奈米結構56A由矽鍺形成時，蝕刻製程可為使用四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)、或類似者之濕式蝕刻。
可選擇地修整第二奈米結構56B與半導體鰭片54之曝露部分。此修整減小第二奈米結構56B之曝露部分的厚度。舉例而言，此修整可將第二奈米結構56B之第二厚度T2(見第3圖)的量減小約40%至約70%，且亦可減小半導體鰭片54之曝露部分的寬度。可在形成凹口的同時進行修整，或可在形成凹口後進行修整。舉例而言，第二奈米結構56B與半導體鰭片54之曝露部分可透過可接受的蝕刻製程來修整，此蝕刻製程以比蝕刻內間隙壁104、閘極間隙壁98、介電鰭片84、以及介電牆68的材料更快的速率選擇性地蝕刻第二奈米結構56B與半導體鰭片54的材料。此蝕刻可為等向性的。舉例而言，當半導體鰭片54與第二奈米結構56B由矽形成，且通道間隙壁82與第一奈米結構56A由矽鍺形成時，此修整製程可為使用稀釋的氫氧化銨-過氧化氫混合物(APM)、硫酸-過氧化氫混合 物(SPM)、或類似者之濕式蝕刻。
形成作為置換閘極之閘極介電質122與閘極電極124。閘極介電質122共形地沉積於凹口中，例如沉積於半導體鰭片54之頂面與側壁上，以及第二奈米結構56B之頂面、側壁、以及底面上。閘極介電質122亦可沉積於淺溝渠隔離區78之頂面上，以及介電鰭片84與介電牆68之側壁上。
閘極介電質122包含一或多個介電層，例如氧化物、金屬氧化物、金屬矽酸鹽、類似者、或其組合。在一些實施方式中，閘極介電質122包含氧化矽、氮化矽、或其多層。在一些實施方式中，閘極介電質122包含高k介電材料，且在這些實施方式中，閘極介電質122可具有大於約7.0的k值，並可包含鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛、以及其組合之金屬氧化物或矽酸鹽。閘極介電質122可為多層的。舉例而言，在一些實施方式中，閘極介電質122可各自包含透過熱或化學氧化形成之氧化矽的界面層122A與位於界面層上的金屬氧化物層122B。閘極介電質122之製作方法可包含分子束沉積(MBD)、原子層沉積、電漿增強化學氣相沉積、或類似者。
閘極電極124分別沉積於閘極介電質122上，且填充凹口之剩餘部分。閘極電極124可包含含有金屬的材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合、或其多層。舉例而言，雖然例示單層閘極電極124，但閘極電極124可包含任意數量之內襯層、任意 數量之功函數調整層、以及填充材料。構成閘極電極124之層的任意組合可沉積於每個第二奈米結構56B之間以及半導體鰭片54與第二奈米結構56B之間的區域中。閘極電極124之製作方法可包含原子層沉積、電漿增強化學氣相沉積、或類似者。
在填充凹口後，可進行平坦化製程，例如化學機械研磨，以移除閘極介電質122與閘極電極124之材料的過量部分，這些過量部分位於第一層間介電質114與閘極間隙壁98之頂面上。接著可進行凹入製程，例如回蝕，以從介電鰭片84之頂面凹入閘極介電質122與閘極電極124之頂面。可使用時控蝕刻製程來停止對閘極介電質122與閘極電極124之蝕刻，因此閘極電極124之頂面相對於最上方之第二奈米結構56B具有所需的高度H5。高度H5可為約6nm至約30nm。閘極介電質122與閘極電極124之材料的剩餘部分因此形成所得奈米場效電晶體之置換閘極結構120。
接著沉積蝕刻終止層126於凹入之閘極結構120上。蝕刻終止層126可包含導電材料，例如鎢、釕、鈷、銅、鉬、鎳、其組合、或類似者，這些導電材料與隨後形成之閘極罩幕具有不同蝕刻速率，且可透過原子層沉積、化學氣相沉積、物理氣相沉積、或類似者沉積。在一些實施方式中，蝕刻終止層126由鎢，例如無氟的鎢形成，且透過選擇性沉積製程，例如選擇性化學氣相沉積製程沉積。因為蝕刻終止層126由導電材料形成，因此可終止蝕刻， 且亦可用以調整對閘極結構120之接觸電阻。
區50N與區50P中之閘極介電質122的製作可同時進行，如此每個區中的閘極介電質122由相同的材料形成，且閘極電極124之製作可同時進行，藉此每個區中的閘極電極124由相同的材料形成。在一些實施方式中，每個區中的閘極介電質122可透過不同製程形成，如此這些閘極介電質122可為不同的材料，及/或每個區中的閘極電極124可透過不同製程形成，藉此這些閘極電極124可為不同的材料。當使用不同的製程時，可使用各種遮蔽步驟來遮蔽與曝露出適當的區域。舉例而言，在例示之實施方式中，不同材料之閘極電極124形成於區50N與區50P中。
如圖19B所示，同一叉片結構80之通道區88周圍的閘極電極124可實體且電性耦合。這種耦合在一些互補金屬氧化物半導體製程中可能係有利的。舉例而言，當使用奈米場效電晶體形成反相器、閘極、記憶體、或類似者時，直接連接閘極電極124可使得閘極接觸之數量減少。鄰近叉片結構80之通道區88周圍的閘極電極124為介電鰭片84所實體且電性分離。
在第20A圖、第20B圖、以及第20C圖中，形成閘極罩幕128於每個閘極結構120上，例如於每個蝕刻終止層126上。每個閘極罩幕128因此設於閘極間隙壁98之相對部分之間。在一些實施方式中，形成閘極罩幕128包含形成介電材料於凹陷之閘極結構120上，且接著 進行平坦化製程移除延伸於第一層間介電質114上之介電材料的過量部分。介電材料可為低k介電材料(例如選自內襯層64之候選介電材料的一種介電材料)，且可透過共形沉積製程(例如選自形成內襯層64之候選方法中的一種方法)沉積。
接著沉積第二層間介電質132於閘極罩幕128、第一層間介電質114、以及閘極間隙壁98上。第二層間介電質132可由選自第一層間介電質114之候選材料之相同群組的材料形成，且可使用選自沉積第一層間介電質114之候選方法之相同群組的方法沉積。第一層間介電質114與第二層間介電質132可由相同的材料形成，或可包含不同的材料。在形成之後，可例如透過化學機械研磨，來平坦化第二層間介電質132。
在一些實施方式中，蝕刻終止層130形成於第二層間介電質132與每個閘極罩幕128、第一層間介電質114、以及閘極間隙壁98之間。蝕刻終止層130可包含介電材料，例如氮化矽、氧化矽、氮氧化矽、或類似者，這些介電材料具有與第二層間介電質132之材料不同的蝕刻速率。
在第21A圖、第21B圖、以及第21C圖中，形成源極/汲極接觸開口134於第二層間介電質132、蝕刻終止層130、第一層間介電質114、接觸蝕刻終止層112、介電層110、以及淺溝渠隔離區78中。源極/汲極接觸開口134曝露出磊晶源極/汲極區106之刻面式頂面與側面。 源極/汲極接觸開口134亦曝露出電軌接觸74之頂面，且可曝露半導體鰭片54之側壁的部分。可使用可接受的微影與蝕刻技術來形成源極/汲極接觸開口134。可使用多道蝕刻步驟來形成源極/汲極接觸開口134。如上所述，接觸蝕刻終止層112由對介電層110之蝕刻具有高蝕刻選擇比的材料形成。用以形成源極/汲極接觸開口之蝕刻步驟之一係對介電層110具有選擇性之蝕刻製程(例如，以比蝕刻接觸蝕刻終止層112的材料更快的速率蝕刻介電層110的材料)。源極/汲極接觸開口134之下部分的深寬比可因此改良，而有助於確保電軌接觸74之頂面的足夠面積曝露出，藉此可減小奈米場效電晶體之接觸電阻。特定而言，源極/汲極接觸開口134之下部分可具有約4nm至約20nm的寬度W6(量測於介電鰭片84之側壁與磊晶源極/汲極區106之側表面之間)，且源極/汲極接觸開口134之下部分可具有約32nm至約80nm的高度H6(量測於電軌接觸74之頂面與磊晶源極/汲極區106之頂面之間)，高度H6與寬度W6之比值為約1.6：1至約20：1。
在例示之實施方式中，源極/汲極接觸開口134以自我對準圖案化方法形成，如此移除了第21A圖之剖面中所有的第一層間介電質114。在另一實施方式中，可使用其他圖案化方法，而使得一些第一層間介電質114保留在第21A圖之剖面中。
在第21A圖例示之實施方式中，進行磊晶源極/汲極區106之蝕刻，如此源極/汲極接觸開口134局部延 伸至磊晶源極/汲極區106中。在另一實施方式中，源極/汲極接觸開口134不延伸至磊晶源極/汲極區106中。
在第22A圖、第22B圖、以及第22C圖中，金屬-半導體合金區136選擇性地形成於源極/汲極接觸開口134中，例如形成於由源極/汲極接觸開口134所曝露出之磊晶源極/汲極區106的部分上。金屬-半導體合金區136可為由金屬矽化物(例如，矽化鈦、矽化鈷、矽化鎳等)形成之矽化物區、由金屬鍺化物(例如，鍺化鈦、鈷化鍺、鎳化鍺等)形成之鍺化物區、由金屬矽化物與金屬鍺化物形成之矽鍺化物區、或類似者。可透過於源極/汲極接觸開口134中沉積金屬，且接著進行熱退火製程來形成金屬-半導體合金區136。此金屬可為能夠與磊晶源極/汲極區106之半導體材料(例如，矽、矽鍺、鍺等)反應，以形成低電阻的金屬-半導體合金之任意金屬，例如鎳、鈷、鈦、鉭、鉑、鎢、其他貴重金屬、其他耐火金屬、稀土金屬或其合金。可透過例如原子層沉積、化學氣相沉積、物理氣相沉積、或類似者之沉積製程來沉積金屬，且可沉積金屬成厚度約1nm至約10nm。在一實施方式中，金屬-半導體合金區136係由鈦-矽形成之矽化物區。在熱退火製程後，可進行清潔製程，例如濕式清潔，以從源極/汲極接觸開口134(例如從電軌接觸74、淺溝渠隔離區78、以及半導體鰭片54之表面)移除任何殘餘金屬。
透過控制沉積來形成金屬-半導體合金區136之金屬的厚度，可形成金屬-半導體合金區136成所需的厚 度。金屬-半導體合金區136可具有約2.5nm至約7.5nm的厚度T1。在一些實施方式中，透過均勻沉積製程，例如原子層沉積，沉積形成金屬-半導體合金區136之金屬，使得金屬-半導體合金區136具有均勻的厚度。在一些實施方式中，透過非均勻沉積製程，例如物理氣相沉積，沉積形成金屬-半導體合金區136之金屬，使得金屬-半導體合金區136具有非均勻的厚度。舉例而言，於磊晶源極/汲極區106之頂面上之金屬-半導體合金區136的部分可具有比於磊晶源極/汲極區106之側面上之金屬-半導體合金區136的部分大的厚度T1。與僅在磊晶源極/汲極區106之頂面上形成金屬-半導體合金區136相比，在磊晶源極/汲極區106之頂面與側面上形成金屬-半導體合金區136可增加與磊晶源極/汲極區106之接觸面積，而有助於降低接觸電阻。
在第23A圖、第23B圖、以及第23C圖中，在源極/汲極接觸開口134中形成源極/汲極接觸138。在源極/汲極接觸開口134中形成內襯，例如擴散阻障層、黏附層、或類似者，與導電材料。內襯可包含鈦、氮化鈦、鉭、氮化鉭、或類似者。可透過共形沉積製程，例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、或類似者，來沉積內襯。在一些實施方式中，內襯可包含黏附層，且黏附層之至少一部分可經處理以形成擴散阻障層。導電材料可為鎢、釕、鈷、銅、鉬、鎳、其組合、或類似者。可透過原子層沉積、化學氣相沉積、物理氣相沉 積、或類似者沉積導電材料。可進行平坦化製程，例如化學機械研磨，以從第二層間介電質132之頂面移除過量材料。源極/汲極接觸開口134中之剩餘內襯與導電材料形成源極/汲極接觸138。源極/汲極接觸138實體且電性耦合至電軌接觸74與金屬-半導體合金區136(若存在)或磊晶源極/汲極區106。
源極/汲極接觸138具有下部分(位於介電鰭片84與磊晶源極/汲極區106之間)與上部分(位於磊晶源極/汲極區106上)。源極/汲極接觸138之下部分可具有約4nm至約20nm的寬度W7(量測於介電鰭片84之側壁與金屬-半導體合金區136之側面之間)，且源極/汲極接觸138之下部分可具有約32nm至約80nm的高度H7(量測於電軌接觸74之頂面與金屬-半導體合金區136之頂面之間)。源極/汲極接觸138之上部分可具有約1nm至約50nm的高度H8(量測於源極/汲極接觸138之頂面與金屬-半導體合金區136之頂面之間)。
源極/汲極接觸138將磊晶源極/汲極區106連接至電軌接觸74。因此，不需於電軌接觸74上形成金屬-半導體合金區。換句話說，電軌接觸74之所有表面不含金屬-半導體合金區。可因此減少製造成本。
閘極接觸140亦形成而延伸穿過第二層間介電質132、蝕刻終止層130、閘極罩幕128、以及蝕刻終止層126。舉個形成閘極接觸140的例子，形成接觸開口穿過第二層間介電質132、蝕刻終止層130、閘極罩幕128、 以及蝕刻終止層126。可使用可接受的微影與蝕刻技術來形成接觸開口。在接觸開口中形成內襯，例如擴散阻障層、黏附層、或類似者，與導電材料。內襯可包含鈦、氮化鈦、鉭、氮化鉭、或類似者。可透過共形沉積製程，例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、或類似者來沉積內襯。在一些實施方式中，內襯可包含黏附層，且黏附層之至少一部分可經處理以形成擴散阻障層。導電材料可為鎢、鈷、釕、鋁、鎳、銅、銅合金、銀、金、或類似者。可透過原子層沉積、化學氣相沉積、物理氣相沉積、或類似者來沉積導電材料。可進行平坦化製程，例如化學機械研磨，從第二層間介電質132之頂面移除過量材料。接觸開口中剩餘之內襯與導電材料形成閘極接觸140。閘極接觸140實體且電性耦合至閘極電極124。閘極接觸140可具有約1nm至約50nm的整體高度。
可於形成源極/汲極接觸138之前、同時、或之後形成閘極接觸140。在製作完成後，第二層間介電質132、源極/汲極接觸138、以及閘極接觸140之頂面共平面(在製程變化內)。在例示之實施方式中，源極/汲極接觸138與閘極接觸140形成為不同的剖面，藉以降低接觸短路的風險。在另一實施方式中，一些或全部的源極/汲極接觸138與閘極接觸140可形成為相同的剖面。
如下文將更詳細討論，將形成第一互連結構(例如，前側互連結構)於基材50上。接著將移除一些或全部 的基材50，且以第二互連結構(例如，後側互連結構)置換。因此，在前側互連結構與後側互連結構之間形成主動元件之元件層150。前側與後側互連結構各自包含導電特徵，這些導電特徵電性連接至元件層150之奈米場效電晶體。前側互連結構之導電特徵(例如，金屬化圖案，亦稱為互連)將電性連接至磊晶源極/汲極區106與閘極電極124之前側，以形成功能電路，例如邏輯電路、記憶電路、影像感測器電路、或類似者。後側互連結構之導電特徵(例如，電軌)將電性連接至磊晶源極/汲極區106之後側，以向功能電路提供參考電壓、供電電壓、或類似者。雖然元件層150描述為具有奈米場效電晶體，但其他實施方式可包含具有不同類型的電晶體(例如，平面場效電晶體、鰭式場效電晶體、薄膜電晶體、或類似者)之元件層150。
第24A圖至第29C圖係根據一些實施方式之半導體元件製造中的中間階段的剖面視圖。特定而言，例示奈米場效電晶體之元件層的製造。第23A圖、第24A圖、第25A圖、第26A圖、第27A圖、第28A圖、以及第29A圖係例示沿著第1圖中之參考剖面A-A的剖面視圖，除了例示兩個閘極結構外。第23B圖、第24B圖、第25B圖、第26B圖、第27B圖、第28B圖、以及第29B圖係例示沿著第1圖中之參考剖面B-B的剖面視圖，除了顯示了四個鰭片。第23C圖、第24C圖、第25C圖、第26C圖、第27C圖、第28C圖、以及第29C圖係例示沿著第1圖中之參考剖面C-C的剖面視圖，除了顯示了四個鰭片。 第23A圖、第24A圖、第25A圖、第26A圖、第27A圖、第28A圖、以及第29A圖可適用於n型區50N與p型區50P。n型區50N與p型區50P之結構上的差異(若存在)描述於每個附圖所附之內容中。
在第24A圖、第24B圖、以及第24C圖中，互連結構160形成於元件層150上，例如形成於第二層間介電質132上。互連結構160亦可稱為前側互連結構，因其形成於基材50/元件層150之前側(例如，元件層150所形成之基材50的一側，例如具有半導體層50A之一側)。
互連結構160可包含形成於一或多個堆疊的介電層164中之一或多層導電特徵162。每個介電層164可包含介電材料，例如低k介電材料、超低k(ELK)介電材料、或類似者。可使用適當製程，例如化學氣相沉積、原子層沉積、物理氣相沉積、電漿增強化學氣相沉積、或類似者，來沉積介電層164。
導電特徵162可包含導電線與互連各層導電線之導電介層窗。導電介層窗可延伸穿過各別介電層164，以提供導電線層之間的垂直連接。可透過任意可接受的製程形成導電特徵162。舉例而言，導電特徵162可透過鑲嵌製程，例如單鑲嵌製程、雙鑲嵌製程、或類似者形成。在鑲嵌製程中，利用微影與蝕刻技術的組合來圖案化各別介電層164，以形成對應導電特徵162之所需圖案的溝渠。可沉積任選的擴散阻障層及/或任選的黏附層，且可接著以 導電材料填充溝渠。阻障層的適合材料包含鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦、或其他替代物，而導電材料的適合材料包含鎢、釕、鈷、銅、鉬、鎳、其組合、或類似者。在一實施方式中，可透過沉積銅或銅合金的晶種層，且透過電鍍填充溝渠來形成導電特徵162。可使用化學機械平坦化(CMP)製程或類似者，從各別介電層164之表面移除過量的導電材料，且平坦化表面，以利後續處理。
在例示之例子中，例示五層導電特徵162與介電層164。然而，應理解的是，互連結構160可包含設於任意數量的介電層中之任意數量的導電特徵。互連結構160之導電特徵162電性連接至閘極接觸140與源極/汲極接觸138，以形成功能電路。換句話說，導電特徵162將磊晶源極/汲極區106與閘極電極124互連。在一些實施方式中，由互連結構160形成的功能電路可包含邏輯電路、記憶電路、影像感測器電路、或類似者。第二層間介電質132、源極/汲極接觸138、以及閘極接觸140亦可看做是互連結構160的一部分，例如互連結構160之第一級導電特徵的一部分。
接著透過接合層168(例如，包含接合層168A與168B)將承載基材166接合至互連結構160之頂面。承載基材166可為玻璃承載基材、陶瓷承載基材、半導體基材(例如，矽基材)、晶圓(例如，矽晶圓)、或類似者。承載基材166可在隨後的處理步驟期間與在完成的元件中提供結構支撐。承載基材166實質上不含任意主動或被動元 件。
在各種實施方式中，可使用例如介電質對介電質接合、或類似者之適合技術將承載基材166接合至互連結構160。介電質對介電質接合可包含分別於互連結構160與承載基材166上沉積接合層168A與168B。在一些實施方式中，接合層168A包含透過化學氣相沉積、原子層沉積、物理氣相沉積、或類似者所沉積之氧化矽(例如，高密度電漿(HDP)氧化物、或類似者)。接合層168B可同樣為在使用例如化學氣相沉積、原子層沉積、物理氣相沉積、熱氧化、或類似者於進行接合前所形成之氧化物層。亦可使用其他適合的材料來形成接合層168A與168B。
介電質對介電質接合製程可更包含對一或多個接合層168進行表面處理。表面處理可包含電漿處理。電漿處理可於真空環境中進行。在電漿處理後，表面處理可更包含可應用於一或多個接合層168之清潔製程(例如，以去離子水沖洗、或類似者)。接著，將承載基材166與互連結構160對準，且將兩者相互壓緊以開始承載基材166至互連結構160之預接合。此預接合可於室溫(例如，約20℃至約25℃)下進行。在預接合後，可透過例如將互連結構160與承載基材166加熱至約170℃的溫度來進行退火製程。
在第25A圖、第25B圖、以及第25C圖中，翻轉中間結構，使得基材50之後側朝上。基材50之後側係指與基材50形成有元件層150之前側相對之一側。接著， 薄化基材50，以移除(或至少減小厚度)基材50之後側部分，例如絕緣層50B與基材核心50C。薄化製程可包含平坦化製程(例如，機械研磨、化學機械研磨(CMP)、或類似者)、回蝕製程、其組合、或類似者。薄化製程於元件層150之後側曝露出內襯層64與半導體鰭片54之表面。
在第26A圖、第26B圖、以及第26C圖中，移除半導體鰭片54，以形成凹口142。每個凹口142設於介電牆68與電軌接觸74之間。可使用可接受的微影與蝕刻技術，例如利用對半導體鰭片54具有選擇性之蝕刻製程(例如，以比蝕刻內襯層64與磊晶源極/汲極區106的材料更快的速率蝕刻半導體鰭片54的材料)，來移除半導體鰭片54。在移除期間，當蝕刻半導體鰭片54時，磊晶源極/汲極區106之下層(例如，第一半導體材料層106A)可作為蝕刻終止層。在半導體鰭片54之移除期間，可(或可不)移除磊晶源極/汲極區106之下層(例如，第一半導體材料層106A)。
在第27A圖、第27B圖、以及第27C圖中，於凹口142中，例如於磊晶源極/汲極區106上，形成介電鰭片144。以介電鰭片144置換半導體鰭片54，這樣可幫助減小寄生電容及/或所得奈米場效電晶體之漏電流，藉以改良其效能。介電鰭片144可由低k介電材料(例如選自內襯層64之候選介電材料中的一種介電材料)、高k介電材料(例如選自內襯層64之候選介電材料中的一種介電材料)、其組合、或類似者形成，可透過熱氧化或共形沉積 製程(例如選自形成內襯層64之候選方法中的一種方法)形成。在例示之實施方式中，介電鰭片144包含第一介電層144A與位於第一介電層144A上之第二介電層144B，其中第一介電層144A由氮化矽形成，而第二介電層144B由氧化矽形成。形成第一介電層144A(例如，氮化物)可有助於在第二介電層144B(例如，氧化物)之形成期間避免磊晶源極/汲極區106與閘極結構120之氧化。
在沉積介電鰭片144之一或多種材料後，進行移除製程，以移除於電軌接觸74與介電牆68上的介電鰭片144與內襯層64之過量材料。在一些實施方式中，可利用例如化學機械研磨(CMP)、回蝕製程、其組合、或類似者之平坦化製程。此平坦化製程曝露出電軌接觸74與介電牆68，藉此在平坦化製程完成後，電軌接觸74、介電牆68、內襯層64、以及介電鰭片144之頂面共平面(在製程變化內)。在平坦化製程後，第一介電層144A可具有約2nm至約10nm的厚度，第二介電層144B可具有約8nm至約70nm的高度，介電鰭片144可具有約24nm至約80nm的整體高度，且電軌接觸74之高度H1可為約20nm至約60nm。
將電軌接觸74埋設於淺溝渠隔離區78下方，使其可透過平坦化製程而曝露出，以避免需要對電軌接觸74之後側蝕刻出接觸開口。可因此擴大後側處理之疊加處理窗。此外，因為在此處理之步驟中，電軌接觸74已連接至磊晶源極/汲極區106，所以不需在電軌接觸74之後側上 形成金屬-半導體合金區。奈米場效電晶體之接觸電阻可因此改善。
在第28A圖、第28B圖、以及第28C圖中，互連結構170形成於元件層150之後側處，例如形成於電軌接觸74、介電牆68、以及介電鰭片144上。因為互連結構170形成於元件層150之後側上，其亦可稱為後側互連結構。互連結構170之組件可類似於互連結構160。舉例而言，互連結構170可包含與互連結構160類似的材料，且使用與互連結構160類似的製程形成。特別來說，互連結構170可包含形成於堆疊的介電層174中之導電特徵172的堆疊層。導電特徵172可包含佈線(例如，用於佈線至和從隨後形成之接觸墊與外部連接器)。導電特徵172可更包含導電介層窗，導電介層窗延伸於介電層174中，以提供於導電線之堆疊層之間的垂直互連。在形成後，導電特徵172可具有約1nm至約50nm的厚度。電軌接觸74將互連結構170之導電特徵172連接至元件層150之電晶體與互連結構160之導電特徵162。
一些或全部的導電特徵172為電軌線172P，電軌線為導電線，且將磊晶源極/汲極區106電性連接至參考電壓、供電電壓、或類似者。舉例而言，電軌線172P可為互連結構160之第一級導電線。透過將電軌線172P設於元件層150之後側而非元件層150之前側，可達成一些優勢。舉例而言，可增加奈米場效電晶體之閘極密度及/或互連結構160之互連密度。此外，元件層150之後側可容 納更寬的電軌線，藉以減小電阻，而增加至奈米場效電晶體之電力遞送的效率。舉例而言，導電特徵172的寬度可為互連結構160之第一級導電線(例如，導電特徵162)的寬度之至少兩倍。
在一些實施方式中，可將互連結構170之導電特徵圖案化成包含一或多個嵌入式被動元件，例如電阻器、電容器、電感器、或類似者。嵌入式被動元件可與導電特徵172(例如，電軌線172P)整合，以在元件層150之後側提供電路(例如，電源電路)。
在第29A圖、第29B圖、以及第29C圖中，形成鈍化層182、凸塊下金屬(UBM)184、以及外部連接件186於互連結構170上。鈍化層182可包含例如聚醯亞胺、聚苯并
Figure 110112386-A0305-02-0051-1
唑(PBO)、苯并環丁烯(BCB)基聚合物、或類似者之聚合物。替代地，鈍化層182可包含例如氧化矽、氮化矽、碳化矽、氮氧化矽、或類似者之無機介電材料。可透過例如化學氣相沉積、物理氣相沉積、原子層沉積、或類似者來沉積鈍化層182之材料。
形成凸塊下金屬184，凸塊下金屬184穿過鈍化層182而至互連結構170之導電特徵172，且形成外部連接件186於凸塊下金屬184上。凸塊下金屬184可包含透過鍍覆製程、或類似者形成之一或多層銅、鎳、金、或類似者。外部連接件186(例如，焊球)形成於凸塊下金屬184上。外部連接件186之製作可包含將焊球設於凸塊下金屬184之曝露部分上，且接著使焊球回焊。在替代實施 方式中，外部連接件186之製作包含進行鍍覆步驟，以在最上方之導電特徵172上形成焊料區，且接著使焊料區回焊。在另一實施方式中，外部連接件186為具有實質垂直側壁之金屬連接器，例如微凸塊。可使用凸塊下金屬184與外部連接件186提供輸入/輸出連接至其他電性組件，例如其他元件晶粒、重佈結構、印刷電路板(PCB)、主機板、或類似者。凸塊下金屬184與外部連接件186亦可稱為後側輸入/輸出墊，他們可提供訊號、參考電壓、供電電壓、及/或接地連接至元件層150之奈米場效電晶體。
實施方式可達成優勢。將電軌接觸74埋設於淺溝渠隔離區78下方，可使其後側透過平坦化製程而曝露出，以避免需蝕刻接觸開口至電軌接觸74之後側。此外，因為電軌接觸74透過源極/汲極接觸138連接至磊晶源極/汲極區106，故不需於電軌接觸74之後側上形成金屬-半導體合金區。奈米場效電晶體之接觸電阻可因此改善。
在一實施方式中，一種方法包含：形成叉片結構於基材上；形成電軌接觸鄰近於叉片結構；形成隔離區於電軌接觸上，叉片結構從隔離區凸出；成長第一源極/汲極區於叉片結構中；沉積層間介電質(ILD)於第一源極/汲極區上；以及形成源極/汲極接觸穿過層間介電質與隔離區，源極/汲極接觸連接至第一源極/汲極區與電軌接觸。
在此方法之一些實施方式中，叉片結構包含第一奈米結構、第二奈米結構、以及位於第一奈米結構與第二奈米結構之間之介電牆，第一源極/汲極區鄰接第一奈米結構， 此方法更包含：成長第二源極/汲極區於叉片結構中，第二源極/汲極區鄰接第二奈米結構，介電牆設於第一源極/汲極區與第二源極/汲極區之間。在一些實施方式中，此方法更包含：形成第一閘極結構環繞第一奈米結構；以及形成第二閘極結構環繞第二奈米結構，第二閘極結構連接至第一閘極結構。在此方法之一些實施方式中，第一奈米結構、第二奈米結構、以及介電牆具有沿第一方向平行之縱軸，介電牆在第二方向上設於第一源極/汲極區與第二源極/汲極區之間，第一方向垂直於第二方向。在此方法之一些實施方式中，形成電軌接觸包含：沉積導電層於叉片結構上且鄰近於叉片結構；以及移除位於叉片結構之上導電層的部分，電軌接觸包含保持鄰近叉片結構之導電層的部分。在此方法之一些實施方式中，形成隔離區包含：沉積介電層於叉片結構與電軌接觸上；以及移除位於叉片結構上之介電層的部分，隔離區包含留在電軌接觸上之介電層的部分。在此方法之一些實施方式中，形成叉片結構包含：形成從基材延伸之第一鰭狀結構與第二鰭狀結構；沉積介電層於第一鰭狀結構與第二鰭狀結構上，且於第一鰭狀結構與第二鰭狀結構之間；以及移除位於第一鰭狀結構與第二鰭狀結構上之介電層的部分，以形成介電牆，介電牆包含留在第一鰭狀結構與第二鰭狀結構之間之介電層的部分。在一些實施方式中，此方法更包含：形成介電鰭片於隔離區上，在成長第一源極/汲極區後，第一源極/汲極區與介電鰭片分開；以及在成長第一源極/汲極區後，在介電鰭片 與第一源極/汲極區之間沉積介電層，層間介電質沉積於介電層上。在此方法之一些實施方式中，形成源極/汲極結觸包含：蝕刻開口穿過層間介電質、介電層、以及隔離區，層間介電質中之開口的部分曝露出第一源極/汲極區之頂面，介電層中之開口的部分曝露出第一源極/汲極區之側面，隔離區中之開口的部分曝露出電軌接觸；在第一源極/汲極區上且在開口中形成金屬-半導體合金區，位於第一源極/汲極區之頂面上之金屬-半導體合金區的部分具有第一厚度，位於第一源極/汲極區之側面上之金屬-半導體合金區的部分具有第二厚度，第一厚度大於或等於第二厚度；以及形成源極/汲極接觸於金屬-半導體合金區與電軌觸點之由開口所曝露出的部分上。
在一實施方式中，一種元件包含：電軌接觸；位於電軌接觸上之隔離區；位於隔離區上之第一介電鰭片；鄰近隔離區與電軌接觸之第二介電鰭片；位於第二介電鰭片上之第一源極/汲極區；以及位於第一源極/汲極區與第一介電鰭片之間之源極/汲極接觸，源極/汲極接觸與第一源極/汲極區之頂面、第一源極/汲極區之側面、以及電軌接觸之頂面接觸。
在一些實施方式中，此元件更包含：設於第一介電鰭片與每個隔離區及電軌接觸之間之內襯層。在一些實施方式中，此元件更包含：位於源極/汲極接觸與第一源極/汲極區之間之金屬-半導體合金區，位於第一源極/汲極區之頂面上之金屬-半導體合金區的部分具有第一厚度，位於 第一源極/汲極區之側面上之金屬-半導體合金區的部分具有第二厚度，第一厚度大於或等於第二厚度。在此元件之一些實施方式中，第一厚度與第二厚度為2.5nm至7.5nm。在此元件之一些實施方式中，電軌接觸與第二介電鰭片之後側表面共平面。在一些實施方式中，此元件更包含：位於電軌接觸與第一介電鰭片之後側表面上之第二介電層；以及位於第二介電層中之電軌線，電軌線連接至電軌接觸。在此元件之一些實施方式中，電軌接觸之表面不含金屬-半導體合金區。在一些實施方式中，此元件更包含：橫向設於第一介電鰭片與第一源極/汲極區之間之介電層，源極/汲極接觸延伸穿過介電層；以及位於介電層、第一介電鰭片、以及第二介電鰭片上之層間介電質(ILD)，源極/汲極接觸延伸穿過層間介電質。
在一實施方式中，一種元件包含：包含金屬化圖案之第一互連結構；包含電軌線之第二互連結構；位於第一互連結構與第二互連結構之間之元件層，元件層包含：包含源極/汲極區之電晶體；連接至電軌線之電軌接觸；以及連接至電軌接觸、源極/汲極區、以及金屬化圖案之源極/汲極接觸。
在此元件之一些實施方式中，元件層更包含：將電晶體與元件層之其他電晶體隔離之隔離區，電軌接觸埋設於隔離區中。在此元件之一些實施方式中，源極/汲極區具有刻面式頂面與刻面式側面，源極/汲極接觸沿著刻面式頂面與刻面式側面延伸。
上述揭露概述數個實施方式的特徵，使熟習此技藝者可更好地理解本揭露的態樣。熟習此技藝者應理解，他們可輕易地利用本揭露作為基礎來設計或修飾其他製程及結構，以實現與在此所介紹之實施方式相同的目的及/或達成相同優勢。熟習此技藝者也應了解這種均等的架構並未脫離本揭露之精神與範疇，且他們可在不偏離本揭露之精神與範疇下在此做出各種改變、替換、以及變動。
50:基材
50N:n型區/區
50P:p型區/區
54:鰭片/半導體鰭片
56:奈米結構
68:介電牆
78:隔離區/淺溝渠隔離區
84:介電鰭片
106:磊晶源極/汲極區
120:閘極結構
122:閘極介電質
124:閘極電極
A-A:剖面
B-B:剖面
C-C:剖面

Claims (10)

  1. 一種半導體元件的製造方法，包含：形成一叉片結構於一基材上；形成一電軌接觸鄰近於該叉片結構；形成一隔離區於該電軌接觸上，該叉片結構從該隔離區凸出；成長一第一源極/汲極區於該叉片結構中；沉積一層間介電質(ILD)於該第一源極/汲極區上；以及形成一源極/汲極接觸穿過該層間介電質與該隔離區，該源極/汲極接觸連接至該第一源極/汲極區與該電軌接觸。
  2. 如請求項1所述之方法，其中該叉片結構包含複數個第一奈米結構、複數個第二奈米結構、以及一介電牆介位於該些第一奈米結構與該些第二奈米結構之間，該第一源極/汲極區鄰接該些第一奈米結構，且該方法更包含：成長一第二源極/汲極區於該叉片結構中，該第二源極/汲極區鄰接該些第二奈米結構，該介電牆設於該第一源極/汲極區與該第二源極/汲極區之間。
  3. 如請求項1所述之方法，更包含：形成一介電鰭片於該隔離區上，在成長該第一源極/汲極區後，該第一源極/汲極區與該介電鰭片分開；以及在成長該第一源極/汲極區後，沉積一介電層於該介電鰭 片與該第一源極/汲極區之間，該層間介電質沉積於該介電層上。
  4. 一種半導體元件，包含：一電軌接觸；一隔離區，位於該電軌接觸上；一第一介電鰭片，位於該隔離區上；一第二介電鰭片，鄰近於該隔離區與該電軌接觸；一第一源極/汲極區，位於該第二介電鰭片上；以及一源極/汲極接觸，位於該第一源極/汲極區與該第一介電鰭片之間，該源極/汲極接觸與該第一源極/汲極區之一頂面、該第一源極/汲極區之一側面、以及該電軌接觸之一頂面接觸。
  5. 如請求項4所述之半導體元件，更包含：一金屬-半導體合金區，位於該源極/汲極接觸與該第一源極/汲極區之間，位於該第一源極/汲極區之該頂面上之該金屬-半導體合金區之複數個部分具有一第一厚度，位於該第一源極/汲極區之該側面上之該金屬-半導體合金區之複數個部分具有一第二厚度，該第一厚度大於或等於該第二厚度。
  6. 如請求項4所述之半導體元件，其中該電軌接觸與該第二介電鰭片之複數個後側表面共平面。
  7. 如請求項6所述之半導體元件，其中該電軌接觸之複數個表面不含金屬-半導體合金區。
  8. 如請求項4所述之半導體元件，更包含：一介電層，橫向設於該第一介電鰭片與該第一源極/汲極區之間，該源極/汲極接觸延伸穿過該介電層；以及一層間介電質(ILD)，位於該介電層、該第一介電鰭片、以及該第二介電鰭片上，該源極/汲極接觸延伸穿過該層間介電質。
  9. 一種半導體元件，包含：一第一互連結構，包含複數個金屬化圖案；一第二互連結構，包含一電軌線；一元件層，介於該第一互連結構與該第二互連結構之間，該元件層包含：一電晶體，包含一源極/汲極區；一電軌接觸，連接至該電軌線；以及一源極/汲極接觸，連接至該電軌接觸、該源極/汲極區、以及該些金屬化圖案。
  10. 如請求項9所述之半導體元件，其中該元件層更包含：一隔離區，將該電晶體與該元件層之其他複數個電晶體 隔離，該電軌接觸埋設於該隔離區中。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230268403A1 (en) * 2022-02-22 2023-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having front side and back side source/drain contacts

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170317027A1 (en) * 2016-05-02 2017-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Power strap structure for high performance and low current density
US20190172828A1 (en) * 2017-12-04 2019-06-06 Tokyo Electron Limited Semiconductor apparatus having stacked gates and method of manufacture thereof
US20200006155A1 (en) * 2018-07-02 2020-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
CN110797306A (zh) * 2018-08-02 2020-02-14 三星电子株式会社 半导体器件及其制造方法
US20200135578A1 (en) * 2018-10-31 2020-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated Circuits with Buried Interconnect Conductors

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10170554B2 (en) * 2014-12-26 2019-01-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9755030B2 (en) * 2015-12-17 2017-09-05 International Business Machines Corporation Method for reduced source and drain contact to gate stack capacitance
KR102603279B1 (ko) * 2016-07-01 2023-11-17 인텔 코포레이션 양쪽 사이드들 상의 금속화가 있는 반도체 디바이스들에 대한 후면 콘택트 저항 감소
US10290548B2 (en) * 2017-08-31 2019-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with semiconductor wire
US10748899B2 (en) * 2017-09-26 2020-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial source and drain structures for high voltage devices
US10418449B2 (en) * 2018-01-10 2019-09-17 Globalfoundries Inc. Circuits based on complementary field-effect transistors
KR102620595B1 (ko) * 2018-01-22 2024-01-03 삼성전자주식회사 소자분리막을 갖는 반도체 소자 및 그 제조 방법
US10461186B1 (en) * 2018-05-31 2019-10-29 Globalfoundries Inc. Methods of forming vertical field effect transistors with self-aligned contacts and the resulting structures
KR102534246B1 (ko) * 2018-08-30 2023-05-18 삼성전자주식회사 반도체 장치
US10672665B2 (en) * 2018-09-28 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor device structure and method for forming the same
US11063041B2 (en) * 2018-10-31 2021-07-13 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device including a power supply line and method of forming the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170317027A1 (en) * 2016-05-02 2017-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Power strap structure for high performance and low current density
US20190172828A1 (en) * 2017-12-04 2019-06-06 Tokyo Electron Limited Semiconductor apparatus having stacked gates and method of manufacture thereof
US20200006155A1 (en) * 2018-07-02 2020-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
CN110797306A (zh) * 2018-08-02 2020-02-14 三星电子株式会社 半导体器件及其制造方法
US20200135578A1 (en) * 2018-10-31 2020-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated Circuits with Buried Interconnect Conductors

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