KR102603279B1 - 양쪽 사이드들 상의 금속화가 있는 반도체 디바이스들에 대한 후면 콘택트 저항 감소 - Google Patents

양쪽 사이드들 상의 금속화가 있는 반도체 디바이스들에 대한 후면 콘택트 저항 감소 Download PDF

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아난드 에스. 머시
카르티크 잠부나탄
찬드라 에스. 모하파트라
마우로 제이. 코브린스키
패트릭 모로우
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    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate

Abstract

MOBS(metallization on both sides)가 있는 반도체 디바이스들에 대한 후면 콘택트 저항 감소를 위한 기술들이 개시된다. 일부 실시예들에서, 본 명세서에서 설명되는 기술들은 후면 콘택트들을 이루는 것에 있어서 그렇지 않으면 존재하지 않을 낮은 콘택트 저항을 복구하는 방법들을 제공하고, 그렇게 함으로써 트랜지스터 성능을 저하시키는 기생 외부 저항을 감소시키거나 또는 제거한다. 일부 실시예들에서, 이러한 기술들은 후면 콘택트 트렌치들에서의 고도로 도핑된 결정질 반도체 재료의 에피택셜 퇴적을 추가하여 강화된 오믹 콘택트 특성들을 제공하는 것을 포함한다. 일부 경우들에서, 후면 S/D(source/drain) 에칭 정지 층은 (전면 처리 동안) 전사 웨이퍼 상에 형성되는 하나 이상의 트랜지스터의 대체 S/D 영역들 아래에 형성될 수 있어, 후면 콘택트 트렌치들이 형성될 때, 후면 S/D 에칭 정지 층은 S/D 재료의 일부 또는 전부를 소비하기 이전에 후면 콘택트 에칭 프로세스를 정지하는데 도움이 될 수 있다. 다른 실시예들이 설명 및/또는 개시될 수 있다.

Description

양쪽 사이드들 상의 금속화가 있는 반도체 디바이스들에 대한 후면 콘택트 저항 감소
반도체 디바이스들은, 실리콘, 게르마늄, 및 갈륨 비화물과 같은, 반도체 재료들의 전자 특성들을 활용하는 전자 컴포넌트들이다. FET(field-effect transistor)는 3개의 단자들: 게이트, 소스, 및 드레인을 포함하는 반도체 디바이스이다. FET는 게이트에 의해 인가되는 전기장을 사용하여 전하 캐리어들(예를 들어, 전자들 또는 정공들)이 소스로부터 드레인으로 흐르면서 통과하는 채널의 전기 전도도를 제어한다. 전하 캐리어들이 전자들인 경우들에서는, FET가 n-채널 디바이스라고 지칭되고, 전하 캐리어들이 정공인 경우들에서는, FET가 p-채널 디바이스라고 지칭된다. 일부 FET들은 트랜지스터를 바이어싱하는데 사용할 수 있는, 본체 또는 기판이라고 불리는, 제4 단자를 갖는다. 또한, MOSFET들(metal-oxide-semiconductor FETs)은 게이트와 채널 사이의 게이트 유전체 층을 포함한다. FinFET는, (일반적으로 핀(fin)이라고 지칭되는) 얇은 스트립의 반도체 재료 주변에 구축되는 MOSET 트랜지스터이다. FinFET 디바이스의 전도성 채널은 게이트 유전체에 인접하는 핀의 외측 부분들 상에 존재한다. 구체적으로, 전류는 핀의 상단(기판 표면에 평행한 사이드)을 따라서 뿐만 아니라 핀의 양쪽 측벽들(기판 표면에 수직인 사이드들)을 따라서/그 내에서 흐른다. 이러한 구성들의 전도성 채널은 본질적으로 핀의 3개의 상이한 외부의, 평면 영역들을 따라 존재하기 때문에, 이러한 FinFET 설계는 때로는 트라이-게이트(tri-gate) 트랜지스터라고 지칭된다. 전도성 채널이 (핀의 상단을 따라서는 아니고) 핀의 2개의 측벽들을 따라서만 주로 존재하는, 소위 더블 게이트 FinFET들과 같은, 다른 타입들의 FinFET 구성들이 또한 이용 가능하다. 나노와이어 트랜지스터(때로는 게이트-올-어라운드 또는 나노리본 트랜지스터라고 지칭됨)는 핀 기반 트랜지스터와 유사하게 구성되지만, 게이트가 3개의 부분들 상에 있는(따라서, 3개의 유효 게이트가 존재하는) 핀형 채널 영역 대신에, 하나 이상의 나노와이어가 사용되고 게이트 재료는 일반적으로 각각의 나노와이어를 둘러싼다.
IC(integrated circuit) 제조는 2개의 부분들: 프론트 엔드 또는 FEOL(front-end-of-line) 및 백 엔드 또는 BEOL(back-end-of-line)을 주로 포함한다. 프론트 엔드 또는 FEOL은, 금속 인터커넥트 층들의 퇴적까지 모든 프로세스들을 포함하는, 개별 반도체 디바이스들이 형성되는 IC 제조의 제1 부분이다. 백 엔드 칩 제조와 혼동되지 않는, 백 엔드 또는 BEOL은 개별 반도체 디바이스들이 금속 배선과 인터커넥트되는 IC 제조의 제2 부분이다. BEOL은 타겟 애플리케이션 또는 최종 사용에 의존하여, 임의의 수의 금속화 층들을 포함할 수 있다.
도 1은, 본 개시 내용의 일부 실시예들에 따른, MOBS(metallization on both sides) 스킴을 포함하고 후면 콘택트 저항 감소를 포함하는 IC(integrated circuit)를 형성하는 방법을 도시한다.
도 2a 내지 도 2d는, 본 개시 내용의 일부 실시예들에 따른, 벌크 웨이퍼, 희생 층, 및 디바이스 품질 층을 포함하는 다층 기판 상에 적어도 하나의 트랜지스터를 형성하는 것을 도시한다. 도 2aa는, 본 개시 내용의 실시예에 따른, 다른 예시적인 다층 기판을 도시한다는 점에 주목한다.
도 3은, 본 개시 내용의 실시예에 따른, 도 2d의 전사 웨이퍼 구조체가 반전되어 호스트 웨이퍼에 접합되는 것을 도시한다.
도 4 및 도 4a는, 본 개시 내용의 일부 실시예들에 따른, 반전되어 호스트 웨이퍼에 접합된 전사 웨이퍼를 포함하는 IC 구조체- 전사 웨이퍼는 다층 기판을 포함함 -를 도시한다. 도 4a에서의 예시적인 IC 구조체는 도 2aa에서의 다층 기판을 포함한다는 점에 주목한다.
도 5a 내지 도 5b는, 본 개시 내용의 일부 실시예들에 따른, 다층 기판의 벌크 웨이퍼 층의 제거 동안의 결과적 IC 구조체들을 도시한다.
도 6은, 본 개시 내용의 실시예에 따른, 후면 백 엔드 처리가 도 5b의 구조체에 수행된 이후의 예시적인 구조체를 도시한다.
도 7a 내지 도 7m은, 본 개시 내용의 일부 실시예들에 따른, 도 1의 방법을 수행할 때 형성되는 예시적인 IC 구조체들의 사시도들을 도시한다.
도 8은, 본 개시 내용의 실시예에 따른, 본 명세서에 개시되는 기술들을 사용하여 형성되는 집적 회로 구조체들 또는 디바이스들로 구현되는 컴퓨팅 시스템을 도시한다.
본 실시예들의 이들 및 다른 특징들은 본 명세서에서 설명되는 도면들과 함께 취해지는 다음의 상세한 설명을 읽음으로써 더 잘 이해될 것이다. 도면들에서, 다양한 도면들에 도시되는 각각의 동일한 또는 거의 동일한 컴포넌트는 동일한 번호에 의해 표현될 수 있다. 명료성을 위해, 모든 도면에서 모든 컴포넌트가 라벨링되지는 않을 수 있다. 더욱이, 인식되듯이, 도면들은 반드시 축척대로 그려진 것은 아니거나, 설명되는 실시예들을 도시되는 구체적인 구성들로 제한하려고 의도되는 것은 아니다. 예를 들어, 일부 도면들은 일반적으로 직선들, 직각들, 및 매끄러운 표면들을 표시하지만, 제조 프로세스들의 현실적인 제한들을 고려하면, 개시되는 기술들의 실제 구현은 완전하지 못한 직선들 및 직각들을 가질 수 있고, 일부 특징들은 표면 토포그래피를 갖거나 또는 그렇지 않으면 매끄럽지 않을 수 있다. 더욱 추가로, 도면들에서의 특징들 중 일부는 패터닝된 및/또는 음영된 채움을 포함할 수 있고, 이는 상이한 특징들을 시각적으로 구별하는 것을 돕기 위해 주로 제공된다. 요컨대, 도면들은 단지 예시적인 구조체들을 보여주기 위해 제공된다.
MOBS(metallization on both sides)는 (비록 콘택트들 중 일부가 잠재적으로 아주 깊게 처리되더라도) 프론트 엔드 또는 FEOL IC 처리가 최신 기술로(per state of the art) 행해지고, 백 엔드 또는 BEOL IC 프로세스 흐름이 뒤따르는, IC(integrated circuit) 제조에서의 개념이다. 다음으로 전사 웨이퍼라고 지칭되는 웨이퍼가 뒤집혀, 호스트 웨이퍼라고 지칭되는 새로운 지지 웨이퍼에 접합된다. 다음으로 전사 웨이퍼의 후면은, 에칭 정지 층(예를 들어, SOI(silicon on insulator)와 같은 결정질 또는 비정질 절연체)을 사용하여 또는 이를 사용하지 않고, 그라인딩, 에칭, 및/또는 CMP(chemical mechanical polishing/planarization)의 일부 조합을 통해 제거될 수 있다. 이러한 기판 제거 프로세스는, 전사 웨이퍼 상의 프론트 엔드 처리 동안 형성되는, 하나 이상의 반도체 디바이스(예를 들어, 트랜지스터들)을 포함할 수 있는, 디바이스 층의 후면 또는 하면을 드러내고, 그렇게 함으로써 후속 처리가 후면으로부터 수행되게 하기 때문에, 후면 드러냄이라고 지칭된다. 후속 처리는 드러난 후면에 추가적인 콘택트 트렌치들을 형성하는 단계 및 다음으로 콘택트 트렌치들에 금속 콘택트들을 퇴적하는 단계를 포함할 수 있다. 추가적인 처리는 백 엔드 처리(예를 들어, 하나 이상의 추가적인 금속화 층들을 형성함)의 하나 이상의 추가적인 층들을 포함할 수 있고, 추가적으로 BBE(backside-back-end) 처리(예를 들어, 솔더 범프들을 포함함)가 뒤따를 수 있다. 그러나, 이러한 MOBS 구성에서, 소스 및 드레인 영역들의 바닥 또는 후면에 대한 콘택트를 이루는 것은, 예를 들어, 비교적 열악한 오믹 콘택트에 기여하고, 그렇게 함으로써 성능을 저하시킨다.
따라서, 그리고 본 개시 내용의 하나 이상의 실시예에 따르면, MOBS(metallization on both sides)가 있는 반도체 디바이스들에 대한 후면 콘택트 저항 감소를 위한 기술들이 개시된다. 일부 실시예들에서, 본 명세서에 설명되는 기술들은 후면 콘택트들을 이루는 것에 있어서 그렇지 않으면 존재하지 않을 낮은 콘택트 저항을 제공하는데 사용될 수 있고, 그렇게 함으로써 트랜지스터 성능을 저하시키는 기생 외부 저항을 감소시키거나 또는 제거한다. 일부 실시예들에서, 이러한 기술들은 후면 콘택트 트렌치들에서의 고도로 도핑된 결정질 반도체 재료의 에피택셜 퇴적을 추가하여 강화된 오믹 콘택트 특성들을 제공하는 것을 포함한다. 후면 콘택트 저항 감소 기술들을 돕기 위해, 일부 실시예들에서, (프론트 엔드 처리의 디바이스 층 제조 동안) 전사 웨이퍼 상에 형성되는 하나 이상의 트랜지스터의 S/D 영역들 아래에 후면 S/D(source/drain) 에칭 정지 층이 형성될 수 있다. 따라서, 후면 드러냄 프로세스 이후에 후면 콘택트 트렌치들이 후속하여 형성될 때, 후면 S/D 에칭 정지 층은 S/D 재료의 일부 또는 전부를 소비하기 이전에 후면 콘택트 에칭 프로세스를 정지하는데 사용될 수 있다. 일부 실시예들에서, 이러한 MOBS 스킴의 사용은, 애플리케이션 및 구성에 의존하여, 2개 내지 6개의 금속화 층들의 감소와 같이, 최종 구조체에서 필요한 금속화 층들의 수를 감소시킬 수 있다. 요구되는 금속화 층들의 이러한 감소는 상당한 비용 절약을 초래한다. 추가적인 트랜지스터 성능 향상들은 통상적인(즉, 단면형) 프로세스 흐름에 비해 전자 이동 기반 개방 회로 고장들의 감소된 발생으로 인해 금속 라인들에서의 감소된 기생 용량 뿐만 아니라 향상된 다이-수율을 포함한다. MOBS 스킴 및 후면 콘택트 저항 감소 기술들의 다수의 이점들은 본 개시 내용에 비추어 명백할 것이다.
앞서 설명된 바와 같이, 일부 실시예들에서는, 본 명세서에서 제공되는 후면 콘택트 저항 감소 기술들이 MOBS 스킴의 정황 내에서 구현된다. 일부 이러한 실시예들에서, MOBS 스킴은 벌크 웨이퍼(예를 들어, 벌크 실리콘 또는 SOI(silicon on insulator) 웨이퍼), 웨이퍼 상에 퇴적되는 에칭 정지 및/또는 고속 에칭 층, 및 에칭 정지 또는 고속 에칭 층 상에 퇴적되는 디바이스 품질 층을 포함하는 다층형 기판을 형성하는 것에 의해 달성될 수 있다. 다음으로 디바이스 층을 생성하기 위해 디바이스 품질 층에서 원하는 대로 많은 반도체 디바이스들(예를 들어, 트랜지스터들)을 형성하도록 다층형 기판 상에 표준 프론트 엔드 처리가 수행될 수 있다. 다음으로 콘택트들을 형성하고, 원하는 대로 많은 금속(또는 다른 방식으로 전기적으로 전도성인) 백 엔드 층들을 형성하도록 디바이스 층 위에 표준 백 엔드 처리가 수행될 수 있다. 일부 실시예들에서는, 전면 비아들 또는 콘택트들이, 디바이스 층 아래의 다층형 기판의 적어도 일부 내로와 같이, 매우 깊게 처리될 수 있는데, 그 이유는 깊게 처리된 비아들이, 예를 들어, 후면으로부터 디바이스 층을 통해 콘택트를 이루는데 사용될 수 있기 때문이다. 본 명세서에서 전사 웨이퍼라고 지칭되는, 결과적인 완전히 집적된 웨이퍼는 다음으로 하나 이상의 금속화 층을 포함하는 본 명세서에서 호스트 웨이퍼라고 지칭되는 다른 웨이퍼에 접합될 수 있고, 또한 선택적으로는, 예를 들어, 하나 이상의 트랜지스터 디바이스와 완전히 집적될 수 있다. 전사 웨이퍼를 뒤집어 반전시키고, 다음으로 전사 웨이퍼의 금속 백 엔드 및/또는 절연체 재료(예를 들어, 산화물 재료)를 호스트 웨이퍼 상의 금속 백 엔드 및/또는 절연체 재료에 접속시키는 것에 의해 접합이 발생할 수 있어서, 2개의 샌드위치된 웨이퍼들의 블랭크 또는 다른 방식으로 채워지지 않은 사이드들이 바깥쪽으로 향하게 된다. 이러한 접합은, 예를 들어, 형성 가스 또는 암모니아와 같은 제어된 환경의 존재에서, 열, 압력, 및/또는 힘을 사용하여 수행될 수 있다. 일부 실시예들에서, 호스트 웨이퍼는 기계적 지지일 수 있고, 최종 제품에서 제거될 수 있기 때문에, 능동 전자 기능을 갖지 않을 수 있다. 따라서, 호스트 웨이퍼는, 몇몇 예들을 제공하도록, 실리콘 산화물 또는 실리콘 질화물 또는 다른 불응물(예를 들어, 알루미나 또는 이트리아)과 같은, 비-반도체 재료를 포함할 수 있다. 다른 실시예에서, 호스트 웨이퍼는, 예를 들어, 화학적 공격에 대한 내성을 위한 실리콘 탄화물 코팅이 있는 흑연 디스크일 수 있다.
전사 웨이퍼가 호스트 웨이퍼에 접합된 이후에, 전사 웨이퍼의 벌크 웨이퍼 부분(예를 들어, 능동 디바이스 엘리먼트들로 채워지지 않은 다층 기판 두께의 대부분)은 다층 기판으로부터 제거될 수 있다(후면 드러냄 프로세스). 다층 기판에 에칭 정지 층을 포함하는 실시예들에서, 에칭 정지 층에 가까워지도록 후면 그라인딩이 수행될 수 있고, 다음으로 에칭/폴리싱이 에칭 정지 층에서 효과적으로 정지될 때까지 습식 에칭 및/또는 폴리싱 프로세스가 수행될 수 있다. 일부 이러한 실시예들에서, 디바이스 층(그 상에/그로부터 형성되는 트랜지스터들을 포함함) 및 가능하게는 에칭 정지 층의 일부만 전사 웨이퍼 상에 남아있을 것이고, 그렇게 함으로써 수직 집적 스킴을 가능하게 한다. 다층 기판에 고속 에칭 층을 포함하는 다른 실시예들에서는, 디바이스 품질 층으로부터 고속 에칭 층을 제거하고 벌크 웨이퍼의 릴리스(그라인딩 프로세스가 아니라 리프트오프 프로세스)를 허용하도록 측방향 습식 에칭이 수행될 수 있다. 일부 이러한 실시예들에서는, 디바이스 층(그 상에/그로부터 형성되는 트랜지스터들을 포함함) 및 가능하게는 고속 에칭 층의 일부만 호스트 웨이퍼 상에 남아있을 것이고, 전사 웨이퍼의 두께를 상당히 감소시키고, 그렇게 함으로써 수직 집적 스킴들을 가능하게 한다. 또 다른 실시예들에서는, 본 개시 내용에 비추어 명백할 바와 같이, 다층 기판이 고속 에칭 및 에칭 정지 층 양자 모두를 포함할 수 있다. 일부 이러한 실시예들에서는, 벌크 웨이퍼를 릴리스하도록 측방향 에칭이 수행될 수 있고, 다음으로 에칭/폴리싱이 에칭 정지 층에서 효과적으로 정지될 때까지 후면 에칭 및/또는 폴리싱이 수행될 수 있다.
본 명세서에서 사용되는 바와 같은 "디바이스 품질(device-quality)" 및 "디바이스 층(device layer)"(예를 들어, 디바이스 품질 층 또는 디바이스 품질 재료)은 고 품질 단결정 반도체 재료를 나타낸다는 점에 주목한다. 고 품질 컴포넌트는, 본 개시 내용에 비추어 명백할 바와 같이, 결함 레벨들(예를 들어, 제곱 cm 당 1E8 결함들 미만), 오염 레벨들, 도펀트 레벨들, 거칠기, 및/또는 재료의 임의의 다른 적합한 또는 원하는 특성을 나타낼 수 있다. 디바이스 품질 층은, 본 개시 내용에 기초하여 이해될 수 있는 바와 같이, 후면 드러냄 프로세스를 용이하게 하기 위해 높은 또는 낮은 에칭 및/또는 폴리싱 레이트들의 영역들을 제공하도록 그레이딩된 또는 스텝 함수 농도 기울기의 영역들을 포함할 수 있다. 추가로 명백할 바와 같이, 본 명세서에서 다양하게 설명되는 집적 기술들을 사용하지 않고는 MOBS 스킴이 달성될 수 없다. 이것은 전사 웨이퍼 상에 하나 이상의 트랜지스터가 형성되는 디바이스 품질 재료가 오염, 도핑, 결함, 거칠기 등의 관점에서 충분히 높은 품질의 단결정 구조체를 가질 필요가 있기 때문이다. 벌크 웨이퍼에 의해 정의되는 결정 구조체를 갖지 않고는, 이러한 고 품질 단결정 재료가 달성될 수 없고, 따라서 수직으로 집적되는 트랜지스터 레벨들에 대한 디바이스 품질 층이 달성 가능하지 않을 것이다. 따라서, 본 명세서에 설명되는 후면 콘택트 저항 감소 기술들은, 본 개시 내용에 비추어 명백할 바와 같이, 본 명세서에 설명되는 전사-대-호스트-웨이퍼(transfer-to-host-wafer) 집적 기술들을 먼저 사용할 수 있다. MOBS 구조체를 형성하기 위한 전사-대-호스트 웨이퍼 집적 스킴 이후에, (전사 웨이퍼 상에 원래 형성된) 디바이스 층 아래의 부분들은 일반적으로 디바이스 층의 전면이라고 지칭될 수 있고, 한편 이러한 디바이스 층의 위의 부분들은 일반적으로 디바이스 층의 후면이라고 지칭될 수 있다는 점에 주목한다. 디바이스 층의 전면은 소위 프론트 엔드(front-end) 및 백 엔드(back-end) 처리 양자 모두의 대상이 될 수 있고, 이러한 처리는 전사-대-호스트 웨이퍼 접합 이전에 수행될 수 있기 때문이라는 점에 추가로 주목한다. 전사-대-호스트 웨이퍼 집적 및 후면 드러냄이 수행된 이후에, 후면은 백 엔드 처리로 고려될 것의 대상이 될 수 있지만, 이러한 백 엔드 처리가 디바이스 층의 후면 상에 수행되고 있기 때문에, 본 명세서에서는 소위 BBE(backside-back-end) 처리라고 지칭될 수 있다. 전면 및 후면은, 디바이스 층이 반전됨에 따라, 전사-대-호스트 웨이퍼 집적 스킴 동안 변경되는, 디바이스 층의 주어진 배향에 상대적이라는 점에 추가로 주목한다.
본 개시 내용에 비추어 또한 명백할 바와 같이, 집적 기술들은, 다양한 트랜지스터 지오메트리들 및 재료 스킴들을 포함하는, 다양한 상이한 구성들과 함께 사용될 수 있다. 예를 들어, 디바이스 품질 층 재료는, IV족 반도체 재료들(예를 들어, Si(silicon), Ge(germanium), SiGe), III-V족 반도체 재료들(예를 들어, GaAs(gallium arsenide), InGaAs(indium gallium arsenide), InGaSb(indium gallium antimonide), InP(indium phosphide)), 그래핀, MoS2(molybdenum disulfide), 탄소 나노튜브들, 또는 트랜지스터를 형성할 수 있는 3차원 또는 2차원 결정을 형성하는 임의의 다른 재료와 같은, 다양한 반도체 재료들을 포함할 수 있다. 디바이스 품질 층이 Si를 포함하는 실시예들에서, 예를 들어, 예시적인 에칭 정지 재료는 C 도핑 함유량이 1 내지 30%의 범위인 Si:C(carbon (C) doped Si)를 포함하고, 예시적인 고속 에칭 재료들은 SiGe 및 SiGe:B(boron (B) doped SiGe)를 포함한다. 디바이스 품질 층이 Ge 또는 Ge 함유량이 80%보다 큰 SiGe를 포함하는 실시예들에서, 예시적인 에칭 정지 재료들은 Ge 또는 C 도핑 함유량이 1 내지 30%의 범위인 Ge:C를 포함하고, 예시적인 고속 에칭 재료들은 GeSn(germanium tin) 및 GeSn:B를 포함한다. 디바이스 품질 층이 Ge 함유량이 10 내지 80% 범위인 SiGe 합금을 포함하는 실시예들에서, 예시적인 에칭 정지 재료는 C 도핑 함유량이 1 내지 30%의 범위인 SiGe:C이고, 예시적인 고속 에칭 재료는 SiGe 디바이스 품질 층(붕소 도핑될 수 있음)보다 Ge 함유량이 대략 10% 이상인 SiGe이다. 디바이스 품질 층이 InGaAs를 포함하는 실시예들에서, 예시적인 에칭 정지 재료는 InP(indium phosphate)을 포함하고, 예시적인 고속 에칭 재료는 GaAs(gallium arsenide)를 포함한다. 일부 경우들에서, 본 개시 내용에 비추어 명백할 바와 같이, 고 품질 단결정 디바이스 품질 오버-층들을 유지하는 지속 가능성의 관점에서 재료들 및 고속/저속 에칭 층들의 조합들에 대한 실제 제한들이 존재할 수 있다.
본 명세서에 다양하게 설명되는 전사-대-호스트-웨이퍼 집적 기술들의 다수의 이점들은 본 개시 내용에 비추어 명백할 것이다. 예를 들어, 기술들은, 최종 사용 또는 타겟 애플리케이션에 의존하여, 500, 250, 100, 또는 50 nm 미만의 두께, 또는 일부 다른 적합한 최대 두께를 갖는 기판과 같은, 매우 얇은 디바이스 품질 기판 상에 트랜지스터 및 백 엔드 스택을 깨끗하게 생성하는데 사용될 수 있다. 앞서 설명된 바와 같이, 이러한 얇은 기판은, 몇몇 예시적인 영역들을 거명하자면, 오염, 도핑 레벨들, 결함 레벨들(예를 들어, 포인트, 라인, 및 벌크 결함 레벨들), 거칠기, 및 웨이퍼 휨과 같은 영역들에서의 집적 목적들을 위한 디바이스 레벨 품질을 가질 것이다. 본 명세서에 설명되는 집적 기술들에서의 에칭 정지 및/또는 고속 에칭 층들의 사용은 내장형 자기 정렬 능력들을 제공하여서, 모든 웨이퍼가 원하는 사양들로 이루어질 수 있도록 하고, 디바이스 레벨 품질 기판들을 달성하고 (예를 들어, 원한다면, 프론트 엔드 디바이스들의 다수의 층들을 위한) 수직 스케일링을 가능하게 하는 능력을 포함한다. 또한, 본 명세서에 다양하게 설명되는 전사-대-호스트-웨이퍼 집적 기술들은 단순한 그라인딩 및 에칭 기술들에 비해 이점들을 제공하는데, 이러한 기술들은 내장형 에칭 정지 층 또는 고속 에칭 층을 포함하지 않고, 성능 및 신뢰성에 영향을 미칠 수 있는 두께 균일성 문제들을 초래하기 때문이다. 본 명세서에 설명되는 집적 기술들은 적층되는 층의 기판의 두께에 대한 제어를 보여주고 또한 매우 얇은 디바이스 품질 층들이 수직으로 적층되는 것을 허용한다. 또한, 본 명세서에 설명되는 집적 기술들은, 본 명세서에 설명되는 후면 콘택트 저항 감소 기술들을 포함하는, MOBS 스킴을 가능하게 한다. 이러한 후면 콘택트 저항 감소 기술들은, 본 개시 내용에 비추어 명백할 바와 같이, 향상된 또는 강화된 오믹 콘택트 특성들을 제공할 수 있다.
본 명세서에 제공되는 기술들 및 구조체들의 사용은, 몇몇 적합한 예시적인 분석 도구들을 거명하자면, SEM/TEM(scanning/transmission electron microscopy), STEM(scanning transmission electron microscopy), 및 REM(reflection electron microscopy)을 포함하는 전자 현미경; 조성 매핑; XRD(x-ray crystallography or diffraction); EDS(energy-dispersive x-ray spectroscopy); SIMS(secondary ion mass spectrometry); ToF-SIMS(time-of-flight SIMS); 원자 프로브 이미징 또는 단층 촬영; LEAP(local electrode atom probe) 기술들; 3D 단층 촬영; 또는 고해상도 물리적 또는 화학적 분석 도구들과 같은, 도구들을 사용하여 검출 가능할 수 있다. 특히, 일부 실시예들에서, 이러한 도구들은 트랜지스터의 S/D(source/drain) 영역들에 대한 후면 콘택트 저항 감소 층을 포함하는 IC MOBS 구조체를 표시할 수 있다. 예를 들어, 일부 이러한 실시예들에서는, 적어도 하나의 금속화 층을 포함하는 전사 웨이퍼 상에 트랜지스터(또는 복수의 트랜지스터들)가 먼저 형성될 수 있다. 다음으로 전사 웨이퍼가 반전되어 호스트 웨이퍼에 접합될 수 있어서, 적어도 하나의 금속화 층이 호스트 웨이퍼의 기판과 트랜지스터 층 사이에 있게 된다. 다음으로, 후면 콘택트 트렌치들을 통해서와 같이, 트랜지스터(들)의 S/D 영역들의 후면에 대한 액세스를 얻기 위해 그라인딩, 에칭 및/또는 CMP 처리의 임의의 조합을 사용하여 후면 드러냄이 수행될 수 있다. 후면 콘택트 트렌치들에서, S/D 영역들에 대한 오믹 콘택트 특성들을 향상 또는 강화하도록 후면 콘택트 저항 감소 층이 형성될 수 있다. 본 개시 내용에 비추어 다수의 구성들 및 변형들이 명백할 것이다.
아키텍처 및 방법론
도 1은, 본 개시 내용의 일부 실시예들에 따른, MOBS(metallization on both sides) 스킴을 포함하고 후면 콘택트 저항 감소를 포함하는 IC(integrated circuit)를 형성하는 방법(100)을 도시한다. 본 개시 내용에 비추어 명백할 바와 같이, 후면 콘택트 저항 감소는, 일부 실시예들에서, 예를 들어, IC의 하나 이상의 트랜지스터의 소스/드레인 영역들의 후면 상의 콘택트 저항 감소 층의 형성을 통해 달성될 수 있다. 도 2a 내지 도 2d, 도 3, 도 4 및 도 4a 및 도 5a 내지 도 5b는, 일부 실시예들에 따른, 도 1의 방법(100)을 수행할 때 형성되는 예시적인 집적 회로 구조체들을 도시한다. 형성되는 구조체들에 비추어 명백할 바와 같이, 방법(100)은, 트랜지스터 디바이스들로 보여질, 수직 반도체 디바이스 집적을 위한 기술들을 개시한다. 이러한 구조체들은 도시의 용이함을 위해 핀형 구성(예를 들어, FinFET 또는 트라이-게이트)을 포함하는 트랜지스터 디바이스들을 사용하여 주로 묘사된다. 그러나, 이러한 기술들은, 최종 사용 또는 타겟 애플리케이션에 의존하여, 임의의 적합한 지오메트리의 트랜지스터들을 집적하는데 사용될 수 있다. 본 명세서에 설명되는 집적 및 후면 콘택트 저항 감소 기술들로부터 이점을 얻을 수 있는 다양한 예시적인 트랜지스터 디바이스 지오메트리들은, 이에 제한되는 것은 아니지만, FET들(field-effect transistors), MOSFET들(metal-oxide-semiconductor FETs), TFET들(tunnel-FETs), 평면 트랜지스터 구성들, 듀얼 게이트 트랜지스터 구성들, 핀형 트랜지스터 구성들(예를 들어, 핀-FET, 트라이-게이트), 및 나노와이어(또는 나노리본 또는 게이트-올-어라운드) 트랜지스터 구성들을 포함한다. 또한, 이러한 기술들은 p형 트랜지스터 디바이스들(예를 들어, p-MOS 또는 p-TFET) 및/또는 n형 트랜지스터 디바이스들(예를 들어, n-MOS 또는 n-TFET)을 수직으로 집적하는데 사용될 수 있다. 추가로, 이러한 기술들은, 예를 들어, CMOS(complementary MOS) 또는 CTFET(complementary TFET) 디바이스들, 또는 소수 내지 단일 전자 양자 트랜지스터 디바이스들과 같은, 상보형 트랜지스터 기반 디바이스들을 수직으로 집적하는데 사용될 수 있다. 더욱 추가로, 이러한 디바이스들은, 예를 들어, 3차원 결정들 뿐만 아니라 2차원 결정들 또는 나노튜브들인 반도체 재료들을 이용할 수 있다. 일부 실시예들에서, 이러한 기술들은, 마이크로미터 범위 및/또는 나노미터 범위에서 임계 치수들을 갖는 IC 디바이스들(예를 들어, 32, 22, 14, 10, 7, 또는 5 nm 프로세스 노드들, 또는 그 이상)과 같은, 변화하는 스케일들의 디바이스들에서 이점을 얻는데 사용될 수 있다.
도 1에서 알 수 있는 바와 같이, 방법(100)은, 실시예에 따라, 도 2a에 도시되는 예시적인 다층 기판을 형성하도록, 벌크 웨이퍼 또는 기판을 제공하는 단계(102), 에칭 정지 층을 퇴적하는 단계(104a) 또는 고속 에칭 층을 퇴적하는 단계(104b), 및 디바이스 품질 반도체 층(106)을 퇴적하는 단계를 포함한다. 이러한 예시적인 실시예에서, 다층 기판은 벌크 웨이퍼 층(200), 에칭 정지 또는 고속 에칭 층(210) 및 디바이스 품질 반도체 층(220)을 포함한다. 일부 실시예들에서, 벌크 웨이퍼 층(200)은, 본 개시 내용에 비추어 명백할 바와 같이, Si(silicon), Ge(germanium), SiGe(silicon germanium), 또는 SiC(silicon carbide)과 같은, IV족 재료, 및/또는 적어도 하나의 III-V족 재료 및/또는 사파이어 및/또는 임의의 다른 적합한 재료(들)를 포함하는 벌크 기판; XOI(X on insulator) 구조체- X는 전술된 재료들 중 하나(예를 들어, IV족 및/또는 III-V족 및/또는 사파이어)이고 절연체 재료는 산화물 재료 또는 유전체 재료 또는 일부 다른 전기적 절연 재료임 -; 또는 일부 다른 적합한 다층 구조체- 상단 층이 전술된 재료들 중 하나(예를 들어, IV족 및/또는 III-V족 및/또는 사파이어)를 포함함 -일 수 있다. 본 명세서에서 사용되는 IV족 재료는, 일부 예들을 거명하자면 Si, Ge, SiGe, 또는 SiC와 같은, 적어도 하나의 IV족 원소(예를 들어, 탄소, 실리콘, 게르마늄, 주석, 납)를 포함한다는 점에 주목한다. 본 명세서에서 사용되는 III-V족 재료는, 일부 예들을 거명하자면, GaAs(gallium arsenide), GaN(gallium nitride), InGaAs(indium gallium arsenide), InGaN(indium gallium nitride), AlGaAs(aluminum gallium arsenide), AlGaN(aluminum gallium nitride), 및 InP(indium phosphide)과 같이, 적어도 하나의 III족 원소(예를 들어, 알루미늄, 갈륨, 인듐, 붕소, 탈륨) 및 적어도 하나의 V족 원소(예를 들어, 질소, 인, 비소, 안티몬, 비스무트)를 포함한다는 점에 주목한다. 일부 실시예들에서, 벌크 웨이퍼(200)는, 예를 들어, 임의의 적합한 농도의 p형 또는 n형 불순물 도핑을 포함하는 것과 같이, 하나 이상의 재료로 도핑될 수 있다. 일부 실시예들에서, 벌크 웨이퍼(200)는, 본 개시 내용에 비추어 명백할 바와 같이, <100>, <110>, 또는 <111>의 Miller Index에 의해 설명되는 표면 결정질 배향, 또는 그 등가물들을 포함할 수 있다. 벌크 웨이퍼(200) 상에 형성되는 디바이스들이 다른 호스트 웨이퍼에 집적되므로, 벌크 웨이퍼(200)는, 지칭의 용이함을 위해, 본 명세서에서 전사 웨이퍼라고 지칭될 수 있다. 또한, 설명의 용이함을 위해, 본 개시 내용은 벌크 웨이퍼(200)가 벌크 Si 또는 SOI 웨이퍼인 정황에서 주로 설명될 것이다. 일부 경우들에서, 벌크 웨이퍼 층(200)의 두께 T1은, 표준으로서, 예를 들어, 8인치 직경 웨이퍼에 대해 0.75 mm와 같이, 0.1 내지 2 mm일 수 있다. 그러나, 벌크 웨이퍼 층(200)의 두께 T1은, 본 개시 내용에 비추어 명백할 바와 같이, 임의의 적합한 두께일 수 있다.
이러한 예시적인 실시예에서, 층(210)은 벌크 웨이퍼 층(200) 상에 퇴적되는 에칭 정지 층 또는 고속 에칭 층(104a 또는 104b)일 수 있다. 본 개시 내용에 비추어 명백할 바와 같이, 층(210)은 벌크 웨이퍼 층(200)의 제거를 돕는 희생 층이다. 따라서, 본 명세서에서 보다 상세히 설명되는 바와 같이, 희생 층(210)은 집적 기술들의 수행 동안 완전히 또는 부분적으로 제거된다. 퇴적(104a 또는 104b)은, 최종 사용 또는 타겟 애플리케이션에 의존하여, 희생 층(210)의 블랭킷 퇴적 또는 CVD(chemical vapor deposition), ALD(atomic layer deposition), MBE(molecular beam epitaxy), 및/또는 임의의 다른 적합한 프로세스를 사용하는 층(200) 상의 희생 층(210)의 선택적 성장을 포함할 수 있다. 일부 실시예들에서, 웨이퍼 층(200)의 상단 표면은 희생 층(210)의 퇴적 이전에 처치(예를 들어, 화학적 처치, 열적 처치 등)될 수 있다. 희생 층(210)이 에칭 정지 층인 일부 실시예들에서는, 도 5a를 참조하여 보다 상세히 설명될 바와 같이, 에칭 정지 층(210)의 두께 T2는, 예를 들어, 50 내지 200 nm의 범위에 있을 수 있거나, 또는 후면 그라인딩(114a)에 의해 야기되는 밸리들을 히트하는 에칭/폴리싱(115a)이 모든 피크들(후면 그라인딩의 결과로서 이루어짐)이 소비될 때까지 에칭/폴리싱(115a) 프로세스를 견디게 허용하는 임의의 적합한 두께일 수 있다. 희생 층(210)이 고속 에칭 층인 일부 실시예들에서, 도 5b를 참조하여 보다 상세히 설명될 바와 같이, 고속 에칭 층(210)의 두께 T2는, 예를 들어, 적어도 500 nm, 또는 측방향 에칭(114b)이 웨이퍼의 에지들로부터 에칭하고 웨이퍼의 리프트오프 또는 제거를 허용하게 하는 임의의 적합한 두께일 수 있다. 그러나, 희생 층(210)의 두께 T2는, 본 개시 내용에 비추어 명백할 바와 같이, 임의의 적합한 두께일 수 있다.
이러한 예시적인 실시예에서, 디바이스 품질 층(220)은 Si, Ge, SiGe, III-V족 재료, 그래핀, MoS2, 및/또는 탄소 나노튜브들을 포함한다. 일부 실시예들에서, 층(220)은, 예를 들어, 나노와이어 트랜지스터 구성 애플리케이션들에 대해 사용될 수 있는, 복수의 다층 재료들을 포함할 수 있다. 또한, 층(220)은, 최종 사용 또는 타겟 애플리케이션에 의존하여, 하나 이상의 다른 재료들로(예를 들어, 적합한 n형 및/또는 p형 도펀트들로) 도핑될 수 있다. 층(220)의 퇴적(106)은 본 명세서에 설명되는 임의의 퇴적 프로세스(예를 들어, CVD, ALD, MBE 등) 또는 임의의 다른 적합한 퇴적 프로세스를 사용하여 수행될 수 있다. 일부 실시예들에서, 디바이스 품질 층(220)의 두께 T3는, 예를 들어, 300 내지 500 nm의 범위에 있을 수 있거나, 또는 본 개시 내용에 비추어 명백할 바와 같이 임의의 다른 적합한 두께일 수 있다. 본 개시 내용에 기초하여 이해될 수 있는 바와 같이, 하나 이상의 트랜지스터 디바이스가 디바이스 품질 층(220)을 사용하여 형성될 것이고, 이러한 디바이스들은, 본 명세서에서 보다 상세히 설명될 바와 같이, MOBS 스킴을 허용하도록 호스트 웨이퍼에 접합될 것이다.
선택되는 구성에 의존하여, 희생 층(210)에 대해 임의의 적합한 재료가 사용될 수 있다. 일부 실시예들에서, 희생 층(210)에 대해 선택되는 재료는 층(210)이 에칭 정지 층 또는 고속 에칭 층인지 여부, 벌크 웨이퍼 층(200)의 재료, 및/또는 디바이스 품질 층(220)의 재료에 기초할 수 있다. 예를 들어, Si 벌크 웨이퍼(200) 및 Si 디바이스 품질 층(220)의 경우에, 예시적인 에칭 정지 재료는 C 도핑 함유량이 1 내지 30%의 범위인 Si:C를 포함하고, 예시적인 고속 에칭 재료들은 SiGe 및 SiGe:B를 포함한다. Si 벌크 웨이퍼(200) 및 Ge 또는 Ge 함유량이 80%보다 큰 SiGe 디바이스 품질 층(220)의 경우에, 층(210)에 대해, 예시적인 에칭 정지 재료들은 Ge 또는 C 도핑 함유량이 1 내지 30%의 범위인 Ge:C를 포함하고, 예시적인 고속 에칭 재료들은 GeSn 및 GeSn:B를 포함한다. Si 벌크 웨이퍼(200) 및 Ge 함유량이 10 내지 80%인 SiGe 디바이스 품질 층(220)의 경우에, 층(210)에 대해, 예시적인 에칭 정지 재료는 C 도핑 함유량이 1 내지 30%의 범위인 SiGe:C를 포함하고, 예시적인 고속 에칭 재료는 SiGe 디바이스 품질 층(붕소 도핑되거나 또는 그렇지 않을 수 있음)보다 Ge 함유량이 대략 10% 이상인 SiGe를 포함한다. Si 벌크 웨이퍼(200) 및 InGaAs 디바이스 품질 층(220)의 경우에, 층(210)에 대해, 예시적인 에칭 정지 재료는 InP를 포함하고, 예시적인 고속 에칭 재료는 GaAs를 포함한다. 고속 에칭 층을 포함하는 실시예들에서, 고속 에칭 재료는 주변 층들 중 하나 이상의 재료보다 적어도 2, 5, 10, 20, 50, 100, 또는 200배 더 빠른 속도로 고속 에칭 재료를 제거하는 능력에 기초하여 선택될 수 있다. 희생 층(210)의 재료들에 대한 다수의 변형들- 그 층이 에칭 정지 층인지 또는 고속 에칭 층인지 -은 본 개시 내용에 비추어 명백할 것이다.
도 2aa는, 실시예에 따른, 다른 예시적인 다층 기판을 도시한다. 이러한 예시적인 실시예에서, 벌크 웨이퍼(200) 및 디바이스 품질 층(220)은 도 2a의 예시적인 구조체를 참조하여 설명되는 것과 동일하지만, 추가적인 층들이 그들 사이에 포함된다. 도 1의 방법(100)에서 알 수 있는 바와 같이, 일부 실시예들은 에칭 정지 층 및 고속 에칭 층 양자 모두를 포함하고, 이는 도 2aa에서의 예시적인 구조체에서의 경우이고, 여기서 층(212)은 고속 에칭 층이고 층(214)은 에칭 정지 층이다. 층(210)에 관한 이전의 관련 논의는 이러한 구조체에 동일하게 적용 가능하다. 예를 들어, 고속 에칭 층으로서 층(210)을 참조하여 논의되는 관련 두께들 및 재료들은 (두께 T4를 갖는) 고속 에칭 층(212)에 적용된다. 추가로, 에칭 정지 층으로서 층(210)을 참조하여 논의되는 관련 두께들 및 재료들은 (두께 T6을 갖는) 에칭 정지 층(214)에 적용된다. 도 2aa에서 또한 알 수 있는 바와 같이, 층(205)은 고속 에칭 층(212)과 에칭 정지 층(214) 사이에 샌드위치된다. 층(205)은, 본 개시 내용에 비추어 명백할 바와 같이, 층(212)의 에칭 및 제거를 돕는 및/또는 에칭 정지 층(214)에 수행되는 에칭/폴리싱을 지원하는 과도 층으로서 포함될 수 있다. 일부 실시예들에서, 층(205)은, 예를 들어, 벌크 웨이퍼(200)와 동일한 재료를 포함할 수 있거나 또는 층(205)은 층(220)과 동일한 재료를 포함할 수 있다. 추가로, 일부 실시예들에서, 층(205)은, 예를 들어, 50 내지 300 nm 범위에 있는 두께 T5, 또는 최종 사용 또는 타겟 애플리케이션에 의존하여 임의의 다른 적합한 두께를 가질 수 있다. 층들(212, 205, 214, 및 220) 중 임의의 것의 퇴적은 본 명세서에 설명되는 임의의 퇴적 프로세스(예를 들어, CVD, ALD, MBE 등) 또는 임의의 다른 적합한 퇴적 프로세스를 사용하여 수행될 수 있다는 점에 주목한다.
도 1의 방법(100)은, 실시예에 따라, 도 2a의 예시적인 다층 기판을 사용하여 도 2b에 도시되는 결과적인 예시적인 구조체를 형성하는 프론트 엔드 처리를 수행하는 단계(108)로 계속된다. 도 2b에서 알 수 있는 바와 같이, 프론트 엔드 처리(108) 이후에, 디바이스 품질 층(220)이 핀들(222)로 형성되었고, STI(shallow trench isolation) 재료(230)가 퇴적되어 리세스되었고, 게이트(240)가 핀들(222) 상에 형성되어서 채널 영역들(S/D(source/drain) 영역들이 채널 영역들에 인접함)을 정의한다. 핀들(222)의 형성은, 습식 또는 건식 에칭 프로세스와 같은, 임의의 적합한 프로세스들을 사용하여 수행되었을 수 있다. 핀들(222)은 변화하는 폭들 및 높이들을 갖도록 형성될 수 있다. 예를 들어, 핀들의 폭(X 방향에서의 치수)에 대한 높이(Y 방향에서의 치수) 비율(h/w)은, 일부 경우들에서, 1.5 내지 3과 같이, 1보다 클 수 있다. 핀들(222) 및 핀들(222) 사이에 형성되는 트렌치들은 도시의 용이함을 위해 이러한 예시적인 구조체에서 동일한 폭 및 깊이/높이를 갖는 것으로서 도시되지만; 그러나, 본 개시 내용은 그렇게 제한되도록 의도되는 것은 아니라는 점에 주목한다. 3개의 핀들(222)이 예시적인 구조체에서 도시되더라도, 최종 사용 또는 타겟 애플리케이션에 의존하여, 1개, 2개, 10개, 수백개, 수천개, 수백만개 등과 같은, 임의의 수의 핀들이 형성될 수 있다는 점에 또한 주목한다. 디바이스 품질 층(220)의 일부가 핀들(222)로 형성되었더라도, 층의 최대 두께는 도 2a에 도시되는 퇴적 층(220)의 원래 두께(이러한 두께는 층(220)의 바닥으로부터 핀들(222)의 상단까지 측정될 수 있음)와 여전히 동일하다(또는 거의 동일하다)는 점에 추가로 주목한다.
도 2b의 예시적인 구조체에서, STI 재료(230)는 디바이스 품질 층(220)으로부터 형성되는 핀들(222) 사이에 존재한다. 일부 실시예들에서, STI 재료(230)의 퇴적은 본 명세서에서 설명되는 임의의 퇴적 프로세스(예를 들어, CVD, ALD, MBE 등) 또는 임의의 다른 적합한 퇴적 프로세스를 포함할 수 있다. STI 재료(230)는, 하나 이상의 유전체, 산화물(예를 들어, 실리콘 이산화물) 또는 질화물(예를 들어, 실리콘 질화물) 재료들과 같은, 임의의 적합한 절연 재료를 포함할 수 있다. 일부 실시예들에서, STI 재료(230)는 핀들(222)의 재료에 기초하여 선택될 수 있다. 예를 들어, Si 디바이스 품질 층(220)의 경우에, STI 재료(220)는 실리콘 이산화물 또는 실리콘 질화물일 수 있다. 도 2b의 구조체에서 또한 알 수 있는 바와 같이, 핀들(222) 상에 게이트(240)가 형성되었다. 일부 실시예들에서, 게이트(240)의 형성은 게이트 최초 플로우(업 프론트 하이-k 게이트라고도 함)를 포함할 수 있다. 일부 실시예들에서, 게이트는 게이트 최종 플로우(RMG(replacement metal gate)라고도 함)에서 형성될 수 있다. 이러한 게이트 최종 처리에서, 프로세스는 더미 게이트 산화물 퇴적, 더미 게이트 전극(예를 들어, poly-Si) 퇴적, 및 패터닝 하드마스크 퇴적을 포함한다. 추가적인 처리는 더미 게이트들을 패터닝하고 스페이서 재료를 퇴적/에칭하는 것을 포함할 수 있다. 이러한 프로세스들을 뒤따라, 본 방법은 절연체 퇴적, 평탄화, 및 다음으로 더미 게이트 전극 및 게이트 산화물을 제거하여 트랜지스터들의 채널 영역을 노출시키는 것으로 계속될 수 있다. 채널 영역의 개방을 뒤따라, 더미 게이트 산화물 및 전극은, 예를 들어, 하이-k 유전체 및 대체 금속 게이트로, 각각, 대체될 수 있다.
이러한 예시적인 실시예에서, 게이트는 게이트 전극(240) 및 게이트 전극(240) 바로 아래에 형성되는 게이트 유전체(도시의 용이함을 위해 도시되지 않음)를 포함한다. 게이트 유전체는, 예를 들어, 실리콘 이산화물과 같은 임의의 적합한 산화물 또는 하이-k 게이트 유전체 재료들일 수 있다. 하이-k 게이트 유전체 재료들의 예들은, 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 및 납 아연 니오브산염을 포함한다. 일부 실시예들에서, 하이-k 재료가 사용될 때 그 품질을 향상시키기 위해서 게이트 유전체 층 상에 어닐링 프로세스가 수행될 수 있다. 게이트 전극(240)은, 예를 들어, 폴리실리콘, 실리콘 질화물, 실리콘 탄화물, 또는, Al(aluminum), W(tungsten), Ti(titanium), Ta(tantalum), Cu(copper), TiN(titanium nitride), 또는 TaN(tantalum nitride)과 같은, 다양한 적합한 금속들 또는 금속 합금들과 같은, 광범위한 재료들을 포함할 수 있다. 게이트에 인접하여 스페이서들이 형성될 수 있고 및/또는 게이트 상에 하드마스크가 형성될 수 있어, 예를 들어, 대체 게이트 처리를 돕고 및/또는 후속 처리 동안 게이트를 보호한다.
이러한 예시적인 실시예에서, 프론트 엔드 처리(108)는 S/D(source/drain) 처리로 계속되고, 이는 핀들(222)의 적어도 일부분을 제거하고 그 부분을 최종 S/D 영역들(224)에 대한 대체 재료로 대체하여, 도 2c의 예시적인 결과적인 구조체를 형성하는 것을 포함한다. 도 2c에 기초하여 이해될 수 있는 바와 같이, STI 층(230) 위에 있던 핀들(222)의 S/D 영역들은, 이러한 예시적인 실시예에서, 제거되고 대체되어, 선택적인 후면 에칭 정지 층(223) 및 선택적인 전면 콘택트 저항 감소 층(225)을 포함하는 대체 S/D 영역들(224)을 형성하였다. 그 결과, 도 2c에 도시되는 S/D 영역 단면에서는, 형성되는 원래 핀들(222)의 서브-핀 부분(221)만이 남아있다. 일부 실시예들에서, 대체 S/D 영역들(224)(이러한 예시적인 실시예에서는, 대체 핀들임)은, 예를 들어, STI 재료 영역들(230) 위에서 삼출되는 원래의 핀들(222)의 부분과 유사한 크기 및 형상과 같은, 임의의 적합한 크기 및 형상으로 형성될 수 있다. 일부 실시예들에서는, 본 개시 내용에 기초하여 이해될 수 있는 바와 같이, 마스킹, 에칭 및/또는 퇴적 프로세스들을 사용하는 것과 같이, S/D 영역들을 제거하고 대체하기 위해 임의의 적합한 기술들이 사용될 수 있다. 일부 실시예들에서, 대체 S/D(224)는, 임의의 적합한 반도체 재료(예를 들어, IV족 또는 III-V족 반도체 재료)와 같은, 임의의 적합한 재료를 포함할 수 있다. 추가로, 일부 실시예들에서, 대체 S/D 재료(224)는, 예를 들어, 임의의 적합한 n형 및/또는 p형 도펀트들을 포함하거나 또는 포함하지 않을 수 있다.
도 2c에 도시되는 바와 같이, 이러한 예시적인 실시예에서, S/D 영역들은 선택적인 후면 에칭 정지 층(223)을 포함한다. 후면 콘택트 저항 감소 기술들은 후면 콘택트 트렌치들을 형성하는 것을 포함하므로, 예를 들어, 사용되는 에칭 프로세스가 대체 S/D 재료(224)를 제거하지 않도록(또는 최소한으로 제거하도록) 이러한 후면 콘택트 트렌치들의 깊이를 제어하는 것이 바람직할 수 있다. 따라서, 일부 실시예들에서는, 예를 들어, 메인 S/D 영역(224) 재료를 형성하기 이전에 후면 에칭 정지 층(223)을 먼저 형성하는 것이 바람직할 수 있다. 이것은, 본 개시 내용에 비추어 명백할 바와 같이, 0.5 내지 10 nm(예를 들어, 1 내지 5 nm)의 범위에 있는 두께(Y 방향에서의 치수), 또는 임의의 다른 적합한 두께 또는 두께 범위를 갖는 얇은 층이 될 후면 에칭 정지 층을 형성하는 것에 의해 달성될 수 있다. 일부 실시예들에서는, 존재하는 경우, 후면 에칭 정지 층(223)이, 예를 들어, 탄소가 풍부한 또는 탄소가 도핑된 재료와 같은, 임의의 적합한 재료를 포함할 수 있다. 예를 들어, S/D 영역들(224)이, Si:P(phosphorous doped silicon)과 같은 p형 도핑된 IV족 재료를 포함하는 예시적인 실시예에서, 후면 에칭 정지 층(223)은 Si:P:C(phosphorous and carbon doped silicon)을 포함할 수 있고, 탄소 도펀트 농도는 입방 cm 당 적어도 1E17, 1E18, 1E19 또는 1E20개의 원자들이거나, 또는 본 개시 내용에 비추어 명백할 바와 같은 임의의 다른 적합한 함유량이다. S/D 영역들(224)이, 붕소 도핑된 SiGe(silicon germanium)와 같은, n형 도핑된 IV족 재료를 포함하는, 다른 예시적인 실시예에서, 후면 에칭 정지 층(223)은 SiGe:B:C(boron and carbon doped silicon germanium)을 포함할 수 있고, 탄소 도펀트 농도는 입방 cm 당 적어도 1E17, 1E18, 1E19, 또는 1E20개의 원자들이거나, 또는 본 개시 내용에 비추어 명백할 바와 같은 임의의 다른 적합한 함유량이다. 또한, 본 개시 내용에 기초하여 이해될 수 있는 바와 같이, 후면 에칭 정지 층(223)의 형성은 p형 및/또는 n형 S/D 재료(224)에 대한 착수 층으로서 사용될 수 있다. 일부 실시예들에서, 후면 에칭 정지 층(223)은 별개의 층일 수 있거나 또는 이는, 예를 들어, 층(223)으로부터 영역(224)으로 전이할 때 하나 이상의 재료(예를 들어, 탄소)의 함유량을 그레이딩(예를 들어, 증가 및/또는 감소)하는 것을 포함하는 S/D 영역(224)의 일부일 수 있다. S/D 영역(224)의 후면으로의 콘택트를 이루는데 사용되는 후면 콘택트 트렌치 에칭은 후면 에칭 정지 층(223)(예를 들어, 탄소가 풍부한 층일 수 있음)의 상대적 에칭 레이트에 비해 적어도 2:1, 3:1, 4:1, 5:1, 10:1, 20:1, 또는 50:1의 에칭 선택성을 포함할 수 있다. 앞서 설명된 바와 같이, 일부 실시예들에서, 후면 에칭 정지 층(223)은 존재할 필요가 없고, 따라서 층(223)은 선택적이다. 예를 들어, III-V n-MOS 트랜지스터를 형성하는 경우에, S/D 재료(224)는 (예를 들어, 후면으로부터 S/D 영역 재료로의 최종 돌파구를 위한 암모늄 수산화물 또는 칼륨 수산화물과 같은 에칭제들을 사용할 때) 후면 콘택트 트렌치 에칭에 적합한 상대적 에칭 선택성 레이트를 제공하는 재료(예를 들어, InAs(indium arsenide))를 포함할 수 있다.
도 2c에 또한 도시되는 바와 같이, S/D 영역들은, 이러한 예시적인 실시예에서, 선택적인 전면 콘택트 저항 감소 층(225)을 포함한다. 일부 실시예들에서, 이러한 콘택트 저항 감소 층(225)은, 예를 들어, 오믹 콘택트를 돕기 위해 S/D 영역들의 전면 부분 상에 형성될 수 있다. 일부 실시예들에서, 전면 콘택트 저항 감소 층(225)은, 본 개시 내용에 비추어 명백할 바와 같이, IV족 및/또는 III-V족 재료와 같은 임의의 적합한 재료, 또는 임의의 다른 적합한 재료를 포함할 수 있다. 전면 콘택트 저항 감소 층(225)이 존재하는 일부 실시예들에서, 이는, 입방 cm 당 적어도 1E19, 1E20, 5E20, 또는 1E21 원자들의 n형 및/또는 p형 도펀트 농도들, 또는 오믹 콘택트를 돕기 위한 일부 다른 적합한 최소 임계 도펀트 농도를 포함하는 것과 같은, 축퇴 도핑된 재료를 포함할 수 있다. 일부 실시예들에서, 전면 콘택트 저항 감소 층(225)은 그 각자의 S/D 영역(224)과 유사한 재료를 포함할 수 있다. 일부 이러한 실시예들에서, 전면 콘택트 저항 감소 층 또는 부분(225)이 사용되는 S/D 영역(들)(224)에 비해, 전면 콘택트 저항 감소 층 또는 부분(225)의 재료 조성은 S/D 영역(들)(224)의 재료 조성과 상이할 수 있다. 예를 들어, SiGe S/D 영역의 예시적인 경우에는, 그 SiGe S/D 영역에 대한 전면 콘택트 저항 감소 층 또는 부분은 SiGe를 또한 포함할 수 있지만, SiGe 재료에서 Ge의 백분율이 상대적으로 증가된다. 추가로, InGaAs S/D 영역의 예시적인 경우에는, 그 InGaAs S/D 영역에 대한 전면 콘택트 저항 감소 층 또는 부분은 InGaAs를 또한 포함할 수 있지만, InGaAs 재료에서 In의 백분율이 상대적으로 증가된다.
보다 구체적인 예들을 제공하기 위해, 예시적인 목적들로, 입방 cm 당 3E20개의 B 원자들이 있는 SiGe:B S/D 영역들을 갖는 Si 채널 p-MOS를 포함하는 실시예에서, S/D 영역들에 대한 전면 콘택트 저항 감소 층 또는 부분은, 예를 들어, 입방 cm 당 5E20개의 B 원자들이 있는 SiGe:B 또는 입방 cm 당 5E20개의 B 원자들이 있는 Ge를 포함할 수 있다. 다른 예시적인 경우에, 입방 cm 당 5E20개의 P 원자들이 있는 Si:P S/D 영역들을 갖는 Si 채널 n-MOS를 포함하는 실시예에서, S/D 영역들에 대한 전면 콘택트 저항 감소 층 또는 부분은 입방 cm 당 1E21개의 P 원자들이 있는 Si:P를 포함할 수 있다. 일부 실시예들에서, 전면 콘택트 저항 감소 층(225)은, 존재하는 경우, 별개의 층일 수 있거나, 또는 하나 이상의 재료 또는 재료 농도가, 예를 들어, S/D 영역(224)으로부터 전면 콘택트 저항 감소 부분(225)으로 그레이딩(예를 들어, 증가 및/또는 감소)되는 S/D 영역들(224)의 일부일 수 있다는 점에 주목한다. 예를 들어, S/D 영역들(224)을 형성할 때, 퇴적 프로세스의 최종 부분은 한결같은 또는 갑작스런 방식으로 도핑 농도를 증가시키는 것을 포함할 수 있다. 일부 실시예들에서, 전면 콘택트 저항 감소 층(225)은, 자신이 콘택트 저항 감소를 제공하고 있는 S/D 영역들(224)의 도펀트 농도보다 큰 입방 cm 당 적어도 1E17 내지 1E21개의 원자들(예를 들어, 입방 cm 당 적어도 1E20개의 원자들)인 (예를 들어, 임의의 적합한 n형 또는 p형 도펀트들의) 도핑 농도, 또는 본 개시 내용에 비추어 명백할 바와 같은 일부 다른 적합한 상대적 양을 포함할 수 있다.
본 개시 내용에 비추어 명백할 바와 같이, 임의의 추가적인 또는 대안적인 적합한 프론트 엔드 처리(108)가 사용될 수 있고, 도 2c의 구체적인 구조체에 대한 변형들이 다른 실시예들에서 가능할 수 있다는 점에 주목한다. 예를 들어, 일부 실시예들에서, 도 2b의 구조체의 핀들(222) 중 하나 이상은 제거되어 다른 반도체 재료에 의해 대체될 필요가 없어서, 예를 들어, 네이티브 핀들이 최종 구조체에서 사용된다. 다른 예시적인 실시예에서, 평면 구성을 갖는 트랜지스터 디바이스들에 대해, STI 재료(230)는 핀들(222)을 노출시키도록 리세스되지 않을 수 있고, 결과적으로 STI 재료(230)는 핀들(222)의 상단과 높이가 같아진다. 프론트 엔드 처리는 FEOL(front-end-of-line)이라고 또한 지칭되며, 금속 인터커넥트 층들의 퇴적(그러나 포함하지 않음)까지의 프로세스들을 일반적으로 포함한다는 점에 또한 주목한다. 앞서 설명된 바와 같이, 프론트 엔드 처리는, FET들(field-effect transistors), MOSFET들(metal-oxide-semiconductor FETs), TFET들(tunnel-FETs), 평면 구성들, 듀얼-게이트 구성들, 핀형 구성들(예를 들어, 핀-FET, 트라이-게이트), 및/또는 나노와이어(또는 나노리본 또는 게이트-올-어라운드) 구성들(임의의 수의 나노와이어들을 가짐) 중 임의의 것을 포함하는 하나 이상의 트랜지스터 디바이스의 형성을 포함할 수 있다. 또한, 형성되는 디바이스들은 p형 트랜지스터 디바이스들(예를 들어, p-MOS 또는 p-TFET) 및/또는 n형 트랜지스터 디바이스들(예를 들어, n-MOS 또는 n-TFET)을 포함할 수 있다. 추가로, 이러한 디바이스들은 CMOS(complementary MOS) 또는 CTFET(complementary TFET) 또는 양자 디바이스들(소수 내지 단일 전자)을 포함할 수 있다. 본 개시 내용에 비추어 다수의 변형들 및 구성들이 명백할 것이다.
도 1의 방법(100)은, 실시예에 따라, 도 2c의 예시적인 구조체를 사용하여 도 2d에 도시되는 결과적인 예시적인 IC 구조체(20)(본 명세서에서 전사 웨이퍼라고 지칭됨)를 형성하는 백 엔드 처리를 수행하는 단계(110)로 계속된다. 본 개시 내용에 기초하여 이해될 수 있는 바와 같이, 이러한 백 엔드 처리(110)는 전사 웨이퍼(20)의 전면 상에서 여전히 수행되고 있다. 백 엔드 처리(110)는 하나 이상의 금속 콘택트(260), 금속 라인(및/또는 금속 비아)(270), 및 절연체 층(250)의 형성을 주로 포함한다. 각각의 영역들 위의 절연체 재료에서 콘택트 트렌치들을 형성하고 이러한 트렌치들에서 금속 또는 금속 합금(또는 다른 적합한 전기 전도성 재료)을 퇴적하는 것과 같이, 임의의 적합한 프로세스들을 사용하여 S/D 영역들 및 게이트에 대해 콘택트들(260)이 형성될 수 있다. 일부 실시예들에서, 콘택트 형성은, 예를 들어, 실리사이드화(silicidation), 저민화(germinidation), 또는 어닐링 프로세스들을 포함할 수 있다. 콘택트들(260)의 재료는 알루미늄 또는 텅스텐을 포함할 수 있지만, 예를 들어, 은, 니켈-백금, 또는 니켈-알루미늄과 같은, 임의의 적합한 전도성 금속 또는 합금이 사용될 수 있다. 일부 실시예들에서, 콘택트들(260)은, 최종 사용 또는 타겟 애플리케이션에 의존하여, 저항 감소 금속 및 콘택트 플러그 금속, 또는 단지 콘택트 플러그를 포함할 수 있다. 예시적인 콘택트 저항 감소 금속들은 은, 니켈, 알루미늄, 티타늄, 금, 금-게르마늄, 니켈-백금, 또는 니켈-알루미늄, 및/또는 다른 이러한 저항 감소 금속들 또는 합금들을 포함한다. 콘택트 플러그 금속은, 예를 들어, 알루미늄, 은, 니켈, 백금, 티타늄, 또는 텅스텐, 또는 이들의 합금들을 포함할 수 있지만, 최종 사용 또는 타겟 애플리케이션에 의존하여, 임의의 적합하게 전도성인 콘택트 금속 또는 합금이 사용될 수 있다. 일부 실시예들에서는, 원한다면, 소스/드레인 콘택트 영역들에, 접착 층들(예를 들어, 티타늄 질화물) 및/또는 라이너 또는 배리어 층들(예를 들어, 탄탈륨 질화물)과 같은, 추가적인 층들이 존재할 수 있다.
이러한 예시적인 실시예에서, 금속화 라인/층(270)은 임의의 적합한 프로세스들을 사용하여 형성될 수 있고, 예를 들어, 구리 또는 알루미늄과 같은, 임의의 적합한 재료로 형성될 수 있다. 이러한 예시적인 실시예에서는, 도시의 용이함을 위해 하나의 금속 라인/레벨(270)만이 도시되지만; 그러나, 임의의 수의 백 엔드 층들이 형성될 수 있다. 절연체(250)는 임의의 적합한 프로세스들을 사용하여 형성될 수 있고, 예를 들어, 유전체 재료와 같은, 임의의 적합한 재료로 형성될 수 있다. 일부 실시예들에서, 본 개시 내용에 비추어 명백할 바와 같이, 추가적인 및/또는 대안적인 백 엔드 처리가 수행될 수 있다. 백 엔드 처리는 개별 디바이스들(예를 들어, 트랜지스터들, 커패시터들, 저항기들 등)이 배선과 인터커넥트되는 BEOL(back-end-of-line)이라고 또한 지칭된다는 점에 주목한다.
도 1의 방법(100)은, 실시예에 따라, 도 4에 도시되는 결과적인 예시적인 구조체를 형성하기 위해, 도 3에 도시되는 바와 같이 접합되도록 전사 웨이퍼(20)를 반전시키고 반전된 전사 웨이퍼(20)를 호스트 웨이퍼(30)에 접합하는 단계(112)로 계속된다. 이해될 수 있는 바와 같이, 전사 웨이퍼 구조체(20)는 도 2d에 도시되는 것과 동일한 구조체이고, 여기서 하나 이상의 트랜지스터 디바이스는 본 명세서에서 다양하게 설명되는 바와 같이 다층 기판 상에 형성된다. 접합 프로세스는, 열, 압력, 및/또는 힘의 임의의 조합을 사용하여 구조체(20)를 구조체(30)에 물리적으로 접속하는 것과 같은, 임의의 적합한 기술들을 사용하여 수행될 수 있다. 일부 경우들에서, 절연체/산화물 층들(250 및 350)은, 도 4에 도시되는 바와 같이, 함께 접합될 수 있다. 일부 경우들에서, 금속 라인들(270 및 370)은, 도 4에 또한 도시되는 바와 같이, 함께 접합될 수 있다. 도 4에 도시되는 예시적인 결과적인 구조체가 금속 라인들(270 및 370)을 별개의 라인들로서 도시하더라도, 이들은, 일부 경우들에서, 하나의 라인으로 함께 융합될 수 있다. 도 4a는 반전 및 접합(112)이 수행된 이후의 예시적인 결과적인 구조체를 도시하고, 여기서 접합될 전사 웨이퍼는 도 2aa의 예시적인 다층 기판을 사용하여 형성되었다. 이러한 예시적인 다층 기판은 벌크 웨이퍼(200)와 디바이스 품질 층(220) 사이에 (과도 층(205) 뿐만 아니라) 고속 에칭 층(212) 및 에칭 정지 층(214) 양자 모두를 포함한다는 점을 상기한다.
일부 실시예들에서, 호스트 웨이퍼(30)는 그것에 전사 웨이퍼를 접합하기 이전에 자신의 트랜지스터 디바이스들을 포함할 수 있다. 이러한 하나 이상의 트랜지스터 디바이스는, FET들(field-effect transistors), MOSFET들(metal-oxide-semiconductor FETs), TFET들(tunnel-FETs), 평면 트랜지스터 구성들, 듀얼-게이트 트랜지스터 구성들, 핀형 트랜지스터 구성들(예를 들어, 핀-FET, 트라이-게이트), 수직 채널 트랜지스터 구성들, 및/또는 나노와이어(또는 나노리본 또는 게이트-올-어라운드) 트랜지스터 구성들(임의의 수의 나노와이어들을 가짐) 중 임의의 것을 포함할 수 있다. 또한, 형성되는 디바이스들은 p형 트랜지스터 디바이스들(예를 들어, p-MOS 또는 p-TFET) 및/또는 n형 트랜지스터 디바이스들(예를 들어, n-MOS 또는 n-TFET)을 포함할 수 있다. 추가로, 이러한 디바이스들은 CMOS(complementary MOS) 또는 CTFET(complementary TFET) 또는 양자 디바이스들(소수 내지 단일 전자)을 포함할 수 있다. 접합하기 이전에, 호스트 웨이퍼 및 전사 웨이퍼에 원래 포함되는 재료들 또는 디바이스 타입들은 유사할 수 있거나 또는 이들은 상이할 수 있다. 예시적인 실시예에서는, 호스트 웨이퍼(30) 상에 n-MOS 트랜지스터들(예를 들어, InGaAs 나노와이어들을 포함하는 n-MOS 트랜지스터들)을 제조하는 것이 바람직할 수 있고, 한편 전사 웨이퍼(20)는 p-MOS 트랜지스터들(예를 들어, Ge 트라이-게이트 핀형 p-MOS 디바이스들)을 포함할 수 있다. 이러한 예시적인 실시예에서, 예를 들어, 그래핀 평면 양자(예를 들어, 소수 내지 단일 전자) 트랜지스터 디바이스들을 접합하는데 추가적인 전사 웨이퍼들이 사용될 수 있다. 다수의 트랜지스터 디바이스 재료 조합들, 디바이스 지오메트리들, 및 디바이스 타입 변형들 및 구성들이 본 개시 내용에 비추어 명백할 것이다. 일부 실시예들에서, 호스트 웨이퍼는 기계적 지지일 수 있고, 최종 제품에서 제거될 수 있기 때문에, 능동 전자 기능을 갖지 않을 수 있다. 따라서, 호스트 웨이퍼는, 몇몇 예들을 제공하도록, 실리콘 산화물 또는 실리콘 질화물 또는 다른 불응물(예를 들어, 알루미나 또는 이트리아)과 같은, 비-반도체 재료를 포함할 수 있다. 다른 실시예에서, 호스트 웨이퍼는, 예를 들어, 화학적 공격에 대한 내성을 위한 실리콘 탄화물 코팅이 있는 흑연 디스크일 수 있다.
도 1의 방법(100)은, 일부 실시예들에 따라, 희생 층(210)이 에칭 정지 층인 경우에는 후면 그라인딩(114a) 및 에칭/폴리싱(115a) 프로세스들 중 어느 하나를 통해 또는 희생 층(210)이 고속 에칭 층인 경우에는 측방향 에칭(114b)을 통해 전사 웨이퍼(20)의 벌크 웨이퍼 층(200)을 제거하는 단계로 계속된다. 이해될 수 있는 바와 같이, 벌크 웨이퍼 층들(200 및 300)은 도 4의 구조체에서의 다른 층들보다 상당히 더 두꺼울 것이고(예를 들어, 일부 경우들에서는, 적어도 1000배 더 두꺼운 정도), 벌크 웨이퍼 층(200)의 제거는 전체 구조체의 두께를 상당히 감소시킬 것이고, 그렇게 함으로써 수직 집적 스킴을 가능하게 한다. 도 4의 예시적인 구조체에서의 희생 층(210)이 에칭 정지 층인 구성들에서, 벌크 웨이퍼 층(200)의 제거는, 실시예에 따라, 도 5a의 결과적인 예시적인 구조체를 형성하기 위해 벌크 웨이퍼 층(200)의 후면 그라인딩(114a)을 초기에 수행하는 단계를 포함할 수 있다. 후면 그라인딩(114a)은 임의의 적합한 기술들을 사용하여 수행될 수 있고, 일부 경우들에서, 후면 그라인딩은, 예를 들어, 웨이퍼 내 프로세스 그라인딩 두께 균일성 제약들 때문에, 실행가능한한 능동 트랜지스터들에 가장 가깝게(예를 들어, 디바이스 품질 층(220)에 가장 가깝게) 수행될 수 있다. 도 5a에서 알 수 있는 바와 같이, 결과적인 구조체는 그라인딩(114a)이 수행된 이후에 벌크 웨이퍼 층(200)의 거친 후면 표면(201)을 통상적으로 포함할 수 있다. 후면 그라인딩(114a)이 에칭 정지 층(210) 근처인 또는 이에 매우 근접한 포인트까지 벌크 웨이퍼 재료를 제거하기 위해 수행된 이후에, 방법(100)은 벌크 웨이퍼 층(200)의 나머지를 제거하기 위해 에칭 및/또는 폴리싱 프로세스를 수행하는 단계(115a)에 의해 계속될 수 있다.
에칭/폴리싱(115a)은, 예를 들어, 에칭 정지 층(210)의 재료 및/또는 두께에 기초하여(그리고 선택적으로는, 디바이스 품질 층(220)과 같은, 다른 층들의 재료/두께에 기초하여), 임의의 적합한 프로세스를 사용하여 수행될 수 있다. 일부 실시예들에서, 에칭/폴리싱(115a)은 에칭 정지 층(210)의 전체를 제거하여, 도 5b에 도시되는 바와 같은 예시적인 구조체를 남길 것이다. 다른 실시예들에서, 에칭/폴리싱(115a)은 에칭 정지 층(210)을 부분적으로만 제거할 수 있고, 따라서 이러한 층의 재료의 일부가 디바이스 품질 층(220)의 후면 상에 남아있을 수 있다. 일부 이러한 실시예들에서, 층(210)의 나머지 재료는, 일부 영역들에서 완전히 제거될 수 있고 다른 것들에서는 부분적으로만 제거될 수 있으므로, 층(220)의 후면의 모든 위치들에 존재하지 않을 수 있다. 벌크 웨이퍼 층(200)이 Si인 실시예들에서, 에칭/폴리싱(115a)을 위한 예시적인 에칭제는 암모늄 수산화물을 포함한다. 예를 들어, 벌크 웨이퍼 층(200)이 Si인 경우, 예시적인 에칭 정지 재료는 C 농도가 1 내지 30%의 범위인 Si:C(carbon doped Si)이다. 층(210)을 위한 다수의 상이한 에칭 정지 재료들이 본 개시 내용에 비추어 명백할 것이다.
도 4의 예시적인 구조체에서의 희생 층(210)이 고속 에칭 층인 구성들에서, 방법(100)은, 실시예에 따라, 벌크 웨이퍼 층(200)을 릴리스하기 위해 고속 에칭 층(210)을 측방향으로 에칭하는 단계(114b)에 의해 반전 및 접합 프로세스(112)로부터 계속될 수 있다. 측방향 에칭(114b)은 임의의 적합한 프로세스를 사용하여 수행될 수 있고, 이러한 예시적인 실시예에서는, 고속 에칭 층(210)을 제거하기 위해 구조체의 사이드로부터 습식 에칭을 수행하는 것을 포함하고, 그렇게 함으로써 벌크 웨이퍼 층(200)의 깨끗한 릴리스/리프트오프를 가능하게 한다. 일부 실시예들에서, 측방향 에칭(114b)은 고속 에칭 층(210)의 전체를 제거하여, 도 5b에 도시되는 바와 같은 예시적인 구조체를 남길 것이다. 다른 실시예들에서, 측방향 에칭(114b)은 고속 에칭 층(210)을 부분적으로만 제거할 수 있고, 따라서 이러한 층의 재료의 일부가 디바이스 품질 층(220)의 후면 상에 남아있을 수 있다. 일부 이러한 실시예들에서, 층(210)의 나머지 재료는, 일부 영역들에서 완전히 제거될 수 있고 다른 것들에서는 부분적으로만 제거될 수 있으므로, 층(220)의 후면의 모든 위치들에 존재하지 않을 수 있다. 임의의 경우에, 희생 층(210)에 대한 고속 에칭 층의 사용은 벌크 웨이퍼(200)의 깨끗한 리프트오프를 허용하는 이점을 제공할 수 있고, 그렇게 함으로써, 예를 들어, 다른 미래의 이용들을 위해 웨이퍼를 보존한다. 디바이스 품질 층(220)이 Si이고 제거될 전사 벌크 웨이퍼(200)가 또한 Si인 실시예들에서, 예시적인 고속 에칭 층(210)은 SiGe 또는 SiGe:B이고, 측방향 에칭(114b)을 위한 예시적인 에칭제는 농축된 황산 또는 질산을 포함하는 과산화물이다. 디바이스 품질 층(220)이 Ge 또는 Ge 함유량이 80%보다 큰 SiGe이고 제거될 전사 웨이퍼 층(200)이 Si인 실시예들에서, 예시적인 고속 에칭 층(210)은 GeSn 또는 GeSn:B이고 측방향 에칭(114b)을 위한 예시적인 에칭제는 완화된 희석 질산 또는 황산이다. 디바이스 품질 층(220)이 Ge 함유량이 10 내지 80%인 SiGe이고 제거될 전사 웨이퍼 층(200)이 Si인 실시예들에서, 예시적인 고속 에칭 층(210)은 디바이스 품질 층의 Ge 함유량보다 Ge 함유량이 대략 10% 이상 더 큰 SiGe이고 예시적인 에칭제는 농축된 황산 또는 질산을 포함하는 과산화물이다. 디바이스 품질 층(220)이 InGaAs인 실시예들에서, 예시적인 고속 에칭 층(210)은 GaAs이고 측방향 에칭(114b)을 위한 예시적인 에칭제는, 칼륨 수산화물 또는 나트륨 수산화물과 같은, 강한 염기를 포함한다. 층(210)에 대한 다수의 상이한 고속 에칭 재료들은 본 개시 내용에 비추어 명백할 것이다.
도 4a에 도시되는 예시적인 실시예에서, 전사 웨이퍼는 고속 에칭 층(212) 및 에칭 정지 층(214) 양자 모두를 포함하는 다층 기판을 포함한다는 점을 상기한다. 이러한 예시적인 실시예에서, 벌크 웨이퍼 층(200)의 제거는 고속 에칭 층(212)을 부분적으로 또는 완전히 제거하고 벌크 웨이퍼 층(200)의 깨끗한 릴리스/리프트오프를 허용하기 위해 앞서 설명된 바와 같이 측방향 에칭을 수행하는 단계(114b)를 포함할 수 있다. 측방향 에칭(114b)이 수행된 이후의 예시적인 결과적인 구조체가 도 5aa에 도시된다(고속 에칭 층(212)이 완전히 제거되었음). 다음으로 이러한 방법은 과도 층(205)을 완전히 제거하고 에칭 정지 층(214)을 부분적으로 또는 완전히 제거하기 위해 앞서 설명된 바와 같이 에칭/폴리싱을 수행하는 단계(115a)로 계속될 수 있다. 에칭/폴리싱(115a)이 수행된 이후의 예시적인 결과적인 구조체가 도 5b에 도시된다(에칭 정지 층(214)이 완전히 제거되었음).
방법(100)은, 본 개시 내용의 실시예에 따라, 도 6의 예시적인 구조체를 형성하기 위해, (전사 웨이퍼로부터 디바이스 층의 후면 상에 있으므로, BBE(backside-back-end) 처리라고 지칭될 수 있는) 추가적인 백 엔드 처리를 수행하는 단계(116)로 계속된다. 도 6의 예시적인 구조체에서 알 수 있는 바와 같이, 후면 드러냄이 수행된 이후에, 호스트 웨이퍼(30)에 추가되는 구조체(20)의 후면 상에서 추가적인 백 엔드 처리(116)가 수행되었다. 이러한 후면 드러냄은, 이러한 예시적인 실시예에서, 서브-핀 부분들(221)을 제외한, 디바이스 층(200)의 디바이스 층 나머지를 제거하는 것, 후면 콘택트 절연체(280)의 형성, 및 S/D 영역들(224)의 후면에 콘택트를 이루기 위해 후면 콘택트 트렌치들의 형성을 포함하였다. (도 6의 예시적인 구조체에서의 경우와 같이) 후면 에칭 정지 층(223)이 존재하는 실시예들에서, 이러한 층들(223)은 후면 콘택트 트렌치 에칭 프로세스를 도울 수 있는데, 그 이유는 이러한 층들(223)이 에칭 프로세스를 위한 정지 포인트를 제공할 수 있기 때문이다. 일부 실시예들에서, 예를 들어, S/D 영역들의 후면에 대한 액세스를 얻기 위해, STI(230) 재료 및 디바이스 층 및/또는 서브-핀(221) 재료 양자 모두를 제거하는데 단일 에칭 프로세스가 사용될 수 있다. 한편 다른 실시예들에서는, 예를 들어, S/D 영역들의 후면에 대한 액세스를 얻는데 다수의 에칭 프로세스들이 사용될 수 있다. 후면 콘택트 트렌치들이 형성된 이후, 후면 콘택트 저항 감소 기술들은, 이러한 예시적인 실시예에서, 후면 콘택트 저항 감소 층(226)을 퇴적하는 것을 포함한다. 일부 실시예들에서, 이러한 콘택트 저항 감소 층(226)은, 예를 들어, 후면으로부터의 오믹 콘택트들을 돕기 위해 하나 이상의 S/D 영역의 후면 부분 상에 형성될 수 있다.
일부 실시예들에서, 후면 콘택트 저항 감소 층(226)은, 본 개시 내용에 비추어 명백할 바와 같이, IV족 및/또는 III-V족 재료와 같은, 임의의 적합한 재료, 또는 임의의 다른 적합한 재료를 포함할 수 있다. 일부 실시예들에서, 후면 콘택트 저항 감소 층(226)은, 입방 cm 당 적어도 1E19, 1E20, 5E20 또는 1E21개의 원자들의 n형 및/또는 p형 도펀트 농도들, 또는 오믹 콘택트를 돕기 위한 일부 다른 적합한 최소 임계 도펀트 농도를 포함하는 것과 같은, 축퇴 도핑된 재료를 포함할 수 있다. 일부 실시예들에서, 후면 콘택트 저항 감소 층(226)은 그 각자의 S/D 영역(224)과 유사한 재료를 포함할 수 있다. 일부 이러한 실시예들에서, 후면 콘택트 저항 감소 층(226)이 사용되는 S/D 영역(들)(224)에 비해, 후면 콘택트 저항 감소 층(226)의 재료 조성은 그 S/D 영역(들)(224)의 재료 조성과 상이할 수 있다. 예를 들어, SiGe S/D 영역의 예시적인 경우에는, 그 SiGe S/D 영역에 대한 후면 콘택트 저항 감소 층은 SiGe를 또한 포함할 수 있지만, SiGe 재료에서 Ge의 백분율이 상대적으로 증가된다. 추가로, InGaAs S/D 영역의 예시적인 경우에는, 그 InGaAs S/D 영역에 대한 후면 콘택트 저항 감소 층 또는 부분은 InGaAs를 또한 포함할 수 있지만, InGaAs 재료에서 In의 백분율이 상대적으로 증가된다. 보다 구체적인 예들을 제공하기 위해, 예시적인 목적들로, 입방 cm 당 3E20개의 B 원자들이 있는 SiGe:B S/D 영역들을 갖는 Si 채널 p-MOS를 포함하는 실시예에서, S/D 영역들에 대한 후면 콘택트 저항 감소 층은, 예를 들어, 입방 cm 당 5E20개의 B 원자들이 있는 SiGe:B 또는 입방 cm 당 5E20개의 B 원자들이 있는 Ge를 포함할 수 있다. 다른 예시적인 경우에, 입방 cm 당 5E20개의 P 원자들이 있는 Si:P S/D 영역들을 갖는 Si 채널 n-MOS를 포함하는 실시예에서, S/D 영역들에 대한 후면 콘택트 저항 감소 층은 입방 cm 당 1E21개의 P 원자들이 있는 Si:P를 포함할 수 있다. 일부 실시예들에서, 후면 콘택트 저항 감소 층(226)은, 자신이 콘택트 저항 감소를 제공하고 있는 S/D 영역들(224)의 도펀트 농도보다 큰 입방 cm 당 적어도 1E17 내지 1E21개의 원자들(예를 들어, 입방 cm 당 적어도 1E20개의 원자들)인 (예를 들어, 임의의 적합한 n형 또는 p형 도펀트들의) 도핑 농도, 또는 본 개시 내용에 비추어 명백할 바와 같은 일부 다른 적합한 상대적 양을 포함할 수 있다.
콘택트 저항 감소 층(226)이 형성된 이후에, 백 엔드 처리는, 도 6의 예시적인 실시예에서 도시되는 바와 같이, 후면 콘택트 층(290)을 형성하는 것을 포함할 수 있다. 후면 콘택트 층 또는 피처(290)는, 예를 들어, 후면 콘택트 저항 감소 층(226)을 형성한 이후 후면 콘택트 트렌치의 나머지에서 후면 콘택트 재료를 퇴적하는 것에 의해 형성될 수 있다. 일부 실시예들에서, 후면 콘택트(290) 형성은, 예를 들어, 실리사이드화(silicidation), 저민화(germinidation), 또는 어닐링 프로세스들을 포함할 수 있다. 후면 콘택트들(290)의 재료는 알루미늄 또는 텅스텐을 포함할 수 있지만, 예를 들어, 은, 니켈-백금, 또는 니켈-알루미늄과 같은, 임의의 적합한 전도성 금속 또는 합금(또는 다른 적합한 전기 전도성 재료)이 사용될 수 있다. 일부 실시예들에서, 후면 콘택트들(290)은, 최종 사용 또는 타겟 애플리케이션에 의존하여, 저항 감소 금속 및 콘택트 플러그 금속, 또는 단지 콘택트 플러그를 포함할 수 있다. 예시적인 콘택트 저항 감소 금속들은 은, 니켈, 알루미늄, 티타늄, 금, 금-게르마늄, 니켈-백금, 또는 니켈-알루미늄, 및/또는 다른 이러한 저항 감소 금속들 또는 합금들을 포함한다. 콘택트 플러그 금속은, 예를 들어, 알루미늄, 은, 니켈, 백금, 티타늄, 또는 텅스텐, 또는 이들의 합금들을 포함할 수 있지만, 최종 사용 또는 타겟 애플리케이션에 의존하여, 임의의 적합하게 전도성인 콘택트 금속 또는 합금이 사용될 수 있다. 일부 실시예들에서는, 원한다면, 소스/드레인 후면 콘택트 영역들에, 접착 층들(예를 들어, 티타늄 질화물) 및/또는 라이너 또는 배리어 층들(예를 들어, 탄탈륨 질화물)과 같은, 추가적인 층들이 존재할 수 있다.
이러한 예시적인 실시예에서, 후면 백 엔드 처리는 ILD 층(480) 및 금속화 층/라인(470)을 형성하는 것을 또한 포함한다. 금속화 층(270)은 임의의 적합한 프로세스들을 사용하여 형성될 수 있고, 예를 들어, 구리 또는 알루미늄과 같은, 임의의 적합한 재료로 형성될 수 있다. 이러한 예시적인 실시예에서는, 도시의 용이함을 위해 하나의 금속 라인/레벨(270)만이 도시되지만; 그러나, 임의의 수의 BBE(backside-back-end) 층들이 형성될 수 있다. 절연체(480)는 임의의 적합한 프로세스들을 사용하여 형성될 수 있고, 예를 들어, 유전체 재료와 같은, 임의의 적합한 재료로 형성될 수 있다. 일부 실시예들에서, 본 개시 내용에 비추어 명백할 바와 같이, 추가적인 및/또는 대안적인 BBE(backside-back-end) 처리가 수행될 수 있다. 일부 실시예들에서, S/D 영역들은, 본 개시 내용에 기초하여 이해될 수 있는 바와 같이, 전면으로부터만, 후면으로부만, 또는 전면 및 후면 양자 모두로부터 콘택트될 수 있다는 점에 주목한다. 일부 실시예들에서, 후면 콘택트 저항 감소 기술들은, 예를 들어, 후면으로부터 트랜지스터 게이트로의 콘택트를 이루면 사용될 수 있다는 점에 또한 주목한다. 일부 이러한 실시예들에서, 후면 저항 감소 기술들은, 예를 들어, S/D 영역들과는 대조적으로, 게이트에 적용될 수 있는 적합한 재료 및 구성들을 포함할 수 있다. 예를 들어, 이러한 저항 감소 기술들은 나노와이어 또는 나노리본 트랜지스터 구성들(예를 들어, GAA(gate-all-around) 트랜지스터 구성들)에 특히 관련될 수 있고, 여기서 채널은 전면 및 후면 양자 모두 상의 게이트에 의해 둘러싸여, 이러한 트랜지스터 구성을 본 명세서에 설명되는 콘택트 저항 감소 기술들 및 원리들에 적합하게 한다.
도 6에서 알 수 있는 바와 같이, 구조체의 능동 디바이스 부분(예를 들어, 채널 영역 및 소스 및 드레인 영역들을 포함하는 부분)은 T7로서 표시되는 두께를 갖는다. 일부 경우들에서, 두께 T7은, 최종 사용 또는 타겟 애플리케이션에 의존하여 200, 100, 50, 또는 25 nm 미만, 또는 임의의 다른 적합한 최대 두께일 수 있다. 본 명세서에 설명되는 MOBS 집적 기술들 및 후면 콘택트 저항 감소 기술들로부터 이점을 얻을 수 있는 다양한 예시적인 트랜지스터 디바이스 지오메트리들은, 이에 제한되는 것은 아니지만, FET들(field-effect transistors), MOSFET들(metal-oxide-semiconductor FETs), TFET들(tunnel-FETs), 평면 트랜지스터 구성들, 듀얼 게이트 트랜지스터 구성들, 핀형 트랜지스터 구성들(예를 들어, 핀-FET, 트라이-게이트), 수직 채널 구성들, 및 나노와이어(또는 나노리본 또는 게이트-올-어라운드) 트랜지스터 구성들을 포함한다는 점을 상기한다. 또한, 이러한 기술들은 p형 트랜지스터 디바이스들(예를 들어, p-MOS 또는 p-TFET) 및/또는 n형 트랜지스터 디바이스들(예를 들어, n-MOS 또는 n-TFET)을 수직으로 집적하는데 사용될 수 있다. 추가로, 이러한 기술들은 CMOS(complementary MOS) 또는 CTFET(complementary TFET) 디바이스들 또는 양자 디바이스들(소수 내지 단일 전자)을 수직으로 집적하는데 사용될 수 있다. 본 명세서에 설명되는 방법(100) 및 집적 기술들 및 구조체들에 대한 다수의 변형들 및 구성들이 본 개시 내용에 비추어 명백할 것이다.
도 7a 내지 도 7m은, 본 개시 내용의 일부 실시예들에 따른, 도 1의 방법(100)을 수행할 때 형성되는 예시적인 IC 구조체들의 사시도들을 도시한다. 본 명세서에 제공된 이전의 관련 설명은 도 7a 내지 도 7m의 예시적인 구조체들에 동등하게 적용될 수 있다. 도 7a는 디바이스 품질 층 상에 리소그래피적으로 패터닝되고 에칭된 하드 마스크 스트립들이 있는 디바이스 품질 층을 도시한다. 본 개시 내용에 기초하여 이해될 수 있는 바와 같이, 디바이스 품질 층은 본 명세서에서 다양하게 설명되는 바와 같이 층(220)과 유사할 수 있다. 따라서, 일부 실시예들에서는, MOBS 집적 스킴에서 사용될 수 있는, 후면 드러냄 목적들을 위한 전사-대-호스트-웨이퍼 집적을 가능하게 하는 다층 기판을 형성하기 위해, 벌크 웨이퍼/기판(예를 들어, 본 명세서에 설명되는 벌크 기판/웨이퍼(200)) 및 하나 이상의 층을 포함하는 전사 웨이퍼 상에 디바이스 품질 층이 형성될 수 있다. 도 7a에서 알 수 있는 바와 같이, 다층 기판은 도시의 용이함을 위해 도시되지 않는다. 그러나, 일부 실시예들에서, 디바이스 품질 층은, 예를 들어, (도 2a 또는 도 2aa에 도시되고 본 명세서에서 다양하게 설명되는 다층 기판들 중 하나와 같은) 임의의 적합한 다층 기판 구성으로 형성될 수 있다. 이러한 예시적인 실시예에서, 디바이스 품질 층은, IV족 및/또는 III-V족 재료와 같은, 임의의 적합한 반도체 재료를 포함할 수 있다. 도시되는 하드 마스크 스트립들은 모두, 이해될 수 있는 바와 같이, 단일 폭 또는 다수의 폭들의 핀들을, 각각, 형성하기 위해, 단일 폭 또는 다수의 폭들일 수 있다. 하드 마스크 스트립들은, 예를 들어, 유전체 재료와 같은, 임의의 적합한 재료를 포함할 수 있다.
이러한 방법은, 실시예에 따라, 도 7b에 도시되는 바와 같이, 디바이스 품질 층으로부터 다수의 핀들을 형성하기 위해 하나 이상의 STR(shallow trench recess) 에칭들(예를 들어, 하나 이상의 습식 및/또는 건식 에칭들)을 수행하는 단계로 계속된다. 또한 도시되는 바와 같이, 핀들은 핀 트렌치들에 의해 분리된다. 핀들 및 핀 트렌치들 모두가 유사한 치수들을 갖지만, 본 개시 내용은 그렇게 제한되도록 의도되는 것은 아니라는 점에 주목한다. 예를 들어, 일부 실시예들에서, 본 개시 내용에 기초하여 이해될 수 있는 바와 같이, 변화하는 높이들(Y 방향에서의 치수) 및 폭들(X 방향에서의 치수)의 핀들, 뿐만 아니라 변화하는 높이들 및 폭들의 핀 트렌치들이 형성될 수 있다. 이러한 방법은 실시예에 따라, 도 7c의 예시적인 구조체를 형성하기 위해 STI(shallow trench isolation) 처리로 계속된다. 이러한 STI는 처리되고, 예를 들어, 본 명세서에서 다양하게 설명되는 STI(230)와 유사한 재료를 포함할 수 있다. 이러한 방법은, 실시예에 따라, 도 7d의 예시적인 구조체를 형성하기 위해 STI 재료를 리세싱하는 단계로 계속된다. STI 재료의 이러한 리세스는 임의의 적합한 기술들을 사용하여 수행될 수 있다. 일부 실시예들에서는, 예를 들어, 단일 핀들 또는 핀들의 그룹들을 추가로 격리(또는 전기적으로 절연)하도록 수직 격리 구조체들이 형성될 수 있다. 예를 들어, 도 7e의 예시적인 구조체에, 이러한 수직 격리 구조체들이 존재하고, 각각의 S/D 영역들이 개별적으로 유지되는 것을 보장하는 것에 의해 하나의 트랜지스터 디바이스의 궁극적인 S/D가 다른(예를 들어, 이웃하는) 트랜지스터 디바이스의 S/D를 단락시키는 것을 방지하도록 포함될 수 있다. 따라서, 이러한 수직 격리 구조체들은 임의의 적합한 기술들을 사용하여 형성될 수 있고, 이들은, 예를 들어, 유전체, 산화물, 질화물, 및/또는 탄화물 재료와 같은, 임의의 적합한 재료를 포함할 수 있다. 수직 격리 구조체들(흑색으로 도시됨)은 반도체 핀들보다 더 높지만(Y 방향에서의 치수), 본 개시 내용은 그렇게 제한되도록 의도되는 것은 아니라는 점에 주목한다. 이러한 방법은 수직 격리 구조체들을 포함하는 후속 IC 구조체들을 도시하는 것을 돕기 위해 도 7e의 예시적인 구조체를 사용하여 계속될 것이다. 그러나, 이러한 수직 격리 구조체들은 일부 실시예들에서 존재할 필요가 없다.
이러한 방법은, 실시예에 따르면, 도 7f의 예시적인 구조체를 형성하기 위한 게이트 스택 처리로 계속된다. 이러한 게이트 스택 처리는, 일부 실시예들에서, 게이트 최초 또는 게이트 최종 프로세스를 포함할 수 있다. 예를 들어, 게이트 최초 프로세스에서, 최종 게이트 스택(예를 들어, 게이트 유전체 및 게이트를 포함함)은 이러한 단계에서 형성될 수 있고, 한편 게이트 최종 프로세스에서, 도 7에 형성되는 게이트 스택은 최종 게이트 스택에 의해 나중에 대체될 더미 게이트 스택일 수 있다. 채널 영역들(게이트 스택 아래의 핀들의 부분들)은 네이티브 기판 재료 또는 대체 재료를 이용할 수 있고, 이들 중 어느 하나는 도핑되지 않거나 (예를 들어, 임의의 적합한 n형 또는 p형 도펀트들로) 도핑될 수 있다는 점에 추가로 주목한다. 대체 재료 채널의 경우에는, 예를 들어, 대체 재료가 블랭킷 퇴적되고 후속하여 핀들로 형성될 수 있거나, 또는 네이티브 핀들이 STI에서 트렌치들로 변환되어 에피택셜로 리필될 수 있다. 이러한 채널 재료는 임의의 적합한 IV족 반도체 재료(예를 들어, Si, Ge, SiGe) 또는 III-V족 반도체 재료(예를 들어, InGaAs, GaAs, InGaSb, InP), 또는 본 개시 내용에 비추어 명백할 바와 같은 임의의 다른 적합한 재료를 포함할 수 있다. n-채널 및 p-채널 트랜지스터들 양자 모두를 포함하는 IC 구조체의 경우에는, 이러한 트랜지스터들 양자 모두에 대한 채널 재료가 동일하거나 또는 상이할 수 있다는 점에 주목한다.
이러한 방법은, 실시예에 따르면, 도 7g의 예시적인 구조체를 형성하기 위해 S/D 처리로 계속된다. 이러한 예시적인 실시예에서, 핀들의 S/D 영역들은, 한 번에 하나의 극성(예를 들어, n형 및 p형 S/D 영역들 중 하나 그리고 다음으로 n형 및 p형 S/D 영역들 중 나머지)에서 수행될 수 있는, 대체 재료의 마스킹, 에칭, 및 퇴적의 프로세스를 통해 대체되었다. 본 명세서에 설명되는 바와 같이, 대체 S/D 영역들은 후면 S/D 수축 트렌치 형성 동안 잘 제어된 에칭 깊이를 갖는 것을 돕기 위해 후면 에칭 정지 층으로 시작될 수 있다. 또한 설명된 바와 같이, 이러한 에칭 정지 층(도 7g의 예시적인 구조체에는 도시되지 않음)은, p형 및/또는 n형 S/D 퇴적을 위한 착수 층으로서 사용될 수 있는, 탄소가 풍부한 Si:P:C 및/또는 SiGe:B:C 재료의 얇은(예를 들어, 1 내지 5 nm) 층을 포함할 수 있다. S/D 처리 동안, 능동 채널 영역은, 예를 들어, 게이트 스택에 의해 보호된다. S/D 영역들은 도 7g에 도시되는 바와 같은 전면 저항 감소 부분들을 또한 각각 포함하고, 이는, 예를 들어, 본 명세서에 다양하게 설명되는 바와 같이 처리되어 전면 저항 감소 층들/부분들(225)과 유사한 재료를 포함할 수 있다. 본 명세서에 설명되는 기술들이 p형 및 n형 디바이스들 양자 모두에 대해 사용될 수 있고, 본 개시 내용에 비추어 명백할 바와 같이, 심지어 상보형(예를 들어, CMOS) 디바이스들에 대해 사용될 수 있다는 점을 보여줄 수 있기 위해, 예시적인 목적들을 위해서만, 더 밝은 S/D 영역들이 n형 또는 n-MOS S/D 영역들로서 라벨링되고, 한편 더 어두운 S/D 영역은 p형 또는 p-MOS S/D 영역들로서 라벨링될 수 있다는 점에 주목한다.
이러한 방법은, 실시예에 따라, 도 7h의 예시적인 구조체에서 도시되는 바와 같이 콘택트들 및/또는 비아들을 형성하는 단계로 계속된다. 일부 실시예들에서, 이러한 처리는 전면 콘택트 절연체를 퇴적하는 것, 구조체를 평탄화/폴리싱하는 것, 콘택트/비아 트렌치들을 형성하는 것, 및 콘택트/비아 재료(예를 들어, 금속 또는 금속 합금 재료)를 퇴적하는 것을 포함할 수 있다. 모든 S/D 영역이 전면(도 7h에 도시되는 바와 같은, 상단)으로부터의 콘택트를 가질 필요는 없다는 점에 주목한다. 비아들 중 일부는, 예를 들어, 디바이스 층을 통한 인터커넥트들을 허용하기 위해 구조체의 후면까지 통하는 것과 같이, 매우 깊게 이루어진다는 점에 또한 주목한다. 이러한 방법은, 일부 실시예들에서, 하나 이상의 금속화 층을 형성하기 위한 백 엔드 금속화 처리로 계속된다. 전사 웨이퍼가 원하는 구조로 처리된 이후에, (하나 이상의 트랜지스터 디바이스를 포함하므로, 디바이스 웨이퍼라고 지칭될 수 있는) 그 전사 웨이퍼는, 본 명세서에서 다양하게 설명되는 바와 같이, 반전되어 호스트(또는 캐리어) 웨이퍼에 접합될 수 있다. 반전 및 접합이 수행된 이후의 결과적인 구조체가 도 7i에 도시되고, 여기서 호스트 웨이퍼의 기판과 트랜지스터 디바이스 레벨 사이에 금속화의 하나 이상의 층(이러한 예시적인 실시예에서는, 구체적으로 2개)이 존재한다.
이러한 방법은, 실시예에 따라, 도 7j의 예시적인 구조체를 형성하기 위해 후면 드러냄을 수행하는 단계, 후면 콘택트 절연체를 퇴적하는 단계, 후면 콘택트 트렌치들을 형성하는 단계로 계속된다. 일부 실시예들에서, 후면 드러냄 처리는, 본 명세서에서 다양하게 설명되는 바와 같이, 그라인딩, 에칭, 및/또는 CMP를 통해서와 같이, 임의의 적합한 기술들을 사용하여 수행될 수 있다. 후면 드러냄이, 예를 들어, 얕은 트렌치 격리 층을 도달한 이후에, 예를 들어, 임의의 적합한 유전체 재료를 포함할 수 있는, 후면 콘택트 절연체 층이 퇴적될 수 있다. 다음으로, 하나 이상의 습식 및/또는 건식 에칭 프로세스와 같은, 임의의 적합한 기술들을 사용하여, 후면 콘택트 트렌치들이, 도 7j에 도시되는 바와 같이, 형성될 수 있다. 후면 에칭 정지 층의 포함은, 예를 들어, 트렌치 처리가 적절한 레벨에서 정지하도록 허용하는 것에 의해 후면 콘택트 트렌치들을 형성하는 것을 도울 수 있다는 점을 상기한다. 깊은 비아들은, 이들이 트랜지스터 디바이스들 아래의(예를 들어, 트랜지스터들의 전면 상의) 금속화 층들까지 콘택트를 이루는데 사용될 수 있기 때문에, 표시된다는 점에 주목한다.
일부 실시예들에서, (예를 들어, p-MOS에 대한) p 영역들 및 (예를 들어, n-MOS에 대한) n 영역들은, 예를 들어, 동일한 후면 콘택트 트렌치에 위치될 수 있다. 일부 이러한 실시예들에서는, 후면 콘택트 저항 감소 처리가 올바른 극성에서 발생하는 것을 보장하기 위해 마스킹이 사용될 수 있다. 예를 들어, 도 7k에 도시되는 바와 같이, 후면 콘택트 트렌치들에서의 p-MOS S/D는 하드 마스크 재료를 사용하여 마스크 오프되었고, 이는 임의의 적합한 기술들을 사용하여 형성될 수 있고, 예를 들어, 임의의 적합한 유전체 재료를 포함할 수 있다. p-MOS S/D가 마스크 오프된 이후에, n-MOS S/D에 대한 후면 콘택트 저항 감소 층은 도 7k에 도시되는 바와 같이 퇴적되었고, 이는, 예를 들어, 본 명세서에 다양하게 설명되는 바와 같이, 처리될 수 있고 후면 저항 감소 층(226)과 유사한 재료를 포함할 수 있다. 예를 들어, 후면 저항 감소 층이 n-MOS S/D에 대한 것이므로, 도 7k의 예시적인 구조체에서, 이는, 예를 들어, n형 S/D 영역들에 대한 오믹 콘택트를 촉진하기 위해 매우 고도로(예를 들어, 입방 cm 당 5E20개의 원자보다 크게) n형 도핑된 재료를 포함할 수 있다. 이러한 프로세스는, 예를 들어, 그 영역들 위의 하드 마스크를 제거하고 n-MOS S/D 위에 하드 마스크를 형성하여 도 7l의 예시적인 구조체를 형성하는 것에 의해 p-MOS S/D에 대한 후면 저항 감소 층에 대해 반복될 수 있다. n-MOS S/D가 마스크 오프된 이후, p-MOS S/D에 대한 후면 저항 감소 층은 도 7l에 도시되는 바와 같이 퇴적되었고, 이는, 예를 들어, 본 명세서에 다양하게 설명되는 바와 같이 처리될 수 있고 후면 저항 감소 층(226)과 유사한 재료를 포함할 수 있다. 예를 들어, 후면 저항 감소 층이 p-MOS S/D에 대한 것이므로, 도 7l의 예시적인 구조체에서, 이는, 예를 들어, p형 S/D 영역들에 대한 오믹 콘택트를 촉진하기 위해 매우 고도로(예를 들어, 입방 cm 당 5E20개의 원자보다 크게) p형 도핑된 재료를 포함할 수 있다.
이러한 방법은, 실시예에 따라, 도 7m의 예시적인 구조체를 형성하기 위해, 도 7l의 예시적인 IC 구조체로부터 하드 마스크를 제거하는 단계, 및 후면 콘택트 트렌치 위치들에서 후면 콘택트들을 형성하는 단계로 계속된다. 일부 이러한 실시예들에서, 후면 콘택트들은, 예를 들어, 본 명세서에 다양하게 설명되는 바와 같이, 처리될 수 있고 후면 콘택트(290)와 유사한 재료를 포함할 수 있다. 예를 들어, 트렌치들은, 일부 실시예들에서, 실리사이드/게르마늄화물(silicide/germanide) 및 선택적 확산 배리어를 사용하여 금속 또는 금속 합금으로 채워질 수 있다. 콘택트들은 전면 및 후면 양자 모두로부터 동일한 S/D까지 이루어질 수 있지만, 일부 실시예들에서는, 콘택트들이 이 중 하나 또는 나머지로부터 이루어진다는 점에 주목한다. 다음으로 (BBE 처리라고 지칭될 수 있는) 후면 백 엔드 처리는 원하는 대로 많은 금속화 층들/라인들을 형성하는 것을 포함할 수 있다. 본 개시 내용에 비추어 다수의 변형들 및 구성들이 명백할 것이다.
예시적인 시스템
도 8은, 예시적인 실시예에 따른, 본 명세서에 개시되는 기술들을 사용하여 형성되는 집적 회로 구조체들 또는 디바이스들로 구현되는 컴퓨팅 시스템(1000)을 도시한다. 알 수 있는 바와 같이, 컴퓨팅 시스템(1000)은 마더보드(1002)를 수용한다. 마더보드(1002)는, 이에 제한되는 것은 아니지만, 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하는, 다수의 컴포넌트를 포함할 수 있고, 이들 각각은 물리적으로 그리고 전기적으로 마더보드(1002)에 연결되거나, 그렇지 않으면 그 내부에 집적될 수 있다. 인식될 수 있는 바와 같이, 마더보드(1002)는, 예를 들어, 시스템(1000)의 메인 보드든지, 메인 보드 상에 탑재되는 도터보드든지, 또는 유일한 보드든지 등에 관계없이, 임의의 인쇄 회로 보드일 수 있다.
그 애플리케이션들에 의존하여, 컴퓨팅 시스템(1000)은 마더보드(1002)에 물리적으로 또는 전기적으로 결합될 수 있거나 그렇지 않을 수 있는 하나 이상의 다른 컴포넌트를 포함할 수 있다. 이러한 다른 컴포넌트들은, 이에 제한되는 것은 아니지만, 휘발성 메모리(예를 들어, DRAM), 비-휘발성 메모리(예를 들어, ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 저장 디바이스를 포함할 수 있다. 컴퓨팅 시스템(1000)에 포함되는 컴포넌트들 중 임의의 것은 예시적인 실시예에 따라 개시되는 기술들을 사용하여 형성되는 하나 이상의 집적 회로 구조체 또는 디바이스를 포함할 수 있다. 일부 실시예들에서는, 다수의 기능들이 하나 이상의 칩에 집적될 수 있다(예를 들어, 통신 칩(1006)이 프로세서(1004)의 일부이거나 그렇지 않으면 이로 집적될 수 있다는 점에 주목한다).
통신 칩(1006)은 컴퓨팅 시스템(1000)으로 및 이로부터 데이터를 전송하기 위한 무선 통신을 가능하게 한다. "무선(wireless)"이라는 용어 및 그 파생어는, 비-고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 사용을 통해 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이러한 용어는, 일부 실시예들에서는 그렇지 않을 수도 있지만, 관련된 디바이스들이 배선을 전혀 포함하지 않는다는 것을 암시하는 것은 아니다. 통신 칩(1006)은 이에 제한되는 것은 아니지만 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, 이들의 파생물들 뿐만 아니라, 3G, 4G, 5G 이상으로서 지정되는 임의의 다른 무선 프로토콜들을 포함하는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 시스템(1000)은 복수의 통신 칩들(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 Bluetooth와 같은 단거리 무선 통신에 전용될 수 있고, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키징되는 집적 회로 다이를 포함한다. 일부 실시예들에서, 프로세서의 집적 회로 다이는, 본 명세서에서 다양하게 설명되는 바와 같이, 개시되는 기술들을 사용하여 형성되는 하나 이상의 집적 회로 구조체 또는 디바이스로 구현되는 온보드 회로를 포함한다. "프로세서(processor)"라는 용어는, 예를 들어, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 해당 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(1006) 또한 통신 칩(1006) 내에 패키징되는 집적 회로 다이를 포함할 수 있다. 일부 이러한 예시적인 실시예들에 따르면, 통신 칩의 집적 회로 다이는 본 명세서에서 다양하게 설명되는 바와 같은 개시되는 기술들을 사용하여 형성되는 하나 이상의 집적 회로 구조체 또는 디바이스를 포함한다. 본 개시 내용에 비추어 이해될 바와 같이, 멀티-표준 무선 능력이 (예를 들어, 임의의 칩들(1006)의 기능성이 별도의 통신 칩들을 갖기 보다는, 프로세서(1004)에 집적되는 경우) 프로세서(1004)에 직접 집적될 수 있다는 점에 주목한다. 프로세서(1004)가 이러한 무선 능력을 갖는 칩 셋일 수 있다는 점에 추가로 주목한다. 요컨대, 임의의 수의 프로세서(1004) 및/또는 통신 칩들(1006)이 사용될 수 있다. 마찬가지로, 임의의 하나의 칩 또는 칩셋이 그것에 집적되는 다수의 기능들을 가질 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(1000)는 랩톱, 넷북, 노트북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라-모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 디지털 비디오 레코더, 또는 데이터를 처리하거나 또는, 본 명세서에서 다양하게 설명되는 바와 같이, 개시되는 기술들을 사용하여 형성되는 하나 이상의 집적 회로 구조체 및 디바이스를 이용하는 임의의 다른 전자 디바이스일 수 있다.
추가의 예시적인 실시예들
다음의 예들은 추가의 실시예들에 관련되고, 이들로부터 다수의 치환들 및 구성들이 명백할 것이다.
예 1은 IC(integrated circuit)로서, 기판; 기판 위에 있고 단결정 반도체 재료의 층을 포함하는 트랜지스터; 트랜지스터 아래의 그리고 트랜지스터와 기판 사이의 적어도 하나의 금속화 층; 및 트랜지스터 위의 적어도 하나의 금속화 층을 포함한다. 트랜지스터는, 게이트; 게이트 위의 채널; 채널에 인접하는 S/D(source and drain) 영역들- 소스 영역은 제1 도펀트 농도를 포함하고, 드레인 영역은 제2 도펀트 농도를 포함함 -; S/D 영역들 중 적어도 하나 위의 콘택트 층; 및 콘택트 층과 S/D 영역들 중 적어도 하나 사이의 콘택트 저항 감소 층- 콘택트 저항 감소 층은 제1 및 제2 도펀트 농도들 각각보다 농도가 더 큰 입방 cm(centimeter) 당 적어도 1E20개의 원자들인 제3 도펀트 농도를 포함함 -을 포함한다.
예 2는 예 1의 주제를 포함하고, 단결정 반도체 재료의 층은 제곱 cm 당 1E8개 미만의 변위 또는 입자 경계 결함들을 포함한다.
예 3은 예 1 및 예 2 중 어느 하나의 주제를 포함하고, 단결정 반도체 재료의 층은 IV족 반도체 재료 및 III-V족 반도체 재료 중 적어도 하나를 포함한다.
예 4는 예 1 내지 예 3 중 어느 하나의 주제를 포함하고, 트랜지스터는 게이트와 채널 사이의 게이트 유전체 층을 추가로 포함한다.
예 5는 예 1 내지 예 4 중 어느 하나의 주제를 포함하고, S/D 영역들은 n형 및 p형 도펀트들 중 하나를 포함한다.
예 6은 예 1 내지 예 5 중 어느 하나의 주제를 포함하고, 제1 및 제2 도펀트 농도들은 대략 입방 cm 당 5E20개의 원자들 이하이다.
예 7은 예 1 내지 예 6 중 어느 하나의 주제를 포함하고, 콘택트 층은 금속 및 금속 합금 재료 중 하나를 포함한다.
예 8은 예 1 내지 예 7 중 어느 하나의 주제를 포함하고, 콘택트 저항 감소 층은 IV족 반도체 재료 및 III-V족 반도체 재료 중 적어도 하나를 포함한다.
예 9는 예 1 내지 예 8 중 어느 하나의 주제를 포함하고, 콘택트 저항 감소 층은 S/D 영역들에 포함되는 복합 재료를 포함하지만, 복합 재료의 적어도 하나의 구성 요소의 농도가 더 크다.
예 10은 예 1 내지 예 9 중 어느 하나의 주제를 포함하고, 콘택트 저항 감소 층은 n형 및 p형 도펀트들 중 하나를 포함한다.
예 11은 예 1 내지 예 10 중 어느 하나의 주제를 포함하고, 제3 도펀트 농도는 대략 입방 cm 당 5E20개의 원자들 이상이다.
예 12는 예 1 내지 예 11 중 어느 하나의 주제를 포함하고, 제3 도펀트 농도는 제1 및 제2 도펀트 농도들 각각보다 농도가 더 큰 입방 cm 당 적어도 3E20개의 원자들이다.
예 13은 예 1 내지 예 12 중 어느 하나의 주제를 포함하고, 콘택트 저항 감소 층과 S/D 영역들 중 적어도 하나 사이의 탄소 도핑된 층을 추가로 포함한다.
예 14는 예 1 내지 예 13 중 어느 하나의 주제를 포함하고, 트랜지스터는 평면 구성, 핀형 구성, 및 나노와이어 구성 중 하나를 포함한다.
예 15는 예 1 내지 예 14 중 어느 하나의 주제를 포함하고, 트랜지스터는 p-MOS(p-channel metal-oxide-semiconductor field-effect transistor) 및 n-MOS(n-channel metal-oxide-semiconductor field-effect transistor) 중 하나이다.
예 16은 예 1 내지 예 15 중 어느 하나의 주제를 포함하는 CMOS(complementary metal-oxide-semiconductor) 디바이스이다.
예 17은 예 1 내지 예 16 중 어느 하나의 주제를 포함하는 컴퓨팅 시스템이다.
예 18은 IC(integrated circuit)로서, 기판; 기판 위의 복수의 트랜지스터들; 복수의 트랜지스터들 아래의 그리고 복수의 트랜지스터들과 기판 사이의 적어도 하나의 금속화 층; 및 복수의 트랜지스터들 위의 적어도 하나의 금속화 층을 포함한다. 복수의 트랜지스터들의 각각의 트랜지스터는, 게이트; 게이트 위의 채널; 채널에 인접하는 S/D(source and drain) 영역들- 소스 영역은 제1 도펀트 농도를 포함하고, 드레인 영역은 제2 도펀트 농도를 포함함 -; 각각의 S/D 영역 위 및 아래 중 적어도 하나의 콘택트 층; 각각의 콘택트 층과 각각의 S/D 영역 사이의 콘택트 저항 감소 층- 콘택트 저항 감소 층은 제1 및 제2 도펀트 농도들 각각보다 농도가 더 큰 입방 cm(centimeter) 당 적어도 1E19개의 원자들인 제3 도펀트 농도를 포함함 -을 포함한다.
예 19는 예 18의 주제를 포함하고, 복수의 트랜지스터들 중 적어도 하나는 n-채널 트랜지스터이고, 복수의 트랜지스터들 중 적어도 하나는 p-채널 트랜지스터이다.
예 20은 예 18 및 예 19 중 어느 하나의 주제를 포함하고, 적어도 하나의 S/D 영역 위 및 아래 양자 모두에 콘택트 층이 있다.
예 21은 예 18 내지 예 20 중 어느 하나의 주제를 포함하고, 채널은 IV족 반도체 재료 및 III-V족 반도체 재료 중 적어도 하나를 포함한다.
예 22는 예 18 내지 예 21 중 어느 하나의 주제를 포함하고, 각각의 트랜지스터는 게이트와 채널 사이의 게이트 유전체 층을 추가로 포함한다.
예 23은 예 18 내지 예 22 중 어느 하나의 주제를 포함하고, 각각의 S/D 영역은 n형 및 p형 도펀트들 중 하나를 포함한다.
예 24는 예 18 내지 예 23 중 어느 하나의 주제를 포함하고, 제1 및 제2 도펀트 농도들은 대략 입방 cm 당 5E20개의 원자들 이하이다.
예 25는 예 18 내지 예 24 중 어느 하나의 주제를 포함하고, 각각의 콘택트 층은 금속 및 금속 합금 재료 중 하나를 포함한다.
예 26은 예 18 내지 예 25 중 어느 하나의 주제를 포함하고, 각각의 콘택트 저항 감소 층은 IV족 반도체 재료 및 III-V족 반도체 재료 중 적어도 하나를 포함한다.
예 27은 예 18 내지 예 26 중 어느 하나의 주제를 포함하고, 적어도 하나의 콘택트 저항 감소 층은 대응하는 S/D 영역들에 포함되는 복합 재료를 포함하지만, 복합 재료의 적어도 하나의 구성 요소의 농도가 더 크다.
예 28은 예 18 내지 예 27 중 어느 하나의 주제를 포함하고, 각각의 콘택트 저항 감소 층은 n형 및 p형 도펀트들 중 하나를 포함한다.
예 29는 예 18 내지 예 28 중 어느 하나의 주제를 포함하고, 제3 도펀트 농도는 대략 입방 cm 당 5E20개의 원자들 이상이다.
예 30은 예 18 내지 예 29 중 어느 하나의 주제를 포함하고, 제3 도펀트 농도는 제1 및 제2 도펀트 농도들 각각보다 농도가 더 큰 입방 cm 당 적어도 3E20개의 원자들이다.
예 31은 예 18 내지 예 30 중 어느 하나의 주제를 포함하고, 적어도 하나의 콘택트 저항 감소 층과 대응하는 S/D 영역들 사이의 탄소 도핑된 층을 추가로 포함한다.
예 32는 예 18 내지 예 31 중 어느 하나의 주제를 포함하고, 각각의 트랜지스터는 평면 구성, 핀형 구성, 및 나노와이어 구성 중 하나를 포함한다.
예 33은 예 1 내지 예 14 중 어느 하나의 주제를 포함하고, 각각의 트랜지스터는 p-MOS(p-channel metal-oxide-semiconductor field-effect transistor) 및 n-MOS(n-channel metal-oxide-semiconductor field-effect transistor) 중 하나이다.
예 34은 예 18 내지 예 33 중 어느 하나의 주제를 포함하는 CMOS(complementary metal-oxide-semiconductor) 디바이스이다.
예 35는 예 18 내지 예 34 중 어느 하나의 주제를 포함하는 컴퓨팅 시스템이다.
예 36은 집적 회로를 형성하는 방법으로서, 이러한 방법은 제1 기판을 제공하는 단계; 제1 기판 상에 희생 층을 퇴적하는 단계; 희생 층 상에 단결정 반도체 재료 층을 형성하는 단계; 반도체 재료 층을 포함하는 트랜지스터를 형성하는 단계- 트랜지스터는 게이트, 게이트 아래의 채널, 및 채널에 인접하는 S/D(source and drain) 영역들을 포함함 -; 제1 트랜지스터의 금속화 층을 제2 기판의 금속화 층에 접합하는 단계; 희생 층을 제거하여 제1 트랜지스터로부터 제1 기판을 제거하는 단계; 콘택트 트렌치들을 형성하여 제2 기판에 대향하는 S/D 영역들의 사이드에 액세스하는 단계; 제2 기판에 대향하는 S/D 영역들의 사이드 상에 콘택트 저항 감소 층을 형성하는 단계- 콘택트 저항 감소 층은 S/D 영역들 중 어느 하나의 도펀트 농도들보다 농도가 더 큰 입방 cm(centimeter) 당 적어도 1E20개의 원자들인 도펀트 농도를 포함함 -; 콘택트 트렌치들에 콘택트 층을 형성하는 단계를 포함한다.
예 37은 예 36의 주제를 포함하고, 희생 층은 에칭 정지 층이고, 희생 층을 적어도 부분적으로 제거하는 단계는, 제1 기판 재료의 나머지를 제거하는데 사용되는 에칭 및 폴리싱 프로세스 중 적어도 하나가 뒤따르는, 제1 기판을 에칭 정지 층 근처까지 그라인딩하는 단계를 포함한다.
예 38은 예 36의 주제를 포함하고, 희생 층은 고속 에칭 층이고, 희생 층을 적어도 부분적으로 제거하는 단계는 제1 기판의 리프트오프를 허용하는 고속 에칭 층의 측방향 에칭을 포함한다.
예 39는 예 36의 주제를 포함하고, 희생 층은 고속 에칭 층 및 에칭 정지 층을 포함하는 다층 스택이고, 희생 층을 적어도 부분적으로 제거하는 단계는, 에칭 정지 층을 적어도 부분적으로 제거하는데 사용되는 에칭 및 폴리싱 프로세스 중 적어도 하나가 뒤따르는, 제1 기판의 리프트오프를 허용하는 고속 에칭 층의 측방향 에칭을 포함한다.
예 40은 예 36 내지 예 39 중 어느 하나의 주제를 포함하고, 콘택트 저항 감소 층은 S/D 영역들에 포함되는 복합 재료를 포함하지만, 복합 재료의 적어도 하나의 구성 요소의 농도가 더 크다.
예 41은 예 36 내지 예 40 중 어느 하나의 주제를 포함하고, 콘택트 저항 감소 층은 n형 및 p형 도펀트들 중 하나를 포함한다.
예 42는 예 36 내지 예 41 중 어느 하나의 주제를 포함하고, 콘택트 저항 감소 층은 대략 입방 cm 당 5E20개의 원자들 이상의 도펀트 농도를 포함한다.
예시적인 실시예들의 전술한 설명은 예시 및 설명의 목적들로 제시되어 있다. 이는 총망라한 것으로도 본 개시 내용을 개시되는 정확한 형태들로 제한하는 것으로도 의도되는 것이 아니다. 본 개시 내용에 비추어 많은 수정들 및 변형들이 가능하다. 본 개시 내용의 범위는 이러한 상세한 설명에 의해서가 아니라 오히려 본 명세서에 첨부되는 청구항들에 의해 제한되는 것으로 의도된다. 본 출원에 대한 우선권을 주장하는 미래의 출원되는 출원들은 상이한 방식으로 개시되는 주제를 청구할 수 있고, 본 명세서에서 다양하게 개시되거나 또는 다른 방식으로 보여지는 하나 이상의 제한 중 임의의 세트를 일반적으로 포함할 수 있다.

Claims (25)

  1. IC(integrated circuit)로서,
    기판;
    상기 기판 위에 있고 단결정 반도체 재료의 층을 포함하는 트랜지스터;
    상기 트랜지스터 아래의 그리고 상기 트랜지스터와 상기 기판 사이의 적어도 하나의 금속화 층; 및
    상기 트랜지스터 위의 적어도 하나의 금속화 층
    을 포함하고,
    상기 트랜지스터는,
    게이트;
    상기 게이트 위의 채널;
    상기 채널에 인접하는 소스 및 드레인(S/D) 영역들 - 상기 소스 영역은 제1 도펀트 농도를 포함하고, 상기 드레인 영역은 제2 도펀트 농도를 포함함 -;
    상기 S/D 영역들 중 적어도 하나 상에 그리고 그 위에(on and above) 형성된 콘택트 저항 감소 층 - 상기 콘택트 저항 감소 층은 상기 제1 및 상기 제2 도펀트 농도들 각각보다 농도가 더 큰 입방 cm(centimeter) 당 적어도 1E20개의 원자들인 제3 도펀트 농도를 포함함 -;
    상기 S/D 영역들 중 적어도 하나의 상기 콘택트 저항 감소 층 상에 그리고 그 위에 형성된 제1 콘택트 층; 및
    상기 S/D 영역들 중 적어도 하나에 대한 금속 콘택트로서, 상기 S/D 영역들 중 적어도 하나 아래에 있는 상기 금속 콘택트를 포함하는, IC.
  2. 제1항에 있어서,
    상기 단결정 반도체 재료의 층은 제곱 cm 당 1E8개 미만의 변위 또는 입자 경계 결함들을 포함하는 IC.
  3. 제1항에 있어서,
    상기 단결정 반도체 재료의 층은 IV족 반도체 재료 및 III-V족 반도체 재료 중 적어도 하나를 포함하는 IC.
  4. 제1항에 있어서,
    상기 트랜지스터는 상기 게이트와 상기 채널 사이의 게이트 유전체 층을 추가로 포함하는 IC.
  5. 제1항에 있어서,
    상기 S/D 영역들은 n형 및 p형 도펀트들 중 하나를 포함하는 IC.
  6. 제1항에 있어서,
    상기 제1 및 상기 제2 도펀트 농도들은 입방 cm 당 5E20개의 원자들 이하인 IC.
  7. 제1항에 있어서,
    상기 콘택트 층은 금속 및 금속 합금 재료 중 하나를 포함하는 IC.
  8. 제1항에 있어서,
    상기 콘택트 저항 감소 층은 IV족 반도체 재료 및 III-V족 반도체 재료 중 적어도 하나를 포함하는 IC.
  9. 제 1 항에 있어서,
    상기 콘택트 저항 감소 층은 상기 S/D 영역들에 포함되는 재료와 유사한 성분의 조성을 갖되, 상기 S/D 영역들에 포함되는 상기 재료의 성분의 조성에 비해 적어도 하나의 구성 성분의 농도가 더 큰 재료로부터 형성되는 IC.
  10. 제1항에 있어서,
    상기 콘택트 저항 감소 층은 n형 및 p형 도펀트들 중 하나를 포함하는 IC.
  11. 제1항에 있어서,
    상기 제3 도펀트 농도는 입방 cm 당 5E20개의 원자들 이상인 IC.
  12. 제1항에 있어서,
    상기 제3 도펀트 농도는 상기 제1 및 상기 제2 도펀트 농도들 각각보다 농도가 더 큰 입방 cm 당 적어도 3E20개의 원자들인 IC.
  13. 제1항에 있어서,
    상기 콘택트 저항 감소 층과 상기 S/D 영역들 중 적어도 하나 사이의 탄소 도핑된 층을 추가로 포함하는 IC.
  14. 제1항에 있어서,
    상기 트랜지스터는 평면 구성, 핀형 구성, 및 나노와이어 구성 중 하나를 포함하는 IC.
  15. 제1항에 있어서,
    상기 트랜지스터는 p-MOS(p-channel metal-oxide-semiconductor field-effect transistor) 및 n-MOS(n-channel metal-oxide-semiconductor field-effect transistor) 중 하나인 IC.
  16. 제1항 내지 제15 항 중 어느 한 항의 트랜지스터를 포함하는 CMOS(complementary metal-oxide-semiconductor) 디바이스.
  17. 제1항 내지 제15 항 중 어느 한 항의 IC를 포함하는 컴퓨팅 시스템.
  18. IC(integrated circuit)로서,
    기판;
    상기 기판 위의 복수의 트랜지스터들;
    상기 복수의 트랜지스터들 아래의 그리고 상기 복수의 트랜지스터들과 상기 기판 사이의 적어도 하나의 금속화 층; 및
    상기 복수의 트랜지스터들 위의 적어도 하나의 금속화 층
    을 포함하고,
    각각의 트랜지스터는,
    게이트;
    상기 게이트 위의 채널;
    상기 채널에 인접하는 소스 및 드레인(S/D) 영역들 - 상기 소스 영역은 제1 도펀트 농도를 포함하고, 상기 드레인 영역은 제2 도펀트 농도를 포함함 -;
    각각의 S/D 영역 상에 그리고 그 위에 형성된 콘택트 저항 감소 층 - 상기 콘택트 저항 감소 층은 상기 제1 및 상기 제2 도펀트 농도들 각각보다 농도가 더 큰 입방 cm(centimeter) 당 적어도 1E19개의 원자들인 제3 도펀트 농도를 포함함 -;
    상기 각각의 S/D 영역의 상기 콘택트 저항 감소 층 상에 그리고 그 위에 형성된 제1 콘택트 층; 및
    상기 각각의 S/D 영역에 대한 금속 콘택트로서, 상기 각각의 S/D 영역 아래에 있는 상기 금속 콘택트를 포함하는, IC.
  19. 제18항에 있어서,
    상기 복수의 트랜지스터들 중 적어도 하나는 n-채널 트랜지스터이고, 상기 복수의 트랜지스터들 중 적어도 하나는 p-채널 트랜지스터인 IC.
  20. 제18항에 있어서,
    적어도 하나의 S/D 영역 위 및 아래 양자 모두에 콘택트 층이 있는 IC.
  21. 제18항 내지 제20 항 중 어느 한 항에 있어서,
    적어도 하나의 콘택트 저항 감소 층과 대응하는 S/D 영역들 사이의 탄소 도핑된 층을 추가로 포함하는 IC.
  22. 집적 회로를 형성하는 방법으로서,
    제1 기판을 제공하는 단계;
    상기 제1 기판 상에 희생 층을 퇴적하는 단계;
    상기 희생 층 상에 단결정 반도체 재료 층을 형성하는 단계;
    상기 반도체 재료 층을 포함하는 트랜지스터를 형성하는 단계 - 상기 트랜지스터는 게이트, 상기 게이트 아래의 채널, 및 상기 채널에 인접하는 소스 및 드레인(S/D) 영역들을 포함함 -;
    제1 콘택트 트렌치들을 형성하여 상기 제1 기판에 대향하는 상기 S/D 영역들의 사이드에 액세스하는 단계;
    상기 제1 콘택트 트렌치들에 제1 콘택트 층을 형성하는 단계;
    상기 제1 콘택트 층 상에 제1 금속화 층을 형성하는 단계;
    제2 금속화 층을 포함하는 제2 기판을 제공하는 단계;
    상기 제1 금속화 층을 상기 제2 기판의 상기 제2 금속화 층에 결합하는 단계;　
    상기 희생 층을 제거하여 상기 트랜지스터로부터 상기 제1 기판을 제거하는 단계;
    제2 콘택트 트렌치들을 형성하여 상기 제2 기판에 대향하는 상기 S/D 영역들의 사이드에 액세스하는 단계;
    상기 제2 기판에 대향하는 상기 S/D 영역들의 사이드 상에 콘택트 저항 감소 층을 형성하는 단계 - 상기 콘택트 저항 감소 층은 상기 S/D 영역들 중 어느 하나의 도펀트 농도들보다 농도가 더 큰 입방 cm(centimeter) 당 적어도 1E20개의 원자들인 도펀트 농도를 포함함 -; 및
    상기 제2 콘택트 트렌치들에 제2 콘택트 층을 형성하는 단계
    를 포함하는 방법.
  23. 제22항에 있어서,
    상기 희생 층은 에칭 정지 층이고, 상기 희생 층을 적어도 부분적으로 제거하는 것은, 상기 제1 기판의 나머지를 제거하는데 사용되는 에칭 및 폴리싱 프로세스 중 적어도 하나가 뒤따르는, 상기 제1 기판을 상기 에칭 정지 층 근처까지 그라인딩하는 단계를 포함하는 방법.
  24. 제22항에 있어서,
    상기 희생 층은 고속 에칭 층이고, 상기 희생 층을 적어도 부분적으로 제거하는 단계는 상기 제1 기판의 리프트오프를 허용하는 상기 고속 에칭 층의 측방향 에칭을 포함하는 방법.
  25. 제22항에 있어서,
    상기 희생 층은 고속 에칭 층 및 에칭 정지 층을 포함하는 다층 스택이고, 상기 희생 층을 적어도 부분적으로 제거하는 단계는, 상기 에칭 정지 층을 적어도 부분적으로 제거하는데 사용되는 에칭 및 폴리싱 프로세스 중 적어도 하나가 뒤따르는, 상기 제1 기판의 리프트오프를 허용하는 상기 고속 에칭 층의 측방향 에칭을 포함하는 방법.
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