TW201817011A - 用於帶有雙面金屬化之半導體裝置的背面接觸電阻降低之技術 - Google Patents

用於帶有雙面金屬化之半導體裝置的背面接觸電阻降低之技術 Download PDF

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Abstract

揭示用於帶有雙面金屬化(MOBS)之半導體裝置的背面接觸電阻降低之技術。在一些具體例中，本案說明的該等技術提供恢復低接觸電阻的方法，藉此減少或消除降解電晶體性能的寄生外部電阻，否則將存在背面接觸。在一些具體例中，該等技術包括在背面接觸溝槽中添加非常高摻雜的晶體半導體材料的磊晶沉積，以提供增強的歐姆接觸性質。在一些情況下，背面源極/汲極(S/D)蝕刻停止層可形成在轉移晶圓上的一或多個電晶體(在前面處理期間)的替換S/D區域下方，使得當背面接觸溝槽形成時，在消耗部分或全部的S/D材料之前，背面S/D蝕刻停止層可有助於停止背面接觸蝕刻製程。可說明及/或揭示其他具體例。

Description

用於帶有雙面金屬化之半導體裝置的背面接觸電阻降低之技術
本發明係有關於用於帶有雙面金屬化之半導體裝置的背面接觸電阻降低之技術。
發明背景 半導體裝置為利用，例如矽、鍺和砷化鎵的半導體材料的電子性質的電子組件。場效電晶體(FET)為包括閘極、源極、和汲極三個端子的半導體裝置。FET使用由閘極施加一電場控制一通道的導電性，電荷載子(譬如，電子或電洞)經由該通道從源極流至汲極。在該電荷載子為電子的情況下，該FET稱為n-通道裝置，在該電荷載子為電洞的情況下，該FET稱為p-通道裝置。一些FETs具有稱為本體或基材的第四端子，該第四端子可用於偏置該電晶體。此外，金屬氧化半導體FETs (MOSFETs)包括在閘極和通道之間的閘極介電層。FinFET為建構在半導體材料的一薄帶(通常稱為鰭片)周圍的MOSET電晶體。該FinFET裝置的導電通道位於與閘極介電質相鄰的鰭片的外部部分。明確地說，電流沿著/在鰭片的兩側壁內(垂直於基材表面的側面)以及沿著鰭片的頂部(平行於基材表面的側面)運行。因為此類構形的導電通道基本上位於沿著鰭片的三個不同的外部、平面區域，所以此類FinFET設計有時稱為三閘極電晶體。FinFET構形的其他類型亦為可行，例如所謂的雙閘極FinFETs，其中該導電通道主要僅沿著鰭片的兩個側壁(並非沿著鰭片的頂部)。奈米線電晶體(有時稱為全繞式閘極或奈米帶電晶體)係構形成類似以鰭片為主的電晶體，但並非閘極在鰭片通道區域的三個部分上(於是，有三個有效的閘極)，而是使用一或多個奈米線並且閘極材料大致上圍繞各個奈米線。
積體電路(IC)的製造主要包括兩部分：前端或製程前端(FEOL)以及後端或製程後端(BEOL)。前端或FEOL為形成個別的半導體裝置的IC製造的第一部分，包括直到金屬互連層的沉積的全部製程。後端或BEOL，不要與後端的晶片製造混淆，其為個別的半導體裝置與金屬線互連的IC製造的第二部分。BEOL可取決於目標應用或最終用途包括任何數目的金屬化層。
依據本發明之一實施例，係特地提出一種積體電路(IC)，其包含：一基材；一電晶體，其位於該基材上方並且包括一單晶半導體材料層，其中該電晶體包括：一閘極；在該閘級上方的一通道；以及與該通道相鄰的源極和汲極(S/D)區域，其中該源極區域包括第一摻雜劑濃度，且其中該汲極區域包括第二摻雜劑濃度；在S/D區域的至少一者上方的一接觸層；以及在該接觸層和該S/D區域的至少一者之間的一接觸電阻降低層，其中該接觸電阻降低層包括第三摻雜劑濃度，該第三摻雜劑濃度比起該第一和第二摻雜劑濃度的各者在濃度上係大了至少每立方公分(cm) 1E20個原子；在該電晶體下方以及在該電晶體和該基材之間的至少一金屬化層；以及在該電晶體上方的至少一金屬化層。
詳細說明 雙面金屬化(MOBS)為積體電路(IC)製造中的一個概念，其中前端或FEOL IC加工係根據先前技術完成(儘管有一些接點可能加工得非常深)，其次為後端或BEOL IC製程流程。隨後翻轉稱為轉移晶圓的晶圓並結合至稱作主體晶圓的新支撐晶圓。隨後可經由研磨、蝕刻、及/或化學機械拋光/平坦化(CMP)的一些組合使用或不使用蝕刻停止層(譬如，晶質或非晶質絕緣體，類似例如矽絕緣體(SOI))去除轉移晶圓的背面。此類基材去除製程稱為背面顯露，因為其顯露裝置層的背面或底面，該背面顯露可包括在轉移晶圓上前端加工期間形成的一或多個半導體裝置(譬如，電晶體)，藉此允許從該背面執行的後續加工。後續加工可包括在該顯露的背面中形成額外的接觸溝槽，隨後沉積金屬接觸該接觸溝槽。額外的加工可包括後端加工的一或多個額外層(譬如，形成一或多個額外的金屬化層)，接著額外地背面後端(BBE)加工(譬如，包括焊料凸塊)。然而，在此類MOBS構造中，例如，為源極和汲極區域的底部或背面製造接點導致相對較差的歐姆接觸，因而降低性能。
於是，根據本揭示內容的一或多個具體例，揭示了用於帶有雙面金屬化(MOBS)的半導體裝置的背面接觸電阻降低技術。在一些具體例中，本案說明的技術可用於提供在製造背面接點時將不存在的低接觸電阻，藉此減少或消除降解電晶體性能的寄生外部電阻。在一些具體例中，該等技術包括在背面接觸溝槽中添加高摻雜的晶體半導體材料的磊晶沉積，以提供增強的歐姆接觸性質。為了幫助背面接觸電阻降低技術，在一些具體例中，背面源極/汲極(S/D)蝕刻停止層可形成在轉移晶圓上形成的一或多個電晶體(在前端加工的裝置層製造的期間)的S/D區域的下方。於是，當在背面顯露加工之後隨後形成背面接觸溝槽時，該背面S/D蝕刻停止層可用於在消耗一部分或全部的S/D材料之前停止背面接觸蝕刻製程。在一些具體例中，使用此類MOBS電路可取決於應用和構形減少最終結構所需的金屬化層的數目，例如減少2-6個金屬化層。此類所需的金屬化層的減少產生顯著的成本節省。額外的電晶體性能改良包括減少在金屬線中的寄生電容以及由於相較典型(即，單面)的製程流程減少基於開路故障的電遷移的發生所改良的晶粒產量。考量到本揭示內容，MOBS電路和背面接觸電阻降低技術的許多益處將顯而易見。
如前述說明，在一些具體例中，本案提供的背面接觸電阻降低技術在MOBS電路的上下文中實現。在一些此類的具體例中，該MOBS電路可藉由形成一多層基材達成，該多層基材包括大塊晶圓(譬如，塊狀矽或矽絕緣體(SOI)晶片)、沉積在晶圓上的蝕刻停止層及/或快速蝕刻層、以及沈積在蝕刻停止層或快速蝕刻層上的裝置品質層。隨後可在該多層基材上執行標準前端加工，以在裝置品質層中根據需要形成盡可能多的半導體裝置(譬如，電晶體)建立裝置層。隨後可在該裝置層上執行標準後端加工，以形成接點並根據需要形成盡可能多的金屬(或其他導電性)後端層。在一些具體例中，可將正面通孔或接點加工非常深，例如深入裝置層下方的至少一部分多層基材，因為深加工的通孔可用於例如從背面穿過裝置層與其接觸。本案稱為轉移晶圓之得到的完全積體晶圓隨後可結合至另一個晶圓，本案稱為主體晶圓，該完全積體晶圓包括了可包括一或多個金屬化層並且亦可任擇地完全整合有一或多個電晶體裝置，舉例來說。該結合可藉由將轉移晶圓上下反轉將其倒置而發生，隨後將該轉移晶圓的金屬後端及/或絕緣體材料(譬如，氧化物材料)連接至主體晶圓上的金屬後端及/或絕緣體材料，使得兩個夾層晶圓的空白或其他未填充的面朝外。此類結合可使用熱、壓力、及/或力在例如舉例來說形成氣體或氨的控制環境存在下執行。在一些具體例中，該主體晶圓可為機械支撐件，並且不具有有源的電子功能，因為其可從最終產品中去除。據此，該主體晶圓可包括非半導體材料，例如氧化矽或氮化矽或其他耐火材料(譬如，氧化鋁或氧化釔)，以提供幾個例子。在另一個具體例中，該主體晶圓可為帶有例如用於耐化學侵蝕的碳化矽塗層的石墨盤。
在將轉移晶圓結合至主體晶圓之後，該轉移晶圓的主體晶圓部分(譬如，未填充有源裝置元件的大部分多層基材厚度)可從多層基材去除(背面顯露製程)。在包括多層基材中的蝕刻停止層的具體例中，可執行背面研磨至接近蝕刻停止層，隨後可執行濕式蝕刻及/或拋光製程直到該蝕刻/拋光有效地停在該蝕刻停止層。在一些此類的具體例中，僅裝置層(包括形成在其上/其中的電晶體)以及也許一些蝕刻停止層將保留在轉移晶圓上，藉此實現垂直集成電路。在包括多層基材中的快速蝕刻層的其他具體例中，可執行橫向濕式蝕刻以去除快速蝕刻層並允許從裝置品質層釋放(剝離製程，而不是研磨製程)大塊晶圓。在一些此類的具體例中，僅裝置層(包括在其上/其中形成的電晶體)以及也許一些快速蝕刻層將保留在主體晶圓上，顯著地減小轉移晶圓的厚度，藉此實現垂直集成電路。在其他具體例中，考量到本揭示內容，多層基材可包括快速蝕刻和蝕刻停止層兩者將顯而易見。在一些此類的具體例中，可執行橫向蝕刻以釋放主體晶圓，隨後可執行背面蝕刻及/或拋光直到該蝕刻/拋光有效地停在蝕刻停止層。
應注意本案使用的「裝置品質」和「裝置層」(譬如，裝置品質層或裝置品質材料)表示高品質的單晶半導體材料。考量到本揭示內容，高品質的組件可代表材料的缺陷位準(譬如，每平方公分小於1E8的缺陷)、污染位準、摻雜劑位準、粗糙度、及/或任何其他適宜或所需的性質將顯而易見。基於本揭示內容可理解的是，裝置品質層可含有漸變或階梯函數濃度梯度的區域，以提供利於背面顯露製程之不論是高或低的蝕刻及/或拋光速率的區域。如將更明顯的是，不使用本案說明的各式積體技術不能達成MOBS電路。這是因為從污染、摻雜、缺陷、粗糙度、等等的觀點來看，在轉移晶圓上從裝置品質材料形成的一或多個電晶體必須具有足夠高品質的單晶結構。不具有由大塊晶圓界定的晶體結構，此類高品質的單晶材料不可能達成，於是用於垂直積體電晶體級的裝置品質層將不可能實現。因此，考量到本揭示內容，本案說明的背面接觸電阻降低技術可首先利用本案說明的轉移至主體晶圓(transfer-to-host-wafer)的積體技術將顯而易見。應注意在轉移至主體晶圓積體電路形成MOBS結構之後，在裝置層下方的部分(最初形成在轉移晶圓上)一般可稱為裝置層的正面，而裝置層上方的部分一般可稱為設備層的背面。另外應注意的是，裝置層的正面可經受所謂的前端和後端加工兩者，因為此類加工可在轉移至主體晶圓結合之前執行。在轉移至主體晶圓積體和背面顯露已執行之後，背面可能受到後端加工的影響，但當此類後端加工在裝置層的背面上執行時，在本案可稱為所謂的背面後端(BBE)加工。另外應注意正面和背面係相對於裝置層的給定方向，當該裝置層倒置時，其在轉移至主體晶圓積體電路期間改變。
如考量到本揭示內容亦將顯而易見的是，積體技術可用於各式不同的構形，包括許多電晶體幾何形狀和材料電路。舉例來說，裝置品質層材料可包括各式半導體材料，例如IV族半導體材料(譬如，矽(Si)、鍺(Ge)、SiGe)、III-V族半導體材料(譬如，砷化鎵(GaAs)、銦鎵砷(InGaAs)、銻化銦鎵(InGaSb)、磷化銦(InP))、石墨烯、二硫化鉬(MoS2)、碳奈米管、或形成能夠形成電晶體的三維或二維晶體的任何其他材料。在包括Si的裝置品質層的具體例中，舉例來說，包括帶有在1-30%範圍內的C摻雜含量的摻碳(C)矽(Si:C)的示範蝕刻停止材料，且包括SiGe和摻硼(B)SiGe(SiGe:B)的示範快速蝕刻材料。在包括Ge或帶有大於80% Ge含量的SiGe的裝置品質層的具體例中，示範蝕刻停止材料包括Ge或帶有在1-30%範圍內的C摻雜含量的Ge:C，且示範快速蝕刻材料包括鍺錫(GeSn)和GeSn:B。在裝置品質層包括帶有在10-80%範圍內的Ge含量的SiGe合金的具體例中，示範蝕刻停止材料為帶有在1-30%範圍內的C摻雜含量的SiGe:C，且示範快速蝕刻材料為帶有大於SiGe裝置品質層(其可摻雜硼)大約10%或更高的Ge含量的SiGe。在包括InGaAs的裝置品質層的具體例中，示範蝕刻停止材料包括磷酸銦(InP)，且示範快速蝕刻材料包括砷化鎵(GaAs)。在一些情況下，考量到本揭示內容將顯而易見的是，就可持續性而言，保持層間高品質的單晶裝置品質的材料和快/慢蝕刻層的組合可能存在實際的限制。
考量到本揭示內容，本案說明的轉移至主體晶圓積體技術的許多優點將顯而易見。例如，該等技術可用在非常薄的裝置品質基材，例如具有小於500、250、100、或50nm的厚度、或取決於最終用途或目標應用之其他一些適宜的最大厚度的基材上乾淨地產生電晶體和後端堆疊。如前述說明，此類薄基材在例如僅列舉幾個示範領域的污染、摻雜位準、缺陷位準(譬如，點、線、和主體缺陷位準)、粗糙度和晶圓彎曲的領域將必須具有用於積體目的的裝置級品質。在本案說明的積體技術中使用蝕刻停止及/或快速蝕刻層提供增層的自對準能力，使得每個晶圓可製成所需的規格，包括達成裝置位準品質基材的能力，以及能夠垂直縮放的能力(譬如，用於前端裝置的多層，如果需要的話)。此外，本案說明的各式轉移至主體晶圓積體技術提供優於僅用研磨和蝕刻技術的優點，因為此類技術不包括增層的蝕刻停止層或快速蝕刻層，造成影響性能和可靠性的厚度均勻性的問題。本案說明的積體技術驗證了對堆疊層的基材厚度的控制，並且允許垂直堆疊非常薄的裝置品質層。此外，本案說明的積體技術能夠實現MOBS電路，包括本案說明的背面接觸電阻降低技術。考量到本揭示內容，此類背面接觸電阻降低技術可提供改良或增強的歐姆接觸性質將顯而易見。
本案說明的技術和結構的使用可使用例如下列的工具檢測，例如：包括掃描/穿透電子顯微術(SEM/TEM)、掃描穿透電子顯微術(SEMM)、和反射電子顯微術(REM)的電子顯微術；組成物映射；X射線晶體學或繞射(XRD)；能量色散X射線光譜術(EDS)；二次離子質譜法(SIMS)；飛行時間法SIMS(ToF-SIMS)；原子探針成像或斷層掃描攝影術；局部電極原子探針(LEAP)技術；3D斷層掃描攝影術或高解析度物理或化學分析，以列舉一些適宜的示範分析工具。尤其，在一些具體例中，此類工具可指示包括用於晶體管的源極/漏極(S/D)區域的背面接觸電阻降低層的IC MOBS結構。例如，在一些此類具體例中，電晶體(或複數個電晶體)可首先在包括至少一金屬化層的轉移晶圓上形成。隨後可將該轉移晶圓倒置並結合至主體晶圓，使得該至少一金屬化層位於主體晶圓的基材和電晶體層之間。隨後，可使用研磨、蝕刻、及/或CMP加工的任意組合來執行背面顯露，以進接(多個)電晶體的S/D區域的背面，例如經由背面接觸溝槽。在該等背面接觸溝槽中，可形成背面接觸電阻降低層以改良或增強S/D區域的歐姆接觸性質。考量到本揭示內容，許多構形和變化將顯而易見。 架構和方法
圖1根據本揭示內容的一些具體例例示形成包括雙面金屬化(MOBS)電路和包括背面接觸電阻降低的積體電路(IC)的方法100。在一些具體例中，考量到本揭示內容，背面接觸電阻降低可經由，例如在IC的一或多個電晶體的源極/汲極區域的背面上形成接觸電阻降低層達成將顯而易見。圖2A-D、3、4-4'、和5A-B根據一些具體例例示當進行圖1的方法100時形成的示範積體電路結構。按照形成的結構，方法100揭示用於垂直半導體裝置積體的技術將以電晶體裝置驗證將顯而易見。為了易於例示，該結構主要使用包括鰭片構造(譬如，FinFET或三閘極)的電晶體裝置來描繪。然而，該等技術可取決於最終用途或目標應用用於整合任何適宜幾何形狀的電晶體。可從本案說明的積體和背面接觸電阻降低技術受益的各式示範電晶體裝置幾何形狀包括但不限於場效電晶體(FETs)、金屬氧化半導體FETs (MOSFETs)、穿隧式FETs (TFETs)、平面電晶體構形、雙閘電晶體構形、鰭式電晶體構形(譬如，鰭式電晶體、三閘極)、和奈米線(或奈米碳管或環繞式閘極)電晶體構形。此外，該等技術可用於垂直積體p型電晶體裝置(譬如，p-MOS或p-TFET)及/或n型電晶體裝置(譬如，n-MOS或n-TFET)。再者，該等技術可用於垂直積體以互補式電晶體為主的裝置，例如互補式MOS(CMOS)或互補式TFET(CTFET)裝置，或例如數個至單個電子量子電晶體裝置。又再者，此類裝置可採用例如三維晶體以及二維晶體或奈米管的半導體材料。在一些具體例中，該等技術可使不同尺度的裝置受益，例如在微米範圍及/或奈米範圍內(譬如，在32、22、14、10、7、或5nm、或以外的製程節點形成)具有關鍵尺寸的IC裝置。
如圖1中可看出，方法100包括提供大塊晶圓或基材102、沉積蝕刻停止層104a或沉積快速蝕刻層104b、以及沉積裝置品質半導體層106，以形成根據具體例在圖2A中例示的示範多層基材。在該示範具體例中，該多層基材包括大塊晶圓層200、蝕刻停止層或快速蝕刻層210和裝置品質半導體層220。在一些具體例中，大塊晶圓層200可為：大塊基材，其包括IV族材料，例如矽(Si)、鍺(Ge)、矽鍺(SiGe)、或碳化矽(SiC)、及/或至少一III-V族材料及/或藍寶石及/或考量到本揭示內容將顯而易見的任何其他適宜的(多個)材料；在絕緣體上的X (XOI)結構，其中X為上述材料的其中之一(譬如，IV族及/或III-V族及/或藍寶石)且該絕緣體材料為氧化物材料或介電材料或一些其他電性絕緣材料；或一些其他適宜的多層結構，其中該頂層包括上述材料的其中之一(譬如，IV族及/或III-V族及/或藍寶石)。應注意本案使用的IV族材料包括至少一IV族元素(譬如，碳、矽、鍺、錫、鉛)，例如Si、Ge、SiGe、或SiC，僅列舉一些例子。應注意本案使用的III-V族材料包括至少一III族元素(譬如，鋁、鎵、銦、硼、鉈)以及至少一V族元素(例如氮、磷、砷、銻、鉍)，例如砷化鎵(GaAs)、氮化鎵(GaN)、砷化銦鎵(InGaAs)、氮化銦鎵(InGaN)、砷化鋁鎵(AlGaAs)、氮化鎵鋁(AlGaN)、和磷化銦(InP)，僅列舉一些例子。在一些具體例中，大塊晶圓200可摻雜一或多個材料，例如舉例來說，包括任何適宜濃度的p型或n型雜質摻雜。在一些具體例中，考量到本揭示內容將顯而易見的是，大塊晶圓200可包括由米勒指數(Miller Index) ＜100＞、＜110＞、或＜111＞、或其等同物說明的表面結晶取向。由於在大塊晶圓200上形成的裝置待整合至另一個主體晶圓上，為了便於參照，在本案中大塊晶圓200可稱為轉移晶圓。此外，為了便於說明，本揭示內容將主要在作為主體Si或SOI晶圓的大塊晶圓200的上下文中進行說明。在一些情況下作為標準，舉例來說，大塊晶圓層200的厚度T1可為0.1-2mm，例如對於8英寸直徑的晶圓為0.75mm。然而，考量到本揭示內容，大塊晶圓層200的厚度T1可為任何適宜的厚度將顯而易見。
在該示範具體例中，層210可為已在大塊晶圓層200上沉積104a或104b的蝕刻停止層或快速蝕刻層之一者。考量到本揭示內容，層210係有助於去除大塊晶圓層200的犧牲層將顯而易見。據此，如本案更詳細的說明，犧牲層210係在積體技術的執行期間被完全或部分地去除。沉積104a或104b可包括犧牲層210的覆蓋沉積或在層200上使用化學氣相沉積(CVD)、原子層沉積(ALD)、分子束磊晶(MBE)、及/或取決於最終用途或目標應用的任何其他適宜製程形式的犧牲層210的選擇性生長。在一些具體例中，可在犧牲層210的沉積之前處理(譬如，化學處理、熱處理、等等)晶圓層200的上表面。在一些具體例中，在犧牲層210為蝕刻停止層的情況下，該蝕刻停止層210的厚度T2可在例如50-200nm的範圍內，或承受蝕刻/拋光115a製程允許蝕刻/拋光115a觸及由背面研磨114a引起的凹處，直到所有頂峰(作為背面研磨的結果)被消耗的任何適宜的厚度，如參照圖5A將更詳細地說明。在一些具體例中，當犧牲層210為快速蝕刻層時，該快速蝕刻層210的厚度T2可為例如至少500nm，或允許橫向蝕刻114b從邊緣蝕刻並允許晶圓的剝離或去除的任何適宜的厚度，如參照圖5B將更詳細地說明。然而，考量到本揭示內容，犧牲層210的厚度T2可為任何適宜的厚度將顯而易見。
在該示範具體例中，裝置品質層220包括Si、Ge、SiGe、III-V材料、石墨烯、MoS2 、及/或碳奈米管。在一些具體例中，層220可包括複數個多層材料，例如可用於奈米線電晶體構形應用的多層材料。此外，取決於最終用途或目標應用，層220可摻雜一或多個其他材料(譬如，帶有適宜的n型及/或p型摻雜劑)。層220的沉積106可使用本案說明的任何沉積製程(譬如，CVD、ALD、MBE、等等)或任何其他適宜的沉積製程執行。在一些具體例中，裝置品質層220的厚度T3可在例如300-500nm的範圍內，或考量到本揭示內容將顯而易見的任何其他適宜的厚度。基於本揭示內容可理解的是，一或多個電晶體裝置將使用裝置品質層220形成，並且該等裝置將結合至主體晶圓以允許MOBS電路，如本案將更詳細地說明。
取決於選擇的構形，任何適宜的材料可用於犧牲層210。在一些具體例中，選擇犧牲層210的材料可基於層210是否為蝕刻停止層或快速蝕刻層、大塊晶圓層200的材料、及/或裝置品質層220的材料。舉例而言，在Si大塊晶圓200和Si裝置品質層220的情況下，示範蝕刻停止材料包括在1-30%範圍內的C摻雜含量的Si:C且示範快速蝕刻材料包括SiGe和SiGe:B。在Si大塊晶圓200以及Ge或大於80% Ge含量的SiGe的裝置品質層220的情況下，對於層210，示範蝕刻停止材料包括Ge或在1-30%範圍內的C摻雜含量的Ge:C且示範快速蝕刻材料包括GeSn和GeSn:B。在Si大塊晶圓200以及在10-80%範圍內的Ge含量的SiGe的裝置品質層220的情況下，對於層210，示範蝕刻停止材料包括在1-30%範圍內的C摻雜含量的SiGe:C且示範快速蝕刻材料包括大於SiGe裝置品質層(其可或可不摻雜硼)大約10%或更高的Ge含量的SiGe。在Si大塊晶圓200和InGaAs裝置品質層220的情況下，對於層210，示範蝕刻停止材料包括InP以及示範快速蝕刻材料包括GaAs。在包括快速蝕刻層的具體例中，選擇快速蝕刻材料可基於比一或多個周圍層的材料更快至少2、5、10、20、50、100、或200倍的速率去除該快速蝕刻材料之能力。考量到本揭示內容，在犧牲層210的材料上的各式變化將顯而易見，無論該層為蝕刻停止層或快速蝕刻層。
圖2A'例示根據具體例例示另一個示範多層基材。在該示範具體例中，大塊晶圓200和裝置品質層220與參照圖2A的示範結構的說明相同，但該等之間包括額外的層。如圖1的方法100可看出，一些具體例包括蝕刻停止層和快速蝕刻層兩者，在圖2A'的示範結構即為此情況，其中層212為快速蝕刻層且層214為蝕刻停止層。關於層210的先前相關討論同樣適用於該結構。例如，作為快速蝕刻層參照層210討論的相關厚度和材料施加至快速蝕刻層212(具有厚度T4)。再者，參照層210作為蝕刻停止層討論的相關厚度和材料施加至蝕刻停止層214 (具有厚度T6)。如在圖2A'中亦可看到，層205被夾在快速蝕刻層212和蝕刻停止層214之間。考量到本揭示內容，層205可包括作為輔助蝕刻和去除層212及/或輔助執行蝕刻/拋光蝕刻停止層214的過渡層將顯而易見。在一些具體例中，層205可包括與大塊晶圓200相同的材料，或層205可包括例如與層220相同的材料。再者，在一些具體例中，層205可具有例如在50-300nm範圍內的厚度T5，或取決於最終用途或目標應用的任何其他適宜的厚度。應注意的是，層212、205、214、和220的任一者的沉積可使用本案說明的任何沉積製程(譬如，CVD、ALD、MBE、等等)或任何其他適宜的沉積製程執行。
根據具體例，繼續圖1的方法100使用圖2A的示範多層基材執行前端加工108，以形成顯示在圖2B中的結果示範結構。如在圖2B可見，在前端加工108之後，鰭片222形成在裝置品質層220中、淺溝槽隔離(STI)材料230被沉積和凹陷、以及閘極240形成在鰭片222上，以界定通道區域(其中源極/汲極(S/D)區域與通道區域相鄰)。鰭片222的形成可使用任何適宜的方法執行，例如濕式或乾式蝕刻製程。鰭片222可形成具有變化的寬度和高度。例如，在一些實例中，鰭片的高度(Y方向的尺寸)對寬度(X方向的尺寸)的比(h/w)可大於1，例如1.5至3。應注意的是，在此示範結構中，為了易於例示，鰭片222和形成在該等鰭片222之間的溝槽顯示為具有相同的寬度和深度/高度；然而，本揭示內容不旨在如此限制。亦應注意的是，儘管在示範結構中顯示三個鰭片222，但取決於最終用途或目標應用，可形成任意數目的鰭片，例如一個、二個、十個、數百個、數千個、數百萬個、等等。再者，應注意儘管裝置品質層220的一部分形成鰭片222，但該層的最大厚度仍與在圖2A中顯示的沉增層220的原始厚度(其中該厚度可從層220的底部測量至鰭片222的頂部)相同(或大致相同)。
在圖2B的示範結構中，STI材料230係存在由裝置品質層220形成的鰭片222之間。在一些具體例中，STI材料230的沉積可包括本案說明的任何沉積製程(譬如，CVD、ALD、MBE、等等)、或任何其他適宜的沉積製程。STI材料230可包括任何適宜的絕緣材料，例如一或多個介電質、氧化物(譬如，二氧化矽)、或氮化物(譬如，氮化矽)材料。在一些具體例中，該STI材料230可基於鰭片222的材料選擇。例如，在Si裝置品質層220的情況下，STI材料220可為二氧化矽或氮化矽。如在圖2B中的結構中可看出，閘極240形成在鰭片222上。在一些具體例中，閘極240的形成可包括閘級優先流程(亦稱為先期(up-front) hi-k閘極)。在一些具體例中，閘極可以閘極最後流程(亦稱為替換金屬閘極(RMG))形成。在此類閘極最後加工中，該製程包括虛擬閘極氧化物沉積、虛擬閘電極(譬如，多晶矽)沉積、和圖案化硬質遮罩沉積。額外的加工可包括圖案化該等虛擬閘極和沈積/蝕刻間隔物材料。在此類製程之後，可繼續該方法進行絕緣體沉積、平面化，隨後去除虛擬閘電極和閘極氧化物以暴出電晶體的通道區域。在打開通道區域之後，該虛擬閘極氧化物和電極可分別地以例如hi-k介電質與替換金屬閘極替代。
在該示範具體例中，該閘極包括閘電極240以及形成在閘電極240正下方的閘電極(為了易於例示未顯示)。該閘極介電質可為例如任何適宜的氧化物，例如二氧化矽或高k閘極介質材料。高k閘極介電材料的例子包括，舉例而言，氧化鉿、氧化鉿、氧化鑭、氧化鑭氧化鋁、氧化鋯、氧化鋯、氧化鉭、氧化鈦、鍶鋇氧化鈦、氧化鈦鋇、鍶氧化鈦、氧化釔、氧化鋁、氧化鉛鈧、和鈮酸鉛鋅。在一些具體例中，可在該閘極介電層上進行退火製程，以改良當使用高k材料時的閘極介電層的品質。該閘電極240可包含大範圍的材料，例如多晶矽、氮化矽、碳化矽、或各式適宜的金屬或金屬合金，例如鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、銅(Cu)、氮化鈦(TiN)、或氮化鉭(TaN)等。間隔物可形成在閘極附近及/或硬質遮罩可形成在閘極上，例如，以輔助替換閘極加工及/或在隨後的加工期間保護閘極。
在該示範具體例中，繼續前端加工108加工源極/汲極(S/D)，其包括去除鰭片222的至少一部分並用替換材料將該部分替換成最終S/D區域224，以形成圖2C的示範的結果結構。基於圖2C可理解，在該示範具體例中，在STI層230上方的該等鰭片222的S/D區域被去除與替代，以形成包括任擇的背面蝕刻停止層223和任擇的正面接觸電阻降低層225的替換S/D區域224。結果，在圖2C顯示的S/D區域剖面圖中，僅保留形成的原始鰭片222的次鰭片部分221。在一些具體例中，替換S/D區域224(在該示範具體例中，其為替換鰭片)可形成任何適宜的尺寸和形狀，例如舉例來說，類似於突出STI材料區域230上方的原始鰭片222部分的尺寸和形狀。在一些具體例中，如基於本揭示內容可理解可使用任何適宜的技術去除和替換S/D區域，例如使用遮罩、蝕刻、及/或沉積製程。在一些具體例中，替換S/D 224可包括任何適宜的材料，例如任何適宜的半導體材料(譬如，IV族或III-V族半導體材料)。再者，在一些具體例中，替換S/D材料224可包括或可不包括例如任何適宜的n型及/或p型摻雜劑。
如圖2C顯示，在該示範具體例中，S/D區域包括任擇的背面蝕刻停止層223。由於背面接觸電阻降低技術包括形成背面接觸溝槽，因此可能需要控制此類背面接觸溝槽的深度，使得使用的蝕刻製程不會去除(或最小程度地去除)例如替換的S/D材料224。於是，在一些具體例中，例如，可期望在形成主要的S/D區域224材料之前首先形成背面蝕刻停止層223。其可藉由將背面蝕刻停止層形成具有在0.5至10 nm (譬如，1至5 nm)範圍內的厚度(Y方向上的尺寸)或任何其他適宜的厚度或考量到本揭示內容將顯而易見的厚度範圍的薄層達成。在一些具體例中，如果存在的話，背面蝕刻停止層223可包括任何適宜的材料，例如舉例來說，富含碳或摻碳的材料。舉例而言，在示範具體例中，S/D區域224包括p型摻雜的IV族材料，例如摻磷矽(Si:P)，背面蝕刻停止層223可包括磷和摻碳矽(Si:P:C)，其中碳摻雜劑濃度至少為每立方公分1E17、1E18、1E19、或1E20個原子，或考量到本揭示內容將顯而易見的任何其他適宜的含量。在另一個示範具體例中，S/D區域224包括n型摻雜的IV族材料，例如摻雜硼的矽鍺(SiGe)，背面蝕刻停止層223可包括摻雜硼和碳的矽鍺(SiGe:B:C)，其中碳摻雜劑濃度至少為每立方公分1E17、1E18、1E19、或1E20個原子，或考量到本揭示內容將顯而易見的任何其他適宜的含量。此外，如基於本揭示內容可理解的是，背面蝕刻停止層223的形成可用作p型及/或n型S/D材料224的引發層。在一些具體例中，背面蝕刻停止層223可為不同的層，或其可為S/D區域224的一部分，例如，當從層223過渡至區域224時，該S/D區域224的一部分包括分級(譬如，增加及/或減小)一或多個材料(譬如，碳)含量。用於使S/D區域224的背面接觸的背面接觸溝槽蝕刻可包括至少2:1、3:1、4:1、5:1、10:1、20:1、或50:1的蝕刻選擇性，相較於背面蝕刻停止層223(譬如，其可為富含碳層)的相對蝕刻速率。如前述說明，在一些具體例中，背面蝕刻停止層223不需要存在，於是該層223為任擇的。例如，在形成III-V n-MOS電晶體的情況下，S/D材料224可包括用於背面接觸溝槽蝕刻(譬如，當使用例如氫氧化銨或氫氧化鉀的蝕刻劑用於從背面最終穿透至S/D區域材料時)提供適宜的相對蝕刻選擇率的材料(譬如，砷化銦(InAs))。
如圖2C亦顯示，在該示範具體例中，該等S/D區域包括可選的正面接觸電阻降低層225。在一些具體例中，此類接觸電阻降低層225可在S/D區域的正面部分上形成，以幫助歐姆接觸，舉例來說。在一些具體例中，正面接觸電阻降低層225可包括任何適宜的材料，例如IV族及/或III-V族材料、或考量到本揭示內容將顯而易見的任何其他適宜的材料。在一些具體例中，存在正面接觸電阻降低層225，其可包括退化摻雜材料，例如包括每立方公分至少1E19、1E20、5E20、或1E21個原子的n型及/或p型摻雜劑濃度、或一些其他適宜的最小臨界值摻雜劑濃度，以幫助歐姆接觸。在一些具體例中，正面接觸電阻降低層225可包括相似的材料作為其對應的S/D區域224。在一些此類的具體例中，正面接觸電阻降低層或部分225的材料組成，相對於用於(多個)S/D區域224的該正面接觸電阻降低層或部分225，可與該(多個)S/D區域224的材料組成不同。舉例而言，在SiGe S/D區域的示範情況下，用於SiGe S/D區域的正面接觸電阻降低層或部分亦可包括SiGe，但在SiGe材料中Ge的百分比相對增加。再者，在InGaAs S/D區域的示範情況下，用於InGaAs S/D區域的正面接觸電阻降低層或部分亦可包括InGaAs，但在InGaAs材料中In的百分比相對增加。
為提供更明確的例子，為例示的目的，在包括具有每立方公分3E20個B原子的SiEe:B S/D區域的Si通道p-MOS的具體例中，用於S/D區域的正面接觸電阻降低層或部分可包括，例如具有每立方公分5E20個B原子的SiGe:B或具有每立方公分5E20個B原子的Ge。在另一個例子的情況下，在包括具有每立方公分5E20個P原子的Si:P S/D區域的Si通道n-MOS的具體例中，用於S/D區域的正面接觸電阻降低層或部分可包括具有每立方公分1E21個P原子的Si:P。應注意在一些具體例中，如果存在正面接觸電阻降低層225的話，其可為不同的層，或者可為S/D區域224的一部分，例如從S/D區域224到正面接觸電阻降低部分225，其中一或多個材料或材料濃度被分級(譬如，增加及/或減少)。舉例而言，當形成S/D區域224時，沉積製程的最終部分可包括以穩定或突然的方式增加摻雜濃度。在一些具體例中，正面接觸電阻降低層225可包括比起用於提供接觸電阻降低的S/D區域224的摻雜劑濃度大了至少每立方公分1E17至1E21個原子(譬如，至少每立方公分1E20個原子)的摻雜濃度(譬如，任何適宜的n型或p型摻雜劑)，或考量到本揭示內容，一些其他適宜的相對份量將顯而易見。
應注意在其他具體例中，可使用任何額外或另擇適宜的前端加工108及對圖2C的特定結構變化為可能的，考量到本揭示內容將為顯而易見。例如，在一些具體例中，圖2B的結構的鰭片222中的一或多者不需去除並且被另一個半導體材料替換，使得在最後結構使用原生的鰭片，舉例來說。在另一個示範具體例中，對於具有平面構形的電晶體裝置，STI材料230可能未凹陷以暴露鰭片222，結果為STI材料230與鰭片222的頂部平齊。亦應注意的是，前端加工亦稱為前段製程(FEOL)，並且一般包括直到(但不包括)金屬互連層的沉積的製程。如前述說明，該前端加工可包括形成下列任一者的一或多個電晶體裝置：場效電晶體(FETs)、金屬氧化半導體FETs (MOSFETs)、穿隧式FETs (TFETs)、平面構形、雙閘極構形、鰭片構形(譬如，鰭式電晶體、三閘極)、及/或奈米線(或奈米碳管或環繞式閘極)構形(具有任何數目的奈米線)。此外，該等形成的裝置可包括p型電晶體裝置(譬如，p-MOS或p-TFET)及/或n型電晶體裝置(譬如，n-MOS或n-TFET)。再者，該等裝置可包括互補式MOS(CMOS)或互補式TFET(CTFET)或量子裝置(很少到單個電子)。考量到本揭示內容，許多變化和構造將顯而易見的。
根據具體例，繼續使用圖1的方法100執行圖2C的示範結構的後端加工110，以形成圖2D顯示的得到的示範IC結構20(本案稱為轉移晶圓)。如基於本揭示內容可理解的是，此類後端加工110仍在轉移晶圓20的正面執行。該後端加工110主要包括形成一或多個金屬接點260、金屬線(及/或金屬通孔)270、和絕緣體層250。可使用任何適宜的製程為S/D區域和閘極形成接點260，例如在相應的區域上在絕緣體材料中形成接觸溝槽以及在該溝槽中沉積金屬或金屬合金(或其他適宜的導電材料)。在一些具體例中，形成接點可包括例如矽化、鍺化、或退火製程。接點260的材料可包括鋁或鎢，儘管舉例來說可使用例如銀、鎳-鉑、或鎳-鋁的任何適宜的導電金屬或合金。在一些具體例中，取決於最終用途或目標應用，接點260可包括電阻降低金屬和接點填塞金屬、或僅為接點填塞。示範接觸電阻降低金屬包括銀、鎳、鋁、鈦、金、金-鍺、鎳-鉑、或鎳鋁、及/或其他此類電阻降低金屬或合金。該接點填塞金屬可包括例如鋁、銀、鎳、鉑、鈦、或鎢、或其等的合金，儘管可使用任何適宜的導電接觸金屬或合金，但仍取決於最終用途或目標應用。在一些具體例中，假使有需要，在源極/汲極接觸區域中可存在額外的層，例如黏合層(譬如，氮化鈦)及/或襯墊或阻擋層(譬如，氮化鉭)。
在該示範具體例中，金屬化線/層270可使用任何適宜的製程形成，以及可由任何適宜的材料形成，例如銅或鋁。在該示範具體例中，為了易於例示，僅顯示一個金屬線/水平270；然而，可形成任何數目的後端層。可使用任何適宜的製程形成絕緣體250以及可由任何適宜的材料形成，例如舉例來說介電材料。在一些具體例中，考量到本揭示內容將顯而易見的是，可執行額外的及/或另擇的後端加工。應注意的是，後端加工亦稱為後段製程(BEOL)，其中個別的裝置(譬如，電晶體、電容器、電阻器、等等)與導線互連。
根據具體例，繼續圖1的方法100倒置112如圖3例示待結合的轉移晶圓20，並且將倒置的轉移晶圓20結合至主體晶圓30以形成在圖4中例示的結果示範結構。可理解的是，轉移晶圓結構20係如在圖2D中顯示的相同結構，其中該一或多個電晶體裝置係形成在如本案說明的各式多層基材上。該結合製程可使用任何適宜的技術執行，例如使用熱、壓力、及/或力的任何組合以將結構20物理性地連接至結構30。在一些情況下，絕緣體/氧化物層250和350可結合在一起，例如在圖4中顯示。在一些情況下，金屬線270和370可結合在一起，例如亦在圖4中顯示。儘管在圖4中例示的示範的結果結構顯示金屬線270和370為分開的線，在一些情況下，該等可融合在一起成為一條線。圖4'例示在執行倒置和接合112之後的示範的結果結構，其中待結合的轉移晶圓係使用圖2A'的示範多層基材形成。回顧此類示範多層基材包括在大塊晶圓200和裝置品質層220之間的快速蝕刻層212和蝕刻停止層214(以及過渡層205)兩者。
在一些具體例中，在結合轉移晶圓至主體晶圓30之前，該主體晶圓30可包括其自身的電晶體裝置。此類一或多個電晶體裝置可包括下列的任一者：場效電晶體(FETs)、金屬氧化半導體FETs (MOSFETs)、穿隧式FETs (TFETs)、平面電晶體構形、雙閘電晶體構形、鰭式電晶體構形(譬如，鰭式電晶體、三閘極)、垂直通道電晶體構形、及/或奈米線(或奈米碳管或環繞式閘極)電晶體構形(具有任何數目的奈米線)。此外，該等形成的裝置可包括p型電晶體裝置(譬如，p-MOS或p-TFET)及/或n型電晶體裝置(譬如，n-MOS或n-TFET)。再者，該等裝置可包括互補式MOS(CMOS)或互補式TFET(CTFET)或量子裝置(很少到單個電子)。在黏合之前，包括在主體晶圓和轉移晶圓中原始的材料或裝置類型可為相似或亦可為不同。在示範具體例中，可能需要在主體晶圓30(譬如，包括InGaAs奈米線的n-MOS電晶體)上製造n-MOS電晶體，而轉移晶圓20可包括p-MOS電晶體(譬如，Ge三閘極鰭式p-MOS裝置)。在此類示範具體例中，例如，額外的轉移晶圓可用於結合石墨烯平面量子(譬如，很少到單個電子)。考量到本揭示內容，許多電晶體裝置材料的組合物、裝置幾何形狀、和裝置類型變化與構形將顯而易見。在一些具體例中，主體晶圓可為機械支撐件，並且不具有有效的電子功能，因為其可從最終產品中去除。據此，該主體晶圓可包括非半導體材料，例如氧化矽或氮化矽或其他耐火材料(譬如，氧化鋁或氧化釔)，以提供幾個實例。在另一個具體例中，主體晶圓可為例如具有用於耐化學侵蝕的碳化矽塗層的石墨盤。
根據一些具體例，繼續圖1的方法100在犧牲層210為蝕刻停止層的情況下經由不論是背面研磨114a和蝕刻/拋光115a製程去除轉移晶圓20的大塊晶圓層200，或在犧牲層210為快速蝕刻層的情況下經由橫向蝕刻114b。可理解的是，大塊晶圓層200和300將顯著地比在圖4的結構中的其他層更厚(譬如，在一些情況下，至少更厚1000倍的數量級)，並且去除大塊晶圓層200將顯著地降低整個結構的厚度，藉此實現垂直積體電路。在圖4的示範結構中的犧牲層210為蝕刻停止層的構造中，根據具體例，大塊晶圓層200的去除可包括最初執行大塊晶圓層200的背面研磨114a以形成圖5A的示範結果結構。可使用任何適宜的技術執行背面研磨114a，並且在一些情況下，由於例如晶圓內加工研磨厚度均勻性限制條件，背面研磨可如實際那樣靠近主動電晶體(譬如，靠近裝置品質層220)執行。如在圖5A中可看到，得到的結構通常將包括在研磨114a已執行之後的大塊晶圓層200的粗糙背面201。在已執行背面研磨114a以將主體晶圓材料去除至接近或非常接近蝕刻停止層210的點之後，可藉由執行蝕刻及/或拋光製程115a繼續方法100，以去除大塊晶圓層200的剩餘部分。
可基於例如蝕刻停止層210的材料及/或厚度(以及任擇地基於其他層的材料/厚度，例如裝置品質層220)使用任何適宜的製程執行蝕刻/拋光115a。在一些具體例中，蝕刻/拋光115a將去除整個蝕刻停止層210，留下例如在圖5B中例示的示範結構。在其他具體例中，蝕刻/拋光115a可僅部分地去除蝕刻停止層210，於是該層的一些材料可留在裝置品質層220的背面。在一些此類的具體例中，因為層210的剩餘材料可在一些區域中完全去除並僅在其他區域中部分地去除，所以層210的剩餘材料可能不存在於層220的背面的所有位置。在大塊晶圓層200為Si的具體例中，蝕刻/拋光115a的示範蝕刻劑包括氫氧化銨。例如，在大塊晶圓層200為Si的情況​​下，示範蝕刻停止材料為帶有在1至30%範圍內的C摻雜含量的摻碳矽(Si:C)。考量到本揭示內容，用於層210的許多不同的蝕刻停止材料將顯而易見。
在圖4的示範結構中的犧牲層210為快速蝕刻層的構造中，根據具體例，方法100可從倒置和結合製程112繼續，藉由橫向蝕刻114b該快速蝕刻層210釋放大塊晶圓層200。可使用任何適宜的製程執行橫向蝕刻114b，並且在該示範具體例中，包括從該結構一側執行濕式蝕刻去除快速蝕刻層210，藉此實現大塊晶圓層200的乾淨地釋放/掀離(liftoff)。在一些具體例中，橫向蝕刻114b將去除整個快速蝕刻層210，留下如圖5B中例示的示範結構。在其他具體例中，橫向蝕刻114b可僅部分地去除快速蝕刻層210，於是該層的一些材料可保留在裝置品質層220的背面。在一些此類的具體例中，因為層210的剩餘材料可在一些區域中完全去除並僅在其他區域中部分地去除，所以層210的剩餘材料可能不存在於層220的背面的所有位置。在任何情況下，使用快速蝕刻層用於犧牲層210可提供允許本大塊晶圓200的乾淨掀離的優點，例如藉此保留該晶圓用於未來的其他用途。在裝置品質層220為Si並且待去除的轉移大塊晶圓200亦為Si的具體例中，示範快速蝕刻層210為SiGe或SiGe:B並且用於橫向蝕刻114b的示範蝕刻劑為含有濃硫酸或硝酸的過氧化物。在裝置品質層220為Ge或具有Ge含量大於80%的SiGe並且待去除的轉移晶圓層200為Si的具體例中，示範快速蝕刻層210為GeSn或GeSn:B，並且用於橫向蝕刻114b的示範蝕刻劑為緩衝的稀硝酸或硫酸。在裝置品質層220為帶有10-80%Ge含量的SiGe並且待去除的轉移晶圓層200為Si的具體例中，示範快速蝕刻層210為帶有大於裝置品質層的Ge含量大約10%或更多Ge含量的SiGe，並且示範蝕刻劑為含有濃硫酸或硝酸的過氧化物。在裝置品質層220為InGaAs的具體例中，示範快速蝕刻層210為GaAs並且用於橫向蝕刻114b的示範蝕刻劑包括強鹼，例如氫氧化鉀或氫氧化鈉。考量到本揭示內容內容，用於層210的許多不同的快速蝕刻材料將顯而易見。
在圖4'例示的示範具體例中，回顧該轉移晶圓包括快速蝕刻層212和蝕刻停止層214兩者的多層基材。在此類示範具體例中，大塊晶圓層200的去除可包括執行如前述說明的橫向蝕刻114b，以部分或完全去除快速蝕刻層212並允許大塊晶圓層200的乾淨地釋放/掀離。在執行橫向蝕刻114b之後示範的結果結構如圖5A'顯示(其中快速蝕刻層212被完全去除)。隨後，如前述說明，該方法可繼續執行蝕刻/拋光115a，以完全去除過渡層205並部分或完全地去除蝕刻停止層214。在執行蝕刻/拋光115a之後，示範的結果結構如圖5B顯示(其中蝕刻停止層214被完全去除)。
根據本揭示內容的具體例，繼續執行方法100的額外的後端加工116 (可稱為背面後端(BBE)加工，因為其在來自轉移晶圓的裝置層的背面)，以形成圖6的示範結構。如圖6的示範結構可看出，在執行背面顯露之後，在添加至主體晶圓30的結構20的背面上執行額外的後端加工116。在該示範具體例中，此類背面顯露包括去除除了次鰭片部分221之外的裝置層200的裝置層剩餘部分，形成背面接觸絕緣體280以及形成與S/D區域224的背面接觸的背面接觸溝槽。在存在背面蝕刻停止層223(例如在圖6的示範結構中的情況下)的具體例中，該等層223可助於背面接觸溝槽蝕刻製程，因為該等層223可提供停止點用於蝕刻製程。在一些具體例中，例如可使用單一蝕刻製程去除STI 230材料和裝置層及/或次鰭片221材料兩者，以接近S/D區域的背面。而在其他具體例中，例如可使用多個蝕刻製程，以接近S/D區域的背面。在該示範具體例中，在形成背面接觸溝槽之後，背面接觸電阻降低技術包括沉積背面接觸電阻降低層226。在一些具體例中，例如此類接觸電阻降低層226可形成在一或多個S/D區域的背面部分上，以幫助從背面的歐姆接觸。
在一些具體例中，背面接觸電阻降低層226可包括任何適宜的材料，例如IV族及/或III-V族材料，或考量到本揭示內容將顯而易見的任何其他適宜的材料。在一些具體例中，背面接觸電阻降低層226可包括退化摻雜材料，例如包括每立方公分至少1E19、1E20、5E20、或1E21個原子的n型及/或p型摻雜劑濃度、或一些其他適宜的最小臨界值摻雜劑濃度，以幫助歐姆接觸。在一些具體例中，背面接觸電阻降低層226可包括與其相應的S/D區域224的相似材料。在一些此類的具體例中，背面接觸電阻降低層226的材料組成，相對於用於(多個)S/D區域224的該背面接觸電阻降低層226，可與該(多個)S/D區域224的材料組成不同。舉例而言，在SiGe S/D區域的示範情況下，該SiGe S/D區域的背面接觸電阻降低層亦可包括SiGe，但在SiGe材料中Ge的百分比相對增加。再者，在InGaAs S/D區域的示範情況下，用於該InGaAs S/D區域的背面接觸電阻降低層或部分亦可包括InGaAs，但在該InGaAs材料中In的百分比相對增加。為提供更明確的例子，為例示的目的，在包括具有每立方公分3E20個B原子的SiEe:B S/D區域的Si通道p-MOS的具體例中，用於S/D區域的背面接觸電阻降低層可包括例如具有每立方公分5E20個B原子的SiGe:B或具有每立方公分5E20個B原子的Ge。在另一個例子的情況下，在包括具有每立方公分5E20個P原子的Si:P S/D區域的Si通道n-MOS的具體例中，用於S/D區域的背面接觸電阻降低層可包括帶有每立方公分1E21個P原子的Si:P。在一些具體例中，背面接觸電阻降低層226可包括比起用於提供接觸電阻降低的S/D區域224的摻雜劑濃度大了每立方公分至少1E17至1E21個原子(譬如，每立方公分至少1E20個原子)的摻雜濃度(譬如，任何適宜的n型或p型摻雜劑)，或考量到本揭示內容將顯而易見的一些其他適宜的相對量。
在已形成接觸電阻降低層226之後，該後端加工可包括形成背面接觸層290，如圖6的示範具體例顯示。例如，背面接觸層或特徵290可在形成背面接觸電阻降低層226之後藉由將背面接觸材料沉積在背面接觸溝槽的剩餘部分中形成。在一些具體例中，例如，背面接觸290的形成可包括矽化、鍺化、或退火製程。背面接觸290的材料可包括鋁或鎢，儘管舉例來說可使用例如銀、鎳-鉑、或鎳-鋁的任何適宜的導電金屬或合金(或其他適宜的導電材料)。在一些具體例中，取決於最終用途或目標應用，背面接點290可包括電阻降低金屬和接點填塞金屬，或僅為接點填塞。示範接觸電阻降低金屬包括銀、鎳、鋁、鈦、金、金-鍺、鎳-鉑、或鎳鋁、及/或其他此類電阻降低金屬或合金。該接點填塞金屬可包括例如鋁、銀、鎳、鉑、鈦、或鎢、或其等的合金，儘管可使用任何適宜的導電接觸金屬或合金，但仍取決於最終用途或目標應用。在一些具體例中，假使有需要，在源極/汲極接觸區域中可存在額外的層，例如黏合層(譬如，氮化鈦)及/或襯墊或阻擋層(譬如，氮化鉭)。
在該示範具體例中，該背面後端加工亦包含形成ILD層480和金屬化層/線470。金屬化層270可使用任何適宜的製程形成，並且可由任何適宜的材料形成，例如舉例來說銅或鋁。在該示範具體例中，為了易於例示，僅顯示一個金屬線/水平270；然而，可形成任何數目的背面後端(BBE)層。可使用任何適宜的製程形成絕緣體480以及可由任何適宜的材料形成絕緣體480，例如舉例來說介電材料。在一些具體例中，考量到本揭示內容將顯而易見的是，可執行額外的及/或另擇的背面後端(BBE)加工。應注意在一些具體例中，如基於本揭示內容可理解的是，S/D區域可僅從正面、僅從背面、或從正面和後側兩者接觸。亦應注意在一些具體例中，例如，假使從背面接觸電晶體閘極，則可使用背面接觸電阻降低技術。在一些此類的具體例中，舉例而言，此類背面電阻降低技術可包括相對於S/D區域適用於閘極的適宜材料和構形。此類電阻降低技術可和例如通道被正面和背面兩者上的閘級包圍的奈米線或奈米帶電晶體構形(譬如，環繞式閘極(GAA)電晶體構形)特別相關，使得此類電晶體構形適於本案說明的接觸電阻降低技術和原理。
如圖6可見，結構的主動裝置部分(譬如，包括通道區域和源極和汲極區域的部分)具有表示為T7的厚度。在某些情況下，厚度T7可小於200、100、50或25nm、或取決於最終用途或目標應用的任何其他適宜的最大厚度。回顧可受益於本案說明的MOBS積體技術和背面接觸電阻降低技術的各式示範電晶體裝置的幾何形狀包括但不限於場效電晶體(FETs)、金屬氧化半導體FETs (MOSFETs)、穿隧式FETs (TFETs)、雙閘極電晶體構形、鰭式電晶體構形(譬如，鰭式電晶體、三閘極)、垂直通道構形、和奈米線(或奈米碳管或環繞式閘極)電晶體構形。此外，該等技術可用於垂直積體p型電晶體裝置(譬如，p-MOS或p-TFET)及/或n型電晶體裝置(譬如，n-MOS或n-TFET)。再者，該等技術可用於垂直積體互補式MOS(CMOS)或互補式TFET(CTFET)裝置或量子裝置(很少到單個電子)。考量到本揭示內容，本案說明的方法100上的許多變化和構形以及積體技術和結構將顯而易見。
圖7A-M根據本揭示內容的一些具體例例示當進行圖1的方法100時形成的示範IC結構的透視圖。本案提供的前述相關說明同樣適用於圖7A-M的示範結構。圖7A例示帶有硬質遮罩帶的裝置品質層，該裝置品質層已光刻圖案化並蝕刻至該裝置品質層上。如基於本揭示內容可理解的是，該設備品質層可類似於本案各式說明的層220。因此，在一些具體例中，該裝置品質層可在包括整塊晶圓/基材(譬如，本案說明的整塊基材/晶圓200)和一或多層的轉移晶圓上形成，以形成可用於MOBS積體電路為了背面顯露目的轉移至主體晶圓積體的多層基材。如圖7A可看出，為了易於例示未顯示多層基材。然而，在一些具體例中，該裝置品質層可用例如任何適宜的多層基材構形(例如在圖2A或2A'顯示以及本案各式說明的多層基材的其中之一)形成。在該示範具體例中，設備品質層可包括任何適宜的半導體材料，例如IV族及/或III-V族材料。可理解的是，該等硬質遮罩帶可全部具有單個寬度或多個寬度，以分別形成單一寬度或多個寬度的鰭片。該等硬質遮罩帶可包括任何適宜的材料，例如介電材料。
根據具體例，該方法繼續執行一或多個淺溝槽凹陷(STR)蝕刻(譬如，一或多個濕式及/或乾式蝕刻)，以從如圖7B顯示的裝置品質層形成多個鰭片。亦如圖顯示，該等鰭片與鰭片溝槽分開。應注意的是，儘管鰭片和鰭片溝槽全部具有類似的尺寸，但本揭示內容不旨在如此限制。例如，在一些具體例中，可形成不同高度(Y方向上的尺寸)和寬度(X方向上的尺寸)的鰭片，以及基於本揭示內容可理解的不同高度和寬度的鰭片溝槽。根據具體例，該方法將繼續進行淺溝槽隔離(STI)加工以形成圖7C的示範結構。此類STI可被加工並包括例如與本案各式說明的STI 230類似的材料。根據具體例，繼續使STI材料凹陷的方法以形成圖7D的示範結構。此類STI材料的凹陷可使用任何適宜的技術執行。在一些具體例中，可形成垂直隔離結構，以例如進一步隔離(或電性絕緣)單一鰭片或鰭片組。舉例而言，在圖7E的示範結構中，存在並可包括此類垂直隔離結構，藉由確保個別的S/D地區保持分開以防止一電晶體裝置的最終S/D與另一個(譬如，相鄰)電晶體裝置的S/D短路。據此，此類垂直隔離結構可使用任何適宜的技術形成，並且該等垂直隔離結構可包括任何適宜的材料，例如介電質、氧化物、氮化物、及/或碳化物材料。應注意的是，儘管該等垂直隔離結構(以黑色顯示)比半導體鰭片更高(在Y方向上的尺寸)，但本揭示內容不旨在如此限制。該方法將繼續使用圖7E的示範結構以幫助例示包括垂直隔離結構的後續IC結構。然而，在一些具體例中，此類垂直隔離結構不需存在。
根據具體例，該方法繼續進行閘極堆疊加工以形成圖7F的示範結構。在一些具體例中，此類閘極堆疊加工可包括閘極優先或閘極最後製程。舉例而言，在閘極優先的製程中，最終閘極堆疊(譬如，包括閘極介電質和閘極)並可在該階段形成，而在閘極最後製程中，在圖7中形成的閘極堆疊可為將被最後的閘極堆疊替換的虛擬閘極堆疊。另外應注意通道區域(在閘級堆疊下方的鰭片的部分)可採用原生的基材材料或替換材料，其中任一者可為未摻雜或摻雜(譬如，與任何適宜的n型或p型摻雜劑)。在替換材料通道的情況下，該替換材料可被覆蓋沉積，並且隨後形成可轉換成例如在STI中的溝槽與再補充磊晶的鰭片或原生鰭片。該通道材料可包括任何適宜的IV族半導體材料(譬如，Si、Ge、SiGe)或III-V族半導體材料(譬如，InGaAs、GaAs、InGaSb、InP)、或考量到本揭示內容將顯而易見的任何其他適宜的材料。應注意在包括n通道和p通道電晶體的IC結構的情況下，此兩者電晶體的通道材料可為相同或不同。
根據具體例，該方法繼續進行S/D加工以形成圖7G的示範結構。在該示範具體例中，該等鰭片的S/D區域經由替代材料的遮蔽、蝕刻、和沈積製程被替換，其可一次執行一個極性(譬如，n型和p型S/D區域的其中之一，隨後為n型和p型S/D區域的另一者)。如本案說明，該等替換S/D區域可從背面蝕刻停止層開始，以幫助在背面S/D收縮溝槽形成期間具有良好控制的蝕刻深度。亦如說明，此類蝕刻停止層(未顯示在圖7G的示範結構中)可包括富含碳的Si:P:C及/或SiGe:B:C的一薄(譬如，1-5nm)層材料，其可用作p型及/或n型S/D沉積的起始層。在S/D加工期間，例如主動通道區域被閘極堆疊保護。該等S/D區域亦各自包括如圖7G顯示的正面電阻減少部分，該正面電阻減少部分可被加工並包括例如類似於如本案各式說明的正面電阻降低層/部分225的材料。應注意較亮的S/D區域被標記為n型或n-MOS S/D區域，而較暗的S/D區域被標記為p型或p-MOS S/D區域僅僅用於例示之目的，其係為了能夠驗證本案說明的技術可用於p型和n型裝置兩者，以及甚至可用於互補性(譬如，CMOS)裝置，如考量到本揭示內容將顯而易見。
根據具體例，該方法繼續形成如圖7H的示範結構顯示的接點及/或通孔。在一些具體例中，此類加工可包括沉積正面接觸絕緣體、平面化/拋光結構、形成接點/通孔溝槽、和沉積該接點/通孔材料(譬如，金屬或金屬合金材料)。應注意並非每個S/D區域都需要具有正面(頂部，如圖7H顯示)的接點。亦應注意一些通孔係非常深，例如穿過結構的背面，以允許例如穿過裝置層的互連。在一些具體例中，該方法繼續進行後端金屬化加工以形成一或多個金屬化層。在轉移晶圓已加工成所需的結構之後，該轉移晶圓(可稱為裝置晶圓，當其包括一或多個電晶體裝置)可倒置並結合至主體(或載體)晶圓，如本案各式說明。在已執行倒置和接合之後得到的結構如圖7I顯示，其中在主體晶圓和電晶體裝置級的基材之間存在一或多個金屬化層(在該示範具體例中明確為兩層)。
根據具體例，該方法繼續執行背面顯露、沉積背面接觸絕緣體、以及形成背面接觸溝槽，以形成圖7J的示範結構。在一些具體例中，背面顯露加工可使用任何適宜的技術執行，例如如本案的各式說明的通孔研磨、蝕刻、及/或CMP。在背面顯露抵達例如淺溝槽隔離層之後，可沉積背面接觸絕緣體層，其可包括例如任何適宜的介電材料。隨後，可使用例如一或多個濕式及/或乾式蝕刻製程的任何適宜的技術形成如圖7J顯示的背面接觸溝槽。回顧，背面蝕刻停止層的內含物例如可藉由允許溝槽加工停在適當水平有助於形成背面接觸溝槽。應注意深通孔被標示，因為該等可用於與電晶體裝置下方的金屬化層(譬如，在電晶體的正面上)接觸。
在一些具體例中，p區域(譬如，用於p-MOS)和n區域(譬如，用於n-MOS)可位於例如相同的背面接觸溝槽中。在一些此類的具體例中，可使用遮罩確保在正確極性上發生背面接觸電阻降低加工。舉例而言，如圖7K顯示，在背面接觸溝槽中的p-MOS S/D已使用硬質遮罩材料遮蔽，其可使用例如任何適宜的技術形成並且可包括任何適宜的介電材料。在p-MOS S/D被遮罩之後，如圖7K顯示沉積用於n-MOS S/D的背面接觸電阻降低層，該背面接觸電阻降低層可被加工並且包括類似如本案各式說明的背面電阻降低層226的材料。舉例而言，因為在圖7K的示範結構中，背面電阻降低層用於n-MOS S/D，其可包括非常大量的(譬如，大於每立方公分5E20個原子) n型摻雜材料，以提升例如n型S/D區域的歐姆接觸。該製程可藉由在這些區域上去除硬質遮罩並在n-MOS S/D上形成硬質遮罩重複用於p-MOS S/D的背面電阻降低層，以形成例如圖7L的示範結構。在n-MOS S/D被遮罩之後，如圖7L顯示沉積用於p-MOS S/D的背面電阻降低層，該背面接觸電阻降低層可被加工並且包括例如類似本案各式說明的背面電阻降低層226的材料。舉例而言，因為背面電阻降低層係用於p-MOS S/D，在圖7L的示範結構中，該背面電阻降低層可包括非常大量的(譬如，大於每立方公分5E20個原子) p型摻雜材料，以提升例如p型S/D區域的歐姆接觸。
根據具體例，該方法繼續從圖7L的示範IC結構去除硬質遮罩，並且在背面接觸溝槽位置中形成背面接點，以形成圖7M的示範結構。在一些此類的具體例中，可加工該等背面接觸，並且包括類似例如本案各式說明的背面接點290的材料。舉例而言，在一些具體例中，該等溝槽可使用矽化物/鍺化物和任擇的擴散阻擋層用金屬或金屬合金填充。應注意接點可從正面和後面兩者連至相同的S/D，但在一些具體例中，接點由一個或另一個製成。隨後背面後端加工(其可稱為BBE加工)可包括形成所需的盡可能多的金屬化層/線。考量到本揭示內容，許多變化和構形將顯而易見。 示範系統
圖8根據示範具體例例示用積體電路結構或使用本案揭示的技術形成的裝置實現的運算系統1000。可看出，該運算系統1000容納一主機板1002。該主機板1002可包括數個組件，其包括但不限於一處理器1004和至少一通信晶片1006，其中的各者可物理性和電性耦合至主機板1002，或以其他方式整合在主機板中。應理解的是，主機板1002可為例如任何印刷電路板，無論是主板、安裝在主板上的子板、或系統1000的唯一主板、等等。
運算系統1000可取決於其應用包括可或可不物理性和電性耦合至主機板1002的一或多個其他組件。這些其他組件可包括但不限於揮發性記憶體(譬如，DRAM)、非揮發性記憶體(譬如，ROM)、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、擴音器、照相機、和大容量儲存裝置(例如硬式磁碟機、光碟(CD)、數位光碟‎‎(DVD)、等等)。包括在運算系統1000中的任何組件可包括使用根據示範具體例揭示的技術形成的一或多個積體電路結構或裝置。在一些具體例中，可將多個功能整合至一或多個晶片中(譬如，舉例而言，應注意通信晶片1006可為處理器1004的一部分或以其他方式整合至處理器1004中)。
該通信晶片1006啟用無線通信，用於將數據傳至運算系統1000和從運算系統1000輸出。術語「無線」及其衍生詞可用於說明其可經由使用調製的電磁輻射通過非固體介質傳送數據之電路、裝置、系統、方法、技術、通信頻道、等等。該術語並不意味該關連裝置不含任何線路，儘管在一些‎具體例中，彼等可能沒有。通信晶片1006可實施數個無線標準或協議的任一者，包括但不限於Wi-Fi (IEEE)標準，該標準包括Wi-Fi (IEEE 802.11‎家族)、WiMAX (IEEE 802.16家族)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其等的衍生物、以及命名為3G、4G、5G、與以外的任何其他無線協議操作。運算系統1000可包括複數個通信晶片1006。舉例而言，一第一通信晶片1006可專門用於較短範圍無線通信，例如Wi-Fi與藍芽，以及一第二‎通信晶片1006可專門用於較長範圍無線通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO、與其他。
該運算系統1000的處理器1004包括封裝在該處理器1004內的積體電路晶粒。在一些具體例中，該處理器的積體電路晶粒包括一或多個積體電路結構或使用如本案各式說明的揭示技術形成的裝置實現的機載電路。術語「處理器」可指稱處理例如來自暫存器及/或記憶體的電子數據以將該電子數據轉變成可儲存於暫存器及/或記憶體的其他電子數據的任何裝置或裝置的一部分‎。
該通信晶片1006亦可包括封裝在該通信晶片1006內的積體電路晶粒。根據一些此類示範具體例，該通信晶片的積體電路晶粒包括一或多個積體電路結構或使用如本案各式說明的揭示技術形成的裝置。考量到本揭示內容將理解的是，應注意多標準的無線能力可直接整合至處理器1004中(譬如，其中任何晶片1006的功能整合至處理器1004中，而非具有單獨的通信晶片)。另外應注意處理器1004可為具有此類無線能力的晶片組。簡而言之，可使用任何數目的處理器1004及/或通信晶片1006。同樣地，任何一個晶片或晶片組可具有整合在其中的多個功能。
在各式實例中，該運算裝置1000可為膝上型電腦、輕省筆電、筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超便攜式PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、螢幕、機上盒、娛樂控制單元、數位相機、便攜式音樂播放器、數位錄影機、或處理數據或採用如本案各式說明的一或多個積體電路結構或使用本案揭示的技術形成的裝置之任何其他電子裝置。 進一步的示範具體例
下列實施例涉及另外的具體例，其中許多排列和構形將顯而易見的。
實施例1為一種積體電路(IC)，其包含：一基材；一電晶體，其位於該基材上方並且包括一單晶半導體材料層；至少一金屬化層，其位在該電晶體下方以及在該電晶體和該基材之間；以及至少一金屬化層，其位在該電晶體上方。該電晶體包括：一閘極；在該閘級上方的一通道；以及與該通道相鄰的源極和汲極(S/D)區域，其中該源極區域包括第一摻雜劑濃度，且其中該汲極區域包括第二摻雜劑濃度；在S/D區域的至少一者上方的一接觸層；以及在該接觸層和該S/D區域的至少一者之間的一接觸電阻降低層，其中該接觸電阻降低層包括第三摻雜劑濃度，該第三摻雜劑濃度比起該第一和第二摻雜劑濃度的各者在濃度上係大了至少每立方公分(cm) 1E20個原子。
實施例2包括實施例1的主題，其中單晶半導體材料層包括小於每平方公分1E8的差排或晶界缺陷。
實施例3包括實施例1-2中任一項的主題，其中該單晶半導體材料層包括IV族半導體材料和III-V族半導體材料的至少一者。
實施例4包括實施例1-3中任一項的主題，其中該電晶體進一步包括在該閘極和該通道之間的一閘極介電層。
實施例5包括實施例1-4中任一項的主題，其中該S/D區域包括n型和p型摻雜劑的其中一者。
實施例6包括實施例1-5中任一項的主題，其中該第一和第二摻雜劑濃度大約等於或小於每立方公分5E20個原子。
實施例7包括實施例1-6中任一項的主題，其中該接觸層包括金屬和金屬合金材料的其中一者。
實施例8包括實施例1-7中任一項的主題，其中該接觸電阻降低層包括IV族半導體材料和III-V族半導體材料的至少一者。
實施例9包括實施例1-8中任一項的主題，其中該接觸電阻降低層包括了包括在該S/D區域內的複合材料，但該複合材料的至少一種成分的濃度更高。
實施例10包括實施例1-9中任一項的主題，其中該接觸電阻降低層包括n型和p型摻雜物的其中一者。
實施例11包括實施例1-10中任一項的主題，其中該第三摻雜劑濃度大約等於或大於每立方公分5E20個原子。
實施例12包括實施例1-11中任一項的主題，其中該第三摻雜劑濃度比起該第一和第二摻雜劑濃度的各者在濃度上係大了至少每立方公分3E20個原子。
實施例13包括實施例1-12中任一項的主題，進一步包含在接觸電阻降低層和至少一S/D區之間的碳摻雜層。
實施例14包括實施例1-13中任一項的主題，其中該電晶體包括一平面構形、一鰭片構形、和一奈米線構形的其中一者。
實施例15包括實施例1-14中任一項的主題，其中該電晶體為p型通道金屬氧化半導體場效電晶體(p-MOS)和n型通道金屬氧化半導體場效電晶體(n-MOS)的其中一者。
實施例16為包括實施例1-15中任一項的主題的互補性金屬氧化半導體(CMOS)裝置。
實施例17為包括實施例1-16中任一項的主題的運算系統。
實施例18為一種積體電路(IC)，其包括：一基材；在該基材上方的複數個電晶體；在該複數個電晶體下方以及在該複數個電晶體和該基材之間的至少一金屬化層；以及在該複數個電晶體上方的至少一金屬化層。該複數個電晶體的各個電晶體包括：一閘極；在該閘級上方的一通道；與該通道相鄰的源極和汲極(S/D)區域，其中該源極區域包括第一摻雜劑濃度，且其中該汲極區域包括第二摻雜劑濃度；在各個S/D區域的上方和下方的至少一者的一接觸層；以及在各個接觸層和各個S/D區域之間的一接觸電阻降低層，其中該接觸電阻降低層包括第三摻雜劑濃度，該第三摻雜劑濃度比起該第一和第二摻雜劑濃度的各者在濃度上係大了至少每立方公分(cm) 1E19個原子。
實施例19包括實施例18的主題，其中該複數個電晶體的至少一者為n型通道電晶體，且其中該複數個電晶體的至少一者為p型通道電晶體。
實施例20包括實施例18-19中任一項的主題，其中一接觸層係在至少一S/D區域的上方和下方兩者。
實施例21包括實施例18-20中任一項的主題，其中該通道包括IV族半導體材料和III-V族III族半導體材料的至少一者。
實施例22包括實施例18-21中任一項的主題，其中各個電晶體進一步包括在該閘極和該通道之間的一閘極介電層。
實施例23包括實施例18-22中任一項的主題，其中各個S/D區域包括n型和p型摻雜劑的其中一者。
實施例24包括實施例18-23中任一項的主題，其中該第一和第二摻雜劑濃度大約等於或小於每立方公分5E20個原子。
實施例25包括實施例18-24中任一項的主題，其中各個接觸層包括金屬和金屬合金材料的其中一者。
實施例26包括實施例18-25中任一項的主題，其中各個接觸電阻降低層包括IV族半導體材料和III-V族III族半導體材料的至少一者。
實施例27包括實施例18-26中任一項的主題，其中至少一接觸電阻降低層包括在對應的S/D區域中包括的複合材料，但該複合材料的至少一種成分的濃度更高。
實施例28包括實施例18-27中任一項的主題，其中各個接觸電阻降低層包括n型和p型摻雜劑的其中一者。
實施例29包括實施例18-28中任一項的主題，其中該第三摻雜劑濃度大約等於或大於每立方公分5E20個原子。
實施例30包括實施例18-29中任一項的主題，其中該第三摻雜劑濃度比起該第一和第二摻雜劑濃度的各者在濃度上係大了至少每立方公分3E20個原子。
實施例31包括實施例18-30中任一項的主題，其進一步包含在至少一接觸電阻降低層和對應的S/D區之間的一碳摻雜層。
實施例32包括實施例18-31中任一項的主題，其中各個電晶體包括一平面構形、一鰭片構形、和一奈米線構形的其中一者。
實施例33包括實施例1-14中任一項的主題，其中各個電晶體為p通道金屬氧化半導體場效電晶體(p-MOS)和n型通道金屬氧化半導體場效電晶體(n-MOS)的其中一者。
實施例34為包括實施例18-33中任一項的主題的互補性金屬氧化半導體(CMOS)裝置。
實施例35為包括實施例18-34中任一項的主題的運算系統。
實施例36為形成一積體電路的方法，該方法包括：提供一第一基材；在該第一基材上沉積一犧牲層；在該犧牲層上形成一單晶半導體材料層；形成包括該半導體材料層的一電晶體，該電晶體包括閘極、在該閘極下方的一通道、以及與該通道相鄰的源極和汲極(S/D)區域；將該第一電晶體的一金屬化層結合至一第二基材的一金屬化層；去除該犧牲層，以從該第一電晶體去除該第一基材；形成接觸溝槽，以接近與該第二基材相對的該S/D區域的一側；在與該第二基材相對的該S/D區域的該側形成一接觸電阻降低層，其中該接觸電阻降低層包括摻雜劑濃度，該摻雜劑濃度比起任何一個S/D區域的摻雜劑濃度在濃度上係大了至少每立方公分(cm) 1E20個原子；以及在該接觸溝槽中形成一接觸層。
實施例37包括實施例36的主題，其中該犧牲層為一蝕刻停止層，且其中至少部分地去除該犧牲層包括將該第一基材研磨至該蝕刻停止層附近，接著使用蝕刻和拋光製程的至少一者去除該第一基材材料的剩餘部分。
實施例38包括實施例36的主題，其中該犧牲層為一快速蝕刻層，且其中至少部分地去除該犧牲層包括該快速蝕刻層的一橫向蝕刻以允許該第一基材的剝離。
實施例39包括實施例36的主題，其中該犧牲層為包括一快速蝕刻層和一蝕刻停止層的一多層堆疊，且其中至少部分地去除該犧牲層包括該快速蝕刻層的一橫向蝕刻以允許該第一基材的剝離，隨後使用蝕刻和拋光製程的至少一者至少部分地去除該蝕刻停止層。
實施例40包括實施例36-39中任一項的主題，其中該接觸電阻降低層包括在該S/D區域中的複合材料，但該複合材料的至少一成分具有更高的濃度。
實施例41包括實施例36-40中任一項的主題，其中該接觸電阻降低層包括n型和p型摻雜劑的其中一者。
實施例42包括實施例36-41中任一項的主題，其中該接觸電阻降低層包括大約等於或大於每立方公分5E20個原子的摻雜劑濃度。
示範具體例的上述說明已表達為例示和說明的目的。其並非旨在窮舉或限制本揭示內容至所揭示的精確形式。考量到本揭示內容，許多修改和變化為可能的。本揭示內容的範圍意欲不受該詳細說明限制，而是由隨附的申請專利範圍限制。主張本申請案的優先權的未來提申的申請案可以不同的方式主張揭示的標的，並可大致上包括本案以不同方式揭示或以其他方式驗證的一或多個限制的任何組合。
20‧‧‧轉移晶圓
30‧‧‧主體晶圓
100‧‧‧方法
102、104a、104b、106、108、110、112、114a、114b、115a、116‧‧‧步驟
200‧‧‧大塊晶圓層
201‧‧‧粗糙背面
205‧‧‧過渡層
210‧‧‧犧牲層
212‧‧‧裝置品質半導體層
214‧‧‧蝕刻停止層
220‧‧‧裝置品質層
221‧‧‧次鰭片
222‧‧‧鰭片
223‧‧‧背面蝕刻停止層
224‧‧‧S/D區域
225‧‧‧正面接觸電阻降低層
230‧‧‧STI層
240‧‧‧閘極
250‧‧‧絕緣體層
260‧‧‧接點
270‧‧‧金屬線/金屬通孔
280‧‧‧背面接觸絕緣體
290‧‧‧背面接觸層
350‧‧‧絕緣體/氧化物層
370‧‧‧金屬線
470‧‧‧金屬化層/線
480‧‧‧ILD層
1000‧‧‧運算系統
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通信晶片
T1、T2、T3、T4、T5、T6‧‧‧厚度
圖1根據本揭示內容的一些具體例例示形成包括雙面金屬化(MOBS)電路與包括背面接觸電阻降低技術的積體電路(IC)的方法。
圖2A-D根據本揭示內容的一些具體例例示在包括主體晶圓、犧牲層、和裝置品質層的多層基材上形成至少一電晶體。應注意圖2A'根據本揭示內容的具體例例示另一示範多層基材。
圖3根據本揭示內容具體例例示倒置圖2D的轉移晶圓結構並結合至主體晶圓。
圖4-4'根據本揭示內容的一些具體例例示包括倒置轉移晶圓並結合至主體晶圓的IC結構，其中該轉移晶圓包括多層基材。應注意在圖4A'中的示範IC結構包括圖2A'的多層基材。
圖5A-B根據本揭示內容的一些具體例例示在多層基材的主體晶圓層的去除期間產生的IC結構。
圖6根據本揭示內容的具體例例示在圖5B的結構上執行背面後端加工之後的示範結構。
圖7A-M根據本揭示內容的一些具體例例示當進行圖1的方法時所形成的示範IC結構的透視圖。
圖8根據本揭示內容的具體例例示以使用本案揭示的技術形成的積體電路結構或裝置實現的運算系統。
藉由閱讀以下結合本案說明的圖示的詳細說明，將更佳地理解本發明具體例的該等和其他特徵。在附圖中，例示在各式圖示中的各個相同或幾乎相同的組件可由相似的數字表示。為了清楚起見，並非每個組件可標記在每個附圖中。再者，如將理解的是，該圖示不一定按比例繪製或旨在將說明的具體例限制在顯示的特定構形。舉例而言，僅管一些圖示一般表示直線、直角、和平滑表面，但是所揭示的技術的真實實例可能具有不太完美的直線和直角，鑑於製造製程的現實世界的限制，一些特徵可能具有表面形貌或在其他方面不太平滑。此外，附圖中的一些特徵可包括圖案化及/或陰影填充，其主要提供幫助在視覺上區分不同的特徵。簡而言之，提供圖示僅為了顯示示範結構。

Claims (25)

  1. 一種積體電路(IC)，其包含： 一基材； 一電晶體，其位於該基材上方並且包括一單晶半導體材料層，其中該電晶體包括： 一閘極； 在該閘極上方的一通道；以及 與該通道相鄰的源極和汲極(S/D)區域，其中該源極區域包括第一摻雜劑濃度，且其中該汲極區域包括第二摻雜劑濃度； 在S/D區域的至少一者上方的一接觸層；以及 在該接觸層和該S/D區域的至少一者之間的一接觸電阻降低層，其中該接觸電阻降低層包括第三摻雜劑濃度，該第三摻雜劑濃度比起該第一和第二摻雜劑濃度的各者在濃度上係大了至少每立方公分(cm) 1E20個原子； 至少一金屬化層，其位於該電晶體下方以及在該電晶體和該基材之間；以及 至少一金屬化層，其位於該電晶體上方。
  2. 如請求項1的IC，其中該單晶半導體材料層包括小於每平方公分1E8的差排或晶界缺陷。
  3. 如請求項1的IC，其中該單晶半導體材料層包括IV族半導體材料和III-V族半導體材料的至少一者。
  4. 如請求項1的IC，其中該電晶體進一步包括在該閘極和該通道之間的一閘極介電層。
  5. 如請求項1的IC，其中該S/D區域包括n型和p型摻雜物的其中一者。
  6. 如請求項1的IC，其中該第一和第二摻雜劑濃度大約等於或小於每立方公分5E20個原子。
  7. 如請求項1的IC，其中該接觸層包括金屬和金屬合金材料的其中一者。
  8. 如請求項1的IC，其中該接觸電阻降低層包括IV族半導體材料和III-V族半導體材料的至少一者。
  9. 如請求項1的IC，其中該接觸電阻降低層包括了包括在該S/D區域內的複合材料，但該複合材料的至少一成分帶有更高的濃度。
  10. 如請求項1的IC，其中該接觸電阻降低層包括n型和p型摻雜物的其中一者。
  11. 如請求項1的IC，其中該第三摻雜劑濃度大約等於或大於每立方公分5E20個原子。
  12. 如請求項1的IC，其中該第三摻雜劑濃度比起該第一和第二摻雜劑濃度的各者在濃度上係大了至少每立方公分3E20個原子。
  13. 如請求項1的IC，其進一步包含在該接觸電阻降低層和該S/D區域的至少一者之間的一碳摻雜層。
  14. 如請求項1的IC，其中該電晶體包括一平面構形、一鰭片構形、和一奈米線構形的其中一者。
  15. 如請求項1的IC，其中該電晶體為p型通道金屬氧化半導體場效電晶體(p-MOS)和n型通道金屬氧化半導體場效電晶體(n-MOS)的其中一者。
  16. 一種互補性金屬氧化半導體(CMOS)裝置，其包含如請求項1至15中任一項的電晶體。
  17. 一種運算系統，其包含如請求項1至15中任一項的IC。
  18. 一種積體電路(IC)，其包含： 一基材； 在該基材上方的複數個電晶體，其中各個電晶體包括： 一閘極； 在該閘級上方的一通道；以及 與該通道相鄰的源極和汲極(S/D)區域，其中該源極區域包括第一摻雜劑濃度，且其中該汲極區域包括第二摻雜劑濃度； 在各個S/D區域的上方和下方的至少一者的一接觸層；以及 在各個接觸層和各個S/D區域之間的一接觸電阻降低層，其中該接觸電阻降低層包括第三摻雜劑濃度，該第三摻雜劑濃度比起該第一和第二摻雜劑濃度的各者在濃度上係大了至少每立方公分(cm) 1E19個原子； 在該等複數個電晶體下方以及在該等複數個電晶體和該基材之間的至少一金屬化層；以及 在該等複數個電晶體上方的至少一金屬化層。
  19. 如請求項18的IC，其中該等複數個電晶體的至少一者為n型通道電晶體，且其中該等複數個電晶體的至少一者為p型通道電晶體。
  20. 如請求項18的IC，其中一接觸層係在至少一S/D區域的上方和下方兩者。
  21. 如請求項18-20中任一項的IC，其進一步包含在至少一接觸電阻降低層和相應的S/D區域之間的一碳摻雜層。
  22. 一種形成一積體電路的方法，該方法包含： 提供一第一基材； 在該第一基材上沉積一犧牲層； 在該犧牲層上形成一單晶半導體材料層； 形成包括該半導體材料層的一電晶體，該電晶體包括一閘極、在該閘極下方的一通道、以及與該通道相鄰的源極和汲極(S/D)區域； 將該第一電晶體的一金屬化層結合至一第二基材的一金屬化層； 去除該犧牲層，以從該第一電晶體去除該第一基材； 形成接觸溝槽，以接近與該第二基材相對的該S/D區域的一側； 在與該第二基材相對的該S/D區域的該側上形成一接觸電阻降低層，其中該接觸電阻降低層包括摻雜劑濃度，該摻雜劑濃度比起S/D區域的任一者的摻雜劑濃度在濃度上係大了至少每立方公分(cm) 1E20個原子；以及 在該接觸溝槽中形成一接觸層。
  23. 如請求項22的方法，其中該犧牲層為一蝕刻停止層，且其中至少部分地去除該犧牲層包括將該第一基材研磨至該蝕刻停止層附近，接著使用蝕刻和拋光製程的至少一者去除該第一基材材料的剩餘部分。
  24. 如請求項22的方法，其中該犧牲層為快速蝕刻層，且其中至少部分地去除該犧牲層包括該快速蝕刻層的一橫向蝕刻以允許該第一基材的剝離。
  25. 如請求項22的方法，其中該犧牲層為包括一快速蝕刻層和一蝕刻停止層的一多層堆疊，且其中至少部分地去除該犧牲層包括該快速蝕刻層的一橫向蝕刻以允許該第一基材的剝離，隨後使用蝕刻和拋光製程的至少一者至少部分地去除該蝕刻停止層。
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