TWI771213B - 用於兩側金屬化之半導體裝置的背側源極／汲極替換 - Google Patents

用於兩側金屬化之半導體裝置的背側源極／汲極替換 Download PDF

Info

Publication number
TWI771213B
TWI771213B TW110139700A TW110139700A TWI771213B TW I771213 B TWI771213 B TW I771213B TW 110139700 A TW110139700 A TW 110139700A TW 110139700 A TW110139700 A TW 110139700A TW I771213 B TWI771213 B TW I771213B
Authority
TW
Taiwan
Prior art keywords
region
drain
upper portion
layer
source
Prior art date
Application number
TW110139700A
Other languages
English (en)
Other versions
TW202209579A (zh
Inventor
安拿 莫希
葛蘭 葛雷斯
莫羅 科布林斯基
錢德拉 莫哈帕拉
卡希克 強普納森
派翠克 摩洛
Original Assignee
美商英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾股份有限公司 filed Critical 美商英特爾股份有限公司
Publication of TW202209579A publication Critical patent/TW202209579A/zh
Application granted granted Critical
Publication of TWI771213B publication Critical patent/TWI771213B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

技術係揭示用於兩側金屬化(MOBS)之半導體裝置的背側源極/汲極(S/D)替換。本文所描述之該等技術提供用以恢復或促進低接觸電阻的方法，而藉以降低或消除使電晶體性能降級的寄生外部電阻。在某些情況中，該等技術包含在包括一或多個電晶體裝置之裝置層的正面處理期間，形成犧牲S/D材料及晶種層。然後，可將裝置層反轉且接合至主晶圓。裝置層的背側顯露可接著經由研磨、蝕刻、及/或CMP處理，而予以執行。然後，犧牲S/D材料可使用晶種層做為蝕刻阻斷物而透過背側S/D接觸溝渠來加以去除，隨後進行由晶種層所成長之相對高摻雜的最終S/D材料之形成，用以提供增強的歐姆接觸性質。可描述及/或揭示其他的實施例。

Description

用於兩側金屬化之半導體裝置的背側源極/汲極替換
本發明是關於用於兩側金屬化之半導體裝置的背側源極/汲極替換。
半導體裝置係電子組件，其利用諸如矽、鍺、及砷化鎵之半導體材料的電子性質。場效應電晶體(FET)係半導體裝置，其包含三個端子：閘極、源極、及汲極。FET使用藉由閘極而被施加之電場以控制通道的導電率，電荷載體(例如，電子或電洞)則透過該通道而從源極流到汲極。在其中電荷載體係電子的情況中，FET被稱作n通道裝置，以及在其中電荷載體係電洞的情況中，FET被稱作p通道裝置。某些FET具有所謂本體或基板的第四端子，其可被使用以使電晶體偏壓。此外，金氧半導體FET(MOSFET)包含在閘極與通道之間的閘極電介質層。鰭式FET(FinFET)係圍繞著薄帶之半導體材料(一般被稱 作鰭)而被建構出的MOSFET電晶體。鰭式FET的導電通道位在鄰接閘極電介質之鰭的外部部分上。特別地，電流沿著鰭的兩側壁(與基板表面垂直之側)/在鰭的兩側壁之內，以及沿著鰭的頂部(與基板表面平行之側)流動。因為該等組態的導電通道本質地沿著鰭之三個不同的外部平面區而存在，所以該鰭式FET設計有時候被稱作三閘極電晶體。其他類型的鰭式FET亦係可用的，諸如所謂雙閘極鰭式FET，其中主要地，導電通道僅沿著鰭的兩側壁而存在(且並不沿著鰭的頂部)。奈米線電晶體(有時候根據該線的高度而被稱作奈米帶電晶體)係類似於鰭式電晶體而被組構，且一或多個奈米線被使用以形成通道，而取代其中閘極係在兩個或三個部分上的鰭式通道區(且因此，有兩個或三個有效閘極)。在該等情況中，閘極材料通常係在四個部分上，或以其他方式圍繞著各奈米線，而藉以提供所謂的環繞式閘極通道。
積體電路(IC)製造主要包含兩個部分：前端或前端製程(FEOL)，及後端或後端製程(BEOL)。前端或FEOL係IC製造的第一部分，其中形成個別的半導體裝置，包含直至金屬互連層之沉積的所有處理。不要與遠後端晶片製造混淆，後端或BEOL係IC製造的第二部分，其中使個別的半導體裝置與金屬佈線互連。BEOL可根據目標應用或最終用途而包含任何數目的金屬化層。
20:轉移晶圓
30:主晶圓
100:方法
102,…,128:處理
200,300:整塊晶圓層
205:過渡層
210:犧牲層
212:快速蝕刻層
214:蝕刻阻斷層
220:裝置品質層
221:子鰭
222:鰭
224,226:替換S/D區
225:正面接觸電阻降低層
227:晶種層
228:最終S/D材料
230:STI層
250,252:絕緣體層
260:金屬接點
270,…,272:金屬線/金屬通孔
280:背側硬遮罩層
282:背側接觸溝渠
284:S/D溝渠
290:背側S/D接點
470,471:金屬化層/線
481:層間電介質層
1000:計算系統
1002:主機板
1004:處理器
1006:通訊晶片
第1A至1B圖描繪依據本發明一些實施例之積體電路(IC)的形成方法100，該IC包括兩側金屬化(MOBS)方案且包括背側源極/汲極(S/D)替換材料。
第2A至2D圖描繪依據本發明一些實施例之在包括整塊晶圓、犧牲層、及裝置品質層的多層基板上形成包括犧牲S/D材料的至少一電晶體。應注意的是，第2A'圖描繪依據本發明實施例的另一實例多層基板。
第3圖描繪依據本發明實施例之反轉且將被接合至主晶圓之第2D圖的轉移晶圓結構。
第4至4'圖描繪依據本發明一些實施例之包括被反轉且接合至主晶圓之轉移晶圓的IC結構，其中該轉移晶圓包含犧牲S/D材料及多層基板。應注意的是，在第4'圖中的實例IC結構包含第2A'圖的多層基板。
第5A至5B圖描繪依據本發明一些實施例之用於裝置層的背側顯露之多層基板的整塊晶圓層之去除期間的生成IC結構。
第6A圖描繪依據本發明實施例之執行包括形成背側S/D接點溝渠之背側處理於第5B圖的結構上之後的實例IC結構。
第6B圖描繪依據本發明實施例之在第6A圖之結構的犧牲S/D材料已透過背側S/D接點溝渠而被去除之後的實例IC結構。
第6C圖描繪依據本發明實施例之在最終S/D材料被形成於第6B圖之結構的晶種層上之後的實例IC結構。
第6D圖描繪依據本發明實施例之在背側S/D接點被形成於第6C圖之結構的背側S/D接點溝渠中之後的實例IC結構。
第6E圖描繪依據本發明實施例之在背側後端(BBE)處理被執行於第6D圖的結構上之後的實例IC結構。
第7A至7M圖描繪依據本發明一些實施例之當執行第1A至1B圖的方法時所形成之實例IC結構的透視圖。
第8圖描繪依據本發明一些實施例之以使用本文所揭示的技術所形成之積體電路結構及/或裝置實施的計算系統。
藉由閱讀下文之詳細說明以及本文所描繪的圖，將更佳地瞭解本發明實施例之該等及其它的特徵。在圖式中，被描繪於各種圖中之相同或幾乎相同的組件可藉由相同的數字而予以表示。為了清楚起見，並非每個組件皆可在每個圖式中被標記。再者，如將被理解地，該等圖並不一定被按比例繪製，或並不打算要限制所描述之實施例於所顯示的特定組態。例如，雖然某些圖通常指示直線、直角、及平滑表面，但所揭示之技術的實際實施可具有不完美的直線和直角，且某些特徵可具有製造處理之現實世界所給定的表面形貌，或在其他方面係不平滑的。仍進一步地，在圖式中之一些特徵可能包含圖案化及/或陰影的填充，其主要係提供用以幫助視覺區分不同的特徵。簡而言之，該等圖僅係提供用以顯示實例結構。
兩側金屬化(MOBS)係在積體電路(IC)製造之中的概念，其中前端或FEOL IC處理係按照科技現狀而完成(儘管具有被潛在地處理得很深的一些接點)，隨後進行後端或BEOL IC處理流程。然後，將被稱作轉移晶圓的晶圓翻面或反轉，並接合到被稱作主晶圓之新的支撐晶圓。該轉移晶圓的背側可接著經由研磨、蝕刻、及/或化學機械研磨/平坦化(CMP)，而使用或無需使用蝕刻阻斷層(例如，類似於絕緣體上矽(SOI)之晶體或非晶絕緣體)，來加以去除。此一基板去除處理係稱作背側顯露，因為它顯露出裝置層的背側或底面，而藉以允許隨後的處理將從裝置層的背側被執行，該裝置層可包含在前端處理期間被形成於轉移晶圓上的一或多個半導體裝置(例如，電晶體)。該隨後的處理可包含形成額外的接觸溝渠於所顯露的背側中，及沉積金屬接點於該等背側接觸溝渠中。額外的處理可包含一或多個層之背側後端的處理(例如，形成一或多個背側金屬化層，形成焊料凸塊，等等)。
做為實際的事物，電晶體具有歐姆接觸，其理想上包含相對高的摻雜位準及組成於源極/汲極(S/D)區之中，用以降低或消除可使電晶體性能降級的寄生外部電阻。然而，與閘極處理相關聯的熱需求可能與該S/D區中之該等相對高的摻雜位準不相容，因為在隨後之相對高溫的閘極處理或其他的前端處理之期間，S/D摻雜物易於擴散至通道區之內。藉由以低/無摻雜來執行犧牲沉積，該處理將 保全空間及介面潔淨，且同時避免與FEOL處理相關聯之必然的擴散。
因而，以及依據本發明之一或多個實施例，技術係揭示用於兩側金屬化(MOBS)之半導體電晶體結構的背側源極/汲極(S/D)替換。在一些實施例中，本文所描述之該等技術可被使用以恢復包含背側接點之S/D區中的低接觸電阻，而藉以降低或消除使電晶體性能降級的寄生外部電阻。在一些實施例中，該等技術包含MOBS方案，其包括在轉移晶圓上之裝置層的前端處理期間，形成犧牲材料於一或多個S/D區之中。在一些該等實施例中，在接合轉移晶圓至主晶圓且執行用於裝置層的背側顯露(如本文將更詳細描述地)之後，犧牲S/D材料可透過背側接觸溝渠而予以去除，且以具有相對高的摻雜位準之最終或功能性材料替換，用以提供所需的歐姆接觸性質。在一些實施例中，在S/D區的前端處理期間，可將晶種層形成於該犧牲S/D材料上，用以協助隨後的結構反轉及犧牲S/D材料的背側去除，以及最終S/D材料的再成長，如依照本發明將顯而易見的。在一些該等實施例中，晶種層可使用給定的蝕刻劑而具有比犧牲S/D材料相對較低之蝕刻速率(例如，至少更低2、3、4、5、10、15、20、25、或50倍)，以致使犧牲S/D材料可被有效去除，且同時留下可成長替換的最終S/D材料之至少一部分的晶種層。在此意義上，該晶種層亦可扮演蝕刻阻斷物的角色，以供該犧牲S/D材料蝕刻處理之用。進一步地，在一些該等實施例中，該相對蝕 刻速率可根據以下之至少一者的晶種層而被獲得：不被摻雜或被名義上摻雜(例如，小於每立方公分(cm3)1×1018或1×1019個原子的摻雜濃度)；具有與犧牲S/D材料不同的材料組成(例如，晶種層係具有相對於犧牲S/D材料更少10% Ge的Si或SiGe)；以及包含碳合金化(例如，至少1% C)，如依照本發明將顯而易見的。
如在前所敘述地，本文所提供之背側S/D替換技術係實施於MOBS方案的情況內。在一些該等實施例中，MOBS方案可藉由形成包含整塊晶圓(例如，整塊矽)或絕緣體上半導體晶圓(例如，絕緣體上矽或SOI晶圓)、沉積在該晶圓上之蝕刻阻斷及/或快速蝕刻層、及沉積在該蝕刻阻斷及/或快速蝕刻層上之裝置品質層的多層基板，而予以達成。標準的前端處理可接著在該多層基板上被執行，用以形成如在裝置品質層中所需要一樣多的半導體裝置(例如，電晶體)，而創建出裝置層。然後，標準的後端處理可在該裝置層上被執行，用以形成接點以及如所需要一樣多的金屬(或以其他方式導電的)後端層。在一些實施例中，正面通孔或接點可被處理得很深，諸如到裝置層下面之多層基板的至少一部分之內，因為深處理的通孔可被使用以穿過該裝置層而從例如，背側進行接觸。在此被稱作轉移晶圓之生成的完全整合之晶圓可接著被接合到在此被稱作主晶圓的另一晶圓，其可包含一或多個金屬化層，且亦可被選項地與例如，一或多個半導體裝置完全整合。接合可藉由將轉移晶圓顛倒以使它反轉，且接著 將轉移晶圓的金屬後端及/或絕緣體材料(例如，氧化物材料)連接到主晶圓上的金屬後端及/或絕緣體材料，以致使該兩夾層之晶圓的空白或無載之側面向外地面向，而發生。例如，該接合可在諸如形成氣體或氨之受控環境的存在中，使用熱、壓力、及/或力而予以執行。在一些實施例中，主晶圓可係機械支撐物且並不具有主動的電子功能，因為它可能在最終產物中被去除。因而，主晶圓可包含非半導體材料，提供幾個例子，諸如氧化矽或氮化矽或其他的耐火材料(例如，氧化鋁或氧化釔)。在另一實施例中，主晶圓可係例如，具有耐化學侵蝕之碳化矽塗層的石墨盤。
在將轉移晶圓接合到主晶圓之後，轉移晶圓的整塊晶圓部分(例如，並不載有主動裝置元件之大部分的多層基板厚度)可在被稱作背側顯露處理之中，從多層基板予以去除。在包含蝕刻阻斷層於多層基板之中的實施例中，可執行背側研磨以接近蝕刻阻斷層，且然後，可執行濕蝕刻及/或研磨處理，直至該蝕刻/研磨在蝕刻阻斷層之處有效地停止。在某些該等實施例中，僅裝置層(包括形成於其上的/由其所形成的電晶體)，及可能地，一些蝕刻阻斷層，將留在轉移晶圓上，而藉以致能垂直整合MOBS方案。在包含快速蝕刻層於多層基板之中的其他實施例中，可執行橫向濕蝕刻以去除該快速蝕刻層及允許從裝置品質層釋放整塊晶圓(掀離處理，而非研磨處理)。在某些該等實施例中，僅裝置層(包括形成於其上的/由其所形成 的電晶體)，及可能地，一些快速蝕刻層，將留在主晶圓上，用以顯著地降低轉移晶圓的厚度，而藉以致能垂直整合MOBS方案。在仍其他的實施例中，該多層基板可包含快速蝕刻及蝕刻阻斷層二者，如依照本發明將顯而易見的。在一些該等實施例中，可執行橫向蝕刻以釋放整塊晶圓，且然後，可執行背側蝕刻及/或研磨，直至該蝕刻/研磨在蝕刻阻斷層之處有效地停止。
應注意的是，如本文所使用的“裝置品質”及“裝置層”(例如，裝置品質層或裝置品質材料)表示高品質的單晶半導體材料。高品質的組件可代表缺陷位準(例如，小於每平方公分(cm2)1×108個缺陷)、污染程度、摻雜物位準、粗糙度、及/或任何其他合適的或所需的材料性質，如依照本發明將顯而易見的。裝置品質層可包含分級的或階梯函數的濃度梯度之區，而提供高或低蝕刻及/或研磨速率的區，用以促進背側顯露處理，如可根據此發明而被瞭解的。如進一步將顯而易見地，MOBS方案無法不使用本文所種種不同描述的技術而被達成。此係因為從污染、摻雜、缺陷、粗糙度、等等的角度而言，在轉移晶圓上形成一或多個電晶體的裝置品質材料需要具有充分高的品質之單晶結構。若不具有由整塊晶圓(例如，本文所敘述的轉移晶圓)所界定的晶體結構，則除此之外，將無法實現該高品質的單晶材料，且因而，將無法完成用於垂直整合之電晶體位準的裝置品質層。因此，本文所描述之背側S/D替換技術可以首先使用轉移晶圓對主晶圓的晶圓整 合技術，如依照本發明將顯而易見地。應注意的是，在使用轉移晶圓對主晶圓的晶圓整合方案以形成MOBS結構之後，在裝置層下面的部分(最初被形成於轉移晶圓之上)通常可被稱作該裝置層的正面，而在裝置層上面的部分通常可被稱作該裝置層的背側。
進一步應注意的是，裝置層的正面可經受所謂前端及後端處理二者，因為該等處理可在轉移晶圓對主晶圓的晶圓接合之前被執行。在已執行轉移晶圓對主晶圓的晶圓整合及背側顯露之後，該背側可經受將被視為後端處理者，但因為該後端處理是在裝置層的背側上被執行，所以可在此將其稱作所謂背側後端(BBE)處理。此外，應注意的是，正面及背側指定係與裝置層的給定取向有關，而在轉移晶圓對主晶圓的晶圓整合方案期間改變，因為裝置層被反轉。進一步應注意的是，當將半導體結構反轉以致使裝置層有效地向下指向時，則相對而言，在裝置層中的電晶體通道係在它們個別的閘極上面，而非如一般所描繪地在該等閘極的下面。為此，且如將被理解地，在此對“在...的上面”或“在...的下面“之引用並不打算一定要牽連有關結構之取向的限制。更確切地，該術語係單純地使用做為，當結構以一特殊的取向存在時，用以描述該結構的相對用語。事實上，該結構可被顛倒及反轉，並視需要地以其他方式來取向，且在此所使用的相對術語可被簡單地調整到該實際的取向。
本文所種種不同描述的轉移晶圓對主晶圓之晶圓整合 技術的許多好處將依照此發明而呈明顯。例如，可使用該等技術以潔淨地生產電晶體及後端堆疊於很薄的裝置品質基板上，諸如具有小於400、250、100、或50奈米之厚度，或一些其他合適之最大厚度的基板，如依照本發明將顯而易見的。如在前所敘述地，僅舉幾個例子，此一薄的基板將必須是相對於污染、摻雜位準、缺陷位準(例如，點、線、及整塊缺陷位準)、粗糙度、及晶圓弓形度的裝置位準品質，以供整合目的之用。如本文所敘述之在整合技術中之蝕刻阻斷及/或快速蝕刻層的使用，將提供內建的自我對齊功能，以致使每個晶圓可被更容易地製作成所需之規格，包含用以獲得裝置位準品質之基板及致能垂直之縮放(例如，用於MOBS方案及/或用於前段裝置之多層，視需要地)的能力。此外，本文所種種不同描述之轉移晶圓對主晶圓的晶圓整合技術提供優於僅僅是研磨及蝕刻之技術的好處，因為該等技術並不包含內建的蝕刻阻斷層或快速蝕刻層，而導致可影響性能及可信度之厚度均勻性問題。本文所敘述之整合技術展現出在堆疊層之基板厚度上的控制，且亦允許很薄的裝置品質層被垂直地堆疊。此外，本文所敘述之整合技術致能MOBS方案，其可包含本文所敘述的背側S/D替換技術。該等背側接觸電阻降低技術可提供增進或強化的歐姆接觸性質，如依照本發明將顯而易見的。
本文所提供之技術及結構的用途可使用諸如以下之工具以偵測出：電子顯微鏡，包含掃描/透射電子顯微鏡 (SEM/TEM)、掃描透射電子顯微鏡(STEM)、及反射電子顯微鏡(REM)；組合映射；x射線晶體學或繞射(XRD)；能量色散x射線光譜(EDS)；二次離子質譜法(SIMS)；飛行時間SIMS(ToF-SIMS)；原子探針成像或層析成像；局部電極原子探針(LEAP)技術；3D斷層掃描；或高解析度物理或化學分析，僅舉幾個合適的實例分析工具。特別地，在一些實施例中，該等工具可指示IC MOBS結構，包括經由背側處理而被替換之一或多個電晶體的S/D區。例如，在一些該等實施例中，該等技術可透過在S/D區下面之晶種層的存在而被偵測出，其中該晶種層包含半導體材料，且具有包括以下之至少一者的組成特徵：結合蝕刻速率降低元素，諸如碳及/或低摻雜或不摻雜；1%或更大的碳位準及/或小於S/D區的摻雜位準之每立方公分(cm3)至少1×1019個或1×1020個原子的摻雜位準。在該等情況中，晶種層係存在用以在背側去除已存在於該位置做為用於S/D區之一種佔有者的犧牲S/D材料之後，協助成長最終S/D材料。進一步地，此允許最終S/D材料包含相對高的雜質摻雜量(例如，大於每立方公分(cm3)1×1020個、5×1020個、或1×1021個原子)，而沒有該等摻雜物擴散至相鄰的通道區，因為該最終S/D材料在處理之後才被形成於S/D區中，而該處理將導致不需要的摻雜物擴散。在一些實施例中，晶種層可係不摻雜的，或具有例如，小於每立方公分(cm3)1×1018個、1×1019個、或1×1020個原子的雜質摻雜位準(例如，合適之n型或p型 摻雜物的雜質摻雜位準)，而S/D區可包含例如，大於每立方公分(cm3)1×1019個、1×1020個、或1×1021個原子的雜質摻雜位準(例如，合適之n型或p型摻雜物的雜質摻雜位準)。在一些實施例中，MOBS方案可根據在裝置層(其可包含一或多個電晶體)下面及上面的一或多個金屬化層，且/或根據以相對反轉的式樣包含在IC上之一或多個電晶體(例如，其中各個電晶體通道係在閘極之上面，其在習知結構中係非典型的)，而被偵測出。眾多的組態及變化將依照此發明而呈明顯。
架構及方法論
第1A至1B圖描繪依據本發明一些實施例之積體電路(IC)的形成方法100，該IC包括兩側金屬化(MOBS)方案且包括背側源極/汲極(S/D)替換材料。第2A至2D圖、第3圖、第4至4'圖、第5A至5B圖、及第6A至6E圖描繪依據本發明一些實施例之當執行第1A至1B圖的方法100時所形成之實例積體電路結構。為了易於說明起見，該等IC結構主要係使用包含鰭式組態(例如，鰭式FET(FinFET)或三閘極電晶體)之電晶體裝置而被描述。惟，該等技術可根據最終用途或目標應用而被使用，以整合任何合適之幾何的電晶體。可自本文所敘述之整合及背側S/D替換技術受益的各種實例電晶體裝置幾何包含場效應電晶體(FET)、金氧半導體FET(MOSFET)、穿隧FET(TFET)、平面電晶體組態、雙閘極電晶體組態、鰭 式電晶體組態(例如，鰭式FET(FinFET)或三閘極電晶體)、及奈米線(或奈米帶或環繞式閘極)電晶體組態，但不受限制。此外，可將該等技術使用於p型電晶體裝置(例如，p-MOS或p-TFET)及/或n型電晶體裝置(例如，n-MOS或n-TFET)。進一步地，可將該等技術使用於以互補電晶體為基的裝置，諸如例如，互補MOS(CMOS)或互補TFET(CTFET)，或少數單電子量子電晶體裝置。仍進一步地，例如，該等裝置可使用其係三維晶體以及二維晶體或奈米管的半導體材料。在一些實施例中，該等技術可被使用以使不同尺度的裝置受益，諸如具有在微米範圍中及/或奈米範圍中之臨界尺寸(例如，形成在22、14、10、7、5、或3奈米(nm)之處理節點處，或超過)的IC裝置。
如第1A圖中所示，依據實施例之方法100包含提供102整塊晶圓或基板，沉積104a蝕刻阻斷層或沉積104b快速蝕刻層，及沉積裝置品質半導體層106，用以形成第2A圖中所描繪的實例多層基板。在此示例實施例中，該多層基板包含整塊晶圓層200、蝕刻阻斷或快速蝕刻層210、及裝置品質半導體層220。在一些實施例中，整塊晶圓層200可係：整塊基板，包含諸如矽(Si)、鍺(Ge)、矽鍺(SiGe)、或碳化矽(SiC)之IV族材料，及/或至少一III-V族材料及/或藍寶石及/或任何其他合適的材料，如依照本發明將顯而易見的；絕緣體上X(XOI)結構，其中X係上述材料的其中一者(例如，IV族及/或III-V族及/或藍 寶石)，以及絕緣體材料係氧化物材料或電介質材料或一些其他的電性絕緣材料；或一些其他合適的多層結構，其中頂部層包含上述材料的其中一者(例如，IV族及/或III-V族及/或藍寶石)。應注意的是，如在此所使用之IV族材料包含至少一IV族元素(例如，碳、矽、鍺、錫)，諸如Si、Ge、SiGe、或SiC化合物或合金，僅舉一些例子。應注意的是，如在此所使用之III-V族材料包含至少一III族元素(例如，鋁、鎵、銦、硼、鉈)及至少一V族元素(例如，氮、磷、砷、銻、鉍)，諸如砷化鎵(GaAs)、氮化鎵(GaN)、砷化銦鎵(InGaAs)、氮化銦鎵(InGaN)、砷化鋁鎵(AlGaAs)、氮化鋁鎵(AlGaN)、及磷化銦(InP)，僅舉一些例子。在一些實施例中，整塊晶圓200可被摻雜有一或多種材料，諸如例如，包含任何合適之濃度的p型或n型雜質摻雜。在一些實施例中，整塊晶圓200可包含由<100>、<110>、或<111>之Miller指數所描述的表面晶體取向或其等價物，如依照本發明將顯而易見的。因為在整塊晶圓200上所形成的該等裝置將被整合到另一主晶圓，所以為了易於參考起見，整塊晶圓200可在本文被稱作轉移晶圓。此外，為了易於說明起見，本發明將主要地以整塊晶圓200為整塊Si或SOI晶圓的情況來敘述。在某些情況中，整塊晶圓層200的厚度T1可係例如，0.1至2毫米(mm)，諸如用於12吋直徑晶圓的0.75毫米(mm)，如標準地。惟，整塊晶圓層200的厚度T1可係任何合適的厚度，如依照本發明將 顯而易見的。
在此示例實施例中，層210可係蝕刻阻斷層或快速蝕刻層，其已被沉積104a或104b在整塊晶圓層200上。如依照本發明將顯而易見地，層210係犧牲層，其幫助整塊晶圓層200的去除。因而，如本文將更詳細敘述地，犧牲層210在整合技術的執行期間被完全地或部分地去除。104a或104b之沉積可根據最終用途或目標應用而包含，使用化學氣相沉積(CVD)、原子層沉積(ALD)、分子束磊晶(MBE)、及/或任何其他合適之處理的在層200上之犧牲層210的毯狀沉積，或犧牲層210的選擇成長。在一些實施例中，晶圓層200的頂部表面可在犧牲層210的沉積之前被處理(例如，化學處理、熱處理、等等)。在一些實施例中，犧牲層210係蝕刻阻斷層，該蝕刻阻斷層210的厚度T2可在例如，50至200奈米(nm)的範圍中，或可係允許蝕刻/研磨115a撞擊由背側研磨114a所造成的谷而承受該蝕刻/研磨115a處理(由背側研磨所造成的結果)，直至所有的峯被耗盡之任何合適的厚度，如參照第5A圖將更詳細敘述地。在一些實施例中，犧牲層210係快速蝕刻層，該快速蝕刻層210的厚度T2可係例如，至少500奈米(nm)，或可係允許橫向蝕刻114b以自晶圓200之邊緣來蝕刻，且允許晶圓的掀離或去除之任何合適的厚度，如參照第5B圖將更詳細敘述地。無論如何，犧牲層210的厚度T2可係任何合適的厚度，如依照本發明將顯而易見的。
在此示例實施例中，裝置品質層220可包含IV族半導 體材料(例如，Si、Ge、SiGe)、III-V族半導體材料(例如，GaAs、InGaAs、InP)、石墨烯、MoS2、及/或碳奈米管，僅舉一些例子。在一些實施例中，層220可包含複數個多層材料，其可被使用於例如，奈米線電晶體組態應用。此外，層220可根據最終用途或目標應用而被摻雜有一或多種其他的材料(例如，摻雜有合適之n型及/或p型摻雜物)。層220的沉積106可使用本文所敘述的任何沉積處理(例如，CVD、ALD、MBE、等等)或任何其他合適的沉積處理，而被執行。在一些實施例中，裝置品質層220的厚度T3可在例如，300至500奈米(nm)的範圍中，或任何其他合適的厚度，如依照本發明將顯而易見的。如可根據此發明而被瞭解地，一或多個電晶體裝置可使用裝置品質層220而予以形成，且該等裝置將被接合至主晶圓以允許用於MOBS方案，如本文將更詳細敘述地。
任何合適之材料可根據所選擇的組態而被使用於犧牲層210。在一些實施例中，選擇用於犧牲層210之材料可根據層210是否係蝕刻阻斷層或快速蝕刻層、整塊晶圓層200的材料、及/或裝置品質層220的材料。例如，在Si整塊晶圓200及Si裝置品質層220的情況中，實例蝕刻阻斷材料包含具有C摻雜或合金含量在1至30%的範圍中之Si：C，以及實例快速蝕刻材料包含SiGe及SiGe：B。在Si整塊晶圓200及Ge或具有大於80%的Ge含量之SiGe裝置品質層220的情況中，用於層210，實例蝕刻阻斷材料包含Ge或具有C摻雜含量在1至30%的範圍中之Ge：C，以及實例快速蝕刻材 料包含GeSn及GeSn：B。在Si整塊晶圓200及具有Ge含量在10至80%的範圍中之SiGe裝置品質層220的情況中，用於層210，實例蝕刻阻斷材料包含具有C摻雜含量在1至30%的範圍中之SiGe：C，以及實例快速蝕刻材料包含具有比SiGe裝置品質層(其可被硼摻雜或可以不被硼摻雜)之Ge含量更高大約10%或以上的SiGe。在Si整塊晶圓200及InGaAs裝置品質層220的情況中，用於層210，實例蝕刻阻斷材料包含InP，以及實例快速蝕刻材料包含GaAs。在包含快速蝕刻層的實施例中，快速蝕刻材料可根據用於以比一或多個周圍的層之材料更快至少2、5、10、20、50、100、或200倍的速率去除該快速蝕刻材料的能力，而被選出。不論該層是否係蝕刻阻斷層或快速蝕刻層，在犧牲層210之材料上的眾多變化將依照本發明而呈明顯。
第2A'圖描繪依據實施例之另一實例多層基板。在此例示實施例中整塊晶圓200及裝置品質層220係與參照第2A圖之實例結構所描述的相同，但額外的層被包含在它們之間。如第1A圖之方法100中所示，某些實施例包含蝕刻阻斷層及快速蝕刻層二者，其係在第2A'圖之實例結構中的情況，其中層212係快速蝕刻層以及層214係蝕刻阻斷層。關於層210之在前有關聯的討論可同樣地應用於此結構。例如，參照做為快速蝕刻層的層210所討論之有關聯的厚度及材料可應用於快速蝕刻層212(具有厚度T4)。進一步地，參照做為蝕刻阻斷層的層210所討論之有關聯的厚度及材料可應用於蝕刻阻斷層214(具有厚度T6)。如在 第2A'圖中亦可看到地，層205係插入於快速蝕刻層212與蝕刻阻斷層214之間。層205可被包含做為過渡層，其有助於層212的蝕刻及去除，且/或有助於被執行至蝕刻阻斷層214的蝕刻/研磨，如依照本發明將顯而易見的。在一些實施例中，例如，層205可包含與整塊晶圓200相同的材料，或層205可包含與層220相同的材料。進一步地，在一些實施例中，層205可具有例如，在50至300奈米(nm)之範圍中的厚度T5，或可根據最終用途或目標應用而具有任何其他合適的厚度。應注意的是，層212、205、214、及220之任一者的沉積可使用本文所敘述的任何沉積處理(例如，CVD、ALD、MBE、等等)或任何其他合適的沉積處理，而被執行。
依據實施例，第1A圖之方法100使用第2A圖的實例多層基板而繼續執行108前端處理，用以形成第2B圖中所示的生成實例結構。在此示例實施例中，該前端處理包含形成稍後將在背側處理期間被去除及替換的犧牲S/D材料，如依照本發明將顯而易見的。如第2B圖中所示，在前端處理108期間，裝置品質層220係形成為鰭222，淺溝渠隔離(STI)材料230被沉積及凹進，以及閘極240係形成於鰭222上，用以界定通道區(其中源極/汲極(S/D)區係鄰接該等通道區)。該等鰭222的形成可使用諸如濕或乾蝕刻處理之任何合適的處理，而被執行。鰭222可被形成以具有不同的寬度及高度。例如，在某些情況中，該等鰭的高度(在Y方向中的尺寸)對寬度(在X方向中的尺寸) 比(h/w)可大於1，諸如1.5至3。應注意的是，為易於說明起見，在此實例結構中，鰭222及形成於該等鰭222之間的溝渠係顯示為具有相同的寬度及深度/高度；惟，本發明並不打算要受限於此。亦應注意的是，雖然係顯示三個鰭222於實例結構中，但任何數目的鰭可根據最終用途或目標應用而被形成，諸如一個、兩個、十個、百個、千個、百萬個、等等。進一步應注意的是，雖然一部分的裝置品質層220係形成為鰭222，但該層的最大厚度仍與第2A圖中所示之沉積的層220之原始厚度(其中該厚度可從層220的底部測量到鰭222的頂部)相同(或大約相同)。
在第2B圖的實例結構中，STI材料230係存在於由裝置品質層220所形成的鰭222之間。在一些實施例中，STI材料230的沉積可包含本文所敘述的任何沉積處理(例如，CVD、ALD、MBE、等等)，或任何其他合適的沉積處理。STI材料230可包含任何合適的絕緣材料，諸如一或多個電介質、氧化物(例如，二氧化矽)、或氮化物(例如，氮化矽)材料。在一些實施例中，STI材料230可根據鰭222的材料而被選出。例如，在Si裝置品質層220的情況中，STI材料230可係二氧化矽或氮化矽。如在第2B圖的結構中亦可看到地，閘極240係形成於鰭222之上。在一些實施例中，閘極240的形成可包含閘極第一流程(亦稱做先期高k閘極)。在一些實施例中，閘極可被形成於閘極最後流程中(亦稱作替換金屬閘極(RMG))。在閘極最後處理中，該處理包含虛擬閘極氧化物沉積、虛擬閘極電極 (例如，多晶矽)沉積、及圖案化硬遮罩沉積。額外的處理可包含圖案化虛擬閘極及沉積/蝕刻間隔物材料。在該等處理後，方法可繼續有絕緣體沉積、平坦化，且然後，虛擬閘極電極和閘極氧化物去除，用以暴露電晶體的通道區。在打開通道區後，虛擬閘極氧化物及電極可分別以例如，高k電介質及替換金屬閘極置換。
在此示例實施例中，閘極包含閘極電極240及直接形成在該閘極電極240下面的閘極電介質(為易於說明起見，並未被顯示出)。該閘極電介質可係例如，諸如二氧化矽之任何合適的氧化物，或高k閘極電介質材料。高k閘極電介質材料的實例可包含例如，氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、及鈮酸鉛鋅。在一些實施例中，當使用高k材料時，可在閘極電介質層上執行退火處理，用以增進其品質。閘極電極240可包含寬廣範圍的材料，諸如多晶矽、氮化矽、碳化矽、或各種合適的金屬或金屬合金，諸如例如，鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、銅(Cu)、氮化鈦(TiN)、或氮化鉭(TaN)。間隔物可被形成與閘極鄰接，及/或硬遮罩可被形成於該閘極上，用以例如，協助替換閘極處理及/或在隨後的處理期間保護閘極。
在此示例實施例中，前端處理108繼續有源極/汲極(S/D)處理，其包含在S/D區中去除至少一部分的鰭222 且以替換材料224及226置換該部分，用以形成第2C圖之實例生成結構。如依照本發明將顯而易見的，S/D材料224係打算要變成用於對應S/D區的最終材料，因為它們將從結構的正面被接觸。如依照本發明亦將顯而易見的，S/D材料226係打算要變成用於對應S/D區的犧牲材料，該犧牲材料226將在背側顯露之後被去除及替換，因為該等S/D區將從結構的背側被接觸。如根據第2C圖可被瞭解的是，在此示例實施例中，在STI層230上面之鰭222的S/D區被去除及替換，用以形成替換S/D區224及226。因而，在第2C圖中所示的S/D區橫剖面中，僅留下原始鰭222的子鰭部分221。在一些實施例中，替換S/D區224(在此示例實施例中，其係替換鰭)可以以任何合適的尺寸及形狀形成，諸如例如，與在STI材料區230上面滲出之原始鰭222的部分相似的尺寸及形狀。惟，在一些實施例中，該等替換鰭部分可具有不同的尺寸及形狀，諸如在第7G至7N圖中所顯示的。在一些實施例中，可使用任何合適的技術以去除及替換該等S/D區，諸如使用光罩法、蝕刻法、及/或沉積處理，如根據此發明可被瞭解的。
在一些實施例中，替換最終S/D 224(將從正面被接觸)可包含任何合適的材料，諸如任何合適的半導體材料(例如，IV族或III-V族半導體材料)。進一步地，在一些實施例中，例如，該替換S/D材料224可包含或可不包含任何合適的n型及/或p型摻雜物。亦如第2C圖中所示地，在此示例實施例中，將從正面被接觸的該等S/D區(指示為 224)包含選項的正面接觸電阻降低層225。在一些實施例中，例如，該接觸電阻降低層225可被形成於S/D區的正面部分上，用以協助歐姆接觸。在一些實施例中，正面接觸電阻降低層225可包含任何合適的材料，諸如IV族及/或III-V族材料，或任何其他合適的材料，如依照此發明將顯而易見的。在其中正面接觸電阻降低層225存在的一些實施例中，其可包含簡併摻雜材料，諸如包含每立方公分(cm3)至少1×1019個、1×1020個、5×1020個、或1×1021個原子的n型及/或p型摻雜物濃度，或一些其他合適的最小臨限值摻雜物濃度，用以協助歐姆接觸。在一些實施例中，正面接觸電阻降低層225可包含與其個別之S/D區224相似的材料。在一些該等實施例中，與使用正面接觸電阻降低層或部分225有關的S/D區224之正面接觸電阻降低層或部分225的材料組成，可以與該S/D區的224材料組成不同。例如，在SiGe S/D區的實例情況中，用於該SiGe S/D區的正面接觸電阻降低層或部分亦可包含SiGe，但在該SiGe材料中之Ge的百分比相對地增加。進一步地，在InGaAs S/D區的實例情況中，用於該InGaAs S/D區的正面接觸電阻降低層或部分亦可包含InGaAs，但在該InGaAs材料中之In的百分比相對地增加。
為提供更特定的實例以供說明目的之用，在包含具有具備每立方公分(cm3)3x1020個B(硼)原子的SiGe：BS/D區之Si通道p-MOS的實施例中，用於S/D區之正面接觸電阻降低層或部分可包含例如，具有每立方公分(cm3)5 ×1020個B(硼)原子的SiGe：B或具有每立方公分(cm3)5×1020個B(硼)原子的Ge：B。在另一實例情況中，在包含具有具備每立方公分(cm3)5×1020個P(磷)原子的Si：P S/D區之Si通道n-MOS的實施例中，用於S/D區之正面接觸電阻降低層或部分可包含具有每立方公分(cm3)1×1021個P(磷)原子的Si：P。應注意的是，在一些實施例中，所存在的正面接觸電阻降低層225可係獨特的層，或可係S/D區224的一部分，其中一或多種材料或材料濃度係例如，從S/D區224到正面接觸電阻降低部分225分級(例如，增加及/或減少)。例如，當形成S/D區224時，沉積處理的最終部分可包含以穩定或突然的方式增加摻雜濃度。在一些實施例中，正面接觸電阻降低層225可包含高於S/D區224的摻雜物濃度之每立方公分(cm3)至少1×1017到1×1021個原子(例如，每立方公分(cm3)至少1×1020個原子)的摻雜濃度(例如，任何合適的n型或p型摻雜物之摻雜濃度)，或一些其他合適的相對數量，用以提供接觸電阻降低，如依照此發明將顯而易見的。
繼續第2C圖的實例結構，犧牲S/D區226可包含任何合適的材料，諸如例如，IV族或III-V族半導體材料。在一些實施例中，犧牲S/D區226的材料可包含或可不包含雜質摻雜物(例如，任何合適的n型及/或p型摻雜物)，其中該等摻雜物可具有小於每立方公分(cm3)1×1020個、1×1019個、或1×1018個原子，或一些其他合適之數量的濃度，如依照此發明將顯而易見的。在犧牲S/D區226包含雜質摻雜 物的實施例中，摻雜濃度可保持相對地低(例如，小於每立方公分(cm3)1×1020個原子)，用以防止摻雜物在隨後的處理期間擴散至通道區之內(例如，在前端處理期間所發生之高溫退火處理的期間)。在示例實施例中，犧牲S/D材料可包含例如，未摻雜的或低摻雜(例如，小於每立方公分(cm3)1×1020個原子)的SiGe材料。在一些實施例中，所有的S/D區可以以該犧牲材料置換，而該犧牲材料將於稍後在背側處理期間被去除及置換。在一些實施例中，僅一些S/D區可以以該犧牲材料置換，而該犧牲材料將於稍後在背側處理期間被去除及置換。在一些該等實施例中，包含犧牲材料之選擇性S/D區可僅包含將在轉移晶圓上被形成的電晶體之一極性的S/D區(例如，只分別地用於n-MOS或p-MOS電晶體的其中一者之n型或p型S/D區的唯一者)。在一些該等實施例中，包含犧牲材料之選擇性S/D區可僅包含將從背側被接觸的S/D區(在執行本文所敘述的背側顯露處理之後)，如與將從正面被接觸之該等者相反的。在第2C圖的特定實施例中，S/D區224包含最終S/D材料，因為該等區將從正面被接觸，而S/D區226包含犧牲S/D材料，因為該等區將於稍後在背側顯露處理之後被去除及置換。
如第2C圖中所示，在此示例實施例中，該等犧牲S/D區226各自包含頂部層227。在此，頂部層227可被稱作晶種層，因為在背側處理期間，在將犧牲S/D區226的材料去除之後，在該等區中所形成的最終替換S/D材料可接著從 該晶種層227成長，如依照此發明將顯而易見的。在一些該等實施例中，犧牲S/D材料226可被選擇性地去除，以致使晶種層227在選擇性蝕刻處理之後留下。因而，在一些實施例中，晶種層227可具有對於給定的蝕刻劑之小於犧牲S/D材料226之蝕刻速率的蝕刻速率，以致使該給定的蝕刻劑能夠以比該給定的蝕刻劑去除晶種層材料227之速率更快至少2、3、4、5、10、15、20、25、30、40、或50倍的速率，來去除犧牲S/D材料226，或可具有一些其他合適之最小相對速率，如根據此發明可被瞭解的。在一些實施例中，晶種層227可包含半導體材料，諸如例如，IV族或III-V族半導體材料。在一些該等實施例中，晶種層227可包含或可不包含諸如1至20%的位準之碳的合金化元素及/或雜質摻雜物(例如，任何合適的n型及/或p型摻雜物)，其中該等摻雜物可具有小於每立方公分(cm3)1×1020個、1×1019個、或1×1018個原子，或一些其他合適之數量的濃度，如依照此發明將顯而易見的。在晶種層227包含雜質摻雜物的實施例中，該等摻雜物可由於來自犧牲S/D區226之擴散的緣故而存在(例如，在前端處理期間所發生之高溫退火處理的期間所造成)。在晶種層227包含雜質摻雜物的實施例中，摻雜物濃度可係小於犧牲S/D材料226之摻雜物濃度的每立方公分(cm3)至少1×1017個、1×1018個、1×1019個、或5×1019個原子(或一些其他合適的臨限數量)，用以例如，在背側處理期間協助犧牲S/D材料226相對於晶種層材料227的選擇性蝕刻及去除。
在一些實施例中，頂部/晶種層材料227可包含與其個別的犧牲S/D區材料226有關之相似的半導體材料(不管任一者/二者之特徵中是否包含任何雜質摻雜物)，而在其他的實施例中，該等特徵可包含不同的半導體材料。例如，在一些實施例中，犧牲S/D區226及其對應的晶種層227二者(亦即，晶種層在犧牲S/D區的頂部或上面，如第2C圖中所示)皆可包含相同的半導體材料(例如，皆包含Si或SiGe)，或它們可包含不同的半導體材料(例如，犧牲S/D區226包含SiGe以及對應的晶種層227包含Si)。即使在犧牲S/D區226及對應的晶種層227之對包含相同半導體材料的實施例中，不同特徵的材料可包含不同的合金化濃度。例如，特徵226及227二者包含SiGe，且更特別地，包含Si1-xGex，其中x係合金中之鍺的百分比，晶種層227的鍺濃度(或x值)可係小於對應之犧牲S/D區226的鍺濃度(或x值)至少5、10、15、或20(或一些其他合適的臨限數量)。例如，在一些該等實例情況中，犧牲S/D區226可包含具有20%之鍺濃度的SiGe，以及對應的晶種層227可包含具有10%或更少之鍺濃度的SiGe。在Ge濃度中之此一相對差異可被使用以協助背側選擇性蝕刻，用以去除犧牲S/D區226的材料，其將在本文中被更詳細地敘述。
在一些實施例中，晶種層材料227可包含碳的稀釋合金，用以協助背側選擇性蝕刻處理。例如，在一些實施例中，晶種層材料227可包含例如，至少0.5、1、1.5、2、或2.5%(或一些其他合適的臨限數量)碳合金化，用以增加 晶種層227相對於犧牲S/D區材料226的蝕刻選擇性。在晶種層材料227包含稀釋碳合金化的一些實施例中，該合金化可在1至10%的範圍中(例如，2%加或減1%)，或一些其他合適的數量或範圍，如依照此發明將顯而易見的。在一些實施例中，晶種層227可具有0.5至20奈米(nm)之範圍中(例如，2至10奈米(nm))的厚度(在Y方向中的尺寸)，或任何其他合適的厚度或厚度範圍，如依照此發明將顯而易見的。應注意的是，在此示例實施例中，在第2C圖中所示之中間及右邊鰭的晶種層包含相同的尺寸、形狀、及材料；惟，本發明並不意圖要受限於此。例如，在一些實施例中，可使用多種不同的晶種或晶種層，而伴隨有多種不同的犧牲S/D材料，如根據此發明可被瞭解的。
應注意的是，任何附加或替代之合適的前端處理108可被使用，且在其他實施例中，對第2C圖之特定結構的變化可係可能的，如依照此發明將顯而易見的。例如，在一些實施例中，第2B圖之結構的一或多個鰭222無需一定要被去除及藉由另一種半導體材料而予以置換，以致使本地鰭在例如，最終的結構中被使用。在另一示例實施例中，對於具有平面組態之電晶體裝置而言，STI材料230可不被凹進以暴露鰭222，導致STI材料230與鰭222的頂部平齊。亦應注意的是，前端處理亦被稱作前端製程(FEOL)，且通常包含直至(但不包括)金屬互連層之沉積的處理。如在前所敘述地，該前端處理可包含包括以下任一者之一或多個電晶體裝置的形成：場效應電晶體(FET)、金氧 半導體FET(MOSFET)、穿隧FET(TFET)、平面組態、雙閘極組態、鰭式組態(例如，鰭式FET(FinFET)或三閘極)、及/或奈米線(或奈米帶或環繞式閘極)組態(具有任何數目的奈米線)。此外，所形成的裝置可包含p型電晶體裝置(例如，p-MOS或p-TFET)及/或n型電晶體裝置(例如，n-MOS或n-TFET)。進一步地，該等裝置可包含互補MOS(CMOS)或互補TFET(CTFET)，或量子裝置(少數單電子)。眾多的變化及組態將依照本發明而呈明顯。
依據實施例，第1A圖之方法100繼續有使用第2C圖的實例結構以執行110後端處理，用以形成第2D圖中所示之生成實例IC結構20(在此稱作轉移晶圓)。如根據此發明可被瞭解的，該後端處理110仍將在轉移晶圓20的正面上被執行。在此示例實施例中，後端處理110主要包含以下之形成：金屬接點260；金屬線(及/或金屬通孔)270，271，及272；以及絕緣體層250及252。可根據最終用途或目標應用而存在2個、3個、4個、或任何數目之習知(正面的)金屬層。接點可使用任何合適的處理而被形成用於S/D區及閘極，諸如在個別的區上之絕緣體材料中形成接觸溝渠，以及在該等溝渠之中沉積金屬或金屬合金(或其他合適的導電材料)。在一些實施例中，接點形成可包含例如，矽化、鍺化、或退火處理。雖然該等接點的材料可包含鋁或鎢，但諸如例如，銀、鎳鉑、或鎳鋁之任何合適的導電金屬或合金可被使用。在一些實施例中，該等接點 可根據最終用途或目標應用而包含電阻降低金屬及接觸柱塞金屬，或僅只接觸柱塞。實例接觸電阻降低金屬包含銀、鎳、鋁、鈦、金、金鍺、鎳鉑、或鎳鋁，及/或其他該等電阻降低金屬或合金。雖然接觸柱塞金屬包含例如，鋁、銀、鎳、鉑、鈦、或鎢、或其合金，但任何合適的導電接觸金屬或合金可根據最終用途或目標應用而被使用。在一些實施例中，如果需要的話，額外的層可存在於源極/汲極接觸區中，諸如黏著層(例如，氮化鈦)及/或襯墊或勢壘層(例如，氮化鉭)。
如第2D圖中所示，接點260係經由正面接觸電阻降低層225而被電性連接至S/D區224。因而，在此示例實施例中，接點260係正面接點，因為它從轉移晶圓20之裝置層的正面來與S/D區進行電性接觸，如所顯示地。在一些實施例中，正面接點無需一定要存在；然而，在某些實施例中，在最終IC結構之裝置層上所形成的一或多個半導體裝置(例如，電晶體)可僅從正面、僅從背側、或從正面及背側二者被接觸，如根據此發明可被瞭解地。亦可被瞭解的是，S/D區226將僅從背側被接觸，且因此，它們並不包含正面接點，如在第2D圖的實例結構中所示地。在此示例實施例中，金屬化線/層270可使用任何合適的處理而予以形成，且可由任何合適的材料所形成，例如，諸如銅或鋁。在此示例實施例中，為易於說明起見，僅顯示出一金屬線/層次270；不管怎樣，可將任何數目的後端層形成於裝置層的正面上。絕緣體250可使用任何合適的處理以予 以形成，且可由任何合適的材料所形成，例如，諸如電介質材料。在一些實施例中，可執行附加的及/或替代的後端處理，如依照此發明將顯而易見的。應注意的是，後端處理亦被稱作後端製程(BEOL)，其中個別的裝置(例如，電晶體、電容器、電阻、等等)與佈線互連。
依據實施例，第1A圖之方法100繼續有如第3圖中所描繪之反轉112將被接合的轉移晶圓20，及接合反轉的轉移晶圓20至主晶圓30，用以形成第4圖中所描繪之生成實例結構。如可被瞭解的，轉移晶圓結構20係與第2D圖中所示的結構相同，其中一或多個電晶體裝置係形成於多層基板上，如本文所種種描述地。接合處理可使用任何合適的技術以予以執行，諸如使用熱、壓力、及/或力的任何組合，用以實體地連接結構20至結構30。在一些情況中，可將絕緣體/氧化物層接合至主晶圓300。在一些情況中，可將金屬線接合至主晶圓300，亦如第4圖中所示地。雖然第4圖中所描繪的實例生成結構顯示金屬線270、271、及272為個別的線，但在一些情況中，可將它們一起融合成為一條線。第4'圖描繪反轉及接合112被執行後的實例生成結構，其中將被接合的轉移晶圓係使用第2A'圖之實例多層基板以予以形成。回顧該實例多層基板，其包含快速蝕刻層212及蝕刻阻斷層214二者(以及過度層205)於整塊晶圓200與裝置品質層220之間。
在一些實施例中，主晶圓30可在接合轉移晶圓至其之前包含它自己的電晶體裝置。該一或多個電晶體裝置可包 含以下之任一者：場效應電晶體(FET)、金氧半導體FET(MOSFET)、穿隧FET(TFET)、平面電晶體組態、雙閘極電晶體組態、鰭式電晶體組態(例如，鰭式FET(FinFET)或三閘極電晶體)、垂直通道電晶體組態、及/或奈米線(或奈米帶或環繞式閘極)電晶體組態(具有任何數目的奈米線)。此外，所形成的裝置可包含p型電晶體裝置(例如，p-MOS或p-TFET)及/或n型電晶體裝置(例如，n-MOS或n-TFET)。進一步地，該等裝置可包含互補MOS(CMOS)或互補TFET(CTFET)，或量子裝置(少數單電子)。在接合之前，在主晶圓及轉移晶圓之中所原始包含的材料或裝置類型可係相似的，或可係不同的。在示例實施例中，在主晶圓30上製造n-MOS電晶體(例如，包含InGaAS奈米線之n-MOS電晶體)可係所需的，而轉移晶圓20可包含p-MOS電晶體(例如，Ge三閘極鰭式p-MOS裝置)。在該示例實施例中，附加的轉移晶圓可被使用以接合例如，石墨烯平面量子(例如，少數單電子)電晶體裝置。眾多之電晶體裝置材料組合、裝置幾何、及裝置類型的變化及組態將依照此發明而呈明顯。在一些實施例中，主晶圓可係機械支撐物且並不具有主動的電子功能，因為它可能在最終產物中被去除。因而，主晶圓可包含非半導體材料，提供幾個例子，諸如氧化矽或氮化矽或其他的耐火材料(例如，氧化鋁或氧化釔)。在另一實施例中，主晶圓可係例如，具有耐化學侵蝕之碳化矽塗層的石墨盤。
依據一些實施例，第1A圖之方法100繼續有在犧牲層210係蝕刻阻斷層的情況中經由背側研磨114a及蝕刻/研磨115a處理，或在犧牲層210係快速蝕刻層的情況中經由橫向研磨114b，而去除轉移晶圓20的整塊晶圓層200。如可被瞭解的是，整塊晶圓層200及300將比在第4圖之結構中的其他層更顯著地厚(例如，在一些情況中，更厚至少1000倍的數量級)，且整塊晶圓層200之去除將大大地降低整個結構的厚度，而藉以致能垂直整合方案。在其中第4圖的實例結構中之犧牲層210係蝕刻阻斷層的組態中，依據實施例，整塊晶圓層200的去除可包含首先執行該整塊晶圓層200之背側研磨114a，用以形成第5A圖的生成實例結構。背側研磨114a可使用任何合適的技術而予以執行，且在一些情況中，由於例如，在晶圓內的處理研磨厚度均勻性約束，背側研磨可盡可能實際接近主動電晶體(例如，盡可能接近裝置品質層220)而被執行。如第5A圖中所示，在已執行研磨114a之後，生成的結構將典型地包含整塊晶圓層200之粗糙的背側表面201。在已執行研磨114a以去除整塊晶圓材料至靠近或很接近蝕刻阻斷層210的點之後，方法100可藉由執行蝕刻及/或研磨處理115a而繼續，用以去除整塊晶圓層200的剩餘者。
例如，蝕刻/研磨115a可根據蝕刻阻斷層210的材料及/或厚度(及選項地，根據諸如裝置品質層220之其他層的材料/厚度)，而使用任何合適的處理以予以執行。在一些實施例中，蝕刻/研磨115a將去除整體的蝕刻阻斷層 210，而留下如第5B圖中所描繪的實例結構。在其他實施例中，蝕刻/研磨115a可僅只部分地去除蝕刻阻斷層210，且因此，一些該層的材料可留在裝置品質層220的背側上。在一些該等實施例中，層210的剩餘材料可不存在於層220之背側的所有位置中，因為它可能在某些區域中被完全去除，且僅在其他者之中被部分地去除。在整塊晶圓層200係Si的實施例中，用於蝕刻/研磨115a的實例蝕刻劑包含氫氧化銨。例如，其中整塊晶圓層200係Si的實例蝕刻阻斷材料係具有C濃度在1至30%之範圍中的碳摻雜Si(Si：C)。用於層210之眾多不同的蝕刻阻斷材料將依照本發明而呈明顯。
依據實施例，在其中第4圖的實例結構中之犧牲層210係快速蝕刻層的組態中，方法100可自反轉及接合處理112繼續藉由橫向蝕刻114b該快速蝕刻層210以釋放整塊晶圓層200，而從反轉及接合處理來繼續進行。橫向蝕刻114b可使用任何合適的處理而予以執行，且在此示例實施例中，包含從結構之側執行濕蝕刻，用以去除快速蝕刻層210，而致能整塊晶圓層200的潔淨釋放/掀離。在一些實施例中，橫向蝕刻114b將去除整體的快速蝕刻層210，而留下如第5B圖中所描繪的實例結構。在其他實施例中，橫向蝕刻114b可僅只部分地去除快速蝕刻層210，且因此，一些該層的材料可留在裝置品質層220的背側上。在一些該等實施例中，層210的剩餘材料可不存在於層220之背側的所有位置中，因為它可能在某些區域中被完全去除，且 僅在其他者之中被部分地去除。無論如何，用於犧牲層210之快速蝕刻層的用途可提供允許晶圓層200之潔淨掀離的好處，而藉以保留該晶圓用於例如，其他未來的用途。在其中裝置品質層220係Si且將被去除之轉移整塊晶圓200亦係Si的實施例中，實例快速蝕刻層210係SiGe或SiGe：B以及用於橫向蝕刻114b之實例蝕刻劑係含有濃硫酸或硝酸的過氧化物。在其中裝置品質層220係Ge或具有Ge含量大於80%之SiGe且將被去除之轉移晶圓層200係Si的實施例中，實例快速蝕刻層210係GeSn或GeSn：B以及用於橫向蝕刻114b之實例蝕刻劑係緩衝稀硝酸或硫酸。在其中裝置品質層220係具有10至80%之Ge含量的SiGe且將被去除之轉移晶圓層200係Si的實施例中，實例快速蝕刻層210係具有大約10%或比裝置品質層的Ge含量更大之Ge含量的SiGe，以及實例蝕刻劑係含有濃硫酸或硝酸的過氧化物。在其中裝置品質層220係InGaAs的實施例中，實例快速蝕刻層210係GaAs以及用於橫向蝕刻114b之實例蝕刻劑包含強鹼，諸如氫氧化鉀或氫氧化鈉。用於層210之眾多不同的快速蝕刻材料將依照本發明而呈明顯。
在第4'圖中所描繪的示例實施例中，回顧的是，轉移晶圓包含多層基板，該多層基板包括快速蝕刻層212及蝕刻阻斷層214。在該示例實施例中，整塊晶圓層200的去除可包含執行如在前所敘述之橫向蝕刻114b，用以部分地或完全地去除快速蝕刻層212及允許整塊晶圓層200的潔淨釋放/掀離。在執行橫向蝕刻114b後的實例生成結構係顯示 於第5A'圖中(其中快速蝕刻層212被完全地去除)。方法可接著繼續有執行如在前所敘述之蝕刻/研磨115a，用以完全地去除過渡層205及部分地或完全地去除蝕刻阻斷層214。在執行蝕刻/研磨115a後的實例生成結構係顯示於第5B圖中(其中蝕刻阻斷層214被完全地去除)。
依據本發明之一些實施例，方法100繼續有在已執行背側顯露之後執行116背側處理，用以形成第6A至6E圖的實例結構。如在第6A圖之實例結構中所示，在執行背側顯露以暴露出裝置層的背側之後(如在前所敘述地)，背側處理116係在被添加至主晶圓30的結構20上執行。在此示例實施例中，該背側顯露包含去除多層基板及大部分的裝置品質層220，除了如所顯示之在子鰭221下面的部分外。背側處理接著繼續有平坦化(及/或研磨)118，用以去除材料220及添加背側硬遮罩層280，以及繼續有圖案化該背側硬遮罩層280，用以形成120背側接觸溝渠282，而取得對S/D區226之背側的接達，如第6A圖中所示。硬遮罩層280可使用任何合適的處理而予以形成，且可包含任何合適的材料，諸如電介質、氧化物、及/或氮化物。在一些實施例中，例如，單一蝕刻處理可被使用以去除STI 230材料和裝置層及/或子鰭221材料二者，用以如所示地形成背側接觸溝渠282及取得對S/D區226之背側的接達。而在其他實施例中，例如，可使用多重蝕刻處理以形成接觸溝渠282及取得對S/D區226之背側的接達。
應注意的是，在此示例實施例中，背側顯露及背側接 觸溝渠282之形成係執行以取得對犧牲S/D區226的接達，以便去除犧牲材料226並以用於該等區之最終的或功能的S/D材料替換該犧牲材料226。惟，在一些實施例中，背側顯露及背側接觸溝渠之形成亦可被執行以供其他合適的目的之用，諸如用以經由裝置層的背側而接觸最終S/D區，如依照此發明將顯而易見的。例如，若除了將從正面被接觸外，S/D區224亦將從背側被接觸時，可將背側接觸溝渠形成於S/D區224上面，用以允許該背側對該等S/D區224的接觸。該處理亦可包含在形成背側接點之前的背側接觸電阻降低層之形成，用以例如，協助從該等S/D區之背側的歐姆接觸。不管怎樣，在此示例實施例中，S/D區224只從正面被接觸。亦應注意的是，在第6A至6E圖中，裝置層(其係包含S/D區224、226、及228的層)的正面係位於相對較接近主晶圓300(較接近負Y軸)，以及裝置層的背側係位於相對較遠離主晶圓300(較遠離負Y軸)，因為該裝置層被在前地反轉且接合至主晶圓300(及在前被形成於其上之該等層)，如根據此發明可被瞭解地。進一步應注意的是，雖然閘極240可在第6A至6E圖的橫剖面視圖中被看到，但在一些實施例中，該部分將被以層間電介質材料覆蓋，如根據此發明可被瞭解地。無論如何，該閘極係顯示用於描繪及說明之目的。
依據實施例，方法100繼續有額外的背側處理，其包含執行122選擇性蝕刻，用以去除犧牲S/D材料226而不完全去除晶種層材料227，以形成第6B圖的實例結構。如第 6B圖中所示，去除犧牲S/D材料226的選擇性蝕刻處理122形成背側S/D溝渠284，而藉以暴露出通道區的側邊，在此實例情況中，該通道區係使用裝置品質層220的鰭222而予以形成。因此，所顯示之鰭222的部分係可被使用於一或多個電晶體裝置之通道區的部分，且根據特殊的實施例，該等通道區可以或不可以從原始之裝置品質層被改變(例如，被摻雜、在替換閘極處理期間被去除及置換、被形成為一或多個奈米線或一些其他合適的組態、等等)。選擇性蝕刻122可使用任何合適的技術而予以執行，諸如使用具有給定之蝕刻劑的濕蝕刻，而從第6A圖之結構透過背側接觸溝渠282來去除材料226，且同時留下至少一部分的晶種層227於S/D溝渠284中，用以允許在該等S/D溝渠284中的最終S/D材料隨後自該處成長。如根據此發明可被瞭解地，倘若沒有來自該處之用以成長最終S/D材料的晶種層227，則最終S/D材料將係相對較低品質的，且不會具有所需之高品質的晶體結構(例如，單晶結構)，因為最終S/D材料將以另外方式自絕緣體材料成長，而產生多晶或非晶的材料結構。亦可被瞭解的是，晶種層227可在執行選擇性蝕刻處理122的時候扮演蝕刻阻斷的角色。
如根據此發明可被瞭解的是，使用以選擇性地去除犧牲S/D材料226且留下至少一部分的晶種層227之蝕刻劑可係任何合適的蝕刻劑，且例如，可根據特徵226及227的材料而被選出。如在前所敘述地，晶種層227可具有以下之至少一者以協助蝕刻處理122的選擇性：較低雜質摻雜物 濃度(例如，至少每立方公分(cm3)1×1019個原子之較少雜質摻雜物)；較低合金化濃度(例如，若特徵226及227二者皆包含SiGe時，至少更少10%的Ge濃度)；稀釋碳合金化組分(例如，在晶種層中至少1%C合金化)；及/或任何其他合適的差異，如依照此發明將顯而易見的。亦如在前所敘述地，在一些實施例中，晶種層227可具有對於給定的蝕刻劑之小於犧牲S/D材料226之蝕刻速率的蝕刻速率，以致使該給定的蝕刻劑能夠以比該給定的蝕刻劑去除晶種層材料227之速率更快至少2、3、4、5、10、15、20、25、30、40、或50倍的速率，來去除犧牲S/D材料226，或可具有一些其他合適之最小相對速率，如根據此發明可被瞭解的。
依據實施例，方法100繼續有使用晶種層227以形成124最終S/D材料228，用以形成第6C圖的實例結構。如第6C圖中所示，在此示例實施例中，最終S/D材料228係形成於S/D溝渠284中，且一部分的最終S/D材料228成長成為背側接觸溝渠282。在一些實施例中，最終S/D材料228可使用任何合適的技術而予以形成，諸如經由本文所敘述的沉積處理(例如，CVD、ALD、MBE、等等)或任何其他合適的沉積處理，如依照此發明將顯而易見的。如根據此發明可被瞭解地，晶種層227提供可將最終S/D材料228沉積於其上(或最終S/D材料228可自其成長)的表面。在一些實施例中，晶種層材料227及最終S/D材料228可包含相似的材料，用以例如，促進高品質之最終S/D材料228的形 成，而導致包含材料228之以電晶體為基的裝置之性能獲得增進。例如，在一些實施例中，晶種層材料227可主要地包含IV族材料(例如，具有或不具有稀釋C合金化的Si或SiGe)，以及最終S/D材料228亦可主要地包含IV族材料(例如，一般具有合適之n型或p型摻雜物的Si、SiGe、或Ge)。在另一情況中，在一些實施例中，晶種層材料227可主要地包含III-V族材料(例如，GaAs、InGaAs、或InP)，以及最終S/D材料228亦可主要地包含III-V族材料(例如，一般具有合適之n型或p型摻雜物的GaAs、InGaAs、或InP)。
在一些實施例中，最終S/D材料228可包含任何合適的半導體材料，諸如IV族材料(例如，Si、SiGe、Ge)及/或III-V族材料(例如，GaAs、InGaAs、InP)，或任何其他合適的源極/汲極材料，如依照此發明將顯而易見的。在一些實施例中，最終S/D材料228可包含合適的n型或p型雜質摻雜物，且若該最終S/D材料係在裝置層的正面處理期間被形成時，則該等摻雜物可在相對高於實際的濃度中。此係由於在接合處理之前在最初S/D區中的較高S/D摻雜物位準(例如，大於每立方公分(cm3)1×1020個原子)，會在正面S/D處理與諸如例如，可在MOBS方案中使用之接合處理期間所發生之高溫退火的此背側S/D處理之間所發生的處理期間，導致該等摻雜物擴散至通道區內。因而，在一些實施例中，最終S/D材料228可包含摻雜物(例如，合適的n型或p型摻雜物)在大於每立方公分 (cm3)1×1019個、1×1020個、5×1020個、1×1021個、或5×1021個原子，或一些其他合適的臨限數量的濃度中，如依照此發明將顯而易見的。該相對高摻雜的S/D區228可以以促進歐姆接觸，並藉以增進其中包含最終高摻雜的S/D之電晶體裝置性能的該方式摻雜。
為提供更特定之實例以供說明目的之用，在包含Si通道p-MOS裝置(且因而具有p型摻雜的最終S/D區)的實施例中，該等S/D區228可包含例如，具有每立方公分(cm3)至少1×1020個B原子(例如，大約每立方公分(cm3)5×1020個原子)的SiGe：B或具有每立方公分(cm3)至少1×1020個B原子(例如大約，每立方公分(cm3)至少5×1020個原子)的Ge：B。在另一實例情況中，在包含Si通道n-MOS裝置(且因而具有n型摻雜的最終S/D區)的實施例中，該等S/D區228可包含例如，具有每立方公分(cm3)至少5×1020個P原子(例如，大約每立方公分(cm3)1×1021個原子)的Si：P。應注意的是，在一些實施例中，最終S/D材料228可包含多層結構及/或可包含將特徵中之一或多種材料的含量分級(例如，增加及/或減少)。例如，當形成S/D區228時，沉積處理的最終部分可包含以穩定或突然的方式增加摻雜濃度(例如，協助歐姆接觸)。在一些實施例中，最終S/D材料228可包含大於其中形成S/D材料228於其上之對應晶種層227的摻雜物濃度之每立方公分(cm3)至少1×1017到1×1021個原子(例如，每立方公分(cm3)至少1×1019個原子)的摻雜濃度 (例如，任何合適的n型或p型摻雜物之摻雜濃度)，或一些其他合適的臨限相對數量，如依照此發明將顯而易見的。因為晶圓在此點係平面的，所以沉積可以以非選擇性方式進行，且若需要時，過量的替代材料沉積可使用平坦化處理而被去除。
在一些實施例中，處理122及124可根據將被去除並以最終S/D材料替換的犧牲S/D區之組的數量，而予以重複。例如，在其中最終p型S/D區(例如，用於p-MOS裝置)及最終n型S/D區(例如，用於n-MOS裝置)將經由背側去除及犧牲S/D區的替換而被形成的實施例中，不同組的區可予以分別地處理，其可包含遮掩一組的區而處理其他者。此遮掩處理可在執行選擇性蝕刻處理122以去除某些或所有犧牲S/D區之前或之後，被執行。例如，在示例實施例中，在形成120背側S/D接觸溝渠以取得對犧牲S/D區的接達之後，可執行選擇性蝕刻122以去除所有的犧牲S/D材料，隨後進行遮掩打算要成為n型及p型之其中一者的S/D區，形成用於該n型及p型S/D區之另一者的最終材料，遮掩剛被形成的該等最終S/D區，以及形成用於原先所遮掩之S/D區的最終材料。在另一示例實施例中，遮掩處理可在執行選擇性蝕刻處理122之前被執行，以致使犧牲S/D材料正好在形成用於各組之區的最終S/D材料之前被去除。無論如何，眾多合適的技術可在MOBS方案的情況內之背側處理期間，被使用以去除犧牲S/D材料(在正面處理期間所形成)及以最終S/D材料置換它。進一步應注意的 是，在此所揭示之技術及原理無需一定要被限制於MOBS方案的情況。例如，該等技術通常可被使用以自垂直整合之IC中的裝置層之背側去除及置換S/D材料，如根據此發明可被瞭解地。
依據實施例，方法100繼續有形成126背側S/D接點290，用以形成第6D圖的實例結構。在此示例實施例中，接點290係背側接點，因為它們從裝置層的背側(從轉移晶圓20)與S/D區228電性接觸，如圖所示。在一些實施例中，背側S/D接點290可使用任何合適的技術而被形成，例如，諸如在背側接觸溝渠282之中沉積金屬或金屬合金(或其他合適的導電材料)。在一些實施例中，接點形成可包含例如，矽化、鍺化、或退火處理。雖然該等接點的材料可包含鋁或鎢，但諸如例如，銀、鎳鉑、或鎳鋁之任何合適的導電金屬或合金可被使用。在一些實施例中，該等接點可根據最終用途或目標應用而包含電阻降低金屬及接觸柱塞金屬，或僅只接觸柱塞。實例接觸電阻降低金屬包含銀、鎳、鋁、鈦、金、金鍺、鎳鉑、或鎳鋁，及/或其他該等電阻降低金屬或合金。雖然接觸柱塞金屬包含例如，鋁、銀、鎳、鉑、鈦、或鎢、或其合金，但任何合適的導電接觸金屬或合金可根據最終用途或目標應用而被使用。在一些實施例中，如果需要的話，額外的層可存在於源極/汲極接觸區中，諸如黏著層(例如，氮化鈦)及/或襯墊或勢壘層(例如，氮化鉭)。
方法100繼續有執行128背側後端(BBE)處理，用以 形成第6E圖的實例結構。在此示例實施例中，BBE處理包含形成金屬化層/線470、層間電介質(ILD)層481、及金屬化層/線471。例如，金屬化層470、471可使用任何合適的處理而予以形成，且可由諸如銅或鋁之任何合適的材料所形成。在此示例實施例中，為易於說明起見，僅顯示兩個金屬線/位準470、471；惟，任何數目的BBE層可被形成。例如，絕緣體481可使用任何合適的處理而予以形成，且可由諸如電介質材料之任何合適的材料所形成。在一些實施例中，可執行附加的及/或替代的BBE處理，如依照此發明將顯而易見的。應注意的是，在一些實施例中，S/D區可僅從正面、僅從背側、或從正面及背側二者被接觸，如根據此發明可被瞭解地。亦應注意的是，例如，在一些實施例中，若從背側及/或正面進行對電晶體閘極的接觸時，可使用該等背側替換S/D技術。
如第6E圖中所示，結構的主動裝置部分(例如，包含通道區以及源極及汲極區的部分)具有表示為T7的厚度。在一些情況中，厚度T7可係小於500、300、200、100、50、或25奈米，或任何其他合適的最大厚度，如依照此發明將顯而易見的。回顧的是，種種不同的電晶體裝置幾何可自本文所敘述之MOBS整合技術及背側S/D替換技術受益，其包含場效應電晶體(FET)、金氧半導體FET(MOSFET)、穿隧FET(TFET)、平面電晶體組態、雙閘極電晶體組態、鰭式電晶體組態(例如，鰭式FET(FinFET)或三閘極電晶體)、垂直通道電晶體組態、及 奈米線(或奈米帶或環繞式閘極)電晶體組態，但不受限制。此外，可將該等技術使用於p型電晶體裝置(例如，p-MOS或p-TFET)及/或n型電晶體裝置(例如，n-MOS或n-TFET)。如根據此發明可被瞭解的，MOS或MOSFET裝置一般具有p-n-p型(例如，用於p-MOS)或n-p-n型(例如，用於n-MOS)的源極-通道-汲極組態，而TFET裝置一般具有p-i-n型(例如，用於p-TFET)或n-i-p型(例如，用於n-TFET)的源極-通道-汲極組態，其中‘i’代表本質的或未摻雜的(或最小摻雜的)材料。因此，適當的摻雜方案可根據所需之組態而被選出。進一步地，可將該等技術使用於例如，互補MOS(CMOS)或互補TFET(CTFET)裝置(其中該等互補裝置皆包含n通道及p通道裝置二者)，或用於量子裝置(少數電子)。在方法100及本文所敘述之整合技術和結構上的眾多變化和組態將依照本發明而呈明顯。
第7A至7M圖描繪依據本發明一些實施例之當執行第1A至1B圖的方法100時所形成之實例IC結構的透視圖。本文所提供之在前有關的說明可相等地應用於第7A至7M圖的實例結構。例如，提供一實例，在前有關犧牲S/D區226的有關討論可相等地應用於第7G圖之實例結構中所形成的犧牲S/D區。第7A圖描繪具有已被微影圖案化且被蝕刻至裝置品質層上之硬遮罩帶的裝置品質層。如根據此發明可被瞭解地，該裝置品質層可以與如本文所不同描述之層220相似。因此，在一些實施例中，該裝置品質層可在包 含整塊晶圓/基板(例如，本文所描述之整塊基板/晶圓200)及一或多個層的轉移晶圓上被形成，用以形成可致能轉移晶圓對主晶圓的晶圓整合以供背側顯露之用，而可被使用於MOBS整合方案中的多層基板。如第7A圖中所示，為易於說明起見，該多層基板並未被顯示出。無論如何，在一些實施例中，例如，該裝置品質層可使用任何合適的多層基板組態(諸如，在第2A或2A'圖中所示及在本文所種種描述之多層基板的其中一者)，而予以形成。在此示例實施例中，裝置品質層可包含任何合適的半導體材料，諸如IV族及/或III-V族材料。如可被瞭解地，所顯示的該等硬遮罩帶可皆係單一寬度或多重寬度的，用以分別形成具有單一寬度或多重寬度的鰭。例如，該等硬遮罩帶可包含諸如電介質材料之任何合適的材料。
依據實施例，該方法繼續有執行一或多個淺溝渠凹進(STR)蝕刻(例如，一或多個濕及/或乾蝕刻)，用以自裝置品質層形成多重鰭，如第7B圖中所示。亦如所示地，該等鰭係藉由鰭溝渠而被分離。應注意的是，雖然鰭及鰭溝渠皆具有相似的尺寸，但本發明並不意圖要受限於此。例如，在一些實施例中，可形成不同高度(在Y方向中的尺寸)及寬度(在X方向中的尺寸)的鰭，以及不同高度及寬度的鰭溝渠，如根據此發明可被瞭解地。依據實施例，該方法繼續有淺溝渠隔離(STI)處理，用以形成第7C圖的實例結構。例如，該STI可被處理且包含與本文所各種敘述之STI 230相似的材料。依據實施例，該方法繼 續有使STI材料凹進，用以形成第7D圖的實例結構。該STI材料的凹進可使用任何合適的技術而被執行。在一些實施例中，垂直隔離結構可被形成用以例如，進一步隔離(或電性絕緣)單一的鰭或鰭的組群。例如，在第7E圖的實例結構中，存在且可包含該等垂直隔離結構，用以藉由確保個別的S/D區保持分離，而防止一電晶體裝置之最後S/D與另一(例如，相鄰的)電晶體裝置之S/D短路。從而，該等垂直隔離結構可使用任何合適的技術而被形成，且它們可以包含任何合適的電性絕緣體材料，例如，諸如電介質、氧化物、氮化物、及/或碳化物材料。應注意的是，雖然該等垂直隔離結構(以黑色顯示)係比半導體鰭更高(在Y方向中的尺寸)，但本發明並不意圖要受限於此。該方法將繼續使用第7E圖的實例結構，用以協助描繪隨後之包含垂直隔離結構的IC結構。惟，該等垂直隔離結構無需一定要存在於某些實施例中。
依據實施例，該方法繼續有閘極堆疊處理，用以形成第7F圖的實例結構。在一些實施例中，該閘極堆疊處理可包含閘極最初或最後處理。例如，在閘極最初處理中，最終閘極堆疊(例如，包含閘極電介質及閘極)可在此階段被形成，而在閘極最後處理中，在第7圖中所形成的閘極堆疊可係虛擬閘極堆疊，其將於稍後由最終閘極堆疊所置換。進一步應注意的是，通道區(在閘極堆疊下面之鰭的部分)可使用本地基板材料或替換材料，其任一者可係未摻雜的或已摻雜的(例如，具有任何合適的n型或p型摻雜 物)。例如，在替換材料通道的情況中，該替換材料可被毯式地沉積且隨後予以形成為鰭，或本地鰭可被轉換成為STI中的溝渠且予以磊晶地再填滿。通道材料可包含任何合適的IV族半導體材料(例如，Si、Ge、SiGe)、III-V族半導體材料(例如，InGaAs、GaAs、InGaSb、InP)、及/或任何其他合適的材料，如依照此發明將顯而易見的。應注意的是，在包含n通道及p通道電晶體二者之IC結構的情況中，用於該二者電晶體的主要通道材料可係相同的或不同的(例如，當主要通道材料相同時，摻雜物類型可係不同的)。
依據實施例，該方法繼續有S/D處理，用以形成第7G圖的實例結構。在此示例實施例中，鰭的S/D區係透過遮罩、蝕刻、及替換材料之沉積的處理而予以置換，其可被一次執行一組(例如，最終n型及p型S/D區的其中一者，其次，最終n型及p型S/D區的另一者，接著，犧牲S/D區，以任何所需的順序)。如在此實例中所示，多重S/D區係以犧牲S/D材料置換，用以允許該犧牲材料在背側處理期間被去除及置換，如本文所更詳細描述的。惟，應注意的是，在一些實施例中，並非所有的犧牲材料S/D區皆在背側處理期間被置換。例如，在一些情況中，最終IC之未使用部分可包含在該等S/D區中的犧牲材料(例如，並不需要被置換的非主動區，且因此，犧牲材料留做本文所敘述之技術的人造物品)。亦如在此示例實施例中所顯示地，一些S/D區被去除且以最終S/D材料置換，諸如表示為p- MOS及n-MOS S/D的該等S/D區。該最終S/D材料可自正面及/或背側予以接觸，且在背側處理期間不被置換，如依照此發明將顯而易見的。
在S/D處理期間，例如，主動通道區係藉由閘極堆疊而被保護。一些S/D區包含正面電阻降低部分於其上，如第7G圖中所示，其可被處理且包含例如，與如本文所不同敘述之正面電阻降低部分225相似的材料。進一步地，一些S/D區(例如，犧牲S/D區)包含晶種層於其上，如第7G圖中所示，其可被處理且包含例如，與晶種層/部分227相似的材料。如根據此發明可被瞭解地，晶種層係使用以協助背側去除以及以最終S/D材料置換犧牲S/D材料。應注意的是，僅為說明目的之緣故，較亮的S/D區係標記為n型或n-MOS S/D區，且同時，較暗的S/D區被標記為p型或p-MOS S/D區，而能證明的是，可將本文所敘述之該等技術使用於p型及n型裝置二者，且甚至使用於互補型(例如，CMOS)裝置，如依照此發明將顯而易見的。
依據實施例，該方法繼續有形成接點及/或通孔，如第7H圖的實例結構中所示。在一些實施例中，該處理可包含沉積正面接觸絕緣體、平坦化/研磨該結構、形成接點/通孔溝渠、及沉積接點/通孔材料(例如，金屬或金屬合金材料)。應注意的是，並非每個S/D區皆從正面(頂部，如第7H圖中所示)被接觸，因為某些S/D區(特別地，犧牲S/D區)將從背側被接觸。亦應注意的是，某些通孔被做得非常深(指示為深通孔)，諸如貫穿至結構的 背側，用以允許例如，穿過裝置層的互連。在一些實施例中，該方法繼續有後端金屬化處理，用以形成一或多個金屬化層。在已將轉移晶圓處理成所需的結構之後，可將該轉移晶圓(其可被稱作裝置晶圓，因為它包含一或多個電晶體裝置)反轉並接合至主(或載體)晶圓，如本文所種種描述的。在已執行反轉及接合之後的生成結構係顯示於第7I圖中，其中在主晶圓的基板與電晶體裝置位準之間具有一或多層的金屬化(在此示例實施例中，特別地，兩個)。在此示例實施例中，該兩個金屬化層係在正面處理期間形成於轉移晶圓上。
依據實施例，該方法繼續有執行背側顯露處理、沉積背側接觸絕緣體、及形成背側接觸溝渠，用以形成第7J圖的實例結構。在一些實施例中，背側顯露處理可使用諸如通孔研磨、蝕刻、及/或CMP之任何合適的技術而予以執行，如在本文所種種描述的。在背側顯露達到之後，可沉積例如，淺溝渠隔離層、背側接觸絕緣體層，其可包含例如，任何合適的電介質材料。然後，背側接觸溝渠可使用任何合適的技術而予以形成，諸如一或多個濕及/或乾蝕刻處理，如第7J圖中所示。應注意的是，該等深通孔被指出，因為可使用它們以進行對裝置層下面之金屬化層的接觸(例如，在裝置層的正面上，諸如在電晶體與主晶圓基板之間)。在一些實施例中，例如，p型S/D區(例如，用於p-MOS)及n型S/D區(例如，用於n-MOS)可位於相同的背側接觸溝渠中。在一些該等實施例中，可使用遮罩以 確保背側接觸電阻降低處理發生在正確的極性上。
從第7J圖的實例結構到第7K圖的實例結構，多重處理被執行。此包括在背側接觸溝渠中形成用於n-MOS S/D區的背側接觸電阻降低層。該等背側接觸電阻降低層可以與本文所各種描述之正面接觸電阻降低層相似，除了它們係形成於S/D區的背側之外。在一些實施例中，背側接觸電阻降低層可藉由遮掩背側接觸溝渠中的其他S/D區，且然後，執行用以形成背側接觸電阻降低層的處理，而被形成，如根據此發明可被瞭解地。在一些實施例中，背側接觸電阻降低層可包含諸如IV族及/或III-V族材料之任何合適的材料，或任何其他合適的材料，如依照此發明將顯而易見的。在一些實施例中，背側接觸電阻降低層可包含簡併摻雜材料，諸如包含每立方公分(cm3)至少1×1019個、1×1020個、5×1020個、或1×1021個原子的n型及/或p型摻雜物濃度，或一些其他合適的最小臨限值摻雜物濃度，用以協助歐姆接觸。在一些實施例中，背側接觸電阻降低層可包含與其個別之S/D區相似的材料。在一些該等實施例中，與使用背側接觸電阻降低層有關的S/D區之背側接觸電阻降低層的材料組成，可以與該S/D區的材料組成不同。
例如，在SiGe S/D區的實例情況中，用於該SiGe S/D區的背側接觸電阻降低層亦可包含SiGe，但在該SiGe材料中之Ge的百分比相對地增加。進一步地，在InGaAs S/D區的實例情況中，用於該InGaAs S/D區的背側接觸電阻降低 層或部分亦可包含InGaAs，但在該InGaAs材料中之In的百分比相對地增加。為提供更特定的實例以供說明目的之用，在包含具有具備每立方公分(cm3)3x1020個B(硼)原子的SiGe：B S/D區之Si通道p-MOS的實施例中，用於S/D區之背側接觸電阻降低層可包含例如，具有每立方公分(cm3)5×1020個B(硼)原子的SiGe：B或具有每立方公分(cm3)5×1020個B(硼)原子的Ge：B。在另一實例情況中，在包含具有具備每立方公分(cm3)5×1020個P(磷)原子的Si：P S/D區之Si通道n-MOS的實施例中，用於S/D區之背側接觸電阻降低層可包含具有每立方公分(cm3)1×1021個P(磷)原子的Si：P。在一些實施例中，背側接觸電阻降低層可包含大於S/D區的摻雜物濃度之每立方公分(cm3)至少1×1017到1×1021個原子(例如，每立方公分(cm3)至少1×1020個原子)的摻雜濃度(例如，任何合適的n型或p型摻雜物之摻雜濃度)，或一些其他合適的相對數量，用以提供接觸電阻降低，如依照此發明將顯而易見的。
繼續有在已形成該背側接觸電阻降低層之後用以形成第7K圖的實例結構之處理，該等S/D區被遮掩用以允許犧牲S/D區的處理。犧牲S/D區的處理包含經由形成S/D溝渠的選擇性蝕刻處理以去除犧牲S/D材料，而不完全去除晶種層，如圖所示。該選擇性蝕刻處理可如本文所各種敘述地予以執行，諸如以如有關選擇性蝕刻122所描述之任何合適的方式。在此示例實施例中，犧牲S/D材料的去除允 許最終S/D材料被沉積在晶種層上且在S/D溝渠中。該最終S/D材料可包含相對高而不會導致該等摻雜物擴散至相鄰之通道區內的摻雜位準(例如，大於1×1019、1×1020、或1×1021)，因為將導致該擴散的處理早已被執行過(諸如高溫退火處理)。因此，由於在背側顯露處理期間的處理中稍後地形成該等最終之相對高摻雜的S/D區，所以如本文所種種敘述之MOBS方案可被達成，且同時允許用於以其他方式將無法被形成之相對高摻雜的S/D區(例如，用以促進歐姆接觸)，而不致從該等高摻雜之S/D區將摻雜物擴散至對應相鄰的通道區內。
從第7K圖的實例結構到第7L圖的實例結構，多重處理被執行。此包括在晶種層上形成最終n-MOS及p-MOS S/D區，如圖所示。例如，此處理可藉由遮掩最終p-MOS及最終n-MOS S/D區的其中一者，沉積最終材料用於未被遮掩的S/D區，遮掩最終p-MOS及最終n-MOS S/D區的另一者，以及沉積最終材料用於該等未被遮掩的S/D區，而被執行。該最終S/D材料可被處理且包含例如，與本文所種種敘述之最終S/D材料228相似的材料。如第7L圖中所示，最終n-MOS S/D區包含背側接觸電阻降低層，其可被處理且包含例如，與本文所種種敘述之正面及背側接觸電阻降低層相似的材料。雖然所有犧牲S/D材料係先從IC結構去除，且然後，最終S/D區係使用遮罩處理而被形成，但本發明並不打算要受限於此。例如，回顧的是，在一些實施例中，不同S/D區的犧牲材料可在形成用於該等S/D區的最 終材料之前，被分別地去除。在本文所敘述之背側S/D替換技術上的眾多變化和組態將依照本發明而呈明顯。
依據實施例，該方法繼續有從第7L圖的實例IC結構去除硬遮罩，及在背側接觸溝渠位置中形成背側接點，用以形成第7M圖的實例結構。在一些該等實施例中，該等背側接點可被處理且包含例如，與本文所種種敘述之背側接點290相似的材料。例如，在一些實施例中，該等溝渠可被填充有金屬或使用矽化物/鍺化物的金屬合金及選項的擴散勢壘。應注意的是，接點可從正面及背側被製作到其S/D，但在一些實施例中，接點係從正面或背側的僅一者被製作。然後，背側後端處理(在本文被稱作BBE處理)可包含形成如所需一樣多的金屬化層/線，及形成任何其他合適的特徵，用以形成所需的IC結構。眾多變化和組態將依照本發明而呈明顯。
實例系統
第8圖描繪依據本發明一些實施例之實施有使用本文所揭示的技術所形成之積體電路結構及/或裝置的計算系統1000。如圖所示，計算系統1000裝有主機板1002。主機板1002可包含許多組件，包括但並未受限於處理器1004及至少一通訊晶片1006，其各可被實體及電性地耦接至主機板1002，或以其他方式整合於其中。如將被理解地，主機板1002可係例如，任何印刷電路板，不論是主板、安裝在主板上的子板、或是系統1000唯一的板、等等。
計算系統1000可根據其應用而包含一或多個其他組件，其可被實體及電性地耦接至主機板1002，或不會被實體及電性地耦接至主機板1002。該等其他的組件可包含但並未受限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、揚聲器、相機、及大容量儲存裝置(諸如硬碟驅動器、小型碟片(CD)、數位多功能碟片(DVD)、及其類似物)。在計算系統1000中所包含的任何組件可依據示例實施例而包含，使用所揭示之技術所形成的一或多個積體電路結構及/或裝置。在一些實施例中，可將多重功能整合至一或多個晶片內(例如，應注意的是，通訊晶片1006可係處理器1004的一部分，或可以以其他方式整合至處理器1004內)。
通訊晶片1006致能用以轉移資料至計算系統1000，及用於來自計算系統1000之資料轉移的無線通訊。“無線”之用語及其衍生語可被使用以描述電路、裝置、系統、方法、技術、通訊頻道、等等，其可透過非固態介質而使用調變的電磁輻射以通訊資料。該用語並未隱含的是，相關聯的裝置不包含任何佈線，雖然在一些實施例中，它們可能不包含。該通訊晶片1006可實施眾多無線標準或協定的任何者，包含但不受限於Wi-Fi(IEEE 820.11家族)、 WiMAX(IEEE 820.16家族)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、其衍生者、以及指定為3G、4G、5G、及以上之任何其他的無線協定。計算系統1000可包含複數個通訊晶片1006。例如，第一通訊晶片1006可專屬於諸如Wi-Fi及藍牙的短距離無線通訊，以及第二通訊晶片1006可專屬於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其類似者的長距離無線通訊。
計算系統1000之處理器1004包含在處理器1004內所封裝的積體電路晶粒。在一些實施例中，如本文所種種敘述地，處理器的積體電路晶粒包含板載電路，其係實施有使用所揭示之技術而被形成的一或多種積體電路或裝置。“處理器”之用語可意指任何裝置或裝置的一部分，其處理例如，來自暫存器及/或記憶體的電子資料，用以變換該電子資料成為可在暫存器及/或記憶體中被儲存的其他電子資料。
通訊晶片1006亦可包含在通訊晶片1006內所封裝的積體電路晶粒。依據一些該等實施例，如本文所種種敘述地，通訊晶片的積體電路晶粒包含使用所揭示之技術而被形成的一或多種積體電路或裝置。如依照本發明將被理解地，應注意的是，多重標準無線能力可被直接整合至處理器1004內(其中任何晶片1006的功能皆被整合至處理器1004內，而不是具有分離的通訊晶片)。進一步應注意的 是，處理器1004可係具有該無線能力的晶片組。簡而言之，任何數目的處理器1004及/或通訊晶片1006可被使用。同樣地，任一晶片或晶片組可具有被整合於其中的多重功能。
在種種實施例中，計算系統1000可係膝上型個人電腦、小筆電、筆記型個人電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超級行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜帶式音樂播放器、數位錄影機、或任何其他的電子裝置或系統，其處理資料或使用所揭示之技術而被形成的一或多種積體電路或裝置，如本文所種種敘述地。應注意的是，計算系統之引用係打算要包含計算裝置、設備、及被組構用以計算或處理資訊的其他結構。
進一步的示例實施例
以下實例屬於進一步實施例，眾多的置換和組態將藉由其而呈明顯。
實例1係積體電路(IC)，其包含：基板；電晶體，在該基板上面；至少一金屬化層，在該電晶體下面且在該電晶體與該基板之間；以及至少一金屬化層，在該電晶體上面。在此實例中的電晶體包括：閘極；通道，在該閘極上面；源極及汲極(S/D)區，鄰接該通道；接點，在該S/D區上面；以及晶種層，在該S/D區下面，其中該晶種層 包含半導體材料且具有小於該S/D區的摻雜位準之至少每立方公分(cm3)1×1019個原子的摻雜位準。
實例2包含實例1的標的物，其中該通道包含單晶半導體材料的層，其具有小於每平方公分(cm2)1×108個差排缺陷。
實例3包含實例1至2之任一者的標的物，其中該通道包含IV族半導體材料及III-V族半導體材料之至少一者。
實例4包含實例1至3之任一者的標的物，其中該電晶體進一步包含閘極電介質層，在該閘極與該通道之間。
實例5包含實例1至4之任一者的標的物，其中該S/D區各自包含n型及p型摻雜物的其中一者。
實例6包含實例1至5之任一者的標的物，其中該S/D區包含具有大於每立方公分(cm3)1×1020個原子之摻雜位準的半導體材料。
實例7包含實例1至6之任一者的標的物，其中該等接點包含金屬及金屬合金材料的其中一者。
實例8包含實例1至7之任一者的標的物，其中該晶種層包含IV族半導體材料及III-V族半導體材料之至少一者。
實例9包含實例1至8之任一者的標的物，其中該晶種層包含複合材料，其係包含在該S/D區中，且具有該複合材料之較大濃度的至少一組成物。
實例10包含實例1至9之任一者的標的物，其中該S/D區及該晶種層二者皆包含矽鍺(SiGe)，且其中該晶種層包含比在該S/D區中之鍺濃度更少至少百分之十的鍺濃 度。
實例11包含實例1至10之任一者的標的物，其中該晶種層包含至少百分之一的碳合金化。
實例12包含實例1至11之任一者的標的物，其中該晶種層係未摻雜的。
實例13包含實例1至12之任一者的標的物，其中該S/D區包含額外的接點在該S/D區下面，以致使該晶種層在該等額外的接點與該S/D區之間，且使得該S/D區被從兩側或更多側接觸。
實例14包含實例1至13之任一者的標的物，其中該電晶體包含平面組態、鰭式組態、及奈米線組態的其中一者。
實例15包含實例1至14之任一者的標的物，其中該電晶體係p通道金氧半導體場效應電晶體(p-MOS)、n通道金氧半導體場效應電晶體(n-MOS)、p通道穿隧場效應電晶體(p-TFET)、及n通道穿隧場效應電晶體(n-TFET)的其中一者。
實例16係互補式金氧半導體(CMOS)裝置，包含實例1至15之任一者的標的物。
實例17係計算系統，包含實例1至16之任一者的標的物。
實例18係積體電路(IC)，其包含：基板；電晶體，在該基板上面；至少一金屬化層，在該電晶體下面且在該電晶體與該基板之間；以及至少一金屬化層，在該電晶體 上面。在此實例中的電晶體包括：閘極；通道，在該閘極上面；源極及汲極(S/D)區，鄰接該通道，其中該S/D區包含半導體材料且具有每立方公分(cm3)1×1019個原子以上的摻雜位準；接點，在該S/D區上面；以及晶種層，在該S/D區下面，其中該晶種層包含半導體材料且具有小於每立方公分(cm3)1×1019個原子的摻雜位準。
實例19包含實例18的標的物，其中該電晶體包含單晶半導體材料的層，其具有小於每平方公分(cm2)1×108個差排缺陷。
實例20包含實例18至19之任一者的標的物，其中該通道包含IV族半導體材料及III-V族半導體材料之至少一者。
實例21包含實例18至20之任一者的標的物，其中該電晶體進一步包含閘極電介質層，在該閘極與該通道之間。
實例22包含實例18至21之任一者的標的物，其中該S/D區各自包含n型及p型摻雜物的其中一者。
實例23包含實例18至22之任一者的標的物，其中該S/D區具有大於每立方公分(cm3)1×1020個原子的摻雜位準。
實例24包含實例18至23之任一者的標的物，其中該等接點包含金屬及金屬合金材料的其中一者。
實例25包含實例18至24之任一者的標的物，其中該晶種層包含IV族半導體材料及III-V族半導體材料之至少一者。
實例26包含實例18至25之任一者的標的物，其中該晶 種層包含複合材料，其係包含在該S/D區中，且具有該複合材料之較大濃度的至少一組成物。
實例27包含實例18至26之任一者的標的物，其中該S/D區及該晶種層二者皆包含矽鍺(SiGe)，且其中該晶種層包含比在該S/D區中之鍺濃度更少至少百分之十的鍺濃度。
實例28包含實例18至27之任一者的標的物，其中該晶種層包含至少百分之一的碳合金化。
實例29包含實例18至28之任一者的標的物，其中該晶種層係未摻雜的。
實例30包含實例18至29之任一者的標的物，其中該S/D區包含額外的接點在該S/D區下面，以致使該晶種層在該等額外的接點與該S/D區之間，且使得該S/D區被從兩側或更多側接觸。
實例31包含實例18至30之任一者的標的物，其中該電晶體包含平面組態、鰭式組態、及奈米線組態的其中一者。
實例32包含實例18至31之任一者的標的物，其中該電晶體係p通道金氧半導體場效應電晶體(p-MOS)、n通道金氧半導體場效應電晶體(n-MOS)、p通道穿隧場效應電晶體(p-TFET)、及n通道穿隧場效應電晶體(n-TFET)的其中一者。
實例33係互補式金氧半導體(CMOS)裝置，包含實例18至32之任一者的標的物。
實例34係計算系統，包含實例18至33之任一者的標的物。
實例35係積體電路的形成方法，該方法包含：提供第一基板；沉積犧牲層於該第一基板上；形成單晶半導體材料層於該犧牲層上；使用該半導體材料層以形成電晶體裝置，該電晶體包含閘極、在該閘極下面的通道、鄰接該通道的源極及汲極(S/D)區、及在該S/D區上面的晶種層，其中該S/D區包含犧牲S/D材料；接合該第一電晶體的金屬化層至第二基板的金屬化層；去除該犧牲層以去除該第一基板；形成接觸溝渠以接達與該第二基板相對之該S/D區的一側；選擇性地蝕刻該犧牲S/D材料，而不完全去除該晶種層，用以形成S/D溝渠；形成最終S/D材料於該晶種層上及在該S/D溝渠中；以及形成接點於該等接觸溝渠中。
實例36包含實例35的標的物，其中該犧牲層係蝕刻阻斷層，且其中去除該第一基板包含研磨該第一基板至接近該蝕刻阻斷層，隨後進行蝕刻及研磨處理之至少一者，其係使用以去除該第一基板材料的剩餘者。
實例37包含實例35的標的物，其中該犧牲層係快速蝕刻層，且其中去除該第一基板包含該快速蝕刻層的橫向蝕刻，用以允許該第一基板的掀離。
實例38包含實例35的標的物，其中該犧牲層係包含快速蝕刻層及蝕刻阻斷層的多層堆疊，且去除該第一基板包含該快速蝕刻層的橫向蝕刻，用以允許該第一基板的掀離，隨後進行蝕刻及研磨處理之至少一者，其係使用以至 少部分地去除該蝕刻阻斷層。
實例39包含實例35至38之任一者的標的物，其中選擇性地蝕刻該犧牲S/D材料包含使用給定的蝕刻劑，其去除該犧牲S/D材料比去除該晶種層的材料更快至少5倍。
實例40包含實例35至39之任一者的標的物，其中該晶種層包含比該犧牲S/D材料更少之至少每立方公分(cm3)1×1018個原子的摻雜物。
實例41包含實例35至40之任一者的標的物，其中該晶種層包含複合材料，其係包含在該犧牲S/D材料中，且具有該複合材料之較大濃度的至少一組成物。
實例42包含實例35至41之任一者的標的物，其中該晶種層包含至少百分之一的碳合金化。
上述示例實施例的說明已被呈現用於描繪及說明之目的。它並不打算要包羅無遺或限制本發明於所揭示之精準形式。依照此發明之許多修正和變化係可能的。所意圖的是，本發明之範疇並非由此詳細說明，而是由附錄於本文的申請專利範圍所限制。主張此申請案的優先權之未來所申請的申請案可以以不同方式來主張所揭示的標的物，且通常可包含本文所各種揭示或以其他方式證明之任何一個或多個的限制。

Claims (19)

  1. 一種積體電路結構，包含：第一電晶體，包括第一半導體區，鄰近該第一半導體區的第一側的第一源極區，該第一源極區包括上部分和下部分，鄰近該第一半導體區的第二側的第一汲極區，該第一汲極區包括上部分和下部分，在該第一源極區的上方且至少在該第一源極區的該上部分上的第一源極接點，和在該第一汲極區的上方且至少在該第一汲極區的該上部分上的第一汲極接點；第二電晶體，包括第二半導體區，鄰近該第二半導體區的第一側的第二源極區，該第二源極區包括上部分和下部分，鄰近該第二半導體區的第二側的第二汲極區，該第二汲極區包括上部分和下部分，在該第二源極區的下方且至少在該第二源極區的該下部分上的第二源極接點，和在該第二汲極區的下方且至少在該第二汲極區的該下部分上的第二汲極接點；以及至少在該第一半導體區的側壁的上方和在該第一半導體區的該等側壁上且亦至少在該第二半導體區的側壁的上 方和在該第二半導體區的該等側壁上的閘極堆疊。
  2. 如請求項1的積體電路結構，還包括在該第一電晶體和該第二電晶體之間的垂直隔離結構，該垂直隔離結構包括電性絕緣材料，使得該垂直隔離結構在該第一源極區和該第二源極區之間，亦在該第一汲極區和該第二汲極區之間。
  3. 如請求項1的積體電路結構，其中該第一半導體區包括IV族半導體材料且該第二半導體區包括III-V族半導體材料。
  4. 如請求項1的積體電路結構，其中該第一半導體區包括鍺，且該第二半導體區不包括鍺。
  5. 如請求項1的積體電路結構，其中該第一源極區和第一汲極區各包括n型摻雜劑或p型摻雜劑中的一者，並且該第二源極區和該第二汲極區各包括n型摻雜劑或p型摻雜劑中的另一者。
  6. 如請求項1的積體電路結構，其中該第一源極區的該下部分在成分上不同於該第一源極區的該上部分，並且該第一汲極區的該下部分在成分上不同於該第一汲極區的該上部分；和/或該第二源極區的該下部分在成分上不同於該第二源極區的該上部分，並且該第二汲極區的該下部分在成分上不同於該第二汲極區的該上部分。
  7. 如請求項1的積體電路結構，其中該第一源極區的該上部分與該第一汲極區的該上部分各包括電阻 降低材料層，使得該第一源極區的該電阻降低材料層接觸該第一源極接點，且該第一汲極區的該電阻降低材料層接觸該第一汲極接點。
  8. 如請求項1的積體電路結構，其中該第二源極區的該上部分和該第二汲極區的該上部分是未摻雜的，且該第二源極區的該下部分和該第二汲極區的該下部分是有摻雜的。
  9. 如請求項1的積體電路結構，其中該第二源極區的該上部分和該第二汲極區的該上部分被以第一濃度摻雜，且該第二源極區的該下部分和該第二汲極區的該下部分被以第二濃度摻雜，該第二濃度大於該第一濃度。
  10. 一種積體電路結構，包含：第一電晶體，包括第一半導體區，鄰近該第一半導體區的第一側的第一源極區，該第一源極區包括上部分和下部分，鄰近該第一半導體區的第二側的第一汲極區，該第一汲極區包括上部分和下部分，在該第一源極區的上方且至少在該第一源極區的該上部分上的第一源極接點，和在該第一汲極區的上方且至少在該第一汲極區的該上部分上的第一汲極接點；第二電晶體，包括第二半導體區， 鄰近該第二半導體區的第一側的第二源極區，該第二源極區包括上部分和下部分，鄰近該第二半導體區的第二側的第二汲極區，該第二汲極區包括上部分和下部分，在該第二源極區的下方且至少在該第二源極區的該下部分上的第二源極接點，和在該第二汲極區的下方且至少在該第二汲極區的該下部分上的第二汲極接點；至少在該第一半導體區的側壁的上方和在該第一半導體區的該等側壁上且亦至少在該第二半導體區的側壁的上方和在該第二半導體區的該等側壁上的閘極堆疊；以及在該第一電晶體和該第二電晶體之間的垂直隔離結構，該垂直隔離結構包括電性絕緣材料，使得該垂直隔離結構在該第一源極區和該第二源極區之間，亦在該第一汲極區和該第二汲極區之間；其中該第一源極區和第一汲極區各包括n型摻雜劑或p型摻雜劑中的一者，並且該第二源極區和該第二汲極區各包括n型摻雜劑或p型摻雜劑中的另一者。
  11. 如請求項10的積體電路結構，其中該第一半導體區包括IV族半導體材料且該第二半導體區包括III-V族半導體材料。
  12. 如請求項10的積體電路結構，其中該第一半導體區包括鍺，且該第二半導體區不包括鍺。
  13. 如請求項10的積體電路結構，其中 該第一源極區的該下部分在成分上不同於該第一源極區的該上部分，並且該第一汲極區的該下部分在成分上不同於該第一汲極區的該上部分；和/或該第二源極區的該下部分在成分上不同於該第二源極區的該上部分，並且該第二汲極區的該下部分在成分上不同於該第二汲極區的該上部分。
  14. 如請求項10的積體電路結構，其中該第一源極區的該上部分與該第一汲極區的該上部分各包括電阻降低材料層，使得該第一源極區的該電阻降低材料層接觸該第一源極接點，且該第一汲極區的該電阻降低材料層接觸該第一汲極接點。
  15. 如請求項10的積體電路結構，其中該第二源極區的該上部分和該第二汲極區的該上部分是未摻雜的，且該第二源極區的該下部分和該第二汲極區的該下部分是有摻雜的。
  16. 如請求項10的積體電路結構，其中該第二源極區的該上部分和該第二汲極區的該上部分被以第一濃度摻雜，且該第二源極區的該下部分和該第二汲極區的該下部分被以第二濃度摻雜，該第二濃度大於該第一濃度。
  17. 一種積體電路，包括：第一半導體區；至少在該第一半導體區上方的閘極結構，該閘極結構包括閘極電極和閘極電介質，該閘極電介質在該閘極電極 和該第一半導體區之間；鄰近該閘極結構的第一側並接觸該第一半導體區的第一源極區，該第一源極區包括下部分和上部分，該第一源極區的該下部分在成分上不同於該第一源極區的該上部分；鄰近該閘極結構的第二側並接觸該第一半導體區的第一汲極區，該第一汲極區包括下部分和上部分，該第一汲極區的該下部分在成分上不同於該第一汲極區的該上部分；接觸該第一源極區的該下部分的背側源極接點結構；以及接觸該第一汲極區的該下部分的背側汲極接點結構；第二半導體區；鄰近該閘極結構的該第一側且接觸該第二半導體區的第二源極區；鄰近該閘極結構的該第二側且接觸該第二半導體區的第二汲極區；接觸該第二源極區的該上部分的正面源極接點結構；接觸該第二汲極區的該上部分的正面汲極接點結構。
  18. 如請求項17的積體電路，其中：該第一源極區的該上部分是未摻雜的，且該第一源極區的該下部分包括一或多個摻雜雜質；並且該第一汲極區的該上部分是未摻雜的，且該第一汲極區的該下部分包括該一或多個摻雜雜質。
  19. 如請求項17的積體電路，其中：該第一源極區的該上部分具有第一摻雜濃度，且該第一源極區的該下部分具有大於該第一摻雜濃度的第二摻雜濃度；並且該第一汲極區的該上部分具有第一摻雜濃度，且該第一汲極區的該下部分具有大於該第一摻雜濃度的第二摻雜濃度。
TW110139700A 2016-09-30 2017-08-22 用於兩側金屬化之半導體裝置的背側源極／汲極替換 TWI771213B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/US2016/054710 WO2018063302A1 (en) 2016-09-30 2016-09-30 Backside source/drain replacement for semiconductor devices with metallization on both sides
WOPCT/US16/54710 2016-09-30

Publications (2)

Publication Number Publication Date
TW202209579A TW202209579A (zh) 2022-03-01
TWI771213B true TWI771213B (zh) 2022-07-11

Family

ID=61763489

Family Applications (2)

Application Number Title Priority Date Filing Date
TW106128464A TWI742142B (zh) 2016-09-30 2017-08-22 用於兩側金屬化之半導體裝置的背側源極／汲極替換
TW110139700A TWI771213B (zh) 2016-09-30 2017-08-22 用於兩側金屬化之半導體裝置的背側源極／汲極替換

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW106128464A TWI742142B (zh) 2016-09-30 2017-08-22 用於兩側金屬化之半導體裝置的背側源極／汲極替換

Country Status (5)

Country Link
US (2) US10892337B2 (zh)
CN (1) CN109690785B (zh)
DE (1) DE112016007299T5 (zh)
TW (2) TWI742142B (zh)
WO (1) WO2018063302A1 (zh)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112015006946T5 (de) * 2015-09-25 2018-06-21 Intel Corporation Wrap-around-source/drain-verfahren zur herstellung von kontakten für rückseitenmetalle
US10872820B2 (en) 2016-08-26 2020-12-22 Intel Corporation Integrated circuit structures
DE112016007299T5 (de) 2016-09-30 2019-06-19 Intel Corporation Rückseiten-source/drain-austausch für halbleiterbauelemente mit metallisierung auf beiden seiten
US11373999B2 (en) * 2018-06-07 2022-06-28 Intel Corporation Deep trench via for three-dimensional integrated circuit
US11398596B2 (en) 2018-06-28 2022-07-26 Intel Corporation Magnetic tunnel junction (MTJ) integration on backside of silicon
TWI748233B (zh) * 2018-08-29 2021-12-01 美商高效電源轉換公司 具有降低導通電阻之橫向功率元件
US11329162B2 (en) * 2018-09-05 2022-05-10 Intel Corporation Integrated circuit structures having differentiated neighboring partitioned source or drain contact structures
US11011411B2 (en) * 2019-03-22 2021-05-18 International Business Machines Corporation Semiconductor wafer having integrated circuits with bottom local interconnects
US11688780B2 (en) * 2019-03-22 2023-06-27 Intel Corporation Deep source and drain for transistor structures with back-side contact metallization
KR20210012084A (ko) * 2019-07-23 2021-02-03 삼성전자주식회사 반도체 장치
US11201246B2 (en) 2019-11-12 2021-12-14 International Business Machines Corporation Field-effect transistor structure and fabrication method
US11621340B2 (en) 2019-11-12 2023-04-04 International Business Machines Corporation Field-effect transistor structure and fabrication method
DE102020129842A1 (de) * 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Finfet-vorrichtungen mit rückseitiger stromschiene und rückseitiger selbstjustierender durchkontaktierung
DE102020121223A1 (de) * 2020-04-24 2021-10-28 Taiwan Semiconductor Manufacturing Co., Ltd. Selektive Auskleidung auf Rückseitendurchkontaktierung und deren Verfahren
US11658220B2 (en) * 2020-04-24 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Drain side recess for back-side power rail device
US11342413B2 (en) 2020-04-24 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Selective liner on backside via and method thereof
US11251308B2 (en) 2020-04-28 2022-02-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
DE102020122151A1 (de) * 2020-04-28 2021-10-28 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren
US11581224B2 (en) 2020-05-08 2023-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming long channel back-side power rail device
DE102020127451B4 (de) 2020-05-08 2023-12-28 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zur Bildung einer rückseitigen Langkanalstromschienenvorrichtung und zugehörige Halbleitervorrichtung
KR102436689B1 (ko) * 2020-05-11 2022-08-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 후면 측 전력 레일 디바이스를 위한 캐패시턴스 감소
US11289606B2 (en) * 2020-05-11 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitance reduction for back-side power rail device
TWI762196B (zh) 2020-05-26 2022-04-21 台灣積體電路製造股份有限公司 半導體裝置與其製造方法
US11637101B2 (en) 2020-05-26 2023-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
DE102020122828B4 (de) * 2020-05-27 2022-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungen, aufweisend rückseitige durchkontaktierungen und verfahren zu deren bildung
DE102020131611A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung mit luftspalten und verfahren zu deren herstellung
US11862561B2 (en) * 2020-05-28 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with backside routing and method of forming same
DE102020133440B4 (de) 2020-05-29 2024-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Dielektrische Finnen mit Luftspalt und selbstjustiertem Rückseitenkontakt und zugehörige Herstellungsverfahren
US11158634B1 (en) * 2020-06-15 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Backside PN junction diode
US11532714B2 (en) 2020-06-25 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming thereof
US11233005B1 (en) * 2020-07-10 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing an anchor-shaped backside via
US11456209B2 (en) * 2020-07-31 2022-09-27 Taiwan Semiconductor Manufacturing Co., Ltd. Spacers for semiconductor devices including a backside power rails
US11563083B2 (en) 2020-08-14 2023-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Dual side contact structures in semiconductor devices
US20220093590A1 (en) * 2020-09-18 2022-03-24 Intel Corporation Selective growth self-aligned gate endcap (sage) architectures without fin end gap
US11764113B2 (en) 2020-10-20 2023-09-19 Tokyo Electron Limited Method of 3D logic fabrication to sequentially decrease processing temperature and maintain material thermal thresholds
TWI766486B (zh) * 2020-12-18 2022-06-01 鴻海精密工業股份有限公司 三維半導體結構的製作方法及三維半導體結構
US11444170B1 (en) * 2021-03-12 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with backside self-aligned power rail and methods of forming the same
US20220359676A1 (en) * 2021-05-05 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Asymmetric Source/Drain for Backside Source Contact
US20220359763A1 (en) * 2021-05-06 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device with embedded epitaxial structure
US20220399445A1 (en) * 2021-06-14 2022-12-15 Intel Corporation Conductive via bar self-aligned to gate end
US20220399334A1 (en) * 2021-06-14 2022-12-15 Intel Corporation Integrated circuit structures with backside self-aligned conductive via bar
US20220415708A1 (en) * 2021-06-25 2022-12-29 Intel Corporation Transistors with source & drain etch stop
US11817501B2 (en) * 2021-09-22 2023-11-14 International Business Machines Corporation Three-dimensional, monolithically stacked field effect transistors formed on the front and backside of a wafer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150380463A1 (en) * 2013-05-08 2015-12-31 Sony Corporation Semiconductor device and method of manufacturing same
US20160211264A1 (en) * 2015-01-20 2016-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Inverters and Manufacturing Methods Thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6214679B1 (en) * 1999-12-30 2001-04-10 Intel Corporation Cobalt salicidation method on a silicon germanium film
US7642574B2 (en) * 2005-08-29 2010-01-05 National Semiconductor Corporation Semiconductor architecture having field-effect transistors especially suitable for analog applications
US7488660B2 (en) * 2006-02-21 2009-02-10 International Business Machines Corporation Extended raised source/drain structure for enhanced contact area and method for forming extended raised source/drain structure
US8008157B2 (en) * 2006-10-27 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device with raised source and drain regions
JP5487625B2 (ja) * 2009-01-22 2014-05-07 ソニー株式会社 半導体装置
KR20120024199A (ko) * 2010-09-06 2012-03-14 주식회사 유진테크 반도체 소자의 제조 방법
JP2013093371A (ja) * 2011-10-24 2013-05-16 Sony Corp 半導体装置、および、その製造方法、固体撮像装置
US9478507B2 (en) * 2013-03-27 2016-10-25 Qualcomm Incorporated Integrated circuit assembly with faraday cage
US9048317B2 (en) * 2013-07-31 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9502565B2 (en) 2014-06-27 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Channel strain control for nonplanar compound semiconductor devices
US9536879B2 (en) * 2014-07-09 2017-01-03 International Business Machines Corporation FinFET with constrained source-drain epitaxial region
TWI662699B (zh) * 2015-11-04 2019-06-11 聯華電子股份有限公司 半導體結構及其製作方法
DE112016007299T5 (de) 2016-09-30 2019-06-19 Intel Corporation Rückseiten-source/drain-austausch für halbleiterbauelemente mit metallisierung auf beiden seiten

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150380463A1 (en) * 2013-05-08 2015-12-31 Sony Corporation Semiconductor device and method of manufacturing same
US20160211264A1 (en) * 2015-01-20 2016-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Inverters and Manufacturing Methods Thereof

Also Published As

Publication number Publication date
US20210074823A1 (en) 2021-03-11
DE112016007299T5 (de) 2019-06-19
US10892337B2 (en) 2021-01-12
US11444166B2 (en) 2022-09-13
TW202209579A (zh) 2022-03-01
CN109690785B (zh) 2022-08-30
US20190221649A1 (en) 2019-07-18
TW201814841A (zh) 2018-04-16
TWI742142B (zh) 2021-10-11
CN109690785A (zh) 2019-04-26
WO2018063302A1 (en) 2018-04-05

Similar Documents

Publication Publication Date Title
TWI771213B (zh) 用於兩側金屬化之半導體裝置的背側源極／汲極替換
TWI789352B (zh) 積體電路及形成其之方法
US20230207700A1 (en) Integrated circuit structures having partitioned source or drain contact structures
TW202015238A (zh) 使用犧牲源極／汲極層增加的電晶體源極／汲極接觸面積
US20230089395A1 (en) Vertical diodes in stacked transistor technologies
US20220392896A1 (en) Integrated circuit structures with backside gate cut or trench contact cut
US20220199615A1 (en) Substrate-less vertical diode integrated circuit structures
WO2018125082A1 (en) Ge-rich transistors employing si-rich source/drain contact resistance reducing layer
US20240105803A1 (en) Integrated circuit structures with trench contact depopulation structure
US20230290825A1 (en) Integrated circuit structures with backside self-aligned conductive source or drain contact
US20230317595A1 (en) Integrated circuit structures with pre-epitaxial deep via structure
US20230187441A1 (en) Integrated circuit structures with trench contact flyover structure
US20230299157A1 (en) Integrated circuit structures with deep via structure
US20230290844A1 (en) Integrated circuit structures with backside self-aligned penetrating conductive source or drain contact
US20220406773A1 (en) Integrated circuit structures with backside self-aligned conductive pass-through contact
US20240105801A1 (en) Integrated circuit structures with gate volume reduction
US20220416022A1 (en) Substrate-less nanowire-based lateral diode integrated circuit structures
US20240008253A1 (en) Integrated circuit structures having memory access transistor with backside contact
US20240105774A1 (en) Integrated circuit structures with uniform epitaxial source or drain cut
US20220399334A1 (en) Integrated circuit structures with backside self-aligned conductive via bar
US20240178273A1 (en) Integrated circuit structures with source or drain contacts having enhanced contact area
US20230307514A1 (en) Gate-all-around integrated circuit structures having backside contact with enhanced area relative to epitaxial source
US20220415881A1 (en) Substrate-less silicon controlled rectifier (scr) integrated circuit structures
US20230207445A1 (en) High bandwidth and capacity approaches for stitched dies
US20230207565A1 (en) Power delivery using backside power for stitched dies