DE102020131611A1 - Halbleitervorrichtung mit luftspalten und verfahren zu deren herstellung - Google Patents

Halbleitervorrichtung mit luftspalten und verfahren zu deren herstellung Download PDF

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Chia-Hao Chang
Lin-Yu HUANG
Li-Zhen YU
Cheng-Chi Chuang
Kuan-Lun Cheng
Chih-Hao Wang
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Abstract

Ein Verfahren umfasst Bereitstellen einer Struktur, welche ein Substrat, eine erste Dielektrikumschicht über dem Substrat, eine oder mehrere Halbleiter-Kanalschichten über der ersten Dielektrikumschicht, welche ein erstes Source/Drain-Merkmal (S/D-Merkmal) und ein zweites S/D-Merkmal verbinden, und eine Gate-Struktur aufweist, welche mit der einen oder den mehreren Halbleiter-Kanalschichten in Eingriff steht; Ätzen des Substrats von der Rückseite der Struktur aus, um einen ersten Graben zu bilden, welcher das erste S/D-Merkmal frei legt, und einen zweiten Graben zu bilden, welcher das zweite S/D-Merkmal frei legt; Bilden eines S/D-Kontakts in dem ersten Graben; Ätzen zumindest eines Abschnitts der ersten Dielektrikumschicht, was dazu führt, dass auf der Rückseite der Struktur ein Abschnitt des S/D-Kontakts von der ersten Dielektrikumschicht hervorsteht; und Abscheiden einer Versiegelungsschicht über dem S/D-Kontakt, wobei die Versiegelungsschicht einen Luftspalt zwischen der Gate-Struktur und der Versiegelungsschicht abdeckt.

Description

  • PRIORITÄT
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patenanmeldung 63/031,281, eingereicht am 28. Mai 2020, deren gesamte Offenbarung durch Bezugnahme hierin aufgenommen wird.
  • HINTERGRUND
  • Die Halbleiter-IC-Industrie durchlebte ein exponentielles Wachstum. Technologische Fortschritte bei den IC-Materialien und im IC-Design haben zu Generationen von ICs geführt, wobei jede Generation kleinere und komplexere Schaltungen aufweist als die jeweils vorhergehende Generation. Im Verlauf der Entwicklung der ICs hat die funktionelle Dichte (d.h. die Anzahl verbundener Vorrichtungen je Chipfläche) allgemein zugenommen, während die Geometriegröße (d.h. die kleinste Komponente (oder Leitung), die mit einem Fabrikationsverfahren hergestellt werden kann) abgenommen hat. Dieser Prozess der Maßstabsverkleinerung bietet Vorteile durch Steigern der Produktionseffizienz und Senken der zugehörigen Kosten. Durch diese Maßstabsverkleinerung ist jedoch auch die Komplexität der Verarbeitung und der Herstellung von ICs gestiegen.
  • In letzter Zeit sind in einem Bestreben, die Gate-Steuerung zu verbessern, indem die Gate-Kanal-Kopplung erhöht wird, der Strom des AUS-Zustands verringert wird und Kurzkanaleffekte (Short Channel Effects, SCEs) verringert werden, Multi-Gate-Vorrichtungen eingeführt worden. Eine solche Multi-Gate-Vorrichtung, die eingeführt worden ist, ist der Finnen-Feldeffekttransistor (FinFET). Der FinFET erhält seine Bezeichnung aufgrund der finnenartigen Struktur, welche sich von einem Substrat erstreckt, auf welchem er ausgebildet ist, und welche verwendet wird, um den FET-Kanal zu bilden. Eine andere Multi-Gate-Vorrichtung, die zum Teil eingeführt worden ist, um Leistungsprobleme anzugehen, die mit FinFETs verbunden sind, ist der Gate-All-Around-Transistor (GAA-Transistor). GAA-Vorrichtungen erhalten ihre Bezeichnung aufgrund der Gate-Struktur, welche sich um die Kanalzone herum erstrecken kann, wodurch auf vier Seiten für Zugriff auf den Kanal gesorgt ist. GAA-Vorrichtungen sind mit herkömmlichen Komplementär-Metall-Oxid-Halbleiter-Verfahren (CMOS-Verfahren) kompatibel und ihre Struktur ermöglicht, dass sie stark verkleinert werden und dabei die Gate-Steuerung bewahrt wird und SCEs abgeschwächt werden.
  • Üblicherweise werden Multi-Gate-Vorrichtungen (z.B. FinFETs und GAA-Vorrichtungen) in gestapelter Weise hergestellt, wobei Transistoren auf der untersten Ebene und Interconnect-Strukturen (Durchkontaktierungen und Verdrahtungen) oben auf den Transistoren angeordnet sind, um Verbindungsmöglichkeiten zu den Transistoren bereitzustellen. Stromschienen (z.B. Metallleitungen für Spannungsquellen und Masseebenen) befinden sich ebenfalls oberhalb der Transistoren und können Teil der Interconnect-Struktur sein. Da die integrierten Schaltungen immer weiter verkleinert werden, gilt dies auch für die Stromschienen. Dies führt unweigerlich zu einem erhöhten Spannungsabfall über die Stromschienen sowie zu einem erhöhten Stromverbrauch der integrierten Schaltungen. Deswegen sind die existierenden Ansätze bei der Halbleiterfabrikation, obwohl sie im Allgemeinen für ihre vorgesehenen Zwecke geeignet waren, nicht in allen Belangen vollständig zufriedenstellend. Es ist von Interesse, wie Stromschienen und Durchkontaktierungen auf der Rückseite einer IC mit verringertem Widerstand und verringerter Kopplungskapazität zu bilden sind.
  • Figurenliste
  • Die vorliegende Offenbarung lässt sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind und nur zu Veranschaulichungszwecken verwendet werden. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A, 1B, 1C und 1D zeigen Ablaufpläne verschiedener Ausführungsformen eines Verfahrens zum Bilden einer Halbleitervorrichtung mit rückseitigen Metallverdrahtungsschichten und rückseitigen Luftspalten gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 2A, 3A, 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A, 21A, 22A, 23A, 24A, 25A, 26A, 27A, 28A, 29A und 30A zeigen Draufsichten auf einen Abschnitt einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
    • 2B, 3B, 4B, 5B, 6B, 7B, 8B, 9B, 10B, 11B, 12B, 13B, 14B, 15B, 16B, 17B, 18B, 19B, 20B, 21B, 22B, 23B, 24B, 25B, 26B, 27B, 28B, 29B und 30B zeigen Querschnittsansichten eines Abschnitts der Halbleitervorrichtung entlang der Linie B-B in 2A, 3A, 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A, 21A, 22A, 23A, 24A, 25A, 26A, 27A, 28A, 29A bzw. 30A gemäß einigen Ausführungsformen.
    • 2C, 4C, 5C, 6C, 7C, 8C, 9C, 10C, 11C, 12C, 13C, 14C, 15C, 16C, 17C, 18C, 19C, 20C, 21C, 22C, 23C, 24C, 25C, 26C, 27C, 28C, 29C und 30C zeigen Querschnittsansichten eines Abschnitts der Halbleitervorrichtung entlang der Linie C-C in 2A, 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A, 21A, 22A, 23A, 24A, 25A, 26A, 27A, 28A, 29A bzw. 30A gemäß einigen Ausführungsformen.
    • 2D, 4D, 5D, 6D, 7D, 8D, 9D, 10D, 11D, 12D, 13D, 14D, 15D, 16D, 17D, 18D, 19D, 20D, 21D, 22D, 23D, 24D, 25D, 26D, 27D, 28D, 29D und 30D zeigen Querschnittsansichten eines Abschnitts der Halbleitervorrichtung entlang der Linie D-D in 2A, 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A, 21A, 22A, 23A, 24A, 25A, 26A, 27A, 28A, 29A bzw. 30A gemäß einigen Ausführungsformen.
    • 2E, 4E, 5E, 6E, 7E, 8E, 9E, 10E, 11E, 12E, 13E, 14E, 15E, 16E, 17E, 18E, 19E, 20E, 21E, 22E, 23E, 24E, 25E, 26E, 27E, 28E, 29E und 30E zeigen Querschnittsansichten eines Abschnitts der Halbleitervorrichtung entlang der Linie E-E in 2A, 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A, 21A, 22A, 23A, 24A, 25A, 26A, 27A, 28A, 29A bzw. 30A gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Realisieren verschiedener Merkmale des bereitgestellten Gegenstands bereit. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Beispielsweise kann das Bilden eines zweiten Merkmals über oder auf einem ersten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das zweite und das erste Merkmal in direktem Kontakt gebildet werden, und es kann außerdem Ausführungsformen umfassen, bei welchen zwischen dem zweiten und dem ersten Merkmal weitere Merkmale gebildet werden können, so dass das zweite und das erste Merkmal nicht in direktem Kontakt stehen müssen. Außerdem können in der vorliegenden Offenbarung in den verschiedenen Beispielen Bezugszahlen und/oder -buchstaben wiederholt werden. Diese Wiederholung dient der Vereinfachung und Verdeutlichung und bestimmt allein noch keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen.
  • Ferner können hierin zur Vereinfachung der Beschreibung Begriffe der räumlichen Beziehung wie „unterhalb“, „unter“, „untere“, „oberhalb“, „obere“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren veranschaulicht. Die Begriffe der räumlichen Beziehung sollen zusätzlich zu der Orientierung, die in den Figuren abgebildet sind, andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtungen können anders orientiert sein (um 90 Grad gedreht sein oder andere Orientierungen aufweisen) und die hierin verwendeten Deskriptoren der räumlichen Beziehung können gleichermaßen entsprechend interpretiert werden. Überdies umfasst, wenn eine Zahl oder ein Zahlenbereich mit „etwa“, „ungefähr“ und Ähnlichem beschrieben wird, der Begriff Zahlen, die innerhalb bestimmter Abweichungsbereiche (z.B. +/- 10 % oder anderer Abweichungsbereiche) der beschriebenen Zahl liegen, wie es dem Fachmann im Hinblick auf die hierin offenbarte spezielle Technologie bekannt ist, sofern nicht anders spezifiziert. Beispielsweise kann der Begriff „etwa 5 nm“ den Abmessungsbereich von 4,5 nm bis 5,5 nm, 4,0 nm bis 5,0 nm usw. umfassen.
  • Die vorliegende Anmeldung bezieht sich allgemein auf Halbleiterstrukturen und Fabrikationsverfahren und insbesondere auf Halbleitervorrichtungen mit rückseitigen Metallverdrahtungsschichten (z.B. Stromschienen) und rückseitigen Luftspalten. Stromschienen einer IC müssen weiter verbessert werden, um die benötigte Leistungssteigerung bereitzustellen sowie den Stromverbrauch zu senken. Eine Aufgabe der vorliegenden Offenbarung umfasst das Bereitstellen von Stromschienen (oder Stromführungen) auf einer Rückseite (oder Hinterseite) einer Struktur, die Transistoren (z.B. Gate-All-Around-Transistoren (GAA-Transistoren) und/oder FinFET-Transistoren) enthält, zusätzlich zu einer Interconnect-Struktur (welche ebenso Stromschienen aufweisen kann) auf einer Vorderseite (oder Frontseite) der Struktur. Dies erhöht die Anzahl der Metallleitungen, die in der Struktur zum direkten Verbinden mit Source/Drain-Kontakten und Durchkontaktierungen verfügbar sind. Es erhöht außerdem die Gate-Dichte für eine stärkere Vorrichtungsintegration als bei existierenden Strukturen ohne die rückseitigen Stromschienen. Die rückseitigen Stromschienen können eine breitere Abmessung aufweisen als die Metallleitungen der ersten Ebene (Mo-Leitungen) auf der Vorderseite der Struktur, wodurch vorteilhafter Weise der Stromschienenwiderstand verringert wird. Die vorliegende Offenbarung stellt auch rückseitige Luftspalte bereit, welche zwischen Gate-Stapeln und rückseitigen Stromschienen angeordnet sind. Ohne rückseitige Luftspalte kann eine untere selbstausrichtende Abdeckungsschicht (B-SAC-Schicht) verwendet werden, um für eine Isolation zwischen den Gate-Stapeln und den rückseitigen Stromschienen zu sorgen. Für eine B-SAC-Schicht wird oft ein dielektrisches Material mit einer relativ hohen Dielektrizitätskonstante benötigt, um für eine Ätzselektivität während eines Rückseitenätzens zu sorgen. Eine B-SAC-Schicht mit einer hohen Dielektrizitätskonstante erhöht jedoch die Kopplungskapazität zwischen den Gate-Stapeln und den rückseitigen Stromschienen. Mit der Integration von Luftspalten kann die Kopplungskapazität verringert werden, was dazu beiträgt, dass eine IC schneller arbeitet. Ferner besteht bei Integration von Luftspalten kein Pfad für einen Leckstrom zwischen den Gate-Stapeln und den rückseitigen Stromschienen, was die TDDB-Leistung (Time-Dependent-Dielectric-Breakdown-Leistung) einer IC erhöht.
  • Die Einzelheiten der Struktur und der Fabrikationsverfahren der vorliegenden Offenbarung werden nachstehend in Verbindung mit den begleitenden Zeichnungen beschrieben, welche ein Verfahren zur Herstellung einer GAA-Vorrichtung gemäß einigen Ausführungsformen veranschaulichen. Eine GAA-Vorrichtung bezieht sich auf eine Vorrichtung mit vertikal gestapelten horizontal ausgerichteten Mehrkanaltransistoren, wie z.B. Nanodrahttransistoren und Nanoblatttransistoren. GAA-Transistoren sind aufgrund ihrer besseren Gate-Steuerungsfähigkeit, ihres geringeren Leckstroms und ihrer vollständigen Layout-Kompatibilität mit FinFET-Vorrichtungen vielversprechende Kandidaten dafür, CMOS auf die nächste Stufe zu heben. Zu Vereinfachungszwecken werden in der vorliegenden Offenbarung GAA-Vorrichtungen als ein Beispiel verwendet. Der Fachmann erkennt, dass er die vorliegende Offenbarung einfach als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen (z.B. FinFET-Vorrichtungen) zum Erfüllen derselben Zwecke und/oder Erhalten derselben Vorteile wie bei den hier vorgestellten Ausführungsformen nutzen kann.
  • 1A bis 1D sind Ablaufpläne eines Verfahrens 100 zum Herstellen einer Halbleitervorrichtung gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Eine weitere Verarbeitung wird bei der vorliegenden Offenbarung vorhergesehen. Vor, während und nach dem Verfahren 100 können weitere Operationen bereitgestellt werden und einige der beschriebenen Operationen können für weitere Ausführungsformen des Verfahrens 100 verschoben, ersetzt oder weggelassen werden.
  • Nachstehend wird das Verfahren 100 in Verbindung mit 2A bis 30E beschrieben, welche verschiedene Draufsichten und Querschnittsansichten einer Halbleitervorrichtung (oder Vorrichtung) 200 in verschiedenen Fabrikationsschritten gemäß dem Verfahren 100 gemäß einigen Ausführungsformen zeigen. In einigen Ausführungsformen ist die Vorrichtung 200 ein Abschnitt eines IC-Chips, ein System-on-Chip (SoC) oder ein Abschnitt davon, welches verschiedene passive und aktive mikroelektronische Vorrichtungen aufweist, wie z.B. Widerstände, Kondensatoren, Induktoren, Dioden, p-Feldeffekttransistoren (PFETs), n-Feldeffekttransistoren (NFETs), FinFET-Nanoblatt-FETs, Nanodraht-FETs, andere Arten von Multi-Gate-FETs, Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), Komplementär-Metall-Oxid-Halbleiter-Transistoren (CMOS-Transistoren), Bipolar-Übergangs-Transistoren (BJTs), lateral diffundierende MOS-Transistoren (LDMOS-Transistoren), Hochspannungstransistoren, Hochfrequenztransistoren, Speichervorrichtungen, andere geeignete Komponenten oder Kombinationen davon. 2A bis 30E sind zugunsten einer klaren Darstellung vereinfacht worden, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. In der Vorrichtung 200 können zusätzliche Merkmale hinzugefügt werden und einige der nachstehend beschriebenen Merkmale können in anderen Ausführungsformen der Vorrichtung 200 ersetzt, modifiziert oder weggelassen werden.
  • Bei der Operation 102 wird in dem Verfahren 100 (1A) die Vorrichtung 200 bereitgestellt, welche ein Substrat 201 und Transistoren aufweist, die auf einer Vorderseite des Substrats 201 errichtet sind. 2A zeigt eine Draufsicht auf die Vorrichtung 200 und 2B, 2C, 2D und 2E zeigen Teil-Querschnittsansichten der Vorrichtung 200 entlang den Linien B-B, C-C, D-D bzw. E-E in 2A. Insbesondere ist die Linie B-B entlang der Längsrichtung einer Halbleiterfinne 204 (Richtung „X“) geschnitten, die Linie C-C ist entlang der Längsrichtung eines Gate-Stapels 240 (Richtung „Y“) geschnitten, die Linie D-D ist in die Source-Zonen der Transistoren geschnitten und verläuft parallel zu den Gate-Stapeln 240 und die Linie E-E ist in die Drain-Zonen der Transistoren geschnitten und verläuft parallel zu den Gate-Stapeln 240. Die Linien B-B, C-C, D-D und E-E in 3A bis 30A sind ähnlich konfiguriert. Es sei angemerkt, dass in verschiedenen Ausführungsformen die Linie D-D alternativ in die Drain-Zonen der Transistoren geschnitten sein kann und die Linie E-E alternativ in die Source-Zonen der Transistoren geschnitten sein kann. In der vorliegenden Offenbarung werden eine Source und ein Drain austauschbar verwendet.
  • Bezug nehmend auf 2A bis 2E, weist die Halbleitervorrichtung 200 das Substrat 201 an ihrer Rückseite auf und verschiedene Elemente sind auf der Vorderfläche des Substrats 201 errichtet. Diese Elemente umfassen eine Isolationsstruktur 230 über dem Substrat 201, eine Halbleiterfinne (oder Finne) 204, welche sich von dem Substrat 201 aus erstreckt und in Nachbarschaft zu der Isolationsstruktur 230 angeordnet ist, zwei Source/Drain-Merkmale (S/D-Merkmale) 260 über der Finne 204, eine oder mehrere Halbleiter-Kanalschichten (oder Kanalschichten) 215, die über der Finne 204 hängen und die zwei S/D-Merkmale 260 verbinden, einen Gate-Stapel 240 zwischen den zwei S/D-Merkmalen 260, welcher sich um jede der Kanalschichten 215 wickelt, und eine untere selbstausrichtende Abdeckungsschicht (B-SAC-Schicht) 203, welche zwischen der Finne 204 und sowohl den Kanalschichten 215 als auch dem Gate-Stapel 240 angeordnet sind. Die Vorrichtung 200 weist ferner innere Abstandhalter 255 zwischen den S/D-Merkmalen 260 und dem Gate-Stapel 240, einen (äußeren) Gate-Abstandhalter 247 über Seitenwänden des Gate-Stapels 240 und über der obersten Kanalschicht 215, eine Kontakt-Ätzstoppschicht (CESL) 269 in Nachbarschaft zu dem Gate-Abstandhalter 247 und über den epitaxialen S/D-Merkmalen 260 und der Isolationsstruktur 230, eine Zwischenschichtdielektrikums-Schicht (ILD-Schicht) 270 über der CESL 269 auf. Über dem Gate-Stapel 240 weist die Halbleitervorrichtung 200 ferner eine selbstausrichtende Abdeckungsschicht (SAC-Schicht) 352 auf. Über den epitaxialen S/D-Merkmalen 260 weist die Halbleitervorrichtung 200 ferner Silizid-Merkmale 273, S/D-Kontakte 275, eine dielektrische S/D-Abdeckschicht 356 und eine S/D-Durchkontaktierung 358 auf. In der abgebildeten Ausführungsform ist die S/D-Abdeckschicht 356 über dem Source-Merkmal 260 angeordnet und die S/D-Durchkontaktierung 358 ist über dem Drain-Merkmal 260 angeordnet. In alternativen Ausführungsformen kann die S/D-Abdeckschicht 356 über dem Drain-Merkmal 260 angeordnet sein und die S/D-Abdeckschicht 356 kann über dem Source-Merkmal angeordnet sein. In einigen Ausführungsformen kann die S/D-Abdeckschicht 356 sowohl über den Source- als auch über den Drain-Merkmalen 260 angeordnet sein. In einigen Ausführungsformen kann die S/D-Durchkontaktierung 358 sowohl über den Source- als auch über den Drain-Merkmalen 260 angeordnet sein.
  • Bezug nehmend auf 3A und 3B, weist die Halbleitervorrichtung 200 ferner eine oder mehrere Interconnect-Schichten (mit 277 gekennzeichnet) mit in Dielektrikumschichten eingebetteten Verdrahtungen und Durchkontaktierungen auf. Die eine oder die mehreren Interconnect-Schichten verbinden Gate-, Source- und Drain-Elektroden verschiedener Transistoren sowie andere Schaltungen in der Vorrichtung 200, um in Teilen oder vollständig eine integrierte Schaltung zu bilden. Die Vorrichtung 200 kann ferner Passivierungsschichten, Haftschichten und/oder andere Schichten aufweisen, die auf der Vorderseite der Halbleitervorrichtung 200 errichtet sind. Diese Schichten und die eine oder die mehreren Interconnect-Schichten werden zusammenfassend mit 277 gekennzeichnet. Es sei angemerkt, dass die Halbleitervorrichtung 200 in 3B umgekippt ist. Die verschiedenen Elemente der Halbleitervorrichtung 200 werden nachstehend weiter beschrieben.
  • In einer Ausführungsform ist das Substrat 201 ein massives Siliziumsubstrat (d.h., es enthält monokristallines Silizium). Das Substrat 201 kann in verschiedenen Ausführungsformen andere Halbleitermaterialien aufweisen, z.B. Germanium, Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid, Indiumantimonid, SiGe, GaAsP, AlInAs, Al-GaAs, GaInAs, GaInP, GaInAsP oder Kombinationen davon. In einer alternativen Ausführungsform ist das Substrat 201 ein Halbleiter-auf-Isolator-Substrat, z.B. ein Silizium-auf-Isolator-Substrat (SOI-Substrat), ein Siliziumgermanium-auf-Isolator-Substrat (SGOI-Substrat) oder ein Germanium-auf-Isolator-Substrat (GOI-Substrat).
  • In Ausführungsformen kann die Finne Silizium, Siliziumgermanium, Germanium oder einen anderen geeigneten Halbleiter aufweisen und kann mit n- oder p-Dotierstoffen dotiert sein. Die Finne 204 kann durch ein beliebiges geeignetes Verfahren strukturiert werden. Beispielsweise kann die Finne 204 durch ein oder mehrere Photolithographie-Verfahren strukturiert werden, umfassend Doppelstrukturierungs- oder Multistrukturierungsverfahren Im Allgemeinen werden bei Doppelstrukturierungs- oder Multistrukturierungsverfahren Photolithographie- und Selbstausrichtungsverfahren kombiniert, was ermöglicht, dass Strukturen erzeugt werden, welche zum Beispiel Mittenabstände aufweisen, die geringer sind als die, die ansonsten erhältlich sind, wenn ein einzelnes direktes Photolithographie-Verfahren angewendet wird. Beispielsweise wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und durch ein Photolithographie-Verfahren strukturiert. Entlang der strukturierten Opferschicht werden durch ein Selbstausrichtungsverfahren Abstandhalter gebildet. Anschließend wird die Opferschicht entfernt und die verbleibenden Abstandhalter oder Dorne können dann als ein Maskierungselement zum Strukturieren der Finne 204 verwendet werden. Beispielsweise kann das Maskierungselement zum Ätzen von Aussparungen in Halbleiterschichten über oder in dem Substrat 201 verwendet werden, wobei die Finne 204 auf dem Substrat 201 zurückgelassen wird. Das Ätzverfahren kann Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE) und/oder andere geeignete Verfahren umfassen. Beispielsweise können bei einem Trockenätzen ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (z.B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (z.B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z.B. HBr und/oder CHBr3), ein iodhaltiges Gas, andere geeignete Gase und/oder Plasmen und/oder Kombinationen davon verwendet werden. Ein Nassätzverfahren kann beispielsweise Ätzen in verdünnter Fluorwasserstoffsäure (DHF); Kaliumhydroxid-Lösung (KOH-Lösung); Ammoniak; einer Lösung, die Fluorwasserstoffsäure (HF), Salpetersäure (HNO3) und/oder Essigsäure (CH3COOH) enthält; oder einem anderen geeigneten Nassätzmittel umfassen. Zahlreiche andere Ausführungsformen von Verfahren zum Bilden der Finne 204 können geeignet sein.
  • Die Isolationsstruktur 230 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, ein anderes geeignetes Isolationsmaterial (welches zum Beispiel Silizium, Sauerstoff, Stickstoff, Kohlenstoff oder einen anderen geeigneten Isolationsbestandteil enthält) oder Kombinationen davon aufweisen. Die Isolationsstruktur 230 kann verschiedene Strukturen aufweisen, wie z.B. Merkmale flacher Grabenisolierungen (STI) und/oder Merkmale tiefer Grabenisolierungen (DTI). In einer Ausführungsform kann die Isolationsstruktur 230 durch Füllen der Gräben zwischen den Finnen 204 mit Isolatormaterial (z.B. durch ein CVD-Verfahren oder ein Glas-Rotationsbeschichtungsverfahren), Durchführen eines Verfahrens des chemisch-mechanischen Polierens (CMP) zum Entfernen überschüssigen Isolatormaterials und/oder Planarisieren einer oberen Oberfläche der Isolatormaterialschicht und Zurückätzen der Isolatormaterialschicht zum Bilden der Isolationsstruktur 230 gebildet werden. In einigen Ausführungsformen weist die Isolationsstruktur 230 mehrere Dielektrikumschichten auf, z.B. eine Siliziumnitrid-Schicht, die über einer Auskleidungsschicht eines thermischen Oxids angeordnet ist.
  • Die S/D-Merkmale 260 weisen epitaxial angewachsene Halbleitermaterialien auf, wie z.B. epitaxial angewachsenes Silizium, Germanium oder Siliziumgermanium. Die S/D-Merkmale 260 können durch beliebige Epitaxieverfahren gebildet werden, umfassend Techniken der chemischen Abscheidung aus der Gasphase (CVD) (zum Beispiel Gasphasenepitaxie und/oder CVD im Ultrahochvakuum), Molekularstrahlepitaxie, andere geeignete Verfahren des epitaxialen Anwachsens oder Kombinationen davon. Die S/D-Merkmale 260 können mit n-Dotierstoffen und/oder p-Dotierstoffen dotiert sein. In einigen Ausführungsformen weisen die S/D-Merkmale 260 für n-Transistoren Silizium auf und können mit Kohlenstoff, Phosphor, Arsen, anderen n-Dotierstoffen oder Kombinationen davon dotiert sein (wobei zum Beispiel epitaxiale Si:C-S/D-Merkmale, epitaxiale Si:P-S/D-Merkmale oder epitaxiale Si:C:P-S/D-Merkmale gebildet werden). In einigen Ausführungsformen weisen die S/D-Merkmale 260 für p-Transistoren Siliziumgermanium oder Germanium auf und können mit Bor, anderen p-Dotierstoffen oder Kombinationen davon dotiert sein (wobei zum Beispiel epitaxiale Si:Ge:B-S/D-Merkmale gebildet werden). Die S/D-Merkmale 260 können mehrere epitaxiale Halbleiterschichten mit unterschiedlichen Dotierstoff-Dichten aufweisen. In einigen Ausführungsformen werden Temperverfahren (z.B. schnelles thermisches Tempern (Rapid Thermal Anneal, RTA) und/oder Laser-Tempern) durchgeführt, um Dotierstoffe in den S/D-Merkmalen 260 zu aktivieren.
  • In Ausführungsformen weisen die Kanalschichten 215 ein Halbleitermaterial auf, das für Transistorkanäle geeignet ist, wie z.B. Silizium, Siliziumgermanium oder ein anderes Halbleitermaterial (andere Halbleitermaterialien). Die Kanalschichten 215 können in verschiedenen Ausführungsformen in der Form von Stäben, Stangen, Blättern oder in anderen Formen vorliegen. In einer Ausführungsform sind die Kanalschichten 215 anfänglich Teil eines Stapels von Halbleiterschichten, welcher die Kanalschichten 215 und andere Halbleiter-Opferschichten enthält, die abwechselnd Schicht für Schicht gestapelt sind. Die Halbleiter-Opferschichten und die Kanalschichten 215 weisen unterschiedliche Materialzusammensetzungen (z.B. unterschiedliche Halbleitermaterialien, unterschiedliche Atomprozentsätze der Bestandteile und/oder unterschiedliche Gewichtsprozentsätze der Bestandteile) auf, um eine Ätzselektivität zu erreichen. Während eines Gate-Ersetzungsverfahrens zum Bilden des Gate-Stapels 240 werden die Halbleiter-Opferschichten selektiv entfernt, wodurch die Kanalschichten 215 über der Finne 204 hängend zurückgelassen werden.
  • In einigen Ausführungsformen weisen die inneren Abstandhalter 255 ein Dielektrikumsmaterial auf, welches Silizium, Sauerstoff, Kohlenstoff, Stickstoff, ein anderes geeignetes Material oder Kombinationen davon (zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid oder Siliziumoxycarbonitrid) enthält. In einigen Ausführungsformen weisen die inneren Abstandhalter 255 ein Low-k-Dielektrikumsmaterial wie die hierin beschriebenen auf. Die inneren Abstandhalter 255 können durch Abscheidungs- und Ätzverfahren gebildet werden. Beispielsweise kann, nachdem die S/D-Gräben geätzt und bevor die S/D-Merkmale 260 epitaxial aus den S/D-Gräben angewachsen, sind ein Ätzverfahren angewendet werden, um die Halbleiter-Opferschichten zwischen den benachbarten Kanalschichten 215 auszusparen, um vertikal zwischen den benachbarten Kanalschichten 215 Spalte zu bilden. Anschließend werden ein oder mehrere Dielektrikumsmaterialien aufgebracht (beispielsweise durch CVD oder ALD), um die Spalte zu füllen. Ein weiteres Ätzverfahren wird durchgeführt, um die Dielektrikumsmaterialien außerhalb der Spalte zu entfernen, wodurch die inneren Abstandhalter 255 gebildet werden.
  • In einigen Ausführungsformen kann die B-SAC-Schicht 203 eines oder mehreres aus La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi und anderen geeigneten Materialien enthalten. In einigen Ausführungsformen kann die B-SAC-Schicht 203 ein Low-k-Dielektrikumsmaterial aufweisen, z.B. ein Dielektrikumsmaterial, welches Si, O, N und C enthält. Beispielhafte Low-k-Dielektrikumsmaterialien umfassen FSG, mit Kohlenstoff dotiertes Siliziumoxid, Black Diamond® (Applied Materials in Santa Clara, Kalifornien), Xerogel, Aerogel, amorphen fluorierten Kohlenstoff, Parylen, BCB, SiLK (Dow Chemical, Midland, Michigan), Polyimid oder Kombinationen davon. Die B-SAC-Schicht 203 kann durch CVD, ALD, PVD oder Oxidation aufgebracht werden. In einer Ausführungsform wird die B-SAC-Schicht 203 anfänglich auf der Finne 204 aufgebracht und wird durch dasselbe Verfahren strukturiert, mit dem auch die Finne 204 strukturiert wird. In einer anderen Ausführungsform wird anfänglich eine Halbleiter-Opferschicht (z.B. SiGe) auf der Finne 204 aufgebracht und wird durch dasselbe Verfahren strukturiert, mit dem auch die Finne 204 strukturiert wird. Die Opferschicht wird entfernt und während eines Gate-Ersetzungsverfahrens, mit dem der Gate-Stapel 240 gebildet wird, durch die B-SAC-Schicht 203 ersetzt. Wie nachstehend noch detaillierter erläutert, reserviert die B-SAC-Schicht 203 einen Raum für einen Luftspalt, der zwischen dem Gate-Stapel 240 und einer rückseitigen Metallverdrahtungsschicht (und einer Versiegelungsschicht) angeordnet ist und in anschließenden Verfahren zu bilden ist. In einigen Ausführungsformen kann die B-SAC-Schicht 203 eine Dicke d1 in einem Bereich von etwa 1 nm bis etwa 20 nm aufweisen. In einigen Ausführungsformen kann dann, wenn die B-SAC-Schicht 203 zu dünn ist (z.B. weniger als 1 nm), der anschließend gebildete Luftspalt nicht für eine ausreichende Isolation zwischen dem Gate-Stapel 240 und der rückseitigen Metallverdrahtungsschicht sorgen. In einigen Ausführungsformen wären dann, wenn die B-SAC-Schicht 203 zu dick ist (z.B. mehr als 20 nm), die anschließend gebildeten rückseitigen S/D-Kontakte und Durchkontaktierungen lang und ihr Widerstand wäre hoch, was die Geschwindigkeit der Schaltung verringern kann. In einigen Ausführungsformen weisen Abschnitte der B-SAC-Schicht zwischen zwei benachbarten S/D-Merkmalen 260 eine Länge d4 (gemessen entlang der „x“-Richtung) in einem Bereich von etwa 3 nm bis etwa 30 nm auf. Die Länge d4 ist auch der laterale Abstand zwischen zwei benachbarten S/D-Merkmalen 260. Wie nachstehend noch detaillierter erläutert, definiert die Länge d4 eine Öffnung eines anschließend gebildeten Luftspalts. Der Bereich der Länge d4 wird so eingestellt, dass ein späteres Abdeckungsverfahren zum Versiegeln des Luftspalts erleichtert wird. Wenn die Länge d4 größer als etwa 30 nm ist, ist die Öffnung zu groß für das Abdeckungsverfahren zum Versiegeln des Luftspalts. Wenn die Länge d4 geringer als etwa 3 nm ist, können die Abmessungen verschiedener Merkmale in dem Gate-Stapel 240 der kritischen Abmessung (Critical Dimension, CD) zu nahe kommen und zu schlechten Prozessfenstern führen.
  • In der abgebildeten Ausführungsform weist der Gate-Stapel 240 eine Gate-Dielektrikumschicht 349 und eine Gate-Elektrodenschicht 350 auf. Die Gate-Dielektrikumschicht 349 kann ein High-k-Dielektrikumsmaterial wie HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung), ein anderes geeignetes High-k-Dielektrikumsmaterial oder Kombinationen davon aufweisen. High-k-Dielektrikumsmaterial bezieht sich im Allgemeinen auf Dielektrikumsmaterialien, welche eine hohe Dielektrizitätskonstante aufweisen, beispielsweise höher als die von Siliziumoxid (k ≈ 3,9). Die Gate-Dielektrikumschicht 349 kann durch chemische Oxidation, thermische Oxidation, Atomschichtabscheidung (ALD), chemische Abscheidung aus der Gasphase (CVD) und/oder andere geeignete Verfahren gebildet werden. In einigen Ausführungsformen weist der Gate-Stapel 240 ferner eine Grenzflächenschicht zwischen der Gate-Dielektrikumschicht 349 und den Kanalschichten 215 auf. Die Grenzflächenschicht kann Siliziumdioxid, Siliziumoxynitrid oder andere geeignete Materialien enthalten. In einigen Ausführungsformen weist die Gate-Elektrodenschicht 350 eine n- oder p-Austrittsarbeitsschicht und eine Metallfüllschicht auf. Beispielsweise kann eine n-Austrittsarbeitsschicht ein Metall mit ausreichend niedriger effektiver Austrittsarbeit enthalten, wie z.B. Titan, Aluminium, Tantalcarbid, Tantalcarbidnitrid, Tantalsiliziumnitrid oder Kombinationen davon. Beispielsweise kann eine p-Austrittsarbeitsschicht ein Metall mit ausreichend hoher effektiver Austrittsarbeit enthalten, wie z.B. Titannitrid, Tantalnitrid, Ruthenium, Molybdän, Wolfram, Platin oder Kombinationen davon. Eine Metallfüllschicht kann beispielsweise Aluminium, Wolfram, Kobalt, Kupfer und/oder andere geeignete Materialien enthalten. Die Gate-Elektrodenschicht 350 kann durch CVD, PVD, Plattieren und/oder andere geeignete Verfahren gebildet werden. Da der Gate-Stapel 240 eine High-k-Dielektrikumschicht und eine Metallschicht (Metallschichten) aufweist, wird er auch als ein High-k-Metall-Gate bezeichnet.
  • In einer Ausführungsform weist der Gate-Abstandhalter 247 z.B. ein Dielektrikumsmaterial auf, welches Silizium, Sauerstoff, Kohlenstoff, Stickstoff, ein anderes geeignetes material oder Kombinationen davon (z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), Siliziumcarbid, Siliziumcarbonitrid (SiCN), Siliziumoxycarbid (SiOC), Siliziumoxycarbonitrid (SiOCN)) enthält. In Ausführungsformen kann der Gate-Abstandhalter 247 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi oder ein anderes geeignetes Material (andere geeignete Materialien) enthalten. Beispielsweise kann eine Dielektrikumschicht, die Silizium und Stickstoff enthält, z.B. eine Siliziumnitridschicht, über einem Dummy-Gate-Stapel (welcher anschließend durch das High-k-Metall-Gate 240 ersetzt wird) aufgebracht und anschließend geätzt (z.B. anisotrop geätzt) werden, um die Gate-Abstandhalter 247 zu bilden. In einigen Ausführungsformen weisen die Gate-Abstandhalter 247 eine mehrschichtige Struktur auf, z.B. eine erste Dielektrikumschicht, die Siliziumnitrid enthält, und eine zweite Dielektrikumschicht, die Siliziumoxid enthält. In einigen Ausführungsformen sind in Nachbarschaft zu dem Gate-Stapel 240 mehr als eine Gruppe von Abstandhaltern ausgebildet, z.B. Versiegelungs-Abstandhalter, Versetzungs-Abstandhalter, Opfer-Abstandhalter, Dummy-Abstandhalter und/oder Haupt-Abstandhalter. In Ausführungsformen können die Gate-Abstandhalter 247 beispielsweise eine Dicke von etwa 1 nm bis etwa 40 nm aufweisen.
  • In einigen Ausführungsformen enthält die SAC-Schicht 352 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi oder ein anderes geeignetes Material (andere geeignete Materialien). Die SAC-Schicht 352 schützt die Gate-Stapel 240 vor dem Ätzen und CMP-Verfahren, die angewendet werden, um S/D-Kontaktlöcher zu ätzen. Die SAC-Schicht 352 kann durch Aussparen der Gate-Stapel 240 und gegebenenfalls Aussparen der Gate-Abstandhalter 247, Abscheiden eines oder mehrerer Dielektrikumsmaterialien über den ausgesparten Gate-Stapeln 240 und gegebenenfalls über den ausgesparten Gate-Abstandhaltern 247 und Durchführen eines CMP-Verfahrens an dem einen oder den mehreren Dielektrikumsmaterialien gebildet werden. Die SAC-Schicht 352 kann beispielsweise eine Dicke in einem Bereich von etwa 3 nm bis etwa 30 nm aufweisen.
  • In Ausführungsformen kann die CESL 269 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi oder ein anderes geeignetes Material (andere geeignete Materialien) enthalten und kann durch CVD, PVD, ALD oder andere geeignete Verfahren gebildet werden. Die ILD-Schicht 270 kann Tetraethylorthosilikat-Oxid (TEOS-Oxid), undotiertes Silikatglas, oder dotiertes Siliziumoxid, wie z.B. Borphosphorsilikatglas (BPSG), mit Fluor dotiertes Silikatglas (FSG), Phosphorsilikatglas (PSG), mit Bor dotiertes Siliziumglas (BSG), ein Low-k-Dielektrikumsmaterial, ein anderes geeignetes Dielektrikumsmaterial oder Kombinationen davon enthalten. Die ILD-Schicht 270 kann durch PE-CVD (plasmaunterstützte CVD), F-CVD (Flowable-CVD) oder andere geeignete Verfahren gebildet werden.
  • In einigen Ausführungsformen können die Silizid-Merkmale 273 Titansilizid (TiSi), Nickelsilizid (NiSi), Wolframsilizid (WSi), Nickelplatinsilizid (NiPtSi), Nickelplatingermaniumsilizid (NiPtGeSi), Nickelgermaniumsilizid (NiGeSi), Ytterbiumsilizid (YbSi), Platinsilizid (PtSi), Iridiumsilizid (IrSi), Erbiumsilizid (ErSi), Kobaltsilizid (CoSi) oder andere geeignete Verbindungen enthalten.
  • In einer Ausführungsform können die S/D-Kontakte 275 eine leitfähige Barriereschicht und eine Metallfüllschicht über der leitfähigen Barriereschicht aufweisen. Die leitfähige Barriereschicht kann Titan (Ti), Tantal (Ta), Wolfram (W), Kobalt (Co), Ruthenium (Ru) oder ein leitfähiges Nitrid wie Titannitrid (TiN), Titanaluminiumnitrid (TiAlN), Wolframnitrid (WN), Tantalnitrid (TaN) oder Kombinationen davon enthalten und kann durch CVD, PVD, ALD und/oder andere geeignete Verfahren gebildet werden. Die Metallfüllschicht kann Wolfram (W), Kobalt (Co), Molybdän (Mo), Ruthenium (Ru), Nickel (Ni), Kupfer (Cu) oder andere Metalle enthalten und kann durch CVD, PVD, ALD, Plattieren oder andere geeignete Verfahren gebildet werden. In einigen Ausführungsformen ist die leitfähige Barriereschicht in den S/D-Kontakten 275 weggelassen.
  • In einigen Ausführungsformen enthält die S/D-Abdeckungsschicht 356 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi oder ein anderes geeignetes Material (andere geeignete Materialien). Die Abdeckungsschicht 356 schützt die S/D-Kontakte 275 vor dem Ätzen und CMP-Verfahren und isoliert die S/D-Kontakte 275 von der darauf gebildeten Interconnect-Struktur. Die S/D-Abdeckungsschicht 356 kann beispielsweise eine Dicke in einem Bereich von etwa 3 nm bis etwa 30 nm aufweisen. In einigen Ausführungsformen weisen die SAC-Schicht 352 und die S/D-Abdeckungsschicht 356 unterschiedliche Materialien auf, beispielsweise um während der Bildung der S/D-Abdeckungsschicht 356 eine Ätzselektivität zu erreichen.
  • In einer Ausführungsform kann die S/D-Durchkontaktierung 358 eine leitfähige Barriereschicht und eine Metallfüllschicht über der leitfähigen Barriereschicht aufweisen. Die leitfähige Barriereschicht kann Titan (Ti), Tantal (Ta), Wolfram (W), Kobalt (Co), Ruthenium (Ru) oder ein leitfähiges Nitrid wie Titannitrid (TiN), Titanaluminiumnitrid (TiAlN), Wolframnitrid (WN), Tantalnitrid (TaN) oder Kombinationen davon enthalten und kann durch CVD, PVD, AVD, Plattieren oder andere geeignete Verfahren gebildet werden. Die Metallfüllschicht kann Wolfram (W), Kobalt (Co), Molybdän (Mo), Ruthenium (Ru), Nickel (Ni), Kupfer (Cu) oder andere Metalle enthalten und kann durch CVD, PVD, ALD, Plattieren oder andere geeignete Verfahren gebildet werden. In einigen Ausführungsformen ist die leitfähige Barriereschicht in der S/D-Durchkontaktierung 358 weggelassen.
  • Bei der Operation 104 wird in dem Verfahren 100 (1A) die Vorrichtung 200 umgekippt und die Vorderseite der Vorrichtung 200 an einem Träger 370 befestigt, wie in 3B dargestellt. Dies macht die Vorrichtung 200 zur weiteren Verarbeitung von der Rückseite der Vorrichtung 200 zugänglich. Bei der Operation 104 können beliebige geeignete Befestigungsverfahren angewendet werden, wie z.B. Direkt-Bonding, Hybrid-Bonding, Verwendung von Klebstoff oder andere Bonding-Verfahren. Die Operation 104 kann ferner Ausrichtung, Tempern und/oder andere Verfahren umfassen. Der Träger 370 kann in einigen Ausführungsformen ein Silizium-Wafer sein. In 2A bis 30E zeigt die „z“-Richtung von der Rückseite der Vorrichtung 200 zur Vorderseite der Vorrichtung 200, während die „-z“-Richtung von der Vorderseite der Vorrichtung 200 zur Rückseite der Vorrichtung 200 zeigt.
  • Bei der Operation 106 wird in dem Verfahren 100 (1A) die Vorrichtung 200, von der Rückseite der Vorrichtung 200 aus dünner gemacht, bis die Finne 204 und die Isolationsstruktur 230 an der Rückseite der Vorrichtung 200 frei liegen. Die resultierende Struktur gemäß einer Ausführungsform ist in 4A bis 4E dargestellt. Zur Vereinfachung sind in 4C, 4D und 4E einige Merkmale weggelassen, die bereits in 4B dargestellt sind, insbesondere die Schicht 277 und der Träger 370. Das Verdünnerungsverfahren kann ein mechanisches Schleifverfahren und/oder ein chemisches Verdünnerungsverfahren umfassen. Während eines mechanischen Schleifverfahrens kann zuerst eine wesentliche Menge an Substratmaterial von dem Substrat 201 entfernt werden. Anschließend kann bei einem chemischen Verdünnerungsverfahren eine Ätzchemikalie auf der Rückseite der Substrats 201 verwendet werden, um das Substrat 201 noch dünner zu machen.
  • Bei der Operation 108 wird in dem Verfahren 100 (1A) die Finne 204 selektiv geätzt, um Gräben 272 über der Rückseite des Gate-Stapels 240 und der S/D-Merkmale 260 zu bilden. Die Gräben 272 legen Oberflächen der S/D-Merkmale 260 von der Rückseite aus frei. Die gemäß einer Ausführungsform resultierende Struktur ist in 5A bis 5E dargestellt. In der vorliegenden Ausführungsform wird bei der Operation 108 ein Ätzverfahren angewendet, welches so eingestellt wird, dass es für die Materialien des Halbleitermaterials (z.B. Silizium) in der Finne 204 selektiv ist und die Gate-Stapel 240, die Isolationsstruktur 230 und die B-SAC-Schicht 203 nicht (oder nur minimal) geätzt werden. In der vorliegenden Ausführungsform werden bei dem Ätzverfahren auch die S/D-Merkmale 260 geätzt, um sie bis zu einer Höhe auszusparen, die gleich hoch wie die unterste Oberfläche der Kanalschichten 215 ist oder unterhalb dieser liegt. Für einige Ausführungsformen bleiben die ausgesparten S/D-Merkmale 260 höher als eine Grenzfläche zwischen der Isolationsstruktur 230 und der CESL 269, wie in 5D und 5E dargestellt. In einigen alternativen Ausführungsformen können bei der Operation 108 ferner die S/D-Merkmale 260 bis unterhalb einer Grenzfläche zwischen der Isolationsstruktur 230 und der CESL 269 ausgespart werden (nicht dargestellt). Bei der Operation 108 kann mehr als ein Ätzverfahren angewendet werden. Beispielsweise kann ein erstes Ätzverfahren angewendet werden, um die Finne 204 selektiv zu entfernen, und dann ein zweites Ätzverfahren angewendet werden, um die S/D-Merkmale 260 selektiv auf eine gewünschte Höhe auszusparen, wobei bei dem ersten und dem zweiten Ätzverfahren unterschiedliche Ätzparameter angewendet werden, z.B. unterschiedliche Ätzmittel verwendet werden. Bei dem (den) Ätzverfahren kann es sich um Trockenätzen, Nassätzen, reaktives Ionenätzen oder andere Ätzverfahren handeln. Die B-SAC-Schicht 203 schützt den Gate-Stapel 240 vor dem einen oder den mehreren Ätzverfahren.
  • Bei der Operation 110 wird in dem Verfahren 100 (1A) eine Dielektrikumschicht 276 mit einem oder mehreren Dielektrikumsmaterialien aufgebracht, um die Gräben 272 zu füllen. In einigen Ausführungsformen kann die Dielektrikumschicht 276 eines oder mehreres aus La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi oder ein anderes geeignetes Material (andere geeignete Materialien) enthalten und kann durch PE-CVD, F-CVD oder andere geeignete Verfahren gebildet werden. Ferner können in der vorliegenden Ausführungsform die Dielektrikumschicht 276 und die B-SAC-Schicht 203 unterschiedliche Materialien aufweisen, so dass die B-SAC-Schicht 203 als ein CMP-Stopp fungieren kann, wenn die Dielektrikumschicht 276 durch das CMP-Verfahren planarisiert wird.
  • Bei der Operation 112 wird in dem Verfahren 100 (1A) eine Ätzmaske 360 über der Rückseite der Vorrichtung 200 gebildet. Die Ätzmaske 360 stellt Öffnungen 362 über der Rückseite der S/D-Merkmale 260 bereit, die mit rückseitigen Kontakten und rückseitigen Metallverdrahtungsschichten zu verbinden sind. Die gemäß einer Ausführungsform resultierende Struktur ist in 7A bis 7E dargestellt. In der dargestellten Ausführungsform ist die Öffnung 362 über der Rückseite des Source-Merkmals 260 vorgesehen, während die Rückseite des Gate-Stapels 240 und des Drain-Merkmals 260 von der Ätzmaske 360 bedeckt sind. In verschiedenen Ausführungsformen können die Öffnungen 362 über der Rückseite nur der Drain-Merkmale, nur der Source-Merkmale oder sowohl der Source- als auch der Drain-Merkmale vorgesehen sein. Die Ätzmaske 360 weist ein Material auf, das ein anderes ist als das Material der Dielektrikumschicht 276, um eine Ätzselektivität während des rückseitigen Kontaktlochätzens zu erreichen. Beispielsweise weist die Ätzmaske 360 ein Resistmaterial auf (und kann somit als eine strukturierte und/oder eine strukturierte Photoresistschicht bezeichnet werden). In einigen Ausführungsformen weist die Ätzmaske 360 eine mehrschichtige Struktur auf, z.B. eine Resistschicht, die über einer Schicht einer Antireflexionsbeschichtung (Anti-Reflective Coating, ARC) und/oder einer Hartmaskenschicht angeordnet ist, die Siliziumnitrid oder Siliziumoxid enthält. In der vorliegenden Offenbarung sind andere Materialien für die Ätzmaske 360 vorgesehen, sofern mit diesen die Ätzselektivität während des Ätzens der Dielektrikumschicht 276 erreicht wird. In einigen Ausführungsformen wird bei der Operation 112 ein Lithographieverfahren angewendet, welches das Bilden einer Resistschicht über der Rückseite einer Vorrichtung 200 (z.B. durch Rotationsbeschichtung), das Durchführen eines Erhitzungsverfahrens vor der Bestrahlung, das Durchführen eines Bestrahlungsverfahrens unter Verwendung einer Maske, das Durchführen eines Erhitzungsverfahrens nach der Bestrahlung und das Durchführen eines Entwicklungsverfahrens umfasst. Während des Bestrahlungsverfahrens wird die Resistschicht einer Strahlungsenergie (z.B. UV-Licht, DUV-Licht oder EUV-Licht) ausgesetzt, wobei die Maske Strahlung zu der Resistschicht blockiert, durchlässt und/oder reflektiert, was von einer Maskenstruktur der Maske und/oder einem Maskentyp (z.B. Binärmaske, Phasenverschiebungsmaske oder EUV-Maske) abhängt, so dass ein Bild auf die Resistschicht projiziert wird, welches der Maskenstruktur entspricht. Da die Resistschicht für Strahlungsenergie empfindlich ist, verändern sich bestrahlte Abschnitte der Resistschicht chemisch und während des Entwicklungsverfahrens werden bestrahlte (oder unbestrahlte) Abschnitte der Resistschicht aufgelöst, was von den Eigenschaften der Resistschicht und den Eigenschaften der Entwicklungslösung abhängt, die bei dem Entwicklungsverfahren verwendet wird. Nach dem Entwickeln weist die strukturierte Resistschicht (z.B. die Ätzmaske 360) eine Resiststruktur auf, welche der Maske entspricht. Alternativ kann das Bestrahlungsverfahren durch andere Verfahren realisiert oder ersetzt werden, wie z.B. maskenlose Lithographie, Schreiben mit einem Elektronenstrahl, Schreiben mit einem Ionenstrahl oder Kombinationen davon.
  • Bei der Operation 114 wird in dem Verfahren 100 (1A) die Dielektrikumschicht 276 durch die Ätzmaske 360 geätzt, um ein S/D-Kontaktloch 278 zu bilden. Anschließend wird die Ätzmaske 360 entfernt, beispielsweise durch ein Resist-Stripping-Verfahren oder ein anderes geeignetes Verfahren. Die gemäß einer Ausführungsform resultierende Struktur ist in 8A bis 8E dargestellt. Das S/D-Kontaktloch 278 legt das Source-Merkmal 260 frei. In der dargestellten Ausführungsform wird bei dem Ätzverfahren auch das Source-Merkmal 260 geätzt, um es bis zu einer Höhe zu auszusparen, die gleich hoch wie die Grenzfläche zwischen der Isolationsstruktur 230 und der CESL 269 ist oder unterhalb dieser liegt. Dies dient der Vorbereitung des Source-Merkmals 260 für die anschließende Silizid-Bildung. Als ein Ergebnis kann das Source-Merkmal 260 unterhalb des Drain-Merkmals 260 liegen, wie in 8D und 8E dargestellt. In einigen Ausführungsformen können bei der Operation 114 ein oder mehrere Ätzverfahren angewendet werden. Beispielsweise kann ein erstes Ätzverfahren angewendet werden, um die Dielektrikumschicht 276 selektiv zu entfernen, und dann ein zweites Ätzverfahren angewendet werden, um das Source-Merkmal 260 selektiv auf die gewünschte Höhe auszusparen, wobei bei dem ersten und dem zweiten Ätzverfahren unterschiedliche Ätzparameter angewendet werden, z.B. unterschiedliche Ätzmittel verwendet werden. In einer Ausführungsform umfasst das erste Ätzverfahren ein Trockenätzverfahren (Plasma-Ätzverfahren), welches so eingestellt wird, dass damit die Dielektrikumschicht 276 selektiv geätzt werden und die Isolationsstruktur 230, die B-SAC-Schicht 203, die inneren Abstandhalter 255 und das Source-Merkmal 260 nicht (oder nur minimal) geätzt werden. In alternativen Ausführungsformen können bei dem ersten Ätzverfahren andere Arten des Ätzens (z.B. Nassätzen oder reaktives Ionenätzen) angewendet werden, sofern damit die Ätzselektivität zwischen den Schichten erreicht wird, wie oben beschrieben. Da durch das erste Ätzverfahren die Isolationsstruktur 230, die B-SAC-Schicht 203 und die inneren Abstandhalter 255 nicht oder nur minimal geätzt werden, richtet sich das Kontaktloch in der y-z-Ebene und in der x-z-Ebene selbst zu dem Source-Merkmal 260 aus, wodurch das Prozessfenster verbessert wird. Bei dem zweiten Ätzverfahren kann es sich um Trockenätzen, Nassätzen, reaktives Ionenätzen oder andere geeignete Ätzverfahren handeln, um das Source-Merkmal 260 selektiv auf die gewünschte Höhe auszusparen.
  • Bei der Operation 116 werden in dem Verfahren 100 (1A) ein Silizid-Merkmal 280 und ein S/D-Kontakt 282 in dem S/D-Kontaktloch 278 gebildet. Die resultierende Struktur ist in 9A bis 9E dargestellt. In einer Ausführungsform werden bei der Operation 116 zuerst ein oder mehrere Metalle in den Gräben 272 aufgebracht, es wird ein Temperverfahren an der Vorrichtung 200 durchgeführt, um eine Reaktion zwischen dem einen oder den mehreren Metallen und dem Source-Merkmal 260 zu bewirken, um das Silizid-Merkmal 280 zu erzeugen, und nicht umgesetzte Abschnitte des einen oder der mehreren Metalle werden entfernt, wodurch das Silizid-Merkmal 280 in den Gräben 272 zurückbleibt. Das eine oder die mehreren Metalle können Titan (Ti), Tantal (Ta), Wolfram (W), Nickel (Ni), Platin (Pt), Ytterbium (Yb), Iridium (Ir), Erbium (Er), Kobalt (Co) oder eine Kombination davon (z.B. eine Legierung von zwei oder mehr Metallen) umfassen und können durch durch CVD, PVD, ALD oder andere geeignete Verfahren aufgebracht werden. Das Silizid-Merkmal 280 kann Titansilizid (TiSi), Nickelsilizid (NiSi), Wolframsilizid (WSi), Nickelplatinsilizid (NiPtSi), Nickelplatingermaniumsilizid (NiPtGeSi), Nickelgermaniumsilizid (NiGeSi), Ytterbiumsilizid (YbSi), Platinsilizid (PtSi), Iridiumsilizid (IrSi), Erbiumsilizid (ErSi), Kobaltsilizid (CoSi), eine Kombination davon oder andere geeignete Verbindungen enthalten. In einer Ausführungsform wird bei der Operation 116 dann der S/D-Kontakt 282 über dem Silizid-Merkmal 280 aufgebracht. Der S/D-Kontakt 282 kann Wolfram (W), Kobalt (Co), Molybdän (Mo), Ruthenium (Ru), Kupfer (Cu), Nickel (Ni), Titan (Ti), Tantal (Ta), Titannitrid (TiN), Tantalnitrid (TaN) oder andere Metalle enthalten und kann durch CVD, PVD, ALD, Plattieren oder andere geeignete Verfahren gebildet werden.
  • Bei der Operation 118 wird in dem Verfahren 100 (1A) ein CMP-Verfahren an der Dielektrikumschicht 276 und der Isolationsstruktur 230 durchgeführt, um überschüssige Dielektrikumsmaterialien von der Oberfläche der B-SAC-Schicht 203 zu entfernen. Die gemäß einer Ausführungsform resultierende Struktur ist in 9A bis 9E dargestellt. Da die Dielektrikumschicht 276 und die Isolationsstruktur 230 andere Materialien als die B-SAC-Schicht 203 aufweisen, kann die B-SAC-Schicht 203 als ein CMP-Stopp fungieren, wenn die Vorrichtung 200 durch das CMP-Verfahren planarisiert wird. Nach der Operation 118 bleibt ein Abschnitt der Dielektrikumschicht 276 über dem Drain-Merkmal 260 als eine S/D-Abdeckungsschicht in den Gräben zurück. Dieser Abschnitt der Dielektrikumschicht 276 wird auch als S/D-Abdeckungsschicht 276 bezeichnet. Durch das CMP-Verfahren werden außerdem überschüssige metallische Materialien in dem S/D-Kontakt 282 entfernt, so dass Oberflächen des S/D-Kontakts 282, der S/D-Abdeckungsschicht 276 und der B-SAC-Schicht 203 auf gleicher Höhe liegen. Entsprechend definiert die Dicke d1 der B-SAC-Schicht 203 auch einen Abstand, wie weit der S/D-Kontakt 282 von dem Gate-Stapel 240 hervorsteht. Wie oben beschrieben, liegt die Dicke d1 in einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 20 nm.
  • Bei der Operation 130 wird in dem Verfahren 100 (1B) die B-SAC-Schicht 203 selektiv geätzt, um die B-SAC-Schicht 203 bis unterhalb der Oberflächen des S/D-Kontakts 282, der S/D-Abdeckungsschicht 276 und der Isolationsstruktur 230 auszusparen. Die gemäß einer Ausführungsform resultierende Struktur ist in 10A bis 10E dargestellt. In der vorliegenden Ausführungsform wird bei der Operation 130 ein Ätzverfahren angewendet, welches so eingestellt wird, dass es für die Dielektrikumsmaterialien der B-SAC-Schicht 203 selektiv ist und der S/D-Kontakt 282, die S/D-Abdeckungsschicht 276 und die Isolationsstruktur 230 nicht (oder nur minimal) geätzt werden. Bei dem Ätzverfahren kann es sich um ein trockenes Plasmaätzen, ein trockenchemisches Ätzen, ein Veraschungsverfahren, ein Nassätzen oder andere geeignete Ätzverfahren handeln. Beispielsweise kann bei dem trockenen Plasmaätzen ein herkömmliches Trockenätzmittel für ein Dielektrikumsmaterial verwendet werden, wie z.B. C4F6, gemischt mit H2 oder O2, bei dem trockenchemischen Ätzverfahren kann eine oder können mehrere Chemikalien verwendet werden, wie z.B. H2, bei dem Veraschungsverfahren kann eine Sauerstoff- oder Wasserstoffveraschung angewendet werden und bei dem Nassätzverfahren kann eine heiße SPM-Lösung (ein Gemisch aus Schwefelsäure und Wasserstoffperoxid) aufgebracht werden, zum Beispiel bei einer Temperatur über 100 °C. Als ein Ergebnis der Operation 130 stehen Abschnitte von Seitenwänden des S/D-Kontakts 282, der S/D-Abdeckungsschicht 276 und der Isolationsstruktur 230 um einen Abstand d2 von der B-SAC-Schicht 203 vor. Der Abstand d2 kann durch Einstellen der Dauer des Ätzverfahrens gesteuert werden. In einigen Ausführungsformen liegt der Abstand d2 in einem Bereich von etwa 2 nm bis etwa 20 nm. Wie nachstehend noch detaillierter erläutert wird, definiert der Abstand d2 eine vertikale Länge einer dielektrischen Auskleidung, die in anschließenden Verfahren auf den hervorstehenden Seitenwänden des S/D-Kontakts 282, der S/D-Abdeckungsschicht 276 und der Isolationsstruktur 230 zu bilden ist. Ein lateraler Abstand zwischen dem S/D-Kontakt 282 und der S/D-Abdeckungsschicht 276 liegt ungefähr wie die Länge d4 in einem Bereich von etwa 3 nm bis etwa 30 nm.
  • Bei der Operation 132 wird in dem Verfahren 100 (1B) eine dielektrische Auskleidung 304 auf der Rückseite der Vorrichtung 200 aufgebracht. Die gemäß einer Ausführungsform resultierende Struktur ist in 11A bis 11E dargestellt. In der dargestellten Ausführungsform wird die dielektrische Auskleidung 304 konform aufgebracht, so dass sie eine im Wesentlichen gleichmäßige Dicke entlang den verschiedenen Oberflächen der B-SAC-Schicht 203, der Isolationsstruktur 230, des S/D-Kontakts 282 und der S/D-Abdeckungsschicht 276 aufweist. In verschiedenen Ausführungsformen kann die dielektrische Auskleidung 304 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi, Kombinationen davon oder ein anderes geeignetes Material (andere geeignete Materialien) enthalten. Die dielektrische Auskleidung 304 kann durch ALD, CVD, oder andere geeignete Verfahren gebildet werden und kann in verschiedenen Ausführungsformen eine Dicke von etwa 0,5 nm bis etwa 10 nm aufweisen (z.B. gemessen an den Seitenwänden des S/D-Kontakts 282 entlang der „x“-Richtung).
  • Bei der Operation 134 wird in dem Verfahren 100 (1B) ein Ätzverfahren durchgeführt, um die Mehrzahl der horizontalen Abschnitte der dielektrischen Auskleidung 304 zu durchbrechen und zu entfernen. Das Ätzverfahren wird auch als ein Durchbruch-Ätzverfahren (BT-Ätzverfahren) bezeichnet. Die gemäß einer Ausführungsform resultierende Struktur ist in 12A bis 12E dargestellt. In einigen Ausführungsformen kann das BT-Ätzverfahren ein anisotropes Trockenätzverfahren oder Ähnliches umfassen. In einigen Ausführungsformen, wenn die dielektrische Auskleidung 304 aus einer Oxidverbindung gebildet wird, ist das BT-Ätzverfahren ein Verfahren des reaktiven Ionenätzens (RIE) mit Ätzverfahrensgasen, die CHF3, Ar, CF4, N2, O2, CH2F2, SF3, Ähnliches oder eine Kombination davon enthalten. Das RIE-Verfahren kann für eine Ätzzeit von etwa 2 Sekunden bis etwa 20 Sekunden bei einem Druck von etwa 2 mTorr bis etwa 30 mTorr, einer Temperatur von etwa 10 °C bis etwa 100 °C, einer Hochfrequenzleistung (RF-Leistung) von etwa 100 W bis etwa 1500 W und einer Vorspannung von etwa 10 V bis etwa 800 V durchgeführt werden. In der dargestellten Ausführungsform bleiben als ein Ergebnis der Operation 134 Abschnitte der dielektrischen Auskleidung 304 an Seitenwänden des S/D-Kontakts 282, der S/D-Abdeckungsschicht 276 und der Isolationsstruktur 230 zurück. Eine vertikale Länge der dielektrischen Auskleidung 304 liegt ungefähr wie der Abstand d2 in einem Bereich von etwa 2 nm bis etwa 10 nm. Wie nachstehend noch detaillierter beschrieben wird, fungiert die dielektrische Auskleidung 304 als ein Landefeld zum Anhäufen von abgeschiedenem Dielektrikumsmaterial einer Versiegelungsschicht während eines anschließenden Abdeckungsverfahrens zum Versiegeln von Luftspalten. Wenn in einigen Ausführungsformen die Länge der dielektrischen Auskleidung 304 weniger als 2 nm beträgt, kann es sein, dass sie nicht genügend Landefläche bereitstellt, um in ausreichendem Maße Dielektrikumsmaterial anzuhäufen, um die Luftspalte zu versiegeln. Wenn in einigen Ausführungsformen die Länge der dielektrischen Auskleidung 304 mehr als 10 nm beträgt, kann abgeschiedenes Dielektrikumsmaterial einer Versiegelungsschicht tief in Luftspalte eingeführt werden, was die Volumina der Luftspalte verringert.
  • Bei der Operation 136 wird in dem Verfahren 100 (1B) in einem Ätzverfahren die B-SAC-Schicht 203 entfernt. Die gemäß einer Ausführungsform resultierende Struktur ist in 13A bis 13E dargestellt. In der dargestellten Ausführungsform wird durch die Entfernung der B-SAC-Schicht 203 der Gate-Stapel 240 frei gelegt und sie führt zu Spalten 333 zwischen der dielektrischen Auskleidung 304 und dem Gate-Stapel 240. Die Spalte 333 liegen direkt unterhalb der dielektrischen Auskleidung 304 und oberhalb des Gate-Stapels 240 und legen Abschnitte der Seitenwände des S/D-Kontakts 282, der S/D-Abdeckungsschicht 276 und der Isolationsstruktur 230 frei. In verschiedenen Ausführungsformen liegt ein vertikaler Abstand d3 zwischen der dielektrischen Auskleidung 304 und dem Gate-Stapel 240 in einem Bereich von etwa 0,5 nm bis etwa 10 nm. In einer Ausführungsform kann das Ätzverfahren ein trockenes Plasmaätzen, ein trockenchemisches Ätzen, ein Veraschungsverfahren, ein Nassätzen oder andere geeignete Ätzverfahren umfassen. Beispielsweise kann bei dem trockenen Plasmaätzen ein herkömmliches Trockenätzmittel für ein Dielektrikumsmaterial verwendet werden, wie z.B. C4F6, gemischt mit H2 oder O2, bei dem trockenchemischen Ätzverfahren kann eine oder können mehrere Chemikalien verwendet werden, wie z.B. H2, bei dem Veraschungsverfahren kann eine Sauerstoff- oder Wasserstoffveraschung angewendet werden und bei dem Nassätzverfahren kann eine heiße SPM-Lösung (ein Gemisch aus Schwefelsäure und Wasserstoffperoxid) aufgebracht werden, zum Beispiel bei einer Temperatur über 100 °C.
  • Bei der Operation 138 wird in dem Verfahren 100 (1B) eine Versiegelungsschicht 312 über der Rückseite der Vorrichtung 200 aufgebracht und Luftspalte 314 werden vertikal zwischen dem Gate-Stapel 240 und der Versiegelungsschicht 312 abgedeckt. Die gemäß einer Ausführungsform resultierende Struktur ist in 14A bis 14E dargestellt. Die Abscheidung der Versiegelungsschicht 312 wird auch als ein Abdeckungsverfahren bezeichnet. Wie hierin verwendet, wird der Begriff „Luftspalt“ benutzt, um eine Lücke zu beschreiben, die durch umgebende substantielle Merkmale definiert wird, wobei eine Lücke Luft, Stickstoff, Umgebungsgase, gasförmige Chemikalien, die in vorhergehenden oder aktuellen Verfahren verwendet werden, oder Kombinationen davon enthalten kann. Die Struktur der Vorrichtung 200 und die Bildung der Versiegelungsschicht 312 werden so eingestellt, dass der Raum horizontal zwischen dem S/D-Kontakt 282 und der S/D-Abdeckungsschicht 276 wirksam verschlossen wird, was zu den Luftspalten 314 führt. Insbesondere fungieren der hervorstehende S/D-Kontakt 282 und die S/D-Abdeckungsschicht 276 als Säulen, welche die darauf gebildete Versiegelungsschicht 312 tragen. Wie oben beschrieben, wird der Abstand d4 zwischen dem S/D-Kontakt 282 und der S/D-Abdeckungsschicht 276 in einem Bereich eingestellt, welcher das Abdeckungsverfahren erleichtert. Die dielektrische Auskleidung 304 verengt die Öffnung in einem oberen Abschnitt des Raums zwischen dem S/D-Kontakt 282 und der S/D-Abdeckungsschicht 276 weiter. Ferner stellt die dielektrische Auskleidung 304 ein Landefeld für das Anhäufen des aufgebrachten Dielektrikumsmaterials bereit. In einigen Ausführungsformen weist die dielektrische Auskleidung 304 eine hydrophile Eigenschaft auf, so dass es einfacher ist, Dielektrikumsmaterial anzuhäufen, als bei den metallischen Oberflächen des S/D-Kontakts 282. In einigen Ausführungsformen ist aufgrund von kovalenten Bindungen zwischen ähnlichen Materialzusammensetzungen der dielektrischen Auskleidung 304 und dem aufgebrachten Dielektrikumsmaterial (z.B. weisen beide Oxide auf) das aufgebrachte Dielektrikumsmaterial einfacher auf der dielektrischen Auskleidung 304 anzuhäufen. In einigen Ausführungsformen enthält das aufgebrachte Material der Versiegelungsschicht 312 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi, Kombinationen davon oder ein anderes geeignetes Material (andere geeignete Materialien). In einigen Ausführungsformen können die Versiegelungsschicht 312 und die dielektrische Auskleidung 304 dieselbe Dielektrikumsmaterialzusammensetzung aufweisen. In einigen alternativen Ausführungsformen können die Versiegelungsschicht 312 und die dielektrische Auskleidung 304 unterschiedliche Dielektrikumsmaterialzusammensetzungen aufweisen.
  • Die Versiegelungsschicht 312 kann durch CVD, PVD, PE-CVD, ein Beschichtungsverfahren oder ein anderes geeignetes Verfahren gebildet werden. In einer Ausführungsform wird die Versiegelungsschicht 312 durch ein PE-CVD-Verfahren aufgebracht, bei welchem es einfacher ist, dass aufgebrachte Dielektrikumsmaterialien sich oben auf einer schmalen Öffnung vereinigen. Die Parameter in dem PE-CVD-Verfahren (z.B. Druck, Temperatur und Gasviskosität) werden so eingestellt, dass durch das Spaltfüllverhalten aufgebrachter Dielektrikumsmaterialien der Luftspalt beibehalten bleibt, ohne den Raum zwischen dem S/D-Kontakt 282 und der S/D-Abdeckungsschicht 276 zu füllen. In der vorliegenden Ausführungsform wird bei dem PE-CVD-Verfahren eine Einstellung mit einem Druck von weniger als etwa 0,75 Torr und einer Temperatur von mehr als etwa 75 °C verwendet. So kann das Dielektrikumsmaterial der Versiegelungsschicht 312 im oberen Abschnitt zwischen der dielektrischen Auskleidung 304 aufgebracht werden, um den Raum zwischen dem S/D-Kontakt 282 und der S/D-Abdeckungsschicht 276 zu umschließen, ohne dass eine bedeutende Menge in einem weiter unten gelegenen Abschnitt des Raums aufgebracht wird. Entsprechende Luftspalte 314 können deswegen unterhalb des Dielektrikumsmaterials der Versiegelungsschicht 312 und oberhalb des Gate-Stapels 240 für eine vertikale Dicke in einem Bereich von etwa 0,5 nm bis etwa 10 nm gebildet werden. In einigen Ausführungsformen kann es sein, dass, wenn die Luftspalte 314 zu dünn sind (z.B. dünner als 0,5 nm), sie für keine ausreichende Isolation zwischen dem Gate-Stapel 240 und einer anschließend gebildeten rückseitigen Metallverdrahtungsschicht sorgen. In einigen Ausführungsformen müssten dann, wenn die Luftspalte 314 zu dick sind (z.B. dicker als 10 nm), die rückseitigen S/D-Kontakte und Durchkontaktierungen lang genug sein, um die Dicke der Luftspalte aufzunehmen, und ihr Widerstand wäre hoch, was die Schaltungsgeschwindigkeit verringern kann. Die Seitenwände des S/D-Kontakts 282, der S/D-Abdeckungsschicht 276, der Isolationsstruktur 230 und der dielektrischen Auskleidung 304 liegen in den Luftspalten 314 frei. Die Spalte 333 vertikal zwischen der dielektrischen Auskleidung 304 und dem Gate-Stapel 240 werden ebenfalls Teil der Luftspalte 314. In den Luftspalten kann sich ein Gas befinden, z.B. ein Gas (Gase), das (die) während der Abscheidung des Dielektrikumsmaterials der Versiegelungsschicht 312 verwendet wird (werden), oder eine beliebige andere Spezies, die in die Luftspalte 314 diffundieren kann. Die Versiegelungsschicht 312 erstreckt sich lateral von den Luftspalten 314 bis zu oberen Oberflächen des S/D-Kontakts 282 und der S/D-Abdeckungsschicht 276. Die Versiegelungsschicht 312 bedeckt außerdem eine obere Oberfläche und einen Abschnitt der Seitenwände der dielektrischen Auskleidung 304.
  • Bei der Operation 140 wird in dem Verfahren 100 (1B) ein CMP-Verfahren an der Versiegelungsschicht 312 durchgeführt, um überschüssige Dielektrikumsmaterialien von der Oberfläche des S/D-Kontakts 282 zu entfernen. Die gemäß einer Ausführungsform resultierende Struktur ist in 15A bis 15E dargestellt. Da die Versiegelungsschicht 312 andere Materialien als der S/D-Kontakt 282 aufweist, kann der S/D-Kontakt 282 als ein CMP-Stopp fungieren, wenn die Vorrichtung 200 durch das CMP-Verfahren planarisiert wird. Nach der Operation 140 bleiben die Luftspalte 314 von der Versiegelungsschicht 312 bedeckt und obere Oberflächen des S/D-Kontakts 282 und der S/D-Abdeckungsschicht 276 liegen frei. Nach der Operation 140 ist die zurückbleibende Versiegelungsschicht 312 zwischen den gegenüberliegenden dielektrischen Auskleidungen 304 angeordnet. In einigen Ausführungsformen weist die zurückbleibende Versiegelungsschicht 312 nach der Operation 140 eine Dicke in einem Bereich von etwa 0,5 nm bis etwa 10 nm auf.
  • Bei der Operation 142 wird in dem Verfahren 100 (1B) eine Metallverdrahtungsschicht, z.B. rückseitige Stromschienen 284, auf der Rückseite der Vorrichtung 200 gebildet. Die gemäß einer Ausführungsform resultierende Struktur ist in 16A bis 16E dargestellt. Wie in 16B und 16D dargestellt, ist der rückseitige S/D-Kontakt 282 elektrisch mit den rückseitigen Stromschienen 284 verbunden. In einer Ausführungsform können die rückseitigen Stromschienen 284 durch ein Damaszener-Verfahren, ein Doppel-Damaszener-Verfahren, ein Metallstrukturierungsverfahren oder andere geeignete Verfahren gebildet werden. Die rückseitigen Stromschienen 284 können Wolfram (W), Kobalt (Co), Molybdän (Mo), Ruthenium (Ru), Kupfer (Cu), Nickel (Ni), Titan (Ti), Tantal (Ta), Titannitrid (TiN), Tantalnitrid (TaN) oder andere Metalle enthalten und können durch CVD, PVD, ALD, Plattieren oder andere geeignete Verfahren aufgebracht werden. Obwohl in 16A bis 16E nicht dargestellt, sind die rückseitigen Stromschienen 284 in eine oder mehrere Dielektrikumschichten eingebettet. Durch die rückseitigen Stromschienen 284 wird die Anzahl der Metallleitungen erhöht, die in der Struktur 200 zum direkten Verbinden mit Source/Drain-Kontakten und Durchkontaktierungen verfügbar sind. Außerdem wird die Gate-Dichte für eine stärkere Vorrichtungsintegration als bei existierenden Strukturen ohne die rückseitigen Stromschienen 284 erhöht. Die rückseitigen Stromschienen 284 können eine breitere Abmessung aufweisen als die Metallleitungen der ersten Ebene (Mo-Leitungen) auf der Vorderseite der Struktur 200, wodurch vorteilhafter Weise der rückseitige Stromschienenwiderstand verringert wird. In einer Ausführungsform können die rückseitigen Stromschienen 284 eine Dicke d5 in einem Bereich von etwa 5 nm bis etwa 40 nm aufweisen.
  • Bei der Operation 144 werden in dem Verfahren 100 (1B) weitere Fabrikationsverfahren an der Vorrichtung 200 durchgeführt. Beispielsweise können eine oder mehrere Interconnect-Schichten auf der Rückseite der Vorrichtung 200 gebildet werden, Passivierungsschichten auf der Rückseite der Vorrichtung 200 gebildet werden, andere BEOL-Verfahren durchgeführt werden und es kann der Träger 370 entfernt werden.
  • Nun wird auf 1C Bezug genommen, welche eine alternative Ausführungsform des Verfahrens 100 zeigt. In der alternativen Ausführungsform des Verfahrens 100 kann das Verfahren 100 nach der Operation 118 (1A), bei welcher ein CMP-Verfahren Oberflächen des S/D-Kontakts 282, der S/D-Abdeckungsschicht 276 und der B-SAC-Schicht 203 frei legt, gegebenenfalls zu der Operation 120 (1C) übergehen, bevor es mit der Operation 130 fortfährt. Die alternative Ausführungsform des Verfahrens 100 wird nachstehend in Verbindung mit 17A bis 24E beschrieben, in welchen die Herstellungsoperationen erläutert werden, nachdem die in 9A bis 9E dargestellte Struktur gebildet ist. Einige Aspekte in der alternativen Ausführungsform des Verfahrens 100 sind dieselben, wie oben beschrieben, und werden nachstehend kurz beschrieben.
  • Bei der Operation 120 wird in dem Verfahren 100 (1C) die S/D-Abdeckungsschicht 276 über dem Drain-Merkmal 260 durch ein Ätzverfahren entfernt. Die gemäß einer Ausführungsform resultierende Struktur ist in 17A bis 17E dargestellt. Der Graben 272 über dem Drain-Merkmal 260 erscheint nach dem Entfernen der S/D-Abdeckungsschicht 276 erneut und legt eine Oberfläche des Drain-Merkmals 260 und Seitenwände der inneren Abstandhalter 255 frei. In der dargestellten Ausführungsform wird in dem Ätzverfahren auch das Drain-Merkmal 260 geätzt, um es bis zu einer Höhe auszusparen, die gleich hoch wie die Grenzfläche zwischen der Isolationsstruktur 230 und der CESL 269 ist oder unterhalb dieser liegt, um den Graben 272 zu vergrößern. Wie nachstehend noch detaillierter erläutert wird, wird der Graben 272 Teil der Luftspalte und erhöht die Volumina der Luftspalte, wodurch die Kopplungskapazität zwischen verschiedenen Merkmalen in der Vorrichtung 260 vorteilhafter Weise weiter verringert wird. In einigen Ausführungsformen kann bei der Operation 120 mehr als ein Ätzverfahren angewendet werden. Beispielsweise kann ein erstes Ätzverfahren angewendet werden, um die S/D-Abdeckungsschicht 276 selektiv zu entfernen, und dann ein zweites Ätzverfahren angewendet werden, um das Drain-Merkmal 260 selektiv auf eine gewünschte Höhe auszusparen, wobei bei dem ersten und dem zweiten Ätzverfahren unterschiedliche Ätzparameter angewendet werden, z.B. unterschiedliche Ätzmittel verwendet werden. In einer Ausführungsform umfasst das erste Ätzverfahren ein Trockenätzverfahren (Plasma-Ätzverfahren), welches so eingestellt wird, dass damit die S/D-Abdeckungsschicht 276 selektiv geätzt wird und die Isolationsstruktur 230, die B-SAC-Schicht 203, die inneren Abstandhalter 255 und das Source-Merkmal 260 nicht (oder nur minimal) geätzt werden. In alternativen Ausführungsformen können bei dem ersten Ätzverfahren andere Arten des Ätzens (z.B. Nassätzen oder reaktives Ionenätzen) angewendet werden, sofern damit die Ätzselektivität zwischen den Schichten erreicht wird, wie oben beschrieben. Da durch das erste Ätzverfahren die Isolationsstruktur 230, die B-SAC-Schicht 203 und die inneren Abstandhalter 255 nicht oder nur minimal geätzt werden, richtet sich der Graben 272 in der y-z-Ebene und in der x-z-Ebene selbst zu dem Drain-Merkmal 260 aus, wodurch das Prozessfenster verbessert wird. Bei dem zweiten Ätzverfahren kann es sich um Trockenätzen, Nassätzen, reaktives Ionenätzen oder andere geeignete Ätzverfahren handeln, um das Drain-Merkmal 260 selektiv auf die gewünschte Höhe auszusparen.
  • Nach der Operation 120 geht das Verfahren 100 (1C) zu der Operation 130 über, wobei die B-SAC-Schicht 203 selektiv geätzt wird, um die B-SAC-Schicht 203 bis unterhalb einer Oberfläche des S/D-Kontakts 282 und der Isolationsstruktur 230 auszusparen. Die gemäß einer Ausführungsform resultierende Struktur ist in 18A bis 18E dargestellt. In der vorliegenden Ausführungsform wird bei der Operation 130 ein Ätzverfahren angewendet, welches so eingestellt ist, dass es für die Dielektrikumsmaterialien der B-SAC-Schicht 203 selektiv ist und der S/D-Kontakt 282, die inneren Abstandhalter 255, das Drain-Merkmal 260 und die Isolationsstruktur 230 nicht (oder nur minimal) geätzt werden. Bei dem Ätzverfahren kann es sich um ein trockenes Plasmaätzen, ein trockenchemisches Ätzen, ein Veraschungsverfahren, ein Nassätzen oder andere geeignete Ätzverfahren handeln. Als ein Ergebnis der Operation 130 stehen Abschnitte von Seitenwänden des S/D-Kontakts 282 und der Isolationsstruktur 230 um einen Abstand d2 von der B-SAC-Schicht 203 vor. Der Abstand d2 kann durch Einstellen der Dauer des Ätzverfahrens gesteuert werden. In einigen Ausführungsformen liegt der Abstand d2 in einem Bereich von etwa 2 nm bis etwa 20 nm.
  • Bei der Operation 132 wird in dem Verfahren 100 (1C) eine dielektrische Auskleidung 304 auf der Rückseite der Vorrichtung 200 aufgebracht. Die gemäß einer Ausführungsform resultierende Struktur ist in 19A bis 19E dargestellt. In der dargestellten Ausführungsform wird die dielektrische Auskleidung 304 konform aufgebracht, so dass sie eine im Wesentlichen gleichmäßige Dicke entlang den verschiedenen Oberflächen der B-SAC-Schicht 203, der Isolationsstruktur 230, des S/D-Kontakts 282 und des Grabens 272 aufweist, einschließlich der Seitenwände der inneren Abstandhalter 255 und einer oberen Oberfläche des Drain-Merkmals 260. In verschiedenen Ausführungsformen kann die dielektrische Auskleidung 304 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi, Kombinationen davon oder ein anderes geeignetes Material (andere geeignete Materialien) enthalten. Die dielektrische Auskleidung 304 kann durch ALD, CVD oder andere geeignete Verfahren gebildet werden und kann in verschiedenen Ausführungsformen eine Dicke von etwa 0,5 nm bis etwa 10 nm aufweisen (z.B. gemessen an den Seitenwänden des S/D-Kontakts 282 entlang der „x“-Richtung).
  • Bei der Operation 134 wird in dem Verfahren 100 (1C) ein BT-Ätzverfahren durchgeführt, um die Mehrzahl der horizontalen Abschnitte der dielektrischen Auskleidung 304 zu durchbrechen und zu entfernen. Die resultierende Struktur ist in 20A bis 20E dargestellt. In einigen Ausführungsformen kann das BT-Ätzverfahren ein anisotropes Trockenätzverfahren oder Ähnliches umfassen. In einigen Ausführungsformen, wenn die dielektrische Auskleidung 304 aus einer Oxidverbindung gebildet wird, ist das BT-Ätzverfahren ein Verfahren des reaktiven Ionenätzens (RIE) mit Ätzverfahrensgasen, die CHF3, Ar, CF4, N2, O2, CH2F2, SF3, Ähnliches oder eine Kombination davon enthalten. In der dargestellten Ausführungsform bleiben als ein Ergebnis der Operation 134 Abschnitte der dielektrischen Auskleidung 304 an Seitenwänden des S/D-Kontakts 282, des Grabens 272 und der Isolationsstruktur 230 zurück. Der Abschnitt der dielektrischen Auskleidung 304 an den Seitenwänden des Grabens steht mit dem Drain-Merkmal 260 in Kontakt.
  • Bei der Operation 136 wird in dem Verfahren 100 (1C) in einem Ätzverfahren die B-SAC-Schicht 203 entfernt. Die gemäß einer Ausführungsform resultierende Struktur ist in 21A bis 21E dargestellt. In der dargestellten Ausführungsform wird durch die Entfernung der B-SAC-Schicht 203 der Gate-Stapel 240 frei gelegt und sie führt zu Spalten 333 zwischen der dielektrischen Auskleidung 304 an der Seitenwand des S/D-Kontakts 282 und dem Gate-Stapel 240. Die Spalte 333 liegen direkt unterhalb der dielektrischen Auskleidung 304 an der Seitenwand des S/D-Kontakts 282 und oberhalb des Gate-Stapels 240. In verschiedenen Ausführungsformen liegt ein vertikaler Abstand d3 zwischen der dielektrischen Auskleidung 304 an der Seitenwand des S/D-Kontakts 282 und dem Gate-Stapel 240 in einem Bereich von etwa 0,5 nm bis etwa 10 nm. Außerdem steht aufgrund des Entfernens der B-SAC-Schicht 203 die dielektrische Auskleidung 304 an Seitenwänden des Grabens 272 von dem Gate-Stapel 240 hervor. Der Abstand des Hervorstehens ist ungefähr gleich d3. Mit anderen Worten, ein Ende der dielektrischen Auskleidung 304 an Seitenwänden des S/D-Kontakts 282 und ein Ende der dielektrischen Auskleidung 304 an Seitenwänden des Grabens 272 liegen auf gleicher Höhe. In der y-z-Ebene bedeckt die dielektrische Auskleidung 304 weiter Seitenwände des Grabens 272 und bleibt auf gleicher Höhe mit einer oberen Oberfläche der Isolationsstruktur 230, wie in 21E dargestellt. In einer Ausführungsform kann das Ätzverfahren ein trockenes Plasmaätzen, ein trockenchemisches Ätzen, ein Veraschungsverfahren, ein Nassätzen oder andere geeignete Ätzverfahren umfassen.
  • Bei der Operation 138 wird in dem Verfahren 100 (1C) eine Versiegelungsschicht 312 über der Rückseite der Vorrichtung 200 aufgebracht und Luftspalte 314 werden vertikal zwischen dem Gate-Stapel 240 und der Versiegelungsschicht 312 abgedeckt. Die gemäß einer Ausführungsform resultierende Struktur ist in 22A bis 22E dargestellt. Die Struktur der Vorrichtung 200 und die Bildung der Versiegelungsschicht 312 werden so eingestellt, dass der Raum horizontal zwischen aneinandergrenzenden (oder benachbarten) S/D-Kontakten 282 wirksam verschlossen wird, was zu den Luftspalten 314 führt. Insbesondere fungieren die hervorstehenden benachbarten S/D-Kontakte 282 (einer ist in 22B dargestellt) als Säulen, welche die darauf gebildete Versiegelungsschicht 312 tragen. Der Abstand zwischen zwei benachbarten S/D-Kontakten 282 wird in einem Bereich eingestellt, welcher das Abdeckungsverfahren erleichtert. Die dielektrische Auskleidung 304 verengt die Öffnung in einem oberen Abschnitt des Raums zwischen zwei benachbarten S/D-Kontakten 282 weiter. Ferner stellt die dielektrische Auskleidung 304 ein Landefeld für das Anhäufen des aufgebrachten Dielektrikumsmaterials bereit. In einigen Ausführungsformen weist die dielektrische Auskleidung 304 eine hydrophile Eigenschaft auf, so dass es einfacher ist, Dielektrikumsmaterial anzuhäufen, als bei den metallischen Oberflächen des S/D-Kontakts 282. In einigen Ausführungsformen ist aufgrund von kovalenten Bindungen zwischen ähnlichen Materialzusammensetzungen der dielektrischen Auskleidung 304 und dem aufgebrachten Dielektrikumsmaterial (z.B. weisen beide Oxide auf) das aufgebrachte Dielektrikumsmaterial einfacher auf der dielektrischen Auskleidung 304 anzuhäufen. In einigen Ausführungsformen enthält das aufgebrachte Material der Versiegelungsschicht 312 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi, Kombinationen davon oder ein anderes geeignetes Material (andere geeignete Materialien). In einigen Ausführungsformen können die Versiegelungsschicht 312 und die dielektrische Auskleidung 304 dieselbe Dielektrikumsmaterialzusammensetzung aufweisen.
  • Die Versiegelungsschicht 312 kann durch CVD, PVD, PE-CVD, ein Beschichtungsverfahren oder ein anderes geeignetes Verfahren gebildet werden. In einer Ausführungsform wird die Versiegelungsschicht 312 durch ein PE-CVD-Verfahren aufgebracht, bei welchem es einfacher ist, dass aufgebrachte Dielektrikumsmaterialien sich oben auf einer schmalen Öffnung vereinigen. Die Parameter in dem PE-CVD-Verfahren (z.B. Druck, Temperatur und Gasviskosität) werden so eingestellt, dass durch das Spaltfüllverhalten aufgebrachter Dielektrikumsmaterialien der Luftspalt beibehalten bleibt, ohne den Raum zwischen zwei benachbarten S/D-Kontakten 282 zu füllen. Die Seitenwände des S/D-Kontakts 282, der Isolationsstruktur 230 und der dielektrischen Auskleidung 304 liegen in den Luftspalten 314 frei. Der Graben 272 wird Teil der Luftspalte 314, wodurch das Volumen der Luftspalte vergrößert wird. Die dielektrische Auskleidung 304 an den Seitenwänden des Grabens 272 weist einen Abstand d6 von der Versiegelungsschicht 312 auf, welcher in einigen Ausführungsformen in einem Bereich von etwa 0,5 nm bis etwa 10 nm liegt. Der Abstand d6 ermöglicht, dass der Graben 272 mit zwei benachbarten Luftspalten 314 in Fluidkommunikation steht, wodurch ein größerer Luftspalt gebildet wird, der sich zwischen zwei benachbarten S/D-Kontakten 282 erstreckt. In den Luftspalten kann sich ein Gas befinden, z.B. ein Gas (Gase), das (die) während der Abscheidung des Dielektrikumsmaterials der Versiegelungsschicht 312 verwendet wird (werden), oder eine beliebige andere Spezies, die in die Luftspalte 314 diffundieren kann. Die Versiegelungsschicht 312 erstreckt sich lateral von den Luftspalten 314 bis zu oberen Oberflächen des S/D-Kontakts 282. Die Versiegelungsschicht 312 bedeckt außerdem eine obere Oberfläche und einen Abschnitt der Seitenwand der dielektrischen Auskleidung 304, die an den Seitenwänden des S/D-Kontakts 282 aufgebracht ist.
  • Bei der Operation 140 wird in dem Verfahren 100 (1C) ein CMP-Verfahren an der Versiegelungsschicht 312 durchgeführt, um überschüssige Dielektrikumsmaterialien von der Oberfläche des S/D-Kontakts 282 zu entfernen. Die gemäß einer Ausführungsform resultierende Struktur ist in 23A bis 23E dargestellt. Da die Versiegelungsschicht 312 andere Materialien als der S/D-Kontakt 282 aufweist, kann der S/D-Kontakt 282 als ein CMP-Stopp fungieren, wenn die Vorrichtung 200 durch das CMP-Verfahren planarisiert wird. Nach der Operation 140 bleiben die Luftspalte 314 von der Versiegelungsschicht 312 bedeckt und rückseitige Oberflächen des S/D-Kontakts 282 liegen frei. Nach der Operation 140 ist die zurückbleibende Versiegelungsschicht 312 zwischen den gegenüberliegenden dielektrischen Auskleidungen 304 an Seitenwänden zweier benachbarter S/D-Kontakte 282 angeordnet. In einigen Ausführungsformen weist die zurückbleibende Versiegelungsschicht 312 nach der Operation 140 eine Dicke in einem Bereich von etwa 0,5 nm bis etwa 10 nm auf.
  • Bei der Operation 142 wird in dem Verfahren 100 (1C) eine Metallverdrahtungsschicht, z.B. rückseitige Stromschienen 284, auf der Rückseite der Vorrichtung 200 gebildet. Die gemäß einer Ausführungsform resultierende Struktur ist in 24A bis 24E dargestellt. Wie in 24B und 24D dargestellt, ist der rückseitige S/D-Kontakt 282 elektrisch mit den rückseitigen Stromschienen 284 verbunden. In einer Ausführungsform können die rückseitigen Stromschienen 284 durch ein Damaszener-Verfahren, ein Doppel-Damaszener-Verfahren, ein Metallstrukturierungsverfahren oder andere geeignete Verfahren gebildet werden. Die rückseitigen Stromschienen 284 können Wolfram (W), Kobalt (Co), Molybdän (Mo), Ruthenium (Ru), Kupfer (Cu), Nickel (Ni), Titan (Ti), Tantal (Ta), Titannitrid (TiN), Tantalnitrid (TaN) oder andere Metalle enthalten und können durch CVD, PVD, ALD, Plattieren oder andere geeignete Verfahren aufgebracht werden. In einer Ausführungsform können die rückseitigen Stromschienen 284 eine Dicke d5 in einem Bereich von etwa 5 nm bis etwa 40 nm aufweisen.
  • Bei der Operation 144 werden in dem Verfahren 100 (1C) weitere Fabrikationsverfahren an der Vorrichtung 200 durchgeführt. Beispielsweise können eine oder mehrere Interconnect-Schichten auf der Rückseite der Vorrichtung 200 gebildet werden, Passivierungsschichten auf der Rückseite der Vorrichtung 200 gebildet werden, andere BEOL-Verfahren durchgeführt werden und es kann der Träger 370 entfernt werden.
  • Nun wird auf 1D Bezug genommen, welche noch eine alternative Ausführungsform des Verfahrens 100 zeigt. In dieser zweiten alternativen Ausführungsform des Verfahrens 100 kann das Verfahren 100 nach der Operation 118 (1A), bei welcher ein CMP-Verfahren Oberflächen des S/D-Kontakts 282, der S/D-Abdeckungsschicht 276 und der B-SAC-Schicht 203 frei legt, gegebenenfalls zu der Operation 131 (1D) übergehen, bevor es mit der Operation 132 fortfährt, und die Operation 130 kann ausgelassen werden. Die zweite alternative Ausführungsform des Verfahrens 100 wird nachstehend in Verbindung mit 25A bis 30E beschrieben, in welchen die Herstellungsoperationen erläutert werden, nachdem die in 9A bis 9E dargestellte Struktur gebildet ist. Einige Aspekte in der zweiten alternativen Ausführungsform des Verfahrens 100 sind dieselben, wie oben beschrieben, und werden nachstehend kurz beschrieben.
  • Bei der Operation 131 wird in dem Verfahren 100 (1D) die B-SAC-Schicht 203 in einem Ätzverfahren entfernt. Die gemäß einer Ausführungsform resultierende Struktur ist in 25A bis 25E dargestellt. In der dargestellten Ausführungsform werden durch die Entfernung der B-SAC-Schicht 203 eine obere Oberfläche des Gate-Stapels 240 und Seitenwände des S/D-Kontakts 282 und der S/D-Abdeckungsschicht 276 entfernt. In einer Ausführungsform kann das Ätzverfahren ein trockenes Plasmaätzen, ein trockenchemisches Ätzen, ein Veraschungsverfahren, ein Nassätzen oder andere geeignete Ätzverfahren umfassen.
  • Nach der Operation 131 geht das Verfahren 100 (1D) zur Operation 132 über, wobei eine dielektrische Auskleidung 304 auf der Rückseite der Vorrichtung 200 aufgebracht wird. Die gemäß einer Ausführungsform resultierende Struktur ist in 26A bis 26E dargestellt. In der dargestellten Ausführungsform wird die dielektrische Auskleidung 304 konform aufgebracht, so dass sie eine im Wesentlichen gleichmäßige Dicke entlang den verschiedenen Oberflächen der oberen Oberfläche des Gate-Stapels 240 und den oberen Oberflächen und den Seitenwandflächen der Isolationsstruktur 230, des S/D-Kontakts 282 und der S/D-Abdeckungsschicht 276 aufweist. In verschiedenen Ausführungsformen kann die dielektrische Auskleidung 304 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi, Kombinationen davon oder ein anderes geeignetes Material (andere geeignete Materialien) enthalten. Die dielektrische Auskleidung 304 kann durch ALD, CVD oder andere geeignete Verfahren gebildet werden und kann in verschiedenen Ausführungsformen eine Dicke von etwa 0,5 nm bis etwa 10 nm aufweisen (z.B. gemessen an den Seitenwänden des S/D-Kontakts 282 entlang der „x“-Richtung).
  • Bei der Operation 134 wird in dem Verfahren 100 (1D) ein BT-Ätzverfahren durchgeführt, um die Mehrzahl der horizontalen Abschnitte der dielektrischen Auskleidung 304 zu durchbrechen und zu entfernen. Die resultierende Struktur ist in 27A bis 27E dargestellt. In einigen Ausführungsformen kann das BT-Ätzverfahren ein anisotropes Trockenätzverfahren oder Ähnliches umfassen. In einigen Ausführungsformen, wenn die dielektrische Auskleidung 304 aus einer Oxidverbindung gebildet wird, ist das BT-Ätzverfahren ein Verfahren des reaktiven Ionenätzens (RIE) mit Ätzverfahrensgasen, die CHF3, Ar, CF4, N2, O2, CH2F2, SF3, Ähnliches oder eine Kombination davon enthalten. In der dargestellten Ausführungsform bleiben als ein Ergebnis der Operation 134 Abschnitte der dielektrischen Auskleidung 304 an Seitenwänden des S/D-Kontakts 282, der S/D-Abdeckungsschicht 276 und der Isolationsstruktur 230 zurück, welche sich von einer rückseitigen Oberfläche des Gate-Stapels 240 (insbesondere von den inneren Abstandhaltern 255) zu oberen Oberflächen des S/D-Kontakts 282, der S/D-Abdeckungsschicht 276 und der Isolationsstruktur 230 erstrecken. Eine vertikale Länge der dielektrischen Auskleidung 304 liegt in einigen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 10 nm.
  • Bei der Operation 138 wird in dem Verfahren 100 (1D) eine Versiegelungsschicht 312 über der Rückseite der Vorrichtung 200 aufgebracht und Luftspalte 314 werden vertikal zwischen dem Gate-Stapel 240 und der Versiegelungsschicht 312 abgedeckt. Die gemäß einer Ausführungsform resultierende Struktur ist in 28A bis 28E dargestellt. Die Struktur der Vorrichtung 200 und die Bildung der Versiegelungsschicht 312 werden so eingestellt, dass der Raum horizontal zwischen dem S/D-Kontakt 282 und der S/D-Abdeckungsschicht 276 wirksam verschlossen wird, was zu den Luftspalten 314 führt. Insbesondere fungieren der hervorstehende S/D-Kontakte 282 und die S/D-Abdeckungsschicht 276 als Säulen, welche die darauf gebildete Versiegelungsschicht 312 tragen. Wie oben beschrieben, wird der Abstand zwischen dem S/D-Kontakt 282 und der S/D-Abdeckungsschicht 276 in einem Bereich eingestellt, welcher das Abdeckungsverfahren erleichtert. Die dielektrische Auskleidung 304 verengt die Öffnung in einem oberen Abschnitt des Raums zwischen dem S/D-Kontakt 282 und der S/D-Abdeckungsschicht 276 weiter. Ferner stellt die dielektrische Auskleidung 304 ein Landefeld für das Anhäufen des aufgebrachten Dielektrikumsmaterials bereit. In einigen Ausführungsformen weist die dielektrische Auskleidung 304 eine hydrophile Eigenschaft auf, so dass es einfacher ist, Dielektrikumsmaterial anzuhäufen, als bei den metallischen Oberflächen des S/D-Kontakts 282. In einigen Ausführungsformen ist aufgrund von kovalenten Bindungen zwischen ähnlichen Materialzusammensetzungen der dielektrischen Auskleidung 304 und dem aufgebrachten Dielektrikumsmaterial (z.B. weisen beide Oxide auf) das aufgebrachte Dielektrikumsmaterial einfacher auf der dielektrischen Auskleidung 304 anzuhäufen. In einigen Ausführungsformen enthält das aufgebrachte Material der Versiegelungsschicht 312 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3Og, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi, Kombinationen davon oder ein anderes geeignetes Material (andere geeignete Materialien). In einigen Ausführungsformen können die Versiegelungsschicht 312 und die dielektrische Auskleidung 304 dieselbe Dielektrikumsmaterialzusammensetzung aufweisen. In einigen alternativen Ausführungsformen können die Versiegelungsschicht 312 und die dielektrische Auskleidung 304 unterschiedliche Dielektrikumsmaterialzusammensetzungen aufweisen.
  • Die Versiegelungsschicht 312 kann durch CVD, PVD, PE-CVD, ein Beschichtungsverfahren oder ein anderes geeignetes Verfahren gebildet werden. In einer Ausführungsform wird die Versiegelungsschicht 312 durch ein PE-CVD-Verfahren aufgebracht, bei welchem es einfacher ist, dass aufgebrachte Dielektrikumsmaterialien sich oben auf einer schmalen Öffnung vereinigen. Die Parameter in dem PE-CVD-Verfahren (z.B. Druck, Temperatur und Gasviskosität) werden so eingestellt, dass durch das Spaltfüllverhalten aufgebrachter Dielektrikumsmaterialien der Luftspalt beibehalten bleibt, ohne den Raum zwischen dem S/D-Kontakt 282 und der S/D-Abdeckungsschicht 276 zu füllen. So kann das Dielektrikumsmaterial der Versiegelungsschicht 312 im oberen Abschnitt zwischen der dielektrischen Auskleidung 304 aufgebracht werden, um den Raum zwischen dem S/D-Kontakt 282 und der S/D-Abdeckungsschicht 276 zu umschlie-ßen, ohne dass eine bedeutende Menge in einem weiter unten gelegenen Abschnitt des Raums aufgebracht wird. Entsprechende Luftspalte 314 können deswegen unterhalb des Dielektrikumsmaterials der Versiegelungsschicht 312 und oberhalb des Gate-Stapels 240 gebildet werden und von Seitenwänden der dielektrischen Auskleidung 304 umgeben sein, welche sich von dem Gate-Stapel 240 in die Versiegelungsschicht 312 erstreckt. In den Luftspalten kann sich ein Gas befinden, z.B. ein Gas (Gase), das (die) während der Abscheidung des Dielektrikumsmaterials der Versiegelungsschicht 312 verwendet wird (werden), oder eine beliebige andere Spezies, die in die Luftspalte 314 diffundieren kann. Die Versiegelungsschicht 312 erstreckt sich lateral von den Luftspalten 314 bis zu oberen Oberflächen des S/D-Kontakts 282 und der S/D-Abdeckungsschicht 276. Die Versiegelungsschicht 312 bedeckt außerdem eine obere Oberfläche und einen Abschnitt der Seitenwand der dielektrischen Auskleidung 304.
  • Bei der Operation 140 wird in dem Verfahren 100 (1D) ein CMP-Verfahren an der Versiegelungsschicht 312 durchgeführt, um überschüssige Dielektrikumsmaterialien von der Oberfläche des S/D-Kontakts 282 zu entfernen. Die gemäß einer Ausführungsform resultierende Struktur ist in 29A bis 29E dargestellt. Da die Versiegelungsschicht 312 andere Materialien als der S/D-Kontakt 282 aufweist, kann der S/D-Kontakt 282 als ein CMP-Stopp fungieren, wenn die Vorrichtung 200 durch das CMP-Verfahren planarisiert wird. Nach der Operation 140 bleiben die Luftspalte 314 von der Versiegelungsschicht 312 bedeckt und obere Oberflächen des S/D-Kontakts 282 und der S/D-Abdeckungsschicht 276 liegen frei. Nach der Operation 140 ist die zurückbleibende Versiegelungsschicht 312 zwischen den gegenüberliegenden dielektrischen Auskleidungen 304 angeordnet. In einigen Ausführungsformen weist die zurückbleibende Versiegelungsschicht 312 nach der Operation 140 eine Dicke in einem Bereich von etwa 0,5 nm bis etwa 10 nm auf.
  • Bei der Operation 142 wird in dem Verfahren 100 (1D) eine Metallverdrahtungsschicht, z.B. rückseitige Stromschienen 284, auf der Rückseite der Vorrichtung 200 gebildet. Die gemäß einer Ausführungsform resultierende Struktur ist in 30A bis 30B dargestellt. Wie in 30B und 30D dargestellt, ist der rückseitige S/D-Kontakt 282 elektrisch mit den rückseitigen Stromschienen 284 verbunden. In einer Ausführungsform können die rückseitigen Stromschienen 284 durch ein Damaszener-Verfahren, ein Doppel-Damaszener-Verfahren, ein Metallstrukturierungsverfahren oder andere geeignete Verfahren gebildet werden. Die rückseitigen Stromschienen 284 können Wolfram (W), Kobalt (Co), Molybdän (Mo), Ruthenium (Ru), Kupfer (Cu), Nickel (Ni), Titan (Ti), Tantal (Ta), Titannitrid (TiN), Tantalnitrid (TaN) oder andere Metalle enthalten und können durch CVD, PVD, ALD, Plattieren oder andere geeignete Verfahren aufgebracht werden. In einer Ausführungsform können die rückseitigen Stromschienen 284 eine Dicke d5 in einem Bereich von etwa 5 nm bis etwa 40 nm aufweisen.
  • Bei der Operation 144 werden in dem Verfahren 100 (1D) weitere Fabrikationsverfahren an der Vorrichtung 200 durchgeführt. Beispielsweise können eine oder mehrere Interconnect-Schichten auf der Rückseite der Vorrichtung 200 gebildet werden, Passivierungsschichten auf der Rückseite der Vorrichtung 200 gebildet werden, andere BEOL-Verfahren durchgeführt werden und es kann der Träger 370 entfernt werden.
  • Obwohl sie nicht beschränkend sein sollen, bieten Ausführungsformen der vorliegenden Offenbarung einen oder mehrere der folgenden Vorteile. Beispielsweise werden in Ausführungsformen der vorliegenden Offenbarung Luftspalte gebildet, die zwischen Gate-Stapeln und rückseitigen Verdrahtungsschichten angeordnet sind. Hierdurch wird vorteilhafter Weise die Kopplungskapazität in der Vorrichtung verringert, was dazu beiträgt, dass die Schaltung schneller arbeitet. Außerdem wird in Ausführungsformen der vorliegenden Offenbarung das Risiko von Pfaden für Leckströme zwischen Gate-Stapeln und rückseitigen Verdrahtungsschichten minimiert. Ferner werden in Ausführungsformen der vorliegenden Offenbarung rückseitige Verdrahtungsschichten gebildet, z.B. rückseitige Stromschienen, um die Anzahl der Metallleitungen zu erhöhen, die in einer integrierten Schaltung verfügbar sind, und für eine stärkere Vorrichtungsintegration die Gate-Dichte zu erhöhen. Ausführungsformen der vorliegenden Offenbarung können einfach in existierende Halbleiter-Herstellungsverfahren integriert werden.
  • In einem beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren. Das Verfahren umfasst das Bereitstellen einer Struktur mit einer Vorderseite und einer Rückseite, wobei die Struktur ein Substrat, eine erste Dielektrikumschicht über dem Substrat, eine oder mehrere Halbleiter-Kanalschichten über der ersten Dielektrikumschicht, welche ein erstes Source/Drain-Merkmal (S/D-Merkmal) und ein zweites S/D-Merkmal verbinden, und eine Gate-Struktur aufweist, welche mit der einen oder den mehreren Halbleiter-Kanalschichten in Eingriff steht, wobei sich das Substrat auf der Rückseite der Struktur befindet und sich die Gate-Struktur auf der Vorderseite der Struktur befindet; das Ätzen des Substrats von der Rückseite der Struktur aus, um einen ersten Graben zu bilden, welcher das erste S/D-Merkmal frei legt, und einen zweiten Graben zu bilden, welcher das zweite S/D-Merkmal frei legt; das Bilden eines S/D-Kontakts in dem ersten Graben; das Ätzen zumindest eines Abschnitts der ersten Dielektrikumschicht, was dazu führt, dass auf der Rückseite der Struktur ein Abschnitt des S/D-Kontakts von der ersten Dielektrikumschicht hervorsteht; und das Abscheiden einer Versiegelungsschicht über dem S/D-Kontakt, wobei die Versiegelungsschicht einen Luftspalt zwischen der Gate-Struktur und der Versiegelungsschicht abdeckt. In einigen Ausführungsformen umfasst das Verfahren ferner das Bilden einer dielektrischen Auskleidung an Seitenwänden des Abschnitts des S/D-Kontakts, wobei die Versiegelungsschicht mit der dielektrischen Auskleidung in Kontakt steht. In einigen Ausführungsformen umfasst das Ätzen zumindest des Abschnitts der ersten Dielektrikumschicht das vollständige Entfernen der ersten Dielektrikumschicht vor dem Bilden der dielektrischen Auskleidung. In einigen Ausführungsformen umfasst das Bilden der dielektrischen Auskleidung das konforme Abscheiden der dielektrischen Auskleidung auf der Rückseite der Struktur und das anisotrope Ätzen der dielektrischen Auskleidung, wodurch die dielektrische Auskleidung von einer oberen Oberfläche des S/D-Kontakts entfernt wird. In einigen Ausführungsformen umfasst das Verfahren ferner das Abscheiden einer zweiten Dielektrikumschicht zum Füllen des zweiten Grabens vor dem Bilden des S/D-Kontakts in dem ersten Graben. In einigen Ausführungsformen umfasst das Verfahren ferner das Ätzen der zweiten Dielektrikumschicht zum Freilegen des zweiten S/D-Merkmals nach dem Bilden des S/D-Kontakts in dem ersten Graben. In einigen Ausführungsformen umfasst das Verfahren ferner das Verdünnern der Versiegelungsschicht, wodurch der S/D-Kontakt freigelegt wird; und das Bilden einer Metallverdrahtungsschicht auf der Rückseite der Struktur, wobei die Metallverdrahtungsschicht mit dem S/D-Kontakt in Kontakt steht. In einigen Ausführungsformen umfasst das Abscheiden der Versiegelungsschicht ein Verfahren der plasmaunterstützten chemischen Abscheidung aus der Gasphase (PE-CVD). In einigen Ausführungsformen erstreckt sich der Luftspalt für einen Abstand im Bereich von etwa 0,5 nm bis etwa 10 nm vertikal von einer Oberfläche der Gate-Struktur bis zu einer Oberfläche der Versiegelungsschicht.
  • In einem anderen beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren. Das Verfahren umfasst das Bereitstellen einer Struktur mit einer Vorderseite und einer Rückseite, wobei die Struktur ein Substrat, eine Halbleiterfinne über dem Substrat, ein erstes Source/Drain-Merkmal (S/D-Merkmal) und ein zweites S/D-Merkmal über der Halbleiterfinne, eine dielektrische Abdeckungsschicht über der Halbleiterfinne, eine oder mehrere Halbleiter-Kanalschichten über der dielektrischen Abdeckungsschicht, welche das erste und das zweite S/D-Merkmal verbinden, und eine Gate-Struktur aufweist, welche mit der einen oder den mehreren Halbleiter-Kanalschichten in Eingriff steht, wobei sich das Substrat auf der Rückseite der Struktur befindet und sich die Gate-Struktur auf der Vorderseite der Struktur befindet; das Verdünnern der Struktur von der Rückseite der Struktur aus, bis die Halbleiterfinne frei liegt; das Ätzen der Halbleiterfinne von der Rückseite der Struktur aus, um einen ersten Graben zu bilden, welcher das erste S/D-Merkmal frei legt, und einen zweiten Graben zu bilden, welcher das zweite S/D-Merkmal frei legt; das Abscheiden einer Dielektrikumschicht in dem zweiten Graben; das Bilden eines S/D-Kontakts in dem ersten Graben; das Aussparen der dielektrischen Abdeckungsschicht von der Rückseite der Struktur aus, wodurch Seitenwände des S/D-Kontakts freigelegt werden; das Bilden einer dielektrischen Auskleidung an den Seitenwänden des S/D-Kontakts; das Abscheiden einer Versiegelungsschicht über dem S/D-Kontakt, was zu einem Luftspalt führt, der zwischen der Gate-Struktur und der Versiegelungsschicht angeordnet ist; und das Bilden einer Metallverdrahtungsschicht über der Versiegelungsschicht, wobei die Metallverdrahtungsschicht elektrisch mit dem S/D-Kontakt verbindet. In einigen Ausführungsformen wird durch das Aussparen der Dielektrikumschicht vor dem Bilden der dielektrischen Auskleidung eine Oberfläche der Gate-Struktur freigelegt. In einigen Ausführungsformen umfasst das Verfahren nach dem Bilden der dielektrischen Auskleidung ferner das Entfernen der dielektrischen Abdeckungsschicht, wodurch ein Spalt zwischen der dielektrischen Auskleidung und der Gate-Struktur erzeugt wird. In einigen Ausführungsformen werden durch das Aussparen der dielektrischen Abdeckungsschicht außerdem Seitenwände der Dielektrikumschicht freigelegt, wobei das Bilden der dielektrischen Auskleidung das Bilden der dielektrischen Auskleidung an den Seitenwänden der Dielektrikumschicht umfasst. In einigen Ausführungsformen umfasst das Verfahren ferner das Ätzen der Dielektrikumschicht, um vor dem Bilden der dielektrischen Auskleidung eine Oberfläche des zweiten S/D-Merkmals und Seitenwände der dielektrischen Abdeckungsschicht freizulegen, wobei das Bilden der dielektrischen Auskleidung das Bilden der dielektrischen Auskleidung an den Seitenwänden der dielektrischen Abdeckungsschicht umfasst. In einigen Ausführungsformen erstreckt sich der Luftspalt vertikal von der Oberfläche des zweiten S/D-Merkmals bis zu einer Oberfläche der Versiegelungsschicht. In einigen Ausführungsformen umfasst das Verfahren ferner das Verdünnern der Versiegelungsschicht zum Freilegen des S/D-Kontakts vor dem Bilden der Metallverdrahtungsschicht.
  • In noch einem weiteren beispielhaften Aspekt betrifft die vorliegende Offenbarung eine Halbleiterstruktur. Die Halbleiterstruktur weist ein erstes und ein zweites Source/Drain-Merkmal (S/D-Merkmal); eine oder mehrere Halbleiter-Kanalschichten, welche das erste und das zweite S/D-Merkmal verbinden; eine Gate-Struktur, welche mit der einen oder den mehreren Halbleiter-Kanalschichten in Eingriff steht, wobei sich das erste und das zweite S/D-Merkmal, die eine oder die mehreren Halbleiter-Kanalschichten und die Gate-Struktur auf einer Vorderseite der Halbleiterstruktur befinden; eine Metallverdrahtungsschicht auf einer Rückseite der Halbleiterstruktur und eine Versiegelungsschicht zwischen der Metallverdrahtungsschicht und der Gate-Struktur auf, wobei die Versiegelungsschicht durch einen Luftspalt dazwischen von der Gate-Struktur beabstandet ist. In einigen Ausführungsformen weist die Halbleiterstruktur ferner einen S/D-Kontakt, der elektrisch mit dem ersten S/D-Merkmal verbindet; und eine dielektrische Auskleidung an Seitenwänden des S/D-Kontakts auf, wobei die dielektrische Auskleidung mit der Versiegelungsschicht in Kontakt steht. In einigen Ausführungsformen ist die dielektrische Auskleidung durch den Luftspalt von der Gate-Struktur beabstandet. In einigen Ausführungsformen weist die Halbleiterstruktur ferner eine dielektrische Auskleidung auf, welche sich von einer Oberfläche des zweiten S/D-Merkmals in Richtung der Versiegelungsschicht erstreckt, wobei die dielektrische Auskleidung durch den Luftspalt von der Versiegelungsschicht beabstandet ist.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen umrissen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann erkennt, dass er die vorliegende Offenbarung einfach als eine Basis zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erfüllen derselben Zwecke und/oder Erhalten derselben Vorteile wie bei den hier vorgestellten Ausführungsformen nutzen kann. Der Fachmann realisiert auch, dass solche äquivalenten Konstruktionen nicht von der Idee und vom Umfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Abwandlungen hieran vornehmen kann, ohne von der Idee und vom Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren umfassend: Bereitstellen einer Struktur mit einer Vorderseite und einer Rückseite, wobei die Struktur ein Substrat, eine erste Dielektrikumschicht über dem Substrat, eine oder mehrere Halbleiter-Kanalschichten, die über der ersten Dielektrikumschicht liegen und ein erstes S/D-Merkmal und ein zweites S/D-Merkmal verbinden, und eine Gate-Struktur aufweist, welche mit der einen oder den mehreren Halbleiter-Kanalschichten in Eingriff steht, wobei das Substrat auf der Rückseite der Struktur liegt, wobei die Gate-Struktur auf der Vorderseite der Struktur liegt; Ätzen des Substrats von der Rückseite der Struktur aus, um einen ersten Graben, der das erste S/D-Merkmal freilegt, und einen zweiten Graben zu bilden, der das zweite S/D-Merkmal freilegt; Bilden eines S/D-Kontakts in dem ersten Graben; Ätzen zumindest eines Abschnitts der ersten Dielektrikumschicht, was dazu führt, dass ein Abschnitt des S/D-Kontakts auf der Rückseite der Struktur von der ersten Dielektrikumschicht hervorsteht; und Abscheiden einer Versiegelungsschicht über dem S/D-Kontakt, wobei die Versiegelungsschicht einen Luftspalt zwischen der Gate-Struktur und der Versiegelungsschicht abdeckt.
  2. Verfahren nach Anspruch 1, ferner umfassend: Bilden einer dielektrischen Auskleidung an Seitenwänden des Abschnitts des S/D-Kontakts, wobei die Versiegelungsschicht mit der dielektrischen Auskleidung in Kontakt steht.
  3. Verfahren nach Anspruch 2, wobei das Ätzen zumindest des einen Abschnitts der ersten Dielektrikumschicht umfasst: vollständiges Entfernen der ersten Dielektrikumschicht vor dem Bilden der dielektrischen Auskleidung.
  4. Verfahren nach Anspruch 2 oder 3, wobei das Bilden der dielektrischen Auskleidung umfasst: konformes Abscheiden der dielektrischen Auskleidung auf der Rückseite der Struktur; und anisotropes Ätzen der dielektrischen Auskleidung, wodurch die dielektrische Auskleidung von einer oberen Oberfläche des S/D-Kontakts entfernt wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Abscheiden einer zweiten Dielektrikumschicht, um den zweiten Graben zu füllen, vor dem Bilden des S/D-Kontakts in dem ersten Graben.
  6. Verfahren nach Anspruch 5, ferner umfassend: Ätzen der zweiten Dielektrikumschicht, um das zweite S/D-Merkmal freizulegen, nach dem Bilden des S/D-Kontakts in dem ersten Graben.
  7. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Verdünnen der Versiegelungsschicht, wodurch der S/D-Kontakt freigelegt wird; und Bilden einer Metallverdrahtungsschicht auf der Rückseite der Struktur, wobei die Metallverdrahtungsschicht mit dem S/D-Kontakt in Kontakt steht.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Abscheiden der Versiegelungsschicht einen PE-CVD-Prozess (plasmaunterstützten chemischen Gasphasenabscheidungsprozess) umfasst.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei sich der Luftspalt von einer Oberfläche der Gate-Struktur vertikal um einen Abstand von etwa 0,5 nm bis etwa 10 nm zu einer Oberfläche der Versiegelungsschicht erstreckt.
  10. Verfahren umfassend: Bereitstellen einer Struktur mit einer Vorderseite und einer Rückseite, wobei die Struktur ein Substrat, eine Halbleiterfinne über dem Substrat, ein erstes S/D-Merkmal und ein zweites S/D-Merkmal über der Halbleiterfinne, eine dielektrische Abdeckungsschicht über der Halbleiterfinne, eine oder mehrere Halbleiter-Kanalschichten über der dielektrischen Abdeckungsschicht, die das erste S/D-Merkmal und das zweite S/D-Merkmal verbinden, und eine Gate-Struktur aufweist, die mit der einen oder den mehreren Halbleiter-Kanalschichten in Eingriff steht, wobei das Substrat auf der Rückseite der Struktur liegt, und wobei die Gate-Struktur auf der Vorderseite der Struktur liegt; Verdünnen der Struktur von der Rückseite der Struktur aus, bis die Halbleiterfinne freigelegt wird; Ätzen der Halbleiterfinne von der Rückseite der Struktur aus, um einen ersten Graben, der das erste S/D-Merkmal freilegt, und einen zweiten Graben zu bilden, der das zweite S/D-Merkmal freilegt; Abscheiden einer Dielektrikumschicht in dem zweiten Graben; Bilden eines S/D-Kontakts in dem ersten Graben; Aussparen der dielektrischen Abdeckungsschicht von der Rückseite der Struktur aus, wodurch Seitenwände des S/D-Kontakts freigelegt werden; Bilden einer dielektrischen Auskleidung an den Seitenwänden des S/D-Kontakts; Abscheiden einer Versiegelungsschicht über dem S/D-Kontakt, was einen Luftspalt ergibt, der zwischen der Gate-Struktur und der Versiegelungsschicht liegt; und Bilden einer Metallverdrahtungsschicht über der Versiegelungsschicht, wobei die Metallverdrahtungsschicht elektrisch mit dem S/D-Kontakt verbunden ist.
  11. Verfahren nach Anspruch 10, wobei eine Oberfläche der Gate-Struktur vor dem Bilden der dielektrischen Auskleidung durch das Aussparen der Dielektrikumschicht freigelegt wird.
  12. Verfahren nach Anspruch 10 oder 11, ferner umfassend: Entfernen der dielektrischen Abdeckungsschicht nach dem Bilden der dielektrischen Auskleidung, wodurch ein Spalt zwischen der dielektrischen Auskleidung und der Gate-Struktur erzeugt wird.
  13. Verfahren nach einem der Ansprüche 10 bis 12, wobei das Aussparen der dielektrischen Abdeckungsschicht ferner Seitenwände der Dielektrikumschicht freilegt, und wobei das Bilden der dielektrischen Auskleidung umfasst: Bilden der dielektrischen Auskleidung an den Seitenwänden der Dielektrikumschicht.
  14. Verfahren nach einem der Ansprüche 10 bis 13, ferner umfassend: vor dem Bilden der dielektrischen Auskleidung, Ätzen der Dielektrikumschicht, um eine Oberfläche des zweiten S/D-Merkmals und Seitenwände der dielektrischen Abdeckungsschicht freizulegen, wobei das Bilden der dielektrischen Auskleidung umfasst: Bilden der dielektrischen Auskleidung an den Seitenwänden der dielektrischen Abdeckungsschicht.
  15. Verfahren nach Anspruch 14, wobei sich der Luftspalt von der Oberfläche des zweiten S/D-Merkmals vertikal zu einer Oberfläche der Versiegelungsschicht erstreckt.
  16. Verfahren nach einem der Ansprüche 10 bis 15, ferner umfassend: vor dem Bilden der Metallverdrahtungsschicht, Verdünnen der Versiegelungsschicht, um den S/D-Kontakt freizulegen.
  17. Halbleiterstruktur aufweisend: ein erstes S/D-Merkmal und ein zweites S/D-Merkmal; eine oder mehrere Halbleiter-Kanalschichten, die das erste S/D-Merkmal und das zweite S/D-Merkmal verbinden; eine Gate-Struktur, die mit der einen oder den mehreren Halbleiter-Kanalschichten in Eingriff steht, wobei das erste S/D-Merkmal und das zweite S/D-Merkmal, die eine oder die mehreren Halbleiter-Kanalschichten und die Gate-Struktur auf einer Vorderseite der Halbleiterstruktur liegen; eine Metallverdrahtungsschicht auf einer Rückseite der Halbleiterstruktur; und eine Versiegelungsschicht zwischen der Metallverdrahtungsschicht und der Gate-Struktur, wobei die Versiegelungsschicht durch einen Luftspalt von der Gate-Struktur beabstandet ist.
  18. Halbleiterstruktur nach Anspruch 17, ferner aufweisend: einen S/D-Kontakt, der elektrisch mit dem ersten S/D-Merkmal verbunden ist; und eine dielektrische Auskleidung an Seitenwänden des S/D-Kontakts, wobei die dielektrische Auskleidung mit der Versiegelungsschicht in Kontakt steht.
  19. Halbleiterstruktur nach Anspruch 18, wobei die dielektrische Auskleidung durch den Luftspalt von der Gate-Struktur beabstandet ist.
  20. Halbleiterstruktur nach einem der Ansprüche 17 bis 19, ferner aufweisend: eine dielektrische Auskleidung, die sich von einer Oberfläche des zweiten S/D-Merkmals in Richtung der Versiegelungsschicht erstreckt, wobei die dielektrische Auskleidung durch den Luftspalt von der Versiegelungsschicht beabstandet ist.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111063683B (zh) * 2019-12-06 2022-08-30 中国科学院微电子研究所 具有u形沟道的半导体装置及包括其的电子设备
CN115881723A (zh) * 2021-09-26 2023-03-31 长鑫存储技术有限公司 半导体结构及其制备方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
KR102603279B1 (ko) * 2016-07-01 2023-11-17 인텔 코포레이션 양쪽 사이드들 상의 금속화가 있는 반도체 디바이스들에 대한 후면 콘택트 저항 감소
US9780210B1 (en) * 2016-08-11 2017-10-03 Qualcomm Incorporated Backside semiconductor growth
US9812580B1 (en) * 2016-09-06 2017-11-07 Qualcomm Incorporated Deep trench active device with backside body contact
CN109690785B (zh) * 2016-09-30 2022-08-30 英特尔公司 用于两侧金属化的半导体器件的背面源极/漏极替换
US10522642B2 (en) * 2016-12-14 2019-12-31 Taiwan Semiconductor Manufacturing Co. Ltd. Semiconductor device with air-spacer
US10083963B2 (en) * 2016-12-21 2018-09-25 Qualcomm Incorporated Logic circuit block layouts with dual-side processing
US10361278B2 (en) * 2017-08-30 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10700207B2 (en) * 2017-11-30 2020-06-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device integrating backside power grid and related integrated circuit and fabrication method
US20190319119A1 (en) * 2018-04-11 2019-10-17 International Business Machines Corporation Formation of inserted-oxide fin field-effect transistors
US10615256B2 (en) * 2018-06-27 2020-04-07 International Business Machines Corporation Nanosheet transistor gate structure having reduced parasitic capacitance
US10861750B2 (en) * 2018-07-02 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11374126B2 (en) * 2018-09-27 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET structure with fin top hard mask and method of forming the same
US10741639B2 (en) * 2018-09-28 2020-08-11 International Business Machines Corporation Formation of dielectric layer as etch-stop for source and drain epitaxy disconnection
US11031434B2 (en) * 2018-10-31 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Self aligned grids in BSI image sensor
US11239325B2 (en) 2020-04-28 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having backside via and method of fabricating thereof

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