DE102021106093A1 - Halbleitervorrichtungen mit dielektrischen finnen und verfahren zu deren herstellung - Google Patents

Halbleitervorrichtungen mit dielektrischen finnen und verfahren zu deren herstellung Download PDF

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Kuan-Ting Pan
Chih-Hao Wang
Shi Ning Ju
Jia-Chuan You
Kuo-Cheng Chiang
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Abstract

Ein Verfahren umfasst ein Bereitstellen einer Struktur, die Folgendes aufweist: zwei Finnen, die sich von einem Substrat erstrecken; eine Isolationsstruktur, die untere Teile der Finnen isoliert; Source/Drain-Elemente (S/D-Elemente) über jeder der Finnen; eine dielektrische Finne, die in einer Längsrichtung parallel zu den Finnen orientiert ist und zwischen den zwei Finnen und über der Isolationsstruktur angeordnet ist; einen Dummy-Gatestapel über der Isolationsstruktur, den Finnen und der dielektrischen Finne; und eine oder mehrere dielektrische Schichten über Seitenwänden des Dummy-Gatestapels. Das Verfahren umfasst weiterhin Folgendes: Entfernen des Dummy-Gatestapels, sodass ein Gategraben in der einen oder den mehreren dielektrischen Schichten entsteht, wobei die dielektrische Finne in dem Gategraben freigelegt wird; Trimmen der dielektrischen Finne, um eine Breite der dielektrischen Finne zu reduzieren; und nach dem Trimmen Herstellen eines High-k-Metallgates in dem Gategraben.

Description

  • Prioritätsanspruch
  • Die vorliegende Anmeldung beansprucht die Priorität der am 22. Mai 2020 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 63/028.643 , die durch Bezugnahme in die vorliegende Anmeldung aufgenommen ist.
  • Hintergrund
  • Die elektronische Industrie hat eine ständig steigende Nachfrage nach kleineren und schnelleren elektronischen Vorrichtungen erfahren, die gleichzeitig in der Lage sind, eine größere Anzahl von immer komplexeren Funktionen zu unterstützen. Um diese Nachfrage zu befriedigen, besteht in der IC-Industrie (IC: integrierter Schaltkreis) ein anhaltender Trend zur Herstellung von kostengünstigen ICs mit hoher Leistung und niedrigem Energieverbrauch. Bisher sind diese Ziele zum großen Teil durch Verkleinern von IC-Abmessungen (z. B. der kleinsten IC-Strukturbreite) erreicht worden, wodurch die Produktionsleistung verbessert werden konnte und die zugehörigen Kosten gesenkt werden konnten. Diese Verkleinerung hat aber auch die Komplexität der IC-Herstellungsprozesse erhöht. Ein Gebiet von Interesse ist die Frage, wie bei hochintegrierten ICs benachbarte Metallgateelektroden gegeneinander isoliert werden können und benachbarte Source/Drainelektroden gegeneinander isoliert werden können.
  • Figurenliste
  • Die vorliegende Erfindung lässt sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Elemente nicht maßstabsgetreu gezeichnet sind und nur der Erläuterung dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • Die 1A, 1B und 1C zeigen ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung mit dielektrischen Hybridfinnen gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • Die 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23, 29 und 31 zeigen perspektivische Darstellungen eines Teils einer Halbleitervorrichtung gemäß einigen Ausführungsformen auf Zwischenstufen der Herstellung gemäß einer Ausführungsform des Verfahrens der 1A bis 1C.
    • Die 24, 25, 26, 27B, 27C, 27D, 28, 30B, 30C, 30D, 32B und 32C zeigen Schnittansichten eines Teils einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
    • Die 27A, 27E, 30A, 32A und 32D zeigen Draufsichten eines Teils einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden. Außerdem soll, wenn eine Anzahl oder ein Bereich von Anzahlen mit den Begriffen „etwa“, „ungefähr“ und dergleichen beschrieben wird, der Begriff Anzahlen umfassen, die innerhalb von bestimmten Abweichungen (wie etwa innerhalb von ±10 % oder von anderen Werten) der angegebenen Anzahl liegen, entsprechend dem Wissen des Fachmanns der hier offenbarten speziellen Technologie, wenn nicht anders angegeben. Zum Beispiel kann der Begriff „etwa 5 nm‟ den Abmessungsbereich von 4,5 nm bis 5,5 nm, von 4,0 nm bis 5,0 nm usw. umfassen.
  • Die vorliegende Anmeldung betrifft allgemein Halbleiterstrukturen und deren Herstellungsverfahren und insbesondere die Verwendung von dielektrischen Finnen zum Isolieren von Metallgates und epitaxialen Source/Drain-Elementen (S/D-Elementen). Zum Beispiel wird eine dielektrische Finne zwischen zwei Metallgates und zwischen S/D-Elementen von zwei Transistoren angeordnet. Die dielektrische Finne wird so getrimmt, dass sie zwischen den zwei Metallgates schmaler als zwischen den S/D-Elementen ist. Dieses Isolationsschema bietet mehr Platz für die Herstellung von Metallgates, sodass die Metallgates einheitlicher und mit höherer Qualität hergestellt werden können. Dadurch wird ein häufiges Problem beim Metallgate-Füllen überwunden, wenn die Transistoren immer kleiner werden. Gleichzeitig ermöglicht das offenbarte Isolationsschema einen größeren Abstand zwischen benachbarten S/D-Elementen zur Vermeidung einer zufälligen Verschmelzung der S/D-Elemente. Dadurch wird ein häufiges Problem bei der S/D-Technik überwunden, wenn die Transistoren immer kleiner werden. Die dielektrischen Finnen haben in einer Draufsicht eine gestauchte Form mit zwei breiteren Teilen, die durch einen schmaleren Teil verbunden sind. Ecken der breiteren Teile und des schmaleren Teils können bei einigen Ausführungsformen abgerundet werden. Die dielektrischen Finnen können mehrere Schichten aufweisen, wie etwa eine Kombination aus Low-k- und High-k-Schichten, um eine Ätzselektivität während der Herstellung zu erzielen und eine niedrige Kopplungskapazität zwischen benachbarten Metallgates und zwischen benachbarten S/D-Elementen bereitzustellen. Einzelheiten zu der Struktur und den Herstellungsverfahren der vorliegenden Erfindung werden später in Verbindung mit den beigefügten Zeichnungen beschrieben, die ein Verfahren zum Herstellen einer GAA-Vorrichtung (GAA: Gate-all-around) gemäß einigen Ausführungsformen zeigen. Eine GAA-Vorrichtung ist eine Vorrichtung mit vertikal gestapelten, horizontal orientierten Mehrkanaltransistoren, wie etwa Nanodraht-Transistoren und Nanolagen-Transistoren. GAA-Vorrichtungen sind auf Grund ihrer besseren Gatesteuerbarkeit, ihres niedrigeren Leckstroms und ihrer vollen Layout-Kompatibilität mit FinFET-Vorrichtungen aussichtsreiche Kandidaten, um den CMOS auf die nächste Stufe der Roadmap zu bringen. Die vorliegende Erfindung kann auch zum Herstellen von FinFET-Vorrichtungen mit den offenbarten dielektrischen Finnen verwendet werden. Der Einfachheit halber werden in der vorliegenden Erfindung GAA-Vorrichtungen als ein Beispiel verwendet und bestimmte Unterschiede bei den Prozessen zwischen GAA- und FinFET-Ausführungsformen werden aufgezeigt. Fachleute dürften erkennen, dass sie die vorliegende Erfindung ohne weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können.
  • Die 1A, 1B und 1C zeigen ein Ablaufdiagramm eines Verfahrens 100 zum Herstellen einer Halbleitervorrichtung gemäß verschiedenen Aspekten der vorliegenden Erfindung. In der vorliegenden Erfindung wird eine weitere Bearbeitung in Betracht gezogen. Weitere Schritte können vor, während und nach dem Verfahren 100 vorgesehen werden, und einige der beschriebenen Schritte können bei weiteren Ausführungsformen des Verfahrens 100 verschoben, ersetzt oder weggelassen werden.
  • Das Verfahren 100 wird nachstehend unter Bezugnahme auf die 2 bis 32D beschrieben, die verschiedene perspektivische Darstellungen, Draufsichten und Schnittansichten einer Halbleitervorrichtung (oder einer Halbleiterstruktur) 200 auf verschiedenen Herstellungsstufen des Verfahrens 100 gemäß einigen Ausführungsformen zeigen. Bei einigen Ausführungsformen ist die Vorrichtung 200 ein Teil eines IC-Chips oder ein System-on-Chip (SoC) oder ein Teil davon, der verschiedene passive und aktive mikroelektronische Vorrichtungen wie Widerstände, Kondensatoren, Induktoren, Dioden, p-Feldeffekttransistoren (PFETs), n-Feldeffekttransistoren (NFETs), FinFETs, Nanolagen-FETs, Nanodraht-FETs, andere Arten von Multigate-FETs, Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs), CMOS-Transistoren (CMOS: komplementärer Metalloxidhalbleiter), Bipolartransistoren (BJTs), seitlich ausdiffundierte MOS-Transistoren (LDMOS-Transistoren), Hochspannungstransistoren, Hochfrequenztransistoren, Speichervorrichtungen, andere geeignete Komponenten oder Kombinationen davon aufweist. Die 2 bis 32D sind der Übersichtlichkeit halber vereinfacht worden, um die Erfindungsgedanken der vorliegenden Erfindung besser verständlich zu machen. In der Vorrichtung 200 können weitere Strukturelemente hinzugefügt werden, und einige der später beschriebenen Strukturelemente können bei anderen Ausführungsformen der Vorrichtung 200 ersetzt, modifiziert oder weggelassen werden.
  • In einem Schritt 102 werden bei dem Verfahren 100 (1A) Finnen 218 über einem Substrat 201 hergestellt. Die resultierende Struktur ist in 2 gemäß einer Ausführungsform gezeigt. Bei der dargestellten Ausführungsform weist jede Finne 218 eine Halbleiterschicht 204, einen Stapel 205 von Halbleiterschichten 210 und 215 über der Halbleiterschicht 204 und eine Auf-der Finne-Hartmaske 206 über dem Stapel 205 auf. Bei einer Ausführungsform ist das Substrat 201 ein Halbleiter-auf-Isolator-Substrat, wie etwa ein Silizium-auf-Isolator-Substrat (SOI-Substrat), ein Siliziumgermanium-auf-Isolator-Substrat (SGOI-Substrat) oder ein Germanium-auf-Isolator-Substrat (GOI-Substrat). Halbleiter-auf-Isolator-Substrate können durch Trennung durch Implantieren von Sauerstoff (SIMOX), Waferbonden und/oder mit anderen geeigneten Verfahren hergestellt werden. Bei einer alternativen Ausführungsform ist das Substrat 201 ein massives Siliziumsubstrat (d. h., es weist massives einkristallines Silizium auf). Bei verschiedenen Ausführungsformen kann das Substrat 201 andere Halbleitermaterialien aufweisen, wie etwa Germanium, Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid, Indiumantimonid, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP oder GaInAsP oder Kombinationen davon.
  • Bei einigen Ausführungsformen kann die Halbleiterschicht 204 Silizium, Siliziumgermanium, Germanium oder ein anderer geeigneter Halbleiter sein, und sie kann undotiert sein oder ungewollt mit einer sehr niedrigen Dosis von Dotanden dotiert sein. Der Halbleiterschichtstapel 205 wird über der Halbleiterschicht 204 hergestellt und weist Halbleiterschichten 210 und Halbleiterschichten 215 auf, die in einer verschachtelten oder alternierenden Konfiguration vertikal (z. B. entlang der z-Richtung) von einer Oberfläche der Halbleiterschicht 204 aufeinandergestapelt sind. Bei einigen Ausführungsformen werden die Halbleiterschichten 210 und die Halbleiterschichten 215 in der dargestellten verschachtelten und alternierenden Konfiguration epitaxial aufgewachsen. Zum Beispiel wird eine erste der Halbleiterschichten 210 epitaxial auf der Halbleiterschicht 204 aufgewachsen, eine erste der Halbleiterschichten 215 wird epitaxial auf der ersten der Halbleiterschichten 210 aufgewachsen, eine zweite der Halbleiterschichten 210 wird epitaxial auf der ersten der Halbleiterschichten 215 aufgewachsen, und so weiter, bis der Halbleiterschichtstapel 205 eine gewünschte Anzahl von Halbleiterschichten 210 und Halbleiterschichten 215 aufweist. Bei einigen Ausführungsformen kann das epitaxiale Aufwachsen der Halbleiterschichten 210 und der Halbleiterschichten 215 durch Molekularstrahlepitaxie (MBE), chemische Aufdampfung (CVD), zum Beispiel Dampfphasenepitaxie (VPE) oder Ultrahochvakuum-CVD (UHV-CVD), metallorganische chemische Aufdampfung (MOCVD), mit einem anderen geeigneten epitaxialen Aufwachsverfahren oder Kombinationen davon erfolgen.
  • Eine Zusammensetzung der Halbleiterschichten 210 ist von einer Zusammensetzung der Halbleiterschichten 215 verschieden, um eine Ätzselektivität und/oder unterschiedliche Oxidationsgeschwindigkeiten während einer späteren Bearbeitung zu erzielen. Bei einigen Ausführungsformen haben die Halbleiterschichten 210 eine erste Ätzrate für ein Ätzmittel, und die Halbleiterschichten 215 haben eine zweite Ätzrate für das Ätzmittel, wobei die zweite Ätzrate kleiner als die erste Ätzrate ist. Bei einigen Ausführungsformen haben die Halbleiterschichten 210 eine erste Oxidationsgeschwindigkeit, und die Halbleiterschichten 215 haben eine zweite Oxidationsgeschwindigkeit, wobei die zweite Oxidationsgeschwindigkeit kleiner als die erste Oxidationsgeschwindigkeit ist. Bei der dargestellten Ausführungsform weisen die Halbleiterschichten 210 und die Halbleiterschichten 215 unterschiedliche Materialien, konstituierende Atomanteile, konstituierende Massenanteile, Dicken und/oder Eigenschaften auf, um eine gewünschte Ätzselektivität während eines Ätzprozesses zu erzielen, wie etwa eines Ätzprozesses, der zum Herstellen von schwebend gehaltenen Kanalschichten in Kanalbereichen der Vorrichtung 200 implementiert wird. Wenn zum Beispiel die Halbleiterschichten 210 Siliziumgermanium aufweisen und die Halbleiterschichten 215 Silizium aufweisen, ist eine Silizium-Ätzrate der Halbleiterschichten 215 kleiner als eine Siliziumgermanium-Ätzrate der Halbleiterschichten 210. Bei einigen Ausführungsformen können die Halbleiterschichten 210 und die Halbleiterschichten 215 das gleiche Material, aber mit unterschiedlichen konstituierenden Atomanteilen, aufweisen, um die Ätzselektivität und/oder unterschiedliche Oxidationsgeschwindigkeiten zu erzielen. Zum Beispiel können die Halbleiterschichten 210 und die Halbleiterschichten 215 Siliziumgermanium aufweisen, wobei die Halbleiterschichten 210 einen ersten Silizium-Atomanteil und/oder einen ersten Germanium-Atomanteil haben und die Halbleiterschichten 215 einen zweiten, anderen Silizium-Atomanteil und/oder einen zweiten, anderen Germanium-Atomanteil haben. In der vorliegenden Erfindung wird in Betracht gezogen, dass die Halbleiterschichten 210 und die Halbleiterschichten 215 eine Kombination von Halbleitermaterialien aufweisen, die die gewünschte Ätzselektivität, gewünschte Oxidationsgeschwindigkeitsdifferenzen und/oder gewünschte Gebrauchseigenschaften (z. B. Materialien, die den Stromfluss optimieren) bereitstellen können, unter anderem einige der Halbleitermaterialien, die hier offenbart sind.
  • Wie später näher dargelegt wird, bilden die Halbleiterschichten 215 oder Teile davon Kanalbereiche der Vorrichtung 200. Bei der dargestellten Ausführungsform weist der Halbleiterschichtstapel 205 drei Halbleiterschichten 210 und drei Halbleiterschichten 215 auf. Nachdem die Schichten eine weitere Bearbeitung durchlaufen haben, führt diese Konfiguration dazu, dass die Vorrichtung 200 drei Kanäle hat. In der vorliegenden Erfindung werden jedoch Ausführungsformen in Betracht gezogen, bei denen zum Beispiel in Abhängigkeit von einer Anzahl von Kanälen, die für die Vorrichtung 200 (z. B. einen GAA-Transistor) gewünscht wird, und/oder von Entwurfsanforderungen an die Vorrichtung 200 der Halbleiterschichtstapel 205 mehr oder weniger Halbleiterschichten aufweist. Zum Beispiel kann der Halbleiterschichtstapel 205 zwei bis zehn Halbleiterschichten 210 und zwei bis zehn Halbleiterschichten 215 aufweisen. Bei einer alternativen Ausführungsform, bei der die Vorrichtung 200 eine FinFET-Vorrichtung ist, ist der Stapel 205 einfach eine Schicht aus einem Halbleitermaterial, wie etwa eine Schicht aus Silizium.
  • Die Finnen 218 können mit jedem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Finnen 218 mit einem oder mehreren Fotolithografieprozessen, wie etwa Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Im Allgemeinen vereinen Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, mit denen Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die ansonsten mit einem einzelnen direkten Fotolithografieprozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform über dem Stapel 205 eine Opferschicht hergestellt, die dann mit einem Fotolithografieprozess strukturiert wird. Entlang der strukturierten Opferschicht werden mit einem selbstjustierten Prozess Abstandshalter hergestellt. Anschließend wird die Opferschicht entfernt, und die verbliebenen Abstandshalter, oder Dorne, können dann als ein Maskierungselement zum Strukturieren der Finnen 218 verwendet werden. Das Maskierungselement (wie etwa die Hartmaske 206) wird zum Beispiel zum Ätzen von Aussparungen in den Stapel 205 und das Substrat 201 verwendet, sodass die Finnen 218 auf dem Substrat 201 zurückbleiben. Der Ätzprozess kann eine Trockenätzung, eine Nassätzung, eine reaktive Ionenätzung (RIE) und/oder andere geeignete Prozesse umfassen. Für einen Trockenätzprozess können zum Beispiel ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (z. B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z. B. HBr und/oder CHBr3), ein iodhaltiges Gas, andere geeignete Gase und/oder Plasmen und/oder Kombinationen davon verwendet werden. Ein Nassätzprozess kann zum Beispiel eine Ätzung in verdünnter Fluorwasserstoffsäure (DHF); Kaliumhydroxid(KOH)-Lösung; Ammoniak; einer Lösung, die Fluorwasserstoffsäure (HF), Salpetersäure (HNO3) und/oder Essigsäure (CH3COOH) enthält; oder in einem anderen geeigneten Nassätzmittel umfassen. Es können zahlreiche weitere Ausführungsformen von Verfahren zum Herstellen der Finnen 218 geeignet sein.
  • In einem Schritt 104 werden bei dem Verfahren 100 (1A) verschiedene Belagschichten über dem Substrat 201 und den Finnen 218 hergestellt, und eine Ausführungsform davon ist in 3 gezeigt. Bei der dargestellten Ausführungsform umfassen die Belagschichten eine dielektrische Belagschicht 202 und eine Halbleiter-Belagschicht 203. Die Belagschichten 202 und 203 werden entlang Oberflächen des Substrats 201 und der Finne 218 hergestellt und füllen einen Zwischenraum zwischen benachbarten Finnen 218 nicht vollständig. Bei einer Ausführungsform wird jede der Belagschichten 202 und 203 mit einer im Wesentlichen einheitlichen Dicke hergestellt. Bei einigen Ausführungsformen kann die dielektrische Belagschicht 202 zum Beispiel eine Dicke von etwa 1,5 nm bis etwa 4,5 nm haben, und die Halbleiter-Belagschicht 203 kann ebenfalls eine Dicke von etwa 1,5 nm bis etwa 4,5 nm haben. Bei der vorliegenden Ausführungsform trägt die dielektrische Belagschicht 202 dazu bei, die Oberfläche der Finnen 218 zu schützen und eine Haftung zwischen der Halbleiter-Belagschicht 203 und den Oberflächen des Substrats 201 und der Finnen 218 zu verbessern, wobei die Halbleiter-Belagschicht 203 als eine Seedschicht funktioniert, wenn in einem späteren Herstellungsschritt eine Mantelschicht hergestellt wird. Bei einer Ausführungsform weist die dielektrische Belagschicht 202 Siliziumdioxid auf, und die Halbleiter-Belagschicht 203 weist Silizium, wie etwa kristallines Silizium oder amorphes Silizium, auf. Bei alternativen Ausführungsformen weist die dielektrische Belagschicht 202 ein oder mehrere andere dielektrische Materialien, wie etwa Siliziumoxidnitrid, auf. Die dielektrische Belagschicht 202 kann bei verschiedenen Ausführungsformen durch thermische Oxidation, chemische Oxidation, CVD, Atomlagenabscheidung (ALD) oder mit anderen Verfahren hergestellt werden. Die Halbleiter-Belagschicht 203 kann bei verschiedenen Ausführungsformen durch CVD, ALD oder mit anderen Verfahren hergestellt werden.
  • In einem Schritt 106 wird bei dem Verfahren 100 (1A) eine Isolationsstruktur (oder ein oder mehrere Isolationselemente) 230 über dem Substrat 201 hergestellt, um verschiedene Bereiche der Vorrichtung 200 zu isolieren, wie es z. B. in den 4 und 5 gezeigt ist. Zum Beispiel umschließen die Isolationselemente 230 einen unteren Teil der Finnen 218, um die Finnen 218 voneinander zu trennen und gegeneinander zu isolieren. Die Isolationselemente 230 weisen Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, andere geeignete Isoliermaterialien (zum Beispiel Silizium, Sauerstoff, Stickstoff, Kohlenstoff oder andere geeignete Isolationskomponenten) oder Kombinationen davon auf. Die Isolationselemente 230 können unterschiedliche Strukturen aufweisen, wie etwa STI-Strukturen (STI: flache Grabenisolation) und/oder DTI-Strukturen (DTI: tiefe Grabenisolation). Bei einigen Ausführungsformen haben die Isolationselemente 230 eine Mehrschichtstruktur, wie etwa eine Siliziumnitridschicht, die über einer Thermisches-Oxid-Schicht angeordnet ist. Die Isolationselemente 230 können mit mehreren Schritten hergestellt werden. Zum Beispiel können mit einem CVD-Prozess oder Spinon-Glass-Prozess ein oder mehrere Isoliermaterialien abgeschieden werden, um Gräben zwischen den Finnen 218 zu füllen. Dann wird ein CMP-Prozess (CMP: chemisch-mechanische Polierung) zum Entfernen von überschüssigen Isoliermaterialien und/oder zum Planarisieren einer Oberseite der Isoliermaterialien durchgeführt. Dies ist in 4 gezeigt. Dann werden die Isoliermaterialien rückgeätzt, um die Isolationselemente 230 herzustellen, wie in 5 gezeigt ist. Für die Rückätzung der Isoliermaterialien wird ein Ätzprozess verwendet, der für die Isoliermaterialien selektiv ist und die Halbleiter-Belagschicht 203 nicht (oder nur minimal) ätzt. Bei der dargestellten Ausführungsform werden die Isoliermaterialien so rückgeätzt, dass sich die Oberseite der Isolationselemente 230 unter oder auf gleicher Höhe mit der Oberseite der Halbleiterschicht 204 befindet. Bei alternativen Ausführungsformen werden die Isoliermaterialien so rückgeätzt, dass sich die Oberseite der Isolationselemente 230 unter der Oberseite der untersten Halbleiterschicht 210 in dem Stapel 205 und über der Oberseite der Halbleiterschicht 204 befindet.
  • In einem Schritt 108 wird bei dem Verfahren 100 (1A) eine Mantelschicht 231 über der Oberseite und Seitenwandflächen der Finnen 218 und über den Isolationselementen 230 hergestellt. Die resultierende Struktur ist in 6 gemäß einer Ausführungsform gezeigt. Wie in 6 gezeigt ist, füllt die Mantelschicht 231 den Zwischenraum zwischen benachbarten Finnen 218 nicht vollständig. Bei einigen Ausführungsformen kann die Mantelschicht 231 zum Beispiel mit einer Dicke von etwa 4 nm bis etwa 12 nm hergestellt werden. Bei einigen Ausführungsformen weist die Mantelschicht 231 Siliziumgermanium (SiGe) auf. Zum Beispiel kann SiGe aus der Halbleiter-Belagschicht 203, die Silizium aufweist, epitaxial aufgewachsen werden. Die Halbleiter-Belagschicht 203 kann während des epitaxialen Aufwachsprozesses in die Mantelschicht 231 integriert werden. Bei verschiedenen Ausführungsformen kann die Mantelschicht 231 mit einem geeigneten Epitaxieprozess, wie etwa VPE und/oder UHV-CVD oder Molekularstrahlepitaxie, oder mit anderen geeigneten epitaxialen Aufwachsprozessen oder Kombinationen davon aufgewachsen werden. Bei einigen Ausführungsformen wird in dem Schritt 108 nach dem Abscheiden der Mantelschicht 231 ein Ätzprozess, z. B. ein Plasma-Trockenätzprozess, zum Entfernen des Teils der Mantelschicht 231 über den Isolationselementen 230 durchgeführt. Bei diesen Ausführungsformen kann auch der Teil der Mantelschicht 231 auf den Finnen 218 teilweise oder vollständig entfernt werden.
  • In einem Schritt 110 wird bei dem Verfahren 100 (1A) ein dielektrischer Belag 232 über der Mantelschicht 231 und auf den Oberseiten der Isolationselemente 230 hergestellt. Die resultierende Struktur ist in 7 gemäß einer Ausführungsform gezeigt. Wie in 7 gezeigt ist, füllt der dielektrische Belag 232 bei dieser Ausführungsform den Zwischenraum zwischen benachbarten Finnen 218 nicht vollständig. Bei einer alternativen Ausführungsform füllt, wie z. B. in 29 gezeigt ist, der dielektrische Belag 232 den Zwischenraum zwischen benachbarten Finnen 218 vollständig, was später erörtert wird. Bei der vorliegenden Ausführungsform kann der dielektrische Belag 232 mit einer Dicke w3 von etwa 1 nm bis etwa 6 nm hergestellt werden. Diese Dicke ist so konzipiert, dass sie Auswirkungen auf in der Nähe herzustellende S/D-Elemente berücksichtigt, was später unter Bezugnahme auf 27B näher erörtert wird. Bei der vorliegenden Ausführungsform weist der dielektrische Belag 232 ein dielektrisches High-k-Material, wie etwa HfO2, HfSiOx (wie etwa HfSiO4), HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO2, ZrSiO2, AlSiO, Al2O3, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung), andere geeignete dielektrische High-k-Materialien oder Kombinationen davon auf. In der vorliegenden Erfindung ist ein dielektrisches High-k-Material im Allgemeinen ein dielektrisches Material mit einer hohen Dielektrizitätskonstante, zum Beispiel höher als 7. Der dielektrische Belag 232 kann durch CVD, PVD, ALD, HDP-CVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD APCVD, anderen geeigneten Verfahren oder Kombinationen davon abgeschieden werden. Der dielektrische Belag 232 ist bei einigen Ausführungsformen Teil der dielektrischen Finnen 218, wie später dargelegt wird. Der Übersichtlichkeit halber sind in 7 die Belagschichten 202 und 203 nicht dargestellt (aber sie sind immer noch benachbart zu den Isolationselementen 230 angeordnet).
  • In einem Schritt 112 wird bei dem Verfahren 100 (1A) eine dielektrische Füllschicht 233 über dem dielektrischen Belag 232 so hergestellt, dass sie die Spalte zwischen den Finnen 218 füllt. Anschließend kann in dem Schritt 112 ein CMP-Prozess zum Planarisieren der Oberseite der Vorrichtung 200 und zum Freilegen der Mantelschicht 231 durchgeführt werden, wie in 8 gezeigt ist. Bei der vorliegenden Ausführungsform weist die dielektrische Füllschicht 233 ein dielektrisches Low-k-Material auf, wie etwa ein dielektrisches Material, das Si, O, N und C enthält [zum Beispiel Siliziumoxid (Si02), Siliziumnitrid, Siliziumoxidnitrid, Siliziumoxidcarbid, Siliziumoxidcarbonitrid]. Bei einer Ausführungsform weist die dielektrische Füllschicht 233 TEOS-Oxid (TEOS: Tetraethylorthosilicat), undotiertes Silicatglas oder dotiertes Siliziumoxid, wie etwa Borphosphorsilicatglas (BPSG), Fluorsilicatglas (FSG), Phosphorsilicatglas (PSG), Borsilicatglas (BSG), ein anderes dielektrisches Low-k-Material oder Kombinationen davon auf. Beispielhafte dielektrische Low-k-Materialien sind Xerogel, Aerogel, amorpher Fluorkohlenstoff, Parylen, BCB (Benzocyclobuten), Polyimide oder Kombinationen davon. In der vorliegenden Erfindung sind dielektrische Low-k-Materialien im Allgemeinen dielektrische Materialien, die eine niedrige Dielektrizitätskonstante haben, die zum Beispiel niedriger als 7 ist. Die dielektrische Füllschicht 233 kann zum Beispiel mit einem FCVD-Prozess (FCVD: fließfähige CVD) abgeschieden werden, der zum Beispiel ein Abscheiden eines fließfähigen Materials (wie etwa einer flüssigen Verbindung) über der Vorrichtung 200 und ein Umwandeln des fließfähigen Materials in ein festes Material mit einem geeigneten Verfahren wie thermisches Tempern und/oder UV-Bestrahlung umfasst. Die dielektrische Füllschicht 233 kann auch mit anderen Verfahren abgeschieden werden.
  • In einem Schritt 114 wird bei dem Verfahren 100 (1A) eine dielektrische Kappe 234 über der dielektrischen Schicht 233 und zwischen den dielektrischen Belägen 232 auf gegenüberliegenden Seitenwänden der Mantelschicht 231 hergestellt, wie in den 9 und 10 gezeigt ist. Bei einer Ausführungsform weist die dielektrische Kappe 234 ein dielektrisches High-k-Material auf, wie etwa HfO2, HfSiO, HfSiOx (wie etwa HfSiO4), HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO2, ZrSiO2, AlSiO, Al2O3, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung), ein anderes geeignetes dielektrisches High-k-Material oder Kombinationen davon. Bei einer Ausführungsform umfasst der Schritt 114 ein Aussparen der dielektrischen Füllschicht 233 mit einem selektiven Ätzprozess, bei dem die dielektrische Füllschicht 233 geätzt wird, aber die dielektrische Belagschicht 202 und die Mantelschicht 231 nicht (oder nur minimal) geätzt werden. Die resultierende Struktur ist in 9 gemäß einer Ausführungsform gezeigt. Bei verschiedenen Ausführungsformen wird die dielektrische Füllschicht 233 so ausgespart, dass ihre Oberseite ungefähr auf gleicher Höhe mit der Oberseite der obersten Schicht 215 in den Finnen 218 ist, zum Beispiel so, dass die zwei Oberseiten Höhen mit einer Abweichung von ±5 nm voneinander haben. Das Halten der Höhe der dielektrischen Füllschicht 233 auf diesem Niveau mindert die Ätzbelastung in einem späteren Herstellungsschritt (siehe zum Beispiel Schritt 132, in dem eine dielektrische High-k-Schicht über der dielektrischen Füllschicht 233 ausgespart wird). Zum Beispiel kann die Oberseite der dielektrischen Füllschicht 233 um bis zu 5 nm höher oder niedriger als die Oberseite der obersten Schicht 215 sein. Dann werden in dem Schritt 114 zum Beispiel durch ALD, CVD, PVD, mit einem oxidationsbasierten Verfahren, einem anderen geeigneten Verfahren oder Kombinationen davon ein oder mehrere dielektrische Materialien in die Aussparungen abgeschieden, und ein CMP-Prozess wird an dem einen oder den mehreren dielektrischen Materialien durchgeführt. Anschließend wird in dem Schritt 114 ein CMP-Prozess an dem einen oder den mehreren dielektrischen High-k-Materialien und der Mantelschicht 231 durchgeführt, um die Auf-der Finne-Hartmaske 206 freizulegen. Die verbliebenen Teile des einen oder der mehreren dielektrischen High-k-Materialien bilden die dielektrische Kappe 234. Wie in 10 gezeigt ist, bilden der dielektrische High-k-Belag 232, die dielektrische Low-k-Füllschicht 233 und die dielektrische High-k-Kappe 234 kollektiv dielektrische Finnen 229. Die dielektrische Low-k-Füllschicht 233 wird von dem dielektrischen High-k-Belag 232 und der dielektrischen High-k-Kappe 234 umschlossen. Die dielektrischen Finnen 229 sind in der Längsrichtung parallel zu den Finnen 218 orientiert. Die dielektrischen Finnen 229 und die Mantelschicht 231 füllen gemeinsamen den Zwischenraum zwischen benachbarten Finnen 218 vollständig.
  • In einem Schritt 116 werden bei dem Verfahren 100 (1A) die Finnen 218 und die Mantelschicht 231, die zwischen den dielektrischen Finnen 229 angeordnet sind, teilweise ausgespart. Insbesondere werden in dem Schritt 116 die Hartmaskenschichten 206 entfernt, und die Finnen 218 werden ausgespart, bis die oberste Halbleiterschicht 215 freigelegt ist. Die resultierende Struktur ist in 11 gemäß einer Ausführungsform gezeigt. In dem Schritt 116 können ein oder mehrere Ätzprozesse verwendet werden, die für die Hartmaskenschichten 206 und die Mantelschicht 231 selektiv sind, aber die dielektrische Kappe 234 und den dielektrischen Belag 232 nicht (oder nur minimal) ätzen. Für die selektiven Ätzprozesse können Trockenätzung, Nassätzung, reaktive Ionenätzung oder andere geeignete Ätzverfahren verwendet werden.
  • In einem Schritt 118 werden bei dem Verfahren 100 (1B) Dummy-Gatestapel 240 und Gate-Abstandshalter 247 hergestellt. In 12 weisen die Dummy-Gatestapel 240 jeweils Folgendes auf: eine dielektrische Dummy-Gateschicht 235 über den Oberseiten der Finnen 218 und der dielektrischen Finnen 229; eine Dummy-Gateelektrodenschicht 245 über der dielektrischen Gateschicht 235; und eine oder mehrere Hartmaskenschichten 246 über der Dummy-Gateelektrodenschicht 245. Bei einer Ausführungsform weist die dielektrische Dummy-Gateschicht 235 ein dielektrisches Material auf, wie etwa Siliziumoxid, ein dielektrisches High-k-Material, andere geeignete dielektrische Materialien oder Kombinationen davon. Bei einigen Ausführungsformen weist die Dummy-Gateelektrodenschicht 245 Polysilizium oder ein anderes geeignetes Material auf, und die eine oder die mehreren Hartmaskenschichten 246 weisen Siliziumoxid, Siliziumnitrid oder andere geeignete Materialien auf. Die dielektrische Dummy-Gateschicht 235, die Dummy-Gateelektrodenschicht 245 und die Hartmaskenschichten 246 können durch CVD, PVD, ALD, PECVD, LPCVD, ALCVD, APCVD oder mit anderen geeigneten Verfahren oder Kombinationen davon abgeschieden werden. Dann wird ein lithografischer Strukturierungs- und Ätzprozess durchgeführt, um die eine oder die mehreren Hartmaskenschichten 246, die Dummy-Gateelektrodenschicht 245 und die dielektrische Dummy-Gateschicht 235 zu strukturieren, um die Dummy-Gatestapel 240 herzustellen, wie in 12 gezeigt ist. Die lithografischen Strukturierungsprozesse umfassen Resistbeschichtung (z. B. Schleuderbeschichtung), Vorhärtung, Maskenjustierung, Belichtung, Härtung nach der Belichtung, Entwicklung des Resists, Wässerung, Trocknung (zum Beispiel Nachhärtung), andere geeignete Lithografieprozesse oder Kombinationen davon. Die Ätzprozesse umfassen Trockenätzung, Nassätzung, andere Ätzprozesse oder Kombinationen davon.
  • In dem Schritt 118 werden außerdem Gate-Abstandshalter 247 auf Seitenwänden der Dummy-Gatestapel 240 hergestellt (wie in 13 gezeigt ist). Die Gate-Abstandshalter 247 werden mit einem geeigneten Verfahren hergestellt und weisen ein dielektrisches Material auf. Das dielektrische Material kann Silizium, Sauerstoff, Kohlenstoff, Stickstoff, ein anderes geeignetes Material oder eine Kombination davon sein, z. B. Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid (SiON), Siliziumcarbid, Silizium-Kohlenstoff-Nitrid (SiCN), Siliziumoxidcarbid (SiOC) oder Siliziumoxidcarbonitrid (SiOCN). Über den Dummy-Gatestapeln 240 kann zum Beispiel eine dielektrische Schicht, die Silizium und Stickstoff aufweist, wie etwa eine Siliziumnitridschicht, abgeschieden werden und anschließend (z. B. anisotrop) geätzt werden, um die Gate-Abstandshalter 247 herzustellen. Bei einigen Ausführungsformen haben die Gate-Abstandshalter 247 eine Mehrschichtstruktur, wie etwa eine erste dielektrische Schicht, die Siliziumnitrid aufweist, und eine zweite dielektrische Schicht, die Siliziumoxid aufweist. Bei einigen Ausführungsformen wird mehr als eine Gruppe von Abstandshaltern, wie etwa Dichtungsabstandshalter, versetzte Abstandshalter, Opfer-Abstandshalter, Dummy-Abstandshalter und/oder Haupt-Abstandshalter, benachbart zu den Dummy-Gatestapeln 240 hergestellt. Bei diesen Implementierungen können die verschiedenen Gruppen von Abstandshaltern Materialien mit unterschiedlichen Ätzraten aufweisen. Zum Beispiel kann eine erste dielektrische Schicht, die Silizium und Sauerstoff (z. B. Siliziumoxid) aufweist, abgeschieden und geätzt werden, um eine erste Abstandshaltergruppe benachbart zu den Dummy-Gatestapeln 240 herzustellen, und eine zweite dielektrische Schicht, die Silizium und Stickstoff (z. B. Siliziumnitrid) aufweist, kann abgeschieden und geätzt werden, um eine zweite Abstandshaltergruppe benachbart zu der ersten Abstandshaltergruppe herzustellen.
  • In einem Schritt 120 werden bei dem Verfahren 100 (1B) Source/Draingräben 250 durch Ätzen der Finnen 218 benachbart zu den Gate-Abstandshaltern 247 erzeugt. Die resultierende Struktur ist in 13 gemäß einer Ausführungsform gezeigt. Bei der dargestellten Ausführungsform wird mit einem Ätzprozess der Halbleiterschichtstapel 205 in den Source/Drainbereichen der Finnen 218 vollständig entfernt, wodurch die Halbleiterschicht 204 der Finnen 218 in den Source/Drainbereichen freigelegt wird. Die Source/Draingräben 250 haben somit Seitenwände, die von verbliebenen Teilen des Halbleiterschichtstapels 205 definiert werden, die in Kanalbereichen unter den Gatestapeln 240 angeordnet sind, sowie Unterseiten, die von der Halbleiterschicht 204 definiert werden. Bei einigen Ausführungsformen wird in dem Ätzprozess außerdem die Halbleiterschicht 204 teilweise, jedoch nicht vollständig entfernt, sodass sich die Source/Draingräben 250 unter einer obersten Fläche der Halbleiterschicht 204 und unter einer obersten Fläche der Isolationselemente 230 erstrecken. Bei der dargestellten Ausführungsform wird die dielektrische Kappe 234 in den Source/Drainbereichen teilweise ausgespart. Bei einer alternativen Ausführungsform wird die dielektrische Kappe 234 in den Source/Drainbereichen vollständig entfernt, und die dielektrische Füllschicht 233 wird freigelegt. Der Ätzprozess kann ein Trockenätzprozess, ein Nassätzprozess, ein anderer geeigneter Ätzprozess oder eine Kombination davon sein. Bei einigen Ausführungsformen ist der Ätzprozess ein Mehrschritt-Ätzprozess. Zum Beispiel können für den Ätzprozess alternierende Ätzmittel verwendet werden, um die Halbleiterschichten 210 und die Halbleiterschichten 215 getrennt und alternierend zu entfernen. Bei einigen Ausführungsformen sind Parameter des Ätzprozesses so konzipiert, dass der Halbleiterschichtstapel 205 selektiv geätzt wird, aber die Dummy-Gatestapel 240 und/oder die Isolationselemente 230 nur minimal (bis gar nicht) geätzt werden. Bei einigen Ausführungsformen wird ein Lithografieprozess, wie etwa einer der vorgenannten, durchgeführt, um eine strukturierte Maskenschicht herzustellen, die die Dummy-Gatestapel 240 und/oder die Isolationselemente 230 bedeckt, wobei die strukturierte Maskenschicht als eine Ätzmaske in dem Ätzprozess verwendet wird.
  • In einem Schritt 122 werden bei dem Verfahren 100 (1B) Innenabstandshalter 255 (siehe 15) entlang Oberflächen der Halbleiterschichten 210 in den Source/Draingräben 250 hergestellt. Hierfür können mehrere Ätz- und Abscheidungsprozesse verwendet werden. Wie in 14 gezeigt ist, wird ein erster Ätzprozess durchgeführt, in dem die Halbleiterschichten 210 und die Mantelschicht 231, die von den Source/Draingräben 250 freigelegt worden sind, selektiv geätzt werden, während die Halbleiterschichten 215 nur minimal (bis gar nicht) geätzt werden, sodass Spalte zwischen den Halbleiterschichten 215 und zwischen den Halbleiterschichten 215 und 204 unter den Gate-Abstandshaltern 247 entstehen. Teile (Ränder) der Halbleiterschichten 215 werden somit in den Kanalbereichen unter den Gate-Abstandshaltern 247 schwebend gehalten. Bei einigen Ausführungsformen erstrecken sich die Spalte teilweise unter den Dummy-Gatestapeln 240. Der erste Ätzprozess ist so konfiguriert, dass er die Halbleiterschichten 210 und die Mantelschicht 231 seitlich ätzt (z. B. entlang der x-Richtung), wodurch eine Länge der Halbleiterschichten 210 und der Mantelschicht 231 entlang der x-Richtung reduziert wird. Der erste Ätzprozess ist ein Trockenätzprozess, ein Nassätzprozess, ein anderer geeigneter Ätzprozess oder eine Kombination davon. Dann wird mit einem Abscheidungsverfahren, wie etwa CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, anderen geeigneten Verfahren oder Kombinationen davon, eine Abstandshalterschicht über Gatestrukturen 240 und über Strukturelementen hergestellt, die die Source/Draingräben 250 definieren (z. B. die Halbleiterschichten 215, 204 und 210). Die Abstandshalterschicht füllt die Source/Draingräben 250 teilweise (und bei einigen Ausführungsformen vollständig). Der Abscheidungsprozess ist so konfiguriert, dass gewährleistet wird, dass die Abstandshalterschicht die Spalte zwischen den Halbleiterschichten 215 und zwischen den Halbleiterschichten 215 und 204 unter den Gate-Abstandshaltern 247 füllt. Dann wird ein zweiter Ätzprozess durchgeführt, in dem die Abstandshalterschicht selektiv geätzt wird, um Innenabstandshalter 255 herzustellen, wie in 15 gezeigt ist, wobei die Halbleiterschichten 215 und 204, die Dummy-Gatestapel 240 und die Gate-Abstandshalter 247 nur minimal (bis gar nicht) geätzt werden. Bei einigen Ausführungsformen wird die Abstandshalterschicht von Seitenwänden der Gate-Abstandshalter 247 und von Seitenwänden der Halbleiterschichten 215, der Dummy-Gatestapel 240 und der Halbleiterschicht 204 entfernt. Die Abstandshalterschicht (und somit die Innenabstandshalter 255) weisen ein Material auf, das von einem Material der Halbleiterschichten 215 und 204 und von einem Material der Gate-Abstandshalter 247 verschieden ist, um eine gewünschte Ätzselektivität während des zweiten Ätzprozesses zu erzielen. Bei einigen Ausführungsformen weist die Innenabstandshalterschicht 255 ein dielektrisches Material auf, das Silizium, Sauerstoff, Kohlenstoff, Stickstoff, ein anderes geeignetes Material oder eine Kombination davon ist (zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Siliziumcarbid oder Siliziumoxidcarbonitrid). Bei einigen Ausführungsformen weist die Innenabstandshalterschicht 255 ein dielektrisches Low-k-Material auf, wie etwa eines der hier genannten dielektrischen Low-k-Materialien. Bei Ausführungsformen, bei denen die Vorrichtung 200 ein FinFET ist, werden die Innenabstandshalter 255 weggelassen, und der Schritt 122 entfällt.
  • In einem Schritt 124 werden bei dem Verfahren 100 (1B) Halbleiter-S/D-Elemente 260 (die S/D-Elemente 260-1 und 260-2 umfassen) in den S/D-Gräben 250 epitaxial aufgewachsen. Die resultierende Struktur ist in 16 gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform werden die epitaxialen S/D-Elemente 260 aus der Halbleiterschicht 204 auf der Unterseite der Source/Draingräben 250 und aus den Halbleiterschichten 215 auf den Seitenwänden der Source/Draingräben 250 aufgewachsen. Für den Epitaxieprozess können CVD-Abscheidungsverfahren, zum Beispiel Dampfphasenepitaxie (VPE) und/oder chemische Aufdampfung im Ultrahochvakuum (UHV-CVD), Molekularstrahlepitaxie, andere geeignete epitaxiale Aufwachsprozesse oder Kombinationen davon verwendet werden. Für den Epitaxieprozess können gasförmige und/oder flüssige Vorläufer verwendet werden, die mit den Zusammensetzungen der Halbleiterschichten 204 und 215 (insbesondere der Halbleiterschichten 215) interagieren. Die epitaxialen S/D-Elemente 260 werden mit n-Dotanden für n-Transistoren oder mit p-Dotanden für p-Transistoren dotiert. Bei einigen Ausführungsformen weisen die epitaxialen S/D-Elemente 260 für n-Transistoren Silizium auf, das mit Kohlenstoff, Phosphor, Arsen, anderen n-Dotanden oder Kombinationen davon dotiert werden kann (sodass zum Beispiel epitaxiale Si:C-S/D-Elemente, epitaxiale Si:P-S/D-Elemente oder epitaxiale Si:C:P-S/D-Elemente entstehen). Bei einigen Ausführungsformen weisen die epitaxialen S/D-Elemente 260 für p-Transistoren Siliziumgermanium oder Germanium auf, das mit Bor, anderen p-Dotanden oder Kombinationen davon dotiert werden kann (sodass zum Beispiel epitaxiale Si:Ge:B-S/D-Elemente entstehen). Bei einigen Ausführungsformen weisen die epitaxialen S/D-Elemente 260 mehr als eine epitaxiale Halbleiterschicht auf, wobei die epitaxialen Halbleiterschichten die gleichen oder unterschiedliche Materialien und/oder Dotierungskonzentrationen haben können. Außerdem weisen bei einigen Ausführungsformen die epitaxialen S/D-Elemente 260 Materialien und/oder Dotanden auf, mit denen eine gewünschte Zugspannung und/oder Druckspannung in jeweiligen Kanalbereichen erzielt werden. Bei einigen Ausführungsformen werden die epitaxialen S/D-Elemente 260 während der Abscheidung dadurch dotiert (d. h., in situ), dass ein Ausgangsmaterial für den Epitaxieprozess mit Dotierungsstoffen versetzt wird. Bei einigen Ausführungsformen werden die epitaxialen S/D-Elemente 260 nach einem Abscheidungsprozess mit einem Ionenimplantationsprozess dotiert. Bei einigen Ausführungsformen werden Temperprozesse, z. B. rasches thermisches Tempern (RTA) und/oder Lasertempern, durchgeführt, um die Dotanden in den epitaxialen S/D-Elementen 260 zu aktivieren. Bei einigen Ausführungsformen sind einige epitaxiale S/D-Elemente 260 p-leitend und andere sind n-leitend. Zum Beispiel sind die S/D-Elemente 260-1 p-leitend, und die S/D-Elemente 260-2 sind n-leitend. Bei diesen Ausführungsformen werden die p-leitenden und die n-leitenden S/D-Elemente 260 in getrennten Bearbeitungsabläufen hergestellt, die zum Beispiel ein Maskieren von p-GAA-Transistorbereichen beim Herstellen von epitaxialen S/D-Elementen 260 in n-GAA-Transistorbereichen und ein Maskieren von n-GAA-Transistorbereichen beim Herstellen von epitaxialen S/D-Elementen 260 in p-GAA-Transistorbereichen umfassen. Bei verschiedenen Ausführungsformen können die S/D-Elemente 260-1 und 260-2 beide p-leitend oder beide n-leitend sein, oder eines ist p-leitend und das andere ist n-leitend. Wie außerdem in 16 gezeigt ist, wird die Größe der S/D-Elemente 260 von den dielektrischen Finnen 229 begrenzt. Insbesondere sind die dielektrischen Finnen 229 größer als die S/D-Elemente 260, um sicherzustellen, dass benachbarte S/D-Elemente 260 nicht zufällig miteinander verschmelzen. Dadurch wird die Ausbeute der Vorrichtung 200 verbessert. Bei einigen Ausführungsformen werden Luftspalte (oder Hohlräume) erzeugt, die von den S/D-Elementen 260, den Isolationselementen 230 und den dielektrischen Finnen 229 umschlossen werden.
  • In einem Schritt 126 werden bei dem Verfahren 100 (1B) eine Kontakt-Ätzstoppschicht (CESL) 269 über den S/D-Elementen 260 und eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 270 über der CESL 269 so hergestellt, dass sie den Zwischenraum zwischen gegenüberliegenden Gate-Abstandshaltern 247 füllen. Die resultierende Struktur ist in 17 gemäß einer Ausführungsform gezeigt. Die CESL 269 weist ein Material auf, das von dem der ILD-Schicht 270 verschieden ist. Die CESL 269 kann La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi oder andere geeignete Materialien aufweisen und kann durch CVD, PVD, ALD oder mit anderen geeigneten Verfahren hergestellt werden. Die ILD-Schicht 270 kann TEOS-Oxid, undotiertes Silicatglas oder dotiertes Siliziumoxid, wie etwa Borphosphorsilicatglas (BPSG), Fluorsilicatglas (FSG), Phosphorsilicatglas (PSG) oder Borsilicatglas (BSG), ein dielektrisches Low-k-Material, andere geeignete dielektrische Materialien oder Kombinationen davon aufweisen. Die ILD-Schicht 270 kann durch PECVD, FCVD oder mit anderen geeigneten Verfahren hergestellt werden. Nach der Abscheidung der CESL 269 und der ILD-Schicht 270 werden in dem Schritt 126 ein CMP-Prozess und/oder ein anderer Planarisierungsprozess an der CESL 269, der ILD-Schicht 270 und der Hartmaskenschicht 246 durchgeführt, bis ein oberer Teil (oder eine Oberseite) der Dummy-Gateelektrodenschicht 245 erreicht (freigelegt) ist. Bei der vorliegenden Ausführungsform wird die ILD-Schicht 270 bis zu einem Niveau unter der Oberseite der Dummy-Gateelektrodenschicht 245 ausgespart, und eine ILD-Schutzschicht 271 wird über der ILD-Schicht 270 abgeschieden, um die ILD-Schicht 270 gegen spätere Ätzprozesse zu schützen, die an den Dummy-Gatestapeln 240 und den dielektrischen Finnen 229 durchgeführt werden, wie später dargelegt wird. Wie in 17 gezeigt ist, wird die ILD-Schicht 270 von der CESL 269 und der ILD-Schutzschicht 271 umschlossen. Bei einer Ausführungsform weist die ILD-Schutzschicht 271 ein Material auf, das dem der CESL 269 gleicht oder ähnelt. Bei einigen Ausführungsformen weist die ILD-Schutzschicht 271 ein dielektrisches Material, wie etwa Si3N4, SiCN, SiOCN oder SiOC, ein Metalloxid wie etwa Hr02, Zr02, Hafnium-Aluminiumoxid oder Hafniumsilicat, oder ein anderes geeignetes Material auf, und sie kann durch CVD, PVD, ALD oder mit anderen geeigneten Verfahren hergestellt werden.
  • In einem Schritt 128 wird bei dem Verfahren 100 (1B) die Dummy-Gateelektrode 245 teilweise ausgespart, sodass sich ihre Oberseite unter der Oberseite der dielektrischen Finnen 229 befindet. Die resultierende Struktur ist in 18 gemäß einer Ausführungsform gezeigt. Die Vorderseite von 18 wird entlang einer Linie A - A von 17 betrachtet. Für den Schritt 128 kann ein Trockenätzprozess, ein Nassätzprozess, ein anderer geeigneter Ätzprozess oder eine Kombination davon verwendet werden. Außerdem ist der Ätzprozess so konfiguriert, dass er die Dummy-Gateelektrode 245 selektiv ätzt und andere Strukturelemente der Vorrichtung 200, wie etwa die CESL 269, die ILD-Schutzschicht 271 und die dielektrische Dummy-Gateschicht 235, minimal (bis gar nicht) ätzt. Bei der in 18 gezeigten Ausführungsform werden auch die Gate-Abstandshalter 247 teilweise ausgespart. Bei einer alternativen Ausführungsform werden die Gate-Abstandshalter 247 nicht oder nur minimal ausgespart.
  • In einem Schritt 130 wird bei dem Verfahren 100 (1B) eine Ätzmaske 241 so hergestellt, dass sie dielektrische Finnen 229 bedeckt, die in einem späteren Herstellungsschritt Metallgates zertrennen. Diese dielektrischen Finnen 229 werden mit 229-1 bezeichnet. Andere dielektrische Finnen 229, die nicht von der Ätzmaske 241 bedeckt sind, werden mit 229-2 bezeichnet. Die resultierende Struktur ist in 19 gemäß einer Ausführungsform gezeigt. Die Ätzmaske 241 weist ein Material auf, das von den Materialien der dielektrischen Dummy-Gateschicht 235 und der dielektrischen Finnen 229 (die die Schichten 234, 233 und 232 umfassen) verschieden ist, um eine Ätzselektivität zu erzielen. Bei einer Ausführungsform weist die Ätzmaske 241 ein strukturiertes Resist über einer strukturierten Hartmaske (wie etwa einer strukturierten Maske mit Siliziumnitrid) auf. Die Ätzmaske 241 weist bei einigen Ausführungsformen außerdem eine ARC-Schicht (ARC: Antireflexbelag) oder eine oder mehrere weitere Schichten zwischen dem strukturierten Resist und der strukturierten Hartmaske auf. In der vorliegenden Erfindung werden auch andere Materialien für die Ätzmaske 241 in Betracht gezogen, solange die Ätzselektivität während der Ätzung der dielektrischen Finnen 229-2 und der dielektrischen Dummy-Gateschicht 235 erzielt wird. Bei einigen Ausführungsformen wird nach dem Abscheiden einer Hartmaskenschicht (z. B. einer Siliziumnitridschicht) in dem Schritt 130 ein Lithografieprozess durchgeführt, der ein Herstellen einer Resistschicht über der Hartmaskenschicht (z. B. durch Schleuderbeschichtung), ein Durchführen einer Vorhärtung, ein Durchführen eines Belichtungsprozesses unter Verwendung einer Maske, ein Durchführen einer Härtung nach der Belichtung und ein Durchführen eines Entwicklungsprozesses umfasst. Während des Belichtungsprozesses wird die Resistschicht mit einer Strahlungsquelle bestrahlt (z. B. UV-Licht, DUV-Licht oder EUV-Licht), wobei in Abhängigkeit von einer Struktur der Maske und/oder einer Maskenart (z. B. Binärmaske, Phasenverschiebungsmaske oder EUV-Maske) die Maske die Strahlung blockiert, durchlässt und/oder sie zu der Resistschicht reflektiert, sodass ein Bild auf die Resistschicht projiziert wird, das der Maskenstruktur entspricht. Da die Resistschicht empfindlich für Strahlungsenergie ist, ändern sich belichtete Teile der Resistschicht chemisch, und belichtete (oder unbelichtete) Teile der Resistschicht lösen sich während des Entwicklungsprozesses in Abhängigkeit von Eigenschaften der Resistschicht und von Eigenschaften einer Entwicklerlösung auf, die in dem Entwicklungsprozess verwendet wird. Nach der Entwicklung wird die Resistschicht zu einer Resiststruktur strukturiert, die der Maske entspricht. Alternativ kann der Belichtungsprozess durch andere Verfahren implementiert oder ersetzt werden, wie etwa maskenlose Lithografie, Elektronenstrahl-Schreiben, Ionenstrahl-Schreiben oder Kombinationen davon. Die Hartmaskenschicht wird dann durch das strukturierte Resist geätzt, sodass eine strukturierte Hartmaske entsteht.
  • In einem Schritt 132 werden bei dem Verfahren 100 (1C) die dielektrische Dummy-Gateschicht 235 und die dielektrischen Finnen 229-2 durch die Ätzmaske 241 geätzt. Die resultierende Struktur ist in 20 gemäß einer Ausführungsform gezeigt. Insbesondere werden die dielektrischen Finnen 229-2 geätzt, bis die Oberseite der dielektrischen Low-k-Füllschicht 233 freigelegt ist. In dem Schritt 132 wird bei der dargestellten Ausführungsform die Dummy-Gateelektrode 245 teilweise entfernt. Bei einer alternativen Ausführungsform wird die Dummy-Gateelektrode 245 in dem Schritt 132 in Bereichen, die nicht von der Ätzmaske 241 bedeckt sind, vollständig entfernt. Anschließend wird die Ätzmaske 241 zum Beispiel durch Stripping, Ablösung und/oder mit anderen Verfahren entfernt.
  • In einem Schritt 134 werden bei dem Verfahren 100 (1C) die Dummy-Gatestapel 240 (d. h., verbliebene Teile der Dummy-Gateelektrode 245 und der dielektrischen Dummy-Gateschicht 235) vollständig entfernt, um Gategräben 242 (21 und 22) zu erzeugen. Bei einer Ausführungsform wird in dem Schritt 134 ein erster Ätzprozess (wie etwa eine Nassätzung) verwendet, um verbliebene Teile der Dummy-Gateelektrode 245 zu entfernen. Die resultierende Struktur ist in 21 gemäß einer Ausführungsform gezeigt. Dann wird in dem Schritt 134 ein zweiter Ätzprozess (wie etwa eine Nassätzung oder eine Trockenätzung) verwendet, um verbliebene Teile der dielektrischen Dummy-Gateschicht 235 zu entfernen, sodass Gategräben 242 entstehen, wie in 22 gezeigt ist. Bei einigen Ausführungsformen sind die Ätzprozesse in dem Schritt 134 so konfiguriert, dass sie selektiv die Dummy-Gatestapel 240 ätzen und andere Strukturelemente der Vorrichtung 200, wie etwa die CESL 269, die ILD-Schutzschicht 271, die Gate-Abstandshalter 247, die Isolationselemente 230 und die dielektrischen Finnen 229-1 und 229-2, minimal (bis gar nicht) ätzen.
  • In einem Schritt 136 werden bei dem Verfahren 100 (1C) die Mantelschicht 231 und die Halbleiterschichten 210, die in dem Gategraben 242 freiliegen, entfernt, sodass die Halbleiterschichten 215 über der Halbleiterschicht 204 schwebend gehalten werden und mit den S/D-Elementen 260 verbunden werden, wie in 22 gezeigt ist. Dieser Prozess wird auch als ein Kanalfreilegungsprozess bezeichnet, und die Halbleiterschichten 215 werden auch als Kanalschichten bezeichnet. Mit dem Ätzprozess werden die Mantelschicht 231 und die Halbleiterschichten 210 selektiv geätzt, aber die Halbleiterschichten 215 werden nur minimal (bis gar nicht) geätzt, und bei einigen Ausführungsformen werden die Gate-Abstandshalter 247 und/oder die Innenabstandshalter 255 nur minimal (bis gar nicht) geätzt. Bei Ausführungsformen, bei denen die Vorrichtung 200 ein FinFET ist, entfällt der Kanalfreilegungsprozess, da es nur eine Kanalschicht 215 und keine Halbleiterschichten 210 in dem Kanalbereich gibt.
  • In einem Schritt 138 werden bei dem Verfahren 100 (1C) die Teile der dielektrischen Finnen 229-1 und 229-2 getrimmt, die in den Gategräben 242 freiliegen, wie in 23 gezeigt ist. Bei einer Ausführungsform umfasst der Schritt 138 zwei Ätzprozesse, die so konzipiert sind, dass sie die Materialien der dielektrischen High-k-Belagschicht 232 bzw. der dielektrischen Low-k-Füllschicht 233 ätzen. Zum Beispiel wird in dem Schritt 138 ein erster Ätzprozess (wie etwa eine Nassätzung oder eine Plasmaätzung) verwendet, um die dielektrische High-k-Belagschicht 232 von den Seitenwänden der dielektrischen Low-k-Füllschicht 233 sowie von den Seitenwänden der dielektrischen High-k-Kappe 234 zu entfernen. Dann wird in dem Schritt 138 ein zweiter Ätzprozess (wie etwa eine weitere Nassätzung oder eine weitere Plasmaätzung) verwendet, um die dielektrische Low-k-Füllschicht 233 entlang der y-Richtung seitlich zu ätzen. Bei einigen Ausführungsformen wird die dielektrische Low-k-Füllschicht 233 durch den zweiten Ätzprozess schmaler als die dielektrische High-k-Kappe 234. Der erste und der zweite Ätzprozess sind so konzipiert, dass sie die Schichten 232 und 233 entlang der y-Richtung zum Beispiel durch isotrope Plasmaätzung oder chemische Ätzung seitlich ätzen. Mit den Ätzprozessen können auch die Breite (entlang der y-Richtung) und die Höhe (entlang der z-Richtung) der dielektrischen High-k-Kappe 234 reduziert werden. Es ist zu beachten, dass ein Teil der dielektrischen High-k-Belagschicht 232 unter der dielektrischen Low-k-Füllschicht 233 verbleibt. Bei verschiedenen Ausführungsformen kann in dem Schritt 138 nur ein Ätzprozess zum Ätzen der dielektrischen High-k-Belagschicht 232 und der dielektrischen Low-k-Füllschicht 233 verwendet werden, oder es können mehr als zwei Ätzprozesse zum Erzielen der gleichen oder von ähnlichen Ergebnissen, wie sie vorstehend dargelegt worden sind, verwendet werden. Außerdem sind bei verschiedenen Ausführungsformen die Ätzprozesse in dem Schritt 138 so konfiguriert, dass sie selektiv die dielektrischen Finnen 229 ätzen und andere Strukturelemente der Vorrichtung 200, wie etwa die CESL 269, die ILD-Schutzschicht 271, die Gate-Abstandshalter 247, die Isolationselemente 230, die Innenabstandshalter 255 und die Halbleiterschichten 215 und 204, nur minimal (bis gar nicht) ätzen.
  • Durch den Schritt 138 werden die Teile der dielektrischen Finnen 229-1 und 229-2, die in den Gategräben 242 freiliegen, (entlang der y-Richtung) schmaler als ursprünglich. Die anderen Teile der dielektrischen Finnen 229-1 und 229-2 (die von der ILD-Schicht 270 und den Gate-Abstandshaltern 247 bedeckt sind) werden nicht getrimmt und behalten ihre Breiten bei. Die Gategräben 242 werden seitlich aufgeweitet (z. B. entlang der y-Richtung), und der Zwischenraum zwischen den Halbleiterschichten 215 und den dielektrischen Finnen 229 wird ebenfalls seitlich aufgeweitet. Durch das Aufweiten der Gategräben 242 wird das Abscheiden von High-k-Metallgates darin erleichtert, wenn Vorrichtungen weiter verkleinert werden. Bei einigen Ansätzen ohne Trimmen der dielektrischen Finnen 229 sind die Gategräben schmal, und das Abscheiden von High-k-Metallgates kann schwierig sein. In einigen Fällen können nach dem Abscheiden der High-k-Metallgates Hohlräume in den Gategräben verbleiben, die zu Problemen bei der Langzeitzuverlässigkeit und zu einer ungleichmäßigen Transistorleistung führen würden. Bei der vorliegenden Ausführungsform werden diese Probleme durch das Trimmen der dielektrischen Finnen 229 in den Gategräben 242 beseitigt oder gemindert.
  • Bei einigen Ausführungsformen können in dem Schritt 138 ein Zeitgeber oder andere Mittel zum Steuern einer Trimmmenge für die dielektrischen Finnen 229 verwendet werden. Bei verschiedenen Ausführungsformen werden die Teile der dielektrischen Finnen 229-1 und 229-2, die in den Gategräben 242 freiliegen, so getrimmt, dass ihre Breiten auf ungefähr das 0,35- bis 0,8-fache ihrer ursprünglichen Breite reduziert werden. Bei einigen Ausführungsformen werden die Teile der dielektrischen Finnen 229-1 und 229-2, die in den Gategräben 242 freiliegen, so getrimmt, dass ihre Breiten um etwa 2 nm bis etwa 12 nm gegenüber ihrer ursprünglichen Breite reduziert werden. Wenn die Reduzierung der Breiten zu klein ist (zum Beispiel, wenn die Reduzierung kleiner als 2 nm ist oder wenn ihre Breiten immer noch mehr als 80 % ihrer ursprünglichen Breite betragen), können die Gategräben 242 nicht so stark aufgeweitet werden, dass bedeutende Verbesserungen erzielt werden, und Metallgates in den Gategräben 242 könnten immer noch Hohlräume haben. Wenn die Reduzierung der Breiten zu groß ist (zum Beispiel, wenn die Reduzierung mehr als 12 nm beträgt oder wenn ihre Breiten weniger als 35 % ihrer ursprünglichen Breite betragen), könnten die dielektrischen Finnen 229 nicht dick genug sein, um benachbarte Metallgates zu isolieren, wodurch die Langzeitzuverlässigkeit gemindert wird.
  • In einem Schritt 140 wird bei dem Verfahren 100 (1C) ein High-k-Metallgate 243 in dem Gategraben 242 hergestellt. Die resultierende Struktur ist in 24 gemäß einer Ausführungsform gezeigt. Das High-k-Metallgate 243 weist eine dielektrische Gateschicht 349, die jede der Halbleiterschichten 215 umschließt, und eine Gateelektrode 350 über der dielektrischen Gateschicht 349 auf.
  • Die dielektrische Gateschicht 349 kann ein dielektrisches High-k-Material aufweisen, wie etwa HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung), ein anderes geeignetes dielektrisches High-k-Material oder Kombinationen davon. Die dielektrische Gateschicht 349 kann durch chemische Oxidation, thermische Oxidation, ALD, CVD und/oder mit anderen geeigneten Verfahren hergestellt werden. Insbesondere wird die dielektrische Gateschicht 349 auch über der Oberseite und den Seitenwänden der dielektrischen Finnen 229 (die die dielektrischen Finnen 229-1 und 229-2 umfassen) abgeschieden. Wie in 24 gezeigt ist, wird auch hier wieder die dielektrische Low-k-Füllschicht 233 von dielektrischen High-k-Schichten umschlossen. Auf dieser Herstellungsstufe wird die dielektrische Low-k-Füllschicht 233 in dem Teil der dielektrischen Finne 229-1 unter der Gateelektrode 350 von der dielektrischen High-k-Schicht 232 an deren Unterseite, von der dielektrischen High-k-Gateschicht 349 an deren Seitenwänden und von der dielektrischen High-k-Kappe 234 an deren Oberseite umschlossen; und die dielektrische Low-k-Füllschicht 233 in dem Teil der dielektrischen Finne 229-2 unter der Gateelektrode 350 wird von der dielektrischen High-k-Schicht 232 an deren Unterseite und von der dielektrischen High-k-Gateschicht 349 an deren Seitenwänden und Oberseite umschlossen. Bei einigen Ausführungsformen weist das High-k-Metallgate 243 weiterhin eine Grenzflächenschicht 280 zwischen der dielektrischen Gateschicht 349 und den Kanalschichten 215 auf. Die Grenzflächenschicht 280 kann Siliziumdioxid, Siliziumoxidnitrid oder andere geeignete Materialien aufweisen. Bei einigen Ausführungsformen weist die Gateelektrodenschicht 350 eine n- oder eine p-Austrittsarbeitsschicht und eine Metallfüllschicht auf. Die n-Austrittsarbeitsschicht kann zum Beispiel ein Metall mit einer ausreichend niedrigen effektiven Austrittsarbeit aufweisen, wie etwa Titan, Aluminium, Tantalcarbid, Tantal-Carbonitrid, Tantal-Siliziumnitrid oder Kombinationen davon. Die p-Austrittsarbeitsschicht kann zum Beispiel ein Metall mit einer ausreichend hohen effektiven Austrittsarbeit aufweisen, wie etwa Titannidrid, Tantalnitrid, Ruthenium, Molybdän, Wolfram, Platin oder Kombinationen davon. Die Metallfüllschicht kann zum Beispiel Aluminium, Wolfram, Cobalt, Kupfer und/oder andere geeignete Materialien aufweisen. Die Gateelektrodenschicht 350 kann durch CVD, PVD, Plattierung und/oder mit anderen geeigneten Verfahren hergestellt werden. Wie vorstehend dargelegt worden ist, wird auf Grund des aufgeweiteten Raums in den Gategräben 242 die Abscheidung der Grenzflächenschicht 280, der dielektrischen High-k-Gateschicht 349 und der Gateelektrodenschicht 350 einfacher, und die Gategräben 242 können vollständig mit diesen Schichten gefüllt werden, ohne dass Hohlräume zurückbleiben. Dadurch werden die Gleichmäßigkeit und die Langzeitzuverlässigkeit der Transistoren verbessert.
  • In einem Schritt 142 wird bei dem Verfahren 100 (1C) die Gateelektrodenschicht 350 so ausgespart, dass sich ihre Oberseite unter der Oberseite der dielektrischen Finne 229-1, aber über der Oberseite der dielektrischen Finnen 229-2 befindet. Die resultierende Struktur ist in 25 gemäß einer Ausführungsform gezeigt. Wie in 25 gezeigt ist, wird die Gateelektrodenschicht 350 praktisch in zwei Segmente zerschnitten oder zertrennt, sodass zwei High-k-Metallgates (oder zwei High-k-Metallgatesegmente) 243a und 243b entstehen. Die dielektrische Finne 229-1 isoliert die zwei Gates 243a und 243b. Dieser Prozess wird gelegentlich als ein selbstjustierter Metallgate-Schneideprozess bezeichnet, da mit ihm in diesem Schritt Metallgates ohne Verwendung eines Fotolithografieprozesses zertrennt werden und die Position der Schnitte von der Position der dielektrischen Finne 229-1 bestimmt wird. Ein selbstjustierter Metallgate-Schneideprozess ist insofern vorteilhafter als ein fotolithografischer Metallgate-Schneideprozess, als er nicht so stark von einem fotolithografischen Überdeckungsfenster oder einer fotolithografischen Überdeckungsverschiebung beeinflusst wird. Dadurch werden Vorrichtungen weiter verkleinert. Es ist zu beachten, dass die Gateelektrodenschicht 350 nicht an den Positionen der dielektrischen Finnen 229-2 zertrennt wird. Mit anderen Worten, die Gateelektrodenschicht 350 links und rechts der dielektrischen Finne 229-2 bleibt als eine zusammenhängende Gateelektrodenschicht bestehen und funktioniert als ein einziges Gate. In dem Schritt 142 kann ein Nass- oder ein Trockenätzprozess implementiert werden, der selektiv die Gateelektrodenschicht 350 ätzt und die dielektrische High-k-Kappe 234 nur minimal (bis gar nicht) ätzt. Bei einigen Ausführungsformen wird bei dem Ätzprozess auch die dielektrische High-k-Gateschicht 349 nur minimal (bis gar nicht) geätzt, sodass sie im Wesentlichen über der Oberseite und den Seitenwänden der dielektrischen High-k-Kappe 234 bestehen bleibt. Bei einigen Ausführungsformen kann in dem Schritt 142 auch die dielektrische High-k-Gateschicht 349 geätzt werden. Bei einigen Ausführungsformen können auch die Gate-Abstandshalter 247 in dem Schritt 142 teilweise ausgespart werden.
  • In einem Schritt 144 wird bei dem Verfahren 100 (1C) eine dielektrische Verkappungsschicht 352 über der Gateelektrodenschicht 350 und der dielektrischen Finne 229-1 hergestellt. Die resultierende Struktur ist in 26 gemäß einer Ausführungsform gezeigt. Bei einigen Ausführungsformen weist die dielektrische Verkappungsschicht 352 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi oder andere geeignete Materialien auf. Die dielektrische Verkappungsschicht 352 schützt die Metallgates 243 (die die Metallgates 243a und 243b umfassen) gegen Ätz- und CMP-Prozesse, die zum Ätzen von S/D-Kontaktöffnungen verwendet werden. Die dielektrische Verkappungsschicht 352 kann dadurch hergestellt werden, dass ein oder mehrere dielektrische Materialien über den ausgesparten Metallgates 243 und optional über den ausgesparten Gate-Abstandshaltern 247 abgeschieden werden und ein CMP-Prozess an dem einen oder den mehreren dielektrischen Materialien durchgeführt wird.
  • In einem Schritt 146 wird bei dem Verfahren 100 (1C) weitere Herstellungsschritte durchgeführt, und es werden zum Beispiel S/D-Kontakte, S/D-Durchkontakte, Gatedurchkontaktierungen und Interconnect-Schichten hergestellt. In diesem Zusammenhang zeigt 27A eine Draufsicht eines Teils der Vorrichtung 200 nach weiteren Herstellungsschritten, und die 27B, 27C und 27D zeigen Teil-Schnittansichten der Vorrichtung 200 entlang einer Linie B - B, einer Linie C - C bzw. einer Linie D - D von 27A. Insbesondere schneidet die Linie B - B in den S/D-Bereich (oder den Gatebereich) der Vorrichtung 200 entlang der y-Richtung, die Linie C - C schneidet in den Kanalbereich (oder den Gatebereich) der Vorrichtung 200 entlang der y-Richtung, und die Linie D - D schneidet in den Gate-Abstandshalterbereich der Vorrichtung 200 entlang der y-Richtung.
  • In 27B werden in dem Schritt 146 Silizid-Elemente 273 über den S/D-Elementen 260 (wie etwa über den in 27B gezeigten S/D-Elementen 260-2) hergestellt, und über den Silizid-Elementen 273 werden S/D-Kontakte (oder -Durchkontaktierungen) 275 hergestellt. Hierfür können die folgenden Schritte verwendet werden: Ätzen der ILD-Schicht 270 und der CESL 269, um S/D-Kontaktöffnungen zu erzeugen, die die S/D-Elemente 260 freilegen; Herstellen der Silizid-Elemente 273 auf den freigelegten Oberflächen der S/D-Elemente 260; und Herstellen der S/D-Kontakte (oder -Durchkontaktierungen) 275 über den Silizid-Elementen 273. Die Silizid-Elemente 273 können wie folgt hergestellt werden: Abscheiden eines oder mehrerer Metalle in den S/D-Kontaktöffnungen; Durchführen eines Temperprozesses an der Vorrichtung 200, um eine Reaktion zwischen dem einen oder den mehreren Metallen und den S/D-Elementen 260 auszulösen, um die Silizid-Elemente 273 herzustellen; und Entfernen von nicht-umgesetzten Teilen des einen oder der mehreren Metalle, sodass die Silizid-Elemente 273 in den Öffnungen zurückbleiben. Die Silizid-Elemente 273 können Titansilizid (TiSi), Nickelsilizid (NiSi), Wolframsilizid (WSi), Nickel-Platin-Silizid (NiPtSi), Nickel-Platin-Germanium-Silizid (NiPtGeSi), Nickel-Germanium-Silizid (NiGeSi), Ytterbiumsilizid (YbSi), Platinsilizid (PtSi), Iridiumsilizid (IrSi), Erbiumsilizid (ErSi), Cobaltsilizid (CoSi) oder andere geeignete Verbindungen aufweisen. Die S/D-Kontakte 275 können eine leitfähige Sperrschicht und eine Metallfüllschicht über der leitfähigen Sperrschicht aufweisen. Die leitfähige Sperrschicht kann Titan (Ti), Tantal (Ta), Wolfram (W), Cobalt (Co), Ruthenium (Ru) oder ein leitfähiges Nitrid wie Titannidrid (TiN), Titan-Aluminiumnitrid (TiAlN), Wolframnitrid (WN), Tantalnitrid (TaN) oder Kombinationen davon aufweisen und kann durch CVD, PVD, ALD und/oder mit anderen geeigneten Verfahren hergestellt werden. Die Metallfüllschicht kann Wolfram (W), Cobalt (Co), Molybdän (Mo), Ruthenium (Ru) oder andere Metalle aufweisen und kann durch CVD, PVD, ALD, Plattierung oder mit anderen geeigneten Verfahren hergestellt werden. Bei einigen Ausführungsformen wird die leitfähige Sperrschicht in den S/D-Kontakten 275 weggelassen.
  • In 27C werden in dem Schritt 146 Gatedurchkontaktierungen 359 hergestellt, die mit der Gateelektrode 350 elektrisch verbunden werden. Bei einer Ausführungsform können die Gatedurchkontaktierungen 359 jeweils eine leitfähige Sperrschicht und eine Metallfüllschicht über der leitfähigen Sperrschicht aufweisen. Die leitfähige Sperrschicht kann Titan (Ti), Tantal (Ta), Wolfram (W), Cobalt (Co), Ruthenium (Ru) oder ein leitfähiges Nitrid wie Titannidrid (TiN), Titan-Aluminiumnitrid (TiAlN), Wolframnitrid (WN), Tantalnitrid (TaN) oder Kombinationen davon aufweisen und kann durch CVD, PVD, ALD und/oder mit anderen geeigneten Verfahren hergestellt werden. Die Metallfüllschicht kann Wolfram (W), Cobalt (Co), Molybdän (Mo), Ruthenium (Ru) oder andere Metalle aufweisen und kann durch CVD, PVD, ALD, Plattierung oder mit anderen geeigneten Verfahren hergestellt werden. Bei einigen Ausführungsformen wird die leitfähige Sperrschicht in den Gatedurchkontaktierungen 359 weggelassen.
  • In 27A hat in der Draufsicht die dielektrische Finne 229-1 drei Teile 229-1a, 229-1b und 229-1c. Die Teile 229-1a und 229-10 haben eine Breite w1. Der Teil 229-1b hat eine Breite w2. Die Breite w2 ist durch den Trimmprozess in dem vorstehend beschriebenen Schritt 138 kleiner als die Breite w1. Bei einigen Ausführungsformen beträgt die Breite w1 etwa 10 nm bis etwa 20 nm, und die Breite w2 beträgt etwa 5 nm bis etwa 15 nm. Bei verschiedenen Ausführungsformen beträgt die Breite w2 das etwa 0,35-fache bis etwa 0,8-fache der Breite w1. Bei einigen Ausführungsformen ist die Breite w2 um etwa 2 nm bis etwa 12 nm kleiner als die Breite w1. Die Bedeutung dieser Unterschiede zwischen w1 und w2 ist vorstehend bei dem Schritt 138 erörtert worden. Wenn die Breite w1 in dem angegebenen Bereich (also von etwa 10 nm bis etwa 20 nm) gehalten wird, trägt dies dazu bei zu gewährleisten, dass die dielektrischen Finnenteile 229-1a und 229-10 die S/D-Elemente 260-1 und 260-2 vollständig trennen und ein zufälliges Verschmelzen der S/D-Elemente 260-1 und 260-2 während des epitaxialen Aufwachsens vermieden wird, aber immer noch ausreichend Platz zum Herstellen von großen S/D-Elementen 260 zum Erhöhen der Schaltungsleistung bleibt. Wenn die dielektrischen Finnenteile 229-1a und 229-10 zu breit sind (z. B. breiter als 20 nm), könnte es nicht genügend Platz zum Aufwachsen der S/D-Elemente 260 geben, wodurch die Schaltungsleistung gemindert wird. Wenn die dielektrischen Finnenteile 229-1a und 229-10 zu schmal sind (z. B. schmaler als 10 nm), steigt die Gefahr des zufälligen Verschmelzens der S/D-Elemente 260-1 und 260-2, und die Kopplungskapazität zwischen benachbarten S/D-Elementen 260 steigt ebenfalls unerwünscht. Bei der vorliegenden Ausführungsform ist der Kern der dielektrischen Finne 229-1 die dielektrische Low-k-Schicht 233, die dazu beiträgt, diese Kopplungskapazität zu reduzieren. Wenn die Breite w2 in dem angegebenen Bereich (d. h., von etwa 5 nm bis etwa 15 nm) gehalten wird, trägt dies dazu bei zu gewährleisten, dass die Gategräben breit genug zum Herstellen von Metallgates 243 (die die Gatesegmente 243a und 243b umfassen) mit einer hohen Qualität sind, aber der dielektrische Finnenteil 229-1b immer noch dick genug ist, um die Metallgates 243a und 243b zu isolieren. Wenn der dielektrische Finnenteil 229-1b zu breit ist (z. B. breiter als 15 nm), werden die Gategräben zu schmal, und es könnte schwierig sein, die Gategräben fachgerecht mit den Metallgates 243 zu füllen, was zu Ungleichmäßigkeits- und und/oder Langzeitzuverlässigkeitsproblemen bei dem Transistor führt. Wenn der dielektrische Finnenteil 229-1b zu schmal ist (z. B. schmaler als 5 nm), steigt die Kopplungskapazität zwischen den benachbarten Metallgatesegmenten 243a und 243b unerwünscht, und die Isolation zwischen ihnen könnte unzureichend sein, was zu einer Minderung des TDDB-Verhaltens (TDDB: zeitabhängiger dielektrischer Durchschlag) der Vorrichtung führt. Bei einigen Ausführungsformen haben die dielektrischen Finnen 229-2 außerdem eine ähnliche dreiteilige Konfiguration, bei der sie in dem Gatebereich schmaler sind und in den S/D-Bereichen und den Gate-Abstandshalterbereichen breiter sind. Außerdem können die Breiten der drei Teile der dielektrischen Finnen 229-2 jeweils den Breiten der drei Teile der dielektrischen Finne 229-1 ähnlich sein. Bei diesen Ausführungsformen kann der Teil der dielektrischen Finnen 229-2 in dem Gatebereich eine Breite von etwa 5 nm bis etwa 15 nm haben, und die Teile der dielektrischen Finnen 229-2 in dem S/D-Bereich und dem Gate-Abstandshalterbereich können eine Breite von etwa 10 nm bis etwa 20 nm haben. Bei einigen Ausführungsformen kann in dem Schritt 132 der Teil der dielektrischen Finnen 229-2 in dem Gatebereich vollständig entfernt werden.
  • In 27B hat die dielektrische High-k-Kappe 234 eine Dicke oder Höhe h1 in dem S/D-Bereich (d. h., in dem dielektrischen Finnenteil 229-1a). In den 27C und 27D hat die dielektrische High-k-Kappe 234 eine Dicke oder Höhe h2 in dem Gatebereich (d. h., in dem dielektrischen Finnenteil 229-1b) und dem Gate-Abstandshalterbereich. Bei der vorliegenden Ausführungsform ist durch den Ätzprozess für die S/D-Gräben in dem Schritt 120 (siehe 13) die Höhe h1 kleiner als die Höhe h2. Bei einigen Ausführungsformen beträgt die Höhe h2 etwa 15 nm bis etwa 35 nm, und die Höhe h1 beträgt bis zu 30 nm (z. B. 0 nm bis etwa 30 nm). Wenn die Höhe h2 in dem angegebenen Bereich gehalten wird, trägt dies zur Gewährleistung der Prozessspanne in dem selbstjustierten Metallgate-Schneideprozess in dem Schritt 142 bei.
  • In den 27B, 27C und 27D hat die dielektrische Low-k-Füllschicht 233 eine Dicke oder Höhe h3. Bei einigen Ausführungsformen beträgt die Höhe h3 etwa 45 nm bis etwa 65 nm, um zu gewährleisten, dass die dielektrischen Finnen 229 eine ausreichende Höhe zum Isolieren der S/D-Elemente 260 haben. Die dielektrische Low-k-Füllschicht 233 trägt dazu bei, die Kopplungskapazität zwischen benachbarten S/D-Elementen 260-1 und 260-2 und zwischen den benachbarten Metallgates 243a und 243b zu reduzieren. Wie vorstehend dargelegt worden ist, kann bei verschiedenen Ausführungsformen die Oberseite der dielektrischen Low-k-Füllschicht 233 auf gleicher Höhe mit der Oberseite der obersten Kanalschicht 215 sein, kann um bis zu 5 nm höher als die Oberseite der obersten Kanalschicht 215 sein oder kann um bis zu 5 nm niedriger als die Oberseite der obersten Kanalschicht 215 sein.
  • In den 27B und 27D weisen die dielektrischen Finnenteile 229-1a und 229-10 die dielektrische High-k-Belagschicht 232 auf der Unterseite und auf den Seitenwänden der dielektrischen Low-k-Füllschicht 233 auf. Bei einigen Ausführungsformen hat die dielektrische High-k-Belagschicht 232 eine Dicke w3 von etwa 1 nm bis etwa 6 nm. Wenn die Dicke w3 zu klein (z. B. kleiner als 1 nm) ist, kann die dielektrische High-k-Belagschicht 232 nicht den verschiedenen Ätzprozessen standhalten, die vorstehend für die Ätzung der S/D-Gräben und die Herstellung der Innenabstandshalter erörtert worden sind. Folglich kann die dielektrische Low-k-Füllschicht 233 freigelegt werden, was die S/D-Elemente 260-1 und 260-2 beeinträchtigen kann (zum Beispiel können Elemente der dielektrischen Low-k-Füllschicht 233 in die S/D-Elemente 260-1 und 260-2 eindiffundieren). Wenn die Dicke w3 zu groß (z. B. größer als 6 nm) ist, wird die Kopplungskapazität zwischen den S/D-Elementen 260-1 und 260-2 unnötig erhöht, wodurch der Betrieb der Schaltung ungünstig verlangsamt werden könnte. In 27C wird die dielektrische High-k-Gateschicht 349 auf den Seitenwänden der dielektrischen Low-k-Füllschicht 233 in dem dielektrischen Finnenteil 229-1b hergestellt.
  • 27E zeigt eine Draufsicht eines Teils der Vorrichtung 200 gemäß einer alternativen Ausführungsform. Bei dieser Ausführungsform werden Ecken der dielektrischen Finnenteile 229-1a und 229-10 durch den Trimmprozess in dem Schritt 138 abgerundet.
  • 28 zeigt eine Schnittansicht eines Teils der Vorrichtung 200 in dem Gatebereich, wobei die Vorrichtung 200 gemäß einer weiteren Ausführungsform des Verfahrens 100 hergestellt wird. Bei dieser Ausführungsform werden bei dem Verfahren 100 die vorstehend erörterten Schritte 102 bis 146 in ähnlicher Weise durchgeführt. Jedoch wird in dem Schritt 138 (Trimmprozess) die dielektrische High-k-Belagschicht 232 nicht vollständig von den Seitenwänden der dielektrischen Low-k-Füllschicht 233 entfernt. Dadurch weist der dielektrische Finnenteil 229-1b die dielektrische Low-k-Füllschicht 233 auf, die von der dielektrischen High-k-Belagschicht 232 und der dielektrischen High-k-Kappe 234 umschlossen ist. Außerdem ist die dielektrische High-k-Gateschicht 349 über der dielektrischen High-k-Belagschicht 232 und der dielektrischen High-k-Kappe 234 angeordnet.
  • 29 zeigt einen Teil der Vorrichtung 200, die gemäß einer noch weiteren Ausführungsform des Verfahrens 100 hergestellt wird. Bei dieser Ausführungsform werden bei dem Verfahren 100 die Schritte 102 bis 108 in ähnlicher Weise durchgeführt. Dann wird in dem Schritt 110 der Spalt zwischen benachbarten Mantelschichten 231 vollständig mit der dielektrischen High-k-Belagschicht 232 gefüllt, wie in 29 gezeigt ist. Anschließend werden bei dem Verfahren 100 die Schritte 112, 114 und 116 übersprungen, und das Verfahren 100 geht zu dem Schritt 118 weiter. 30A zeigt eine Draufsicht eines Teils der Vorrichtung 200 nach der Durchführung der Schritte 118 bis 146 bei dem Verfahren 100, und die 30B und 30C zeigen Teil-Schnittansichten der Vorrichtung 200 entlang der Linie B - B bzw. der Linie C - C von 30A. Insbesondere schneidet die Linie B - B in den S/D-Bereich der Vorrichtung 200 entlang der y-Richtung, und die Linie C - C schneidet in den Kanalbereich (oder Gatebereich) der Vorrichtung 200 entlang der y-Richtung. Bei dieser Ausführungsform werden die dielektrischen Finnen 229 nur von der dielektrischen High-k-Belagschicht 232 gebildet. Weitere Aspekte der Vorrichtung 200 bei dieser Ausführungsform (wie etwa die verschiedenen Abmessungen w1, w2 und h1) sind die Gleichen wie die, die vorstehend unter Bezugnahme auf die 27A bis 27D beschrieben worden sind. Es ist zu beachten, dass die Höhe der dielektrischen Finne 229-1b gleich der Höhe der dielektrischen High-k-Belagschicht 232 ist, die die Summe von h2, h3 und w3 ist, die unter Bezugnahme auf die 27C und 27D beschrieben worden sind. Wie in 30D gezeigt ist, können die dielektrischen Finnenteile 229-1a und 229-10 bei dieser Ausführungsform in einigen Fällen ebenfalls abgerundete Ecken haben.
  • 31 zeigt einen Teil der Vorrichtung 200, die gemäß einer noch weiteren Ausführungsform des Verfahrens 100 hergestellt wird. Bei dieser Ausführungsform werden bei dem Verfahren 100 die Schritte 102 bis 112 in ähnlicher Weise durchgeführt. Dann wird bei dem Verfahren 100 der Schritt 114 übersprungen, und das Verfahren 100 geht zu dem Schritt 116 weiter. 32A zeigt eine Draufsicht eines Teils der Vorrichtung 200 nach der Durchführung der Schritte 116 bis 146 des Verfahrens 100, und die 32B und 32C zeigen Teil-Schnittansichten der Vorrichtung 200 entlang der Linie B - B bzw. der Linie C - C von 32A. Insbesondere schneidet die Linie B - B in den S/D-Bereich der Vorrichtung 200 entlang der y-Richtung, und die Linie C - C schneidet in den Kanalbereich (oder Gatebereich) der Vorrichtung 200 entlang der y-Richtung. Bei dieser Ausführungsform werden die dielektrischen Finnen 229 von der dielektrischen High-k-Belagschicht 232 und der dielektrischen Low-k-Füllschicht 233 gebildet, und die dielektrische High-k-Kappe 234 wird weggelassen. Weitere Aspekte der Vorrichtung 200 bei dieser Ausführungsform (wie etwa die verschiedenen Abmessungen w1, w2 und h1) sind die Gleichen wie die, die vorstehend unter Bezugnahme auf die 27A bis 27D beschrieben worden sind. Es ist zu beachten, dass die Höhe der dielektrischen Low-k-Füllschicht 233 die Summe von h2 und h3 ist, die unter Bezugnahme auf die 27C und 27D beschrieben worden sind. Wie in 32D gezeigt ist, können die dielektrischen Finnenteile 229-1a und 229-10 bei dieser Ausführungsform in einigen Fällen ebenfalls abgerundete Ecken haben.
  • Ausführungsformen der vorliegenden Erfindung, die jedoch nicht beschränkend sein sollen, bieten ein oder mehrere der folgenden Vorzüge. Zum Beispiel werden bei Ausführungsformen der vorliegenden Erfindung dielektrische Finnen zum Trennen von S/D-Elementen und von Metallgates hergestellt. Die dielektrischen Finnen werden so getrimmt, dass sie zwischen den Metallgates schmaler als zwischen den S/D-Elementen sind. Dies bietet mehr Platz zum Herstellen der Metallgates, sodass die Metallgates gleichmäßiger und mit einer höheren Qualität hergestellt werden können. Gleichzeitig ermöglichen die dielektrischen Finnen eine gute Isolation zwischen benachbarten S/D-Elementen, um ein zufälliges Verschmelzen der S/D-Elemente zu vermeiden. Ausführungsformen der vorliegenden Erfindung können ohne weiteres in bestehende Halbleiter-Herstellungsprozesse integriert werden.
  • Bei einem beispielhaften Aspekt ist die vorliegende Erfindung auf ein Verfahren gerichtet, das ein Bereitstellen einer Struktur umfasst, die Folgendes aufweist: zwei Finnen, die sich von einem Substrat erstrecken; eine Isolationsstruktur, die untere Teile der Finnen isoliert; Source/Drain-Elemente (S/D-Elemente) über jeder der Finnen; eine dielektrische Finne, die in einer Längsrichtung parallel zu den Finnen orientiert ist und zwischen den zwei Finnen und über der Isolationsstruktur angeordnet ist; einen Dummy-Gatestapel über der Isolationsstruktur, den Finnen und der dielektrischen Finne; und eine oder mehrere dielektrische Schichten über Seitenwänden des Dummy-Gatestapels. Das Verfahren umfasst weiterhin Folgendes: Entfernen des Dummy-Gatestapels, sodass ein Gategraben in der einen oder den mehreren dielektrischen Schichten entsteht, wobei die dielektrische Finne in dem Gategraben freigelegt wird; Trimmen der dielektrischen Finne, um eine Breite der dielektrischen Finne zu reduzieren; und nach dem Trimmen Herstellen eines High-k-Metallgates in dem Gategraben.
  • Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Rückätzen des High-k-Metallgates auf ein Niveau unter einer Oberseite der dielektrischen Finne, wodurch das High-k-Metallgate in zwei Segmente zertrennt wird, die auf zwei Seiten der dielektrischen Finne angeordnet sind; und Abscheiden einer dielektrischen Kappe über den zwei Segmenten des High-k-Metallgates und über der dielektrischen Finne. Bei einer weiteren Ausführungsform weist die dielektrische Finne eine dielektrische Low-k-Schicht und eine dielektrische High-k-Schicht über der dielektrischen Low-k-Schicht auf, wobei sich eine Oberseite der zwei Segmente des High-k-Metallgates über einer Oberseite der dielektrischen Low-k-Schicht und unter einer Oberseite der dielektrischen High-k-Schicht befindet.
  • Bei einer Ausführungsform des Verfahrens weist die dielektrische Finne eine dielektrische Low-k-Schicht und eine dielektrische High-k-Schicht auf, die auf Seitenwänden der dielektrischen Low-k-Schicht angeordnet ist, wobei das Trimmen der dielektrischen Finne ein vollständiges Entfernen der dielektrischen High-k-Schicht von den Seitenwänden der dielektrischen Low-k-Schicht umfasst. Bei einer weiteren Ausführungsform umfasst das Trimmen der dielektrischen Finne weiterhin ein Ätzen der dielektrischen Low-k-Schicht, nachdem die dielektrische High-k-Schicht vollständig von den Seitenwänden der dielektrischen Low-k-Schicht entfernt worden ist.
  • Bei einer Ausführungsform des Verfahrens wird durch das Trimmen der dielektrischen Finne eine Breite der dielektrischen Finne um etwa 2 nm bis etwa 12 nm reduziert. Bei einer weiteren Ausführungsform des Verfahrens weist die dielektrische Finne eine dielektrische Low-k-Schicht und eine dielektrische High-k-Schicht auf, die auf Seitenwänden der dielektrischen Low-k-Schicht angeordnet ist, wobei das Trimmen der dielektrischen Finne ein teilweises Entfernen der dielektrischen High-k-Schicht von den Seitenwänden der dielektrischen Low-k-Schicht und ein Belassen zumindest eines Teils der dielektrischen High-k-Schicht auf den Seitenwänden der dielektrischen Low-k-Schicht umfasst.
  • Bei einer Ausführungsform des Verfahrens weist die dielektrische Finne eine oder mehrere dielektrische High-k-Schichten auf, die sich über eine volle Breite der dielektrischen Finne erstrecken. Bei einer Ausführungsform, bei der die dielektrische Finne eine erste dielektrische Finne ist und die Struktur weiterhin eine zweite dielektrische Finne benachbart zu einer der Finnen aufweist, bevor der Dummy-Gatestapel entfernt wird, umfasst das Verfahren weiterhin Folgendes: teilweises Aussparen des Dummy-Gatestapels auf ein Niveau unter einer Oberseite der ersten und der zweiten dielektrischen Finne; Herstellen einer Ätzmaske so, dass sie die erste dielektrische Finne bedeckt und die zweite dielektrische Finne unbedeckt lässt; Aussparen der zweiten dielektrischen Finne; und Entfernen der Ätzmaske.
  • Bei einem weiteren beispielhaften Aspekt ist die vorliegende Erfindung auf ein Verfahren gerichtet, das ein Bereitstellen einer Struktur umfasst, die Folgendes aufweist: Finnen, die sich von einem Substrat erstrecken; eine Isolationsstruktur, die untere Teile der Finnen isoliert; Source/Drain-Elemente (S/D-Elemente) über den Finnen; dielektrische Finnen, die in einer Längsrichtung parallel zu den Finnen orientiert sind, zwischen benachbarten Finnen und über der Isolationsstruktur angeordnet sind und die S/D-Elemente isolieren; einen Dummy-Gatestapel über der Isolationsstruktur, den Finnen und den dielektrischen Finnen; und eine oder mehrere dielektrische Schichten über Seitenwänden des Dummy-Gatestapels. Das Verfahren umfasst weiterhin Folgendes: teilweises Aussparen des Dummy-Gatestapels, wodurch Teile der dielektrischen Finnen freigelegt werden; Herstellen einer Ätzmaske so, dass sie eine erste dielektrische Finne der dielektrischen Finnen bedeckt und eine zweite dielektrische Finne der dielektrischen Finnen unbedeckt lässt; teilweises Ätzen der zweiten dielektrischen Finne durch die Ätzmaske, sodass sich eine Oberseite der zweiten dielektrischen Finne unter einer Oberseite der ersten dielektrischen Finne befindet; Entfernen der Ätzmaske; Entfernen des Dummy-Gatestapels, sodass ein Gategraben in der einen oder den mehreren dielektrischen Schichten entsteht, wobei zumindest die erste dielektrische Finne in dem Gategraben freigelegt wird; Trimmen der ersten dielektrischen Finne, um eine Breite der ersten dielektrischen Finne zu reduzieren; und nach dem Trimmen Herstellen eines High-k-Metallgates in dem Gategraben.
  • Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Rückätzen des High-k-Metallgates auf ein Niveau unter der Oberseite der ersten dielektrischen Finne und über der Oberseite der zweiten dielektrischen Finne, wodurch das High-k-Metallgate in zwei Segmente zertrennt wird, die auf zwei Seiten der ersten dielektrischen Finne angeordnet sind; und Abscheiden einer dielektrischen Kappe über den zwei Segmenten des High-k-Metallgates und der ersten dielektrischen Finne.
  • Bei einer Ausführungsform des Verfahrens weisen die erste und die zweite dielektrische Finne jeweils eine dielektrische Low-k-Schicht und eine dielektrische High-k-Schicht über der dielektrischen Low-k-Schicht auf, wobei durch das teilweise Ätzen der zweiten dielektrischen Finne die dielektrische High-k-Schicht der zweiten dielektrischen Finne vollständig entfernt wird. Bei einer weiteren Ausführungsform weisen die erste und die zweite dielektrische Finne jeweils eine dielektrische Low-k-Schicht und eine dielektrische High-k-Schicht über der dielektrischen Low-k-Schicht auf, wobei durch das teilweise Ätzen der zweiten dielektrischen Finne die dielektrische High-k-Schicht der zweiten dielektrischen Finne teilweise entfernt wird.
  • Bei einer Ausführungsform des Verfahrens wird durch das Trimmen der ersten dielektrischen Finne auch eine Breite der zweiten dielektrischen Finne reduziert. Bei einer weiteren Ausführungsform weist die erste dielektrische Finne eine dielektrische Low-k-Schicht und eine dielektrische High-k-Schicht auf, die auf Seitenwänden der dielektrischen Low-k-Schicht angeordnet ist, wobei das Trimmen der ersten dielektrischen Finne ein vollständiges Entfernen der dielektrischen High-k-Schicht von den Seitenwänden der dielektrischen Low-k-Schicht umfasst. Bei einer noch weiteren Ausführungsform weist die erste dielektrische Finne eine dielektrische Low-k-Schicht und eine dielektrische High-k-Schicht auf, die auf Seitenwänden der dielektrischen Low-k-Schicht angeordnet ist, wobei das Trimmen der ersten dielektrischen Finne ein teilweises Entfernen der dielektrischen High-k-Schicht von den Seitenwänden der dielektrischen Low-k-Schicht und ein Belassen zumindest eines Teils der dielektrischen High-k-Schicht auf den Seitenwänden der dielektrischen Low-k-Schicht umfasst.
  • Bei einem noch weiteren beispielhaften Aspekt ist die vorliegende Erfindung auf eine Halbleiterstruktur gerichtet, die Folgendes aufweist: ein Substrat; eine Isolationsstruktur über dem Substrat; zwei Source/Drain-Elemente (S/D-Elemente) über der Isolationsstruktur; eine oder mehrere Halbleiter-Kanalschichten, die die zwei S/D-Elemente seitlich verbinden; ein High-k-Metallgate, das zwischen den zwei S/D-Elementen angeordnet ist und mit der einen oder den mehreren Halbleiter-Kanalschichten verzahnt ist; und eine dielektrische Finne über der Isolationsstruktur und benachbart zu den zwei S/D-Elementen und dem High-k-Metallgate. Eine Oberseite der dielektrischen Finne befindet sich über einer Oberseite des High-k-Metallgates. Ein erster Teil der dielektrischen Finne, der zu dem High-k-Metallgate benachbart ist, ist schmaler als ein zweiter Teil der dielektrischen Finne, der zu den zwei S/D-Elementen benachbart ist.
  • Bei einer Ausführungsform der Halbleiterstruktur ist der erste Teil der dielektrischen Finne um etwa 2 nm bis etwa 12 nm schmaler als der zweite Teil der dielektrischen Finne. Bei einer weiteren Ausführungsform weisen der erste und der zweite Teil der dielektrischen Finne jeweils eine dielektrische Low-k-Schicht und eine dielektrische High-k-Schicht auf, die auf Seitenwänden der dielektrischen Low-k-Schicht angeordnet ist. Bei einer weiteren Ausführungsform ist die dielektrische Low-k-Schicht des ersten Teils schmaler als die dielektrische Low-k-Schicht des zweiten Teils.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/028643 [0001]

Claims (20)

  1. Verfahren mit den folgenden Schritten: Bereitstellen einer Struktur, die Folgendes aufweist: zwei Finnen, die sich von einem Substrat erstrecken, eine Isolationsstruktur, die untere Teile der Finnen isoliert, Source/Drain-Elemente über jeder der Finnen, eine dielektrische Finne, die in einer Längsrichtung parallel zu den Finnen orientiert ist und zwischen den zwei Finnen und über der Isolationsstruktur angeordnet ist, einen Dummy-Gatestapel über der Isolationsstruktur, den Finnen und der dielektrischen Finne, und eine oder mehrere dielektrische Schichten über Seitenwänden des Dummy-Gatestapels; Entfernen des Dummy-Gatestapels, sodass ein Gategraben in der einen oder den mehreren dielektrischen Schichten entsteht, wobei die dielektrische Finne in dem Gategraben freigelegt wird; Trimmen der dielektrischen Finne, um eine Breite der dielektrischen Finne zu reduzieren; und nach dem Trimmen Herstellen eines High-k-Metallgates in dem Gategraben.
  2. Verfahren nach Anspruch 1, das weiterhin Folgendes umfasst: Rückätzen des High-k-Metallgates auf ein Niveau unter einer Oberseite der dielektrischen Finne, wodurch das High-k-Metallgate in zwei Segmente zertrennt wird, die auf zwei Seiten der dielektrischen Finne angeordnet sind; und Abscheiden einer dielektrischen Kappe über den zwei Segmenten des High-k-Metallgates und über der dielektrischen Finne.
  3. Verfahren nach Anspruch 2, wobei die dielektrische Finne eine dielektrische Low-k-Schicht und eine dielektrische High-k-Schicht über der dielektrischen Low-k-Schicht aufweist, wobei sich eine Oberseite der zwei Segmente des High-k-Metallgates über einer Oberseite der dielektrischen Low-k-Schicht und unter einer Oberseite der dielektrischen High-k-Schicht befindet.
  4. Verfahren nach Anspruch 1, wobei die dielektrische Finne eine dielektrische Low-k-Schicht und eine dielektrische High-k-Schicht aufweist, die auf Seitenwänden der dielektrischen Low-k-Schicht angeordnet ist, und das Trimmen der dielektrischen Finne ein vollständiges Entfernen der dielektrischen High-k-Schicht von den Seitenwänden der dielektrischen Low-k-Schicht umfasst.
  5. Verfahren nach Anspruch 4, wobei das Trimmen der dielektrischen Finne weiterhin ein Ätzen der dielektrischen Low-k-Schicht umfasst, nachdem die dielektrische High-k-Schicht vollständig von den Seitenwänden der dielektrischen Low-k-Schicht entfernt worden ist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei durch das Trimmen der dielektrischen Finne eine Breite der dielektrischen Finne um etwa 2 nm bis etwa 12 nm reduziert wird.
  7. Verfahren nach Anspruch 1, wobei die dielektrische Finne eine dielektrische Low-k-Schicht und eine dielektrische High-k-Schicht aufweist, die auf Seitenwänden der dielektrischen Low-k-Schicht angeordnet ist, und das Trimmen der dielektrischen Finne ein teilweises Entfernen der dielektrischen High-k-Schicht von den Seitenwänden der dielektrischen Low-k-Schicht und ein Belassen zumindest eines Teils der dielektrischen High-k-Schicht auf den Seitenwänden der dielektrischen Low-k-Schicht umfasst.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die dielektrische Finne eine oder mehrere dielektrische High-k-Schichten aufweist, die sich über eine volle Breite der dielektrischen Finne erstrecken.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei die dielektrische Finne eine erste dielektrische Finne ist und die Struktur weiterhin eine zweite dielektrische Finne benachbart zu einer der Finnen aufweist, bevor der Dummy-Gatestapel entfernt wird, und das Verfahren weiterhin Folgendes umfasst: teilweises Aussparen des Dummy-Gatestapels auf ein Niveau unter einer Oberseite der ersten und der zweiten dielektrischen Finne; Herstellen einer Ätzmaske so, dass sie die erste dielektrische Finne bedeckt und die zweite dielektrische Finne unbedeckt lässt; Aussparen der zweiten dielektrischen Finne; und Entfernen der Ätzmaske.
  10. Verfahren mit den folgenden Schritten: Bereitstellen einer Struktur, die Folgendes aufweist: Finnen, die sich von einem Substrat erstrecken, eine Isolationsstruktur, die untere Teile der Finnen isoliert, Source/Drain-Elemente über den Finnen, dielektrische Finnen, die in einer Längsrichtung parallel zu den Finnen orientiert sind, zwischen benachbarten Finnen und über der Isolationsstruktur angeordnet sind und die Source/Drain-Elemente isolieren, einen Dummy-Gatestapel über der Isolationsstruktur, den Finnen und den dielektrischen Finnen, und eine oder mehrere dielektrische Schichten über Seitenwänden des Dummy-Gatestapels; teilweises Aussparen des Dummy-Gatestapels, wodurch Teile der dielektrischen Finnen freigelegt werden; Herstellen einer Ätzmaske so, dass sie eine erste dielektrische Finne der dielektrischen Finnen bedeckt und eine zweite dielektrische Finne der dielektrischen Finnen unbedeckt lässt; teilweises Ätzen der zweiten dielektrischen Finne durch die Ätzmaske, sodass sich eine Oberseite der zweiten dielektrischen Finne unter einer Oberseite der ersten dielektrischen Finne befindet; Entfernen der Ätzmaske; Entfernen des Dummy-Gatestapels, sodass ein Gategraben in der einen oder den mehreren dielektrischen Schichten entsteht, wobei zumindest die erste dielektrische Finne in dem Gategraben freigelegt wird; Trimmen der ersten dielektrischen Finne, um eine Breite der ersten dielektrischen Finne zu reduzieren; und nach dem Trimmen Herstellen eines High-k-Metallgates in dem Gategraben.
  11. Verfahren nach Anspruch 10, das weiterhin Folgendes umfasst: Rückätzen des High-k-Metallgates auf ein Niveau unter der Oberseite der ersten dielektrischen Finne und über der Oberseite der zweiten dielektrischen Finne, wodurch das High-k-Metallgate in zwei Segmente zertrennt wird, die auf zwei Seiten der ersten dielektrischen Finne angeordnet sind; und Abscheiden einer dielektrischen Kappe über den zwei Segmenten des High-k-Metallgates und über der ersten dielektrischen Finne.
  12. Verfahren nach Anspruch 10 oder 11, wobei die erste und die zweite dielektrische Finne jeweils eine dielektrische Low-k-Schicht und eine dielektrische High-k-Schicht über der dielektrischen Low-k-Schicht aufweisen, wobei durch das teilweise Ätzen der zweiten dielektrischen Finne die dielektrische High-k-Schicht der zweiten dielektrischen Finne vollständig entfernt wird.
  13. Verfahren nach Anspruch 10 oder 11, wobei die erste und die zweite dielektrische Finne jeweils eine dielektrische Low-k-Schicht und eine dielektrische High-k-Schicht über der dielektrischen Low-k-Schicht aufweisen, wobei durch das teilweise Ätzen der zweiten dielektrischen Finne die dielektrische High-k-Schicht der zweiten dielektrischen Finne teilweise entfernt wird.
  14. Verfahren nach einem der Ansprüche 10 bis 13, wobei durch das Trimmen der ersten dielektrischen Finne auch eine Breite der zweiten dielektrischen Finne reduziert wird.
  15. Verfahren nach Anspruch 10 oder 11, wobei die erste dielektrische Finne eine dielektrische Low-k-Schicht und eine dielektrische High-k-Schicht aufweist, die auf Seitenwänden der dielektrischen Low-k-Schicht angeordnet ist, und das Trimmen der ersten dielektrischen Finne ein vollständiges Entfernen der dielektrischen High-k-Schicht von den Seitenwänden der dielektrischen Low-k-Schicht umfasst.
  16. Verfahren nach Anspruch 10 oder 11, wobei die erste dielektrische Finne eine dielektrische Low-k-Schicht und eine dielektrische High-k-Schicht aufweist, die auf Seitenwänden der dielektrischen Low-k-Schicht angeordnet ist, und das Trimmen der ersten dielektrischen Finne ein teilweises Entfernen der dielektrischen High-k-Schicht von den Seitenwänden der dielektrischen Low-k-Schicht und ein Belassen zumindest eines Teils der dielektrischen High-k-Schicht auf den Seitenwänden der dielektrischen Low-k-Schicht umfasst.
  17. Halbleiterstruktur mit: einem Substrat; einer Isolationsstruktur über dem Substrat; zwei Source/Drain-Elementen über der Isolationsstruktur; einer oder mehreren Halbleiter-Kanalschichten, die die zwei Source/Drain-Elemente seitlich verbinden; einem High-k-Metallgate, das zwischen den zwei Source/Drain-Elementen angeordnet ist und mit der einen oder den mehreren Halbleiter-Kanalschichten verzahnt ist; und einer dielektrischen Finne über der Isolationsstruktur und benachbart zu den zwei Source/Drain-Elementen und dem High-k-Metallgate, wobei sich eine Oberseite der dielektrischen Finne über einer Oberseite des High-k-Metallgates befindet und ein erster Teil der dielektrischen Finne, der zu dem High-k-Metallgate benachbart ist, schmaler als ein zweiter Teil der dielektrischen Finne ist, der zu den zwei Source/Drain-Elementen benachbart ist.
  18. Halbleiterstruktur nach Anspruch 17, wobei der erste Teil der dielektrischen Finne um etwa 2 nm bis etwa 12 nm schmaler als der zweite Teil der dielektrischen Finne ist.
  19. Halbleiterstruktur nach Anspruch 17 oder 18, wobei der erste und der zweite Teil der dielektrischen Finne jeweils eine dielektrische Low-k-Schicht und eine dielektrische High-k-Schicht aufweisen, die auf Seitenwänden der dielektrischen Low-k-Schicht angeordnet ist.
  20. Halbleiterstruktur nach Anspruch 19, wobei die dielektrische Low-k-Schicht des ersten Teils schmaler als die dielektrische Low-k-Schicht des zweiten Teils ist.
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