KR20210145076A - 유전체 핀을 가진 반도체 디바이스 및 그 형성 방법 - Google Patents

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KR20210145076A
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Abstract

본 방법은 기판으로부터 연장되는 2개의 핀들(fins); 핀들의 하단 부분들을 격리하는 격리 구조물(isolation structure); 핀들 각각 위의 소스/드레인(source/drain; S/D) 피처들(features); 핀들에 평행하게 길이 방향으로 배향되고 2개의 핀들 사이에 그리고 격리 구조물 위에 배치된 유전체 핀; 격리 구조물, 핀들 및 유전체 핀 위의 더미 게이트 스택; 및 더미 게이트 스택의 측벽들 위의 하나 이상의 유전체층을 갖는 구조물을 제공하는 단계를 포함한다. 본 방법은 더미 게이트 스택을 제거하여 하나 이상의 유전체층 내에 게이트 트렌치를 생성하는 단계 - 유전체 핀은 게이트 트렌치에서 노출됨 -; 유전체 핀의 폭을 감소시키기 위해 유전체 핀을 트리밍하는 단계; 및 트리밍 후 게이트 트렌치에 하이-k 금속 게이트를 형성하는 단계를 더 포함한다.

Description

유전체 핀을 가진 반도체 디바이스 및 그 형성 방법{SEMICONDUCTOR DEVICES WITH DIELECTRIC FINS AND METHOD FOR FORMING THE SAME}
우선권
본 출원은 그 전체 개시가 참조로서 본 명세서에 통합되어 있는 2020년 5월 22일에 출원된 미국 특허 가출원 제63/028,643호의 이익 및 그에 대한 우선권을 주장한다.
발명의 배경이 되는 기술
전자 산업은, 더 많은 수의 점점 복잡하고 정교해지는 기능들을 동시에 지원할 수 있는, 더 작고 더 빠른 전자 디바이스들에 대한 끊임없이 증가하는 수요를 경험해 왔다. 이러한 요구를 충족하기 위해 집적 회로(integrated circuit; IC) 산업에서는 저비용, 고성능 및 저전력 IC를 제조하는 추세가 계속되고 있다. 지금까지 이러한 목표들은 대부분 IC 치수들(예를 들어, 최소 IC 피처 크기(minimum IC feature size))을 감소시켜 생산 효율을 향상시키고 연관된 비용을 낮춤으로써 달성되어 왔다. 그러나, 이러한 스케일링(scaling)으로 인해 IC 제조 프로세스에서 복잡성도 또한 증가되었다. 관심 분야 중 하나는 고집적 IC에서 인접한 금속 게이트 전극들을 격리하는(isolate) 방법과 인접한 소스/드레인 전극들을 격리하는 방법이다.
본 개시는 첨부 도면과 함께 이하의 상세한 설명을 읽음으로써 최상으로 이해될 것이다. 산업에서의 표준 실무에 따라서, 다양한 피처들(features)이 실제 축적으로(scale) 도시되지 않았고 단지 설명 목적을 위해서 사용된다는 것이 강조된다. 실제로, 다양한 피처들의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1a, 1b, 및 1c는 본 개시의 다양한 양상에 따라, 하이브리드 유전체 핀(hybrid dielectric fins)을 가진 반도체 디바이스를 형성하는 방법의 흐름도를 도시한다.
도 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23, 29, 및 31은 도 1a 내지 1c의 방법의 실시예에 따른 제조의 중간 단계에서, 일부 실시예에 따른, 반도체 디바이스의 일부의 사시도를 도시한다.
도 24, 25, 26, 27b, 27c, 27d, 28, 30b, 30c, 30d, 32b 및 32c는 일부 실시예에 따른 반도체 디바이스의 일부의 단면도를 도시한다.
도 27a, 27e, 30a, 32a 및 32d는 일부 실시예에 따른 반도체 디바이스의 일부의 평면도를 도시한다.
하기의 개시는 제공되는 특허 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다. 또한, 숫자 또는 숫자의 범위가 "약", "대략" 등으로 기술될 때, 이 용어는 달리 명시되지 않는 한, 본 명세서에 개시된 특정 기술의 당업자의 지식에 따라 설명된 숫자의 특정 변화(+/- 10% 또는 다른 변화 등) 내에 있는 숫자를 포함한다. 예를 들어, 용어 "약 5 nm"는 4.5 nm 내지 5.5 nm, 4.0 nm 내지 5.0 nm 등의 치수 범위를 포함할 수 있다.
본 출원은 일반적으로 반도체 구조물 및 제조 프로세스와 관련되며, 보다 구체적으로는 금속 게이트와 에피택셜 소스/드레인(source/drain; S/D) 피처를 격리하기 위해 유전체 핀을 사용하는 것과 관련된다. 예를 들어, 유전체 핀은 두 개의 금속 게이트들 사이와 두 개의 트랜지스터들의 S/D 피처들 사이에 배치된다. 유전체 핀은 S/D 피처들 사이에서보다 두 금속 게이트들 사이에서 더 좁게 트리밍된다. 이러한 격리 방식은 금속 게이트 형성을 위한 더 많은 공간을 제공하므로 금속 게이트가 보다 균일하고 더 고품질로 형성될 수 있다. 이것은 트랜지스터를 계속 축소할 때 금속 게이트 충전과 관련된 일반적인 문제를 극복한다. 동시에, 개시된 격리 방식은 인접한 S/D 피처들 사이에 더 큰 거리를 제공하여 S/D 피처의 우발적인 병합을 방지한다. 이것은 트랜지스터를 계속 축소할 때 S/D 엔지니어링의 일반적인 문제를 극복한다. 유전체 핀은 윗면에서 볼 때 조그 형상(jogged shape)을 가지고 있는데, 즉, 두 개의 더 넓은 섹션이 더 좁은 섹션에 의해 결합되어 있다. 더 넓은 섹션 및 더 좁은 섹션의 코너는 일부 실시예에서 둥글게 될 수 있다. 유전체 핀은 제조 동안 에칭 선택성을 달성하고 인접한 금속 게이트들 사이에 그리고 인접한 소스/드레인 피처들 사이에 낮은 결합 커패시턴스를 제공하기 위해 로우-k 층 및 하이-k 층의 혼합과 같은 다수의 층을 포함할 수 있다. 본 개시의 구조물 및 제조 방법의 세부 사항은 일부 실시예에 따라 GAA 디바이스를 제조하는 프로세스를 도시하는 첨부된 도면과 함께 아래에 설명된다. GAA 디바이스는 나노와이어 트랜지스터 및 나노시트 트랜지스터와 같이 수직으로 적층된 수평 배향 다중 채널 트랜지스터를 갖는 디바이스를 지칭한다. GAA 디바이스는 더 나은 게이트 제어 능력, 낮은 누설 전류 및 완전한 FinFET 디바이스 레이아웃 호환성으로 인해 CMOS를 로드맵의 다음 단계로 끌어올릴 유망한 후보이다. 본 개시는 또한 개시된 유전체 핀을 갖는 FinFET 디바이스를 제조하는데 사용될 수 있다. 간략함을 위해, 본 개시는 GAA 디바이스를 예로 사용하고 GAA와 FinFET 실시예들 간의 프로세스들의 특정 차이점을 지적한다. 당업자들은 여기서 소개된 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계하거나 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다.
도 1a, 1b, 및 1c는 본 개시의 다양한 양상에 따른 반도체 디바이스를 제조하기 위한 방법(100)의 흐름도이다. 추가 프로세싱은 본 개시에 의해 고려된다. 추가적인 동작은 방법(100)의 이전, 동안 및 이후에 제공될 수 있고, 설명된 동작 중 일부는 방법(100)의 추가적인 실시예에서 이동, 대체, 또는 제거될 수 있다.
방법(100)은 일부 실시예에 따른 방법(100)에 따라 다양한 제조 단계에서 반도체 디바이스(또는 반도체 구조물)(200)의 다양한 사시도, 평면도, 및 단면도를 도시하는 도 2 내지 32d와 관련하여 아래에서 설명된다. 일부 실시예에서, 디바이스(200)는 저항기, 커패시터, 인덕터, 다이오드, p형 전계 효과 트랜지스터(p-type field effect transistor; PFET), n형 전계 효과 트랜지스터(n-type field effect transistor; NFET), FinFET, 나노시트 FET, 나노와이어 FET, 다른 유형의 다중 게이트 FET, 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET), 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 트랜지스터, 양극성 접합 트랜지스터(bipolar junction transistor; BJT), 측방향 확산 MOS(laterally diffused MOS; LDMOS) 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 메모리 디바이스, 다른 적절한 컴포넌트, 또는 이들의 조합과 같은 다양한 수동 및 능동 마이크로전자 디바이스를 포함하는 IC 칩, 시스템 온 칩(system on chip; SoC) 또는 그 일부분의 일부이다. 도 2 내지 32d는 본 개시의 발명 개념을 더 잘 이해하도록 명확성을 위해 단순화되었다. 추가의 피처들이 디바이스(200)에 추가될 수 있고, 이하에서 설명되는 피처들 중의 일부는 디바이스(200)의 다른 실시예에서 대체, 수정 또는 제거될 수 있다.
동작(102)에서, 방법(100)(도 1a)은 기판(201) 위에 핀(218)을 형성한다. 결과적인 구조물은 실시예에 따라 도 2에 도시된다. 묘사된 실시예에서, 각각의 핀(218)은 반도체층(204), 반도체층(204) 위의 반도체층(210 및 215)의 스택(205), 및 스택(205) 위의 핀 상단 하드 마스크(206)를 포함한다. 실시예에서, 기판(201)은 SOI(silicon-on-insulator) 기판, SGOI(silicon germanium-on-insulator) 기판, 또는 GOI(germanium-on-insulator) 기판과 같은 반도체 온 인슐레이터(semiconductor-on-insulator) 기판이다. 반도체 온 인슐레이터 기판은 산소 주입에 의한 분리(separation by implantation of oxygen; SIMOX), 웨이퍼 본딩 및/또는 다른 적절한 방법을 사용하여 제조될 수 있다. 대안적인 실시예에서, 기판(201)은 벌크 실리콘 기판(즉, 벌크 단결정 실리콘을 포함함)이다. 기판(201)은 게르마늄, 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 인듐 안티몬화물, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 또는 이들의 조합과 같이, 다양한 실시예에서 다른 반도체 물질을 포함할 수 있다.
실시예에서, 반도체층(204)은 실리콘, 실리콘 게르마늄, 게르마늄, 또는 다른 적절한 반도체일 수 있고, 도핑되지 않거나 매우 적은 양의 도펀트로 의도하지 않게 도핑될 수 있다. 반도체층 스택(205)은 반도체층(204) 위에 형성되고, 반도체층(204)의 표면으로부터 인터리빙 또는 교대 구성으로 수직으로(예를 들어, z 방향을 따라) 적층된 반도체층(210) 및 반도체층(215)을 포함한다. 일부 실시예에서, 반도체층(210) 및 반도체층(215)은 도시된 인터리빙 및 교번 구성으로 에피택셜 성장된다. 예를 들어, 반도체층 중 제1 반도체층(210)은 반도체층(204) 상에서 에피택셜 성장되고, 반도체층 중 제2 반도체층(215)은 반도체층 중 제1 반도체(210) 상에 에피택셜 성장되고, 반도체층 중 제3 반도체층(210)은 반도체층 중 제2 반도체층(215) 상에 에피택셜 성장되며, 반도체층 스택(205)이 원하는 수의 반도체층(210)과 반도체층(215)을 가질 때까지 이러한 성장이 계속된다. 일부 실시예에서, 반도체층(210) 및 반도체층(215)의 에피택셜 성장은 분자 빔 에피택시(molecular beam epitaxy; MBE) 프로세스, 화학 증기 퇴적(chemical vapor deposition; CVD) 프로세스(예를 들어, 기상 에피택시(vapor phase epitaxy; VPE) 또는 초고 진공(ultra-high-vacuum; UHV) CVD), 금속 유기 화학 증기 퇴적(metalorganic chemical vapor deposition; MOCVD) 프로세스, 기타 적절한 에피택셜 성장 프로세스, 또는 이들의 조합에 의해 달성된다.
반도체층(210)의 조성은 후속 프로세싱 동안 에칭 선택성 및/또는 상이한 산화 속도를 달성하기 위해 반도체층(215)의 조성과는 상이하다. 일부 실시예에서, 반도체층(210)은 에천트에 대한 제1 에칭 속도를 갖고, 반도체층(215)은 에천트에 대한 제2 에칭 속도를 가지며, 여기서 제2 에칭 속도는 제1 에칭 속도보다 느리다. 일부 실시예에서, 반도체층(210)은 제1 산화 속도를 갖고, 반도체층(215)은 제2 산화 속도를 가지며, 여기서 제2 산화 속도는 제1 산화 속도보다 느리다. 도시된 실시예에서, 반도체층(210) 및 반도체층(215)은 예를 들어, 디바이스(200)의 채널 영역 내의 부유 채널층(suspended channel layers)을 형성하기 위해 구현된 에칭 프로세스와 같은, 에칭 프로세스 동안 원하는 에칭 선택성을 달성하기 위해 상이한 물질, 구성 원자 백분율, 구성 중량 백분율, 두께 및/또는 특성을 포함한다. 예를 들어, 반도체층(210)이 실리콘 게르마늄을 포함하고 반도체층(215)이 실리콘을 포함하는 경우, 반도체층(215)의 실리콘 에칭 속도는 반도체층(210)의 실리콘 게르마늄 에칭 속도보다 느리다. 일부 실시예에서, 반도체층(210) 및 반도체층(215)은 에칭 선택성 및/또는 상이한 산화 속도를 달성하기 위해 상이한 구성 원자 백분율을 갖는 동일한 물질을 포함할 수 있다. 예를 들어, 반도체층(210)과 반도체층(215)은 실리콘 게르마늄을 포함할 수 있으며, 여기서 반도체층(210)은 제1 실리콘 원자 백분율 및/또는 제1 게르마늄 원자 백분율을 가지며, 반도체층(215)은 제2의 다른 실리콘 원자 백분율 및/또는 제2의 다른 게르마늄 원자 백분율을 가진다. 본 개시는, 반도체층(210) 및 반도체층(215)이, 본 명세서에 개시된 반도체 물질들 중 임의의 반도체 물질을 포함하여, 원하는 에칭 선택성, 원하는 산화 속도 차이 및/또는 원하는 성능 특성(예를 들어, 전류 흐름을 최대화하는 물질)을 제공할 수 있는 반도체 물질의 임의의 조합을 포함하는 것을 고려한다.
아래에서 더 설명되는 바와 같이, 반도체층(215) 또는 그 일부는 디바이스(200)의 채널 영역을 형성한다. 도시된 실시예에서, 반도체층 스택(205)은 3개의 반도체층(210) 및 3개의 반도체층(215)을 포함한다. 후속 프로세싱을 거친 후에, 이러한 구성은 디바이스(200)가 3개의 채널을 갖는 결과를 초래할 것이다. 그러나, 본 개시는 반도체층 스택(205)이 예를 들어, 디바이스(200)(예를 들어, GAA 트랜지스터)에 대해 원하는 채널의 수 및/또는 디바이스(200)의 설계 요건에 따라 더 많거나 더 적은 반도체층을 포함하는 실시예를 고려한다. 예를 들어, 반도체층 스택(205)은 2개 내지 10개의 반도체층(210) 및 2개 내지 10개의 반도체층(215)을 포함할 수 있다. 디바이스(200)가 FinFET 디바이스인 대안적인 실시예에서, 스택(205)은 단순히 실리콘의 한 층과 같은 반도체 물질의 한 층이다.
핀(218)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀(218)은 이중-패터닝 또는 다중-패터닝 프로세스를 포함하는, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피와 자기 정렬(self-aligned) 프로세스를 결합하여, 예를 들어, 단일 직접 포토리소그래피 프로세스를 사용하여 달리 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 생성되게 할 수 있다. 예를 들어, 일 실시예에서, 희생층이 스택(205) 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 희생층 옆에 형성된다. 이후 희생층이 제거되고, 그런 다음, 핀(218)을 패터닝하기 위한 마스킹 요소로서 잔여 스페이서 또는 맨드렐(mandrels)이 사용될 수 있다. 예를 들어, 마스킹 요소(예컨대, 하드 마스크(206))는, 기판(102) 상에 핀(218)을 남겨두면서 스택(205) 및 기판(102) 내로 리세스를 에칭하기 위해 사용된다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭(reactive ion etching; RIE), 및/또는 다른 적당한 프로세스를 포함할 수 있다. 예를 들어, 건식 에칭 프로세스는, 산소-함유 가스, 불소-함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소-포함 가스(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬-포함 가스(예를 들어, HBr 및/또는 CHBr3), 요오드-함유 가스, 다른 적절한 가스들 및/또는 플라즈마들, 및/또는 이들의 조합들을 구현할 수 있다. 예를 들어, 습식 에칭 프로세스는 희석된 불화수소산(DHF); 수산화나트륨(KOH) 용액; 암모니아; 불화수소산(HF), 질산(HNO3), 및/또는 아세트산(CH3COOH)을 함유하는 용액; 또는 다른 적합한 습식 에천트 내의 에칭을 포함할 수 있다. 핀(218)을 형성하기 위한 방법의 많은 다른 실시예들이 적절할 수 있다.
동작(104)에서, 방법(100)(도 1a)은 기판(201) 및 핀(218) 위에 다양한 라이너층을 형성하며, 그 실시예는 도 3에 도시되어 있다. 도시된 실시예에서, 라이너층은 유전체 라이너층(202) 및 반도체 라이너층(203)을 포함한다. 라이너층(202 및 203)은 기판(201) 및 핀(218)의 표면을 따라 형성되고, 인접한 핀들(218) 사이의 공간을 완전히 채우지 않는다. 실시예에서, 각각의 라이너층(202 및 203)은 실질적으로 균일한 두께를 갖도록 형성된다. 일부 실시예에서, 유전체 라이너층(202)은 약 1.5 nm 내지 약 4.5 nm 범위의 두께를 가질 수 있고, 반도체 라이너층(203)은 예를 들어, 약 1.5 nm 내지 약 4.5 nm 범위의 두께를 가질 수 있다. 본 실시예에서, 유전체 라이너층(202)은 핀(218)의 표면을 보호하고 라이너층(203)과 기판(201) 및 핀(218)의 다양한 표면 사이의 접착력을 향상시키는 데 도움이 되며, 반도체 라이너층(203)은 후속 제조 단계에서 클래딩층을 형성할 때 시드층으로서 기능한다. 실시예에서, 유전체 라이너층(202)은 실리콘 이산화물을 포함하고 반도체 라이너층(203)은 결정질 실리콘 또는 비정질 실리콘과 같은 실리콘을 포함한다. 대안적인 실시예에서, 유전체 라이너층(202)은 예를 들어, 실리콘 산질화물과 같은 다른 유전체 물질(들)을 포함한다. 유전체 라이너층(202)은 다양한 실시예들에서 열 산화, 화학적 산화, CVD, 원자층 퇴적(atomic layer deposition; ALD), 또는 다른 방법에 의해 형성될 수 있다. 반도체 라이너층(203)은 다양한 실시예에서 CVD, ALD, 또는 다른 방법에 의해 형성될 수 있다.
동작(106)에서, 방법(100)(도 1a)은 도 4 및 5에 도시된 바와 같이, 기판(201) 위에 격리 구조물(또는 격리 피처(들))(230)을 형성하여 디바이스(200)의 다양한 영역들을 격리한다. 예를 들어, 격리 피처(230)는 핀들(218)의 하단 부분을 둘러싸서 핀들(218)을 서로 분리하고 격리한다. 격리 피처(230)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적절한 격리 물질(예를 들어, 실리콘, 산소, 질소, 탄소, 또는 다른 적절한 격리 구성 요소), 또는 이들의 조합을 포함한다. 격리 피처(230)는 얕은 트렌치 격리(shallow trench isolation; STI) 구조물 및/또는 깊은 트렌치 격리(deep trench isolation; DTI) 구조물과 같은 상이한 구조물을 포함할 수 있다. 일부 실시예에서, 격리 피처(230)는 열 산화물 라이너층 위에 배치된 실리콘 질화물층과 같은 다층 구조물을 포함한다. 격리 피처(230)는 여러 단계에 의해 형성될 수 있다. 예를 들어, 절연체 물질(들)은 핀들(218) 사이의 트렌치를 채우기 위해, 예를 들어, CVD 프로세스 또는 스핀-온 유리 프로세스에 의해 퇴적될 수 있다. 그 후 과도한 절연체 물질(들)을 제거하고 그리고/또는 절연체 물질(들)의 상단 표면을 평탄화하기 위해 화학적 기계적 연마(chemical mechanical polishing; CMP) 프로세스가 수행된다. 이것은 도 4에 도시된다. 이어서, 도 5에 도시된 바와 같이, 절연체 물질(들)이 에칭백되어 격리 피처(230)를 형성한다. 절연체 물질(들)의 에칭백은 절연체 물질(들)에 대해 선택적으로 조정되고 반도체 라이너층(203)에 대해 에칭이 없는(또는 최소한을 에칭을 하는) 에칭 프로세스를 사용한다. 도시된 실시예에서, 절연 피처(230)의 상단 표면이 반도체층(204)의 상단 표면 아래에 또는 이 상단 표면과 수평이 되도록 절연체 물질(들)이 에칭백된다. 대안적인 실시예에서, 격리 피처(230)의 상단 표면이 스택(205)의 최하부층(210)의 상단 표면 아래에 그리고 반도체층(204)의 상단 표면 위에 있도록 절연체 물질(들)이 에칭백된다.
동작(108)에서, 방법(100)(도 1a)은 핀(218)의 상단 및 측벽 표면 위에 그리고 격리 피처(230) 위에 클래딩층(231)을 형성한다. 결과적인 구조물은 실시예에 따라 도 6에 도시된다. 도 6에 도시된 바와 같이, 클래딩층(231)은 인접한 핀들(218) 사이의 공간을 완전히 채우지 않는다. 일부 실시예에서, 클래딩층(231)은 예를 들어, 약 4 nm 내지 약 12 nm 범위의 두께로 형성될 수 있다. 실시예에서, 클래딩층(231)은 실리콘 게르마늄(SiGe)을 포함한다. 예를 들어, SiGe는 실리콘을 포함하는 반도체 라이너층(203)으로부터 에피택셜 성장될 수 있다. 반도체 라이너층(203)은 에피택셜 성장 프로세스 동안 클래딩층(231)에 포함될 수 있다. 다양한 실시예에서, 클래딩층(231)은 VPE 및/또는 UHV CVD, 분자 빔 에피택시, 다른 적합한 에피택시 성장 프로세스, 또는 이들의 조합과 같은 임의의 적합한 에피택시 프로세스를 사용하여 퇴적될 수 있다. 일부 실시예에서, 클래딩층(231)이 퇴적된 후, 동작(108)은 예를 들어, 플라즈마 건식 에칭 프로세스를 사용하여 격리 피처(230) 위로부터 클래딩층(231)의 일부를 제거하는 에칭 프로세스를 수행한다. 이러한 실시예에서, 핀(218)의 상부에 있는 클래딩층(231)의 일부도 부분적으로 또는 완전히 제거될 수 있다.
동작(110)에서, 방법(100)(도 1a)은 클래딩층(231) 위에 그리고 격리 피처(230)의 상단 표면 상에 유전체 라이너(232)를 형성한다. 결과적인 구조물은 실시예에 따라 도 7에 도시된다. 도 7에 도시된 바와 같이, 유전체 라이너(232)는 이 실시예에서 인접한 핀들(218) 사이의 공간을 완전히 채우지 않는다. 대안적인 실시예에서, 유전체 라이너(232)는 나중에 논의될 도 29에 도시된 바와 같이 인접한 핀들(218) 사이의 공간을 완전히 채운다. 본 실시예에서 유전체 라이너(232)는 약 1 nm 내지 약 6 nm 범위의 두께(w3)로 형성될 수 있다. 이 두께는 근처에 형성될 소스/드레인 피처에 미치는 영향을 고려하도록 설계되었으며, 이는 나중에 도 27b를 참조하여 더 자세히 논의된다. 본 실시예에서, 유전체 라이너(232)는 예를 들어, HfO2, HfSiOx(예컨대, HfSiO4), HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO2, ZrSiO2, AlSiO, Al2O3, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이-k 유전체 물질, 또는 이들의 조합과 같은, 하이-k 유전체 물질을 포함한다. 본 개시에서, 하이-k 유전체 물질은 일반적으로 예를 들어, 7보다 큰 고 유전 상수를 갖는 유전체 물질을 지칭한다. 유전체 라이너(232)는 CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 다른 적절한 방법, 또는 이들의 조합을 사용하여 퇴적될 수 있다. 유전체 라이너(232)는 논의되는 바와 같이 일부 실시예에서 유전체 핀의 일부일 것이다. 간단하게 하기 위해, 라이너층(202 및 203)은 도 7에 도시되지 않았다(그러나 이들은 여전히 격리 피처(230)에 인접하여 존재한다).
동작(112)에서, 방법(100)(도 1a)은 유전체 라이너(232) 위에 유전체 충전층(233)을 퇴적하고 핀들(218) 사이의 간극을 채운다. 이어서, 동작(112)은 도 8에 도시된 바와 같이 디바이스(200)의 상단 표면을 평탄화하고 클래딩층(231)을 노출시키기 위해 CMP 프로세스를 수행할 수 있다. 본 실시예에서, 유전체 충전층(233)은 Si, O, N 및 C를 포함하는 유전체 물질(예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 산탄질화물)과 같은 로우-k 유전체 물질을 포함한다. 실시예에서, 유전체 충전층(281)은 TEOS(tetraethylorthosilicate)로 형성된 산화물, 도핑되지 않은 실리케이트 유리, 또는 예를 들어, BPSG(borophosphosilicate glass), FSG(fluoride-doped silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass), 다른 로우-k 유전체 물질, 또는 이들의 조합과 같은 도핑된 실리콘 산화물을 포함한다. 로우-k 유전체 물질의 일부 예는 크세로겔, 에어로겔, 비정질 불소화 탄소, 파릴렌, BCB, 폴리이미드 또는 이들의 조합을 포함한다. 본 개시에서, 로우-k 유전체 물질은 일반적으로 예를 들어, 7보다 낮은, 저 유전 상수를 갖는 유전체 물질을 지칭한다. 유전체 충전층(233)은, 예를 들어, 디바이스(200) 위에 유동성 물질(예컨대, 액체 화합물)을 퇴적하고 유동성 물질을 열적 어닐링 및/또는 자외선 방사선 처리와 같은 적절한 기술에 의해 고체 물질로 변환하는 것을 포함하는 유동성 CVD(FCVD) 프로세스를 사용해 퇴적될 수 있다. 유전체 충전층(233)은 다른 유형의 방법을 사용하여 퇴적될 수 있다.
동작(114)에서, 방법(100)(도 1a)은 도 9 및 10에 도시된 바와 같이, 유전체층(233) 위에 그리고 클래딩층(232)의 대향 측벽들 상의 유전체층(232) 사이에 유전체 헬멧(234)을 형성한다. 실시예에서, 유전체 헬멧(234)은 예를 들어, HfO2, HfSiOx(예컨대, HfSiO4), HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO2, ZrSiO2, AlSiO, Al2O3, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이-k유전체 물질, 또는 이들의 조합과 같은, 하이-k 유전체 물질을 포함한다. 실시예에서, 동작(114)은, 유전체 라이너층(232) 및 클래딩층(231)에 대해 무(no)(또는 최소) 에칭으로 유전체 충전층(233)을 에칭하는 선택적 에칭 프로세스를 사용하여 유전체 충전층(233)을 리세싱하는 것을 포함한다. 결과적인 구조물은 실시예에 따라 도 9에 도시된다. 다양한 실시예에서, 유전체 충전층(233)은, 유전체 충전층(233)의 상단 표면이 핀(218)에서 최상부층(215)의 상단 표면과 대략 수평이 되도록, 예를 들어, 2개의 상단 표면이 서로 +/- 5 nm 내에 있도록 리세싱된다. 유전체 충전층(233)의 높이를 이 레벨로 유지하는 것은 후속 제조 단계(예를 들어, 유전체 충전층(233) 위의 하이-k 유전체층이 리세싱되는 동작(132)을 참조함)에서 에칭 로딩(etch loading)을 돕는다. 예를 들어, 유전체 충전층(233)의 상단 표면은 최상부층(215)의 상단 표면보다 최대 5 nm만큼 높거나 최상부층(215)의 상단 표면보다 최대 5 nm 만큼 낮을 수 있다. 그 다음, 동작(114)은 예를 들어, ALD, CVD, PVD, 산화 기반 퇴적 프로세스, 다른 적절한 프로세스, 또는 이들의 조합을 사용하여 하나 이상의 하이-k 유전체 물질을 리세스에 퇴적한다. 이어서, 동작(114)은 핀 상단 하드 마스크(206)를 노출시키기 위해 하나 이상의 하이-k 유전체 물질 및 클래딩층(231)에 대해 CMP 프로세스를 수행한다. 하나 이상의 하이-k 유전체 물질의 나머지 부분은 유전체 헬멧(234)이 된다. 도 10에 도시된 바와 같이, 하이-k 유전체 라이너(232), 로우-k 유전체 충전층(233) 및 하이-k 유전체 헬멧(234)은 집합적으로 유전체 핀(229)을 형성한다. 로우-k 유전체 충전층(233)은 하이-k 유전체 라이너(232) 및 하이-k 유전체 헬멧(234)에 의해 둘러싸여 있다. 유전체 핀(229)은 핀(218)에 대해 평행하게 길이 방향으로 배향된다. 유전체 핀(229) 및 클래딩층(231)은 인접한 핀들(218) 사이의 공간을 집합적으로 완전히 채운다.
동작(116)에서, 방법(100)(도 1a)은 유전체 핀들(229) 사이에 배치되는 핀(218) 및 클래딩층(231)을 부분적으로 리세싱한다. 특히, 동작(116)은 하드 마스크층(206)을 제거하고 최상부 반도체층(215)이 노출될 때까지 핀(218)을 리세싱한다. 결과적인 구조물은 실시예에 따라 도 11에 도시된다. 동작(116)은 하드 마스크층(206) 및 클래딩층(231)에 대해 선택적이고 유전체 헬멧(234) 및 유전체 라이너(232)에 대해 무(또는 최소) 에칭을 사용하는 하나 이상의 에칭 프로세스를 적용할 수 있다. 선택적 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭, 또는 다른 적절한 에칭 방법일 수 있다.
동작(118)에서, 방법(100)(도 1b)은 더미 게이트 스택(240) 및 게이트 스페이서(247)를 형성한다. 도 12를 참조하면, 각각의 더미 게이트 스택(240)은 핀(218) 및 유전체 핀(229)의 표면 위의 더미 게이트 유전체층(235), 게이트 유전체층(235) 위의 더미 게이트 전극층(245), 및 더미 게이트 전극층(245) 위의 하나 이상의 하드 마스크층(246)을 포함한다. 실시예에서, 더미 게이트 유전체층(235)은 예를 들어, 실리콘 산화물, 하이-k 유전체 물질, 다른 적절한 유전체 물질 또는 이들의 조합과 같은 유전체 물질을 포함한다. 일부 실시예에서, 더미 게이트 전극층(245)은 폴리실리콘 또는 다른 적절한 물질을 포함하고 하나 이상의 하드 마스크층(246)은 실리콘 산화물, 실리콘 질화물, 또는 다른 적절한 물질을 포함한다. 더미 게이트 유전체층(235), 더미 게이트 전극층(245) 및 하드 마스크층(246)은 CVD, PVD, ALD, PECVD, LPCVD, ALCVD, APCVD, 다른 적절한 방법, 또는 이들의 조합을 사용하여 퇴적될 수 있다. 그런 다음, 리소그래피 패터닝 및 에칭 프로세스는 도 12에 도시된 바와 같이 더미 게이트 스택(240)을 형성하기 위해 하나 이상의 하드 마스크층(246), 더미 게이트 전극층(245) 및 더미 게이트 유전체층(235)을 패터닝하기 위해 수행된다. 리소그래피 패터닝 프로세스는 레지스트 코팅(예를 들어, 스핀온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 레지스트 현상, 린싱, 건조(예를 들어, 하드 베이킹), 다른 적절한 리소그래피 프로세스 또는 이들의 조합을 포함한다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 에칭 방법 또는 이들의 조합을 포함한다.
동작(118)은 (도 13에 도시된 바와 같이) 더미 게이트 스택(240)의 측벽 상에 게이트 스페이서(247)를 더 포함한다. 게이트 스페이서(247)는 임의의 적절한 프로세스에 의해 형성되고, 유전체 물질을 포함한다. 유전체 물질은 실리콘, 산소, 탄소, 질소, 다른 적절한 물질 또는 이들의 조합(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), 실리콘 탄화물, 실리콘 탄소 질화물(SiCN), 실리콘 산탄화물(SiOC), 실리콘 산탄질화물(SiOCN))을 포함할 수 있다. 예를 들어, 실리콘 질화물층과 같은 실리콘 및 질소를 포함하는 유전체층은 더미 게이트 스택(240) 위에 퇴적될 수 있고, 이어서 게이트 스페이서(247)를 형성하기 위해 에칭(예를 들어, 이방성 에칭)될 수 있다. 일부 실시예에서, 게이트 스페이서(247)는 실리콘 질화물을 포함하는 제1 유전체층 및 실리콘 산화물을 포함하는 제2 유전체층과 같이 다층 구조물을 포함한다. 일부 실시예에서, 밀봉 스페이서, 오프셋 스페이서, 희생 스페이서, 더미 스페이서 및/또는 메인(main) 스페이서와 같은 2개 이상의 스페이서 세트가 더미 게이트 스택(240)에 인접하게 형성된다. 그러한 구현에서, 다양한 스페이서 세트는 상이한 에칭율을 가진 물질을 포함할 수 있다. 예를 들어, 실리콘과 산소를 포함한 제1 유전체층(예를 들어, 실리콘 산화물)이 퇴적되고 에칭되어 더미 게이트 스택(240)에 인접한 제1 스페이서 세트를 형성할 수 있고, 실리콘과 질소를 포함한 제2 유전체층(예를 들어, 실리콘 질화물)이 퇴적되고 에칭되어 제1 스페이서 세트에 인접한 제2 스페이서 세트를 형성할 수 있다.
동작(120)에서, 방법(100)(도 1b)은 게이트 스페이서(247)에 인접한 핀(218)을 에칭함으로써 소스/드레인(S/D) 트렌치(250)를 형성한다. 결과적인 구조물은 실시예에 따라 도 13에 도시된다. 도시된 실시예에서, 에칭 프로세스는 핀(218)의 소스/드레인 영역에서 반도체층 스택(205)을 완전히 제거함으로써 소스/드레인 영역에서 핀(218)의 반도체층(204)을 노출시킨다. 따라서 소스/드레인 트렌치(250)는 게이트 스택(240) 아래의 채널 영역에 배치되는 반도체층 스택(205)의 잔여 부분에 의해 규정된 측벽과 반도체층(204)에 의해 규정된 하단을 갖는다. 일부 실시예에서, 에칭 프로세스는, 소스/드레인 트렌치(250)가 소스/드레인 영역에서 반도체층(210) 또는 반도체층(215)에 의해 규정된 하단을 갖도록 반도체층 스택(205)의 일부(전부는 아님)를 제거한다. 일부 실시예에서, 에칭 프로세스는, 소스/드레인 트렌치(250)가 반도체층(204)의 최상부 표면 아래로 그리고 격리 피처(230)의 최상부 표면 아래로 연장되도록 반도체층(204)의 전부는 아니지만 일부를 추가로 제거한다. 도시된 실시예에서, 유전체 헬멧(234)은 소스/드레인 영역에서 부분적으로 리세싱된다. 일부 대안적인 실시예에서, 유전체 헬멧(234)은 소스/드레인 영역에서 완전히 제거되고 유전체 충전층(233)이 노출된다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적절한 에칭 프로세스 또는 이들의 조합을 포함할 수 있다. 일부 실시예에 있어서, 에칭 프로세스는 다단계 에칭 프로세스이다. 예를 들어, 에칭 프로세스는 반도체층(210) 및 반도체층(215)을 개별적으로 또는 교대로 제거하기 위해 에천트를 교번할(alternate) 수 있다. 일부 실시예에서, 에칭 프로세스의 파라미터는 더미 게이트 스택(240) 및/또는 격리 피처(230)의 최소(내지 무(no)) 에칭으로 반도체층 스택을 선택적으로 에칭하도록 구성된다. 일부 실시예에서, 본 명세서에 설명된 것과 같은 리소그래피 프로세스는 더미 게이트 스택(240) 및/또는 격리 피처(230)를 덮는 패터닝된 마스크층을 형성하기 위해 수행되고, 에칭 프로세스는 패터닝된 마스크층을 에칭 마스크로서 사용한다.
동작(122)에서, 방법(100)(도 1b)은 S/D 트렌치(250) 내부의 반도체층(210)의 표면을 따라 내부 스페이서(255)(도 15 참조)를 형성한다. 이것은 다수의 에칭 및 퇴적 프로세스를 포함할 수 있다. 도 14에 도시된 바와 같이, 반도체층(215)의 최소(내지 무) 에칭으로 소스/드레인 트렌치(250)에 의해 노출된 반도체층(210) 및 클래딩층(231)을 선택적으로 에칭하는 제1 에칭 프로세스가 수행되어, 반도체층들(215) 사이 그리고 게이트 스페이서(247) 아래의 반도체층들(215 및 204) 사이에 간극이 형성된다. 따라서 반도체층(215)의 일부분(에지)은 게이트 스페이서(247) 아래의 채널 영역에 부유된다(suspended). 일부 실시예에서, 간극은 더미 게이트 스택(240) 아래에서 부분적으로 연장된다. 제1 에칭 프로세스는 반도체층(210) 및 클래딩층(231)을 측방향으로(예를 들어, "x" 방향을 따라) 에칭하여, "x" 방향을 따라 반도체층(210) 및 클래딩층(231)의 길이를 감소시키도록 구성된다. 제1 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적절한 에칭 프로세스 또는 이들의 조합이다. 그 후, 예를 들어, CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 기타 적절한 방법 또는 이들의 조합과 같은 퇴적 프로세스는 게이트 구조물(240) 위에 그리고 소스/드레인 트렌치(250)를 규정하는 피처(예를 들어, 반도체층(215, 204, 및 210)) 위에 스페이서층을 형성한다. 스페이서층은 부분적으로(그리고 일부 실시예에서 완전히) 소스/드레인 트렌치(250)를 채운다. 퇴적 프로세스는 스페이서층이 게이트 스페이서(247) 아래의 반도체층들(215) 사이에 그리고 반도체층들(215)과 반도체층(204) 사이의 간극을 채우는 것을 보장하도록 구성된다. 그 다음, 반도체층(215 및 204), 더미 게이트 스택(240) 및 게이트 스페이서(247)의 최소(내지 무) 에칭으로 스페이서층을 선택적으로 에칭하여 도 15에 도시된 바와 같이 내부 스페이서(255)를 형성하는 제2 에칭 프로세스가 수행된다. 일부 실시예에서, 스페이서층은 게이트 스페이서(247)의 측벽, 반도체층(215)의 측벽, 더미 게이트 스택(240) 및 반도체층(204)으로부터 제거된다. 스페이서층(및 따라서 내부 스페이서(255))은 제2 에칭 프로세스 동안 원하는 에칭 선택성을 달성하기 위해 반도체층(215 및 204)의 물질 및 게이트 스페이서(247)의 물질과는 다른 물질을 포함한다. 일부 실시예에서, 스페이서층(255)은 실리콘, 산소, 탄소, 질소, 다른 적절한 물질, 또는 이들의 조합(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 또는 실리콘 산탄화물)을 포함하는 유전체 물질을 포함한다. 일부 실시예에서, 내부 스페이서층(255)은 본 명세서에 설명된 것들과 같은 로우-k 유전체 물질을 포함한다. 디바이스(200)가 FinFET인 실시예에서, 내부 스페이서(255)는 생략되고 동작(122)은 생략된다.
동작(124)에서, 방법(100)(도 1b)은 S/D 트렌치(250)에서 반도체 S/D 피처(260)(소스 피처(260-1 및 260-2)를 포함함)를 에피택셜 성장시킨다. 결과적인 구조물은 실시예에 따라 도 16에 도시된다. 실시예에서, 에피택셜 S/D 피처(260)는 S/D 트렌치(250)의 하단에 있는 반도체층(204)으로부터 그리고 S/D 트렌치(250)의 측벽에 있는 반도체층(215)으로부터 성장된다. 에피택시 프로세스는 CVD 퇴적 기술(예를 들어, VPE 및/또는 UHV CVD), 분자 빔 에피택시, 다른 적절한 에피택셜 성장 프로세스, 또는 이들의 조합을 사용할 수 있다. 에피택시 프로세스는 반도체층(204 및 215)(특히, 반도체층(215))의 조성과 상호 작용하는 기체 전구체 및/또는 액체 전구체를 사용할 수 있다. 에피택셜 S/D 피처(260)는 n형 트랜지스터 또는 p형 트랜지스터에 대해 각각 n형 도펀트 또는 p형 도펀트로 도핑된다. 일부 실시예에서, n형 트랜지스터의 경우, 에피택셜 S/D 피처(260)는 실리콘을 포함하고 탄소, 인, 비소, 다른 n형 도펀트 또는 이들의 조합(예를 들어, Si:C 에피택셜 소스/드레인 피처, Si:P 에피택셜 소스/드레인 피처, 또는 Si:C:P 에피택셜 소스/드레인 피처를 형성함)으로 도핑될 수 있다. 일부 실시예에서, p형 트랜지스터의 경우, 에피택셜 S/D 피처(260)는 실리콘 게르마늄 또는 게르마늄을 포함하고 붕소, 다른 p형 도펀트 또는 이들의 조합(예를 들어, Si:Ge:B 에피택셜 소스/드레인 피처를 형성함)으로 도핑될 수 있다. 일부 실시예에서, 에피택셜 S/D 피처(260)는 하나보다 많은 에피택셜 반도체층을 포함하며, 여기서 에피택셜 반도체층은 동일하거나 상이한 물질 및/또는 도펀트 농도를 포함할 수 있다. 일부 실시예에서, 에피택셜 S/D 피처(260)는 각각의 채널 영역에서 요구되는 인장 응력 및/또는 압축 응력을 달성하는 물질 및/또는 도펀트를 포함한다. 일부 실시예에서, 에피택셜 S/D 피처(260)는 에피택시 프로세스의 소스 물질에 불순물을 추가함으로써 퇴적 중에 도핑된다(즉, 인시츄). 일부 실시예에서, 에피택셜 S/D 피처(260)는 퇴적 프로세스에 후속하는 이온 주입 프로세스에 의해 도핑된다. 일부 실시예에서, 어닐링 프로세스(예를 들어, 급속 열 어닐링(rapid thermal annealing; RTA) 및/또는 레이저 어닐링)는 에피택셜 S/D 피처(260)에서 도펀트를 활성화하기 위해 수행된다. 일부 실시예에서, 일부 에피택셜 S/D 피처(260)는 p형이고 다른 것들은 n형이다. 예를 들어, S/D 피처(260-1)는 p형이고 S/D 피처(260-2)는 n형이다. 이러한 실시예에서, p형 및 n형 S/D 피처(260)는, 예를 들어, n형 GAA 트랜지스터 영역에 에피택셜 S/D 피처(260)를 형성할 때 p형 GAA 트랜지스터 영역을 마스킹하는 것과, p형 GAA 트랜지스터 영역에 에피택셜 S/D 피처(260)를 형성할 때 n형 GAA 트랜지스터 영역을 마스킹하는 것을 포함하는 별도의 프로세싱 시퀀스로 형성된다. 다양한 실시예에서, S/D 피처(260-1 및 260-2)는 모두 p형이거나, 모두 n형이거나, 하나는 p형이고 다른 하나는 n형일 수 있다. 또한, 도 16에 도시된 바와 같이, S/D 피처(260)의 크기는 유전체 핀(229)에 의해 제한된다. 특히, 유전체 핀(229)은 인접한 S/D 피처(260)가 우연히 각각 병합되지 않도록 보장하기 위해 S/D 피처(260)보다 더 높다. 이것은 디바이스(200)의 수율을 향상시킨다. 일부 실시예에서, 공기 간극(또는 공극)이 형성되고 S/D 피처(260), 격리 피처(230) 및 유전체 핀(229)에 의해 둘러싸여 있다.
동작(126)에서, 방법(100)(도 1b)은 S/D 피처(260) 위에 콘택 에칭 정지층(contact etch stop layer; CESL)(269)을 그리고 CESL(269) 위에 층간 유전체(inter-layer dielectric; ILD)층(270)을 형성하고 대향 게이트 스페이서들(247) 사이의 공간을 채운다. 결과적인 구조물은 실시예에 따라 도 17에 도시된다. CESL(269)은 ILD 층(270)과는 다른 물질을 포함한다. CESL(269)은 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi, 또는 다른 적합한 물질(들)을 포함할 수 있으며; CVD, PVD, ALD 또는 다른 적합한 방법에 의해 형성될 수 있다. ILD 층(270)은 TEOS(tetraethylorthosilicate)로 형성된 산화물, 도핑되지 않은 실리케이트 유리, 또는 예를 들어, BPSG(borophosphosilicate glass), FSG(fluoride-doped silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass), 로우-k 유전체 물질, 다른 적절한 유전체 물질, 또는 이들의 조합과 같은 도핑된 실리콘 산화물을 포함할 수 있다. ILD 층(270)은 PECVD(plasma enhanced CVD), FCVD(flowable CVD), 또는 다른 적절한 방법에 의해 형성될 수 있다. CESL(269) 및 ILD 층(270)의 퇴적 후에, 더미 게이트 전극층(245)의 상단 부분(예컨대, 상단 표면)이 노출될 때까지, 동작(126)은 CESL(269), ILD 층(270) 및 하드 마스크층(246)에 대해 CMP 프로세스 및/또는 다른 평탄화 프로세스를 수행한다. 본 실시예에서, ILD 층(270)은 더미 게이트 전극층(245)의 상단 표면 아래 레벨로 리세싱되고, ILD 보호층(271)은 ILD 층(270) 위에 퇴적되어, ILD 층(270)을 나중에 논의되는 바와 같이 더미 게이트 스택(240) 및 유전체 핀(229)에 대해 수행되는 후속 에칭 프로세스로부터 보호한다. 도 17에 도시된 바와 같이, ILD 층(270)은 CESL(269) 및 ILD 보호층(271)에 의해 둘러싸여 있다. 실시예에서, ILD 보호층(271)은 CESL(269) 내의 물질과 동일하거나 유사한 물질을 포함한다. 실시예들에서, ILD 보호층(271)은 예를 들어, Si3N4, SiCN, SiOCN, SiOC와 같은 유전체 물질, 예를 들어, HrO2, ZrO2, 하프늄 알루미늄 산화물, 및 하프늄 실리케이트와 같은 금속 산화물, 또는 다른 적절한 물질과 같은 금속 산화물, 또는 다른 적절한 물질을 포함하고, CVD, PVD, ALD 또는 다른 적절한 방법에 의해 형성될 수 있다.
동작(128)에서, 방법(100)(도 1b)은, 더미 게이트 전극(245)의 상단 표면이 유전체 핀(229)의 상단 표면 아래에 있도록 더미 게이트 전극(245)을 부분적으로 리세싱한다. 결과적인 구조물은 실시예에 따라 도 18에 도시된다. 도 18의 전면은 도 17의 라인 A-A를 가로 질러 보인다. 동작(128)은 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적절한 에칭 프로세스 또는 이들의 조합을 사용할 수 있다. 또한, 에칭 프로세스는 예를 들어, CESL(269), ILD 보호층(271), 및 더미 게이트 유전체층(235)과 같은 디바이스(200)의 다른 피처의 최소(또는 무) 에칭을 사용해 더미 게이트 전극(245)을 선택적으로 에칭하도록 구성된다. 도 18에 도시된 실시예에서, 게이트 스페이서(247)는 또한 부분적으로 리세싱된다. 대안적인 실시예에서, 게이트 스페이서(247)는 리세싱되지 않거나 최소한으로만 리세싱된다.
동작(130)에서, 방법(100)(도 1b)은 후속 제조 단계에서 금속 게이트를 분리(또는 절단)할 유전체 핀(229)을 덮는 에칭 마스크(241)를 형성한다. 이러한 유전체 핀(229)은 229-1로 라벨 표기된다. 에칭 마스크(241)에 의해 덮이지 않는 다른 유전체 핀(229)은 229-2로 라벨 표기된다. 결과적인 구조물은 실시예에 따라 도 19에 도시된다. 에칭 마스크(241)는 에칭 선택성을 달성하기 위해 더미 게이트 유전체층(235) 및 유전체 핀(229)(층(234, 233, 및 232)을 포함함)의 물질과 다른 물질을 포함한다. 실시예에서, 에칭 마스크(241)는 (실리콘 질화물을 갖는 패터닝된 마스크와 같은) 패터닝된 하드 마스크 위에 패터닝된 레지스트를 포함한다. 일부 실시예에서, 에칭 마스크(241)는 패터닝된 레지스트와 패터닝된 하드 마스크 사이에 반사 방지 코팅(anti-reflective coating; ARC) 층 또는 다른 층(들)을 더 포함한다. 본 개시는 유전체 핀(229-2) 및 더미 게이트 유전체층(235)의 에칭 동안 에칭 선택성이 달성되는 한, 에칭 마스크(241)를 위한 다른 물질을 고려한다. 일부 실시예에서, 하드 마스크층(예를 들어, 실리콘 질화물층)을 퇴적한 후, 동작(130)은, (예를 들어, 스핀 코팅에 의해) 하드 마스크층 위에 레지스트층을 형성하는 것, 노광 전 베이킹 프로세스(pre-exposure baking process)을 수행하는 것, 마스크를 사용한 노광 프로세스를 수행하는 것, 노광 후 베이킹 프로세스(post-exposure baking process)을 수행하는 것, 및 현상 프로세스를 수행하는 것을 포함하는 리소그래피 프로세스를 수행한다. 노광 프로세스 중에, 레지스트층은 방사선 에너지(예를 들어, UV 광, DUV 광 또는 EUV 광)에 노출되고, 이때 마스크는 마스크의 마스크 패턴 및/또는 마스크 유형(예를 들어, 이진 마스크, 위상 시프트 마스크, 또는 EUV 마스크)에 따라 레지스트층에 대하여 방사선을 차단, 투과, 및/또는 반사하여, 마스크 패턴과 대응하는 이미지가 레지스트층에 투영된다. 레지스트층이 방사선 에너지에 민감하기 때문에, 레지스트층의 노출 부분은 화학적으로 변화하고, 레지스트층의 노출된(또는 노출되지 않은) 부분은 레지스트층의 특성 및 현상 프로세스에서 사용하는 현상액의 특성에 따라 현상 프로세스 중에 용해된다. 현상 후, 레지스트층은 마스크에 대응하는 레지스트 패턴으로 패터닝된다. 대안적으로, 노광 프로세스는 무마스크(maskless) 리소그래피, 전자빔(e-beam) 기록, 이온빔 기록, 또는 이들의 조합과 같은 다른 방법에 의해 구현 또는 대체될 수 있다. 그런 다음, 하드 마스크층은 패터닝된 레지스트를 관통해 에칭되어 패터닝된 하드 마스크를 생성한다.
동작(132)에서, 방법(100)(도 1c)은 에칭 마스크(241)를 통해 더미 게이트 유전체층(235) 및 유전체 핀(229-2)을 에칭한다. 결과적인 구조물은 실시예에 따라 도 20에 도시된다. 특히, 유전체 핀(229-2)은 로우-k 유전체 충전층(233)의 상단 표면이 노출될 때까지 에칭된다. 더미 게이트 전극(245)은 도시된 실시예의 동작(132)에 의해 부분적으로 제거된다. 대안적인 실시예에서, 더미 게이트 전극(245)은 에칭 마스크(241)에 의해 덮이지 않은 영역에서 동작(132)에 의해 완전히 제거된다. 그 후, 에칭 마스크(241)는 예를 들어, 스트리핑, 애싱 및/또는 다른 방법에 의해 제거된다.
동작(134)에서, 방법(100)(도 1c)은 더미 게이트 스택(240)(즉, 더미 게이트 전극(245) 및 더미 게이트 유전층(235)의 임의의 나머지 부분)을 완전히 제거하여 게이트 트렌치(242)(도 21 및 22)를 형성한다. 실시예에서, 동작(134)은 더미 게이트 전극(245)의 임의의 나머지 부분을 제거하기 위해 (습식 에칭과 같은) 제1 에칭 프로세스를 적용한다. 결과적인 구조물은 실시예에 따라 도 21에 도시된다. 그 다음, 동작(134)은 더미 게이트 유전체층(235)의 임의의 나머지 부분을 제거하기 위해 제2 에칭 프로세스(예를 들어, 습식 에칭 또는 건식 에칭)를 적용하여, 도 22에 도시된 바와 같은 게이트 트렌치(242)를 생성한다. 일부 실시예에서, 동작(134)에서의 에칭 프로세스는 예를 들어, CESL(269), ILD 보호층(271), 게이트 스페이서(247), 절연 피처(230), 및 유전체 핀(229-1 및 229-2)과 같은 디바이스(200)의 다른 피처의 최소(내지 무) 에칭을 사용해 더미 게이트 스택(240)을 선택적으로 에칭하도록 구성된다.
동작(136)에서, 도 22에 도시된 바와 같이, 방법(100)(도 1c)은 게이트 트렌치(242)에 노출된 클래딩층(231) 및 반도체층(210)을 제거하고, 반도체층(215)은 반도체층(204) 위에 부유되고(suspended) S/D 피처(260)와 접속된 상태로 남는다. 이 프로세스는 채널 릴리스 프로세스(channel release process)라고도 하며 반도체층(215)은 채널층이라고도 한다. 에칭 프로세스는 반도체층(215)의 최소(내지 무) 에칭으로 그리고 일부 실시예에서 게이트 스페이서(247) 및/또는 내부 스페이서(255)의 최소(내지 무) 에칭으로 클래딩층(231) 및 반도체층(210)을 선택적으로 에칭한다. 디바이스(200)가 FinFET인 실시예에서, 채널 영역에 단지 하나의 채널층(215)만이 있고 반도체층(210)이 없기 때문에 채널 릴리스 프로세스가 생략된다.
동작(138)에서, 방법(100)(도 1c)은 도 23에 도시된 바와 같이 게이트 트렌치(242)에서 노출되는 유전체 핀(229-1 및 229-2)의 일부를 트리밍한다(trim). 실시예에서, 동작(138)은 각각 하이-k 유전체 라이너층(232) 및 로우-k 유전체 충전층(233)의 물질을 타겟으로 하도록 설계된 2개의 에칭 프로세스를 포함한다. 예를 들어, 동작(138)은 제1 에칭 프로세스(예를 들어, 습식 에칭 또는 플라즈마 에칭)를 적용하여, 하이-k 유전체 헬멧(234)의 측벽으로부터 뿐만 아니라 로우-k 유전체 충전층(233)의 측벽으로부터 하이-k 유전체 라이너층(232)을 제거한다. 그 다음, 동작(138)은 "y" 방향을 따라 로우-k 유전체 충전층(233)을 측방향으로 에칭하기 위해 (또 다른 습식 에칭 또는 또 다른 플라즈마 에칭과 같은) 제2 에칭 프로세스를 적용한다. 일부 실시예에서, 로우-k 유전체 충전층(233)은 제2 에칭 프로세스로 인해 하이-k 유전체 헬멧(234)보다 좁아진다. 제1 및 제2 에칭 프로세스는 예를 들어, 등방성 플라즈마 에칭 또는 화학적 에칭에 의해 "y" 방향을 따라 층(232 및 233)을 측방향으로 에칭하도록 설계된다. 에칭 프로세스는 또한 하이-k 유전체 헬멧(234)의 폭("y" 방향을 따라) 및 높이("z" 방향을 따라)를 감소시킬 수 있다. 특히, 하이-k 유전체 라이너층(232)의 일부는 로우-k 유전체 충전층(233) 아래에 남아 있다. 다양한 실시예에서, 동작(138)은 전술한 바와 동일하거나 유사한 결과를 달성하기 위해, 하나의 에칭 프로세스를 사용하여 하이-k 유전체 라이너층(232) 및 로우-k 유전체 충전층(233)을 모두 에칭하거나, 2개보다 많은 에칭 프로세스를 사용할 수 있다. 또한, 다양한 실시예에서, 동작(138)에서의 에칭 프로세스는 예를 들어, CESL(269), ILD 보호층(271), 게이트 스페이서(247), 격리 피처(230), 내부 스페이서(255), 및 반도체층(215 및 204)과 같은 디바이스(200)의 다른 피처의 최소(내지 무) 에칭을 사용해 유전체 핀(229)을 선택적으로 에칭하도록 구성된다.
동작(138)으로 인해, 게이트 트렌치(242)에 노출된 유전체 핀(229-1 및 229-2)의 부분은 ("y" 방향을 따라) 자신들의 원래 폭보다 좁아진다. (ILD 층(270) 및 게이트 스페이서(247)에 의해 덮여 있는) 유전체 핀(229-1 및 229-2)의 다른 부분은 트리밍되지 않고 자신들의 원래 폭과 동일한 폭을 유지한다. 게이트 트렌치(242)는 측방향으로 (즉, "y" 방향을 따라) 확장되고 반도체층(215)과 유전체 핀(229) 사이의 공간도 측방향으로 확장된다. 확장된 게이트 트렌치(242)를 갖는 것은 디바이스가 계속 축소됨에 따라 내부에 하이-k 금속 게이트의 퇴적을 용이하게 한다. 유전체 핀(229)의 트리밍이 없는 일부 접근법에서, 게이트 트렌치가 좁고, 하이-k 금속 게이트의 퇴적이 어려울 수 있다. 일부 경우에, 하이-k 금속 게이트 퇴적 후 게이트 트렌치에 공극이 남아 있을 수 있으며, 이는 장기적인 신뢰성 문제와 불균일한 트랜지스터 성능으로 이어질 것이다. 본 실시예에서, 게이트 트렌치(242) 내부의 유전체 핀(229)의 트리밍은 이러한 문제를 제거하거나 완화시킨다.
일부 실시예에서, 동작(138)은 유전체 핀(229)의 트리밍의 양을 제어하기 위해 타이머 또는 다른 수단을 사용할 수 있다. 다양한 실시예에서, 게이트 트렌치(242)에 노출된 유전체 핀(229-1 및 229-2)의 부분은 자신의 폭이 자신의 원래 폭의 약 0.35 내지 약 0.8로 감소되도록 트리밍된다. 일부 실시예에서, 게이트 트렌치(242)에 노출된 유전체 핀(229-1 및 229-2)의 부분은 그 폭이 원래 폭에서 약 2 nm 내지 약 12 nm까지 감소되도록 트리밍된다. 폭의 감소가 너무 작으면(예를 들어, 감소가 2 nm 미만이거나 폭이 여전히 원래 폭의 80%를 초과하는 경우), 게이트 트렌치(242)는 의미 있는 개선을 가질 만큼 충분히 크게 확장되지 않을 수 있고 그 안의 금속 게이트는 여전히 공극을 가질 수 있다. 폭 감소가 너무 크면(예를 들어, 감소가 12 nm를 초과하거나 폭이 원래 폭의 35% 미만인 경우), 유전체 핀(229)은 인접한 금속 게이트를 격리하기에 충분히 두껍지 않아 장기적인 신뢰성을 저하시킬 수 있다.
동작(140)에서, 방법(100)(도 1c)은 게이트 트렌치(242)에 하이-k 금속 게이트(243)를 형성한다. 결과적인 구조물은 실시예에 따라 도 24에 도시된다. 하이-k 금속 게이트(243)는 반도체층들(215) 각각을 감싸는 게이트 유전체층(349)과 게이트 유전체층(349) 위의 게이트 전극(350)을 포함한다.
게이트 유전체층(349)은, 예를 들어, HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이-k유전체 물질, 또는 이들의 조합과 같은 하이-k 유전체 물질을 포함할 수 있다. 게이트 유전체층(349)은 화학적 산화, 열 산화, 원자층 퇴적(ALD), 화학 증기 퇴적(CVD), 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 특히, 게이트 유전체층(349)은 또한 유전체 핀(229)(유전체 핀(229-1 및 229-2)을 포함함)의 상단 표면 및 측벽 위에 퇴적된다. 도 24에 도시된 바와 같이, 로우-k 유전체 충전층(233)은 다시 한번 하이-k 유전체층에 의해 둘러싸여 있다. 이 제조 단계에서, 게이트 전극(350) 아래의 유전체 핀(229-1)의 부분 내의 로우-k 유전체 충전층(233)은 그 하단에서 하이-k 유전체층(232), 그 측벽에서 하이-k 게이트 유전체층(349), 및 그 상단 표면에서 하이-k 유전체 헬멧(234)에 의해 둘러싸이고; 게이트 전극(350) 아래의 유전체 핀(229-2)의 부분 내의 로우-k 유전체 충전층(233)은 그 하단의 하이-k 유전체층(232) 및 그 측벽과 상단 표면의 하이-k 게이트 유전체층(349)에 의해 둘러싸여 있다. 일부 실시예에서, 하이-k 금속 게이트(243)는 게이트 유전체층(349)과 채널층(215) 사이의 계면층(280)을 더 포함한다. 계면층(28)은 실리콘 이산화물, 실리콘 산질화물, 또는 다른 적절한 물질을 포함할 수 있다. 일부 실시예에서, 게이트 전극층(350)은 n형 또는 p형 일함수층 및 금속 충전층을 포함한다. 예를 들어, n형 일함수층은 티타늄, 알루미늄, 탄탈륨 탄화물, 탄탈륨 탄질화물, 탄탈륨 실리콘 질화물, 또는 이들의 조합과 같이 충분히 낮은 유효 일함수를 갖는 금속을 포함할 수 있다. 예를 들어, p형 일함수층은 티타늄 질화물, 탄탈륨 질화물, 루테늄, 몰리브덴, 텅스텐, 백금, 또는 이들의 조합과 같이 충분히 큰 유효 일함수를 갖는 금속을 포함할 수 있다. 예를 들어, 금속 충전층은 알루미늄, 텅스텐, 코발트, 구리 및/또는 다른 적절한 물질을 포함할 수 있다. 게이트 전극층(350)은 CVD, PVD, 도금, 및/또는 다른 적절한 프로세스에 의해 형성될 수 있다. 앞서 논의한 바와 같이, 게이트 트렌치(242) 내의 확장된 공간으로 인해, 계면층(280), 하이-k 게이트 유전체층(349), 및 게이트 전극층(350)의 퇴적이 더 쉬워지고 게이트 트렌치(242)가 이들 층들로 완전히 채워질 수 있어 공극을 남기지 않는다. 이것은 트랜지스터의 균일성과 장기적인 신뢰성을 향상시킨다.
동작(142)에서, 방법(100)(도 1c)은 그 상단 표면이 유전체 핀(229-1)의 상단 표면 아래에 있지만 유전체 핀(229-2)의 상단 표면 위에 있도록 게이트 전극층(350)을 리세싱한다. 결과적인 구조물은 실시예에 따라 도 25에 도시된다. 도 25에 도시된 바와 같이, 동작(142)은 게이트 전극층(350)을 2개의 세그먼트로 효과적으로 절단 또는 분리하여, 2개의 분리된 하이-k 금속 게이트(또는 2개의 하이-k 금속 게이트 세그먼트)(243a 및 243b)를 생성한다. 유전체 핀(229-1)은 2개의 게이트(243a 및 243b)를 격리한다. 이 프로세스는 이 단계에서 포토리소그래피 프로세스를 사용하지 않고 금속 게이트를 절단하고 절단 위치는 유전체 핀(229-1)의 위치에 의해 미리 결정되기 때문에, 자기 정렬 절단 금속 게이트 프로세스(또는 자기 정렬 금속 게이트 절단 프로세스)라고 때때로 지칭된다. 자기 정렬 절단 금속 게이트 프로세스가 포토리소그래피 오버레이 윈도우 또는 시프트의 영향을 덜 받는다는 점에서 자기 정렬 절단 금속 게이트 프로세스는 포토리소그래피 절단 금속 게이트 프로세스보다 더 유리하다. 이것은 디바이스 축소를 더욱 향상시킨다. 특히, 게이트 전극층(350)은 유전체 핀(229-2)의 위치에서 절단되지 않는다. 즉, 유전체 핀(229-2)의 좌측 및 우측에 있는 게이트 전극층(350)은 하나의 연속적인 게이트 전극층으로서 접속되어 있고 하나의 게이트로서 기능한다. 동작(142)은 하이-k 유전체 헬멧(234)의 최소 (내지 무) 에칭을 사용해 게이트 전극층(350)을 선택적으로 에칭하는 습식 에칭 또는 건식 에칭 프로세스를 구현할 수 있다. 일부 실시예에서, 에칭 프로세스는 또한 하이-k 게이트 유전체층(349)이 하이-k 유전체 헬멧(234)의 상단 표면 및 측벽 위에 실질적으로 남아 있도록, 하이-k 게이트 유전체층(349)의 최소 (내지 무) 에칭을 갖는다. 일부 실시예에서, 하이-k 게이트 유전체층(349)은 또한 동작(142)에 의해 에칭될 수 있다. 일부 실시예에서, 게이트 스페이서(247)는 또한 동작(142)에 의해 부분적으로 리세싱될 수 있다.
동작(144)에서, 본 방법(100)(도 1c)은 게이트 전극층(350) 위에 그리고 유전체 핀(229-1) 위에 유전체 캡핑층(352)을 형성한다. 결과적인 구조물은 실시예에 따라 도 26에 도시된다. 일부 실시예에서, 유전체 캡핑층(352)은 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi, 또는 다른 적합한 물질(들)을 포함한다. 유전체 캡핑층(352)은 S/D 콘택 홀을 에칭하기 위해 사용되는 에칭 및 CMP 프로세스로부터 금속 게이트(243)(금속 게이트(243a 및 243b))를 보호한다. 유전체 캡핑층(352)은 리세싱된 금속 게이트(243) 위에 그리고 선택적으로 리세싱된 게이트 스페이서(247) 위에 하나 이상의 유전체 물질을 퇴적하고, 하나 이상의 유전체 물질에 대해 CMP 프로세스를 수행함으로써 형성될 수 있다.
동작(146)에서, 방법(100)(도 1c)은 예를 들어, S/D 콘택 형성, S/D 콘택 비아 형성, 게이트 비아 형성 및 상호접속층 형성과 같은 추가 제조를 수행한다. 이와 관련하여, 도 27a는 일부 추가 제조 후의 디바이스(200)의 일부분의 평면도를 도시하고, 도 27b, 27c 및 27d는 각각 도 27a의 B―B 라인, C―C 라인 및 D―D 라인을 따라 부분적으로 디바이스(200)의 단면도를 도시한다. 특히, B-B 라인은 "y" 방향을 따라 디바이스(200)의 S/D 영역으로 절단되고, C-C 라인은 "y" 방향을 따라 디바이스(200)의 채널 영역(또는 게이트 영역)으로 절단되며, D-D 라인은 "y" 방향을 따라 디바이스(200)의 게이트 스페이서 영역으로 절단된다.
도 27b를 참조하면, 동작(146)은 S/D 피처(260)(예를 들어, 도 27b에 도시된 S/D 피처(260-2)) 위에 실리사이드 피처(273)를 형성하고 실리사이드 피처(273) 위에 S/D 콘택(또는 비아)(275)을 형성한다. 이것은 S/D 피처(260)를 노출하는 S/D 콘택 홀을 형성하기 위해 ILD 층(270) 및 CESL(269)을 에칭하는 것, S/D 피처(260)의 노출된 표면 상에 실리사이드 피처(273)를 형성하는 것, 및 실리사이드 피처(273) 위에 S/D 콘택(또는 비아)(275)을 형성하는 것을 수반할 수 있다. 실리사이드 피처(273)는, 하나 이상의 금속을 S/D 콘택 홀 내로 퇴적하는 것, 하나 이상의 금속과 S/D 피처(260) 사이의 반응을 유발하여 실리사이드 피처(273)를 생성하도록 디바이스(200)에 대해 어닐링 프로세스를 수행하는 것, 및 하나 이상의 금속의 미반응 부분을 제거하는 것, 및 실리사이드 피처(273)를 S/D 콘택 홀에 남겨두는 것에 의해 형성될 수 있다. 실리사이드 피처(273)는, 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 니켈-백금 실리사이드(NiPtSi), 니켈-백금-게르마늄 실리사이드(NiPtGeSi), 니켈-게르마늄 실리사이드(NiGeSi), 이터븀 실리사이드(YbSi), 백금 실리사이드(PtSi), 이리듐 실리사이드(IrSi), 에르븀 실리사이드(ErSi), 코발트 실리사이드(CoSi), 또는 다른 적합한 화합물을 포함할 수 있다. S/D 콘택(275)은 전도성 장벽층 및 전도성 장벽층 위의 금속 충전층을 포함할 수 있다. 전도성 장벽층은 티타늄(Ti), 탄탈룸(Ta), 텅스텐(W), 코발트(Co), 루테늄(Ru), 또는 예를 들어, 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 질화물(WN), 탄탈룸 질화물(TaN), 또는 이들의 조합과 같은 전도성 질화물을 포함할 수 있으며, CVD, PVD, ALD, 및/또는 다른 적절한 프로세스에 의해 형성될 수 있다. 금속 충전층은 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 또는 다른 금속을 포함할 수 있으며, CVD, PVD, ALD, 도금, 또는 다른 적절한 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 전도성 장벽층은 S/D 콘택(275)에서 생략된다.
도 27c를 참조하면, 동작(146)은 게이트 전극(350)에 전기적으로 접속되는 게이트 비아(359)를 형성한다. 실시예에서, 게이트 비아(359)는 각각 전도성 장벽층 및 전도성 장벽층 위의 금속 충전층을 포함할 수 있다. 전도성 장벽층은 티타늄(Ti), 탄탈룸(Ta), 텅스텐(W), 코발트(Co), 루테늄(Ru), 또는 예를 들어, 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 질화물(WN), 탄탈룸 질화물(TaN), 또는 이들의 조합과 같은 전도성 질화물을 포함할 수 있으며, CVD, PVD, ALD, 및/또는 다른 적절한 프로세스에 의해 형성될 수 있다. 금속 충전층은 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 니켈(Ni), 구리(Cu), 또는 다른 금속을 포함할 수 있으며, CVD, PVD, ALD, 도금, 또는 다른 적절한 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 전도성 장벽층은 소스 콘택(359)에서 생략된다.
도 27a를 참조하면, 평면도에서 유전체 핀(229-1)은 3개의 섹션(229-1a, 229-1b 및 229-1c)을 갖는다. 섹션(229-1a 및 229-1c)은 폭(w1)을 갖는다. 섹션(229-1b)은 폭(w2)을 갖는다. 폭(w2)은 전술한 동작(138)의 트리밍 프로세스로 인해 폭(w1)보다 작다. 일부 실시예에서, 폭(w1)은 약 10 nm 내지 약 20 nm의 범위 내에 있고, 폭(w2)은 5 nm 내지 약 15 nm의 범위 내에 있다. 다양한 실시예에서, 폭(w2)은 폭(w1)의 약 0.35배 내지 약 0.8배이다. 일부 실시예에서, 폭(w2)은 폭(w1)보다 약 2 nm 내지 약 12 nm만큼 작다. w1과 w2 사이의 이러한 차이의 중요성은 동작(138)과 관련하여 위에서 논의되었다. 또한, 개시된 범위(약 10 nm 내지 약 20 nm와 같은)의 폭(w1)을 갖는 것은 유전체 핀 섹션(229-1a 및 229-1c)이 S/D 피처(260-1 및 260-2)를 완전히 분리하고, S/D 피처(260-1 및 260-2)가 에피택셜 성장 중에 우연히 서로 병합되는 것을 방지하면서도 회로 성능을 높이기 위해 큰 S/D 피처(260)를 형성하기 위한 충분한 공간을 여전히 남겨두는 것을 보장하는 데 도움이 된다. 유전체 핀 섹션(229-1a 및 229-1c)이 너무 넓으면(예를 들어, 20 nm 초과), S/D 피처(260)를 성장시킬 공간이 충분하지 않아 회로 성능을 저하시킬 수 있다. 유전체 핀 섹션(229-1a 및 229-1c)이 너무 좁으면(예를 들어, 10 nm 미만), 우연히 S/D 피처(260-1 및 260-2)를 병합할 위험이 증가하고 인접한 S/D 피처들(260) 사이의 결합 커패시턴스도 바람직하지 않게 증가한다. 본 실시예에서, 유전체 핀(229-1)의 코어는 이러한 결합 커패시턴스를 감소시키는 데 도움이 되는 로우-k 유전체층(233)이다. 개시된 범위(예를 들어, 약 5 nm 내지 약 15 nm)의 폭(w2)을 갖는 것은, 게이트 트렌치가 고품질 금속 게이트(243)(게이트 세그먼트(243a 및 243b)를 포함함)를 형성하기에 충분히 넓지만, 유전체 핀 섹션(229-1b)은 금속 게이트(243a 및 243b)를 격리하기에 충분히 두꺼운 것을 보장하는데 도움이 된다. 유전체 핀 섹션(229-1b)이 너무 넓으면(예를 들어, 15 nm 초과), 게이트 트렌치가 좁아지고 게이트 트렌치를 금속 게이트(243)로 적절하게 채우는 것이 어려울 수 있으며, 이는 트랜지스터 불균일성 및/또는 장기적인 신뢰성 문제를 야기한다. 유전체 핀 섹션(229-1b)이 너무 좁으면(예를 들어, 5 nm 미만), 인접한 금속 게이트 세그먼트(243a 및 243b) 사이의 결합 커패시턴스가 바람직하지 않게 증가하고, 인접한 금속 게이트 세그먼트(243a 및 243b) 사이의 격리가 불충분할 수 있어서 디바이스의 TDDB 성능 저하로 이어진다. 일부 실시예에서, 유전체 핀(229-2)은 또한, 유사한 3개의 섹션 구성을 가지며, 여기서 이 구성은 게이트 영역에서 더 좁고 S/D 영역 및 게이트 스페이서 영역에서 더 넓다. 또한, 유전체 핀(229-2)의 3개 섹션의 폭은 각각 유전체 핀(229-1)의 3개 섹션의 폭과 유사할 수 있다. 이러한 실시예에서, 게이트 영역 내부의 유전체 핀(229-2)의 섹션은 약 5 nm 내지 약 15 nm 범위의 폭을 가질 수 있고, S/D 영역 및 게이트 스페이서 영역 내부의 유전체 핀(229-2)의 섹션은 약 10 nm 내지 약 20 nm 범위의 폭을 가질 수 있다. 일부 실시예에서, 게이트 영역 내부의 유전체 핀(229-2)의 섹션은 동작(132)에 의해 완전히 제거된다.
도 27b를 참조하면, 하이-k 유전체 헬멧(234)은 S/D 영역(즉, 유전체 핀 섹션(229-1a))에서 두께 또는 높이(h1)를 갖는다. 도 27c 및 27d를 참조하면, 하이-k 유전체 헬멧(234)은 게이트 영역(즉, 유전체 핀 섹션(229-1b)) 및 게이트 스페이서 영역에서 두께 또는 높이(h2)를 갖는다. 본 실시예에서, 높이(h1)는 동작(120)의 S/D 트렌치 에칭 프로세스로 인해 높이(h2)보다 작다(도 13 참조). 일부 실시예에서, 높이 h2는 약 15 nm 내지 약 35 nm의 범위 내이고, 높이(h1)는 최대 30 nm(즉, 0 nm 내지 약 30 nm)이다. 개시된 범위의 높이(h2)를 갖는 것은 동작(142)에서 자기 정렬 금속 게이트 절단 프로세스에서 프로세스 마진을 보장하는 데 도움이 된다.
도 27b, 27c 및 27d를 참조하면, 로우-k 유전체 충전층(233)은 두께 또는 높이(h3)를 갖는다. 일부 실시예에서, 높이(h3)는 유전체 핀(229)이 S/D 피처(260)를 격리하기에 충분한 높이를 갖도록 보장하기 위해 약 45 nm 내지 약 65 nm의 범위 내이다. 로우-k 유전체층(233)은 인접한 S/D 피처(260-1 및 260-2) 사이 및 인접한 금속 게이트(243a 및 243b) 사이의 결합 커패시턴스를 감소시키는 것을 돕는다. 앞서 논의된 바와 같이, 다양한 실시예에서 로우-k 유전체층(233)의 상단 표면은 최상부 채널층(215)의 상단 표면과 수평이거나, 최상부 채널층(215)의 상단 표면보다 최대 5 nm만큼 높거나, 최상부 채널층(215)의 상단 표면보다 최대 5 nm만큼 낮을 수 있다.
도 27b 및 27d를 참조하면, 유전체 핀 섹션(229-1a 및 229-1c)은 로우-k 유전체 충전층(233)의 하단에 그리고 측벽 상에 하이-k 유전체 라이너층(232)을 포함한다. 일부 실시예에서, 하이-k 유전층(232)은 약 1 nm 내지 약 6 nm 범위 내인 두께(w3)를 가진다. 두께(w3)가 너무 작으면(예를 들어, 1 nm 미만), 하이-k 유전체 라이너층(232)은 S/D 트렌치 에칭 및 내부 스페이서 형성 동안 위에서 논의된 다양한 에칭 프로세스를 견디지 못할 수 있다. 결과적으로, 로우-k 유전체 충전층(233)이 노출될 수 있으며, 이는 S/D 피처(260-1 및 260-2)에 악영향을 미칠 수 있다(예를 들어, 로우-k 유전체 충전층(233)의 요소는 S/D 피처(260-1 및 260-2) 내로 확산될 수 있다. 두께(w3)가 너무 크면(예를 들어, 6 nm 초과), S/D 피처(260-1과 260-2) 사이의 결합 커패시턴스가 불필요하게 증가되어, 회로의 동작 속도를 불리하게 저하시킬 수 있다. 도 27c를 참조하면, 하이-k 게이트 유전체층(349)은 유전체 핀 섹션(229-1b)에서 로우-k 유전체 충전층(233)의 측벽 상에 배치된다.
도 27e는 대안적인 실시예에 따른 디바이스(200)의 일부의 평면도를 도시한다. 이 실시예에서, 유전체 핀 섹션(229-1a 및 229-1c)의 코너는 동작(138)의 트리밍 프로세스로 인해 둥글다.
도 28은 방법(100)의 또 다른 실시예에 따라 디바이스(200)가 제조되는 게이트 영역에서 디바이스(200)의 일부의 단면도를 도시한다. 이 실시예에서, 방법(100)은 위에서 논의된 바와 같이 동작(102 내지 146)을 유사하게 수행한다. 그러나, 동작(138)(트리밍 프로세스)은 로우-k 유전체 충전층(233)의 측벽으로부터 하이-k 유전체 라이너층(232)을 완전히 제거하지 않는다. 그 결과, 유전체 핀 섹션(229-1b)은 하이-k 유전체 라이너층(232) 및 하이-k 유전체 헬멧(234)에 의해 둘러싸인 로우-k 유전체 충전층(233)을 포함한다. 또한, 하이-k 게이트 유전체층(349)은 하이-k 유전체 라이너층(232) 및 하이-k 유전체 헬멧(234) 위에 배치된다.
도 29는 방법(100)의 또 다른 실시예에 따라 제조된 디바이스(200)의 일부를 도시한다. 이 실시예에서, 방법(100)은 동작(102 내지 108)을 유사하게 수행한다. 그런 다음, 동작(110) 동안, 하이-k 유전체 라이너층(232)은 도 29에 도시된 바와 같이 인접한 클래딩층(231) 사이의 간극을 완전히 채운다. 그 후, 방법(100)은 동작(112, 114 및 116)을 생략하고 동작(118)으로 진행한다. 도 30a는, 방법(100)이 동작(118 내지 146)을 완료한 후 디바이스(200)의 일부의 평면도를 도시하고, 도 30b 및 30c는 각각 도 30a의 B-B 라인 및 C-C 라인을 따라 부분적으로 디바이스(200)의 단면도를 도시한다. 특히, B-B 라인은 "y" 방향을 따라 디바이스(200)의 S/D 영역으로 절단되고, C-C 라인은 "y" 방향을 따라 디바이스(200)의 채널 영역(또는 게이트 영역)으로 절단된다. 이 실시예에서, 유전체 핀(229)은 하이-k 유전체 라이너층(232)만으로 제조된다. (다양한 치수 w1, w2 및 h1을 포함하는) 이 실시예에서 디바이스(200)의 다른 양상은 도 27a 내지 27d를 참조하여 위에서 설명된 것과 동일하다. 특히, 유전체 핀(229-1b)의 높이는 도 27c 및 27d를 참조하여 설명된 h2, h3 및 w3의 합인 하이-k 유전체 라이너층(232)과 동일하다. 도 30d에 도시된 바와 같이, 이 실시예에서 유전체 핀 섹션(229-1a 및 229-1c)은 또한 일부 경우에 둥근 모서리를 가질 수 있다.
도 31은 방법(100)의 또 다른 실시예에 따라 제조된 디바이스(200)의 일부를 도시한다. 이 실시예에서, 방법(100)은 동작(102 내지 112)을 유사하게 수행한다. 그 후, 방법(100)은 동작(114)을 생략하고 동작(116)으로 진행한다. 도 32a는, 방법(100)이 동작(116 내지 146)을 완료한 후 디바이스(200)의 일부의 평면도를 도시하고, 도 32b 및 32c는 각각 도 32a의 B-B 라인 및 C-C 라인을 따라 부분적으로 디바이스(200)의 단면도를 도시한다. 특히, B-B 라인은 "y" 방향을 따라 디바이스(200)의 S/D 영역으로 절단되고, C-C 라인은 "y" 방향을 따라 디바이스(200)의 채널 영역(또는 게이트 영역)으로 절단된다. 이 실시예에서, 유전체 핀(229)은 하이-k 유전체 라이너층(232) 및 로우-k 유전체 충전층(233)으로 제조되고 하이-k 유전체 헬멧(234)을 생략한다. (다양한 치수 w1, w2 및 h1을 포함하는) 이 실시예에서 디바이스(200)의 다른 양상은 도 27a 내지 27d를 참조하여 위에서 설명된 것과 동일하다. 특히, 로우-k 유전체 충전층(233)의 높이는 도 27c 및 27d를 참조하여 설명된 h2 및 h3의 합이다. 도 32d에 도시된 바와 같이, 이 실시예에서 유전체 핀 섹션(229-1a 및 229-1c)은 또한 일부 경우에 둥근 모서리를 가질 수 있다.
제한하고자 하는 것은 아니지만, 본 개시의 실시예는 다음 이점 중 하나 이상을 제공한다. 예를 들어, 본 개시의 실시예는 S/D 피처를 분리하고 금속 게이트를 분리하기 위해 유전체 핀을 형성한다. 유전체 핀은 S/D 피처들 사이에서보다 금속 게이트들 사이에서 더 좁게 트리밍된다. 이것은 금속 게이트 형성을 위한 더 많은 공간을 제공하므로 금속 게이트가 보다 균일하고 더 고품질로 형성될 수 있다. 동시에, 유전체 핀은 인접한 S/D 피처들 사이에 양호한 격리를 제공하여 S/D 피처들의 우발적인 병합을 방지한다. 본 개시의 실시예는 기존의 반도체 제조 프로세스 내에 즉시 통합될 수 있다.
하나의 예시적 양상에서, 본 개시는, 기판으로부터 연장되는 2개의 핀들(fins); 핀들의 하단 부분들을 격리하는 격리 구조물(isolation structure); 핀들 각각 위의 소스/드레인(source/drain; S/D) 피처들(features); 핀들에 평행하게 길이 방향으로 배향되고 2개의 핀들 사이에 그리고 격리 구조물 위에 배치된 유전체 핀; 격리 구조물, 핀들 및 유전체 핀 위의 더미 게이트 스택; 및 더미 게이트 스택의 측벽들 위의 하나 이상의 유전체층을 갖는 구조물을 제공하는 단계를 포함하는 방법에 대한 것이다. 본 방법은 더미 게이트 스택을 제거하여 하나 이상의 유전체층 내에 게이트 트렌치를 생성하는 단계 - 유전체 핀은 게이트 트렌치에서 노출됨 -; 유전체 핀의 폭을 감소시키기 위해 유전체 핀을 트리밍하는 단계; 및 트리밍 후 게이트 트렌치에 하이-k 금속 게이트를 형성하는 단계를 더 포함한다.
실시예에서, 본 방법은, 하이-k 금속 게이트를 유전체 핀의 상단 표면 아래의 레벨로 에칭백하여, 하이-k 금속 게이트를 유전체 핀의 2개의 측부 상에 배치된 2개의 세그먼트로 분리하는 단계; 및 하이-k 금속 게이트의 2개의 세그먼트 및 유전체 핀 위에 유전체 캡을 퇴적하는 단계를 더 포함한다. 추가적인 실시예에서, 유전체 핀은 로우-k 유전체층 및 로우-k 유전체층 위에 하이-k 유전체층을 포함하고, 하이-k 금속 게이트의 2개의 세그먼트들의 상단 표면은 로우-k 유전체층의 상단 표면 위에 그리고 하이-k 유전체층의 상단 표면 아래에 있다.
본 방법의 일부 실시예에서, 유전체 핀은 로우-k 유전체층 및 로우-k 유전체층의 측벽 상에 배치된 하이-k 유전체층을 포함하고, 유전체 핀을 트리밍하는 단계는 로우-k 유전체층의 측벽으로부터 하이-k 유전체를 완전히 제거하는 단계를 포함한다. 추가적인 실시예에서, 유전체 핀을 트리밍하는 단계는 로우-k 유전체층의 측벽으로부터 하이-k 유전체층을 완전히 제거하는 단계 후에 로우-k 유전체층을 에칭하는 단계를 더 포함한다.
본 방법의 실시예에서, 유전체 핀을 트리밍하는 단계는 유전체 핀의 폭을 약 2 nm 내지 약 12 nm 만큼 감소시킨다. 본 방법의 또 다른 실시예에서, 유전체 핀은 로우-k 유전체층 및 로우-k 유전체층의 측벽 상에 배치된 하이-k 유전체층을 포함하고, 유전체 핀을 트리밍하는 단계는 로우-k 유전체층의 측벽으로부터 하이-k 유전체층을 부분적으로 제거하는 단계와, 로우-k 유전체층의 측벽 상에 배치된 하이-k 유전체층의 적어도 일부를 유지하는 단계를 포함한다.
본 방법의 실시예에서, 유전체 핀은 유전체 핀의 전체 폭으로 연장되는 하나 이상의 하이-k 유전체층을 포함한다. 유전체 핀이 제1 유전체 핀이고, 구조물이 핀들 중 하나에 인접한 제2 유전체 핀을 더 포함하는 실시예에서, 더미 게이트 스택을 제거하는 단계 전에, 방법은, 더미 게이트 스택을 제1 유전체 핀 및 제2 유전체 핀의 상단 표면 아래의 레벨로 부분적으로 리세싱하는 단계; 제1 유전체 핀을 덮고 제2 유전체 핀을 노출시키는 에칭 마스크를 형성하는 단계; 제2 유전체 핀을 리세싱하는 단계; 및 에칭 마스크를 제거하는 단계를 더 포함한다.
또 다른 예시적 양상에서, 본 개시는, 기판으로부터 연장되는 핀들; 핀들의 하단 부분들을 격리하는 격리 구조물; 핀들 위의 소스/드레인(S/D) 피처들; 핀들에 평행하게 길이 방향으로 배향되고, 인접한 핀들 사이에 그리고 격리 구조물 위에 배치되며, S/D 피처들을 격리하는 유전체 핀들; 격리 구조물, 핀들 및 유전체 핀들 위의 더미 게이트 스택; 및 더미 게이트 스택의 측벽들 위의 하나 이상의 유전체층을 갖는 구조물을 제공하는 단계를 포함하는 방법에 대한 것이다. 방법은, 더미 게이트 스택을 부분적으로 리세싱하여 유전체 핀들의 일부를 노출시키는 단계; 유전체 핀들의 제1 유전체 핀을 덮고 유전체 핀의 제2 유전체 핀을 노출시키는 에칭 마스크를 형성하는 단계; 제2 유전체 핀의 상단 표면이 제1 유전체 핀의 상단 표면 아래에 있도록, 에칭 마스크를 관통해 제2 유전체 핀을 부분적으로 에칭하는 단계; 에칭 마스크를 제거하는 단계; 더미 게이트 스택을 제거하여 하나 이상의 유전체층 내에 게이트 트렌치를 생성하는 단계 - 적어도 제1 유전체 핀은 게이트 트렌치에서 노출됨 -; 제1 유전체 핀의 폭을 감소시키기 위해 제1 유전체 핀을 트리밍하는 단계; 및 트리밍하는 단계 후에, 게이트 트렌치에 하이-k 금속 게이트를 형성하는 단계를 더 포함한다.
실시예에서, 본 방법은, 하이-k 금속 게이트를 제1 유전체 핀의 상단 표면 아래의 그리고 제2 유전체 핀의 상단 표면 위의 레벨로 에칭백하여, 하이-k 금속 게이트를 제1 유전체 핀의 2개의 측부들 상에 배치된 2개의 세그먼트들로 분리하는 단계; 및 하이-k 금속 게이트의 2개의 세그먼트들과 제1 유전체 핀 위에 유전체 캡을 퇴적하는 단계를 더 포함한다.
본 방법의 실시예에서, 제1 유전체 핀과 제2 유전체 핀 각각은 로우-k 유전체층 및 로우-k 유전체층 위의 하이-k 유전체층을 포함하고, 제2 유전체 핀을 부분적으로 에칭하는 단계는 제2 유전체 핀의 하이-k 유전체층을 완전히 제거한다. 또 다른 실시예에서, 제1 유전체과 제2 유전체 핀 각각은 로우-k 유전체층 및 로우-k 유전체층 위의 하이-k 유전체층을 포함하고, 제2 유전체 핀을 부분적으로 에칭하는 단계는 제2 유전체 핀의 하이-k 유전체층을 부분적으로 제거한다.
본 방법의 실시예에서, 제1 유전체 핀을 트리밍하는 단계는 또한 제2 유전체 핀의 폭을 감소시킨다. 또 다른 실시예에서, 제1 유전체 핀은 로우-k 유전체층 및 로우-k 유전체층의 측벽 상에 배치된 하이-k 유전체층을 포함하고, 제1 유전체 핀을 트리밍하는 단계는 로우-k 유전체층의 측벽으로부터 하이-k 유전체를 완전히 제거하는 단계를 포함한다. 또 다른 실시예에서, 제1 유전체 핀은 로우-k 유전체층 및 로우-k 유전체층의 측벽 상에 배치된 하이-k 유전체층을 포함하고, 제1 유전체 핀을 트리밍하는 단계는 로우-k 유전체층의 측벽으로부터 하이-k 유전체층을 부분적으로 제거하는 단계와, 로우-k 유전체층의 측벽 상에 배치된 하이-k 유전체층의 적어도 일부를 유지하는 단계를 포함한다.
또 다른 예시적 양상에서, 본 개시는, 기판; 기판 위의 격리 구조물; 격리 구조물 위의 2개의 소스/드레인(S/D) 피처들; 2개의 S/D 피처들을 측방향으로 접속하는 하나 이상의 채널 반도체층; 2개의 S/D 피처들 사이에 있고 하나 이상의 채널 반도체층과 맞물리는(engage) 하이-k 금속 게이트; 및 격리 구조물 위에 있고 2개의 S/D 피처들 및 하이-k 금속 게이트에 인접한 유전체 핀을 포함하는 반도체 구조물에 대한 것이다. 유전체 핀의 상단 표면은 하이-k 금속 게이트의 상단 표면 위에 있다. 하이-k 금속 게이트에 인접한 유전체 핀의 제1 부분은 2개의 S/D 피처에 인접한 유전체 핀의 제2 부분보다 좁다.
반도체 구조물의 실시예에서, 유전체 핀의 제1 부분은 유전체 핀의 제2 부분보다 약 2 nm 내지 약 12 nm만큼 더 좁다. 또 다른 실시예에서, 유전체 핀의 제1 부분과 제2 부분 각각은 로우-k 유전체층 및 로우-k 유전체층의 측벽 상에 배치된 하이-k 유전체층을 포함한다. 추가적인 실시예에서, 제1 부분의 로우-k 유전체층은 제2 부분의 로우-k 유전체층보다 좁다.
전술한 바는, 당업자들이 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예들의 피처들의 개요를 설명하였다. 당업자들은 여기서 소개된 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계하거나 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 또한, 당업자들은 이런 등가의 구성이 본 개시의 정신 및 범위로부터 이탈하지 않으며 또한 이들은 본 개시의 정신 및 범위로부터의 이탈 없이 여기에서 다양한 변화, 치환, 및 변경이 이루어질 수 있음을 인식해야 한다.
실시예
1. 방법에 있어서,
기판으로부터 연장되는 2개의 핀들(fins); 상기 핀들의 하단 부분들을 격리하는 격리 구조물(isolation structure); 상기 핀들 각각 위의 소스/드레인(source/drain; S/D) 피처들(features); 상기 핀들에 평행하게 길이 방향으로 배향되고 상기 2개의 핀들 사이에 그리고 상기 격리 구조물 위에 배치된 유전체 핀; 상기 격리 구조물, 상기 핀들 및 상기 유전체 핀 위의 더미 게이트 스택; 및 상기 더미 게이트 스택의 측벽들 위의 하나 이상의 유전체층을 갖는 구조물을 제공하는 단계;
상기 더미 게이트 스택을 제거하여 상기 하나 이상의 유전체층 내에 게이트 트렌치를 생성하는 단계 - 상기 유전체 핀은 상기 게이트 트렌치에서 노출됨 -;
상기 유전체 핀의 폭을 감소시키기 위해 상기 유전체 핀을 트리밍하는 단계; 및
상기 트리밍 후, 상기 게이트 트렌치에 하이-k 금속 게이트를 형성하는 단계
를 포함하는, 방법.
2. 제1항에 있어서,
상기 하이-k 금속 게이트를 상기 유전체 핀의 상단 표면 아래의 레벨로 에칭백하여, 상기 하이-k 금속 게이트를 상기 유전체 핀의 2개의 측부들 상에 배치된 2개의 세그먼트들로 분리하는 단계; 및
상기 하이-k 금속 게이트와 상기 유전체 핀의 2개의 세그먼트들 위에 유전체 캡을 퇴적하는 단계
를 더 포함하는, 방법.
3. 제2항에 있어서,
상기 유전체 핀은 로우-k 유전체층 및 상기 로우-k 유전체층 위의 하이-k 유전체층을 포함하고, 상기 하이-k 금속 게이트의 2개의 세그먼트들의 상단 표면은 상기 로우-k 유전체층의 상단 표면 위에 그리고 상기 하이-k 유전체층의 상단 표면 아래에 있는 것인, 방법.
4. 제1항에 있어서,
상기 유전체 핀은 로우-k 유전체층 및 상기 로우-k 유전체층의 측벽 상에 배치된 하이-k 유전체층을 포함하고, 상기 유전체 핀을 트리밍하는 단계는 상기 로우-k 유전체층의 측벽으로부터 상기 하이-k 유전체층을 완전히 제거하는 단계를 포함하는 것인, 방법.
5. 제4항에 있어서,
상기 유전체 핀을 트리밍하는 단계는 상기 로우-k 유전체층의 측벽으로부터 상기 하이-k 유전체층을 완전히 제거하는 단계 후에 상기 로우-k 유전체층을 에칭하는 단계를 더 포함하는 것인, 방법.
6. 제1항에 있어서,
상기 유전체 핀을 트리밍하는 단계는 상기 유전체 핀의 폭을 약 2 nm 내지 약 12 nm 만큼 감소시키는 것인, 방법.
7. 제1항에 있어서,
상기 유전체 핀은 로우-k 유전체층 및 상기 로우-k 유전체층의 측벽 상에 배치된 하이-k 유전체층을 포함하고, 상기 유전체 핀을 트리밍하는 단계는 상기 로우-k 유전체층의 측벽으로부터 상기 하이-k 유전체층을 부분적으로 제거하는 단계와, 상기 로우-k 유전체층의 측벽 상에 배치된 상기 하이-k 유전체층의 적어도 일부를 유지하는 단계를 포함하는 것인, 방법.
8. 제1항에 있어서,
상기 유전체 핀은 상기 유전체 핀의 전체 폭으로 연장되는 하나 이상의 하이-k 유전체층을 포함하는 것인, 방법.
9. 제1항에 있어서,
상기 유전체 핀은 제1 유전체 핀이고, 상기 구조물은 상기 핀들 중 하나에 인접한 제2 유전체 핀을 더 포함하고, 상기 방법은, 상기 더미 게이트 스택을 제거하는 단계 전에,
상기 더미 게이트 스택을 상기 제1 유전체 핀 및 상기 제2 유전체 핀의 상단 표면 아래의 레벨로 부분적으로 리세싱하는 단계;
상기 제1 유전체 핀을 덮고 상기 제2 유전체 핀을 노출시키는 에칭 마스크를 형성하는 단계;
상기 제2 유전체 핀을 리세싱하는 단계; 및
상기 에칭 마스크를 제거하는 단계
를 더 포함하는 것인, 방법.
10. 방법에 있어서,
기판으로부터 연장되는 핀들; 상기 핀들의 하단 부분들을 격리하는 격리 구조물; 상기 핀들 위의 소스/드레인(source/drain; S/D) 피처들; 상기 핀들에 평행하게 길이 방향으로 배향되고, 인접한 핀들 사이에 그리고 상기 격리 구조물 위에 배치되며, 상기 S/D 피처들을 격리하는 유전체 핀들; 상기 격리 구조물, 상기 핀들 및 상기 유전체 핀들 위의 더미 게이트 스택; 및 상기 더미 게이트 스택의 측벽들 위의 하나 이상의 유전체층을 갖는 구조물을 제공하는 단계;
상기 더미 게이트 스택을 부분적으로 리세싱하여 상기 유전체 핀들의 일부를 노출시키는 단계;
상기 유전체 핀들의 제1 유전체 핀을 덮고 상기 유전체 핀의 제2 유전체 핀을 노출시키는 에칭 마스크를 형성하는 단계;
상기 제2 유전체 핀의 상단 표면이 상기 제1 유전체 핀의 상단 표면 아래에 있도록, 상기 에칭 마스크를 관통해 상기 제2 유전체 핀을 부분적으로 에칭하는 단계;
상기 에칭 마스크를 제거하는 단계;
상기 더미 게이트 스택을 제거하여 상기 하나 이상의 유전체층 내에 게이트 트렌치를 생성하는 단계 - 적어도 상기 유전체 핀은 상기 게이트 트렌치에서 노출됨 -;
상기 제1 유전체 핀의 폭을 감소시키기 위해 상기 제1 유전체 핀을 트리밍하는 단계; 및
상기 트리밍하는 단계 후에, 상기 게이트 트렌치에 하이-k 금속 게이트를 형성하는 단계
를 포함하는, 방법.
11. 제10항에 있어서,
상기 하이-k 금속 게이트를 상기 제1 유전체 핀의 상단 표면 아래의 그리고 상기 제2 유전체 핀의 상단 표면 위의 레벨로 에칭백하여, 상기 하이-k 금속 게이트를 상기 제1 유전체 핀의 2개의 측부들 상에 배치된 2개의 세그먼트들로 분리하는 단계; 및
상기 하이-k 금속 게이트의 2개의 세그먼트들과 상기 제1 유전체 핀 위에 유전체 캡을 퇴적하는 단계
를 더 포함하는, 방법.
12. 제10항에 있어서,
상기 제1 유전체 핀과 상기 제2 유전체 핀 각각은 로우-k 유전체층 및 상기 로우-k 유전체층 위의 하이-k 유전체층을 포함하고, 상기 제2 유전체 핀을 부분적으로 에칭하는 단계는 상기 제2 유전체 핀의 상기 하이-k 유전체층을 완전히 제거하는 것인, 방법.
13. 제10항에 있어서,
상기 제1 유전체 핀과 상기 제2 유전체 핀 각각은 로우-k 유전체층 및 상기 로우-k 유전체층 위의 하이-k 유전체층을 포함하고, 상기 제2 유전체 핀을 부분적으로 에칭하는 단계는 상기 제2 유전체 핀의 상기 하이-k 유전체층을 부분적으로 제거하는 것인, 방법.
14. 제10항에 있어서,
상기 제1 유전체 핀을 트리밍하는 단계는 또한 상기 제2 유전체 핀의 폭을 감소시키는 것인, 방법.
15. 제10항에 있어서,
상기 제1 유전체 핀은 로우-k 유전체층 및 상기 로우-k 유전체층의 측벽 상에 배치된 하이-k 유전체층을 포함하고, 상기 제1 유전체 핀을 트리밍하는 단계는 상기 로우-k 유전체층의 측벽으로부터 상기 하이-k 유전체층을 완전히 제거하는 단계를 포함하는 것인, 방법.
16. 제10항에 있어서,
상기 제1 유전체 핀은 로우-k 유전체층 및 상기 로우-k 유전체층의 측벽 상에 배치된 하이-k 유전체층을 포함하고, 상기 제1 유전체 핀을 트리밍하는 단계는 상기 로우-k 유전체층의 측벽으로부터 상기 하이-k 유전체층을 부분적으로 제거하는 단계와, 상기 로우-k 유전체층의 측벽 상에 배치된 상기 하이-k 유전체층의 적어도 일부를 유지하는 단계를 포함하는 것인, 방법.
17. 반도체 구조물에 있어서,
기판;
상기 기판 위의 격리 구조물;
상기 격리 구조물 위의 2개의 소스/드레인(source/drain; S/D) 피처들;
상기 2개의 S/D 피처들을 측방향으로 접속하는 하나 이상의 채널 반도체층;
상기 2개의 S/D 피처들 사이에 있고 상기 하나 이상의 채널 반도체층과 맞물리는(engage) 하이-k 금속 게이트; 및
상기 격리 구조물 위에 있고 상기 2개의 S/D 피처들 및 상기 하이-k 금속 게이트에 인접한 유전체 핀
을 포함하고, 상기 유전체 핀의 상단 표면은 상기 하이-k 금속 게이트의 상단 표면 위에 있고, 상기 하이-k 금속 게이트에 인접한 상기 유전체 핀의 제1 부분은 상기 2개의 S/D 피처들에 인접한 상기 유전체 핀의 제2 부분보다 좁은 것인, 반도체 구조물.
18. 제17항에 있어서,
상기 유전체 핀의 제1 부분은 상기 유전체 핀의 제2 부분보다 약 2 nm 내지 약 12 nm만큼 더 좁은 것인, 반도체 구조물.
19. 제17항에 있어서,
상기 유전체 핀의 제1 부분과 제2 부분 각각은 로우-k 유전체층 및 상기 로우-k 유전체층의 측벽 상에 배치된 하이-k 유전체층을 포함하는 것인, 반도체 구조물.
20. 제19항에 있어서,
상기 제1 부분의 상기 로우-k 유전체층은 상기 제2 부분의 상기 로우-k 유전체층보다 좁은 것인, 반도체 구조물.

Claims (10)

  1. 방법에 있어서,
    기판으로부터 연장되는 2개의 핀들(fins); 상기 핀들의 하단 부분들을 격리하는 격리 구조물(isolation structure); 상기 핀들 각각 위의 소스/드레인(source/drain; S/D) 피처들(features); 상기 핀들에 평행하게 길이 방향으로 배향되고 상기 2개의 핀들 사이에 그리고 상기 격리 구조물 위에 배치된 유전체 핀; 상기 격리 구조물, 상기 핀들 및 상기 유전체 핀 위의 더미 게이트 스택; 및 상기 더미 게이트 스택의 측벽들 위의 하나 이상의 유전체층을 갖는 구조물을 제공하는 단계;
    상기 더미 게이트 스택을 제거하여 상기 하나 이상의 유전체층 내에 게이트 트렌치를 생성하는 단계 - 상기 유전체 핀은 상기 게이트 트렌치에서 노출됨 -;
    상기 유전체 핀의 폭을 감소시키기 위해 상기 유전체 핀을 트리밍하는 단계; 및
    상기 트리밍 후, 상기 게이트 트렌치에 하이-k 금속 게이트를 형성하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 하이-k 금속 게이트를 상기 유전체 핀의 상단 표면 아래의 레벨로 에칭백하여, 상기 하이-k 금속 게이트를 상기 유전체 핀의 2개의 측부들 상에 배치된 2개의 세그먼트들로 분리하는 단계; 및
    상기 하이-k 금속 게이트와 상기 유전체 핀의 2개의 세그먼트들 위에 유전체 캡을 퇴적하는 단계
    를 더 포함하는, 방법.
  3. 제2항에 있어서,
    상기 유전체 핀은 로우-k 유전체층 및 상기 로우-k 유전체층 위의 하이-k 유전체층을 포함하고, 상기 하이-k 금속 게이트의 2개의 세그먼트들의 상단 표면은 상기 로우-k 유전체층의 상단 표면 위에 그리고 상기 하이-k 유전체층의 상단 표면 아래에 있는 것인, 방법.
  4. 제1항에 있어서,
    상기 유전체 핀은 로우-k 유전체층 및 상기 로우-k 유전체층의 측벽 상에 배치된 하이-k 유전체층을 포함하고, 상기 유전체 핀을 트리밍하는 단계는 상기 로우-k 유전체층의 측벽으로부터 상기 하이-k 유전체층을 완전히 제거하는 단계를 포함하는 것인, 방법.
  5. 제4항에 있어서,
    상기 유전체 핀을 트리밍하는 단계는 상기 로우-k 유전체층의 측벽으로부터 상기 하이-k 유전체층을 완전히 제거하는 단계 후에 상기 로우-k 유전체층을 에칭하는 단계를 더 포함하는 것인, 방법.
  6. 제1항에 있어서,
    상기 유전체 핀은 로우-k 유전체층 및 상기 로우-k 유전체층의 측벽 상에 배치된 하이-k 유전체층을 포함하고, 상기 유전체 핀을 트리밍하는 단계는 상기 로우-k 유전체층의 측벽으로부터 상기 하이-k 유전체층을 부분적으로 제거하는 단계와, 상기 로우-k 유전체층의 측벽 상에 배치된 상기 하이-k 유전체층의 적어도 일부를 유지하는 단계를 포함하는 것인, 방법.
  7. 제1항에 있어서,
    상기 유전체 핀은 상기 유전체 핀의 전체 폭으로 연장되는 하나 이상의 하이-k 유전체층을 포함하는 것인, 방법.
  8. 제1항에 있어서,
    상기 유전체 핀은 제1 유전체 핀이고, 상기 구조물은 상기 핀들 중 하나에 인접한 제2 유전체 핀을 더 포함하고, 상기 방법은, 상기 더미 게이트 스택을 제거하는 단계 전에,
    상기 더미 게이트 스택을 상기 제1 유전체 핀 및 상기 제2 유전체 핀의 상단 표면 아래의 레벨로 부분적으로 리세싱하는 단계;
    상기 제1 유전체 핀을 덮고 상기 제2 유전체 핀을 노출시키는 에칭 마스크를 형성하는 단계;
    상기 제2 유전체 핀을 리세싱하는 단계; 및
    상기 에칭 마스크를 제거하는 단계
    를 더 포함하는 것인, 방법.
  9. 방법에 있어서,
    기판으로부터 연장되는 핀들; 상기 핀들의 하단 부분들을 격리하는 격리 구조물; 상기 핀들 위의 소스/드레인(source/drain; S/D) 피처들; 상기 핀들에 평행하게 길이 방향으로 배향되고, 인접한 핀들 사이에 그리고 상기 격리 구조물 위에 배치되며, 상기 S/D 피처들을 격리하는 유전체 핀들; 상기 격리 구조물, 상기 핀들 및 상기 유전체 핀들 위의 더미 게이트 스택; 및 상기 더미 게이트 스택의 측벽들 위의 하나 이상의 유전체층을 갖는 구조물을 제공하는 단계;
    상기 더미 게이트 스택을 부분적으로 리세싱하여 상기 유전체 핀들의 일부를 노출시키는 단계;
    상기 유전체 핀들의 제1 유전체 핀을 덮고 상기 유전체 핀의 제2 유전체 핀을 노출시키는 에칭 마스크를 형성하는 단계;
    상기 제2 유전체 핀의 상단 표면이 상기 제1 유전체 핀의 상단 표면 아래에 있도록, 상기 에칭 마스크를 관통해 상기 제2 유전체 핀을 부분적으로 에칭하는 단계;
    상기 에칭 마스크를 제거하는 단계;
    상기 더미 게이트 스택을 제거하여 상기 하나 이상의 유전체층 내에 게이트 트렌치를 생성하는 단계 - 적어도 상기 유전체 핀은 상기 게이트 트렌치에서 노출됨 -;
    상기 제1 유전체 핀의 폭을 감소시키기 위해 상기 제1 유전체 핀을 트리밍하는 단계; 및
    상기 트리밍하는 단계 후에, 상기 게이트 트렌치에 하이-k 금속 게이트를 형성하는 단계
    를 포함하는, 방법.
  10. 반도체 구조물에 있어서,
    기판;
    상기 기판 위의 격리 구조물;
    상기 격리 구조물 위의 2개의 소스/드레인(source/drain; S/D) 피처들;
    상기 2개의 S/D 피처들을 측방향으로 접속하는 하나 이상의 채널 반도체층;
    상기 2개의 S/D 피처들 사이에 있고 상기 하나 이상의 채널 반도체층과 맞물리는(engage) 하이-k 금속 게이트; 및
    상기 격리 구조물 위에 있고 상기 2개의 S/D 피처들 및 상기 하이-k 금속 게이트에 인접한 유전체 핀
    을 포함하고, 상기 유전체 핀의 상단 표면은 상기 하이-k 금속 게이트의 상단 표면 위에 있고, 상기 하이-k 금속 게이트에 인접한 상기 유전체 핀의 제1 부분은 상기 2개의 S/D 피처들에 인접한 상기 유전체 핀의 제2 부분보다 좁은 것인, 반도체 구조물.
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