CN113363208A - 半导体结构及其形成方法 - Google Patents

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潘冠廷
王志豪
朱熙甯
游家权
江国诚
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Abstract

方法包括提供一种结构，该结构具有：从衬底延伸的两个鳍；隔离鳍的底部的隔离结构；位于每个鳍上方的源极/漏极(S/D)部件；平行于鳍纵向定向并且设置在两个鳍之间与隔离结构上方的介电鳍；位于隔离结构、鳍和介电鳍上方的伪栅极堆叠件；以及位于伪栅极堆叠件的侧壁上方的一个或多个介电层。该方法还包括：去除伪栅极堆叠件，以在一个或多个介电层内产生栅极沟槽，其中，介电鳍暴露于栅极沟槽中；修整介电鳍以减小介电鳍的宽度；以及在修整之后，在栅极沟槽中形成高k金属栅极。本发明的实施例还涉及半导体结构及其形成方法。

Description

半导体结构及其形成方法
技术领域
本发明的实施例涉及半导体结构及其形成方法。
背景技术
电子工业对能够同时支持更多数量的日益复杂和精细的功能的更小和更快的电子器件的需求不断增长。为了满足这些需求，集成电路(IC)工业中存在制造低成本、高性能和低功耗IC的持续趋势。迄今为止，通过减小IC尺寸(例如，最小的IC部件尺寸)，在很大程度上实现了这些目标，从而提高了生产效率并且降低了相关成本。然而，这种缩放也增加了IC制造工艺的复杂性。感兴趣的领域之一是在高度集成的IC中如何隔离邻近的金属栅电极以及如何隔离邻近的源极/漏极电极。
发明内容
本发明的实施例提供了一种形成半导体结构的方法，包括：提供结构，所述结构具有：从衬底延伸的两个鳍；隔离所述鳍的底部的隔离结构；位于每个所述鳍上方的源极/漏极(S/D)部件；平行于所述鳍纵向定向并且设置在两个所述鳍之间与所述隔离结构上方的介电鳍；位于所述隔离结构、所述鳍和所述介电鳍上方的伪栅极堆叠件；以及位于所述伪栅极堆叠件的侧壁上方的一个或多个介电层；去除所述伪栅极堆叠件，以在所述一个或多个介电层内产生栅极沟槽，其中，在所述栅极沟槽中暴露所述介电鳍；修整所述介电鳍以减小所述介电鳍的宽度；以及在所述修整之后，在所述栅极沟槽中形成高k金属栅极。
本发明的另一实施例提供了一种形成半导体结构的方法，包括：提供结构，所述结构具有：从衬底延伸的鳍；隔离所述鳍的底部的隔离结构；位于所述鳍上方的源极/漏极(S/D)部件；平行于所述鳍纵向定向、设置在邻近的所述鳍之间和所述隔离结构上方并且隔离所述源极/漏极部件的介电鳍；位于所述隔离结构、所述鳍和所述介电鳍上方的伪栅极堆叠件；以及位于所述伪栅极堆叠件的侧壁上方的一个或多个介电层；使所述伪栅极堆叠件部分地凹进，从而暴露所述介电鳍的部分；形成蚀刻掩模，所述蚀刻掩模覆盖所述介电鳍的第一介电鳍并且暴露所述介电鳍的第二介电鳍；通过所述蚀刻掩模部分地蚀刻所述第二介电鳍，使得所述第二介电鳍的顶面位于所述第一介电鳍的顶面下方；去除所述蚀刻掩模；去除所述伪栅极堆叠件，以在所述一个或多个介电层内产生栅极沟槽，其中，至少所述第一介电鳍暴露于所述栅极沟槽中；修整所述第一介电鳍以减小所述第一介电鳍的宽度；以及在所述修整之后，在所述栅极沟槽中形成高k金属栅极。
本发明的又一实施例提供了一种半导体结构，包括：衬底；隔离结构，位于所述衬底上方；两个源极/漏极(S/D)部件，位于所述隔离结构上方；一个或多个沟道半导体层，横向连接所述两个源极/漏极部件；高k金属栅极，位于所述两个源极/漏极部件之间并且接合所述一个或多个沟道半导体层；以及介电鳍，位于所述隔离结构上方并且邻近所述两个源极/漏极部件和所述高k金属栅极，其中，所述介电鳍的顶面位于所述高k金属栅极的顶面之上，并且邻近所述高k金属栅极的所述介电鳍的第一部分比邻近所述两个源极/漏极部件的所述介电鳍的第二部分窄。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A、图1B和图1C示出了根据本发明的各个方面的形成具有混合介电鳍的半导体器件的方法的流程图。
图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图22、图23、图29和图31示出了根据一些实施例的在根据图1A至图1C的方法的实施例的制造的中间步骤中的半导体器件的部分的立体图。
图24、图25、图26、图27B、图27C、图27D、图28、图30B、图30C、图30D、图32B和图32C示出了根据一些实施例的半导体器件的部分的截面图。
图27A、图27E、图30A、图32A和图32D示出了根据一些实施例的半导体器件的部分的顶视图。
具体实施方式
以下公开提供了许多用于实现所提供主题的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。另外，除非另有说明，根据本文公开的具体技术，根据本领域技术人员的知识，当用“约”、“近似”等描述数值或数值范围时，该术语涵盖在描述的数值的某些变化(诸如+/-10％或其他变化)内的数值。例如，术语“约5nm”可以涵盖4.5nm至5.5nm、4.0nm至5.0nm等的尺寸范围。
本申请总体上涉及半导体结构和制造工艺，并且更具体地涉及使用介电鳍来隔离金属栅极和外延源极/漏极(S/D)部件。例如，将介电鳍设置在两个金属栅极之间以及两个晶体管的S/D部件之间。将介电鳍修整为在两个金属栅极之间比在S/D部件之间更窄。这种隔离方案为金属栅极的形成提供了更多的空间，使得可以更均匀地形成具有更高质量的金属栅极。当继续按比例缩小晶体管时，这克服了金属栅极填充的常见问题。同时，所公开的隔离方案在邻近的S/D部件之间提供更大的距离以避免S/D部件的意外合并。在继续按比例缩小晶体管时，这克服了S/D工程中的常见问题。从顶视图观察，介电鳍呈拼合形状-具有由较窄部分连接的两个较宽部分。在一些实施例中，较宽部分和较窄部分的拐角可以是圆形的。介电鳍可以包括多层，诸如低k层和高k层的混合层，以在制造期间实现蚀刻选择性并且在邻近的金属栅极之间以及邻近的源极/漏极部件之间提供低耦合电容。下面结合附图描述本发明的结构和制造方法的细节，附图示出了根据一些实施例的制造GAA器件的工艺。GAA器件是指具有垂直堆叠的水平定向的多沟道晶体管的器件，诸如纳米线晶体管和纳米片晶体管。由于GAA器件的更好的栅极控制能力、更低的泄漏电流以及完全的FinFET器件布局兼容性，因此是有望将CMOS推向路线图的下一个阶段的有前景的候选。本发明还可以用于制造具有公开的介电鳍的FinFET器件。为了简单起见，本发明将GAA器件用作示例，并且指出了GAA和FinFET实施例之间的工艺中的某些差异。本领域普通技术人员应该理解，它们可以容易地将本发明用作设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。
图1A、图1B和图1C是根据本发明的各个方面的用于制造半导体器件的方法100的流程图。本发明预期附加处理。可以在方法100之前、期间和之后提供附加操作，并且对于方法100的附加实施例，可以移动、替换或消除描述的一些操作。
下面结合图2至图32D描述方法100，图2至图32D示出了根据一些实施例的在根据方法100的各个制造步骤处的半导体器件(或半导体结构)200的各种立体图、顶视图和截面图。在一些实施例中，器件200是IC芯片、片上系统(SoC)或其部分的一部分，包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、FinFET、纳米片FET、纳米线FET、其他类型的多栅极FET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、存储器器件、其他合适的组件或它们的组合。为了清楚起见，已经简化了图2至图32D，以更好地理解本发明的发明构思。可以在器件200中添加附加部件，并且在器件200的其他实施例中可以替换、修改或消除以下描述的一些部件。
在操作102处，方法100(图1A)在衬底201上方形成鳍218。根据实施例，在图2中示出了所得的结构。在所示的实施例中，每个鳍218包括半导体层204、位于半导体层204上方的半导体层210和215的堆叠件205以及位于堆叠件205上方的鳍顶部硬掩模206。在实施例中，衬底201是绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。可以使用注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法来制造绝缘体上半导体衬底。在可选实施例中，衬底201是体硅衬底(即，包括体单晶硅)。在各个实施例中，衬底201可以包括其他半导体材料，诸如锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或它们的组合。
在实施例中，半导体层204可以是硅、硅锗、锗或其他合适的半导体，并且可以不掺杂或无意地掺杂有非常低剂量的掺杂剂。半导体层堆叠件205形成在半导体层204上方，并且包括以交错或交替的配置从半导体层204的表面垂直(例如，沿着z方向)堆叠的半导体层210和半导体层215。在一些实施例中，以所示的交错和交替配置外延生长半导体层210和半导体层215。例如，在半导体层204上外延生长第一个半导体层210，在第一个半导体层210上外延生长第一个半导体层215，在第一个半导体层215上外延生长第二个半导体层210等等，直到半导体层堆叠件205具有所需数量的半导体层210和半导体层215为止。在一些实施例中，通过分子束外延(MBE)工艺、化学气相沉积(CVD)工艺(例如气相外延(VPE)或超高真空(UHV)CVD)、金属有机化学气相沉积(MOCVD)工艺、其他合适的外延生长工艺或它们的组合来实现半导体层210和半导体层215的外延生长。
半导体层210的组分不同于半导体层215的组分，以在后续处理期间实现蚀刻选择性和/或不同的氧化速率。在一些实施例中，半导体层210对蚀刻剂具有第一蚀刻速率，并且半导体层215对蚀刻剂具有第二蚀刻速率，其中第二蚀刻速率小于第一蚀刻速率。在一些实施例中，半导体层210具有第一氧化速率，并且半导体层215具有第二氧化速率，其中第二氧化速率小于第一氧化速率。在所示的实施例中，半导体层210和半导体层215包括不同的材料、组分原子百分比、组分重量百分比、厚度和/或特性，以在蚀刻工艺(诸如实施为在器件200的沟道区域中形成悬浮沟道层的蚀刻工艺)期间实现期望的蚀刻选择性。例如，在半导体层210包括硅锗并且半导体层215包括硅的情况下，半导体层215的硅蚀刻速率小于半导体层210的硅锗蚀刻速率。在一些实施例中，半导体层210和半导体层215可以包括相同的材料，但是具有不同的组分原子百分比，以实现蚀刻选择性和/或不同的氧化速率。例如，半导体层210和半导体层215可以包括硅锗，其中半导体层210具有第一硅原子百分比和/或第一锗原子百分比，并且半导体层215具有不同的第二硅原子百分比和/或不同的第二锗原子百分比。本发明预期半导体层210和半导体层215包括可以提供期望的蚀刻选择性、期望的氧化速率差和/或期望的性能特征的半导体材料的任何组合(例如，使电流最大化的材料)，包括本文公开的半导体材料的任何材料。
如下面进一步描述的，半导体层215或其部分形成器件200的沟道区域。在所示的实施例中，半导体层堆叠件205包括三个半导体层210和三个半导体层215。在经受后续处理之后，这种配置将产生具有三个沟道的器件200。然而，取决于例如器件200(例如，GAA晶体管)所需的沟道数量和/或器件200的设计要求，本发明预期半导体层堆叠件205包括更多或更少的半导体层的实施例。例如，半导体层堆叠件205可以包括两到十个半导体层210和两到十个半导体层215。在器件200为FinFET器件的可选实施例中，堆叠件205仅为一层半导体材料，诸如一层硅。
可以通过任何合适的方法来图案化鳍218。例如，可以使用一个或多个光刻工艺来图案化鳍218，光刻工艺包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准过程相结合，允许创建具有例如节距小于使用单个直接光刻工艺可获得的节距的图案。例如，在一个实施例中，在堆叠件205上方形成牺牲层，并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以将剩余的间隔件或心轴用作用于图案化鳍218的掩模元件。例如，掩模元件(诸如硬掩模206)用于在堆叠件205和衬底201中蚀刻凹槽，在衬底201上留下鳍218。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其他合适的工艺。例如，干蚀刻工艺可以采用含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如HBr和/或CHBr3)、含碘气体、其他合适的气体和/或等离子体和/或它们的组合。例如，湿蚀刻工艺可以包括在以下溶液中的蚀刻：稀氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨；含有氢氟酸(HF)、硝酸(HNO3)和/或乙酸(CH3COOH)的溶液；或其他合适的湿蚀刻剂。形成鳍218的方法的许多其他实施例可能是合适的。
在操作104处，方法100(图1A)在衬底201和鳍218上方形成各种衬垫层，它们的实施例在图3中示出。在所示的实施例中，衬垫层包括介电衬垫层202和半导体衬垫层203。衬垫层202和203沿着衬底201和鳍218的表面形成，并且没有完全填充邻近的鳍218之间的空间。在实施例中，衬垫层202和203中的每个形成为具有基本均匀的厚度。在一些实施例中，例如，介电衬垫层202的厚度可以在约1.5nm至约4.5nm的范围内，并且半导体衬垫层203的厚度可以在约1.5nm至约4.5nm的范围内。在本实施例中，介电衬垫层202有助于保护鳍218的表面，并且有助于改善衬垫层203与201和218的各个表面之间的粘附，并且半导体衬垫层203在随后的制造步骤中形成覆层时用作晶种层。在实施例中，介电衬垫层202包括二氧化硅，并且半导体衬垫层203包括硅，诸如晶体硅或非晶硅。在可选实施例中，介电衬垫层202包括其他介电材料，诸如氮氧化硅。在各个实施例中，可以通过热氧化、化学氧化、CVD、原子层沉积(ALD)或其他方法来形成介电衬垫层202。在各个实施例中，可以通过CVD、ALD或其他方法来形成半导体衬垫层203。
在操作106处，方法100(图1A)在衬底201上方形成隔离结构(或隔离部件)230，以隔离器件200的各个区域，诸如图4和图5所示。例如，隔离部件230围绕鳍218的底部，以将鳍218彼此分隔开和隔离。隔离部件230包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如，包括硅、氧、氮、碳或其他合适的隔离组分)或它们的组合。隔离部件230可以包括不同的结构，诸如浅沟槽隔离(STI)结构和/或深沟槽隔离(DTI)结构。在一些实施例中，隔离部件230包括多层结构，诸如设置在热氧化物衬垫层上方的氮化硅层。隔离部件230可以通过多个步骤形成。例如，可以通过例如CVD工艺或旋涂玻璃工艺来沉积绝缘体材料以填充鳍218之间的沟槽。然后，执行化学机械抛光(CMP)工艺以去除过多的绝缘体材料和/或平坦化绝缘体材料的顶面。这在图4中示出。随后，如图5所示，绝缘体材料的回蚀刻使用蚀刻工艺，该蚀刻工艺调节为对绝缘体材料具有选择性并且对半导体衬垫层203没有(或最少)蚀刻。在所示的实施例中，回蚀刻绝缘体材料，使得隔离部件230的顶面位于半导体层204的顶面下方或与半导体层204的顶面齐平。在可选实施例中，回蚀刻绝缘体材料，使得隔离部件230的顶面位于堆叠件205中的最底层210的顶面下方并且位于半导体层204的顶面之上。
在操作108处，方法100(图1A)在鳍218的顶面和侧壁表面以及隔离部件230之上形成覆层231。根据实施例，在图6中示出了所得结构。如图6所示，覆层231没有完全填充邻近的鳍218之间的空间。在一些实施例中，覆层231可以形成为例如在约4nm至约12nm范围内的厚度。在实施例中，覆层231包括硅锗(SiGe)。例如，可以从包括硅的半导体衬垫层203外延生长SiGe。可以在外延生长工艺期间将半导体衬垫层203结合到覆层231中。在各个实施例中，可以使用任何合适的外延工艺来沉积覆层231，诸如VPE和/或UHV CVD、分子束外延、其他合适的外延生长工艺或它们的组合。在一些实施例中，在沉积覆层231之后，操作108执行蚀刻工艺以例如使用等离子体干蚀刻工艺从隔离部件230之上去除覆层231的部分。在这样的实施例中，也可以部分或完全去除鳍218的顶部上的覆层231的部分。
在操作110处，方法100(图1A)在覆层231上方和隔离部件230的顶面上形成介电衬垫232。根据实施例，在图7中示出了所得结构。如图7所示，在该实施例中，介电衬垫232没有完全填充邻近的鳍218之间的空间。在可选实施例中，介电衬垫232完全填充邻近的鳍218之间的空间，诸如图29所示，这将在后面讨论。在本实施例中，介电衬垫232可以形成为在约1nm至约6nm的范围内的厚度w3。设计该厚度是考虑对附近要形成的源极/漏极部件的影响，这将在之后参考图27B进行更详细的讨论。在本实施例中，介电衬垫232包括高k介电材料，诸如HfO2、HfSiOx(例如HfSiO4)、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO2、ZrSiO2、AlSiO、Al2O3、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba，Sr)TiO3(BST)、Si3N4、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料或它们的组合。在本发明中，高k介电材料通常是指具有高介电常数(例如，大于7)的介电材料。可以使用CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他合适的方法或它们的组合来沉积介电衬垫232。如将要讨论的，在一些实施例中，介电衬垫232将是介电鳍的部分。为了简单起见，在图7中未示出衬垫层202和203(但是它们仍然存在为邻近隔离部件230)。
在操作112处，方法100(图1A)在介电衬垫232上方沉积介电填充层233并且填充鳍218之间的间隙。随后，操作112可以执行CMP工艺以平坦化器件200的顶面，并且暴露覆层231，诸如图8所示。在本实施例中，介电填充层233包括低k介电材料，诸如包括Si、O、N和C的介电材料(例如，氧化硅(SiO2)、氮化硅、氮氧化硅、碳氧化硅、碳氮氧化硅。在实施例中，介电填充层233包括正硅酸乙酯(TEOS)形成的氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(BPSG)、氟化物掺杂的硅酸盐玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)、其他低k介电材料或它们的组合。一些示例低k介电材料包括干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB、聚酰亚胺或它们的组合。在本发明中，低k介电材料通常是指具有低介电常数(例如，小于7)的介电材料。可以使用可流动的CVD(FCVD)工艺来沉积介电填充层233，该工艺包括例如在器件200上方沉积可流动材料(诸如液体化合物)，并且通过合适的技术(诸如热退火和/或紫外线辐射处理)将可流动材料转化为固体材料。可以使用其他类型的方法来沉积介电填充层233。
在操作114处，方法100(图1A)在介电填充层233上方并且在覆层231的相对侧壁上的介电衬垫232之间形成介电帽234，诸如图9和图10所示。在实施例中，介电帽234包括高k介电材料，诸如HfO2、HfSiOx(例如HfSiO4)、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO2、ZrSiO2、AlSiO、Al2O3、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料或它们的组合。在实施例中，操作114包括使用选择性蚀刻工艺使介电填充层233凹进，该选择性蚀刻工艺蚀刻介电填充层233而不(或最少)蚀刻介电衬垫232和覆层231。根据实施例，在图9中示出了所得结构。在各个实施例中，使介电填充层233凹进，使得介电填充层233的顶面约与鳍218中的最顶层215的顶面齐平，例如，两个顶面彼此相差+/-5nm内。将介电填充层233的高度保持在该水平有助于在后续的制造步骤中的蚀刻负载(例如，参考操作132，其中使介电填充层233之上的高k介电层凹进)。例如，介电填充层233的顶面可以比最顶层215的顶面高5nm或比最上层215的顶面低5nm。然后，操作114使用例如ALD、CVD、PVD、基于氧化的沉积工艺、其他合适的工艺或它们的组合在凹槽中沉积一种或多种高k介电材料。随后，操作114对一种或多种高k介电材料和覆层231执行CMP工艺以暴露鳍顶部硬掩模206。一种或多种高k介电材料的剩余部分成为介电帽234。如图10所示，高k介电衬垫232、低k介电填充层233和高k介电帽234共同形成介电鳍229。低k介电填充层233由高k介电衬垫232和高k介电帽234围绕。介电鳍229在平行于鳍218的纵向上定向。介电鳍229和覆层231共同完全填充邻近的鳍218之间的空间。
在操作116处，方法100(图1A)使设置在介电鳍229之间的鳍218和覆层231部分地凹进。特别地，操作116去除硬掩模层206并且使鳍218凹进，直到暴露出最顶部的半导体层215。根据实施例，在图11中示出了所得结构。操作116可以施加对硬掩模层206和覆层231具有选择性的一种或多种蚀刻工艺，而对介电帽234和介电衬垫232不进行蚀刻(或最少蚀刻)。选择性蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其他合适的蚀刻方法。
在操作118处，方法100(图1B)形成伪栅极堆叠件240和栅极间隔件247。参考图12，每个伪栅极堆叠件240包括位于鳍218和介电鳍229的表面上方的伪栅极介电层235、位于栅极介电层235上方的伪栅电极层245以及位于伪栅电极层245上方的一个或多个硬掩模层246。在实施例中，伪栅极介电层235包括介电材料，诸如氧化硅、高k介电材料、其他合适的介电材料或它们的组合。在一些实施例中，伪栅电极层245包括多晶硅或其他合适的材料，并且一个或多个硬掩模层246包括氧化硅、氮化硅或其他合适的材料。可以使用CVD、PVD、ALD、PECVD、LPCVD、ALCVD、APCVD、其他合适的方法或它们的组合来沉积伪栅极介电层235、伪栅极电极层245和硬掩模层246。如图12所示，然后执行光刻图案化和蚀刻工艺以图案化一个或多个硬掩模层246、伪栅电极层245和伪栅极介电层235，以形成伪栅极堆叠件240。光刻图案化工艺包括光刻胶涂布(例如旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(例如硬烘烤)、其他合适的光刻工艺或它们的组合。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻方法或它们的组合。
操作118还在伪栅极堆叠件240的侧壁上形成栅极间隔件247(诸如图13所示)。栅极间隔件247通过任何合适的工艺形成并且包括介电材料。介电材料可以包括硅、氧、碳、氮、其他合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅(SiON)、碳化硅、碳氮化硅(SiCN)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN))。例如，包括硅和氮的介电层(诸如氮化硅层)可以沉积在伪栅极堆叠件240上方，并且随后被蚀刻(例如，各向异性蚀刻)以形成栅极间隔件247。在一些实施例中，栅极间隔件247包括多层结构，诸如包括氮化硅的第一介电层和包括氧化硅的第二介电层。在一些实施例中，多于一组的间隔件(诸如密封间隔件、偏置间隔件、牺牲间隔件、伪间隔件和/或主间隔件)形成为邻近伪栅极堆叠件240。在这样的实施方式中，各个组的间隔件可以包括具有不同蚀刻速率的材料。例如，可以沉积和蚀刻包括硅和氧的第一介电层(例如，氧化硅)以形成邻近伪栅极堆叠件240的第一间隔件组，并且可以沉积和蚀刻包括硅和氮的第二介电层(例如，氮化硅)以形成邻近第一间隔件组的第二间隔件组。
在操作120处，方法100(图1B)通过蚀刻邻近栅极间隔件247的鳍218来形成源极/漏极(S/D)沟槽250。根据实施例，在图13示出了所得结构。在所示的实施例中，蚀刻工艺完全去除鳍218的源极/漏极区域中的半导体层堆叠件205，从而暴露源极/漏极区域中的鳍218的半导体层204。因此，源极/漏极沟槽250具有由半导体层堆叠件205的剩余部分限定的侧壁以及由半导体层204限定的底部，该剩余部分设置在栅极堆叠件240下方的沟道区域中。在一些实施例中，蚀刻工艺去除了一些但是并非所有的半导体层堆叠件205，使得源极/漏极沟槽250具有由源极/漏极区域中的半导体层210或半导体层215限定的底部。在一些实施例中，蚀刻工艺还去除了一些但不是全部的半导体层204，使得源极/漏极沟槽250在半导体层204的最顶面下方和隔离部件230的最顶面下方延伸。在所示的实施例中，介电帽234在源极/漏极区中部分地凹进。在一些可选实施例中，介电帽234在源极/漏极区域中被完全去除，并且介电填充层233暴露。蚀刻工艺可以包括干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。在一些实施例中，蚀刻工艺是多步骤蚀刻工艺。例如，蚀刻工艺可以交替使用蚀刻剂以分别和交替地去除半导体层210和半导体层215。在一些实施例中，蚀刻工艺的参数配置为选择性地蚀刻半导体层堆叠件，而最少(或没有)蚀刻伪栅极堆叠件240和/或隔离部件230。在一些实施例中，执行光刻工艺(诸如本文所述的光刻工艺)以形成覆盖伪栅极堆叠件240和/或隔离部件230的图案化的掩模层，并且蚀刻工艺使用图案化的掩模层作为蚀刻掩模。
在操作122处，方法100(图1B)沿着S/D沟槽250内的半导体层210的表面形成内部间隔件255(见图15)。这可能涉及多个蚀刻和沉积工艺。如图14所示，执行第一蚀刻工艺，该第一蚀刻工艺选择性地蚀刻由源极/漏极沟槽250暴露的半导体层210和覆层231，而最少(或不)蚀刻半导体层215，使得在半导体层215之间以及栅极间隔件247下方的半导体层215和204之间形成间隙。因此，半导体层215的部分(边缘)悬浮在栅极间隔件247下方的沟道区域中。在一些实施例中，间隙在伪栅极堆叠件240下方部分地延伸。第一蚀刻工艺配置为横向蚀刻(例如，沿着“x”方向)半导体层210和覆层231，从而减小沿着“x”方向的半导体层210和覆层231的长度。第一蚀刻工艺是干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。然后，沉积工艺在栅极结构240上方和限定源极/漏极沟槽250的部件(例如，半导体层215、204和210)上方形成间隔件层，诸如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他合适的方法或它们的组合。间隔件层部分地(并且在一些实施例中完全)填充源极/漏极沟槽250。沉积工艺配置为确保间隔件层填充半导体层215之间以及栅极间隔件247下方的半导体层215和半导体层204之间的间隙。然后执行第二蚀刻工艺，该第二蚀刻工艺选择性地蚀刻间隔件层以形成内部间隔件255，如图15所示，而最少(或不)蚀刻半导体层215和204、伪栅极堆叠件240和栅极间隔件247。在一些实施例中，从栅极间隔件247的侧壁、半导体层215的侧壁、伪栅极堆叠件240和半导体层204去除间隔件件。间隔件层(以及因此内部间隔件255)包括与半导体层215和204的材料以及栅极间隔件247的材料不同的材料，以在第二蚀刻工艺期间实现期望的蚀刻选择性。在一些实施例中，间隔件层255包括介电材料，该介电材料包括硅、氧、碳、氮、其他合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅或碳氮氧化硅)。在一些实施例中，内部间隔件层255包括低k介电材料，诸如本文所述的那些。在器件200是FinFET的实施例中，省略内部间隔件255并且跳过操作122。
在操作124处，方法100(图1B)在S/D沟槽250中外延生长半导体S/D部件260(包括S/D部件260-1和260-2)。根据实施例，在图16中示出了所得结构。在实施例中，从S/D沟槽250的底部处的半导体层204以及从S/D沟槽250的侧壁处的半导体层215生长外延S/D部件260。外延工艺可以使用CVD沉积技术(例如VPE和/或UHV CVD)、分子束外延、其他合适的外延生长工艺或它们的组合。外延工艺可以使用与半导体层204和215(特别是半导体层215)的组分相互作用的气态和/或液态前体。外延S/D部件260分别掺杂有n型掺杂剂或p型掺杂剂以用于n型晶体管或p型晶体管。在一些实施例中，对于n型晶体管，外延S/D部件260包括硅并且可以掺杂有碳、磷、砷、其他n型掺杂剂或它们的组合(例如，形成Si：C外延源极/漏极部件、Si：P外延源极/漏极部件或Si：C：P外延源极/漏极部件)。在一些实施例中，对于p型晶体管，外延S/D部件260包括硅锗或锗，并且可以掺杂有硼、其他p型掺杂剂或它们的组合(例如，形成Si：Ge：B外延源极/漏极部件)。在一些实施例中，外延S/D部件260包括多于一个的外延半导体层，其中外延半导体层可以包括相同或不同的材料和/或掺杂剂浓度。在一些实施例中，外延S/D部件260包括在相应的沟道区域中实现期望的拉应力和/或压缩应力的材料和/或掺杂剂。在一些实施例中，在沉积期间通过向外延工艺的源材料(即，原位)添加杂质来掺杂外延S/D部件260。在一些实施例中，在沉积工艺之后，通过离子注入工艺来掺杂外延S/D部件260。在一些实施例中，执行退火工艺(例如，快速热退火(RTA)和/或激光退火)以激活外延S/D部件260中的掺杂剂。在一些实施例中，一些外延S/D部件260是p型的，而其他是n型的。例如，S/D部件260-1是p型，而S/D部件260-2是n型。在这样的实施例中，p型和n型S/D部件260以单独的处理顺序形成，包括例如在n型GAA晶体管区域中形成外延S/D部件260时掩蔽p型GAA晶体管区域，在p型GAA晶体管区域中形成外延S/D部件260时掩蔽n型GAA晶体管区域。在各个实施例中，S/D部件260-1和260-2可以都是p型，都可以是n型，或者一个是p型而另一个是n型。此外，如图16所示，S/D部件260的尺寸由介电鳍229限制。特别地，介电鳍229比S/D部件260高，以确保邻近的S/D部件260不会偶然合并。这提高了器件200的良率。在一些实施例中，形成气隙(或空隙)，气隙由S/D部件260、隔离部件230和介电鳍229围绕。
在操作126处，方法100(图1B)在S/D部件260上方形成接触蚀刻停止层(CESL)269，并且在CESL 269上方形成层间介电(ILD)层270，并且填充相对的栅极间隔件247之间的空间。根据实施例，在图17中示出了所得结构。CESL 269包括不同于ILD层270的材料。CESL269可以包括La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4，Y2O3、AlON、TaCN、ZrSi或其他合适的材料；并且可以通过CVD、PVD、ALD或其他合适的方法形成。ILD层270可以包括正硅酸四乙酯(TEOS)形成的氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(BPSG)、氟化物掺杂的硅酸盐玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)、低k介电材料、其他合适的介电材料或它们的组合。ILD 270可以通过PECVD(等离子体增强CVD)、FCVD(可流动CVD)或其他合适的方法形成。在沉积CESL 269和ILD层270之后，操作126对CESL 269、ILD层270和硬掩模层246执行CMP工艺和/或其他平坦化工艺，直到伪栅电极层245的顶部(或顶面)暴露。在本实施例中，如稍后所讨论的，ILD层270凹进到伪栅电极层245的顶面下方的水平，并且ILD保护层271沉积在ILD层270上方以保护ILD层270免受随后对伪栅极堆叠件240和介电鳍229执行的蚀刻工艺的影响。如图17所示，ILD层270由CESL 269和ILD保护层271围绕。在实施例中，ILD保护层271包括与CESL 269相同或相似的材料。ILD保护层271包括诸如Si3N4、SiCN、SiOCN、SiOC的介电材料、诸如HrO2、ZrO2、氧化铪铝和硅酸铪的金属氧化物或其他合适的材料，并且可以通过CVD、PVD、ALD或其他合适的方法形成。
在操作128处，方法100(图1B)使伪栅电极245部分地凹进，使得伪栅电极245的顶面位于介电鳍229的顶面下方。根据实施例，在图18中示出了所得结构。跨过图17中的线A-A观察图18的前面。操作128可以使用干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。此外，蚀刻工艺配置为选择性地蚀刻伪栅电极245，而最少(或不)蚀刻器件200的其他部件(诸如CESL 269、ILD保护层271和伪栅极介电层235)。在图18所示的实施例中，还使栅极间隔件247部分地凹进。在可选实施例中，栅极间隔件247不凹进或仅最小程度地凹进。
在操作130处，方法100(图1B)形成覆盖介电鳍229的蚀刻掩模241，该介电鳍229将在后续的制造步骤中分隔开(或切割)金属栅极。这些介电鳍229标记为229-1。未被蚀刻掩模241覆盖的其他介电鳍229标记为229-2。根据实施例，在图19中示出了所得结构。蚀刻掩模241包括与伪栅极介电层235和介电鳍229(包括层234、233和232)的材料不同的材料，以实现蚀刻选择性。在实施例中，蚀刻掩模241包括位于图案化的硬掩模(诸如具有氮化硅的图案化的掩模)上方的图案化的光刻胶。在一些实施例中，蚀刻掩模241还包括位于图案化的光刻胶和图案化的硬掩模之间的抗反射涂层(ARC)或其他层。本发明预期用于蚀刻掩模241的其他材料，只要在介电鳍229-2和伪栅极介电层235的蚀刻期间实现蚀刻选择性即可。在一些实施例中，在沉积硬掩模层(例如，氮化硅层)之后，操作130执行光刻工艺，包括在硬掩模层上方形成光刻胶层(例如，通过旋涂)，执行预曝光烘烤工艺，使用掩模执行曝光工艺，执行曝光后烘烤工艺，以及执行显影工艺。在曝光工艺期间，将光刻胶层暴露于辐射能(例如UV光、DUV光或EUV光)，其中，取决于掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模或EUV掩模)，掩模阻挡、透射和/或反射辐射到光刻胶层，使得将图像投影到与掩模图案相对应的光刻胶层上。由于光刻胶层对辐射能敏感，因此取决于光刻胶层的特性和在显影工艺中使用的显影液的特性，光刻胶层的曝光部分发生化学变化，并且光刻胶层的曝光(或未曝光)部分在显影工艺期间溶解。在显影之后，将光刻胶层图案化为与掩模对应的光刻胶图案。可选地，可以通过其他方法来实施或代替曝光工艺，诸如无掩模光刻、电子束写入、离子束写入或它们的组合。然后通过图案化的光刻胶蚀刻硬掩模层，以产生图案化的硬掩模。
在操作132处，方法100(图1C)通过蚀刻掩模241蚀刻伪栅极介电层235和介电鳍229-2。根据实施例，在图20中示出了所得结构。特别地，蚀刻介电鳍229-2，直到低k介电填充层233的顶面暴露。在所示实施例中，通过操作132部分地去除伪栅电极245。在可选实施例中，通过操作132在未被蚀刻掩模241覆盖的区域中完全去除伪栅电极245。随后，例如通过剥离、灰化和/或其他方法去除蚀刻掩模241。
在操作134处，方法100(图1C)完全去除伪栅极堆叠件240(即，伪栅电极245和伪栅极介电层235的任何剩余部分)，以形成栅极沟槽242(图21和图22)。在实施例中，操作134施加第一蚀刻工艺(诸如湿蚀刻)以去除伪栅电极245的任何剩余部分。根据实施例，在图21中示出了所得结构。然后，操作134施加第二蚀刻工艺(诸如湿蚀刻或干蚀刻)以去除伪栅极介电层235的任何剩余部分，产生栅极沟槽242，诸如图22所示。在一些实施例中，操作134中的蚀刻工艺配置为选择性地蚀刻伪栅极堆叠件240，而最少(或不)蚀刻器件200的其他部件(例如，CESL 269、ILD保护层271、栅极间隔件247、隔离部件230以及介电鳍229-1和229-2。
在操作136处，方法100(图1C)去除覆层231和暴露在栅极沟槽242中的半导体层210，留下悬浮在半导体层204上方并且与S/D部件260连接的半导体层215，诸如图22中所示。该工艺也称为沟道释放工艺，并且半导体层215也称为沟道层。蚀刻工艺选择性地蚀刻覆层231和半导体层210，而最少(或不)蚀刻半导体层215，并且在一些实施例中，最少(或不)蚀刻栅极间隔件247和/或内部间隔件255。在器件200是FinFET的实施例中，由于仅存在一个沟道层215并且在沟道区域中不存在半导体层210，因此省略了沟道释放工艺。
在操作138处，方法100(图1C)修整介电鳍229-1和229-2的暴露在栅极沟槽242中的部分，诸如图23所示。在实施例中，操作138包括两个蚀刻工艺，这两个蚀刻工艺设计成分别针对高k介电衬垫232和低k介电填充层233的材料。例如，操作138施加第一蚀刻工艺(诸如湿蚀刻或等离子体蚀刻)以从低k介电填充层233的侧壁以及从高k介电帽234的侧壁去除高k介电衬垫232。然后，操作138施加第二蚀刻工艺(诸如另一湿蚀刻或另一等离子体蚀刻)以沿着“y”方向横向蚀刻低k介电填充层233。在一些实施例中，由于第二蚀刻工艺，低k介电填充层233变得比高k介电帽234窄。第一蚀刻工艺和第二蚀刻工艺设计为例如通过各向同性等离子体蚀刻或化学蚀刻沿着“y”方向横向蚀刻层232和233。蚀刻工艺还可以减小高k介电帽234的宽度(沿着“y”方向)和高度(沿着“z”方向)。值得注意的是，高k介电衬垫232的部分保留在低k介电填充层233下方。在各个实施例中，操作138可以使用一个蚀刻工艺来蚀刻高k介电衬垫232和低k介电填充层233，或者使用多于两个的蚀刻工艺来达到与上述相同或相似的结果。此外，在各个实施例中，操作138中的蚀刻工艺配置为选择性地蚀刻介电鳍229，而最少(或不)蚀刻器件200的其他部件(诸如CESL 269、ILD保护层271、栅极间隔件247、隔离部件230、内部间隔件255以及半导体层215和204。
由于操作138，在栅极沟槽242中暴露的介电鳍229-1和229-2的部分变得比它们的原始宽度(沿着“y”方向)窄。介电鳍229-1和229-2的其他部分(由ILD层270和栅极间隔件247覆盖)未被修整并且保持它们的宽度与它们的原始宽度相同。栅极沟槽242横向扩展(即，沿着“y”方向)，并且半导体层215和介电鳍229之间的空间也横向扩展。随着器件继续按比例缩小，具有扩展的栅极沟槽242使其中的高k金属栅极的沉积变得容易。在一些不修整介电鳍229的方法中，栅极沟槽较窄，并且高k金属栅极的沉积可能是困难的。在一些情况下，在高k金属栅极沉积之后，栅极沟槽中可能会留有空隙，这将导致长期的可靠性问题和不均匀的晶体管性能。在本实施例中，修整栅极沟槽242内的介电鳍229消除或减轻了那些问题。
在一些实施例中，操作138可以使用计时器或其他装置来控制介电鳍229的修整量。在各个实施例中，修整暴露在栅极沟槽242中的介电鳍229-1和229-2的部分，使得它们的宽度减小到它们的原始宽度的约0.35至约0.8。在一些实施例中，修整在栅极沟槽242中暴露的介电鳍229-1和229-2的部分，使得它们的宽度从它们的原始宽度减小约2nm至约12nm。如果它们的宽度的减小太小(例如，减小小于2nm或它们的宽度仍大于它们的原始宽度的80％)，则栅极沟槽242可能没有足够大地扩展以具有有意义的改进并且其中的金属栅极可能仍然具有空隙。如果它们的宽度的减小太大(例如，减小大于12nm或它们的宽度小于它们的原始宽度的35％)，则介电鳍229的厚度可能不足以隔离邻近的金属栅极，降低长期可靠性。
在操作140处，方法100(图1C)在栅极沟槽242中形成高k金属栅极243。根据实施例，在图24中示出了所得结构。高k金属栅极243包括包裹在每个半导体层215周围的栅极介电层349和位于栅极介电层349上方的栅电极350。
栅极介电层349可以包括高k介电材料，诸如HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料或它们的组合。可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其他合适的方法来形成栅极介电层349。特别地，栅极介电层349也沉积在介电鳍229(包括介电鳍229-1和229-2)的顶面和侧壁上方。如图24所示，低k介电填充层233再次由高k介电层围绕。在该制造阶段处，在栅电极350下方的介电鳍229-1的部分中的低k介电填充层233由其底部处的高k介电层232、其侧壁处的高k栅极介电层349和其顶面处的高k介电帽234围绕；并且栅电极350下方的介电鳍229-2的部分中的低k介电填充层233由其底部处的高k介电层232和其侧壁和顶面处的高k栅极介电层349围绕。在一些实施例中，高k金属栅极243还包括位于栅极介电层349和沟道层215之间的界面层280。界面层280可以包括二氧化硅、氮氧化硅或其他合适的材料。在一些实施例中，栅电极层350包括n型或p型功函层和金属填充层。例如，n型功函层可以包括具有足够低的有效功函数的金属，诸如钛、铝、碳化钽、碳氮化钽、氮化钽硅或它们的组合。例如，p型功函层可以包括具有足够大的有效功函数的金属，诸如氮化钛、氮化钽、钌、钼、钨、铂或它们的组合。例如，金属填充层可以包括铝、钨、钴、铜和/或其他合适的材料。可以通过CVD、PVD、镀和/或其他合适的工艺来形成栅电极层350。如前所讨论的，由于栅极沟槽242中的空间扩大，界面层280、高k栅极介电层349和栅电极层350的沉积变得更容易，并且栅极沟槽242可以由这些层完全填充，不留空隙。这提高了晶体管的均匀性和长期可靠性。
在操作142处，方法100(图1C)使栅电极层350凹进，使得其顶面位于介电鳍229-1的顶面下方但在介电鳍229-2的顶面之上。根据实施例，在图25中示出了所得结构。如图25所示，操作142有效地将栅电极层350切割或分离成两个段，产生两个分隔开的高k金属栅极(或两个高k金属栅极段)243a和243b。介电鳍229-1将两个栅极243a和243b隔离。该工艺有时称为自对准切割金属栅极工艺(或自对准金属栅极切割工艺)，因为在此步骤中它无需使用光刻工艺就可以切割金属栅极，并且切割位置由介电鳍229-1的位置预先确定。自对准切割金属栅极工艺比光刻切割金属栅极工艺更具优势，因为前者受光刻覆盖窗口或偏移的影响较小。这进一步增强了器件的按比例缩小。值得注意的是，在介电鳍229-2的位置处没有切割栅电极层350。换句话说，介电鳍229-2的左侧和右侧的栅电极层350保持连接为一个连续的栅电极层并且用作一个栅。操作142可以实施湿蚀刻或干蚀刻工艺，该湿蚀刻或干蚀刻工艺选择性地蚀刻栅电极层350，而最少(或不)蚀刻高k介电帽234。在一些实施例中，蚀刻工艺也具有最小(或不)蚀刻高k栅极介电层349，使得高k栅极介电层349基本上保留在高k介电帽234的顶面和侧壁上方。在一些实施例中，高k栅极介电层349还可以通过操作142蚀刻。在一些实施例中，还可以通过操作142使栅极间隔件247部分地凹进。
在操作144处，方法100(图1C)在栅电极层350上方和介电鳍229-1上方形成介电覆盖层352。根据实施例，在图26中示出了所得结构。在一些实施例中，介电覆盖层352包括La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi或其他合适的材料。介电覆盖层352保护金属栅极243(包括金属栅极243a和243b)免受用于蚀刻S/D接触孔的蚀刻和CMP工艺的影响。可以通过在凹进的金属栅极243上方并且可选地在凹进的栅极间隔件247上方沉积一种或多种介电材料并且对该一种或多种介电材料执行CMP工艺来形成介电覆盖层352。
在操作146处，方法100(图1C)执行进一步的制造，诸如形成S/D接触件，形成S/D接触通孔，形成栅极通孔以及形成互连层。在这方面，图27A示出了在一些进一步制造之后的器件200的部分的顶视图，并且图27B、图27C和图27D分别示出了沿着图27A中的B-B线、C-C线和D-D线的器件200的部分的截面图。特别地，B-B线沿着“y”方向切割器件200的S/D区域，C-C线沿着“y”方向切割器件200的沟道区域(或栅极区域)，并且D-D线沿着“y”方向切割器件200的栅极间隔件区域。
参考图27B，操作146在S/D部件260(诸如图27B所示的S/D部件260-2)上方形成硅化物部件273，并且在硅化物部件273上方形成S/D接触件(或通孔)275。这可以涉及蚀刻ILD层270和CESL 269以形成暴露S/D部件260的S/D接触孔，在S/D部件260的暴露表面上形成硅化物部件273，以及在硅化物部件273上方形成S/D接触件(或通孔)275。可以通过将一种或多种金属沉积到S/D接触孔中，对器件200执行退火工艺以引起一种或多种金属与S/D部件260之间的反应产生硅化物部件273，以及去除一种或多种金属的未反应部分，在孔中留下硅化物部件273来形成硅化物部件273。硅化物部件273可以包括硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化钇(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)或其他合适的化合物。S/D接触件275可以包括导电阻挡层和位于导电阻挡层上方的金属填充层。导电阻挡层可以包括钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)或导电氮化物，诸如氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钨(WN)、氮化钽(TaN)或它们的组合，并且可以通过CVD、PVD、ALD和/或其他合适的工艺形成。金属填充层可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)或其他金属，并且可以通过CVD、PVD、ALD、镀或其他合适的工艺形成。在一些实施例中，在S/D接触件275中省略了导电阻挡层。
参考图27C，操作146形成电连接至栅电极350的栅极通孔359。在实施例中，栅极通孔359的每个可以包括导电阻挡层和位于导电阻挡层上方的金属填充层。导电阻挡层可以包括钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)或导电氮化物，诸如氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钨(WN)、氮化钽(TaN)或它们的组合，并且可以通过CVD、PVD、ALD和/或其他合适的工艺形成。金属填充层可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、镍(Ni)、铜(Cu)或其他金属，并且可以通过CVD、PVD、ALD、镀或其他合适的工艺形成。在一些实施例中，在栅极通孔359中省略了导电阻挡层。
参考图27A，从顶视图观察，介电鳍229-1具有三个部分229-1a、229-1b和229-1c。部分229-1a和229-1c具有宽度w1。部分229-1b具有宽度w2。由于以上讨论的操作138中的修整工艺，宽度w2小于宽度w1。在一些实施例中，宽度w1在约10nm至约20nm的范围内，并且宽度w2在约5nm至约15nm的范围内。在各个实施例中，宽度w2为宽度w1的约0.35至约0.8。在一些实施例中，宽度w2比宽度w1小约2nm至约12nm。上面关于操作138讨论了w1和w2之间的这些差异的重要性。此外，使宽度w1处于所公开的范围内(诸如从约10nm至约20nm)有助于确保介电鳍部分229-1a和229-1c将S/D部件260-1和260-2完全分隔开，并且防止S/D部件260-1和260-2在外延生长期间意外合并，但仍留有足够的空间来形成大的S/D部件260以提高电路性能。如果介电鳍部分229-1a和229-1c太宽(诸如大于20nm)，则可能没有足够的空间来生长S/D部件260，降低电路性能。如果介电鳍部分229-1a和229-1c太窄(诸如小于10nm)，则意外合并S/D部件260-1和260-2的风险会增加，并且邻近的S/D部件260之间的耦合电容也不期望地增加。在本实施例中，介电鳍229-1的核心是低k介电层233，这有助于减小这种耦合电容。使宽度w 2在所公开的范围内(诸如从约5nm到约15nm)有助于确保栅极沟槽足够宽以形成高质量的金属栅极243(包括栅极段243a和243b)，但是介电鳍部分229-1b足够厚以隔离金属栅极243a和243b。如果介电鳍部分229-1b太宽(诸如大于15nm)，则栅极沟槽会变窄，可能难以用金属栅极243正确填充栅极沟槽，导致晶体管不均匀和/或长期可靠性问题。如果介电鳍部分229-1b太窄(诸如小于5nm)，则邻近的金属栅极段243a和243b之间的耦合电容不期望地增加，并且邻近的金属栅极段243a和243b之间的隔离可能会不足，导致器件的TDDB性能下降。在一些实施例中，介电鳍229-2也具有相似的三部分配置，其中，介电鳍229-2在栅极区域较窄，而在S/D区域和栅极间隔件区域较宽。此外，介电鳍229-2的三个部分的宽度可以分别类似于介电鳍229-1的三个部分的宽度。在这样的实施例中，在栅极区域内部的介电鳍229-2的部分可以具有在约5nm至约15nm范围内的宽度，并且在S/D区域和栅极间隔件区域内部的介电鳍229-2的部分可以具有约10nm至约20nm的范围内的宽度。在一些实施例中，通过操作132完全去除栅极区域内部的介电鳍229-2的部分。
参考图27B，高k介电帽234在S/D区域(即，在介电鳍部分229-1a中)具有厚度或高度h1。参考图27C和图27D，高k介电帽234在栅极区域(即，在介电鳍部分229-1b中)和栅极间隔件区域中具有厚度或高度h2。在本实施例中，由于操作120的S/D沟槽蚀刻工艺(见图13)，高度h1小于高度h2。在一些实施例中，高度h2在约15nm至约35nm的范围内，并且高度h1至多为30nm(即，从0nm至约30nm)。使高度h2处于所公开的范围内有助于在操作142中确保自对准金属栅极切割工艺中的工艺裕度。
参考图27B、图27C和图27D，低k介电填充层233具有厚度或高度h3。在一些实施例中，高度h3在约45nm至约65nm的范围内，以确保介电鳍229具有足够的高度以隔离S/D部件260。低k介电层233有助于减小邻近的S/D部件260-1和260-2以及邻近的金属栅极243a和243b之间的耦合电容。在各个实施例中，如前所讨论的，低k介电层233的顶面可以与最顶部的沟道层215的顶面齐平，比最顶部的沟道层215的顶面高5nm，或者比最顶部的沟道层215的顶面低至多5nm。
参考图27B和图27D，介电鳍部分229-1a和229-1c在低k介电填充层233的底部处和侧壁上包括高k介电衬垫232。在一些实施例中，高k介电衬垫232的厚度w3在约1nm至约6nm的范围内。如果厚度w3太小(诸如小于1nm)，则高k介电衬垫232在S/D沟槽蚀刻和内部间隔件形成期间可能无法承受上述的各种蚀刻工艺。因此，低k介电填充层233可能会暴露，这可能不利地影响S/D部件260-1和260-2(例如，低k介电填充层233的元素可能扩散到S/D部件260-1和260-2)。如果厚度w3太大(诸如大于6nm)，则S/D部件260-1和260-2之间的耦合电容会不必要地增加，这可能会不利地减慢电路的运行速度。参考图27C，高k栅极介电层349设置在介电鳍部分229-1b中的低k介电填充层233的侧壁上。
图27E示出了根据可选实施例的器件200的部分的顶视图。在该实施例中，由于操作138的修整工艺，介电鳍部分229-1a和229-1c的拐角是圆形的。
图28示出了栅极区域中的器件200的部分的截面图，其中器件200是根据方法100的另一实施例制造的。在该实施例中，方法100类似地执行如上所讨论的操作102至146。然而，操作138(修整工艺)没有从低k介电填充层233的侧壁完全去除高k介电衬垫232。结果，介电鳍部分229-1b包括由高k介电衬垫232和高k介电帽234围绕的低k介电填充层233。此外，高k栅极介电层349设置在高k介电衬垫232和高k介电帽234上方。
图29示出了根据方法100的又一实施例制造的器件200的部分。在该实施例中，方法100类似地执行操作102至108。然后，在操作110期间，高k介电衬垫232完全填充邻近的覆层231之间的间隙，诸如图29所示。随后，方法100跳过操作112、114和116，并且进行到操作118。图30A示出了在方法100完成操作118至146之后的器件200的部分的顶视图，并且图30B和图30C分别示出了沿着图30A中的B-B线和C-C线的器件200的部分的截面图。特别地，B-B线沿着“y”方向切割器件200的S/D区域，而C-C线沿着“y”方向切割器件200的沟道区域(或栅极区域)。在该实施例中，介电鳍229仅由高k介电衬垫232构成。该实施例中的器件200的其他方面(包括各种尺寸w1、w2和h1)与以上参考图27A至图27D描述的那些相同。值得注意的是，介电鳍229-1b的高度与高k介电衬垫232的高度相同，是参考图27C和图27D描述的h2、h3和w3之和。如图30D所示，在一些情况下，该实施例中的介电鳍部分229-1a和229-1c也可以具有圆形拐角。
图31示出了根据方法100的又一实施例制造的器件200的部分。在该实施例中，方法100类似地执行操作102至112。然后，方法100跳过操作114并且进行到操作116。图32A示出了在方法100完成操作116至146之后的器件200的部分的顶视图，并且图32B和图32C分别示出了沿着图32A中的B-B线和C-C线的器件200的部分的截面图。特别地，B-B线沿着“y”方向切割器件200的S/D区域，并且C-C线沿着“y”方向切割器件200的沟道区域(或栅极区域)。在该实施例中，介电鳍229由高k介电衬垫232和低k介电填充层233构成，并且省略了高k介电帽234。该实施例中的器件200的其他方面(包括各种尺寸w1、w2和h1)与以上参考图27A至图27D描述的那些相同。值得注意的是，低k介电填充层233的高度是参考图27C和图27D描述的h2和h3之和。如图32D所示，在一些情况下，该实施例中的介电鳍部分229-1a和229-1c也可以具有圆形拐角。
尽管不旨在限制，但是本发明的实施例提供以下优点中的一个或多个。例如，本发明的实施例形成介电鳍以分隔开S/D部件并且分隔开金属栅极。修整介电鳍使其在金属栅极之间比在S/D部件之间更窄。这为金属栅极的形成提供了更多的空间，使得可以更均匀且更高质量地形成金属栅极。同时，介电鳍在邻近的S/D部件之间提供了良好的隔离，以避免S/D部件的意外合并。本发明的实施例可以容易地集成到现有的半导体制造工艺中。
在一个示例方面中，本发明针对一种方法，该方法包括提供一种结构，具有：从衬底延伸的两个鳍；隔离鳍的底部的隔离结构；位于每个鳍上方的源极/漏极(S/D)部件；在纵向上平行于鳍并且设置在两个鳍之间与隔离结构上方的介电鳍；位于隔离结构、鳍和介电鳍上方的伪栅极堆叠件；以及在伪栅极堆叠件的侧壁上方的一个或多个介电层。该方法还包括：去除伪栅极堆叠件，以在一个或多个介电层内产生栅极沟槽，其中，在栅极沟槽中暴露介电鳍；修整介电鳍以减小介电鳍的宽度；以及在修整之后，在栅极沟槽中形成高k金属栅极。
在实施例中，该方法还包括将高k金属栅极回蚀刻到介电鳍的顶面下方的水平，从而将高k金属栅分成设置在介电鳍的两侧的两个段；以及在高k金属栅极的两个段和介电鳍上方沉积介电帽。在另一实施例中，介电鳍包括低k介电层和位于低k介电层上方的高k介电层，其中高k金属栅极的两个段的顶面位于低k介电层的顶面之上和高k介电层的顶面下方。
在该方法的一些实施例中，介电鳍包括低k介电层和设置在低k介电层的侧壁上的高k介电层，其中介电鳍的修整包括从低k介电层的侧壁完全去除高k介电层。在另一个实施例中，介电鳍的修整还包括在从低k介电层的侧壁完全去除高k介电层之后，蚀刻低k介电层。
在该方法的实施例中，介电鳍的修整将介电鳍的宽度减小约2nm至约12nm。在该方法的另一实施例中，介电鳍包括低k介电层和设置在低k介电层的侧壁上的高k介电层，其中介电鳍的修整包括从低k介电层的侧壁部分地去除高k介电层，并且保持高k介电层的至少部分设置在低k介电层的侧壁上。
在该方法的一个实施例中，介电鳍包括延伸介电鳍的整个宽度的一个或多个高k介电层。在介电鳍是第一介电鳍并且结构还包括与其中一个鳍邻近的第二介电鳍的实施例中，在去除伪栅极堆叠件之前，该方法还包括使伪栅极堆叠件部分地凹进到低于第一介电鳍和第二介电鳍的顶面的水平；形成覆盖第一介电鳍并且暴露第二介电鳍的蚀刻掩模；使第二介电鳍凹进；以及去除蚀刻掩模。
在另一个示例方面，本发明针对一种方法，该方法包括提供一种结构，具有：从衬底延伸的鳍；隔离鳍的底部的隔离结构；位于鳍上方的源极/漏极(S/D)部件；平行于鳍纵向定向的介电鳍，设置在邻近的鳍之间并且位于隔离结构上方并且隔离S/D部件；位于隔离结构、鳍和介电鳍上方的伪栅极堆叠件；以及位于伪栅极堆叠件的侧壁上方的一个或多个介电层。该方法还包括使伪栅极堆叠件部分地凹进，从而暴露介电鳍的部分；形成蚀刻掩模，蚀刻掩模覆盖介电鳍中的第一介电鳍并且暴露介电鳍中的第二介电鳍；通过蚀刻掩模部分地蚀刻第二介电鳍，使得第二介电鳍的顶面位于第一介电鳍的顶面下方；去除蚀刻掩模；去除伪栅极堆叠件，以在一个或多个介电层内产生栅极沟槽，其中至少第一介电鳍暴露在栅极沟槽中；修整第一介电鳍以减小第一介电鳍的宽度；以及在修整之后，在栅极沟槽中形成高k金属栅极。
在实施例中，该方法还包括将高k金属栅极回蚀刻到第一介电鳍的顶面下方和第二介电鳍的顶面之上的水平，从而将高k金属栅分成设置在第一介电鳍的两侧的两个段；以及在高k金属栅极的两个段和第一介电鳍上方沉积介电帽。
在该方法的实施例中，第一介电鳍和第二介电鳍中的每个包括低k介电层和位于低k介电层上方的高k介电层，其中第二介电鳍的部分蚀刻完全去除第二介电鳍的高k介电层。在另一个实施例中，第一介电鳍和第二介电鳍中的每个包括低k介电层和位于低k介电层上方的高k介电层，其中第二介电鳍的部分蚀刻部分地去除第二介电鳍的高k介电层。
在该方法的实施例中，第一介电鳍的修整还减小了第二介电鳍的宽度。在另一实施例中，第一介电鳍包括低k介电层和设置在低k介电层的侧壁上的高k介电层，其中第一介电鳍的修整包括从低k介电层的侧壁完全去除高k介电层。在又一个实施例中，第一介电鳍包括低k介电层和设置在低k介电层的侧壁上的高k介电层，其中第一介电鳍的修整包括从低k介电层的侧壁部分地去除高k介电层，并且保持高k介电层的至少部分设置在低k介电层的侧壁上。
在又一个示例方面中，本发明针对一种半导体结构，包括衬底；位于衬底上方的隔离结构；位于隔离结构上方的两个源极/漏极(S/D)部件；横向连接两个S/D部件的一个或多个沟道半导体层；位于两个S/D部件之间并且与一个或多个沟道半导体层接合的高k金属栅极；以及位于隔离结构上并且邻近两个S/D部件和高k金属栅极的介电鳍。介电鳍的顶面位于高k金属栅极的顶面之上。邻近高k金属栅极的介电鳍的第一部分比邻近两个S/D部件的介电鳍的第二部分窄。
在半导体结构的实施例中，介电鳍的第一部分比介电鳍的第二部分窄约2nm至约12nm。在另一个实施例中，介电鳍的第一部分和第二部分中的每个包括低k介电层和设置在低k介电层的侧壁上的高k介电层。在另一个实施例中，第一部分的低k介电层比第二部分的低k介电层窄。
前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体结构的方法，包括：
提供结构，所述结构具有：从衬底延伸的两个鳍；隔离所述鳍的底部的隔离结构；位于每个所述鳍上方的源极/漏极(S/D)部件；平行于所述鳍纵向定向并且设置在两个所述鳍之间与所述隔离结构上方的介电鳍；位于所述隔离结构、所述鳍和所述介电鳍上方的伪栅极堆叠件；以及位于所述伪栅极堆叠件的侧壁上方的一个或多个介电层；
去除所述伪栅极堆叠件，以在所述一个或多个介电层内产生栅极沟槽，其中，在所述栅极沟槽中暴露所述介电鳍；
修整所述介电鳍以减小所述介电鳍的宽度；以及
在所述修整之后，在所述栅极沟槽中形成高k金属栅极。
2.根据权利要求1所述的方法，还包括：
将所述高k金属栅极回蚀刻到所述介电鳍的顶面下方的水平，从而将所述高k金属栅分成设置在所述介电鳍的两侧上的两个段；以及
在所述高k金属栅极的所述两个段和所述介电鳍上方沉积介电帽。
3.根据权利要求2所述的方法，其中，所述介电鳍包括低k介电层和位于所述低k介电层上方的高k介电层，其中，所述高k金属栅极的所述两个段的顶面位于所述低k介电层的顶面之上和所述高k介电层的顶面下方。
4.根据权利要求1所述的方法，其中，所述介电鳍包括低k介电层和设置在所述低k介电层的侧壁上的高k介电层，其中，所述介电鳍的修整包括从所述低k介电层的侧壁完全去除所述高k介电层。
5.根据权利要求4所述的方法，其中，所述介电鳍的修整还包括在从所述低k介电层的侧壁完全去除所述高k介电层之后，蚀刻所述低k介电层。
6.根据权利要求1所述的方法，其中，所述介电鳍的修整将所述介电鳍的宽度减小2nm至12nm。
7.根据权利要求1所述的方法，其中，所述介电鳍包括低k介电层和设置在所述低k介电层的侧壁上的高k介电层，其中，所述介电鳍的修整包括从所述低k介电层的侧壁部分地去除所述高k介电层，并且保持所述高k介电层的至少部分设置在所述低k介电层的侧壁上。
8.根据权利要求1所述的方法，其中，所述介电鳍包括延伸所述介电鳍的整个宽度的一个或多个高k介电层。
9.一种形成半导体结构的方法，包括：
提供结构，所述结构具有：从衬底延伸的鳍；隔离所述鳍的底部的隔离结构；位于所述鳍上方的源极/漏极(S/D)部件；平行于所述鳍纵向定向、设置在邻近的所述鳍之间和所述隔离结构上方并且隔离所述源极/漏极部件的介电鳍；位于所述隔离结构、所述鳍和所述介电鳍上方的伪栅极堆叠件；以及位于所述伪栅极堆叠件的侧壁上方的一个或多个介电层；
使所述伪栅极堆叠件部分地凹进，从而暴露所述介电鳍的部分；
形成蚀刻掩模，所述蚀刻掩模覆盖所述介电鳍的第一介电鳍并且暴露所述介电鳍的第二介电鳍；
通过所述蚀刻掩模部分地蚀刻所述第二介电鳍，使得所述第二介电鳍的顶面位于所述第一介电鳍的顶面下方；
去除所述蚀刻掩模；
去除所述伪栅极堆叠件，以在所述一个或多个介电层内产生栅极沟槽，其中，至少所述第一介电鳍暴露于所述栅极沟槽中；
修整所述第一介电鳍以减小所述第一介电鳍的宽度；以及
在所述修整之后，在所述栅极沟槽中形成高k金属栅极。
10.一种半导体结构，包括：
衬底；
隔离结构，位于所述衬底上方；
两个源极/漏极(S/D)部件，位于所述隔离结构上方；
一个或多个沟道半导体层，横向连接所述两个源极/漏极部件；
高k金属栅极，位于所述两个源极/漏极部件之间并且接合所述一个或多个沟道半导体层；以及
介电鳍，位于所述隔离结构上方并且邻近所述两个源极/漏极部件和所述高k金属栅极，其中，所述介电鳍的顶面位于所述高k金属栅极的顶面之上，并且邻近所述高k金属栅极的所述介电鳍的第一部分比邻近所述两个源极/漏极部件的所述介电鳍的第二部分窄。
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