TW202209499A - 半導體裝置及其製造方法 - Google Patents

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江國誠
朱熙甯
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Abstract

一種方法，包括：提供一結構，其具有從基底延伸的二個鰭狀物、將鰭狀物的底部隔離的隔離結構、在每個鰭狀物的上方的複數個源極/汲極部件、以縱長方向排列為平行於鰭狀物並設置於二個鰭狀物之間且設置於隔離結構的上方的介電鰭狀物、在隔離結構與鰭狀物及介電鰭狀物的上方的虛設閘極堆疊物以及在虛設閘極堆疊物的側壁的上方的一或多個介電層。方法更包括：移除虛設閘極堆疊物，得到在一或多個介電層內的閘極溝槽，其中介電鰭狀物暴露於閘極溝槽；修整介電鰭狀物以減少介電鰭狀物的寬度；以及在修整之後，在閘極溝槽形成高k金屬閘極。

Description

半導體裝置及其製造方法
本發明實施例是關於半導體裝置及其製造方法，特別是關於使用半導體鰭狀物而將金屬閘極與磊晶源極/汲極(source/drain；S/D)部件隔離的半導體裝置及其製造方法。
電子產業已歷經對小且快的電子裝置有不斷增加的需求，上述電子裝置並可同時支援大量的愈來愈複雜且精密的功能。為了達成這些需求，在積體電路(integrated circuit；IC)產業有持續的趨勢製造低成本、高效能及低功率的積體電路。因此迄今，藉由縮減積體電路的尺寸(舉例而言：最小積體電路特徵尺寸)而已經達成上述目標的大部分，並藉此改善生產效率及降低相關成本。然而，這樣的縮減已經導致積體電路製造製程的複雜度增加。一個受到矚目的領域是在高度集積化的積體電路，如何將鄰近的金屬閘極電極隔離以及如何將鄰近的源極/汲極電極隔離。
一實施例是關於一種半導體裝置的製造方法，其包括：提供一結構，其具有二個鰭狀物、一隔離結構、複數個源極/汲極(source/drain；S/D)部件、一介電鰭狀物、一虛設(dummy)閘極堆疊物與一或多個介電層，上述鰭狀物從一基底延伸，上述隔離結構將上述鰭狀物的底部隔離，上述源極/汲極部件在每個上述鰭狀物的上方，上述介電鰭狀物以其縱長方向排列為平行於上述鰭狀物，並設置於上述二個鰭狀物之間且設置於上述隔離結構的上方，上述虛設閘極堆疊物在上述隔離結構的上方、上述鰭狀物的上方及上述介電鰭狀物的上方，上述一或多個介電層在上述虛設閘極堆疊物的側壁的上方。上述方法更包括：移除上述虛設閘極堆疊物，而得到在上述一或多個介電層內的一閘極溝槽，其中上述介電鰭狀物暴露於上述閘極溝槽；修整上述介電鰭狀物以減少上述介電鰭狀物的寬度；以及在上述修整之後，在上述閘極溝槽形成一高k金屬閘極。
另一實施例是關於一種半導體裝置的製造方法，其包括：提供一結構，其具有複數個鰭狀物、一隔離結構、複數個源極/汲極(source/drain；S/D)部件、複數個介電鰭狀物、一虛設閘極堆疊物與一或多個介電層，上述鰭狀物從一基底延伸，上述隔離結構將上述鰭狀物的底部隔離，上述源極/汲極部件在上述鰭狀物的上方，上述介電鰭狀物以其縱長方向排列為平行於上述鰭狀物、設置於鄰近的上述鰭狀物之間、設置於上述隔離結構的上方且將上述源極/汲極部件隔離，上述虛設閘極堆疊物在上述隔離結構的上方、上述鰭狀物的上方及上述介電鰭狀物的上方，上述一或多個介電層在上述虛設閘極堆疊物的側壁的上方。上述方法更包括：部分地將上述虛設閘極堆疊物凹陷，藉此暴露部分的上述介電鰭狀物；形成一蝕刻遮罩而覆蓋上述介電鰭狀物的一第一介電鰭狀物並暴露上述介電鰭狀物的一第二介電鰭狀物；經由上述蝕刻遮罩而部分地蝕刻上述第二介電鰭狀物，而使上述第二介電鰭狀物的一頂表面低於上述第一介電鰭狀物的一頂表面；移除上述蝕刻遮罩；移除上述虛設閘極堆疊物，而得到在上述一或多個介電層內的一閘極溝槽，其中至少上述第一介電鰭狀物暴露於上述閘極溝槽中；修整上述第一介電鰭狀物以減少上述第一介電鰭狀物的寬度；以及在上述修整之後，在上述閘極溝槽形成一高k金屬閘極。
又另一實施例是關於一種半導體裝置，其包括：一基底；一隔離結構，在上述基底的上方；二個源極/汲極部件，在上述隔離結構的上方；一或多個通道半導體層，橫向連接上述二個源極/汲極(source/drain；S/D)部件；一高k金屬閘極，在上述二個源極/汲極部件之間並與上述一或多個通道半導體層嚙合；以及一介電鰭狀物，在上述隔離結構的上方並鄰近上述二個源極/汲極部件且鄰近上述高k金屬閘極。上述介電鰭狀物的一頂表面高於上述高k金屬閘極的一頂表面。上述介電鰭狀物的一第一部分窄於上述介電鰭狀物的一第二部分，上述介電鰭狀物的上述第一部分鄰近上述高k金屬閘極，上述介電鰭狀物的上述第二部分鄰近上述二個源極/汲極部件。
以下揭露內容提供了許多不同的實施例或範例，用於實施所提供之申請專利之發明的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例的說明。當然，這些僅僅是範例，並非用以限定本發明的實施例。舉例而言，以下敘述中提及第一部件形成於第二部件上或上方，可能包含第一與第二部件直接接觸的實施例，也可能包含額外的部件形成於第一與第二部件之間，使得第一與第二部件不直接接觸的實施例。此外，本發明實施例在各種範例中可能重複元件符號的數字及/或字母，此重複是為了簡化和清楚，並非在討論的各種實施例及/或組態之間指定其關係。
再者，在此可使用空間相對用詞，例如「在……下方」、「在……下」、「低於」、「下方的」、「在……上」、「高於」、「上方的」及類似的用詞以助於描述圖中所示之其中一個元件或部件相對於另一(些)元件或部件之間的關係。這些空間相對用詞係用以涵蓋圖式所描繪的方向以外，使用中或操作中之裝置的不同方向。裝置可能被轉向(旋轉90度或其他方向)，且可與其相應地解釋在此使用之空間相對描述。再者，除非另有說明，否則根據在此揭露之具體技術及所屬技術領域中具有通常知識者的理解，當用「約」、「大約」及相似的用詞描述一個數字或一個數字範圍時，所述用詞涵蓋在所述數字之某些變化(像是+/- 10%或其他變化)內的數字。舉例而言，用詞「約5 nm」可涵蓋4.5 nm至5.5 nm、4.0 nm至5.0 nm等的尺寸範圍。
本案整體上是關於半導體結構及製造製程，特別是關於使用半導體鰭狀物而將金屬閘極與磊晶源極/汲極(source/drain；S/D)部件隔離。例如，將一介電鰭狀物設置在二個金屬閘極之間以及二個電晶體的源極/汲極部件之間。修整上述介電鰭狀物，使其在在二個金屬閘極之間的部分窄於在上述源極/汲極部件之間的部分。這樣的隔離架構提供更多空間用於金屬閘極的形成，而將金屬閘極形成為更均勻並具有較高品質。如此克服了持續縮小電晶體尺寸時在填充金屬閘極方面面臨的共通問題。同時，本案揭露的隔離架構還在鄰近的源極/汲極部件之間提供較大的距離，以避免源極/汲極部件的非預期的合併。如此克服了持續縮小電晶體尺寸時在源極/汲極加工方面面臨的共通問題。上述介電鰭狀物從俯視圖觀之，具有又凹又凸的形狀——具有被一較窄區段接合的二個較寬區段。在一些實施例中，可以將上述較寬區段及上述較窄區段的角落圓化。上述介電鰭狀物可包括多層結構，例如混合低介電常數層及高介電常數層以在製造的過程達成蝕刻選擇性並在金屬閘極之間以及源極/汲極部件之間提供較低的耦合電容值。本發明實施例的上述結構與製造方法的細節會在後文配合所附圖式作說明，其繪示根據一些實施例的製作一全繞式閘極(GAA)裝置的製程。一全繞式閘極裝置是關於具有垂直堆疊、水平排列的多通道電晶體，例如奈米線電晶體(nanowire transistors)與奈米片電晶體(nanosheet transistors)。全繞式閘極裝置是帶領互補式金屬―氧化物―半導體(CMOS)結構邁向下個階段藍圖的受矚目的明日之星，因為其較佳的閘極控制能力、較低的漏電流以及充分的鰭式場效電晶體(FinFET)裝置佈局的相容性。亦可以使用本發明實施例來製造具有所揭露的介電鰭狀物的鰭式場效電晶體裝置。為了簡化的目的，本發明實施例使用全繞式閘極裝置作為例示，並指出在全繞式閘極裝置的實施例與鰭式場效電晶體裝置的實施例的製程之間的特定差異。所屬技術領域中具有通常知識者應理解其可以毫無困難地使用本發明實施例作為基礎，以設計或變更其他製程及結構，以實現本文介紹的實施例的相同目的及/或達成相同優點。
第1A、1B與1C圖顯示根據本發明實施例的各種態樣的用以製造一半導體裝置的方法100的流程圖。本發明實施例預期會有額外的製程。額外的操作可提供於方法100之前、過程中或之後，且可以移動、取代或刪減一些所敘述的操作而用於方法100的附加的實施例。
以下搭配第2至32D圖來說明方法100，第2至32D圖繪示根據一些實施例而在根據方法100製造的各種步驟的一半導體裝置(或是一半導體結構)200的各種透視圖、俯視圖及剖面圖。在一些實施例中，半導體裝置200是一積體電路晶片的一部分、一系統單晶片(system on chip；SoC)或上述之局部，其包括被動式與主動式的微電子裝置，例如電阻器、電容器、電感器、二極體、p型場效電晶體(p-type field effect transistors；PFETs)、n型場效電晶體(n-type field effect transistors；NFETs)、鰭式場效電晶體、奈米片場效電晶體、奈米線場效電晶體、其他形式的多閘極場效電晶體、金屬―氧化物―半導體場效電晶體(metal-oxide semiconductor field effect transistors；MOSFETs)、互補式金屬―氧化物―半導體(complementary metal-oxide semiconductor；CMOS)電晶體、雙極性接面電晶體(bipolar junction transistors；BJTs)、橫向擴散金屬―氧化物―半導體(laterally diffused MOS；LDMOS)電晶體、高電壓電晶體、高頻電晶體、記憶體裝置、其他適當的構件或上述之組合。已經將第2至32D圖簡化以明確、更容易瞭解本發明實施例的發明概念。可以在半導體裝置200添加額外的部件，且在半導體裝置200的其他實施例可以取代、變更或刪減一些後文敘述的部件。
在操作102，方法100(第1A圖)在一基底201的上方形成複數個鰭狀物218。所得的結構示於根據一實施例的第2圖。在所繪示的實施例中，每個鰭狀物218包括：一半導體層204、半導體層210與215的一堆疊物205，在半導體層204的上方；以及一鰭狀物頂部硬遮罩206，在堆疊物205的上方。在一實施例中，基底201為一絕緣層上覆半導體(semiconductor-on-insulator)基底，例如一絕緣層上覆矽(silicon-on-insulator；SOI)基底、一絕緣層上覆矽鍺(silicon germanium-on-insulator；SGOI)基底或一絕緣層上覆鍺(germanium-on-insulator；GOI)基底。絕緣層上覆半導體基底可使用佈植氧隔離(separation by implantation of oxygen；SIMOX)、晶圓接合及/或其他合適的方法以製造。在替代性的實施例中，基底201為塊材(bulk)矽基底(舉例而言：包含塊材單晶矽)。基底201在各種實施例中可包含其他半導體材料，例如鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或上述之組合。
在實施例中，半導體層204可為矽、矽鍺、鍺或其他合適的半導體，且可以為未摻雜或未刻意摻雜而具有非常低劑量的摻雜物。半導體層的堆疊物205是形成在半導體層204的上方並包括複數個半導體層210與複數個半導體層215，半導體層210與215是以交織(interleaving)或交替(alternating)的配置從半導體層204的一表面垂直(舉例而言，沿著z方向)堆疊。在一些實施例中，半導體層210與215是以所繪示的交織與交替的配置磊晶成長。例如，將第一個半導體層210磊晶成長在半導體層204上，將第一個半導體層215磊晶成長在第一個半導體層210上，將第二個半導體層215磊晶成長在第一個半導體層215上，並依此直到半導體層的堆疊物205具有設定數量的半導體層210與半導體層215。在一些實施例中，藉由分子束磊晶(molecular beam epitaxy；MBE)製程、化學氣相沉積(chemical vapor deposition；CVD)製程(例如，氣相磊晶(vapor phase epitaxy；VPE)或超高真空(ultra-high-vacuum；UHV)化學氣相沉積)、金屬有機化學氣相沉積(metalorganic chemical vapor deposition，MOCVD)製程、其他合適的磊晶成長製程或上述之組合來實現半導體層210與215的磊晶成長。
為了在隨後的製程期間達成蝕刻選擇性及/或不同的氧化速率，半導體層210的一成分與半導體層215的一成分不同。在一些實施例中，對於同一種蝕刻劑，半導體層210具有一第一蝕刻速率，而半導體層215具有一第二蝕刻速率，且上述第二蝕刻速率低於上述第一蝕刻速率。在一些實施例中，半導體層210具有一第一氧化速率，而半導體層215具有一第二氧化速率，且上述第二氧化速率低於上述第一氧化速率。在所述的實施例中，為了在一蝕刻製程期間達成預期的蝕刻選擇性，半導體層210與半導體層215包含不同的材料、組成原子百分比、組成重量百分比、厚度及/或特性，上述蝕刻製程例如為用來在半導體裝置200的通道區形成懸浮的通道層的一蝕刻製程。舉例而言，當半導體層210包含矽鍺且半導體層215包含矽時，半導體層215的矽蝕刻速率低於半導體層210的矽鍺蝕刻速率。在一些實施例中，半導體層210與半導體層215可包含相同的材料但具有不同的組成原子百分比，以達成蝕刻選擇性及/或不同的氧化速率。舉例而言，半導體層210與半導體層215可包含矽鍺，其中半導體層210具有一第一矽原子百分比及/或一第一鍺原子百分比，而半導體層215具有不同的一第二矽原子百分比及/或不同的一第二鍺原子百分比。本發明實施例規劃半導體層210與半導體層215包含任何能提供期望之蝕刻選擇性、期望之氧化速率差及/或期望的效能特性(舉例而言：使電流最大化的材料)的半導體材料組合，包含任何在此揭露的半導體材料。
如後文的進一步說明，半導體層215或其一部分形成半導體裝置200的通道區。在所繪示的實施例中，半導體層的堆疊物205包括三層半導體層210與三層半導體層215。在歷經後續的處理之後，這樣的配置將得到半導體裝置200具有三個通道的結果。然而，本發明實施例規劃半導體層的堆疊物205包括更多或更少半導體層的實施例，例如取決於對半導體裝置200(舉例而言：一全繞式閘極電晶體)需求的通道的數量及/或半導體裝置200的設計上的要求。例如，半導體層的堆疊物205可包括二至十層半導體層210與二至十層半導體層215。在半導體裝置200為一鰭式場效電晶體裝置的另一實施例中，堆疊物205為簡單的一層半導體材料，例如一層矽。
可藉由任何合適的方法對鰭狀物218進行圖形化。舉例而言，可使用一或多個光學微影製程(包含雙重圖形化或多重圖形化製程)來對鰭狀物218進行圖形化。一般而言，雙重圖形化或多重圖形化製程結合光學微影與自對準製程，得以形成具有間距小於使用單一、直接的光學微影製程可另外獲得的間距的圖案。舉例而言，在一實施例中，在堆疊物205的上方形成一犧牲層，並使用一光學微影製程將上述犧牲層圖形化。使用一自對準製程在圖形化的上述犧牲層旁形成複數個間隔物。然後，移除上述犧牲層，並使用留下來的上述間隔物或心軸(mandrel)作為對鰭狀物218進行圖形化的一遮罩元件。舉例而言，上述遮罩元件(例如鰭狀物頂部硬遮罩206)可用於在堆疊物205以及基底201內蝕刻出複數個凹部，留下基底201上的鰭狀物218。上述蝕刻製程可包含乾式蝕刻、濕式蝕刻、反應性離子蝕刻(reactive ion etching；RIE)及/或其他合適的製程。舉例而言，一乾式蝕刻製程可實施一含氧氣體、一含氟氣體(舉例而言：CF4 、SF6 、CH2 F2 、CHF3 及/或C2 F6 )、一含氯氣體(舉例而言：Cl2 、CHCl3 、CCl4 及/或BCl3 )、一含溴氣體(舉例而言：HBr及/或CHBr3 )、一含碘氣體、其他合適的氣體及/或電漿，及/或前述之組合。舉例而言，一濕式蝕刻製程可包括在稀釋氫氟酸(diluted hydrofluoric acid；DHF)；氫氧化鉀(potassium hydroxide；KOH)溶液；氨(ammonia)；含有氫氟酸(hydrofluoric acid，HF)、硝酸(nitric acid，HNO3 )及/或醋酸(acetic acid，CH3 COOH)的溶液；或其他合適的濕式蝕刻劑中進行蝕刻。許多形成鰭狀物218的方法的其他實施例皆合適。
在操作104，方法100(第1A圖)在基底201的上方與鰭狀物218的上方形成各種襯墊層，其一實施例繪示於第3圖。在所繪示的實施例中，上述襯墊層包括一介電襯墊層202與一半導體襯墊層203。介電襯墊層202與半導體襯墊層203是沿著基底201與鰭狀物218的表面形成，且未完全填充鄰近的鰭狀物218之間的空間。在一實施例中，將每個介電襯墊層202與半導體襯墊層203形成為具有實質上均勻的厚度。在一些實施例中，例如介電襯墊層202所具有的厚度是在約1.5 nm至約4.5 nm之間的範圍，而半導體襯墊層203所具有的厚度是在約1.5 nm至約4.5 nm之間的範圍。在本實施例中介電襯墊層202有助於保護鰭狀物218的表面並有助於改善半導體襯墊層203與基底201及鰭狀物218的表面之間的黏著性，而半導體襯墊層203是在一後續的製造步驟形成一被覆層時作為一晶種層的功能。在一實施例中，介電襯墊層202包括二氧化矽而半導體襯墊層203包括矽，例如結晶矽或非晶矽。在其他實施例中，介電襯墊層202包括其他介電材料，例如氮氧化矽。在各種實施例中，可藉由加熱氧化、化學氧化、化學氣相沉積、原子層沉積(atomic layer deposition；ALD)或其他方法來形成介電襯墊層202。在各種實施例中，可藉由化學氣相沉積、原子層沉積或其他方法來形成半導體襯墊層203。
在操作106，方法100(第1A圖)在基底201的上方形成一隔離結構(或是，一或多個隔離部件230)，將半導體裝置200的各種區域隔離，例如示於第4與5圖。例如，隔離部件230圍繞鰭狀物218的一底部，以將鰭狀物218彼此分離且隔離。隔離部件230包括氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料(例如，包含矽、氧、氮、碳或其他合適的隔離成分)或上述之組合。隔離部件230可包括不同結構，例如淺溝槽隔離(shallow trench isolation；STI)結構及/或深溝槽隔離(deep trench isolation；DTI)結構。在一些實施例中，隔離部件230包括多層結構，例如將氮化矽層設置於熱氧化物襯墊層的上方。可藉由多重步驟來形成隔離部件230。例如，可沉積一或多個絕緣體材料來填充鰭狀物218之間的溝槽，例如藉由化學氣相沉積製程或旋塗玻璃(spin-on glass)製程。然後，施行一化學機械研磨(chemical mechanical polishing；CMP)製程，以移除多餘的絕緣體材料及/或將上述絕緣體材料的一頂表面平坦化。此情況繪示於第4圖。其後，回蝕上述絕緣體材料，以形成隔離部件230，如第5圖所示。上述絕緣體材料的回蝕使用一蝕刻製程，此蝕刻製程經調整以對上述絕緣體材料選擇而未(或是，極少量)對半導體襯墊層203蝕刻。在所繪示的實施例中，將上述絕緣體材料回蝕而使隔離部件230的頂表面低於或齊平於半導體層204的頂表面。在其他實施例中，將上述絕緣體材料回蝕而使隔離部件230的頂表面低於堆疊物205中的最底層的半導體層210的頂表面且高於半導體層204的頂表面。
在操作108，方法100(第1A圖)在鰭狀物218的頂部與側壁的上方且高於隔離部件230之處，形成一被覆層231。根據一實施例，所得的結構示於第6圖。如第6圖所示，被覆層231未完全填入鄰近的鰭狀物218之間的空間。在一些實施例中，可以將被覆層231形成至例如在約4 nm至約12 nm的範圍的厚度。在一些實施例中，被覆層231包括矽鍺(SiGe)。例如，矽鍺可以從包括矽的半導體襯墊層203磊晶成長。在上述磊晶成長製程的過程，可將半導體襯墊層203納入被覆層231。在各種實施例中，可使用任何適當的磊晶製程來沉積被覆層231，例如氣相磊晶及/或超高真空化學氣相沉積、分子束磊晶、其他適當的磊晶成長製程或上述之組合。在一些實施例中，在沉積被覆層231之後，操作108例如使用一電漿乾式蝕刻製程來施行一蝕刻製程，以從隔離部件230的上方移除部分的被覆層231。在這樣的實施例中，可同時局部或完全移除被覆層231在鰭狀物218的頂部上的部分。
在操作110，方法100(第1A圖)在被覆層231的上方與隔離部件230的頂表面上形成一介電襯墊層232。根據一實施例，所得的結構示於第7圖。如第6圖所示，在本實施例中，介電襯墊層232未完全填入鄰近的鰭狀物218之間的空間。在另一實施例中，介電襯墊層232完全填入鄰近的鰭狀物218之間的空間，例如如第29圖所示，將於後文討論。在本實施例中，可以將介電襯墊層232形成至在約1 nm至約6 nm的範圍的一厚度w3。此厚度是考慮對即將形成於附近的源極/汲極構件所生效應而設計，將會在後文參考第27B圖作較詳細的討論。在本實施例中，介電襯墊層232包括一高介電常數介電材料，例如HfO2 、HfSiOx (例如 HfSiO4 )、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx 、ZrO2 、ZrSiO2 、AlSiO、Al2 O3 、TiO2 、LaO、LaSiO、Ta2 O3 、Ta2 O5 、Y2 O3 、SrTiO3 、BaZrO、BaTiO3 (BTO)、(Ba,Sr)TiO3 (BST)、Si3 N4 、二氧化鉿-氧化鋁(HfO2 -Al2 O3 )摻合物(alloy)、其他適當的高介電常數介電材料或上述之組合。在本發明實施例，高介電常數介電材料一般是指具有例如大於7的高介電常數的介電材料。介電襯墊層232的沉積可使用化學氣相沉積、物理氣相沉積(PVD)、原子層沉積、高密度電漿化學氣相沉積(HDPCVD)、金屬有機化學氣相沉積、遠程電漿化學氣相沉積(RPCVD)、電漿輔助化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、原子層化學氣相沉積(ALCVD)、大氣壓化學氣相沉積(APCVD)、其他合適的方法或上述之組合。在如即將討論的一些實施例中，介電襯墊層232將會是介電鰭狀物的一部分。為了簡化，未將介電襯墊層202與半導體襯墊層203示於第7圖(但其仍存在於鄰近隔離部件230之處)。
在操作112，方法100(第1A圖)在介電襯墊層232的上方沉積一介電填充層233，並填充鰭狀物218之間的間隙。隨後，操作112可施行一化學機械研磨製程，以將半導體裝置200的頂表面平坦化並暴露被覆層231，例如如第8圖所示。在本實施例中，介電填充層233包含一低介電常數(low-k)介電材料，例如包含Si、O、N和C(例如，氧化矽(SiO2 )、氮化矽、氮氧化矽、碳氧化矽(silicon oxy carbide)、氮碳氧化矽(silicon oxy carbon nitride))的一介電材料。在一實施例中，介電填充層233包括正矽酸四乙酯(tetraethylorthosilicate；TEOS)形成的氧化物、非摻雜的矽酸鹽玻璃(un-doped silicate glass)或已摻雜的氧化矽，例如硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、摻氟的矽玻璃(fluoride-doped silica glass；FSG)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼矽酸鹽玻璃(boron doped silicon glass；BSG)、其他低介電常數介電材料或上述之組合。一些低介電常數介電材料的範例包含乾凝膠(Xerogel)、氣凝膠(Aerogel)、非晶形氟化碳、聚對二甲苯(Parylene)、苯環丁烯(BCB)、聚亞醯胺(polyimide)或上述之組合。在本發明實施例，低介電常數介電材料一般是指具有例如低於7的低介電常數的介電材料。可使用流動式化學氣相沉積(flowable CVD；FCVD)製程以沉積介電填充層233，例如包含在半導體裝置200的上方沉積一可流動的材料(例如液態化合物)，並藉由一合適的技術(例如加熱退火及/或紫外線輻射處理)使上述可流動的材料轉變為一固體材料。可使用其他類型的方法來沉積介電填充層233。
在操作114，方法100(第1A圖) 在介電填充層233的上方以及在被覆層231的兩側壁上的介電襯墊層232之間形成一介電護盔(dielectric helmet)234，例如如第9與10圖所示。在一實施例中，介電護盔234包括一高介電常數介電材料，例如HfO2 、HfSiOx (例如 HfSiO4 )、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx 、ZrO2 、ZrSiO2 、AlSiO、Al2 O3 、TiO2 、LaO、LaSiO、Ta2 O3 、Ta2 O5 、Y2 O3 、SrTiO3 、BaZrO、BaTiO3 (BTO)、(Ba,Sr)TiO3 (BST)、Si3 N4 、二氧化鉿-氧化鋁(HfO2 -Al2 O3 )摻合物(alloy)、其他適當的高介電常數介電材料或上述之組合。在一實施例中，操作114包括將介電填充層233凹陷，其使用一選擇性蝕刻製程而蝕刻介電填充層233且未(或是，極少量)對介電襯墊層232及被覆層231蝕刻。根據一實施例，所得的結構示於第9圖。在各種實施例，將介電填充層233凹陷而使介電填充層233的頂表面大約齊平於鰭狀物218中的最頂層的半導體層215的頂表面，例如這二個頂表面彼此相距在±5 nm內。將介電填充層233的高度維持在這個水平對一後續的製造步驟(例如，請參考操作132，其中將高於介電填充層233的一高介電常數介電層凹陷)中的蝕刻負載(etch loading)有幫助。例如，介電填充層233的頂表面可以比最頂層的半導體層215的頂表面還高了至多5nm或是比最頂層的半導體層215的頂表面還低了至多5nm。然後，操作114使用例如原子層沉積、化學氣相沉積、物理氣相沉積、基於氧化的沉積製程(oxidation-based deposition process)、其他適當的製程或上述之組合，將一或多種高介電常數介電材料沉積到上述凹部中。接下來，操作114對上述一或多種高介電常數介電材料及被覆層231施行一化學機械研磨製程，以暴露鰭狀物頂部硬遮罩206。上述一或多種高介電常數介電材料的留下來的部分成為介電護盔234。如第10圖所示，高介電常數的介電襯墊層232、低介電常數的介電填充層233與高介電常數的介電護盔234一起形成介電鰭狀物229。低介電常數的介電填充層233是被高介電常數的介電襯墊層232及高介電常數的介電護盔234圍繞。介電鰭狀物229排列成以其縱長方向平行於鰭狀物218。介電鰭狀物229與被覆層231一起完整地填入鄰近的鰭狀物218之間的空間。
在操作116，方法100(第1A圖)部分地將設置在介電鰭狀物229之間的鰭狀物218與被覆層231凹陷。特別是，操作116移除鰭狀物頂部硬遮罩206並將鰭狀物218凹陷，直到暴露出最頂層的半導體層215。根據一實施例，所得的結構示於第11圖。操作116可應用一或多道蝕刻製程，其對鰭狀物頂部硬遮罩206及被覆層231選擇而未(或是，極少量)對介電護盔234及介電襯墊層232蝕刻。上述選擇性蝕刻製程可以是乾式蝕刻、濕式蝕刻、反應性離子蝕刻或其他適當的蝕刻方法。
在操作118，方法100(第1B圖)形成虛設閘極堆疊物240與閘極間隔物247。請參考第12圖，每個虛設閘極堆疊物240包括一虛設閘極介電層235、一虛設閘極電極層245以及一或多個硬遮罩層246，虛設閘極介電層235在鰭狀物218的表面的上方及在介電鰭狀物229的表面的上方，虛設閘極電極層245在虛設閘極介電層235的上方，一或多個硬遮罩層246在虛設閘極電極層245的上方。在一實施例中，虛設閘極介電層235包含一介電材料，例如氧化矽、高介電常數介電材料、其他合適的介電材料或上述述之組合。在一些實施例中，虛設閘極電極層245包含多晶矽或其他合適的材料；前述之一或多個硬遮罩層246包含氧化矽、氮化矽或其他合適的材料。虛設閘極介電層235、虛設閘極電極層245和硬遮罩層246的沉積可使用化學氣相沉積、物理氣相沉積、原子層沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、大氣壓化學氣相沉積、其他合適的方法或上述之組合。然後實施一微影圖形化和蝕刻製程，以將一或多個硬遮罩層246、虛設閘極電極層245和虛設閘極介電層235圖形化，以形成虛設閘極堆疊物240，如第12圖所示。上述微影圖形化製程包含阻劑塗佈(例如，旋轉塗佈)、軟烤、遮罩對準、曝光、曝光後烘烤、阻劑顯影、清洗、烘乾(例如，硬烤)、其他合適的微影製程或上述之組合。上述蝕刻製程包含乾式蝕刻製程、濕式蝕刻製程、其他蝕刻方法或上述之組合。
操作118進一步在虛設閘極堆疊240的側壁上形成閘極間隔物247(例如如第13圖所示)。藉由任何合適的製程以形成閘極間隔物247，且閘極間隔物247包含一介電材料。上述介電材料可包含矽、氧、碳、氮、其他合適的材料或上述之組合(舉例而言：氧化矽、氮化矽、氮氧化矽(SiON)、碳化矽、碳氮化矽(SiCN)、碳氧化矽(SiOC)、碳氮氧化矽(SiOCN))。舉例而言，可在虛設閘極堆疊240的上方沉積包含矽和氮的一介電層，例如氮化矽層，且隨後將其蝕刻(舉例而言：異向性蝕刻)以形成閘極間隔物247。在一些實施例中，閘極間隔物247包含多層結構，例如包含氮化矽的一第一介電層和包含氧化矽的一第二介電層。在一些實施例中，在鄰近虛設閘極堆疊物240處形成不只一組間隔物，例如密封用間隔物(seal spacers)、補償間隔物(offset spacers)、犧牲間隔物、虛設間隔物及/或主間隔物。在這樣的實施例中，各組間隔物可包括具有不同蝕刻速率的材料。例如，可以沉積包括矽與氧(舉例而言：氧化矽)的一第一介電層並加以蝕刻以在鄰近虛設閘極堆疊物240之處形成一第一組間隔物，且可以沉積包括矽與氮(舉例而言：氮化矽)的一第二介電層並加以蝕刻以在鄰近上述第一組間隔物之處形成一第二組間隔物。
在操作120，方法100(第1B圖)藉由蝕刻鄰近閘極間隔物247的鰭狀物218以形成源極/汲極(source/drain，S/D)溝槽250。根據一實施例，所得的結構示於第13圖。在所述的實施例中，一蝕刻製程完全移除在鰭狀物218的源極/汲極區中的半導體層的堆疊物205，藉此暴露在上述源極/汲極區的鰭狀物218的半導體層204。源極/汲極溝槽250因此具有由半導體層的堆疊物205的留下來的部分定義的側壁與由半導體層204定義的底部，半導體層的堆疊物205的留下來的部分位在虛設閘極堆疊物240下方的通道區。在一些實施例中，上述蝕刻製程移除一些而非全部的半導體層的堆疊物205，而使源極/汲極溝槽250具有由在上述源極/汲極區的半導體層210或半導體層215定義的底部。在一些實施例中，上述蝕刻製程移除進一步一些而非全部的半導體層204，而使源極/汲極溝槽250延伸至低於半導體層204的最頂表面並低於隔離部件230的最頂表面。在所繪示的實施例中，在上述源極/汲極區將介電護盔234部分地凹陷。在一些其他實施例中，在上述源極/汲極區完全移除介電護盔234，並暴露出介電填充層233。上述蝕刻製程可包含乾式蝕刻製程、濕式蝕刻製程、其他適當的蝕刻製程或上述之組合。在一些實施例中，上述蝕刻製程是多步驟蝕刻製程。例如，上述蝕刻製程可以輪流使用蝕刻劑，以分開且交替移除半導體層210與半導體層215。在一些實施例中，配置上述蝕刻製程的參數，以選擇蝕刻半導體層的堆疊物205而未(或是，極少量)對虛設閘極堆疊物240及/或隔離部件230蝕刻。在一些實施例中，施行一微影製程(例如已在此處說明者)，以形成一圖形化的遮罩層而覆蓋虛設閘極堆疊物240及/或隔離部件230，且上述蝕刻製程使用此圖形化的遮罩層作為一蝕刻遮罩。
在操作122，方法100(第1B圖)在源極/汲極溝槽250的內側，沿著半導體層210的表面形成內間隔物255(請見第15圖)。這可能會包含多重蝕刻與沉積製程。如第14圖所示，施行一第一蝕刻製程而選擇蝕刻半導體層210與被源極/汲極溝槽250暴露的被覆層231，而未(或是，極少量)對半導體層215蝕刻，而在閘極間隔物247的下方，在半導體層215之間以及在半導體層215與半導體層204之間形成間隙。半導體層215的一些部分(邊緣)因此在閘極間隔物247下方的通道區中懸空。在一些實施例中，上述間隙部分地延伸至虛設閘極堆疊物240的下方。配置上述第一蝕刻製程，以橫向蝕刻(舉例而言：沿著”x”方向) 半導體層210與被覆層231，藉此減少半導體層210與被覆層231沿著”x”方向的長度。上述蝕刻製程為乾式蝕刻製程、濕式蝕刻製程、其他適當的蝕刻方法或上述之組合。然後，一沉積製程在虛設閘極堆疊物240的上方以及在定義源極/汲極溝槽250的部件(舉例而言：半導體層215、204與210)的上方形成一間隔物層，例如化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠程電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、大氣壓化學氣相沉積、其他適當的方法或上述之組合。上述間隔物層部分地(以及，在一些實施例中，完全地)填充源極/汲極溝槽250。配置上述沉積製程，以確保上述間隔物層在閘極間隔物247的下方填入半導體層215之間以及半導體層215與半導體層204之間的間隙。然後，施行一第二蝕刻製程而選擇蝕刻上述間隔物層，以形成內間隔物255如第15圖所示，而未(或是，極少量)對半導體層215與半導體層204蝕刻。在一些實施例中，從閘極間隔物247的側壁、半導體層215的側壁、虛設閘極堆疊物240與半導體層204移除上述間隔物層。上述間隔物層(以及其形成的內間隔物255)包括一材料，其不同於半導體層215與204的材料及閘極間隔物247的材料，以在上述第二蝕刻製程的過程達成所需的蝕刻選擇性。在一些實施例中，內間隔物255包含一介電材料，其包含矽、氧、碳、氮、其他合適的材料或上述之組合(例如：氧化矽、氮化矽、氮氧化矽、碳化矽或氮碳氧化矽(silicon oxycarbonitride))。在一些實施例中，內間隔物255包括低介電常數介電材料，例如已在本文說明的材料。在半導體裝置200為一鰭式場效電晶體的實施例中，省略內間隔物255而跳過操作122。
在操作124中，方法100(第1B圖)在源/汲極溝槽250內磊晶成長半導體的磊晶源極/汲極部件260(包括源極/汲極部件260-1與260-2)。根據一實施例，所得的結構示於第16圖。在一實施例中，磊晶源極/汲極部件260是從在源極/汲極溝槽250的底部的半導體層204以及從源極/汲極溝槽250的側壁的半導體層215磊晶成長。一磊晶製程可使用化學氣相沉積的沉積技術(例如，氣相磊晶及/或超高真空化學氣相沉積)、分子束磊晶、其他合適的磊晶成長製程或上述之組合。上述磊晶製程可使用與半導體層204和215(特別是半導體層215)的成分產生交互作用的氣態及/或液態前驅物。對於n型電晶體，以n型摻雜物來摻雜磊晶源極/汲極部件260；或者對於p型電晶體，以p型摻雜物來摻雜磊晶源極/汲極部件260。在一些實施例中，對於n型電晶體，磊晶源極/汲極部件260包含矽，且可摻雜碳、磷、砷、其他n型摻雜物或上述之組合(例如，形成Si:C磊晶源極/汲極部件、Si:P磊晶源極/汲極部件或Si:C:P磊晶源極/汲極部件)。在一些實施例中，對於p型電晶體，磊晶源極/汲極部件260包含矽鍺或鍺，且可摻雜硼、其他p型摻雜物或上述之組合(例如，形成Si:Ge:B磊晶源極/汲極部件)。在一些實施例中，磊晶源極/汲極部件260包含多於一個磊晶半導體層，其中上述磊晶半導體層可包含相同或不同材料及/或摻雜物濃度。在一些實施例中，磊晶源極/汲極部件260包含在各個通道區中達成預期的拉伸應力及/或壓縮應力的材料及/或摻雜物。在一些實施例中，藉由對上述磊晶製程的一來源材料添加不純物以在沉積期間摻雜磊晶源極/汲極部件260(例如原位(in-situ))。一些實施例中，藉由在一沉積製程後的一離子佈植製程來摻雜磊晶源極/汲極部件260。在一些實施例中，施行退火製程(舉例而言：快速熱退火(rapid thermal annealing；RTA)及/或雷射退火)，以活化磊晶源極/汲極部件260內的摻雜物。在一些實施例中，一些磊晶源極/汲極部件260為p型而其餘的為n型。例如，源極/汲極部件260-1為p型，源極/汲極部件260-2為n型。在這樣的實施例中，在分開的製程序列中形成p型與n型的磊晶源極/汲極部件260，其例如包含：在n型全繞式閘極電晶體區域形成磊晶源極/汲極部件260時遮罩p型全繞式閘極電晶體區域，以及在p型全繞式閘極電晶體區域形成磊晶源極/汲極部件260時遮罩n型全繞式閘極電晶體區域。在各種實施例中，源極/汲極部件260-1與260-2可以均為p型、均為n型或是一個為p型而另一個為n型。另外，如第16圖所示，磊晶源極/汲極部件260的尺寸是被介電鰭狀物229所侷限。特別是，介電鰭狀物229高於磊晶源極/汲極部件260，以確保鄰近的磊晶源極/汲極部件260不會非預期地彼此合併。這樣改善了半導體裝置200的良率。在一些實施例中，形成氣隙(或空孔)，其被磊晶源極/汲極部件260、隔離部件230及介電鰭狀物229所圍繞。
在操作126，方法100(第1B圖)在磊晶源極/汲極部件260的上方形成一接觸蝕刻停止層(contact etch stop layer；CESL)269，在接觸蝕刻停止層269的上方形成層間介電(inter-layer dielectric；ILD)層270，並填充相對的閘極間隔物247之間的空間。根據一實施例，所得的結構示於第17圖。接觸蝕刻停止層269包含與層間介電層270不同的材料。接觸蝕刻停止層269可包含La2 O3 、Al2 O3 、SiOCN、SiOC、SiCN、SiO2 、SiC、ZnO、ZrN、Zr2 Al3 O9 、TiO2 、TaO2 、ZrO2 、HfO2 、Si3 N4 、Y2 O3 、AlON、TaCN、ZrSi或其他合適的一或多種材料；且可藉由化學氣相沉積、物理氣相沉積、原子層沉積或其他合適的方法來形成。層間介電層270可包括正矽酸四乙酯(tetraethylorthosilicate；TEOS)形成的氧化物、未摻雜的矽酸鹽玻璃或已摻雜的氧化矽，例如硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、摻氟的矽玻璃(fluoride-doped silica glass；FSG)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、摻硼的矽玻璃(boron doped silicon glass；BSG)、低介電常數介電材料、其他合適的介電材料或前述之組合。層間介電層270可由電漿輔助化學氣相沉積、流動式化學氣相沉積(FCVD)或其他合適的方法來形成。在沉積接觸蝕刻停止層269與層間介電層270之後，操作126對接觸蝕刻停止層269、層間介電層270及硬遮罩層246施行一化學機械研磨製程及/或其他平坦化製程，直到暴露出虛設閘極電極層245的一頂部(或頂表面)。在本實施例中，將層間介電層270凹陷至低於虛設閘極電極層245的頂表面的水平，並在層間介電層270的上方沉積一層間介電保護層271，以保護層間介電層270免受將於後文討論的後續對虛設閘極堆疊物240與介電鰭狀物229施行的蝕刻製程的侵害。如第17圖所示，層間介電層270被接觸蝕刻停止層269與層間介電保護層271所圍繞。在一實施例中，層間介電保護層271包括一材料，其相同或類似於接觸蝕刻停止層269中的材料。在一些實施例中，層間介電保護層271包括一介電材料、金屬氧化物或其他適當的材料，並可藉由化學氣相沉積、物理氣相沉積、原子層沉積或其他合適的方法來形成，上述介電材料例如為Si3 N4 、SiCN、SiOCN、SiOC，上述金屬氧化物例如為HrO2 、ZrO2 、氧化鉿鋁(hafnium aluminum oxide)、矽酸鉿。
在操作128，方法100(第1B圖)將虛設閘極電極層245部分地凹陷，而使虛設閘極電極層245的頂表面低於介電鰭狀物229的頂表面。根據一實施例，所得的結構示於第18圖。第18圖的前緣是跨過第17圖的線A-A。操作18可使用乾式蝕刻製程、濕式蝕刻製程、其他適當的蝕刻製程或上述之組合。另外，將上述蝕刻製程配置為選擇蝕刻虛設閘極電極層245，而未(或是，極少量)對半導體裝置200的其他部件蝕刻，例如接觸蝕刻停止層269、層間介電保護層271與虛設閘極介電層235。在第18圖所示的實施例中，亦將閘極間隔物247部分地凹陷。在另一實施例中，未將閘極間隔物247凹陷或僅使閘極間隔物247極少量凹陷。
在操作130，方法100(第1B圖)形成一蝕刻遮罩241而覆蓋將會在一後續的製造步驟分離(或切斷)金屬閘極的介電鰭狀物229。將這些介電鰭狀物229標為「229-1」，將未被蝕刻遮罩241覆蓋的其餘的介電鰭狀物229標為「229-2」。根據一實施例，所得的結構示於第19圖。蝕刻遮罩241包括一材料，其不同於虛設閘極介電層235的材料及介電鰭狀物229(包括介電護盔234、介電填充層233及介電襯墊層232)的材料，以達成蝕刻選擇性。在一實施例中，蝕刻遮罩241包括一圖形化的硬遮罩(例如，具有氮化矽的一圖形化的遮罩)及其上方的一圖形化的阻劑。在一些實施例中，蝕刻遮罩241更包括一抗反射塗佈(anti-reflective coating；ARC)層或一或多個其他層，設置在上述圖形化的阻劑與上述圖形化的硬遮罩之間。本發明實施例考慮用於蝕刻遮罩241的其他材料，只要在蝕刻介電鰭狀物229-2與虛設閘極介電層235的期間達成蝕刻選擇性即可。在一些實施例中，在沉積一硬遮罩層(舉例而言：氮化矽層)之後，操作130施行一微影製程，包括將一阻劑層形成在上述硬遮罩層的上方(舉例而言：藉由旋轉塗布)、施行一曝光前烘烤製程、使用一遮罩施行一曝光製程、施行一曝光後烘烤製程以及施行一顯影製程。在上述曝光製程的期間，將上述阻劑層曝於輻射能(舉例而言：紫外光、深紫外光(DUV light)或極紫外光(EUV light))，上述遮罩在此處依據上述遮罩的一遮罩圖形及/或遮罩形式(舉例而言：二元遮罩(binary mask)、相移遮罩(phase shift mask)及/或紫外光遮罩)而阻擋、傳播及/或反射輻射至上述阻劑層，而將對應於上述遮罩圖形的一影像投影在上述阻劑層上。由於上述阻劑層對輻射能敏感，上述阻劑層受到曝光的部分發生化學變化，依上述阻劑層的特性及用於上述顯影製程的一顯影液的特性來使上述阻劑層的已曝光(或是未曝光)的部分在上述曝光製程的期間溶解。在顯影之後，將上述阻劑層圖形化而成為對應於上述遮罩的一阻劑圖形。替代性地，可以由其他方法實行或取代上述曝光製程，例如無遮罩式的微影(maskless lithography)、電子束寫入、離子束寫入或上述之組合。然後，經由上述圖形化的阻劑蝕刻上述硬遮罩層，結果得到一圖形化的硬遮罩。
在操作132，方法100(第1C圖)經由蝕刻遮罩241而蝕刻虛設閘極介電層235與介電鰭狀物229-2。根據一實施例，所得的結構示於第20圖。特別是，蝕刻介電鰭狀物229-2，直到其介電填充層233的頂表面暴露出來。在所繪示的實施例中，藉由操作132而部分地移除虛設閘極電極245。在另一實施例中，在未被蝕刻遮罩241覆蓋的區域，操作132是將虛設閘極電極245完全移除。其後，例如藉由剝除、灰化及/或其他方法，移除蝕刻遮罩241。
在操作134，方法100(第1C圖)完全移除虛設閘極堆疊物240(舉例而言：虛設閘極電極245與虛設閘極介電層235的任何留下來的部分)，以形成閘極溝槽242(第21與22圖)。在一實施例中，操作134施作一第一蝕刻製程(例如濕式蝕刻)，以移除虛設閘極電極245的任何留下來的部分。根據一實施例，所得的結構示於第21圖。然後，操作134施作一第二蝕刻製程(例如濕式蝕刻或乾式蝕刻)，以移除虛設閘極介電層235的任何留下來的部分，所得的結構示於例如第22圖。在一些實施例中，配置操作134中的上述蝕刻製程，以選擇蝕刻虛設閘極堆疊物240而極少量(至未)蝕刻半導體裝置200的其他部件，例如接觸蝕刻停止層269、層間介電保護層271、閘極間隔物247、隔離部件230以及介電鰭狀物229-1與229-2。
在操作136，方法100(第1C圖)移除暴露於閘極溝槽242中的被覆層231與半導體層210，留下在半導體層204的上方懸空並與磊晶源極/汲極部件260連接的半導體層215，如第22圖所示。這道製程亦稱為一通道釋放製程，這些半導體層215亦稱為通道層。上述蝕刻製程選擇蝕刻被覆層231與半導體層210，而極少量(或是，未)對半導體層215蝕刻，並在其他實施例中極少量(或是，未)對閘極間隔物247及/或內間隔物255蝕刻。在半導體裝置200為一鰭式場效電晶體的實施例中，省略上述通道釋放製程，因為僅有一個通道層(半導體層215)而在通道區並無任何半導體層210。
在操作138，方法100(第1C圖)修整介電鰭狀物229-1與229-2暴露在閘極溝槽242的部分，例如如第23圖所示。在一實施例中，操作138包括二道蝕刻製程，其分別以高介電常數的介電襯墊層232的材料與低介電常數的介電填充層233的材料為目標而設計。例如，操作138施作一第一蝕刻製程(例如濕式蝕刻或電漿蝕刻)，以從低介電常數的介電填充層233的側壁以及從高介電常數的介電護盔234的側壁移除介電襯墊層232。然後，操作138施作一第二蝕刻製程(例如另一個濕式蝕刻或另一個電漿蝕刻)，以沿著”y”方向橫向蝕刻低介電常數的介電填充層233。在一些實施例中，由於上述第二蝕刻製程，低介電常數的介電填充層233變得窄於高介電常數的介電護盔234。上述第一蝕刻製程與上述第二蝕刻製程是設計來例如藉由等向性的電漿蝕刻或化學蝕刻，以沿著”y”方向橫向蝕刻高介電常數的介電襯墊層232及低介電常數的介電填充層233。上述蝕刻製程亦可減少高介電常數的介電護盔234的寬度(沿著”y”方向)與高度(沿著”z”方向)。尤其高介電常數的介電襯墊層232的一部分維持在低介電常數的介電填充層233的下方。在種實施例中，操作138可使用一道蝕刻製程以蝕刻高介電常數的介電襯墊層232與低介電常數的介電填充層233二者，或是使用多於二道的蝕刻製程以達成以上討論的相同或類似結果。另外，在各種實施例中，將在操作138的上述蝕刻製程配置為選擇蝕刻介電鰭狀物229，而極少量(或是，未)對半導體裝置200的其他部件蝕刻，例如接觸蝕刻停止層269、層間介電保護層271、閘極間隔物247、隔離部件230、內間隔物255以及半導體層215與204。
由於操作138，介電鰭狀物229-1與229-2暴露於閘極溝槽242中的部分變得比其原來的寬度(沿著”y”方向)還窄。介電鰭狀物229-1與229-2的其餘部分(未被層間介電層270與閘極間隔物247覆蓋的部分)未被修整而維持其寬度與其原來的寬度相同。閘極溝槽242被橫向擴展(舉例而言：沿著”y”方向)且亦使半導體層215與介電鰭狀物229之間的空間橫向擴展。隨著持續縮小裝置尺寸，具有橫向擴展後的閘極溝槽242使得在其中沉積高k金屬閘極變得容易。在一些未修整介電鰭狀物229的手段，其閘極溝槽狹窄，可能使高k金屬閘極難以沉積。在一些例子中，在沉積高k金屬閘極後可能會在閘極溝槽留下空孔，而可能導致長期性的可靠度的問題及不一致的電晶體效能。在本實施例中，在閘極溝槽242的內側修整介電鰭狀物229消除或減輕了這些問題。
在一些實施例中，操作138可使用一計時器或其他工具來控制介電鰭狀物229的修整量。在各種實施例中，修整介電鰭狀物229-1與229-2暴露於閘極溝槽242的部分而使其寬度減少至其原來寬度的約0.35倍至約0.8倍。在一些實施例中，修整介電鰭狀物229-1與229-2暴露於閘極溝槽242的部分而使其寬度比其原來寬度減少了約2 nm至約12 nm。若其寬度減少幅度過小(例如，減少幅度小於2 nm或其寬度仍超過其原來寬度的百分之八十)，則閘極溝槽242可能會未被擴展得夠大而具有有意義的改善且其內的金屬閘極仍可能具有空孔。若其寬度減少幅度過大(例如，減少幅度大於12 nm或其寬度小於其原來寬度的百分之三十五)，則介電鰭狀物229的厚度可能不足以隔離鄰近的金屬閘極，而降低長期性的可靠度。
在操作140，方法100(第1C圖)在閘極溝槽242形成一高k金屬閘極243。根據一實施例，所得的結構示於第24圖。高k金屬閘極243包括一閘極介電層349與一閘極電極層350，閘極介電層349披覆在每個半導體層215的周圍，閘極電極層350在閘極介電層349的上方。
閘極介電層349包括一高介電常數介電材料，例如HfO2 、HfSiO 、 HfSiO4 、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx 、ZrO、ZrO2 、ZrSiO2 、AlO、AlSiO、Al2 O3 、TiO、TiO2 、LaO、LaSiO、Ta2 O3 、Ta2 O5 、Y2 O3 、SrTiO3 、BaZrO、BaTiO3 (BTO)、(Ba,Sr)TiO3 (BST)、Si3 N4 、二氧化鉿-氧化鋁(HfO2 -Al2 O3 )摻合物(alloy)、其他適當的高介電常數介電材料或上述之組合。可藉由化學氧化、加熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)或其他方法來形成閘極介電層349。特別是，閘極介電層349亦沉積在介電鰭狀物229(包括介電鰭狀物229-1與229-2)的頂表面及側壁的上方。如第24圖所示，低介電常數的介電填充層233再一次被高介電常數介電層所圍繞。在這個製造階段，在介電鰭狀物229-1位於閘極電極層350的下方的部分的低介電常數的介電填充層233，是被以下所圍繞：在其底部的高介電常數的介電襯墊層232、在其側壁的閘極介電層349以及在其頂表面的高介電常數的介電護盔234；而在介電鰭狀物229-2位於閘極電極層350的下方的部分的低介電常數的介電填充層233，是被以下所圍繞：在其底部的高介電常數的介電襯墊層232以及在其側壁及頂表面的閘極介電層349。在一些實施例中，高k金屬閘極243更包括一界面層280，其在閘極介電層349與閘極電極層350之間。界面層280可包括二氧化矽、氮氧化矽或其他適當的材料。在一些實施例中，閘極電極層350包括一n型或一p型功函數層與一金屬填充層。例如，一n型功函數層可包括具有夠低的有效功函數的金屬，例如鈦、鋁、碳化鉭、氮化碳化鉭(tantalum carbide nitride)、氮化鉭矽(tantalum silicon nitride)或上述之組合。例如，一p型功函數層可包括具有夠大的有效功函數的金屬，例如氮化鈦、氮化鉭、釕、鉬、鎢、鉑或上述之組合。例如，一金屬填充層可包括鋁、鎢、鈷、銅及/或其他適當的材料。可藉由化學氣相沉積、物理氣相沉積、鍍製(plating)及/或其他適當的製程來形成閘極電極層350。如前文所討論，由於在閘極溝槽242的已擴展的空間，界面層280、閘極介電層349以及閘極電極層350的沉積變得較容易，且可以使用這些層將閘極溝槽242完全填滿，不留任何空孔。這樣改善了電晶體的一致性及長期性的可靠度。
在操作142，方法100(第1C圖)將閘極電極層350凹陷，而使其頂表面低於介電鰭狀物229-1的頂表面但高於介電鰭狀物229-2的頂表面。根據一實施例，所得的結構示於第25圖。如第25圖所示，操作142有效地將閘極電極層350切斷或分離成二個區段，得到二個分離的高k金屬閘極(或是，二個高k金屬閘極區段)243a與243b。介電鰭狀物229-1隔離二個高k金屬閘極243a與243b。有時將這個製程稱為一自對準切斷金屬閘極製程(或是，自對準金屬閘極切斷製程)，因為其在這個步驟在未使用一光學微影製程之下而切斷金屬閘極，而且切口的位置是由介電鰭狀物229-1的位置預先決定。自對準切斷金屬閘極製程比光學微影的切斷金屬閘極製程更為有利的點在於，前者受到光學微影覆蓋物窗口或偏移(photolithography overlay window or shift)的負面影響較少。如此更有利於縮小裝置尺寸。尤其在介電鰭狀物229-2的位置，閘極電極層350未被切斷。換句或說，到達介電鰭狀物229-2的左側與到達同一個介電鰭狀物229-2的右側的閘極電極層350維持相連而成為一個連續的閘極電極層並作用為一個閘極。操作142可實行濕式蝕刻製程或乾式蝕刻製程，其選擇蝕刻閘極電極層350，而極少量(或是，未)對高介電常數的介電護盔234蝕刻。在一些實施例中，上述蝕刻製程亦極少量(或是，未)對高介電常數的閘極介電層349蝕刻，而使高介電常數的閘極介電層349實質上留在高介電常數的介電護盔234的頂表面與側壁的上方。在一些實施例中，高介電常數的閘極介電層349亦可以被操作142所蝕刻。在一些實施例中，閘極間隔物247亦可被操作142部分地凹陷。
在操作144，方法100(第1C圖)在閘極電極層350的上方及介電鰭狀物229-1的上方，形成一介電蓋層352。根據一實施例，所得的結構示於第26圖。在一些實施例中，介電蓋層352包括La2 O3 、Al2 O3 、SiOCN、SiOC、SiCN、SiO2 、SiC、ZnO、ZrN、Zr2 Al3 O9 、TiO2 、TaO2 、ZrO2 、HfO2 、Si3 N4 、Y2 O3 、AlON、TaCN、ZrSi或其他適當的材料。介電蓋層352保護高k金屬閘極243(包括高k金屬閘極243a與243b)而免於用於蝕刻源極/汲極接觸孔的蝕刻與化學機械研磨製程的侵害。介電蓋層352的形成可藉由在凹陷後的高k金屬閘極243的上方並視需求在凹陷後的閘極間隔物247的上方沉積一或多個介電材料，並對上述一或多個介電材料施行一化學機械研磨製程。
在操作146，方法100(第1C圖)施行其他的製造，例如形成源極/汲極接觸件、形成源極/汲極接觸導孔、形成閘極導孔及形成互連層。關於上述事項，第27A圖顯示在一些其他的製造之後的半導體裝置200的一部分的俯視圖，而第27B、27C與27D分別繪示沿著第27A圖中的B-B線、C-C線與D-D線之半導體裝置200的局部的剖面圖。特別是B-B線沿著”y”方向切至半導體裝置200的源極/汲極區中，C-C線沿著”y”方向切至半導體裝置200的通道區(或是，閘極區)中，而D-D線沿著”y”方向切至半導體裝置200的閘極間隔物區中。
請參考第27B圖，操作146在磊晶源極/汲極部件260(例如繪示於第27B圖的源極/汲極部件260-2)的上方形成矽化物部件273以及在矽化物部件273的上方形成源極/汲極接觸件(或導孔)275。上述可包含：蝕刻層間介電層270與接觸蝕刻停止層269，以形成源極/汲極接觸孔而暴露磊晶源極/汲極部件260；在磊晶源極/汲極部件260的已曝露的表面上，形成矽化物部件273；以及在矽化物部件273的上方，形成源極/汲極接觸件(或導孔)275。矽化物部件273的形成可藉由：將一或多個金屬沉積至上述源極/汲極接觸孔中；對半導體裝置200實行一退火製程使得上述一或多個金屬與磊晶源極/汲極部件260之間發生反應以產生矽化物部件273；以及移除上述一或多個金屬未反應的部分，留下上述源極/汲極接觸孔內的矽化物部件273。矽化物部件273可包含矽化鈦(TiSi)、矽化鎳(NiSi)、矽化鎢(WSi)、鎳鉑矽化物(NiPtSi)、鎳鉑鍺矽化物(NiPtGeSi)、鎳鍺矽化物(NiGeSi)、矽化鐿(YbSi)、矽化鉑(PtSi)、矽化銥(IrSi)、矽化鉺(ErSi)、矽化鈷(CoSi)或其他合適的化合物。源極/汲極接觸件(或導孔)275包括一導電阻障層與在上述導電阻障層的上方的一金屬填充層。上述導電阻障層可包含鈦(Ti)、鉭(Ta)、鎢(W)、鈷(Co)、釕(Ru)或一導電的氮化物，例如氮化鈦(TiN)、氮化鋁鈦(TiAlN)、氮化鎢(WN)、氮化鉭(TaN)或上述之組合，且可藉由化學氣相沉積、物理氣相沉積、原子層沉積及/或其他合適的製程來形成。上述金屬填充層可包含鎢(W)、鈷(Co)、鉬(Mo)、釕(Ru)或其他金屬，且可藉由化學氣相沉積、物理氣相沉積、原子層沉積、鍍製或其他合適的製程來形成。在一些實施例中，省略源極/汲極接觸件(或導孔)275中的上述導電阻障層。
請參考第27C圖，操作146形成閘極導孔359，其電性連接至閘極電極層350。在一實施例中，閘極導孔359可各包括一導電阻障層與在上述導電阻障層的上方的一金屬填充層。上述導電阻障層可包含鈦(Ti)、鉭(Ta)、鎢(W)、鈷(Co)、釕(Ru)或一導電的氮化物，例如氮化鈦(TiN)、氮化鋁鈦(TiAlN)、氮化鎢(WN)、氮化鉭(TaN)或上述之組合，且可藉由化學氣相沉積、物理氣相沉積、原子層沉積及/或其他合適的製程來形成。上述金屬填充層可包含鎢(W)、鈷(Co)、鉬(Mo)、釕(Ru)、鎳(Ni)、銅(Cu)或其他金屬，且可藉由化學氣相沉積、物理氣相沉積、原子層沉積、鍍製或其他合適的製程來形成。在一些實施例中，省略閘極導孔359中的上述導電阻障層。
請參考第27圖，根據俯視圖，介電鰭狀物229-1具有三個區段229-1a、229-1b與229-1c。區段229-1a與229-1c具有一寬度w1，區段229-1b具有一寬度w2。由於在前文討論的操作138中的上述修整製程，寬度w2小於寬度w1。在一些實施例中，寬度w1是在約10 nm至約20 nm的範圍，而寬度w2是在約5 nm至約15 nm的範圍。在各種實施例中，寬度w2是寬度w1的約0.35倍至0.8倍。在一些實施例中，寬度w2比寬度w1小了約2 nm至約12 nm。關於w1與w2之差的重要性，已在前文針對操作138的說明作過討論。另外，具有在以上揭露的範圍(例如，約10 nm至約20 nm)的寬度w1，有助於確認介電鰭狀物的區段229-1a與229-1c將源極/汲極部件260-1與260-2完全分離並避免源極/汲極部件260-1與260-2在磊晶成長的過程中非預期性地合併，卻仍然留下足夠的空間用以形成磊晶源極/汲極部件260而提高電路的效能。若介電鰭狀物的區段229-1a與229-1c過寬(例如，大於20 nm)，可能沒有足夠的空間來成長磊晶源極/汲極部件260，而降低電路的效能。若介電鰭狀物的區段229-1a與229-1c過窄(例如，小於10 nm)，源極/汲極部件260-1與260-2的非預期性合併的風險增加，且鄰近的磊晶源極/汲極部件260之間的耦合電容值亦會不符預期地增加。在本實施例中，介電鰭狀物229-1的核心為低介電常數的介電填充層233，其有助於降低這樣的耦合電容值。具有在以上揭露的範圍(例如，約5 nm至約15 nm)的寬度w2，有助於確認閘極溝槽夠寬而足以形成高品質的高k金屬閘極243(包括其區段，高k金屬閘極243a與243b)，還有助於確認介電鰭狀物的區段229-1b夠厚而足以隔離高k金屬閘極243a與243b。若介電鰭狀物的區段229-1b過寬(例如，大於15 nm)，則閘極溝槽變窄且難以使用高k金屬閘極243來適當地填充上述閘極溝槽，而導致電晶體的不一致及/或長期性的可靠度問題。若介電鰭狀物的區段229-1b過窄(例如，小於5 nm)，則鄰近的金屬閘極區段(高k金屬閘極243a與243b)之間的耦合電容值會不符預期地增加，而且鄰近的金屬閘極區段(高k金屬閘極243a與243b)之間的隔離可能會不充分，導致裝置的時間相依介電崩潰(TDDB)的效能的降級。在一些實施例中，介電鰭狀物229-2亦具有三個區段的配置，其中在閘極區較窄而在源極/汲極區及閘極間隔物區較寬。另外，介電鰭狀物229-2的上述三個區段的寬度，可分別相似於介電鰭狀物229-1的上述三個區段的寬度。在這樣的實施例中，在上述閘極區內側的介電鰭狀物229-2的區段可具有在約5 nm至約15 nm的範圍的寬度，而在上述源極/汲極區及上述閘極間隔物區內側的介電鰭狀物229-2的區段可具有在約10 nm至約20 nm的範圍的寬度。在一些實施例中，在上述閘極區內側的介電鰭狀物229-2的區段，會被操作132完全移除。
請參考第27B圖，高介電常數的介電護盔234在上述源極/汲極區(舉例而言：在介電鰭狀物的區段229-1a)具有一厚度或高度h1。請參考第27C與27D圖，高介電常數的介電護盔234在上述閘極區(舉例而言：在介電鰭狀物的區段229-1b)與在上述閘極間隔物區具有一厚度或高度h2。在本實施例中，由於操作120的源極/汲極溝槽蝕刻製程(請見第13圖)，厚度或高度h1小於厚度或高度h2。在一些實施例中，厚度或高度h2是在約15 nm至約35 nm的範圍，而厚度或高度h1是至多30 nm(舉例而言：從0 nm至約30 nm)。具有厚度或高度h2在所揭露的範圍，有助於確認在操作142的自對準金屬閘極切斷製程中的製程裕度。
請參考第27B、27C與27D圖，低介電常數的介電填充層233具有一厚度或高度h3。在一些實施例中，厚度或高度h3是在約45 nm至約65 nm的範圍，以確認介電鰭狀物229具有充分的高度來隔離磊晶源極/汲極部件260。低介電常數的介電填充層233有助於減少鄰近的源極/汲極部件260-1與260-2之間以及鄰近的高k金屬閘極243a與243b之間的耦合電容值。如前文所討論，低介電常數的介電填充層233的頂表面在各種實施例中，可以齊平於最頂層的通道層(最頂層的半導體層215)的頂表面、比最頂層的通道層(最頂層的半導體層215)的頂表面還高至多5 nm或比最頂層的通道層(最頂層的半導體層215)的頂表面還低至多5 nm。
請參考第27B與27D圖，介電鰭狀物的區段229-1a與229-1c在底部包括高介電常數的介電襯墊層232以及在側壁包括低介電常數的介電填充層233。在一些實施例中，高介電常數的介電襯墊層232具有在約1 nm至約6 nm的範圍的一厚度w3。若厚度w3過小(例如，小於1 nm)，高介電常數的介電襯墊層232可能無法抵抗在源極/汲極溝槽蝕刻及內間隔物形成的過程的前文討論的各種蝕刻製程。因此，可能會暴露出低介電常數的介電填充層233，其可能對源極/汲極部件260-1與260-2有不良影響(例如，低介電常數的介電填充層233的元素可能會擴散至源極/汲極部件260-1與260-2中)。若厚度w3過大(例如，超過6 nm)，則會不必要地增加源極/汲極部件260-1與260-2之間的耦合電容值，其可能會不利地減緩電路的作動。請參考第27C圖，在介電鰭狀物的區段229-1a，高介電常數的閘極介電層349是設置在低介電常數的介電填充層233的側壁上。
第27E圖顯示根據另一實施例的半導體裝置200的一部分的俯視圖。在本實施例中，介電鰭狀物的區段229-1a與229-1c的角落因為操作138的修整製程而圓化。
第28圖顯示在上述閘極區的半導體裝置200的一部分的剖面圖，其中半導體裝置200是根據方法100的另一實施例而製造。在本實施例中，方法100類似地施行如前文討論的操作102至146。然而，操作138(修整製程)未完全從低介電常數的介電填充層233的側壁移除高介電常數的介電襯墊層232。其結果，介電鰭狀物229-1包括被高介電常數的介電襯墊層232與高介電常數的介電護盔234圍繞的低介電常數的介電填充層233。另外，高介電常數的閘極介電層349是設置在高介電常數的介電襯墊層232的上方以及高介電常數的介電護盔234的上方。
第29圖顯示根據方法100的又另一實施例而製造的半導體裝置200的一部分。在本實施例中，方法100類似地施行操作102至108。然後，在操作110的過程中，高介電常數的介電襯墊層232完全填充鄰近的被覆層231之間的間隙，例如如第29圖所示。其後，方法100跳過操作112、114與116並進行至操作118。第30A圖顯示方法已經完成操作118至146之後的半導體裝置200的一部分的俯視圖，而第30B與30C圖分別繪示沿著第30A圖中的B-B線與C-C線之半導體裝置200的局部的剖面圖。特別是B-B線沿著”y”方向切至半導體裝置200的源極/汲極區中，而C-C線沿著”y”方向切至半導體裝置200的通道區(或是，閘極區)中。在本實施例中，介電鰭狀物229僅由高介電常數的介電襯墊層232所製成。在本實施例的半導體裝置200的其他方面(包括寬度w1、寬度w2、厚度或高度h1的各種尺寸)是與前文參考第27A至27D圖所作敘述的尺寸相同。尤其，介電鰭狀物的區段229-1b的厚度或高度是與高介電常數的介電襯墊層232的厚度或高度相同，其為前文參考第27C與27D圖所作敘述的h2、h3與w3之和。如第30D圖所示，在本實施例中的介電鰭狀物的區段229-1a與229-1c在一些情況亦可具有圓化的角落。
第31圖顯示根據方法100的又另一實施例而製造的半導體裝置200的一部分。在本實施例中，方法100類似地施行操作102至112。然後，方法100跳過操作114並進行至操作116。第32A圖顯示方法已經完成操作116至146之後的半導體裝置200的一部分的俯視圖，而第32B與32C圖分別繪示沿著第30A圖中的B-B線與C-C線之半導體裝置200的局部的剖面圖。特別是B-B線沿著”y”方向切至半導體裝置200的源極/汲極區中，而C-C線沿著”y”方向切至半導體裝置200的通道區(或是，閘極區)中。在本實施例中，介電鰭狀物229由高介電常數的介電襯墊層232與低介電常數的介電填充層233所製成，而省略高介電常數的介電護盔234。在本實施例的半導體裝置200的其他方面(包括寬度w1、寬度w2、厚度或高度h1的各種尺寸)是與前文參考第27A至27D圖所作敘述的尺寸相同。尤其，低介電常數的介電填充層233的厚度或高度是前文參考第27C與27D圖所作敘述的h2與h3之和。如第32D圖所示，在本實施例中的介電鰭狀物的區段229-1a與229-1c在一些情況亦可具有圓化的角落。
儘管並無限制的意圖，本案揭露的實施例提供一或多項的以下優點。例如，本案揭露的實施例提供介電鰭狀物以將源極/汲極部件分離以及將金屬閘極分離。將上述介電鰭狀物修整為在上述金屬閘極之間之處窄於在上述源極/汲極部件之處。這樣會提供較多空間用於金屬閘極的成長，而可以將金屬閘極形成地更均一並具有較高品質。同時，上述介電鰭狀物在鄰近的源極/汲極部件之間提供良好的隔離，以避免上述源極/汲極部件的非預期性的合併。本案揭露的實施例可平順地與現有的半導體製造製程整合。
在一種例示態樣，本發明實施例是關於一種半導體裝置的製造方法，其包括：提供一結構，其具有二個鰭狀物、一隔離結構、複數個源極/汲極(source/drain；S/D)部件、一介電鰭狀物、一虛設閘極堆疊物與一或多個介電層，上述鰭狀物從一基底延伸，上述隔離結構將上述鰭狀物的底部隔離，上述源極/汲極部件在每個上述鰭狀物的上方，上述介電鰭狀物以其縱長方向排列為平行於上述鰭狀物，並設置於上述二個鰭狀物之間且設置於上述隔離結構的上方，上述虛設閘極堆疊物在上述隔離結構的上方、上述鰭狀物的上方及上述介電鰭狀物的上方，上述一或多個介電層在上述虛設閘極堆疊物的側壁的上方。上述方法更包括：移除上述虛設閘極堆疊物，而得到在上述一或多個介電層內的一閘極溝槽，其中上述介電鰭狀物暴露於上述閘極溝槽；修整上述介電鰭狀物以減少上述介電鰭狀物的寬度；以及在上述修整之後，在上述閘極溝槽形成一高k金屬閘極。
在一實施例中，上述方法更包括：回蝕上述高k金屬閘極至低於上述介電鰭狀物的一頂表面的水平，藉此將上述高k金屬閘極分離為設置於上述介電鰭狀物的二側上的二個區段；以及在上述高k金屬閘極的上述二個區段的上方與上述介電鰭狀物的上方，沉積一介電蓋。在一進一步的實施例中，上述介電鰭狀物包括一低介電常數介電層與一高介電常數介電層，上述高介電常數介電層在上述低介電常數介電層的上方，其中上述高k金屬閘極的上述二個區段的一頂表面高於上述低介電常數介電層的一頂表面且低於上述高介電常數介電層的一頂表面。
在上述方法的一些實施例中，上述介電鰭狀物包括一低介電常數介電層與一高介電常數介電層，上述高介電常數介電層設置在上述低介電常數介電層的側壁上，其中修整上述介電鰭狀物包括從上述低介電常數介電層的側壁完全移除上述高介電常數介電層。在一進一步的實施例中，修整上述介電鰭狀物包括在從上述低介電常數介電層的側壁完全移除上述高介電常數介電層之後，蝕刻上述低介電常數介電層。
在上述方法的一實施例中，修整上述介電鰭狀物而將上述介電鰭狀物的寬度減少了約2 nm至約12 nm。在上述方法的另一實施例中，上述介電鰭狀物包括一低介電常數介電層與一高介電常數介電層，上述高介電常數介電層設置在上述低介電常數介電層的側壁上，其中修整上述介電鰭狀物包括從上述低介電常數介電層的側壁部分地移除上述高介電常數介電層，而維持上述高介電常數介電層的至少一部分設置在上述低介電常數介電層的側壁上。
在上述方法的一實施例中，上述介電鰭狀物包括一或多個高介電常數介電層，上述一或多個高介電常數介電層延伸了上述介電鰭狀物的整個寬度。在一實施例中，上述介電鰭狀物為一第一介電鰭狀物，上述結構更包括一第二介電鰭狀物，上述第二介電鰭狀物鄰近上述鰭狀物中的一個，在移除上述虛設閘極堆疊物之前，上述方法更包括：將上述虛設閘極堆疊物部分地凹陷至低於上述第一介電鰭狀物與上述第二介電鰭狀物的一頂表面的水平；形成一蝕刻遮罩而覆蓋上述第一介電鰭狀物並暴露上述第二介電鰭狀物；將上述第二介電鰭狀物凹陷；以及移除上述蝕刻遮罩。
在另一種例示態樣，本發明實施例是關於一種半導體裝置的製造方法，其包括：提供一結構，其具有複數個鰭狀物、一隔離結構、複數個源極/汲極(source/drain；S/D)部件、複數個介電鰭狀物、一虛設閘極堆疊物與一或多個介電層，上述鰭狀物從一基底延伸，上述隔離結構將上述鰭狀物的底部隔離，上述源極/汲極部件在上述鰭狀物的上方，上述介電鰭狀物以其縱長方向排列為平行於上述鰭狀物、設置於鄰近的上述鰭狀物之間、設置於上述隔離結構的上方且將上述源極/汲極部件隔離，上述虛設閘極堆疊物在上述隔離結構的上方、上述鰭狀物的上方及上述介電鰭狀物的上方，上述一或多個介電層在上述虛設閘極堆疊物的側壁的上方。上述方法更包括：部分地將上述虛設閘極堆疊物凹陷，藉此暴露部分的上述介電鰭狀物；形成一蝕刻遮罩而覆蓋上述介電鰭狀物的一第一介電鰭狀物並暴露上述介電鰭狀物的一第二介電鰭狀物；經由上述蝕刻遮罩而部分地蝕刻上述第二介電鰭狀物，而使上述第二介電鰭狀物的一頂表面低於上述第一介電鰭狀物的一頂表面；移除上述蝕刻遮罩；移除上述虛設閘極堆疊物，而得到在上述一或多個介電層內的一閘極溝槽，其中至少上述第一介電鰭狀物暴露於上述閘極溝槽中；修整上述第一介電鰭狀物以減少上述第一介電鰭狀物的寬度；以及在上述修整之後，在上述閘極溝槽形成一高k金屬閘極。
在一實施例中，上述方法更包括：回蝕上述高k金屬閘極至低於上述第一介電鰭狀物的上述頂表面且高於上述第二介電鰭狀物的上述頂表面的水平，藉此將上述高k金屬閘極分離為設置於上述第一介電鰭狀物的二側上的二個區段；以及在上述高k金屬閘極的上述二個區段的上方與上述第一介電鰭狀物的上方，沉積一介電蓋。
在上述方法的一實施例中，上述第一介電鰭狀物與上述第二介電鰭狀物各包括一低介電常數介電層與一高介電常數介電層，上述高介電常數介電層在上述低介電常數介電層的上方，其中部分地蝕刻上述第二介電鰭狀物而完全移除上述第二介電鰭狀物的上述高介電常數介電層。在另一實施例中，上述第一介電鰭狀物與上述第二介電鰭狀物各包括一低介電常數介電層與一高介電常數介電層，上述高介電常數介電層在上述低介電常數介電層的上方，其中部分地蝕刻上述第二介電鰭狀物而部分地移除上述第二介電鰭狀物的上述高介電常數介電層。
在上述方法的一實施例中，修整上述第一介電鰭狀物亦減少上述第二介電鰭狀物的寬度。在另一實施例中，上述第一介電鰭狀物包括一低介電常數介電層與一高介電常數介電層，上述高介電常數介電層設置在上述低介電常數介電層的側壁上，其中修整上述第一介電鰭狀物包括從上述低介電常數介電層的側壁完全移除上述高介電常數介電層。在又另一實施例中，上述第一介電鰭狀物包括一低介電常數介電層與一高介電常數介電層，上述高介電常數介電層設置在上述低介電常數介電層的側壁上，其中修整上述第一介電鰭狀物包括從上述低介電常數介電層的側壁部分地移除上述高介電常數介電層，而維持上述高介電常數介電層的至少一部分設置在上述低介電常數介電層的側壁上。
在又另一種例示態樣，本發明實施例是關於一種半導體結構，其包括：一基底；一隔離結構，在上述基底的上方；二個源極/汲極(source/drain；S/D)部件，在上述隔離結構的上方；一或多個通道半導體層，橫向連接上述二個源極/汲極部件；一高k金屬閘極，在上述二個源極/汲極部件之間並與上述一或多個通道半導體層嚙合；以及一介電鰭狀物，在上述隔離結構的上方並鄰近上述二個源極/汲極部件且鄰近上述高k金屬閘極。上述介電鰭狀物的一頂表面高於上述高k金屬閘極的一頂表面。上述介電鰭狀物的一第一部分窄於上述介電鰭狀物的一第二部分，上述介電鰭狀物的上述第一部分鄰近上述高k金屬閘極，上述介電鰭狀物的上述第二部分鄰近上述二個源極/汲極部件。
在上述半導體結構的一實施例中，上述介電鰭狀物的上述第一部分比上述介電鰭狀物的上述第二部分還窄約2 nm至約12 nm。在另一實施例中，上述介電鰭狀物的上述第一部分與上述介電鰭狀物的上述第二部分各包括一低介電常數介電層與一高介電常數介電層，上述高介電常數介電層設置在上述低介電常數介電層的側壁上。在一進一步的實施例中，上述第一部分的上述低介電常數介電層窄於上述第二部分的上述低介電常數介電層。
前述內文概述了許多實施例的特徵，使所屬技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。所屬技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。所屬技術領域中具有通常知識者也應了解這些均等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
100:方法 102,104,106,108,110:操作 112,114,116,118,120:操作 122,124,126,128,130:操作 132,134,136,138,140:操作 142,144,146:操作 200:半導體裝置 201:基底 202:介電襯墊層 203:半導體襯墊層 204,210,215:半導體層 205:堆疊物 206:鰭狀物頂部硬遮罩 218:鰭狀物 229,229-1,229-2:介電鰭狀物 229-1a,229-1b,229-1c:區段 230:隔離部件 231:被覆層 232:介電襯墊層 233:介電填充層 234:介電護盔 235:虛設閘極介電層 240:虛設閘極堆疊物 241:蝕刻遮罩 242:閘極溝槽 243,243a,243b:高k金屬閘極 245:虛設閘極電極層 246:硬遮罩層 247:閘極間隔物 250:源極/汲極溝槽 255:內間隔物 260:磊晶源極/汲極部件 260-1,260-2:源極/汲極部件 269:接觸蝕刻停止層 270:層間介電層 271:層間介電保護層 273:矽化物部件 275:源極/汲極接觸件(或導孔) 280:界面層 349:閘極介電層 350:閘極電極 352:介電蓋層 359:閘極導孔 h1,h2,h3:厚度或高度 w1,w2:寬度 w3:厚度
藉由以下的詳述配合所附圖式可更加理解本文揭露的內容。要強調的是，根據產業上的標準作業，各個部件(feature)並未按照比例繪製，且僅用於說明目的。事實上，為了能清楚地討論，可能任意地放大或縮小各個部件的尺寸。 第1A圖顯示根據本發明實施例的各種態樣的具有混合介電鰭狀物的半導體裝置的形成方法的流程圖。 第1B圖顯示根據本發明實施例的各種態樣的具有混合介電鰭狀物的半導體裝置的形成方法的流程圖。 第1C圖顯示根據本發明實施例的各種態樣的具有混合介電鰭狀物的半導體裝置的形成方法的流程圖。 第2圖繪示根據一些實施例之一半導體裝置的局部的透視圖，顯示根據第1A至1C圖的方法的實施例而製造的中間步驟。 第3圖繪示根據一些實施例之一半導體裝置的局部的透視圖，顯示根據第1A至1C圖的方法的實施例而製造的中間步驟。 第4圖繪示根據一些實施例之一半導體裝置的局部的透視圖，顯示根據第1A至1C圖的方法的實施例而製造的中間步驟。 第5圖繪示根據一些實施例之一半導體裝置的局部的透視圖，顯示根據第1A至1C圖的方法的實施例而製造的中間步驟。 第6圖繪示根據一些實施例之一半導體裝置的局部的透視圖，顯示根據第1A至1C圖的方法的實施例而製造的中間步驟。 第7圖繪示根據一些實施例之一半導體裝置的局部的透視圖，顯示根據第1A至1C圖的方法的實施例而製造的中間步驟。 第8圖繪示根據一些實施例之一半導體裝置的局部的透視圖，顯示根據第1A至1C圖的方法的實施例而製造的中間步驟。 第9圖繪示根據一些實施例之一半導體裝置的局部的透視圖，顯示根據第1A至1C圖的方法的實施例而製造的中間步驟。 第10圖繪示根據一些實施例之一半導體裝置的局部的透視圖，顯示根據第1A至1C圖的方法的實施例而製造的中間步驟。 第11圖繪示根據一些實施例之一半導體裝置的局部的透視圖，顯示根據第1A至1C圖的方法的實施例而製造的中間步驟。 第12圖繪示根據一些實施例之一半導體裝置的局部的透視圖，顯示根據第1A至1C圖的方法的實施例而製造的中間步驟。 第13圖繪示根據一些實施例之一半導體裝置的局部的透視圖，顯示根據第1A至1C圖的方法的實施例而製造的中間步驟。 第14圖繪示根據一些實施例之一半導體裝置的局部的透視圖，顯示根據第1A至1C圖的方法的實施例而製造的中間步驟。 第15圖繪示根據一些實施例之一半導體裝置的局部的透視圖，顯示根據第1A至1C圖的方法的實施例而製造的中間步驟。 第16圖繪示根據一些實施例之一半導體裝置的局部的透視圖，顯示根據第1A至1C圖的方法的實施例而製造的中間步驟。 第17圖繪示根據一些實施例之一半導體裝置的局部的透視圖，顯示根據第1A至1C圖的方法的實施例而製造的中間步驟。 第18圖繪示根據一些實施例之一半導體裝置的局部的透視圖，顯示根據第1A至1C圖的方法的實施例而製造的中間步驟。 第19圖繪示根據一些實施例之一半導體裝置的局部的透視圖，顯示根據第1A至1C圖的方法的實施例而製造的中間步驟。 第20圖繪示根據一些實施例之一半導體裝置的局部的透視圖，顯示根據第1A至1C圖的方法的實施例而製造的中間步驟。 第21圖繪示根據一些實施例之一半導體裝置的局部的透視圖，顯示根據第1A至1C圖的方法的實施例而製造的中間步驟。 第22圖繪示根據一些實施例之一半導體裝置的局部的透視圖，顯示根據第1A至1C圖的方法的實施例而製造的中間步驟。 第23圖繪示根據一些實施例之一半導體裝置的局部的透視圖，顯示根據第1A至1C圖的方法的實施例而製造的中間步驟。 第24圖繪示根據一些實施例的一半導體裝置的局部的剖面圖。 第25圖繪示根據一些實施例的一半導體裝置的局部的剖面圖。 第26圖繪示根據一些實施例的一半導體裝置的局部的剖面圖。 第27A圖繪示根據一些實施例的一半導體裝置的局部的俯視圖。 第27B圖繪示根據一些實施例的一半導體裝置的局部的剖面圖。 第27C圖繪示根據一些實施例的一半導體裝置的局部的剖面圖。 第27D圖繪示根據一些實施例的一半導體裝置的局部的剖面圖。 第27E圖繪示根據一些實施例的一半導體裝置的局部的俯視圖。 第28圖繪示根據一些實施例的一半導體裝置的局部的剖面圖。 第29圖繪示根據一些實施例之一半導體裝置的局部的透視圖，顯示根據第1A至1C圖的方法的實施例而製造的中間步驟。 第30A圖繪示根據一些實施例的一半導體裝置的局部的俯視圖。 第30B圖繪示根據一些實施例的一半導體裝置的局部的剖面圖。 第30C圖繪示根據一些實施例的一半導體裝置的局部的剖面圖。 第30D圖繪示根據一些實施例的一半導體裝置的局部的剖面圖。 第31圖繪示根據一些實施例之一半導體裝置的局部的透視圖，顯示根據第1A至1C圖的方法的實施例而製造的中間步驟。 第32A圖繪示根據一些實施例的一半導體裝置的局部的俯視圖。 第32B圖繪示根據一些實施例的一半導體裝置的局部的剖面圖。 第32C圖繪示根據一些實施例的一半導體裝置的局部的剖面圖。 第32D圖繪示根據一些實施例的一半導體裝置的局部的俯視圖。
200:半導體裝置
229-1:介電鰭狀物
229-1a,229-1b,229-1c:區段
243a,243b:高k金屬閘極
247:閘極間隔物
260-1,260-2:源極/汲極部件
w1,w2:寬度

Claims (20)

  1. 一種半導體裝置的製造方法，包括： 提供一結構，其具有二個鰭狀物、一隔離結構、複數個源極/汲極部件、一介電鰭狀物、一虛設閘極堆疊物與一或多個介電層，該些鰭狀物從一基底延伸，該隔離結構將該些鰭狀物的底部隔離，該些源極/汲極部件在每個該些鰭狀物的上方，該介電鰭狀物以其縱長方向排列為平行於該些鰭狀物，並設置於上述二個鰭狀物之間且設置於該隔離結構的上方，該虛設閘極堆疊物在該隔離結構的上方、該些鰭狀物的上方及該介電鰭狀物的上方，上述一或多個介電層在該虛設閘極堆疊物的側壁的上方； 移除該虛設閘極堆疊物，而得到在上述一或多個介電層內的一閘極溝槽，其中該介電鰭狀物暴露於該閘極溝槽； 修整該介電鰭狀物以減少該介電鰭狀物的寬度；以及 在上述修整之後，在該閘極溝槽形成一高k金屬閘極。
  2. 如請求項1之半導體裝置的製造方法，更包括： 回蝕該高k金屬閘極至低於該介電鰭狀物的一頂表面的水平，藉此將該高k金屬閘極分離為設置於該介電鰭狀物的二側上的二個區段；以及 在該高k金屬閘極的上述二個區段的上方與該介電鰭狀物的上方，沉積一介電蓋。
  3. 如請求項2之半導體裝置的製造方法，其中該介電鰭狀物包括一低介電常數介電層與一高介電常數介電層，該高介電常數介電層在該低介電常數介電層的上方，其中該高k金屬閘極的上述二個區段的一頂表面高於該低介電常數介電層的一頂表面且低於該高介電常數介電層的一頂表面。
  4. 如請求項1之半導體裝置的製造方法，其中該介電鰭狀物包括一低介電常數介電層與一高介電常數介電層，該高介電常數介電層設置在該低介電常數介電層的側壁上，其中修整該介電鰭狀物包括從該低介電常數介電層的側壁完全移除該高介電常數介電層。
  5. 如請求項4之半導體裝置的製造方法，其中修整該介電鰭狀物包括在從該低介電常數介電層的側壁完全移除該高介電常數介電層之後，蝕刻該低介電常數介電層。
  6. 如請求項1之半導體裝置的製造方法，其中修整該介電鰭狀物而將該介電鰭狀物的寬度減少了約2 nm至約12 nm。
  7. 如請求項1之半導體裝置的製造方法，其中該介電鰭狀物包括一低介電常數介電層與一高介電常數介電層，該高介電常數介電層設置在該低介電常數介電層的側壁上，其中修整該介電鰭狀物包括從該低介電常數介電層的側壁部分地移除該高介電常數介電層，而維持該高介電常數介電層的至少一部分設置在該低介電常數介電層的側壁上。
  8. 如請求項1之半導體裝置的製造方法，其中該介電鰭狀物包括一或多個高介電常數介電層，上述一或多個高介電常數介電層延伸了該介電鰭狀物的整個寬度。
  9. 如請求項1之半導體裝置的製造方法，其中該介電鰭狀物為一第一介電鰭狀物，該結構更包括一第二介電鰭狀物，該第二介電鰭狀物鄰近該些鰭狀物中的一個，在移除該虛設閘極堆疊物之前，更包括： 將該虛設閘極堆疊物部分地凹陷至低於該第一介電鰭狀物與該第二介電鰭狀物的一頂表面的水平； 形成一蝕刻遮罩而覆蓋該第一介電鰭狀物並暴露該第二介電鰭狀物； 將該第二介電鰭狀物凹陷；以及 移除該蝕刻遮罩。
  10. 一種半導體裝置的製造方法，包括： 提供一結構，其具有複數個鰭狀物、一隔離結構、複數個源極/汲極部件、複數個介電鰭狀物、一虛設閘極堆疊物與一或多個介電層，該些鰭狀物從一基底延伸，該隔離結構將該些鰭狀物的底部隔離，該些源極/汲極部件在該些鰭狀物的上方，該些介電鰭狀物以其縱長方向排列為平行於該些鰭狀物、設置於鄰近的該些鰭狀物之間、設置於該隔離結構的上方且將該些源極/汲極部件隔離，該虛設閘極堆疊物在該隔離結構的上方、該些鰭狀物的上方及該些介電鰭狀物的上方，上述一或多個介電層在該虛設閘極堆疊物的側壁的上方； 部分地將該虛設閘極堆疊物凹陷，藉此暴露部分的該些介電鰭狀物； 形成一蝕刻遮罩而覆蓋該些介電鰭狀物的一第一介電鰭狀物並暴露該些介電鰭狀物的一第二介電鰭狀物； 經由該蝕刻遮罩而部分地蝕刻該第二介電鰭狀物，而使該第二介電鰭狀物的一頂表面低於該第一介電鰭狀物的一頂表面； 移除該蝕刻遮罩； 移除該虛設閘極堆疊物，而得到在上述一或多個介電層內的一閘極溝槽，其中至少該第一介電鰭狀物暴露於該閘極溝槽中； 修整該第一介電鰭狀物以減少該第一介電鰭狀物的寬度；以及 在上述修整之後，在該閘極溝槽形成一高k金屬閘極。
  11. 如請求項10之半導體裝置的製造方法，更包括： 回蝕該高k金屬閘極至低於該第一介電鰭狀物的該頂表面且高於該第二介電鰭狀物的該頂表面的水平，藉此將該高k金屬閘極分離為設置於該第一介電鰭狀物的二側上的二個區段；以及 在該高k金屬閘極的上述二個區段的上方與該第一介電鰭狀物的上方，沉積一介電蓋。
  12. 如請求項10之半導體裝置的製造方法，其中該第一介電鰭狀物與該第二介電鰭狀物各包括一低介電常數介電層與一高介電常數介電層，該高介電常數介電層在該低介電常數介電層的上方，其中部分地蝕刻該第二介電鰭狀物而完全移除該第二介電鰭狀物的該高介電常數介電層。
  13. 如請求項10之半導體裝置的製造方法，其中該第一介電鰭狀物與該第二介電鰭狀物各包括一低介電常數介電層與一高介電常數介電層，該高介電常數介電層在該低介電常數介電層的上方，其中部分地蝕刻該第二介電鰭狀物而部分地移除該第二介電鰭狀物的該高介電常數介電層。
  14. 如請求項10之半導體裝置的製造方法，其中修整該第一介電鰭狀物亦減少該第二介電鰭狀物的寬度。
  15. 如請求項10之半導體裝置的製造方法，其中該第一介電鰭狀物包括一低介電常數介電層與一高介電常數介電層，該高介電常數介電層設置在該低介電常數介電層的側壁上，其中修整該第一介電鰭狀物包括 從該低介電常數介電層的側壁完全移除該高介電常數介電層。
  16. 如請求項10之半導體裝置的製造方法，其中該第一介電鰭狀物包括一低介電常數介電層與一高介電常數介電層，該高介電常數介電層設置在該低介電常數介電層的側壁上，其中修整該第一介電鰭狀物包括從該低介電常數介電層的側壁部分地移除該高介電常數介電層，而維持該高介電常數介電層的至少一部分設置在該低介電常數介電層的側壁上。
  17. 一種半導體裝置，包括： 一基底； 一隔離結構，在該基底的上方； 二個源極/汲極部件，在該隔離結構的上方； 一或多個通道半導體層，橫向連接上述二個源極/汲極部件； 一高k金屬閘極，在上述二個源極/汲極部件之間並與上述一或多個通道半導體層嚙合；以及 一介電鰭狀物，在該隔離結構的上方並鄰近上述二個源極/汲極部件且鄰近該高k金屬閘極，其中該介電鰭狀物的一頂表面高於該高k金屬閘極的一頂表面，且該介電鰭狀物的一第一部分窄於該介電鰭狀物的一第二部分，該介電鰭狀物的該第一部分鄰近該高k金屬閘極，該介電鰭狀物的該第二部分鄰近上述二個源極/汲極部件。
  18. 如請求項17之半導體裝置，其中該介電鰭狀物的該第一部分比該介電鰭狀物的該第二部分還窄約2 nm至約12 nm。
  19. 如請求項17之半導體裝置，其中該介電鰭狀物的該第一部分與該介電鰭狀物的該第二部分各包括一低介電常數介電層與一高介電常數介電層，該高介電常數介電層設置在該低介電常數介電層的側壁上。
  20. 如請求項19之半導體裝置，其中該第一部分的該低介電常數介電層窄於該第二部分的該低介電常數介電層。
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