KR102538823B1 - 채널과 후면 파워 레일 사이에 자기 정렬된 캡핑을 갖는 게이트 올 어라운드 디바이스 - Google Patents

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KR102538823B1
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룽쿤 추
마오린 후앙
지아니 위
쿠오청 치앙
쿠안룬 청
치하오 왕
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Abstract

반도체 디바이스는 제1 인터커넥트 구조물; 상기 제1 인터커넥트 구조물 위에 적층된 다수의 채널 층들; 상기 채널 층들의 최하단 채널 층을 제외한 각각의 채널 층들 주위를 감싸는 게이트 스택; 상기 채널 층들에 인접한 소스/드레인 피처; 상기 제1 인터커넥트 구조물을 상기 소스/드레인 피처의 하단에 연결하는 제1 도전성 비아; 및 상기 채널 층들 중 최하단 채널 층과 상기 제1 도전성 비아 사이의 유전체 피처를 포함한다.

Description

채널과 후면 파워 레일 사이에 자기 정렬된 캡핑을 갖는 게이트 올 어라운드 디바이스{GATE-ALL-AROUND DEVICES HAVING SELF-ALIGNED CAPPING BETWEEN CHANNEL AND BACKSIDE POWER RAIL}
우선권
본 출원은 2020년 5월 13일자로 출원된 미국 특허 가출원 번호 63/024,167에 대한 혜택을 주장하며, 그 전체 개시는 참조에 의해 본원에 원용된다.
종래에, 집적 회로(IC)는 적층 방식(stacked-up fashion)으로 구축되며, 최저 레벨에서는 트랜지스터 및 트랜지스터 상단에서는 트랜지스터에 대한 연결성을 제공하기 위한 인터커넥트(비아 및 배선)을 갖는다. 파워 레일(예를 들어, 전압 소스 및 접지면을 위한 금속 라인)도 트랜지스터 위에 있으며 인터커넥트의 부분일 수도 있다. 집적 회로가 계속 축소됨에 따라, 파워 레일도 축소된다. 이는 필연적으로 파워 레일에 걸쳐 전압 강하를 증가시키고 집적 회로의 전력 소비를 증가시킨다. 따라서, 반도체 제조에서의 기존의 접근 방식은 일반적으로 의도된 목적에는 적합했지만, 모든 측면에서 완전히 만족스럽지는 않았다. 하나의 관심 분야는 후면 파워 레일을 갖는 반도체 디바이스를 만들고 금속 게이트와 같은 전면 컴포넌트로부터 후면 파워 레일을 격리하는 방법이다.
본 개시는 첨부하는 도면과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처는 일정한 비율대로 그려지는 것은 아니며 예시 목적으로만 사용된다는 것이 강조된다. 사실, 다양한 피처의 치수는 논의의 명료성을 위해 임의로 증가되거나 또는 감소될 수도 있다.
도 1a, 도 1b, 도 1c, 및 도 1d는 본 개시의 실시형태에 따른, 후면 파워 레일 및 후면 자기 정렬된 비아를 갖는 반도체 디바이스를 형성하는 방법의 흐름도를 도시한다.
도 2 및 도 3은 도 1a 내지 도 1d의 방법의 실시형태에 따른 제작의 중간 단계에서, 일부 실시형태에 따른 반도체 디바이스의 일부의 단면도를 예시한다.
도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 및 도 19a는 일부 실시형태에 따른 반도체 디바이스의 일부의 평면도를 예시한다.
도 4b, 도 5b, 도 5c, 도 6b, 도 6c, 도 7b, 도 7c, 도 8b, 도 8c, 도 9b, 도 9c, 도 10b, 도 10c, 도 11, 도 12a, 도 12b, 도 12c, 도 13a, 도 13b, 도 13c, 도 13d, 도 19b, 도 19c, 도 19d, 도 20b, 도 20c, 도 20d, 및 도 21b는 일부 실시형태에 따른 반도체 디바이스의 일부의 단면도를 예시한다.
도 14, 도 15, 도 16, 도 17, 도 18, 도 20a, 및 도 21a는 일부 실시 형태에 따른 반도체 디바이스의 일부의 사시도를 예시한다.
상세한 설명
이하의 개시는 제공된 요지의 상이한 피처를 구현하기 위한, 많은 상이한 실시 형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정한 예가 아래에 설명된다. 물론, 이들은 예일뿐이고 제한적인 것으로 의도되지는 않는다. 예를 들어, 이하의 설명에서 제1 피처를 제2 피처 위에 또는 상에 형성하는 것은, 제1 및 제2 피처들이 직접 접촉하게 형성되는 실시형태들을 포함할 수도 있고, 또한, 제1 및 제2 피처들이 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 추가 피처들이 형성될 수도 있는 실시형태들을 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 부호 및/또는 문자들을 반복할 수도 있다. 이 반복은 간결성 및 명료성의 목적을 위한 것이고 그 자체는 논의된 다양한 실시형태들 및/또는 구성들 사이의 관계에 영향을 주지 않는다.
또한, 공간적으로 상대적인 용어, 이를테면 "밑에", "아래", "하부", "위에", "상부" 그리고 그밖에 유사한 것은 도면에 예시된 또 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향에 추가하여 사용 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 그와 달리(90도 회전 또는 다른 배향으로)배향될 수도 있고 본 명세서에 사용된 공간적으로 상대적인 기술어들은 마찬가지로 이에 따라 해석될 수도 있다. 더욱 더, 숫자 또는 숫자 범위가 "약", "근사" 등과 함께 기재될 때, 이 용어는, 달리 명시되지 않는 한, 본 명세서에 개시된 특정 기술의 관점에서 당업자의 지식에 따라, 기재된 숫자의 소정 변동(이를테면 +/- 10 % 또는 다른 변동)내에 있는 숫자를 포함한다. 예를 들어, "약 5 nm" 라는 용어는 4.5 nm 내지 5.5 nm, 4.0 nm 내지 5.0 nm 등의 치수 범위를 포함할 수도 있다.
이 출원은 일반적으로 반도체 구조물 및 제조 공정, 그리고 보다 특히 후면 파워 레일 및 후면 자기 정렬된 비아를 갖는 반도체 디바이스에 관한 것이다. 위에서 논의한 바와 같이, IC 에서의 파워 레일은 필요한 성능 보스트를 제공하고 전력 소비를 줄이기 위해 추가 개선이 필요하다. 본 개시의 목적은 구조물의 앞 면(또는 전면)상의(파워 레일도 포함할 수 있는)인터커넥트 구조물에 더하여(게이트 올 어라운드(GAA)트랜지스터와 같은)트랜지스터를 포함하는 구조물의 뒷 면(또는 후면)상에 파워 레일(또는 파워 라우팅)을 제공하는 것을 포함한다. 이것은 소스/드레인 콘택(contact) 및 비아(via)에 직접 연결하기 위해 구조물에서 이용 가능한 금속 트랙의 수를 증가시킨다. 이는 또한 후면 파워 레일이 없는 기존 구조물보다 더 큰 디바이스 집적을 위해 게이트 밀도를 증가시킨다. 후면 파워 레일은 구조물의 전면상의 제1 레벨 금속(M0) 트랙보다 더 넓은 치수를 가질 수도 있으며, 이는 유리하게 파워 레일 저항을 감소시킨다. 본 개시는 또한 금속 게이트와 같은 전면 컴포넌트로부터 후면 파워 레일을 격리하기 위한 구조물 및 방법을 제공한다. 본 개시 내용의 구조물 및 제조 방법의 세부사항은 일부 실시 형태에 따라 GAA 디바이스를 제조하는 프로세스를 예시하는 첨부된 도면과 함께 아래에 설명된다. GAA 디바이스는 나노와이어 트랜지스터 및 나노시트 트랜지스터와 같이 수직 적층 수평 배향 다채널 트랜지스터를 갖는 디바이스를 말한다. GAA 디바이스는 더 나은 게이트 제어 능력, 더 낮은 누설 전류 및 완전한 FinFET 디바이스 레이아웃 호환성으로 인해 로드맵의 다음 단계로 CMOS를 인도할 유망한 후보이다. 당업계에서 통상의 지식을 가진 자는 동일한 목적을 수행하거나 및/또는 본 명세서에 도입된 실시형태들의 동일한 이점들을 달성하기 위해 다른 프로세스 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 손쉽게 이용할 수도 있다는 것을 이해해야 한다.
도 1a, 도 1b 및 도 1d는 본 개시의 실시 형태에 따른 반도체 디바이스를 제작하기 위한 방법(100)의 흐름도이다. 도 1a, 도 1c 및 도 1d는 본 개시의 대안의 실시 형태에 따른 반도체 디바이스를 제작하기 위한 방법(100)의 흐름도이다. 추가 프로세싱이 본 개시에 의해 고려된다. 추가 작업이 방법(100)전, 중 및 후에 제공될 수 있고, 기재된 작업 중 일부가 방법(100)의 추가 실시형태를 위해 이동, 대체, 또는 제거될 수 있다.
방법(100)은 일부 실시형태에 따라, 방법(100)에 따른 여러 제작 단계에서의 반도체 디바이스(또는 반도체 구조물)(200)의 다양한 평면도, 단면도, 또는 사시도를 예시하는 도 2 내지 도 21b와 함께 아래에서 설명된다. 일부 실시 형태에서, 디바이스(200)는, 저항기, 커패시터, 인덕터, 다이오드, p형 전계 효과 트랜지스터(PFET), n형 전계 효과 트랜지스터(NFET), FinFET, 나노시트 FET, 나노와이어 FET, 다른 유형의 다중 게이트 FET, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보성 금속 산화물 반도체(CMOS) 트랜지스터, 바이폴라 접합 트랜지스터(BJT), 횡 확산 MOS(LDMOS) 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 메모리 디바이스, 다른 적절한 컴포넌트 또는 이들의 조합과 같은 다양한 수동 및 능동 마이크로전자 디바이스를 포함하는 IC 칩의 일부, 시스템 온 칩(SoC), 또는 그의 일부이다. 도 2 내지 도 21b는 본 개시의 발명 개념을 더 잘 이해하도록 명확성을 위해 단순화되었다. 추가적인 피처가 디바이스(200)에 추가될 수 있고, 아래에서 설명되는 피처 중 일부는 디바이스(200)의 다른 실시 형태에서 대체, 수정 또는 제거될 수 있다.
작업(102)에서, 방법(100)(도 1a)은 기판(201) 위에 제1 및 제2 반도체 층의 스택(205)을 형성한다. 결과적인 구조물이 실시 형태에 따라 도 2 및 도 3에 도시된다. 특히, 도 2는 실시 형태에서 기판(201)을 예시하고, 도 3은 실시 형태에서 반도체 층(210, 215)의 스택(205)을 예시한다. 도시된 실시 형태에서, 기판(201)은 SOI(silicon-on-insulator) 기판, SGOI(silicon germanium-on-insulator) 기판 또는 GOI(germanium-on-insulator) 기판과 같은 반도체 온 절연체(semiconductor-on-insulator) 기판이다. 반도체 온 절연체 기판은 산소 주입에 의한 분리(SIMOX), 웨이퍼 본딩 및/또는 다른 적절한 방법을 사용하여 제작될 수 있다. 도시된 실시 형태에서, 기판(201)은 반도체 층(204), 절연체(203), 및 캐리어(202)를 포함한다. 실시 형태에서, 반도체 층(204)은 실리콘, 실리콘 게르마늄, 게르마늄, 또는 다른 적절한 반도체일 수 있다. 반도체 층(204)은 일부 실시 형태에서 도핑되거나 또는 일부 대안의 실시 형태에서 도핑되지 않을 수도 있다. 본 실시 형태에서, 반도체 층(204)은 반도체 층 스택(205)을 에피택셜 성장시키기 위한 시드 층으로서 기능한다. 캐리어(202)는 실리콘 웨이퍼의 일부일 수도 있고 절연체(203)는 실리콘 산화물일 수도 있다. 대안적인 실시 형태에서, 기판(201)은 벌크 실리콘 기판이다(즉, 벌크 단결정 실리콘을 포함한다). 기판(201)은 게르마늄, 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 인듐 안티몬화물, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 또는 이의 조합과 같은 다양한 실시 형태에서 다른 반도체 재료를 포함할 수도 있다.
반도체 층 스택(205)은 기판(201)의 표면으로부터 인터리빙 또는 교번 구성으로 수직하게(예를 들어, z방향을 따라)적층된 반도체 층(210) 및 반도체 층(215)을 포함한다. 일부 실시 형태에서, 반도체 층(210) 및 반도체 층(215)은 도시된 인터리빙 및 교번 구성으로 에피택셜 성장된다. 예를 들어, 반도체 층(210) 중 첫 번째 층은 기판상에 에피택셜 성장되고, 반도체 층(215) 중 첫 번째 층은 반도체 층(215) 중 첫 번째 층상에 에피택셜 성장되고, 반도체 층(210) 중 두 번째 층은 반도체 층(215) 중 첫 번째 층상에 에피택셜 성장되고, 반도체 층 스택(205)이 원하는 수의 반도체 층(210) 및 반도체 층(215)을 가질 때까지 그렇게 계속된다. 일부 실시 형태에서, 반도체 층(210) 및 반도체 층(215)의 에피택셜 성장은 분자 빔 에피택시(MBE) 프로세스, 화학 기상 증착(CVD) 프로세스, 금속유기 화학 기상 증착(MOCVD) 프로세스, 다른 적절한 에피택셜 성장 프로세스, 또는 이들의 조합에 의해 달성된다.
반도체 층(210)의 조성은 후속 프로세싱 동안 에칭 선택비 및/또는 상이한 산화 레이트를 달성하기 위해 반도체 층(215)의 조성과는 상이하다. 다양한 실시 형태에서, 반도체 층(210) 및 반도체 층(215)은 반도체 층(210)을 선택적으로 제거하기 위해 구현되는 에칭 프로세스와 같은 에칭 프로세스 동안 원하는 에칭 선택비를 달성하기 위해 상이한 재료, 상이한 구성 원자 백분율, 상이한 구성 중량 백분율, 및/또는 다른 상이한 특성을 포함한다. 예를 들어, 반도체 층(210)이 실리콘 게르마늄을 포함하고 반도체 층(215)이 실리콘을 포함하는 경우, 반도체 층(215)의 실리콘 에칭률은 반도체 층(210)의 실리콘 게르마늄 에칭률보다 낮다. 일부 실시 형태에서, 반도체 층(210) 및 반도체 층(215)은 동일한 재료를 포함할 수 있지만 에칭 선택비 및/또는 상이한 산화율을 달성하기 위해 구성 원자 백분율이 상이할 수 있다. 예를 들어, 반도체 층(210) 및 반도체 층(215)은 실리콘 게르마늄을 포함할 수 있고, 반도체 층(210)은 제1 실리콘 원자 백분율 및/또는 제1 게르마늄 원자 백분율을 가지며 반도체 층(215)은 제2, 상이한 실리콘 원자 백분율 및/또는 제2, 상이한 게르마늄 원자 백분율을 갖는다. 본 개시는, 반도체 층(210) 및 반도체 층(215)이, 본 명세서에 개시된 반도체 재료 중 어느 것을 포함하는, 원하는 에칭 선택비, 원하는 산화율 차이 및/또는 원하는 성능 특성(예를 들어, 전류 흐름을 최대화하는 재료)을 제공할 수 있는 반도체 재료의 임의의 조합을 포함한다는 것을 고려한다.
아래에서 더 설명되는 바와 같이, 반도체 층(215) 또는 그의 일부는 디바이스(200)의 채널 영역을 형성한다. 도시된 실시 형태에서, 반도체 층 스택(205)은 4개의 반도체 층(210) 및 4개의 반도체 층(215)을 포함한다. 그러나, 본 개시는 반도체 층 스택(205)이 예를 들어 디바이스(200)(예를 들어, GAA 트랜지스터)에 대해 원하는 채널의 수 및/또는 디바이스(200)의 설계 요건에 따라 더 많거나 더 적은 반도체 층을 포함하는 실시 형태를 고려한다. 예를 들어, 반도체 층 스택(205)은 2 내지 10개의 반도체 층(210)및 2 내지 10개의 반도체 층(215)을 포함할 수 있다. 논의되는 바와 같이, 방법(100)은 기판(201)의 양면에서 층을 프로세싱할 것이다. 본 개시에서, 스택(205)이 있는 기판(201)의 면을 전면이라 하고 전면의 반대면을 후면이라 한다.
본 실시 형태에서, 반도체 층(215)의 최하단 층은 다른 반도체 층(215)보다 더 얇다. 따라서, 이것은 이하의 논의에서 다른 반도체 층(215)과 구별하기 위해 반도체 층(215')으로 표기된다. 또한, 반도체 층(210)의 최하단 층은 다른 반도체 층(210)보다 더 얇다. 따라서, 이것은 이하의 논의에서 다른 반도체 층(210)과 구별하기 위해 반도체 층(210')으로 표기된다. 반도체 층(215)은 각각 두께(t1)을 갖고, 반도체 층(210)은 각각 두께(t2)를 갖고, 반도체 층(215')은 두께(t3)을 갖고, 반도체 층(210')은 두께(t4)를 갖는다. 본 실시 형태에서, t1은 t3보다 더 크고 t2는 t4보다 더 크다.
논의되는 바와 같이, 각각의 반도체 층(215)은 우수한 단 채널 제어를 위해 금속 게이트에 의해(예를 들어, 그의 상단, 하단 및 측벽에서)완전히 감싸지지만, 반도체 층(215')은 금속 게이트에 의해 완전히 감싸지지 않는다. 예를 들어, 금속 게이트는 반도체 층(215')의 적어도 일부 아래에 배치되지 않는다. 따라서, 반도체 층(215')의 게이트 제어는 반도체 층(215)의 제어만큼 좋지 않을 수도 있다. 따라서, 반도체 층(215')을 반도체 층(215)보다 얇게(즉, t3 <t1) 만드는 것은 반도체 층(215')을 통한(서브 채널 효과로 인한) 누설 전류를 감소시킨다. 일부 실시 형태에서, 두께(t1)는 약 4nm 내지 약 6nm의 범위일 수도 있고, 두께(t3)은 약 1nm 내지 약 4nm의 범위일 수도 있는 한편, t3은 t1보다 작게 유지된다. 일부 실시 형태에서, t3 대 t1의 비는 0.33보다 크고 1보다 작은 범위이다. 비가 너무 작으면(예를 들어 0.33보다 작으면), 층(215')은 일부 경우에 너무 얇아 다양한 산화 및 에칭 프로세스를 지속할 수 없을 수도 있다. 층(215')이 없으면, 채널 층들(215)간의 일부 경우에 저하될 수도 있다.
논의되는 바와 같이, 반도체 층(210, 210')은 후속 제작 단계에서 제거될 것이며 하나 이상의 유전체 재료가 반도체 층(210, 210')이 차지하는 공간내에 성막될 것이다. 본 실시 형태에서, 하나 이상의 유전체 재료는 반도체 층(210')이 차지하는 공간을 완전히 채우지만 반도체 층(210)이 차지하는 공간을 완전히 채우지는 않는다. 이러한 목적을 달성하기 위해, 두께(t2)는 두께(t4)보다 크게 설계된다. 일부 실시 형태에서, 두께(t2)는 두께(t4)보다 약 3nm 내지 약 6nm만큼 더 크다. 차이가 너무 작으면(예를 들어, t2 - t4 <3nm이면), 성막 동안 하나 이상의 유전체 재료의 두께를 제어하는 것이 어려울 수도 있으며 일부 경우에 공정 마진이 매우 작을 수도 있으며, 이는 제품 수율에 악영향을 미칠 수도 있다. 차이가 너무 크면(예를 들어, t2 - t4> 6nm이면), (층(215)을 둘러싸는)금속 게이트의 키가 불필요하게 커지고 디바이스 치수가 불필요하게 커질 수도 있으며, 이는 일부 구현의 경우 디바이스 집적 밀도에 악영향을 미칠 수도 있다. 일부 실시 형태에서, 두께(t4)는 약 2nm 내지 약 5nm로 설계되는 반면, t2는 t4보다 약 3nm 내지 약 6nm만큼 더 크게 설계된다. 논의되는 바와 같이, 두께(t4)는 반도체 층(210')을 대체하는 유전체 피처의 두께를 결정하고 유전체 피처는 전면 금속 게이트로부터 후면 파워 레일을 격리하는 기능을 한다. 두께 t4가 너무 작거나(이를테면 2nm보다 작거나) 또는 너무 크면(이를테면 5nm보다 크면), 층(210')이 차지하는 공간을 유전체 재료(들)로 완전히 채우는 것이 어려울 수도 있거나 또는 유전체 피처는 TDDB(Time Dependent Dielectric Breakdown) 성능 목적을 위해 충분한 격리를 제공하지 않을 수도 있다. 일부 실시 형태에서, t4 대 t2의 비는 약 0.33 내지 약 0.6의 범위이도록 설계된다. 또, 이 비가 너무 작거나(이를테면 0.33보다 작거나) 또는 너무 크면(이를테면 0.6보다 크면), 층(210')이 차지하는 공간을 유전체 재료(들)로 완전히 채우는 것이 어려울 수도 있거나 또는 유전체 피처는 TDDB 성능 목적을 위해 충분한 격리를 제공하지 않을 수도 있다.
작업(104)에서, 방법(100)(도 1a)은 스택(205) 및 기판(201)을 패턴화하여 핀(218)을 형성하고 핀(218)의 측벽에 인접한 격리 피처(230)를 형성한다. 도 4a는 "x" 방향을 따라 세로로 배향된 핀(218)을 갖는 디바이스(200)의 평면도를 예시한다. 도 4b는 도 4a에서의 B―B 라인을 따라 부분적으로 디바이스(200)의 단면도를 예시한다. 도 4b에 예시된 바와 같이, 핀(218)은 패턴화된 스택(205)(층(210, 215, 210', 215')을 가짐) 및 패턴화된 반도체 층(204)을 포함한다. 핀(218)은 임의의 적절한 방법에 의해 패턴화될 수도 있다. 예를 들어, 핀(218)은 이중 패턴화 또는 다중 패턴화 프로세스를 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 패턴화될 수도 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 프로세스는 포토리소그래피와 자기 정렬 프로세스를 결합하여, 예를 들어 그렇지 않고 단일 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 생성될 수 있게 한다. 예를 들어, 일 실시 형태에서, 희생 층이 스택(205) 위에 형성되고 포토리소그래피 프로세스를 사용하여 패턴화된다. 스페이서는 자기 정렬 프로세스를 사용하여 패턴화된 희생 층과 함께 형성된다. 그 다음 희생 층이 제거되고, 나머지 스페이서 또는 맨드릴(mandrel)은 다음으로 핀(218)을 패턴화하기 위한 마스킹 요소로서 사용될 수도 있다. 예를 들어, 마스킹 요소는 스택(205) 및 기판(201)내에 리세스를 에칭하여, 기판(201)상에 핀(218)을 남기는 데 사용될 수도 있다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭(RIE) 및/또는 다른 적절한 프로세스를 포함할 수도 있다. 예를 들어, 건식 에칭 프로세스는 산소 함유 가스, 불소 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBr3), 요오드 함유 가스, 기타 적합한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 시행할 수도 있다. 예를 들어, 습식 에칭 프로세스는 희석된 불산(DHF); 수산화 칼륨(KOH) 용액; 암모니아; 불산(HF), 질산(HNO3) 및/또는 아세트산(CH3COOH)을 포함하는 용액; 또는 다른 적절한 습식 에천트에서의 에칭을 포함할 수도 있다. 핀(218)을 형성하기 위한 방법의 수많은 다른 실시 형태가 적합할 수도 있다.
여전히 도 4b를 참조하면, 격리 피처(230)는 핀(218)의 하단 부분을 둘러싸서 핀(218)을 서로 분리하고 격리한다. 격리 피처(230)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적절한 격리 재료(예를 들어, 실리콘, 산소, 질소, 탄소, 또는 다른 적절한 격리 성분을 포함), 또는 이들의 조합을 포함한다. 격리 피처(230)는 얕은 트렌치 격리(STI) 구조물 및/또는 깊은 트렌치 격리(DTI) 구조물과 같은 상이한 구조물을 포함할 수 있다. 실시 형태에서, 격리 피처(230)는 (예를 들어, CVD 프로세스 또는 스핀-온 글라스 프로세스를 사용하여)절연체 재료(들)로 핀들(218) 사이의 트렌치를 채우고, 화학적 기계적 연마(CMP) 프로세스를 수행하여 과잉 절연체 재료를 제거하거나 및/또는 절연체 재료 층의 상단 표면을 평탄화하고, 절연체 재료 층을 백 에칭(etching back)하여 격리 피처(230)를 형성함으로써 형성될 수 있다. 일부 실시 형태에서, 격리 피처(230)는 열 산화물 라이너 층상에 배치된 실리콘 질화물 층과 같은 다층 구조물을 포함한다. 일부 실시 형태에서, 디바이스(200)는 핀(218)과 평행하게 배열되고 격리 피처(230) 위의 유전체 핀(도시되지 않음)과 같은 다른 격리 피처(또는 구조물)을 형성할 수도 있다. 유전체 핀은 저-k 유전체 재료(들), 고-k 유전체 재료(들), 또는 저-k 및 고-k 유전체 재료의 혼합물을 포함할 수도 있다. 저-k 유전체 재료는 예를 들어 실리콘 산화물(k
Figure 112021054307613-pat00001
3.9)보다 낮은 저 유전 상수를 갖는 유전체 재료를 일반적으로 지칭하는 반면, 고-k 유전체 재료는 예를 들어 실리콘 산화물보다 높은 고 유전 상수를 갖는 유전체 재료를 일반적으로 지칭한다.
작업(106)에서, 방법(100)(도 1a)은 핀(218) 및 격리 피처(230) 위에 더미(또는 희생) 게이트 스택(240)을 형성하고 더미 게이트 스택(240)의 측벽상에 게이트 스페이서(247)를 형성한다. 결과적인 구조물은 실시 형태에 따라 도 5a 내지 도 5c에 도시된다. 도 5a는 디바이스(200)의 평면도를 예시하고, 도 5b 및 도 5c는 각각 도 5a에서 B―B 라인 및 C―C 라인을 따라 부분적으로 디바이스(200)의 단면도를 예시한다. B-B 라인은 디바이스(200)의 소스/드레인 영역으로 절단된다. 평면도에서, 더미 게이트 스택(240)은 일반적으로 "x" 방향에 수직인 "y" 방향을 따라 세로로 배향된다. 더미 게이트 스택(240)은 성막 프로세스(deposition process), 리소그래피 프로세스, 에칭 프로세스, 다른 적절한 프로세스 또는 이들의 조합에 의해 형성된다. 예를 들어, 더미 게이트 유전체 층(235) 및 더미 게이트 유전체 층(235) 위의 더미 게이트 전극 층(245)을 형성하기 위해 성막 프로세스가 수행된다. 일부 실시 형태에서, 하나 이상의 하드 마스크 층(246)이 더미 게이트 전극 층(245) 위에 성막된다. 더미 게이트 유전체 층(235)은 실리콘 산화물과 같은 유전체 재료, 고-k 유전체 재료, 다른 적합한 유전체 재료를 포함할 수도 있다. 일부 실시 형태에서, 더미 게이트 전극 층(245)은 폴리실리콘 또는 다른 적절한 재료를 포함하고 하나 이상의 하드 마스크 층(246)은 실리콘 산화물, 실리콘 질화물, 또는 다른 적절한 재료를 포함한다. 성막 프로세스는 CVD, 물리 기상 증착(PVD), 원자 층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 금속 유기 CVD(MOCVD), 원격 플라즈마 CVD(RPCVD), 플라즈마 강화 CVD(PECVD), 저압 CVD(LPCVD), 원자 층 CVD(ALCVD), 대기압 CVD(APCVD), 기타 적절한 방법 또는 이들의 조합을 포함할 수도 있다. 다음으로, 리소그래피 패터닝 및 에칭 프로세스가 도 5c에 도시된 바와 같이 더미 게이트 스택(240)을 형성하기 위해 하나 이상의 하드 마스크 층(246), 더미 게이트 전극 층(245) 및 더미 게이트 유전체 층(235)을 패턴화하기 위해 수행된다. 리소그래피 패턴화 프로세스는 레지스트 코팅(예를 들어, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노출, 노출 후 베이킹, 레지스트 현상, 린싱, 건조(예를 들어, 하드 베이킹), 기타 적합한 리소그래피 프로세스, 또는 이들의 조합을 포함한다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 에칭 방법 또는 이들의 조합을 포함한다.
본 실시형태에서, 게이트 스페이서(247)는 임의의 적합한 프로세스에 의해 형성되고 유전체 재료를 포함한다. 유전체 재료는 실리콘, 산소, 탄소, 질소, 다른 적절한 재료 또는 이들의 조합(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), 실리콘 탄화물, 실리콘 탄소 질화물(SiCN), 실리콘 산탄화물(SiOC), 실리콘 산탄 질화물(SiOCN)을 포함할 수 있다. 예를 들어, 실리콘 질화물 층과 같은 실리콘 및 질소를 포함하는 유전체 층은 더미 게이트 스택(240) 위에 성막될 수 있고 이어서 게이트 스페이서(247)를 형성하기 위해 에칭(예를 들어, 이방성 에칭)될 수 있다. 일부 실시 형태에서, 게이트 스페이서(247)는 실리콘 질화물을 포함하는 제1 유전층 및 실리콘 산화물을 포함하는 제2 유전층과 같은 다층 구조물을 포함한다. 일부 실시 형태에서, 밀봉 스페이서(seal spacer), 오프셋 스페이서, 희생 스페이서, 더미 스페이서 및/또는 메인 스페이서와 같은 하나보다 많은 스페이서 세트가 더미 게이트 스택(240)에 인접하게 형성된다. 본 실시 형태에서, 게이트 스페이서(247)를 형성하는 프로세스는 또한 핀 측벽 스페이서(247')를 형성하고, 핀 측벽 스페이서(247')는 게이트 스페이서(247)와 동일한 재료를 포함한다. 핀 측벽 스페이서(247')의 높이는 소스/드레인 피처의 크기 및 형상을 조정하기 위해 사용될 수도 있다. 일부 실시 형태에서, 핀 측벽 스페이서(247')는 디바이스(200)로부터 생략되거나 제거된다.
작업(108)에서, 방법(100)(도 1a)은 게이트 스페이서(247)에 인접한 핀(218)을 에칭하여 소스/드레인(S/D) 트렌치(250)를 형성하고 다음으로 내부 스페이서(255)를 형성한다. 결과적인 구조물은 실시 형태에 따라 도 6a 내지 도 6c에 도시된다. 도 6a는 디바이스(200)의 평면도를 예시하고, 도 6b 및 도 6c는 각각 도 6a에서 B―B 라인 및 C―C 라인을 따라 부분적으로 디바이스(200)의 단면도를 예시한다. 특히, B-B 라인은 트랜지스터의 소스/드레인 영역으로 절단되고 게이트 스택(240)에 평행하다. 도 7a 내지 도 8a에서 B-B 라인은 유사하게 구성된다. 실시 형태에서, 에칭 프로세스는 핀(218)의 소스/드레인 영역에서 반도체 층 스택(205)을 완전히 제거함으로써 소스/드레인 영역에서 핀(218)의 기판 부분(204)을 노출시킨다. 일부 실시 형태에서, 에칭 프로세스는 소스/드레인 트렌치(250)가 기판(201)의 최상단 표면 아래로 연장되도록 핀(218)의 기판 부분의 일부(그러나 전부는 아님)를 추가로 제거한다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적합한 에칭 프로세스 또는 이들의 조합을 포함할 수 있다. 일부 실시 형태에서, 에칭 프로세스는 다단계 에칭 프로세스이다. 예를 들어, 에칭 프로세스는 반도체 층(210/210') 및 반도체 층(215/ 215')을 개별적으로 그리고 교대로 제거하기 위해 에천트를 교번할 수도 있다. 일부 실시 형태에서, 에칭 프로세스의 파라미터는 게이트 스택(240) 및/또는 격리 피처(230)의 최소(내지 무) 에칭으로 반도체 층 스택을 선택적으로 에칭하도록 구성된다. 일부 실시 형태에서, 본 명세서에 설명된 것과 같은 리소그래피 프로세스는 게이트 스택(240) 및/또는 격리 피처(230)를 덮는 패턴화된 마스크 층을 형성하기 위해 수행되고, 에칭 프로세스는 패턴화된 마스크 층을 에칭 마스크로서 사용한다. 실시 형태에서, 핀 측벽 스페이서(247')(존재하는 경우)가 도 6b에 예시된 바와 같이 마찬가지로 리세싱될 수도 있다.
작업(108)은 또한 S/D 트렌치(250)내부의 반도체 층(210/ 210')의 측벽을 따라 내부 스페이서(255)를 형성한다(도 6c 참조). 예를 들어, 게이트 스페이서(247) 아래 반도체 층들(215/215') 사이에 그리고 반도체 층(215')과 반도체 층(204) 사이에 갭이 형성되도록, 반도체 층(215/215')의 최소(내지 무) 에칭으로 소스/드레인 트렌치(250)에 의해 노출된 반도체 층(210/ 210')을 선택적으로 에칭하는 제1 에칭 프로세스가 수행된다. 따라서 반도체 층(215/215')의 부분들(에지들)은 게이트 스페이서(247) 아래의 채널 영역에 서스펜딩된다. 일부 실시 형태에서, 갭은 더미 게이트 스택(240) 아래에서 부분적으로 연장된다. 제1 에칭 프로세스는 반도체 층(210, 210')을 횡으로(예를 들어, "x" 방향을 따라) 에칭함으로써, "x" 방향을 따라 반도체 층(210, 210')의 길이를 감소시키도록 구성된다. 제1 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적합한 에칭 프로세스 또는 이들의 조합이다. 다음으로, CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 다른 적절한 방법 또는 이들의 조합과 같은 성막 프로세스가 게이트 구조물(240) 위에 그리고 소스/드레인 트렌치(250)를 정의하는 피처(예를 들어, 반도체 층(215/215', 210/210', 204)) 위에 스페이서 층을 형성한다. 스페이서 층은 소스/드레인 트렌치(250)를 부분적으로(그리고 일부 실시 형태에서는 완전히) 채운다. 성막 프로세스는 스페이서 층이 게이트 스페이서(247) 아래 반도체 층들(215/215') 사이 그리고 반도체 층(215')과 반도체 층(204) 사이의 갭을 채우는 것을 보장하도록 구성된다. 그 다음, 반도체 층(215/215'), 더미 게이트 스택(240) 및 게이트 스페이서(247)의 최소(내지 무) 에칭으로 도 6c에 도시된 바와 같이 내부 스페이서(255)를 형성하기 위해 스페이서 층을 선택적으로 에칭하는 제2 에칭 프로세스가 수행된다. 일부 실시 형태에서, 스페이서 층은 게이트 스페이서(247)의 측벽, 반도체 층(215/215')의 측벽, 더미 게이트 스택(240), 및 반도체 층(204)으로부터 제거된다. 스페이서 층(그리고 따라서 내부 스페이서(255))은 제2 에칭 프로세스 동안 원하는 에칭 선택비를 달성하기 위해 반도체 층(215/215'/204)의 재료 및 게이트 스페이서(247)의 재료와는 상이한 재료를 포함한다. 일부 실시 형태에서, 스페이서 층(255)은 실리콘, 산소, 탄소, 질소, 다른 적절한 재료, 또는 이들의 조합(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 또는 실리콘 산탄질화물)을 포함하는 유전체 재료를 포함한다. 일부 실시 형태에서, 내부 스페이서 층(255)은 본 명세서에 설명된 것들과 같은 저-k 유전체 재료를 포함한다.
작업(110)에서, 방법(100)(도 1a)은 S/D 트렌치(250)에서 반도체 S/D 피처(260)를 에피택셜 성장시킨다. 결과적인 구조물은 실시 형태에 따라 도 7a 내지 도 7c에 도시된다. 도 7a는 디바이스(200)의 평면도를 예시하고, 도 7b 및 도 7c는 각각 도 7a에서 B―B 라인 및 C―C 라인을 따라 부분적으로 디바이스(200)의 단면도를 예시한다. 도 7b 및 도 7c에 도시된 바와, 에피택셜 S/D 피처(260)는 S/D 트렌치(250)의 하단에서 반도체 층(204)으로부터 그리고 S/D 트렌치(250)의 측벽에서 반도체 층(215, 215')으로부터 성장된다. 에피택시 프로세스는 CVD 증착 기술(예를 들어, VPE 및/또는 UHV-CVD), 분자 빔 에피택시, 다른 적절한 에피택셜 성장 프로세스, 또는 이들의 조합을 사용할 수 있다. 에피택시 프로세스는 반도체 층(204, 215, 215')의 조성물과 상호 작용하는 기체 및/또는 액체 전구체를 사용할 수 있다. 에피택셜 S/D 피처(260)는 n형 트랜지스터 또는 p형 트랜지스터를 위해 n형 도펀트 또는 p형 도펀트로 각각 도핑된다. 일부 실시 형태에서, n형 트랜지스터의 경우, 에피택셜 S/D 피처(260)는 실리콘을 포함하고 탄소, 인, 비소, 다른 n형 도펀트 또는 이들의 조합으로 도핑될 수 있다(예를 들어, Si:C 에피택셜 소스/드레인 피처, Si:P 에피택셜 소스/드레인 피처 또는 Si:C:P 에피택셜 소스/드레인 피처를 형성한다). 일부 실시 형태에서, p형 트랜지스터의 경우, 에피택셜 S/D 피처(260)는 실리콘 게르마늄 또는 게르마늄을 포함하고 붕소, 다른 p형 도펀트 또는 이들의 조합으로 도핑될 수 있다(예를 들어, Si:Ge:B 에피택셜 소스/드레인 피처를 형성한다). 일부 실시 형태에서, 에피택셜 S/D 피처(260)는 하나보다 많은 에피택셜 반도체 층을 포함하며, 에피택셜 반도체 층은 동일하거나 상이한 재료 및/또는 도펀트 농도를 포함할 수 있다. 일부 실시 형태에서, 에피택셜 S/D 피처(260)는 각각의 채널 영역에서 원하는 인장 응력 및/또는 압축 응력을 달성하는 재료 및/또는 도펀트를 포함한다. 일부 실시 형태에서, 에피택셜 소스/드레인 피처(260)는 에피택시 프로세스의 소스 재료에 불순물을 첨가함으로써 성막 동안 도핑된다(즉, 인 시츄). 일부 실시 형태에서, 에피택셜 소스/드레인 피처(260)는 성막 프로세스에 후속하여 이온 주입 프로세스에 의해 도핑된다. 일부 실시 형태에서, 어닐링 프로세스(예를 들어, 급속 열 어닐링(RTA) 및/또는 레이저 어닐링)는 에피택셜 소스/드레인 피처(260)에서 도펀트를 활성화하기 위해 수행된다. 일부 실시 형태에서, 에피택셜 소스/드레인 피처(260)는 예를 들어 n형 GAA 트랜지스터 영역에 에피택셜 소스/드레인 피처(260)를 형성할 때 p형 GAA 트랜지스터 영역을 마스킹하고 p형 GAA 트랜지스터 영역에 에피택셜 소스/드레인 피처(260)를 형성할 때 n형 GAA 트랜지스터 영역을 마스킹하는 것을 포함하는 별도의 프로세싱 시퀀스로 형성된다.
작업(112)에서, 방법(100)(도 1a)은 콘택 에칭 정지 층(CESL)(269) 및 층간 유전체(ILD) 층(270)을 형성한다. 결과적인 구조물은 실시 형태에 따라 도 8a 내지 도 8c에 도시된다. 도 8a는 디바이스(200)의 평면도를 예시하고, 도 8b 및 도 8c는 각각 도 8a에서 B―B 라인 및 C―C 라인을 따라 부분적으로 디바이스(200)의 단면도를 예시한다. CESL(269)은 S/D 피처(260), 격리 피처(230) 및 핀 측벽 스페이서(247')(존재하는 경우) 위에 성막된다. ILD 층(270)은 CESL(269) 위에 성막되고 대향하는 게이트 스페이서(247) 사이 그리고 S/D 피처(260) 사이의 공간을 채운다. CESL(269)은 ILD 층(270)과는 상이한 재료를 포함한다. CESL(269)은 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi, 또는 다른 적합한 재료(들)을 포함할 수도 있고; CVD, PVD, ALD 또는 다른 적절한 방법에 의해 형성될 수도 있다. ILD 층(270)은 테트라에틸오르토실리케이트(TEOS)산화물, 비도핑 실리케이트 유리, 또는 도핑된 실리콘 산화물 이를테면 보로포스포실리케이트 유리(BPSG), 불화물 도핑된 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 붕소 도핑된 실리콘 유리(BSG), 저-k 유전체 재료, 다른 적절한 유전체 재료, 또는 이들의 조합을 포함할 수도 있다. ILD(270)는 PECVD(플라즈마 강화 CVD), FCVD(유동성 CVD) 또는 다른 적절한 방법에 의해 형성될 수도 있다. CESL(269) 및 ILD 층(270)의 성막 후에, 화학 기계 평탄화(CMP) 프로세스 및/또는 다른 평탄화 프로세스가 더미 게이트 스택(240)의 상단 부분에 도달할 때까지 수행된다. 일부 실시 형태에서, 평탄화 프로세스는 더미 게이트 스택(240)의 하드 마스크 층(246)을 제거하여 폴리실리콘 게이트 전극 층과 같은 하지 더미 게이트 전극(245)을 노출시킨다.
작업(114)에서, 방법(100)(도 1b)은 더미 게이트 스택(240)을 제거하여 게이트 트렌치(275)를 형성한다. 결과적인 구조물은 실시 형태에 따라 도 9a 내지 도 9c에 도시된다. 도 9a는 디바이스(200)의 평면도를 예시하고, 도 9b 및 도 9c는 각각 도 9a에서 B―B 라인 및 C―C 라인을 따라 부분적으로 디바이스(200)의 단면도를 예시한다. 특히, 도 9a에 있는 B-B 라인은 채널 영역(또는 게이트 영역)에서 디바이스(200)로 절단한다. 작업(114)은 하나 이상의 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적합한 에칭 프로세스 또는 이들의 조합을 이용할 수도 있다. 일부 실시 형태에서, 에칭 프로세스는 다단계 에칭 프로세스이다. 예를 들어, 에칭 프로세스는 더미 게이트 스택(240)의 다양한 층을 개별적으로 제거하기 위해 에천트를 교번할 수도 있다. 일부 실시 형태에서, 에칭 프로세스는 ILD 층(270), 게이트 스페이서(247), 격리 피처(230), 반도체 층(215, 215'), 및 반도체 층(210, 210')과 같은 디바이스(200)의 다른 피처의 최소(내지 무) 에칭으로 더미 게이트 스택(240)을 선택적으로 에칭하도록 구성된다. 결과적으로, 반도체 층(215, 215'), 반도체 층(210, 210'), 내부 스페이서(255), 반도체 층(204), 및 격리 피처(230)가 게이트 트렌치(275)에서 노출된다.
작업(116)에서, 방법(100)(도 1a)은 게이트 트렌치(275)에서 노출된 반도체 층(210, 210')을 제거하여, 반도체 층(204) 위에 서스펜딩되고 S/D 피처(260)와 연결된 반도체 층(215, 215')을 남긴다. 결과적인 구조물은 실시 형태에 따라 도 10a 내지 도 10c에 도시된다. 도 10a는 디바이스(200)의 평면도를 예시하고, 도 10b 및 도 10c는 각각 도 10a에서 B―B 라인 및 C―C 라인을 따라 부분적으로 디바이스(200)의 단면도를 예시한다. 특히, 도 10a에 있는 B-B 라인은 채널 영역(또는 게이트 영역)에서 디바이스(200)로 절단한다. 이 프로세스는 채널 박리 프로세스라고도 하며 반도체 층(215, 215')은 채널 층이라고도 한다. 에칭 프로세스는 반도체 층(215, 215')의 최소(내지 무) 에칭으로 그리고 일부 실시 형태에서, 게이트 스페이서(247) 및/또는 내부 스페이서(255)의 최소(내지 무) 에칭으로 반도체 층(210, 210')을 선택적으로 에칭한다.
작업(118)에서, 방법(100)(도 1a)는 게이트 트렌치(275)에서 노출된 반도체 층(215, 215')의 표면 위에 계면 층(280)을 형성한다. 결과적인 구조물은 실시 형태에 따라 도 11에 도시된다. 도 11은 도 10a에서의 B―B 라인을 따라 부분적으로 디바이스(200)의 단면도를 예시한다. 단순화의 목적을 위해, 디바이스(200)의 모든 피처가 도 11에 도시된 것은 아니다. 일부 실시 형태에서, 계면 층(280)은 게이트 트렌치(275)에서 노출된 반도체 층(215, 215', 204)의 표면을 산화시킴으로써 열 산화 또는 화학적 산화와 같은 산화 프로세스에 의해 형성된다. 그러한 실시 형태에서, 계면 층(280)은 격리 피처(230)의 표면 위에 형성되지 않는다. 일부 실시 형태에서, 계면 층(280)은 도 11에 도시된 바와 같이 게이트 트렌치(275)에서 노출된 반도체 층(215, 215', 204) 및 격리 피처(230)의 표면 위에 ALD 또는 CVD와 같은 성막 프로세스에 의해 형성된다. 계면 층(280)은 실리콘 이산화물, 실리콘 산질화물, 또는 다른 적합한 재료를 포함할 수도 있다. 계면 층(280)은 두께(t5)로 형성된다. 본 실시 형태에서, t5는 S2의 절반보다 작다. 예를 들어, t5는 일부 실시 형태에서 약 0.5 nm 내지 약 1 nm일 수도 있다. 도 11은 또한 이 제작 단계에서 디바이스(200)의 다양한 치수를 예시한다. 반도체(215, 215')의 두께(t1', t3')는 각각 도 3을 참조하여 논의된 두께(t1, t3)와 실질적으로 동일할 수도 있으며, t1과 t1'사이 및 t3 와 t3'사이의 차이는 채널 박리 프로세스 및 산화 프로세스에 의해 그것이 계면 층(280)을 형성하는 데 사용되는 경우 야기된다. 일부 실시 형태에서, 두께(t1')는 약 4nm 내지 약 6nm의 범위일 수도 있고, 두께(t3')는 약 1nm 내지 약 4nm의 범위일 수도 있는 한편, t3'은 t1'보다 작게 유지된다. 일부 실시 형태에서, t3' 대 t1'의 비는 약 0.33 내지 약 1.0이고 1.0보다 작은 범위이다. 이들 개시된 범위는 도 3을 참조하여 위에서 논의된 바처럼, 반도체 층(215')을 통해(서브 채널 효과로부터) 누설 전류를 감소시키고 채널 층들(215) 중의 채널 균일성을 개선하도록 설계된다. 인접한 층들(215)사이 그리고 층(215)과 층(215')사이의 수직 간격 S1은 두께(t2)(도 3)와 대략 동일하고 층(215')과 층(204) 사이의 수직 간격(S2)는 두께(t4)(도 3)와 대략 동일하며, S1과 t2 사이 그리고 S2와 t4 사이의 차이는 채널 박리 프로세스 및 산화 프로세스에 의해 그것이 계면 층(280)을 형성하는 데 사용되는 경우 야기된다. 일부 실시 형태에서, S1는 S2보다 약 3nm 내지 약 6nm만큼 더 크다. 일부 실시 형태에서, S2는 약 2nm 내지 약 5nm인 반면, S1은 S2보다 약 3nm 내지 약 6nm만큼 더 크다. 일부 실시 형태에서, S2 대 S1의 비는 약 0.33 내지 약 0.6의 범위이도록 설계된다. S2 및 S1에 대한 이들 치수 및 비 범위의 중요성은 도 3에서 두께(t4, t2)에 대해 위에서 논의된 것과 동일하다. 예를 들어, S2 대 S1의 비가 너무 작거나(이를테면 0.33보다 작거나) 또는 너무 크면(이를테면 0.6보다 크면), 또는 S2가 너무 작거나(2 nm보다 작거나) 또는 너무 크면(5 nm보다 크면), 유전체 재료(들)로 층(215')과 층(204) 사이의 공간을 완전히 채우는 것이 어려울 수도 있거나 또는 거기에 있는 유전체 재료는 TDDB 성능 목적을 위해 충분한 격리를 제공하지 않을 수도 있다.
다음으로, 방법(100)은 층(215')과 층(204) 사이의 공간을 완전히 채우고 다음으로 채널 층(215, 215') 위에 고-k 금속 게이트(240')를 형성하기 위해 하나 이상의 유전체 재료를 형성하는 것으로 진행한다. 도 1b 및 도 1c는 상기 목적을 위한 방법(100)의 2가지 대안적인 실시 형태를 예시한다. 도 12a, 도 12b 및 도 12c는 도 1b에서 방법(100)에 따라 도 10a에 있는 B-B 라인을 따라 부분적으로 디바이스(200)의 단면도를 예시한다. 도 13a, 도 13b, 도 13c 및 도 13d는 도 1c에서 방법(100)에 따라 도 10a에 있는 B-B 라인을 따라 부분적으로 디바이스(200)의 단면도를 예시한다. 도 1b 및 도 1c는 아래에서 따로 논의된다.
도 1b를 참조하면, 방법(100)은 계면 층(280) 위에 고-k 유전체 층(281)을 형성하기 위해 작업(118)으로부터 작업(120)으로 진행한다. 디바이스(200)의 결과적인 구조물이 도 12a에 도시되어 있다. 본 실시 형태에서, 고-k 유전체층(281)은 계면 층(280)을 둘러싸고 계면 층(280)은 차례로 반도체 층(215, 215')을 둘러싼다. 고-k 유전체 층(281)은 또한 반도체 층(204) 및 격리 피처(230) 위에 있는 계면 층(280) 위에 배치된다. 유전체 층(281)은 고-k 유전체 재료, 이를테면 HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3(BTO), (Ba,Sr)TiO3(BST), Si3N4, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적합한 고-k 유전체 재료, 또는 이들의 조합을 포함할 수도 있다. 고-k 유전체 재료는 일반적으로 유전 상수가 높은, 예를 들어 실리콘 산화물(k
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3.9)보다 큰, 유전체 재료를 말한다. 유전체 층(281)은 화학적 산화, 열 산화, ALD, CVD, 및/또는 다른 적절한 방법에 의해 형성될 수도 있다. 유전체 층(281)은 두께(t6)으로 형성된다. 본 실시 형태에서, 두께(t6)은 t6이 (S1 - 2*t5)의 절반보다 작지만 (S2 - 2*t5)의 절반 이상이 되도록 제어된다. 두께(t6)가 이러한 범위로 제어될 때, 층(215')의 하단 표면 및 층(204)의 상단 표면에 배치된 유전체 층(281)은 하나의 유전체 층으로 병합되고 층(215')과 층(204)사이의 공간을 채우는 반면, 반도체 층(215) 위에 배치된 유전체 층(281)은 서로 병합되지 않고 반도체 층(215, 215')위에 배치된 유전체 층(281)은 서로 병합되지 않는다.
도 1b를 참조하면, 작업(122)에서, 방법(100)은 층(215')과 층(204)사이의 유전체 층(281)의 병합된 부분만이 디바이스(200)에 남는 반면, 유전체 층(281)의 나머지 부분은 제거되도록 유전체 층(281)을 에칭한다. 도 12b를 참조하면, 유전체 층(281)은, 반도체 층(215)을 둘러싸고, 반도체 층(215') 위에 있고, 그리고 격리 피처(230) 위에 있는 영역으로부터 제거된다. 실시 형태에서, 작업(122)은 유전체 층(281)에 등방성 에칭 프로세스를 적용한다. 또한, 등방성 에칭 프로세스는 계면 층(280), 격리 피처(230), 반도체 층(215, 215', 204) 그리고 내부 스페이서(255) 및 게이트 스페이서(247)를 포함하는 게이트 트렌치(275)(도 10b 및 도 10c)에 노출된 다른 피처에 대한 무(또는 최소의) 에칭으로 유전체층(281)에 있는 재료(들)에 대해 선택적으로 조정된다. 등방성 에칭 프로세스는 SPM 세정 용액(예를 들어, H2SO4 : H2O2 의 비가 1:4인 H2SO4 와 H2O2 의 혼합물), 희석된 불산(dHF, 불산과 물의 혼합물), 또는 기타 적합한 에천트(들) 등의 에천트를 사용할 수도 있다 에천트는 인접한 반도체 층들(215/215')사이의 공간에 적용되고 반도체 층(215)을 둘러싸고 반도체 층(215')위에 있는 영역으로부터 유전체 층(281)을 완전히 제거한다. 에천트는 또한 반도체 층(215')과 반도체 층(204)사이의 유전체 층(281)을 횡으로 리세싱하지만, 유전체 층(281)의 상당 부분은 반도체 층(215')과 반도체 층(204)사이에 남는다. 그 결과, 반도체 층(215')과 반도체 층(204)사이의 공간의 상당 부분은 계면 층(280)에 의해 샌드위칭된 유전체 층(281)을 포함하는 유전체 피처(285)에 의해 채워진 채로 남는다. 또한, 유전체 피처(285)는 층(215') 및 반도체 핀(204)과 (중앙)정렬된다. 따라서, 유전체 피처(285)는 자기 정렬된 유전체 캡핑 층이다. 일부 실시 형태에서, 계면 층(280)의 다른 부분은 등방성 에칭 프로세스에 의해 부분적으로 또는 완전히 소모될 수도 있다.
도 1b를 참조하면, 작업(124)에서, 방법(100)은 계면 층(280)을 수리한다. 예를 들어, 작업(124)은 계면 층(280)을 리폼(re-form)하거나 계면 층(280)에 두께를 추가하기 위해 세정 프로세스, 열 프로세스, 성막 프로세스, 또는 다른 적절한 프로세스를 수행할 수도 있다. 방법(100)의 일부 실시 형태에서, 작업(124)은 선택적이며 건너뛰거나 생략될 수도 있다.
도 1b를 참조하면, 작업(126)에서, 방법(100)은 실시형태에 따라 도 12c에 도시된 바과 같이 채널 층들(215, 215')을 맞물리게 하는 고-k 금속 게이트(240')를 형성한다. 예를 들어, 작업(126)은 계면 층(280) 및 고-k 유전체 층(281) 위에 고-k 유전체 층(349)을 형성하고, 고-k 유전체 층(349) 위에 하나 이상의 일 함수 금속 층(340)을 형성하고, 일 함수 금속 층(340) 위에 게이트 전극(350)을 형성한다. 일부 실시 형태에서, 계면 층(280)은 고-k 금속 게이트(240')의 일부로 고려된다. 고-k 유전체 층(349)은 고-k 유전체 층(281)에 있는 재료와 동일하거나 상이한 재료를 포함할 수도 있다. 고-k 유전체 층(349)은 HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3(BTO), (Ba,Sr)TiO3(BST), Si3N4, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적합한 고-k 유전체 재료, 또는 이들의 조합을 포함할 수도 있다. 고-k 유전체 층(349)은 화학적 산화, 열 산화, 원자 층 증착(ALD), 화학 기상 증착(CVD) 및/또는 다른 적절한 방법에 의해 형성될 수도 있다. 일 함수 금속 층(340)은 GAA 트랜지스터의 유형에 따라 n형 또는 p형 일 함수 층일 수도 있다. n형 일함수 층은 티타늄, 알루미늄, 탄탈륨 탄화물, 탄탈륨 탄화물 질화물, 탄탈륨 실리콘 질화물 또는 이들의 조합과 같이 충분히 낮은 유효 일함수를 갖는 금속을 포함할 수도 있다. p형 일함수 층은 티타늄 질화물, 탄탈륨 질화물, 루테늄, 몰리브덴, 텅스텐, 백금 또는 이들의 조합과 같이 충분히 큰 유효 일함수를 갖는 금속을 포함할 수도 있다. 게이트 전극 층(350)은 알루미늄, 텅스텐, 코발트, 구리 및/또는 다른 적절한 재료를 포함할 수도 있다. 게이트 전극 층(350)은 CVD, PVD, 도금 및/또는 다른 적절한 프로세스에 의해 형성될 수도 있다. 논의되는 바와 같이 반도체 층(204)(또는 그 일부)이 후면 비아로 대체된 후, 유전체 층(280, 281, 349)은 금속 게이트(240')로부터 후면 비아를 공동으로 격리시킨다.
도 1c(도 1b에 대한 대안의 실시형태)를 참조하면, 방법(100)은 계면 층(280) 위에 고-k 유전체 층(287)을 형성하기 위해 작업(118)으로부터 작업(121)으로 진행한다. 디바이스(200)의 결과적인 구조물이 도 13a에 도시되어 있다. 본 실시 형태에서, 고-k 유전체층(287)은 계면 층(280)을 둘러싸고 계면 층(280)은 차례로 반도체 층(215, 215')을 둘러싼다. 고-k 유전체 층(287)은 또한 반도체 층(204) 및 격리 피처(230) 위에 있는 계면 층(280) 위에 배치된다. 유전체 층(287)은 고-k 유전체 재료, 이를테면 HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3(BTO), (Ba,Sr)TiO3(BST), Si3N4, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적합한 고-k 유전체 재료, 또는 이들의 조합을 포함할 수도 있다. 유전체 층(287)은 화학적 산화, 열 산화, ALD, CVD, 및/또는 다른 적절한 방법에 의해 형성될 수도 있다. 유전체 층(287)은 두께(t7)로 형성된다. 본 실시 형태에서, 두께(t7)은 유전체 층(287)이 층(215')과 층(204) 사이의 공간을 채우지 않고 층(215)과 층(215') 사이의 공간을 채우지 않도록 (S2 - 2*t5)의 절반보다 작게 제어된다. 일부 실시 형태에서, t7는 약 0.8 nm 내지 약 1.2 nm의 범위일 수도 있다.
도 1c를 참조하면, 작업(123)에서, 방법(100)은 고-k 유전체 층(287) 위에 저-k 유전체 층(283)을 형성한다. 디바이스(200)의 결과적인 구조물이 도 13b에 도시되어 있다. 본 실시 형태에서, 저-k 유전체 층(283)은 고-k 유전체 층(287)을 둘러싼다. 저-k 유전체 층(283)은 또한 반도체 층(204) 및 격리 피처(230) 위에 있는 고-k 유전체 층(287) 위에 배치된다. 저-k 유전체 층(283)은 Si, O, N, 및 C을 포함하는 유전체 재료(예를 들어, SiOCN, SiOC, SiCN, SiO2, Si3N4, 또는 이의 조합)과 같은 저-k 유전체 재료, 다른 적절한 저-k 유전체 재료, 또는 이들의 조합을 포함할 수도 있다. 예시적인 저-k 유전체 재료는 FSG, 탄소 도핑된 실리콘 산화물, Black Diamond®(캘리포니아, 산타 클라라의 응용 재료), Xerogel, Aerogel, 비정질 불소화 탄소, 파릴렌, BCB, SiLK(미시건, 미들랜드의 Dow Chemical), 폴리이미드 또는 이들의 조합을 포함한다. 저-k 유전체 층(283)은 화학적 산화, 열 산화, ALD, CVD, 및/또는 다른 적절한 방법에 의해 형성될 수도 있다. 유전체 층(283)은 두께(t8)로 형성된다. 본 실시 형태에서, 두께(t8)은 t8이 (S1 - 2*t5 - 2*t7)의 절반보다 작지만 (S2 - 2*t5 - 2*t7)의 절반 이상이 되도록 제어된다. 두께(t8)가 이러한 범위로 제어될 때, 층(215')의 하단 표면 및 층(204)의 상단 표면에 배치된 유전체 층(283)은 하나의 유전체 층으로 병합되고 층(215')과 층(204)사이의 공간을 채우는 반면, 반도체 층(215)위에 배치된 유전체 층(283)은 서로 병합되지 않고 반도체 층(215, 215')위에 배치된 유전체 층(283)은 서로 병합되지 않는다.
도 1c를 참조하면, 작업(125)에서, 방법(100)은 층(215')과 층(204)사이의 유전체 층(283)의 병합된 부분만이 디바이스(200)에 남는 반면, 유전체 층(283)의 나머지 부분은 제거되도록 유전체 층(283)을 에칭한다. 도 13c를 참조하면, 유전체 층(283)은 반도체 층(215)을 둘러싸고, 반도체 층(215')위에 있고, 격리 피처(230)위에 있는 영역으로부터 제거된다. 실시 형태에서, 작업(125)은 유전체 층(283)에 등방성 에칭 프로세스를 적용한다. 또한, 등방성 에칭 프로세스는 고-k 유전체 층(287) 및 내부 스페이서(255) 및 게이트 스페이서(247)를 포함하는 게이트 트렌치(275)(도 10b 및 도 10c)에 노출된 다른 피처에 대한 무(또는 최소의) 에칭으로 유전체 층(283)에 있는 재료(들)에 대해 선택적으로 조정된다. 등방성 에칭 프로세스는 건식 에칭법 또는 습식 에칭법을 사용할 수도 있다. 예를 들어, 등방성 에칭 프로세스는 SPM(H2SO4 와 H2O2의 혼합물), DHF(HF 와 H2O의 혼합물), BCl3, HBr, 염소, 또는 다른 적합한 에천트(들) 등의 에천트를 사용할 수도 있다. 에천트는 인접한 반도체 층들(215/215')사이의 공간에 적용되고 반도체 층(215)을 둘러싸고 반도체 층(215')위에 있는 영역으로부터 유전체 층(283)을 완전히 제거한다. 에천트는 또한 반도체 층(215')과 반도체 층(204)사이의 유전체 층(283)을 횡으로 리세싱하지만, 유전체 층(283)의 상당 부분은 반도체 층(215')과 반도체 층(204)사이에 남는다. 그 결과, 반도체 층(215')과 반도체 층(204)사이의 공간의 상당 부분은 고-k 유전체 층(287)과 계면 층(280)에 의해 샌드위칭된 유전체 층(283)을 포함하는 유전체 피처(289)에 의해 채워진 채로 남는다. 또한, 유전체 피처(289)는 층(215') 및 반도체 핀(204)과 (중앙)정렬된다. 따라서, 유전체 피처(289)는 자기 정렬된 유전체 캡핑 층이다. 본 실시 형태에서, 고-k 유전체 층(287)은 등방성 에칭 프로세스로부터 계면 층(280)을 보호한다.
도 1c를 참조하면, 작업(127)에서, 방법(100)은 실시형태에 따라 도 13d에 도시된 바과 같이 채널 층들(215, 215')을 맞물리게 하는 고-k 금속 게이트(240')를 형성한다. 예를 들어, 작업(127)은 고-k 유전체 층(287) 및 저-k 유전체 층(283) 위에 고-k 유전체 층(349)을 형성하고, 고-k 유전체 층(349) 위에 하나 이상의 일 함수 금속 층(340)을 형성하고, 일 함수 금속 층(340) 위에 게이트 전극(350)을 형성한다. 일부 실시 형태에서, 계면 층(280)은 고-k 금속 게이트(240')의 일부로 고려된다. 고-k 유전체 층(349)은 고-k 유전체 층(287)에 있는 재료와 동일하거나 상이한 재료를 포함할 수도 있다. 고-k 유전체 층(349)은 HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3(BTO), (Ba,Sr)TiO3(BST), Si3N4, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적합한 고-k 유전체 재료, 또는 이들의 조합을 포함할 수도 있다. 고-k 유전체 층(349)은 화학적 산화, 열 산화, 원자 층 증착(ALD), 화학 기상 증착(CVD) 및/또는 다른 적절한 방법에 의해 형성될 수도 있다. 일 함수 금속 층(340)은 GAA 트랜지스터의 유형에 따라 n형 또는 p형 일 함수 층일 수도 있다. 예를 들어, n형 일함수 층은 티타늄, 알루미늄, 탄탈륨 탄화물, 탄탈륨 탄화물 질화물, 탄탈륨 실리콘 질화물 또는 이들의 조합과 같이 충분히 낮은 유효 일함수를 갖는 금속을 포함할 수도 있다. 예를 들어, p형 일함수 층은 티타늄 질화물, 탄탈륨 질화물, 루테늄, 몰리브덴, 텅스텐, 백금 또는 이들의 조합과 같이 충분히 큰 유효 일함수를 갖는 금속을 포함할 수도 있다. 게이트 전극 층(350)은 알루미늄, 텅스텐, 코발트, 구리 및/또는 다른 적절한 재료를 포함할 수도 있다. 게이트 전극 층(350)은 CVD, PVD, 도금 및/또는 다른 적절한 프로세스에 의해 형성될 수도 있다. 도 13d에 도시된 바와 같이, 저-k 유전체 층(283)은 고-k 유전체 층(287, 349)에 의해 둘러싸인다(또는 밀폐된다). 논의되는 바와 같이 반도체 층(204)(또는 그 일부)가 후면 비아로 대체된 후, 저-k 유전체 층(283)은 후면 비아와 금속 게이트(240') 사이의 커플링 커패시턴스를 감소시키는 기능을 하는 한편, 유전체 층(280, 283, 287, 349)은 금속 게이트(240')로부터 후면 비아를 공동으로 격리한다.
작업(126)(도 1b) 또는 작업(127)(도 1c) 중 어느 일방으로부터, 방법(100)은 작업(128)(도 1d)로 진행하여 MEOL(mid-end-of-line) 프로세스와 BEOL(back-end-of-line) 프로세스를 디바이스(200)의 전면에서 수행한다. 결과적인 구조물은 실시 형태에 따라 도 14에 도시된다. 예를 들어, 작업(128)은 S/D 피처(260) 중 일부 피처의 표면을 노출하는 S/D 콘택 홀을 에칭하고, S/D 콘택 홀에 노출된 S/D 피처(260)의 표면상에 S/D 실리사이드 피처(미도시)를 형성하고, 접촉 홀, S/D 실리사이드 피처 위에 S/D 콘택(미도시)을 형성하고, 금속 게이트(240')에 연결되는 게이트 비아(359)를 형성하고, S/D 콘택에 연결되는 S/D 콘택 비아(미도시)를 형성하고, 유전체 층에 임베딩된 배선 및 비아를 갖는 하나 이상의 인터커넥트 층을 형성할 수도 있다. 하나 이상의 인터커넥트 층은 다양한 트랜지스터의 게이트, 소스 및 드레인 전극 그리고 디바이스(200)에 있는 다른 회로를 연결시켜 부분적으로 또는 전체적으로 집적 회로를 형성한다. 작업(128)은 또한 인터커넥트 층(360) 위에 패시베이션 층(들)을 형성할 수도 있다. 도 14에 도시된 예에서, 층(277)은 디바이스(200)의 전면에 형성된 S/D 콘택, S/D 비아, 게이트 비아, 상호연결 층 및 패시베이션 층을 포함하는 다양한 유전체 및 금속 층을 나타내기 위해 사용된다.
작업(130)에서, 방법(100)(도 1d)은 도 15에 도시된 바와 같이 디바이스(200)의 전면을 캐리어(370)에 부착한다. 작업(130)은 직접 본딩, 하이브리드 본딩, 접착제 사용 또는 다른 본딩 방법과 같은 임의의 적합한 부착 프로세스를 사용할 수도 있다. 작업(130)은 정렬, 어닐링 및/또는 다른 프로세스를 더 포함할 수도 있다. 캐리어(370)는 일부 실시 형태에서 실리콘 웨이퍼일 수도 있다.
작업(132)에서, 방법(100)(도 1d)은 도 16에 도시된 바와 같이 디바이스(200)를 거꾸로 뒤집는다. 이는 추가 프로세싱을 위해 디바이스(200)를 디바이스(200)의 후면으로부터 액세스될 수 있게 만든다. 본 개시의 도면들에서, "z" 방향은 디바이스(200)의 후면으로부터 디바이스(200)의 전면을 가리키는 반면, "-z" 방향은 디바이스(200)의 전면으로부터 디바이스(200)의 후면을 가리킨다. 그 다음, 작업(132)은 반도체 층(204) 및 격리 피처(230)가 디바이스(200)의 후면으로부터 노출될 때까지 디바이스(200)를 그의 후면으로부터 시닝한다. 결과적인 구조물은 실시 형태에 따라 도 17에 도시된다. 시닝 프로세스(thinning process)는 기계적 그라인딩 프로세스 및/또는 화학적 시닝 프로세스를 포함할 수도 있다. 상당한 양의 기판 재료가 먼저 기계적 그라인딩 프로세스 동안 기판(201)으로부터 제거될 수도 있다. 그 후, 화학적 시닝 프로세스는 기판(201)의 후면에 에칭 화학 물질을 적용하여 기판(201)을 더 시닝할 수도 있다.
작업(134)에서, 방법(100)(도 1d)은 반도체 핀(204)을 유전체 핀으로 대체한다. 결과적인 구조물은 실시 형태에 따라 도 18에 도시된다. 각각의 유전체 핀(279)은 유전체 라이너(274) 및 유전체 라이너(274) 위에 유전체 필러(276)를 포함한다. 실시 형태에서, 작업(134)은 반도체 핀(204)을 선택적으로 제거하여 트렌치를 형성한 다음 유전체 라이너(274) 및 유전체 필러(276)를 성막하여 트렌치를 채우는 것을 포함한다. 실시 형태에서, 작업(134)은 반도체 핀(204)의 재료(이를테면, 실시 형태에서 Si)에 대해 선택적으로 그리고 S/D 피처(260), 유전체 피처(285)(또는 일부 실시형태에서 유전체 피처(289)), 격리 피처(230), 내부 스페이서(255) 및 핀 측벽 스페이서(247')가 존재하는 경우 무(또는 최소의) 에칭으로 조정되는 에칭 프로세스를 적용한다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭, 또는 다른 에칭 방법일 수 있다. 반도체 핀(204)을 제거하면 트렌치가 생성된다. 그 후, 작업(134)은 유전체 라이너(274) 및 유전체 필러(276)를 성막하여 트렌치를 채운다. 실시 형태에서, 유전체 라이너(274)는 실리콘 질화물을 포함하고 유전체 층(들)(276)은 실리콘 산화물을 포함한다. 일부 실시 형태에서, 유전체 라이너(274)는 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Y2O3, AlON, TaCN, ZrSi, 또는 다른 적합한 재료(들)과 같은 다른 유전체 재료를 포함한다. 유전체 라이너(274)는 트렌치의 다양한 표면을 따라 실질적으로 균일한 두께를 가질 수도 있고, CVD, PVD, ALD, 또는 다른 적절한 방법에 의해 형성될 수도 있다. 일부 실시 형태에서, 유전체 층(들)(276)은 테트라에틸오르토실리케이트(TEOS) 산화물, 비도핑 실리케이트 유리, 또는 도핑된 실리콘 산화물 이를테면 보로포스포실리케이트 유리(BPSG), 불화물 도핑된 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 붕소 도핑된 실리콘 유리(BSG), 및/또는 다른 적절한 유전체 재료를 포함할 수도 있다. 유전체 층(들)(276)은 PECVD(플라즈마 강화 CVD), FCVD(유동성 CVD) 또는 다른 적절한 방법에 의해 형성될 수도 있다.
일부 실시 형태에서, 작업(134)은 반도체 핀(204)의 일부만을 유전체 핀(279)으로 대체한다. 예를 들어, 작업(134)는 디바이스(200)의 후면 위에 패턴화된 에칭 마스크를 형성할 수도 있다. 패턴화된 에칭 마스크는 후면 비아에 연결될 S/D 피처(260) 아래 영역을 덮고 다른 영역을 노출시킨다. 다음으로, 작업(134)은 에칭 마스크를 통해 반도체 핀(204)을 에칭하여 트렌치를 형성하고 유전체 층(274, 276)을 트렌치에 성막한다. 그 후, 작업(134)는 에칭 마스크를 제거한다. 이러한 실시 형태에서, 반도체 핀(204)은 유전체 핀(279)으로 부분적으로 대체된다. 일부 실시 형태에서, 작업(134)은 선택적이며 방법(100)의 일부 실시 형태에서 건너뛰거나 생략될 수도 있다 .
작업(132)(작업(134)가 건너뛰어지는 경우) 또는 작업(134) 중 어느 일방으로부터, 방법(100)은 작업(136)(도 1d)으로 진행하여 비아 홀(278)을 에칭한다. 결과적인 구조물은 실시 형태에 따라 도 19a 내지 도 19d에 도시된다. 도 19a는 디바이스(200)의 평면도를 예시하고, 도 19b, 도 19c 및 도 19d는 각각 도 19a의 B―B 라인, C―C 라인 및 D―D 라인을 따라 부분적으로 디바이스(200)의 단면도를 예시한다. 도 19b에 도시된 바와 같이, 비아 홀(278)은 대안적인 실시 형태에서 반도체 층(204)(작업(134)가 건너뛰어지는 경우) 또는 유전체 핀(276)(작업(134)가 수행되는 경우) 중 어느 일방을 관통한다. 또한, 비아 홀(278)은(도 1b에서의 작업이 방법(100)에 포함되는 실시 형태에서) 유전체 피처(285) 또는 (도 1c에서의 작업이 방법(100)에 포함되는 실시 형태에서) 유전체 피처(289)의 일부를 노출시킨다.
도시된 실시형태에서, 작업(136)은 디바이스(200)의 후면 위에 패턴화된 에칭 마스크(360)를 형성한다. 에칭 마스크(360)는 후면 비아에 연결될 S/D 피처(260) 아래 영역을 노출시키고 다른 영역을 덮는다. 다양한 실시 형태에서, 에칭 마스크(360)는 소스 피처의 후면만, 드레인 피처만, 또는 소스 및 드레인 피처 모두를 노출시킬 수도 있다. 에칭 마스크(360)는 에칭 선택비를 달성하기 위해 반도체 핀(204)(또는 대안적인 실시 형태에서 유전체 핀(276))의 재료와 상이한 재료를 포함한다. 실시 형태에서, 에칭 마스크(360)는 패턴화된 레지스트를 포함한다. 대안적으로, 에칭 마스크(360)는 패턴화된 하드 마스크 위에 패턴화된 레지스트를 포함한다. 본 개시는 반도체 핀(204) 또는 유전체 핀(276)의 에칭 동안 에칭 선택비가 달성되는 한, 에칭 마스크(360)를 위해 다른 재료를 고려한다. 패턴화된 레지스트는 레지스트 층 형성, 노출 전 베이킹 프로세스 수행, 노출 프로세스 수행, 노출 후 베이킹 프로세스 수행, 현상 프로세스 수행을 포함하는 리소그래피 프로세스에 의해 형성될 수도 있다. 다음으로, 작업(136)은 비아 홀(278)을 형성하기 위해 에칭 마스크(360)를 통해 반도체 핀(204)(또는 대안적인 실시 형태에서 유전체 핀(276))을 에칭한다. 에칭 프로세스는 S/D 피처(260)를 부분적으로 에칭할 수도 있다. 에칭 프로세스는 디바이스(200)의 후면으로부터 S/D 피처(260)를 노출시키는 트렌치(278)를 생성한다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭, 또는 다른 에칭 방법일 수 있다. 유전체 피처(285)(또는 대안적인 실시 형태에서 유전체 피처(289))는 에칭 프로세스로부터 금속 게이트(240')를 보호한다. 특히, 유전체 피처(285) 및 유전체 피처(289) 양자 모두는 에칭 프로세스에 매우 잘 견디는 고-k 유전체 재료(들)을 포함한다. 따라서, 유전체 피처(285) 및 유전체 피처(289)는 금속 게이트(240')에 우수한 보호를 제공한다. 일부 실시 형태에서, 작업(134)이 반도체 핀(204)의 일부를 대체할 때, 작업(136)은 비아 홀(278)의 에칭동안 반도체 핀(204)의 나머지를 제거한다.
작업(138)에서, 방법(100)(도 1c)은 후면 실리사이드 피처(280) 및 후면 S/D 콘택(282)을 형성한다. 결과적인 구조물은 실시 형태에 따라 도 20a 내지 도 20d에 도시된다. 도 20a 는 디바이스(200)의 사시도를 예시하고, 도 20b, 도 20c 및 도 20d는 각각 도 20a의 B―B 라인, C―C 라인 및 D―D 라인을 따라 부분적으로 디바이스(200)의 단면도를 예시한다. 도 20b 및 도 20d에서, 유전체 피처(285)(또는 대안적인 실시 예에서 유전체 피처(289))는 금속 게이트(240')를 실리사이드 피처(280) 및 S/D 콘택(282)으로부터 격리시킨다. 또한, 유전체 피처(289)(도 13d)에서의 저-k 유전체 층(283)은 금속 게이트(240')와 S/D 콘택(282) 사이의 커플링 커패시턴스를 감소시키는 것을 돕는다.
실시 형태에서, 작업(138)은, 하나 이상의 금속을 비아 홀(278)내에 성막하는 것, 디바이스(200)에 어닐링 프로세스를 수행하여 하나 이상의 금속과 S/D 피처(260) 사이에 반응을 일으켜 실리사이드 피처(280)를 생성하는 것, 및 하나 이상의 금속의 미반응 부분을 제거하여, 비아 홀(278)에 실리사이드 피처(280)를 남기는 것을 포함한다. 하나 이상의 금속은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 백금(Pt), 이테르븀(Yb), 이리듐(Ir), 에르븀(Er), 코발트(Co), 또는 이들의 조합(예를 들어, 둘 이상의 금속의 합금)을 포함할 수도 있으며 CVD, PVD, ALD 또는 다른 적절한 방법을 사용하여 성막될 수도 있다. 실리사이드 피처(280)는 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 니켈-백금 실리사이드(NiPtSi), 니켈-백금-게르마늄 실리사이드(NiPtGeSi), 니켈-게르마늄 실리사이드(NiGeSi), 이테르븀 실리사이드(YbSi), 백금 실리사이드(PtSi), 이리듐 실리사이드(IrSi), 에르븀 실리사이드(ErSi), 코발트 실리사이드(CoSi) 또는 다른 적합한 화합물을 포함할 수도 있다. 실시 형태에서, 콘택(282)은 도전성 배리어 층 및 그 도전성 배리어 층 위의 금속 충전 층을 포함할 수도 있다. 도전성 배리어 층은 금속 충전 층의 금속 재료가 층(230, 276)과 같은 콘택(282)에 인접한 유전체 층으로 확산되는 것을 방지하는 기능을 한다. 도전성 배리어 층은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 코발트(Co), 루테늄(Ru), 또는 도전성 질화물, 이를테면 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 또는 이들의 조합을 포함할 수도 있고 CVD, PVD, ALD 및/또는 다른 적절한 프로세스에 의해 형성될 수도 있다. 금속 충전 층은 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 또는 다른 금속을 포함할 수도 있으며, CVD, PVD, ALD, 도금 또는 기타 적절한 프로세스에 의해 형성될 수도 있다. 일부 실시 형태에서, 도전성 배리어 층은 소스 콘택(282)에서 생략된다. 작업(138)은 소스 콘택(282)의 과잉 재료를 제거하기 위해 CMP 프로세스를 수행할 수도 있다. 일부 실시 형태에서, 작업(134)이 건너뛰어질 때, 작업(138)은 비아(282)가 성막된 후에 나머지 반도체 핀(204)을 유전체 핀(279)으로 대체할 수도 있다.
작업(140)에서, 방법(100)(도 1d)은 후면 파워 레일(284) 및 후면 인터커넥트(286)를 형성한다. 결과적인 구조물이 실시 형태에 따라 도 21a 및 도 21b 에 도시된다. 도 21a 는 디바이스(200)의 사시도를 예시하고, 도 21b 는 도 21a 의 B―B 라인을 따라 부분적으로 디바이스(200)의 단면도를 예시한다. 도 21b에 도시된 바와 같이, 후면 콘택(282)은 후면 파워 레일(284)에 전기적으로 연결된다. 실시 형태에서, 후면 파워 레일(284)은 다마신 프로세스, 이중-다마신 프로세스, 금속 패턴화 프로세스, 또는 다른 적절한 프로세스를 사용하여 형성될 수도 있다. 후면 파워 레일(284)은 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 또는 다른 금속을 포함할 수도 있으며, CVD, PVD, ALD, 도금 또는 기타 적절한 프로세스에 의해 성막될 수도 있다. 후면 파워 레일(284)은 하나 이상의 유전체 층(290)에 임베딩된다. 후면 인터커넥트(286)는 하나 이상의 유전체 층(290)에 임베딩된 배선 및 비아를 포함한다. 후면 파워 레일(284)은 후면 인터커넥트(286)의 일부로 고려된다. 후면 파워 레일(284)을 갖는 것은 소스/드레인 콘택 및 비아에 직접 연결하기 위해 디바이스(200)에서 이용 가능한 금속 트랙의 수를 유리하게 증가시킨다. 이는 또한 후면 파워 레일(284)이 없는 다른 구조보다 더 큰 디바이스 집적을 위해 게이트 밀도를 증가시킨다. 후면 파워 레일(284)은 디바이스(200)의 전면상의 제1 레벨 금속(M0) 트랙보다 더 넓은 치수를 가질 수도 있으며, 이는 유리하게 후면 파워 레일 저항을 감소시킨다.
작업(142)에서, 방법(100)(도 1d)은 디바이스(200)에 추가 제작 프로세스를 수행한다. 예를 들어, 이는 디바이스(200)의 후면상에 패시베이션 층을 형성하고, 캐리어(370)를 제거하고, 다른 BEOL 프로세스를 수행할 수도 있다.
제한하려는 의도는 아니지만, 본 개시의 실시 형태는 다음의 이점 중 하나 이상을 제공한다. 예를 들어, 본 개시의 실시 형태는 고-k 유전체 재료 또는 하나 이상의 고-k 유전체 재료로 둘러싸인 저-k 유전체 재료를 포함하는 유전체 피처를 형성한다. 고-k 유전체 재료(들)는 후면 비아 홀 에칭 프로세스 동안 금속 게이트에 양호한 보호를 제공한다. 또한, 유전체 피처는 금속 게이트와 후면 비아 사이에 양호한 격리를 제공한다. 유전체 피처가 하나 이상의 고-k 유전체 재료로 둘러싸인 저-k 유전체 재료를 포함하는 경우, 이는 금속 게이트와 후면 비아 사이의 커플링 커패시턴스도 감소시킨다. 다른 예로, 본 개시의 실시 형태는 상이한 두께를 갖는 채널 층들의 스택을 제공한다. 특히, 최하단 채널 층은 다른 채널 층보다 더 얇음으로써, 서브 채널 효과로 인한 누설을 감소시킨다. 본 개시의 실시 형태는 기존 반도체 제조 프로세스에 쉽게 통합될 수 있다.
하나의 예시적 양태에서, 본 개시는 제1 인터커넥트 구조물; 제1 인터커넥트 구조물 위에 적층된 다수의 채널 층들; 채널 층들의 최하단 층을 제외한 각각의 채널 층들 주위를 감싸는 게이트 스택; 채널 층들에 인접한 소스/드레인 피처; 제1 인터커넥트 구조물을 소스/드레인 피처의 하단에 연결하는 제1 도전성 비아; 및 채널 층들 중 최하단 층과 제1 도전성 비아 사이의 유전체 피처를 포함하는 반도체 디바이스에 관한 것이다.
반도체 디바이스의 일부 실시 형태에서, 유전체 피처는 하나 이상의 고-k 유전체 재료를 포함한다. 추가 실시 형태에서, 유전체 피처는 하나 이상의 고-k 유전체 재료에 의해 둘러싸인 저-k 유전체 재료를 포함한다. 다른 추가 실시 형태에서, 유전체 피처는 하나 이상의 고-k 유전체 재료와 제1 도전성 비아 사이에 반도체 산화물 층을 포함한다.
실시 형태에서, 반도체 디바이스는 채널 층들 및 소스/드레인 피처 바로 아래에 반도체 핀 구조물을 더 포함하고, 제1 도전성 비아가 반도체 핀 구조물에 임베딩된다. 다른 실시 형태에서, 반도체 디바이스는 채널 층들 및 소스/드레인 피처 바로 아래에 유전체 핀 구조물을 더 포함하고, 제1 도전성 비아가 유전체 핀 구조물에 임베딩된다. 또 다른 실시 형태에서, 반도체 디바이스는 채널 층들 위에 제2 인터커넥트 구조물을 더 포함하고, 제2 인터커넥트 구조물은 게이트 스택의 상단에 연결되는 제2 도전성 비아를 포함한다.
반도체 디바이스의 일부 실시 형태에서, 채널 층들 중 인접한 층들 사이의 제1 수직 간격은 유전체 피처의 두께보다 더 크다. 일부 실시 형태에서, 채널 층들 중 최하단 층은 채널 층들 중 다른 층보다 더 얇다.
다른 예시적 양태에서, 본 개시는, 기판, 기판 위의 제1 층, 제1 층의 측벽에 인접한 격리 피처, 및 제1 층 위의 채널 층들을 갖는 구조물을 제공하는 단계를 포함하고, 채널 층들이 제1 공간에 의해 서로 수직으로 이격되며, 채널 층들 중 최하단 층은 제1 공간보다 더 얇은 제2 공간만큼 제1 층으로부터 수직으로 이격되는, 방법에 관한 것이다. 방법은 제1 층 위에 그리고 각각의 채널 층들 주위를 감싸는 계면 층을 형성하는 단계 및 제1 층 위에 그리고 각각의 채널 층들 주위를 감싸는, 계면 층 위에 제1 고-k 유전체 층을 형성하는 단계를 더 포함하고, 계면 층 및 제1 고-k 유전체 층은 공동으로 제2 공간을 완전히 채우고 제1 공간을 부분적으로만 채운다. 방법은 제1 공간으로부터 제1 고-k 유전체 층을 제거하고 제1 고-k 유전체층의 일부를 제2 공간에 유지하기 위해 제1 고-k 유전체 층을 에칭하는 단계를 더 포함한다. 제1 고-k 유전체 층의 에칭 후, 방법은 채널 층들 및 제1 층 위에 제2 고-k 유전체 층을 형성하는 단계 및 제2 고-k 유전체 층 위에 게이트 전극을 형성하는 단계를 더 포함한다.
방법의 일부 실시 형태에서, 채널 층들 중 최하단 층은 채널 층들 중 다른 층보다 더 얇다. 일부 실시 형태에서, 제2 고-k 유전체 층을 형성하기 전에, 방법은 계면 층을 수리하는 단계를 더 포함한다. 방법의 일부 실시 형태에서, 제2 공간은 제1 공간보다 약 3nm 내지 6nm 더 얇다.
일부 실시 형태에서, 방법은 게이트 전극 위에 인터커넥트 구조물을 형성하는 단계; 기판을 시닝하여 제 1 층 및 격리 피처를 노출시키는 단계; 채널 층들 중 최하단 층 아래에 비아 홀을 에칭하는 단계; 및 비아 홀에 비아 구조물을 형성하는 단계를 더 포함하고, 제1 고-k 유전체 층의 일부는 채널 층들 중 최하단 층과 비아 구조물 사이에 남는다. 추가 실시 형태에서, 방법은 비아 홀의 에칭 전에 제 1 층의 적어도 일부를 유전체 피처로 대체하는 단계를 포함한다.
또 다른 예시적 양태에서, 본 개시는, 기판, 기판 위의 제1 층, 제1 층의 측벽에 인접한 격리 피처, 및 제1 층 위의 채널 층들을 갖는 구조물을 제공하는 단계를 포함하고, 채널 층들이 제1 공간에 의해 서로 수직으로 이격되며, 채널 층들 중 최하단 층은 제1 공간보다 더 얇은 제2 공간만큼 제1 층으로부터 수직으로 이격되는, 방법에 관한 것이다. 방법은 제1 층 위에 그리고 각각의 채널 층들 주위를 감싸는 계면 층을 형성하는 단계 및 제1 층 위에 그리고 각각의 채널 층들 주위를 감싸는, 계면 층 위에 제1 고-k 유전체 층을 형성하는 단계를 더 포함하고, 계면 층 및 제1 고-k 유전체 층은 제1 공간을 부분적으로만 채우고 제2 공간을 부분적으로만 채운다. 방법은 제1 고-k 유전체 층 위에 제1 저-k 유전체 층을 형성하는 단계를 더 포함하고, 계면 층, 제1 고-k 유전체 층 및 제1 저-k 유전체 층은 공동으로 제2 공간을 완전히 채우고 제1 공간을 부분적으로만 채운다. 방법은 제1 공간으로부터 제1 저-k 유전체 층을 제거하고 제2 공간에 제1 저-k 유전체 층의 일부를 유지하기 위해 제1 저-k 유전체 층을 에칭하는 단계; 제1 저-k 유전체 층의 에칭 후에 상기 제1 고-k 유전체 층 및 제1 저-k 유전체 층 위에 제2 고-k 유전층을 형성하는 단계; 및 제2 고-k 유전체 층 위에 게이트 전극을 형성하는 단계를 더 포함한다.
방법의 일부 실시 형태에서, 채널 층들 중 최하단 층은 채널 층들 중 다른 층보다 더 얇다. 일부 실시 형태에서, 방법은 게이트 전극 위에 인터커넥트 구조물을 형성하는 단계; 기판을 시닝하여 제1 층 및 격리 피처를 노출시키는 단계; 채널 층들 중 최하단 층 아래에 비아 홀을 에칭하는 단계; 및 비아 홀에 비아 구조물을 형성하는 단계를 더 포함하고, 제1 저-k 유전체 층 및 제1 고-k 유전체 층의 일부는 채널 층들 중 최하단 층과 비아 구조물 사이에 남는다. 추가 실시 형태에서, 방법은 비아 홀의 에칭 전에 제1 층의 일부를 유전체 피처로 대체하는 단계를 포함하고, 비아 홀은 제1 층의 나머지 부분을 통해 에칭된다. 다른 추가 실시 형태에서, 구조물은 제1 층 위에 있고 채널 층들에 의해 연결된 소스/드레인 피처를 더 포함하고, 비아 구조물은 소스/드레인 피처 중 하나에 전기적으로 연결된다.
앞서 말한 것은 당업계에서 통상의 지식을 가진 자가 본 개시의 양태들을 더 잘 이해할 수 있도록 여러 실시형태들의 피처들을 약술한다. 당업계에서 통상의 지식을 가진 자는 동일한 목적을 수행하거나 및/또는 본 명세서에 도입된 실시형태들의 동일한 이점들을 달성하기 위해 다른 프로세스 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 손쉽게 이용할 수도 있다는 것을 이해해야 한다. 당업계에서 통상의 지식을 가진 자는 또한, 그러한 동등한 구성들이 본 개시의 사상 및 범위를 이탈하지 않는다는 것과, 본 개시의 사상 및 범위를 이탈함이 없이 본 명세서에서 다양한 변화, 치환 및 변경을 행할 수도 있다는 것을 깨달아야 한다.
실시예들
실시예 1. 반도체 디바이스에 있어서,
제1 인터커넥트 구조물;
상기 제1 인터커넥트 구조물 위에 적층된 다수의 채널 층들;
상기 채널 층들 중 최하단 채널 층을 제외한 상기 채널 층들 각각의 주위를 감싸는 게이트 스택;
상기 채널 층들에 인접한 소스/드레인 피처;
상기 제1 인터커넥트 구조물을 상기 소스/드레인 피처의 하단에 연결하는 제1 도전성 비아; 및
상기 채널 층들 중 상기 최하단 채널 층과 상기 제1 도전성 비아 사이에 있는 유전체 피처
를 포함하는, 반도체 디바이스.
실시예 2. 실시예 1에 있어서,
상기 유전체 피처는 하나 이상의 고-k 유전체 재료를 포함한 것인, 반도체 디바이스.
실시예 3. 실시예 2에 있어서,
상기 유전체 피처는 상기 하나 이상의 고-k 유전체 재료에 의해 둘러싸인 저-k 유전체 재료를 더 포함한 것인, 반도체 디바이스.
실시예 4. 실시예 2에 있어서,
상기 유전체 피처는 상기 하나 이상의 고-k 유전체 재료와 상기 제1 도전성 비아 사이에 있는 반도체 산화물 층을 더 포함한 것인, 반도체 디바이스.
실시예 5. 실시예 1에 있어서,
상기 채널 층들 및 상기 소스/드레인 피처 바로 아래에 있는 반도체 핀 구조물
을 더 포함하고, 상기 제1 도전성 비아는 상기 반도체 핀 구조물 내에 임베딩된 것인, 반도체 디바이스.
실시예 6. 실시예 1에 있어서,
상기 채널 층들 및 상기 소스/드레인 피처 바로 아래에 있는 유전체 핀 구조물
을 더 포함하고, 상기 제1 도전성 비아는 상기 유전체 핀 구조물 내에 임베딩된 것인, 반도체 디바이스.
실시예 7. 실시예 1에 있어서,
상기 채널 층들 위에 있는 제2 인터커넥트 구조물
을 더 포함하고, 상기 제2 인터커넥트 구조물은 상기 게이트 스택의 상단에 연결된 제2 도전성 비아를 포함한 것인, 반도체 디바이스.
실시예 8. 실시예 1에 있어서,
상기 채널 층들 중 인접한 채널 층들 사이의 제1 수직 간격은 상기 유전체 피처의 두께보다 더 큰 것인, 반도체 디바이스.
실시예 9. 실시예 1에 있어서,
상기 채널 층들 중 상기 최하단 채널 층은 상기 채널 층들 중 다른 채널 층들보다 더 얇은 것인, 반도체 디바이스.
실시예 10. 방법에 있어서,
기판, 상기 기판 위에 있는 제1 층, 상기 제1 층의 측벽에 인접한 격리 피처, 및 상기 제1 층 위에 있는 채널 층들을 갖는 구조물을 제공하는 단계 - 상기 채널 층들은 제1 공간에 의해 서로 수직으로 이격되며, 상기 채널 층들 중 최하단 채널 층은 상기 제1 공간보다 더 얇은 제2 공간만큼 상기 제1 층으로부터 수직으로 이격됨 -;
상기 제1 층 위에 상기 채널 층들 각각의 주위를 감싸는 계면 층을 형성하는 단계;
상기 제1 층 위에 있고 상기 채널 층들 각각의 주위를 감싸는 제1 고-k 유전체 층을 상기 계면 층 위에 형성하는 단계 - 상기 계면 층과 상기 제1 고-k 유전체 층은 공동으로 상기 제2 공간을 완전히 채우고 상기 제1 공간을 부분적으로만 채움 -;
상기 제1 공간으로부터 상기 제1 고-k 유전체 층을 제거하고 상기 제2 공간에 상기 제1 고-k 유전체 층의 일부를 유지하기 위해 상기 제1 고-k 유전체 층을 에칭하는 단계;
상기 제1 고-k 유전체 층을 에칭한 후, 상기 채널 층들 및 상기 제1 층 위에 제2 고-k 유전체층을 형성하는 단계; 및
상기 제2 고-k 유전체 층 위에 게이트 전극을 형성하는 단계
를 포함하는, 방법.
실시예 11. 실시예 10에 있어서,
상기 채널 층들 중 상기 최하단 채널 층은 상기 채널 층들 중 다른 채널 층들보다 더 얇은 것인, 방법.
실시예 12. 실시예 10에 있어서,
상기 제2 고-k 유전체 층을 형성하기 전에,
상기 계면 층을 수리하는 단계
를 더 포함하는, 방법.
실시예 13. 실시예 10에 있어서,
상기 게이트 전극 위에 인터커넥트 구조물을 형성하는 단계;
상기 기판을 시닝하여 상기 제1 층 및 상기 격리 피처를 노출시키는 단계;
상기 채널 층들 중 최하단 채널 층 아래에 비아 홀을 에칭하는 단계; 및
상기 비아 홀에 비아 구조물을 형성하는 단계
를 더 포함하고,
상기 제1 고-k 유전체 층의 일부는 상기 채널 층들 중 상기 최하단 채널 층과 상기 비아 구조물 사이에 남는 것인, 방법.
실시예 14. 실시예 13에 있어서,
상기 비아 홀을 에칭하기 전에, 상기 제1 층의 적어도 일부를 유전체 피처로 대체하는 단계
를 더 포함하는, 방법.
실시예 15. 실시예 10에 있어서,
상기 제2 공간은 상기 제1 공간보다 약 3nm 내지 6nm만큼 더 얇은 것인, 방법.
실시예 16. 방법에 있어서,
기판, 상기 기판 위에 있는 제1 층, 상기 제1 층의 측벽에 인접한 격리 피처, 및 상기 제1 층 위에 있는 채널 층들을 갖는 구조물을 제공하는 단계 - 상기 채널 층들은 제1 공간에 의해 서로 수직으로 이격되며, 상기 채널 층들 중 최하단 채널 층은 상기 제1 공간보다 더 얇은 제2 공간만큼 상기 제1 층으로부터 수직으로 이격됨 -;
상기 제1 층 위에 상기 채널 층들 각각의 주위를 감싸는 계면 층을 형성하는 단계;
상기 제1 층 위에 있고 상기 채널 층들 각각의 주위를 감싸는 제1 고-k 유전체 층을 상기 계면 층 위에 형성하는 단계 - 상기 계면 층과 상기 제1 고-k 유전체 층은 상기 제1 공간을 부분적으로만 채우고 상기 제2 공간을 부분적으로만 채움 -;
상기 제1 고-k 유전체 층 위에 제1 저-k 유전체 층을 형성하는 단계 - 상기 계면 층, 상기 제1 고-k 유전체 층 및 상기 제1 저-k 유전체 층은 공동으로 상기 제2 공간을 완전히 채우고 상기 제1 공간을 부분적으로만 채움 -;
상기 제1 공간으로부터 상기 제1 저-k 유전체 층을 제거하고 상기 제2 공간에 상기 제1 저-k 유전체 층의 일부를 유지하기 위해 상기 제1 저-k 유전체 층을 에칭하는 단계;
상기 제1 저-k 유전체 층을 에칭한 후, 상기 제1 고-k 유전체 층과 상기 제1 저-k 유전체 층 위에 제2 고-k 유전체 층을 형성하는 단계; 및
상기 제2 고-k 유전체 층 위에 게이트 전극을 형성하는 단계
를 포함하는, 방법.
실시예 17. 실시예 16에 있어서,
상기 채널 층들 중 상기 최하단 채널 층은 상기 채널 층들 중 다른 채널 층들보다 더 얇은 것인, 방법.
실시예 18. 실시예 16에 있어서,
상기 게이트 전극 위에 인터커넥트 구조물을 형성하는 단계;
상기 기판을 시닝하여 상기 제1 층 및 상기 격리 피처를 노출시키는 단계;
상기 채널 층들 중 상기 최하단 채널 층 아래에 비아 홀을 에칭하는 단계; 및
상기 비아 홀에 비아 구조물을 형성하는 단계
를 더 포함하고, 상기 제1 저-k 유전체 층과 상기 제1 고-k 유전체 층의 일부는 상기 채널 층들 중 최하단 채널 층과 상기 비아 구조물 사이에 남는 것인, 방법.
실시예 19. 실시예 18에 있어서,
상기 비아 홀을 에칭하기 전에, 상기 제1 층의 일부를 유전체 피처로 대체하는 단계
를 더 포함하고, 상기 비아 홀은 상기 제1 층의 나머지 부분을 통해 에칭되는 것인, 방법.
실시예 20. 실시예 18에 있어서,
상기 구조물은 상기 제1 층 위에 있고 상기 채널 층들에 의해 연결된 소스/드레인 피처들을 더 포함하고, 상기 비아 구조물은 상기 소스/드레인 피처들 중 하나에 전기적으로 연결된 것인, 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제1 인터커넥트 구조물;
    상기 제1 인터커넥트 구조물 위에 적층된 다수의 채널 층들;
    상기 채널 층들 중 최하단 채널 층을 제외한 상기 채널 층들 각각의 주위를 감싸는 게이트 스택;
    상기 채널 층들에 인접한 소스/드레인 피처;
    상기 제1 인터커넥트 구조물을 상기 소스/드레인 피처의 하단에 연결하는 제1 도전성 비아; 및
    상기 채널 층들 중 상기 최하단 채널 층과 상기 제1 도전성 비아 사이에 있는 유전체 피처
    를 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 유전체 피처는 하나 이상의 고-k 유전체 재료를 포함한 것인, 반도체 디바이스.
  3. 제2항에 있어서,
    상기 유전체 피처는 상기 하나 이상의 고-k 유전체 재료에 의해 둘러싸인 저-k 유전체 재료를 더 포함한 것인, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 채널 층들 및 상기 소스/드레인 피처 바로 아래에 있는 반도체 핀 구조물
    을 더 포함하고, 상기 제1 도전성 비아는 상기 반도체 핀 구조물 내에 임베딩된 것인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 채널 층들 및 상기 소스/드레인 피처 바로 아래에 있는 유전체 핀 구조물
    을 더 포함하고, 상기 제1 도전성 비아는 상기 유전체 핀 구조물 내에 임베딩된 것인, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 채널 층들 위에 있는 제2 인터커넥트 구조물
    을 더 포함하고, 상기 제2 인터커넥트 구조물은 상기 게이트 스택의 상단에 연결된 제2 도전성 비아를 포함한 것인, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 채널 층들 중 인접한 채널 층들 사이의 제1 수직 간격은 상기 유전체 피처의 두께보다 더 큰 것인, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 채널 층들 중 상기 최하단 채널 층은 상기 채널 층들 중 다른 채널 층들보다 더 얇은 것인, 반도체 디바이스.
  9. 방법에 있어서,
    기판, 상기 기판 위에 있는 제1 층, 상기 제1 층의 측벽들에 인접한 격리 피처, 및 상기 제1 층 위에 있는 채널 층들을 갖는 구조물을 제공하는 단계 - 상기 채널 층들은 제1 공간에 의해 서로 수직으로 이격되며, 상기 채널 층들 중 최하단 채널 층은 상기 제1 공간보다 더 얇은 제2 공간만큼 상기 제1 층으로부터 수직으로 이격됨 -;
    상기 제1 층 위에 있고 상기 채널 층들 각각의 주위를 감싸는 계면 층을 형성하는 단계;
    상기 제1 층 위에 있고 상기 채널 층들 각각의 주위를 감싸는 제1 고-k 유전체 층을 상기 계면 층 위에 형성하는 단계 - 상기 계면 층과 상기 제1 고-k 유전체 층은 공동으로 상기 제2 공간을 완전히 채우고 상기 제1 공간을 부분적으로만 채움 -;
    상기 제1 공간으로부터 상기 제1 고-k 유전체 층을 제거하고 상기 제2 공간에 상기 제1 고-k 유전체 층의 일부를 유지하도록 상기 제1 고-k 유전체 층을 에칭하는 단계;
    상기 제1 고-k 유전체 층을 에칭한 후, 상기 채널 층들 및 상기 제1 층 위에 제2 고-k 유전체 층을 형성하는 단계; 및
    상기 제2 고-k 유전체 층 위에 게이트 전극을 형성하는 단계
    를 포함하는, 방법.
  10. 방법에 있어서,
    기판, 상기 기판 위에 있는 제1 층, 상기 제1 층의 측벽들에 인접한 격리 피처, 및 상기 제1 층 위에 있는 채널 층들을 갖는 구조물을 제공하는 단계 - 상기 채널 층들은 제1 공간에 의해 서로 수직으로 이격되며, 상기 채널 층들 중 최하단 채널 층은 상기 제1 공간보다 더 얇은 제2 공간만큼 상기 제1 층으로부터 수직으로 이격됨 -;
    상기 제1 층 위에 있고 상기 채널 층들 각각의 주위를 감싸는 계면 층을 형성하는 단계;
    상기 제1 층 위에 있고 상기 채널 층들 각각의 주위를 감싸는 제1 고-k 유전체 층을 상기 계면 층 위에 형성하는 단계 - 상기 계면 층과 상기 제1 고-k 유전체 층은 상기 제1 공간을 부분적으로만 채우고 상기 제2 공간을 부분적으로만 채움 -;
    상기 제1 고-k 유전체 층 위에 제1 저-k 유전체 층을 형성하는 단계 - 상기 계면 층, 상기 제1 고-k 유전체 층 및 상기 제1 저-k 유전체 층은 공동으로 상기 제2 공간을 완전히 채우고 상기 제1 공간을 부분적으로만 채움 -;
    상기 제1 공간으로부터 상기 제1 저-k 유전체 층을 제거하고 상기 제2 공간에 상기 제1 저-k 유전체 층의 일부를 유지하도록 상기 제1 저-k 유전체 층을 에칭하는 단계;
    상기 제1 저-k 유전체 층을 에칭한 후, 상기 제1 고-k 유전체 층과 상기 제1 저-k 유전체 층 위에 제2 고-k 유전체 층을 형성하는 단계; 및
    상기 제2 고-k 유전체 층 위에 게이트 전극을 형성하는 단계
    를 포함하는, 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021109275A1 (de) * 2020-05-13 2021-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around-vorrichtungen mit selbstausgerichteter abdeckung zwischen kanal und rückseitiger leistungsschiene
KR20220079730A (ko) * 2020-12-04 2022-06-14 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US20230238324A1 (en) * 2022-01-27 2023-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and methods of manufacturing thereof
EP4287246A1 (en) * 2022-06-01 2023-12-06 Imec VZW A method for producing an interconnect rail for contacting a semiconductor device from the back side
US20240136229A1 (en) * 2022-10-17 2024-04-25 Applied Materials, Inc. Channel uniformity horizontal gate all around device

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US8803316B2 (en) 2011-12-06 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. TSV structures and methods for forming the same
CN106952958B (zh) * 2011-12-23 2021-07-20 英特尔公司 具有调制的纳米线数目的半导体器件
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8803292B2 (en) 2012-04-27 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias and methods for forming the same
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8802504B1 (en) 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9711555B2 (en) 2013-09-27 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Dual facing BSI image sensors with wafer level stacking
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
KR102158963B1 (ko) * 2014-05-23 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US10199502B2 (en) 2014-08-15 2019-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of S/D contact and method of making same
EP3238242A4 (en) * 2014-12-24 2018-09-05 Intel Corporation Ingaas epi structure and wet etch process for enabling iii-v gaa in art trench
CN206516630U (zh) 2015-01-09 2017-09-22 硅源公司 三维集成电路
US9818872B2 (en) 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10032627B2 (en) 2015-11-16 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming stacked nanowire transistors
US9899387B2 (en) 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9754840B2 (en) 2015-11-16 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Horizontal gate-all-around device having wrapped-around source and drain
US9887269B2 (en) 2015-11-30 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9847425B2 (en) 2016-03-24 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with a semiconductor strip as a base
KR102603279B1 (ko) * 2016-07-01 2023-11-17 인텔 코포레이션 양쪽 사이드들 상의 금속화가 있는 반도체 디바이스들에 대한 후면 콘택트 저항 감소
US9899398B1 (en) 2016-07-26 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory device having nanocrystal floating gate and method of fabricating same
US10282504B2 (en) 2016-09-30 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method for improving circuit layout for manufacturability
US10020261B2 (en) 2016-10-14 2018-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Split rail structures located in adjacent metal layers
US10403550B2 (en) 2017-08-30 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10453736B2 (en) 2017-10-09 2019-10-22 International Business Machines Corporation Dielectric isolation in gate-all-around devices
US10355102B2 (en) 2017-11-15 2019-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US11038043B2 (en) 2018-07-31 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10615257B2 (en) 2018-09-07 2020-04-07 International Business Machines Corporation Patterning method for nanosheet transistors
US11069793B2 (en) * 2018-09-28 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Reducing parasitic capacitance for gate-all-around device by forming extra inner spacers
US10748901B2 (en) * 2018-10-22 2020-08-18 International Business Machines Corporation Interlayer via contacts for monolithic three-dimensional semiconductor integrated circuit devices
US20210408246A1 (en) * 2020-06-25 2021-12-30 Intel Corporation Contact resistance reduction in transistor devices with metallization on both sides

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US20210359091A1 (en) 2021-11-18
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