KR102576497B1 - 가변 수의 채널 층을 가진 반도체 디바이스 및 그 제조 방법 - Google Patents

가변 수의 채널 층을 가진 반도체 디바이스 및 그 제조 방법 Download PDF

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KR102576497B1
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Abstract

방법은, 전면 및 후면을 갖는 구조물을 제공하는 단계 ― 구조물은 기판, 기판 위에 있고 제1 소스/드레인(source/drain; S/D) 피처와 제2 S/D 피처를 연결하는 2개 이상의 반도체 채널층, 및 반도체 채널층과 맞물리는(engage) 게이트 구조물을 포함하고, 기판은 구조물의 후면에 있고 게이트 구조물은 구조물의 전면에 있음 ―; 제1 S/D 피처를 리세싱하여 반도체 채널층 중 하나의 종단부(terminal end)를 노출시키는 단계; 및 제1 S/D 피처 상에 유전체층을 퇴적하고 반도체 채널층 중 하나의 노출된 종단부를 덮는 단계를 포함한다.

Description

가변 수의 채널 층을 가진 반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH VARYING NUMBERS OF CHANNEL LAYERS AND METHOD OF FABRICATION THEREOF}
본 출원은 2020년 5월 29일에 출원된 미국 특허 가출원 제63/032,387호에 대한 이익을 주장하며, 그 전체 개시가 참조에 의해 본 명세서에 통합된다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적 성장을 경험했다. IC 물질 및 설계의 기술적 진보는 여러 세대의 IC를 생산했고 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 진화 과정에서, 기능적 밀도(즉, 칩 면적당 상호연결된 디바이스들의 개수)는 일반적으로 증가한 반면, 지오메트리(geometry) 크기(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 컴포넌트(또는 라인))는 감소하였다. 이러한 축소(scaling down) 프로세스는 생산 효율을 증가시키고 연관 비용을 감소시키는 것에 의해 전반적으로 이익을 제공한다. 이러한 축소는 또한 IC 프로세싱 및 제조의 복잡성을 증가시켰다.
예를 들어, IC 기술이 더 작은 기술 노드로 발전함에 따라 게이트 채널 커플 링을 증가시키고, 오프 상태 전류를 감소시키며, 단채널 효과(short-channel effect; SCE)를 감소시킴으로써 게이트 제어를 개선하기 위해 다중 게이트 디바이스가 도입되었다. 다중 게이트 디바이스는 일반적으로 채널 영역의 하나보다 많은 측부 상에 배치된 게이트 구조물 또는 그 일부를 갖는 디바이스를 지칭한다. 게이트 올 어라운드(gate-all-around; GAA) 트랜지스터는 고성능 및 저누설 애플리케이션을 위한 인기 있고 유망한 후보가 된 다중 게이트 디바이스의 예이다. GAA 트랜지스터는 4개의 측부 상의 적층된 반도체 채널층에 대해 액세스를 제공하는, 채널 영역 주위로 연장될 수 있는 게이트 구조물로부터 그 이름을 얻는다. 평면형 트랜지스터에 비해, 이러한 구성은 (특히 서브-문턱 누설(sub-threshold leakage)을 감소시킴으로써) 채널을 더 잘 제어하고 SCE를 대폭 감소시킨다. 적층된 반도체 채널층의 수는 소자 성능 고려 사항, 특히 트랜지스터의 전류 구동 능력에 기초해 선택된다.
IC 디바이스는 입출력(input/output; I/O) 기능 및 코어 기능과 같은 상이한 기능을 제공하는 트랜지스터를 포함한다. 이러한 상이한 기능들은 트랜지스터가 상이한 구성을 갖도록 요구한다. 동시에, 비용을 줄이고 수율을 향상시키기 위해 이러한 상이한 트랜지스터를 제조하기 위해 유사한 프로세스와 유사한 프로세스 창을 갖는 것이 유리하다. 기존의 GAA 트랜지스터 및 프로세스가 일반적으로 그 자신들의 의도된 목적들에 대해 적절하였지만, 이들은 모든 양상에서 완전히 만족스럽지는 않았다. 예를 들어, IC 칩에서, 예를 들어, 높은 동작 속도를 달성하기 위해 강력한 전류 구동 능력을 가진 GAA 트랜지스터를 필요로 하는, 고성능 컴퓨팅(high performance computing; HPC) 디바이스 또는 중앙 처리 장치(central processing unit; CPU)를 위한 고전력 영역과, 저누설 성능을 달성하기 위해 더 작은 전류 구동 능력을 가진 GAA 트랜지스터를 필요로 하는, I/O 또는 SoC(system-on-a-chip) 유닛을 위한 저전력 영역과 같은 상이한 기능을 제공하는 상이한 영역이 존재한다. 따라서, 상이한 영역들 내의 GAA 트랜지스터에서 적층된 반도체 채널층의 수에 대한 필요가 하나의 IC 칩 내에서 다를 수 있다. 따라서 IC 진화 과정에서, 하나의 칩 상에서 서로 다른 애플리케이션에 적합한 가변 수의(varying numbers of) 적층된 반도체 채널 층을 달성하는 방법은 반도체 산업이 직면한 과제이다. 본 개시는 상기 문제 및 기타 관련 문제를 해결하는 것을 목표로 한다.
본 발명은 첨부 도면과 함께 이하의 상세한 설명을 읽음으로써 최상으로 이해될 것이다. 산업에서의 표준 실무에 따라서, 다양한 피처들(features)이 실제 축적으로(scale) 도시되지 않았고 단지 설명 목적을 위해서 사용된다는 것이 강조된다. 실제로, 다양한 피처들의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1a 및 1b는 본 개시의 다양한 양상들에 따라, 상이한 영역들 및 후면 금속 배선층들에 다양한 수의 적층된 반도체 채널층들을 갖는 반도체 디바이스를 형성하는 방법의 흐름도를 도시한다.
도 1c는 본 개시의 다양한 양상들에 따라, 후면 금속 배선층들에 대한 필요 없이 상이한 영역들에서 다양한 수의 적층된 반도체 채널층들을 갖는 반도체 디바이스를 형성하는 방법의 흐름도를 도시한다.
도 2는 일부 실시예에 따른, 반도체 디바이스의 일부의 평면도를 도시한다.
도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a 및 15a는 본 개시의 일부 실시예에 따라, 도 1a 및 1b의 방법에 따른 제조 프로세스 동안 도 2의 반도체 디바이스의 일부의 A―A 라인을 따른 단면도를 도시한다.
도 3b, 4b, 5b, 6b, 7b, 8b, 9b, 10b, 11b, 12b, 13b, 14b, 및 15b는 본 개시의 일부 실시예에 따라, 도 1a 및 1b의 방법에 따른 제조 프로세스 동안 도 2의 반도체 디바이스의 일부의 B―B 라인을 따른 단면도를 도시한다.
도 3c, 4c, 5c, 6c, 7c, 8c, 9c, 10c, 11c, 12c, 13c, 14c, 및 15c는 본 개시의 일부 실시예에 따라, 도 1a 및 1b의 방법에 따른 제조 프로세스 동안 도 2의 반도체 디바이스의 일부의 C―C 라인을 따른 단면도를 도시한다.
도 3d, 4d, 5d, 6d, 7d, 8d, 9d, 10d, 11d, 12d, 13d, 14d, 및 15d는 본 개시의 일부 실시예에 따라, 도 1a 및 1b의 방법에 따른 제조 프로세스 동안 도 2의 반도체 디바이스의 일부의 D―D 라인을 따른 단면도를 도시한다.
도 3e, 4e, 5e, 6e, 7e, 8e, 9e, 10e, 11e, 12e, 13e, 14e, 및 15e는 본 개시의 일부 실시예에 따라, 도 1a 및 1b의 방법에 따른 제조 프로세스 동안 도 2의 반도체 디바이스의 일부의 E―E 라인을 따른 단면도를 도시한다.
도 3f, 4f, 5f, 6f, 7f, 8f, 9f, 10f, 11f, 12f, 13f, 14f, 및 15f는 본 개시의 일부 실시예에 따라, 도 1a 및 1b의 방법에 따른 제조 프로세스 동안 도 2의 반도체 디바이스의 일부의 F―F 라인을 따른 단면도를 도시한다.
도 16a, 17a, 18a, 19a, 20a, 21a, 및 22a는 본 개시의 일부 실시예에 따라, 도 1c의 방법에 따른 제조 프로세스 동안 도 2의 반도체 디바이스의 일부의 A―A 라인을 따른 단면도를 도시한다.
도 16b, 17b, 18b, 19b, 20b, 21b, 및 22b는 본 개시의 일부 실시예에 따라, 도 1c의 방법에 따른 제조 프로세스 동안 도 2의 반도체 디바이스의 일부의 B―B 라인을 따른 단면도를 도시한다.
도 16c, 17c, 18c, 19c, 20c, 21c, 및 22c는 본 개시의 일부 실시예에 따라, 도 1c의 방법에 따른 제조 프로세스 동안 도 2의 반도체 디바이스의 일부의 C―C 라인을 따른 단면도를 도시한다.
도 16d, 17d, 18d, 19d, 20d, 21d, 및 22d는 본 개시의 일부 실시예에 따라, 도 1c의 방법에 따른 제조 프로세스 동안 도 2의 반도체 디바이스의 일부의 D―D 라인을 따른 단면도를 도시한다.
도 16e, 17e, 18e, 19e, 20e, 21e, 및 22e는 본 개시의 일부 실시예에 따라, 도 1c의 방법에 따른 제조 프로세스 동안 도 2의 반도체 디바이스의 일부의 E―E 라인을 따른 단면도를 도시한다.
도 16f, 17f, 18f, 19f, 20f, 21f, 및 22f는 본 개시의 일부 실시예에 따라, 도 1c의 방법에 따른 제조 프로세스 동안 도 2의 반도체 디바이스의 일부의 F―F 라인을 따른 단면도를 도시한다.
하기의 개시는 제공되는 특허 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게 (90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다. 또한, 숫자 또는 숫자의 범위가 "약", "대략" 등으로 기술될 때, 이 용어는 달리 명시되지 않는 한, 본 명세서에 개시된 특정 기술의 당업자의 지식에 따라 설명된 숫자의 특정 변화(+/- 10% 또는 다른 변화 등) 내에 있는 숫자를 포함한다. 예를 들어, 용어 "약 5 nm"는 4.5 nm 내지 5.5 nm, 4.0 nm 내지 5.0 nm 등의 치수 범위를 포함할 수 있다.
본 출원은 일반적으로 반도체 구조물 및 제조 프로세스에 관한 것이고, 보다 구체적으로는 하나의 칩 상에 상이한 애플리케이션에 적합한 상이한 영역에서 다양한 수의 적층된 반도체 채널층을 갖는 트랜지스터를 갖는 회로(IC) 칩을 통합하는 것에 관한 것이다. 다양한 실시예에서, 동일한 기판 상에 상이한(또는 가변) 수의 적층된 반도체 채널층(예를 들어, 나노와이어 또는 나노시트)을 갖는 적어도 2개의 게이트-올-어라운드(gate-all-around; GAA) 트랜지스터가 각각 하나의 IC 칩의 코어 영역(예컨대, 고전력 애플리케이션용) 및 I/O 영역(저누설 애플리케이션용)에 배치된다. 가변 수의 적층된 반도체 채널층은 본 개시의 다양한 양상에 따라 반도체 구조물의 후면 또는 반도체 구조물의 전면으로부터 달성될 수 있다.
본 개시의 구조물 및 제조 방법의 세부 사항은 일부 실시예에 따라 GAA 디바이스를 제조하는 프로세스를 예시하는 첨부된 도면과 함께 아래에 설명된다. GAA 디바이스는 나노와이어 트랜지스터 및 나노시트 트랜지스터와 같이 수직으로 적층된 수평 배향 다중 채널 트랜지스터를 갖는 디바이스를 지칭한다. GAA 디바이스는 더 나은 게이트 제어 능력, 더 낮은 누설 전류 및 완전한 FinFET 디바이스 레이아웃 호환성으로 인해 CMOS를 로드맵의 다음 단계로 끌어올릴 유망한 후보이다. 단순함을 위해, 본 개시는 예로서 GAA 디바이스를 사용한다. 당업자들은 여기서 소개된 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물들(예들 들면, FinFET 디바이스)을 설계하거나 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다.
도 1a 및 1b는 본 개시의 일부 실시예에 따라, 상이한 영역에서 후면 금속 배선층 및 가변 수의 적층된 반도체 채널층을 갖는 반도체 디바이스를 제조하기 위한 방법(10)의 흐름도를 도시한다. 예를 들어, 후면 전력 레일과 같은, 구조물의 후면 상의 금속 배선층은, 구조물의 전면(front side 또는 frontside) 상에 상호연결 구조물(전력 레일도 포함할 수 있음) 외에도 소스/드레인 콘택 및 비아에 직접 연결하기 위해 이 구조물에서 사용할 수 있는 금속 트랙의 수를 증가시킨다. 이는 또한 후면 전력 레일이 없는 기존 구조물보다 더 큰 디바이스 집적을 위해 게이트 밀도를 증가시킨다. 후면 전력 레일은 구조물의 전면 상의 제1 레벨 금속(M0) 트랙보다 더 넓은 치수를 가질 수 있으며, 이는 유리하게 전력 레일 저항을 감소시킨다. 방법(10)은 일부 실시예에 따른 방법(10)에 따라 다양한 제조 단계에서 반도체 디바이스(또는 디바이스)(200)의 다양한 평면도 및 단면도를 도시하는 도 2 내지 15f와 관련하여 아래에서 설명된다. 추가 프로세싱은 본 개시에 의해 고려된다. 추가적인 동작은 방법(10)의 이전, 동안 및 이후에 제공될 수 있고, 설명된 동작 중 일부는 방법(10)의 추가적인 실시예에 대해 이동, 대체, 또는 제거될 수 있다.
일부 실시예에서, 디바이스(200)는 저항기, 커패시터, 인덕터, 다이오드, p형 전계 효과 트랜지스터(p-type field effect transistor; PFET), n형 전계 효과 트랜지스터(n-type field effect transistor; NFET), FinFET, 나노시트 FET, 나노와이어 FET, 다른 유형의 다중 게이트 FET, 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET), 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 트랜지스터, 양극성 접합 트랜지스터(bipolar junction transistor; BJT), 측방향 확산 MOS(laterally diffused MOS; LDMOS) 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 메모리 디바이스, 다른 적절한 컴포넌트, 또는 이들의 조합과 같은 다양한 수동 및 능동 마이크로전자 디바이스를 포함하는 IC 칩, 시스템 온 칩(system on chip; SoC) 또는 그 일부의 일부분이다. 도 2 및 도 3a 내지 15f는 본 개시의 발명 개념을 더 잘 이해하도록 명확성을 위해 단순화되었다. 추가의 피처들이 디바이스(200)에 추가될 수 있고, 이하에서 설명되는 피처들 중의 일부는 디바이스(200)의 다른 실시예에서 대체, 수정 또는 제거될 수 있다. 도 2는 디바이스(200)의 평면도를 도시하고, 도 3a 내지 15f는 도 2의 A―A 라인, B―B 라인, C―C 라인, D―D 라인, E―E 라인 및 F―F 라인을 따라 부분적으로 디바이스(200)의 단면도를 도시한다. 특히, A―A 라인과 D―D 라인은 반도체 핀의 길이 방향("X" 방향)을 따라 절단되고, B―B 라인과 E―E 라인은 트랜지스터의 소스 영역으로 절단되어 트랜지스터의 게이트 스택(방향 "Y")과 평행하며, C―C 라인과 F―F 라인은 트랜지스터의 드레인 영역으로 절단되고 트랜지스터의 게이트 스택에 평행하다. 다양한 실시예에서, B―B 라인 및 E―E 라인은 대안적으로 트랜지스터의 드레인 영역으로 절단될 수 있고, C―C 라인 및 F―F 라인은 대안적으로 트랜지스터의 소스 영역으로 절단될 수 있음에 유의한다. 본 개시에서는 소스와 드레인을 혼용하여 사용한다.
동작(12)에서, 방법(10)(도 1a)은 기판(201) 및 기판(201)의 전면 상에 구축된 트랜지스터를 갖는 디바이스(200)를 제공한다. 도 2를 참조하면, 디바이스(200)는 예를 들어, I/O 영역과 같은 저전력 및/또는 저누설 애플리케이션을 위한 영역 I과 예를 들어, 코어 영역과 같은 고전력 및/또는 고속 애플리케이션을 위한 영역 II를 포함한다. 영역 I은 I/O 셀, ESD 셀 및 다른 회로를 포함할 수 있다. 영역 II는 고성능 컴퓨팅(high performance computing; HPC) 디바이스, 중앙 처리 장치(CPU) 논리 회로, 메모리 회로, 및 다른 코어 회로를 포함할 수 있다.
디바이스(200)는 기판(201)과, 영역 I의 핀(204a) 및 영역 II의 핀(204b)(집합적으로 핀(204))을 포함하는 기판(201)으로부터 돌출된 복수의 반도체 핀(또는 핀)을 포함한다. 핀(204)은 X 방향을 따라 길이 방향으로 배향된다. 핀(204) 각각은 NFET 또는 PFET을 형성하도록 설계될 수 있다. 디바이스(200)는 또한 영역 I의 게이트 스택(240a) 및 영역 II의 게이트 스택(240b)(집합적으로, 게이트 스택(240))을 포함하는, 핀(204) 위에 배치된 복수의 게이트 구조물(또는 게이트 스택)을 포함한다. 게이트 스택(240)은 Y 방향을 따라 길이 방향으로 배향된다. 게이트 스택(240)은 각각의 채널 영역에서 핀(204)과 맞물리어(engage) 영역 I에서 GAA 트랜지스터(202a)를 그리고 영역 II에서 GAA 트랜지스터(202b)를 형성한다. 일반적으로, GAA 트랜지스터(202b)는 전력을 많이 소모하는 애플리케이션으로 인해 GAA 트랜지스터(202a)보다 더 강한 전류 구동 능력을 필요로 한다.
도 3a 내지 3f를 참조하면, 디바이스(200)는 후면에 기판(201)과, 기판(201)의 전면 상에 구축된 다양한 요소를 포함한다. 이들 요소는 기판(201) 위의 분리 구조물(230), 기판(201)으로부터 연장되고 분리 구조물(230)에 인접한 핀(204b)(영역 I의 핀(204a) 및 영역 II의 핀(204b)을 포함함)을 포함한다. 영역 I에서, 디바이스(200)는 핀(204a) 위에 2개의 소스/드레인(S/D) 피처(260a 및 260b), 핀(204a) 위에 부유되고(suspended) 2개의 S/D 피처(260a/260b)를 연결하는 반도체 채널층(또는 채널층)(215a, 215b, 215c, 215d), 2개의 S/D 피처(260a/260b) 사이에 있고 각각의 채널층을 감싸는 게이트 스택(240a)을 포함한다. 영역 II에서, 디바이스(200)는 핀(204b) 위의 2개의 소스/드레인(S/D) 피처(260c 및 260d)(집합적으로 S/D 피처(260)로서 260a-b를 가짐), 핀(204b) 위에 부유되고 2개의 S/D 피처(260c/260d)를 연결하는 채널층(215e, 215f, 215g, 215h)(집합적으로 채널층(215)으로서 215a-d를 가짐), 2개의 S/D 피처(260c/260d) 사이에 있고 각각의 채널층을 감싸는 게이트 스택(240b)을 포함한다. 각 영역에서, 디바이스(200)는 S/D 피처(260)와 게이트 스택(240) 사이의 내부 스페이서(255), 게이트 스택(240)의 측벽들 위의 (외부) 게이트 스페이서(247), 게이트 스페이서(247)에 인접하고 S/D 피처(260)와 분리 구조물(230) 위에 있는 콘택 에칭 정지층(contact etch stop layer; CESL)(269), CESL(269) 위의 층간 유전체(inter-layer dielectric; ILD) 층(270)을 더 포함한다. S/D 피처(260) 위에, 디바이스(200)는 실리사이드 피처(273) 및 S/D 콘택(275)을 더 포함한다.
도 4a 내지 4f를 참조하면, 디바이스(200)는 유전체층에 매립된 와이어 및 비아를 갖는 하나 이상의 상호연결층(277)을 더 포함한다. 다양한 트랜지스터의 게이트 전극, 소스 전극, 및 드레인 전극뿐만 아니라 디바이스(200) 내의 다른 회로를 연결하는 하나 이상의 상호연결층(277)은 부분적으로 또는 전체적으로 집적 회로를 형성한다. 디바이스(200)는 디바이스(200)의 전면 상에 구축된 패시베이션층, 접착층 및/또는 다른 층을 더 포함할 수 있다. 이들 층 및 하나 이상의 상호연결층은 집합적으로 라벨(277)로 표시된다. 디바이스(200)는 도 4a 내지 4f에서 거꾸로 뒤집혀 있음을 주목한다. 단순화를 위해, 도 4b, 4c, 4e, 4f 및 접미사 B, C, E, F를 가진 후속 도면은 도 4a 및 4b에 이미 도시된 일부 피처, 특히 상호연결층(277) 및 캐리어(370)를 생략한다. 디바이스(200)의 다양한 요소는 아래에서 더 설명된다.
실시예에서, 기판(201)은 벌크 실리콘 기판(즉, 벌크 단결정 실리콘을 포함함)이다. 기판(201)은 게르마늄, 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 인듐 안티몬화물, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 또는 이들의 조합과 같이, 다양한 실시예에서 다른 반도체 물질을 포함할 수 있다. 대안적 실시예에서, 기판(201)은 SOI(silicon-on-insulator) 기판, SGOI(silicon germanium-on-insulator) 기판, 또는 GOI(germanium-on-insulator) 기판과 같은 반도체 온 인슐레이터(semiconductor-on-insulator) 기판이다.
실시예에서, 핀(204)은 실리콘, 실리콘 게르마늄, 게르마늄, 또는 다른 적절한 반도체를 포함할 수 있고, n형 또는 p형 도펀트로 도핑될 수 있다. 핀(204)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들면, 핀(204)은 이중-패터닝 또는 다중-패터닝 프로세스를 포함하는, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피와 자기 정렬(self-aligned) 프로세스를 결합하여, 예를 들면, 단일 직접 포토리소그래피 프로세스를 사용하여 달리 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 생성되게 할 수 있다. 예를 들면, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 희생층 옆에 형성된다. 이후 희생층이 제거되고, 그런 다음, 핀(204)을 패터닝하기 위한 마스킹 요소로서 잔여 스페이서 또는 맨드렐(mandrels)이 사용될 수 있다. 예를 들어, 마스킹 요소는, 기판(201) 상에 핀(204)을 남겨두면서 기판(201) 위 또는 내부의 반도체층으로 리세스를 에칭하기 위해 사용될 수 있다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭(reactive ion etching; RIE), 및/또는 다른 적절한 프로세스를 포함할 수 있다. 예를 들어, 건식 에칭 프로세스는, 산소-함유 기체, 불소-함유 기체(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소-함유 기체(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬-함유 기체(예를 들어, HBr 및/또는 CHBr3), 요오드-함유 기체, 다른 적절한 기체들 및/또는 플라즈마들, 및/또는 이들의 조합들을 구현할 수 있다. 예를 들어, 습식 에칭 프로세스는 희석된 불화수소산(DHF); 수산화나트륨(KOH) 용액; 암모니아; 불화수소산(HF), 질산(HNO3), 및/또는 아세트산(CH3COOH)을 함유하는 용액; 또는 다른 적합한 습식 에천트 내의 에칭을 포함할 수도 있다. 핀(204)을 형성하기 위한 많은 다른 방법 실시예들이 적절할 수 있다.
분리 구조물(230)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적절한 분리 물질(예를 들면, 실리콘, 산소, 질소, 탄소, 또는 다른 적절한 분리 구성 요소), 또는 이들의 조합을 포함할 수 있다. 분리 구조물(230)은 얕은 트렌치 분리(shallow trench isolation; STI) 피처 및/또는 깊은 트렌치 분리(deep trench isolation; DTI) 피처와 같은 상이한 구조물을 포함할 수 있다. 실시예에서, 분리 구조물(230)은 핀들(204) 사이의 트렌치를 (예를 들어, CVD 프로세스 또는 스핀-온 유리 프로세스를 사용하여) 절연체 물질로 채우고, 화학 기계적 연마(chemical mechanical polishing; CMP) 프로세스를 수행하여 과도한 절연체 물질을 제거하고 그리고/또는 절연체 물질층의 상단 표면을 평탄화하며, 절연체 물질층을 에칭백하여 분리 구조물(230)을 형성함으로써 형성될 수 있다. 일부 실시예에서, 분리 구조물(230)은 예를 들어, 열 산화물 라이너층 위에 배치된 실리콘 질화물층과 같은 다수의 유전체층을 포함한다.
S/D 피처(260)는 예를 들어, 에피택셜 성장된 실리콘, 게르마늄 또는 실리콘 게르마늄과 같은 에피택셜 성장된 반도체 물질을 포함한다. S/D 피처(260)는 화학 증기 퇴적(CVD) 기술(예컨대, 기상 에피택시 및/또는 초고 진공 CVD), 분자 빔 에피택시, 기타 적절한 에피택셜 성장 프로세스 또는 그 조합을 포함하는 임의의 에피택시 프로세스에 의해 형성될 수 있다. S/D 피처(260)는 n형 도펀트 및/또는 p형 도펀트로 도핑될 수 있다. 일부 실시예에서, n형 트랜지스터의 경우, S/D 피처(260)는 실리콘을 포함하고 탄소, 인, 비소, 다른 n형 도펀트 또는 이들의 조합(예를 들어, Si:C 에피택셜 S/D 피처, Si:P 에피택셜 S/D 피처, 또는 Si:C:P 에피택셜 S/D 피처를 형성함)으로 도핑될 수 있다. 일부 실시예에서, p형 트랜지스터의 경우, S/D 피처(260)는 실리콘 게르마늄 또는 게르마늄을 포함하고 붕소, 다른 p형 도펀트 또는 이들의 조합(예를 들어, Si:Ge:B 에피택셜 S/D 피처를 형성함)으로 도핑될 수 있다. S/D 피처(260)는 상이한 레벨의 도펀트 밀도를 갖는 다수의 에피택셜 반도체층을 포함할 수 있다. 일부 실시예에서, 어닐링 프로세스(예를 들어, 급속 열 어닐링(rapid thermal annealing; RTA) 및/또는 레이저 어닐링)는 S/D 피처(260)에서 도펀트를 활성화하기 위해 수행된다.
실시예에서, 채널층(215)은 예를 들어, 실리콘, 실리콘 게르마늄 또는 다른 반도체 물질(들)과 같은 트랜지스터 채널에 적합한 반도체 물질을 포함한다. 채널층(215)은 다양한 실시예에서 로드(rods), 바(bars), 시트(sheets)의 형상 또는 다른 형상일 수 있다. 실시예에서, 채널층(215)은 초기에 채널층(215) 및 층별로 교대로 적층된 다른 희생 반도체층을 포함하는 반도체층 스택의 일부이다. 희생 반도체층 및 채널층(215)은 에칭 선택성을 달성하기 위해 상이한 물질 조성(예를 들어, 상이한 반도체 물질, 상이한 구성 원자 백분율 및/또는 상이한 구성 중량 백분율)을 포함한다. 게이트 스택(240)을 형성하기 위한 게이트 대체 프로세스 동안, 희생 반도체층이 선택적으로 제거되고, 채널층(215)이 핀(204) 위에 부유된(suspended) 채로 남는다. 예시된 실시예에서, 영역 I에서 채널층(215a)은 최하부 채널층이고 채널층(215d)은 최상부 채널층이고; 영역 II에서 채널층(215e)은 최하부 채널층이고 채널층(215h)은 최상부 채널층이다. 4개의 채널층(215)이 각 영역에 수직으로 적층되어 있으며, 이는 단지 예시를 위한 것이며 청구항들에 구체적으로 기재된 것 이상으로 제한하도록 의도되지 않음에 유의한다. 디바이스 성능 필요에 따라 임의의 수의 채널층이 형성될 수 있음을 알 수 있다. 일부 실시예에서, 채널층(215)의 수는 2와 10을 포함하여 2와 10 사이이다. 채널층(215)의 수는 영역 I 및 영역 II 모두에서 동일하게 나타나지만, 아래에서 더 상세히 논의되는 바와 같이, 방법(10)은 더 적은 전류 구동 능력을 위해 영역 I에서 실제 사용에서 채널층(215)의 수를 감소시키고 더 강한 전류 구동 능력을 위해 영역 II에서 실제 사용에서 채널층(215)의 최대 가용 수를 유지한다.
일부 실시예에서, 내부 스페이서(255)는 실리콘, 산소, 탄소, 질소, 다른 적절한 물질, 또는 이들의 조합(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 또는 실리콘 산탄화물)을 포함하는 유전체 물질을 포함한다. 일부 실시예에서, 내부 스페이서(255)는 본 명세서에 설명된 것들과 같은 로우-k 유전체 물질을 포함한다. 내부 스페이서(255)는 퇴적 및 에칭 프로세스에 의해 형성될 수 있다. 예를 들어, S/D 트렌치가 에칭된 후 그리고 S/D 피처(260)가 S/D 트렌치로부터 에피택셜 성장되기 전에, 에칭 프로세스를 사용하여 인접한 채널층(215) 사이에 희생 반도체층을 리세싱하여 인접한 채널층들(215) 사이에 수직으로 간극을 형성할 수 있다. 그 다음, 하나 이상의 유전체 물질이 퇴적되어(예를 들어, CVD 또는 ALD를 사용함) 간극을 채운다. 또 다른 에칭 프로세스가 수행되어 간극 외부의 유전체 물질을 제거하여 내부 스페이서(255)를 형성한다.
도시된 실시예에서, 게이트 스택(240)은 하이-k 유전체층(349), 게이트 전극층(350), 및 하이-k 유전체층(349)과 채널층(215) 사이의 계면층(348)을 포함한다. 하이-k 유전체층(349)은 예를 들어, HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이-k 유전체 물질, 또는 이들의 조합과 같은 하이-k 유전체 물질을 포함한다. 하이-k 유전체 물질은 일반적으로 예를 들면, 실리콘 산화물의 유전 상수(k
Figure 112021053829240-pat00001
3.9)보다 큰 고 유전 상수를 갖는 유전체 물질을 지칭한다. 하이-K 게이트 유전체층(349)은 ALD, CVD, 금속-유기 CVD(metal-organic CVD; MOCVD), PVD, 열 산화, 및/또는 다른 적절한 방법들에 의해 형성될 수 있다. 계면층(348)은 실리콘 이산화물, 실리콘 산질화물, 또는 다른 적절한 물질을 포함할 수 있다. 계면층(348)은 화학적 산화, 열 산화, 원자층 퇴적(atomic layer deposition; ALD), 화학 증기 퇴적(chemical vapor deposition; CVD), 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 일부 실시예에서, 게이트 전극층(350)은 n형 또는 p형 일함수층 및 금속 충전층을 포함한다. 예를 들어, n형 일함수층은 티타늄, 알루미늄, 탄탈륨 탄화물, 탄탈륨 탄질화물, 탄탈륨 실리콘 질화물, 또는 이들의 조합과 같이 충분히 낮은 유효 일함수를 갖는 금속을 포함할 수 있다. 예를 들어, p형 일함수층은 티타늄 질화물, 탄탈륨 질화물, 루테늄, 몰리브덴, 텅스텐, 백금, 또는 이들의 조합과 같이 충분히 큰 유효 일함수를 갖는 금속을 포함할 수 있다. 예를 들어, 금속 충전층은 알루미늄, 텅스텐, 코발트, 구리 및/또는 다른 적절한 물질을 포함할 수 있다. 게이트 전극층(350)은 CVD, PVD, 도금, 및/또는 다른 적절한 프로세스에 의해 형성될 수 있다. 게이트 스택(240)은 하이-k 유전체층 및 금속층(들)을 포함하기 때문에, 하이-k 금속 게이트라고도 한다.
실시예에서, 게이트 스페이서(247)는 예를 들어, 실리콘, 산소, 탄소, 질소, 다른 적절한 물질 또는 이들의 조합(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), 실리콘 탄화물, 실리콘 탄소 질화물(SiCN), 실리콘 산탄화물(SiOC), 실리콘 산탄질화물(SiOCN))과 같은 유전체 물질을 포함한다. 실시예에서, 게이트 스페이서(247)는 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi, 또는 다른 적절한 물질(들)을 포함할 수 있다. 예를 들어, 실리콘 질화물층과 같은 실리콘 및 질소를 포함하는 유전체층은 더미 게이트 스택(하이-k 금속 게이트(240)에 의해 후속적으로 대체됨) 위에 퇴적될 수 있고, 이어서 게이트 스페이서(247)를 형성하기 위해 에칭(예를 들어, 이방성 에칭)될 수 있다. 일부 실시예에서, 게이트 스페이서(247)는 실리콘 질화물을 포함하는 제1 유전체층 및 실리콘 산화물을 포함한 제2 유전체층과 같은 다층 구조물을 포함한다. 일부 실시예에서, 예를 들어, 밀봉 스페이서, 오프셋 스페이서, 희생 스페이서, 더미 스페이서 및/또는 메인(main) 스페이서와 같은 2개 이상의 스페이서 세트가 게이트 스택(240)에 인접하게 형성된다. 실시예들에서, 게이트 스페이서(247)는 예를 들어, 약 1 nm 내지 약 40 nm의 두께를 가질 수 있다.
실시예에서, CESL(269)은 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi, 또는 다른 적절한 물질(들)을 포함할 수 있으며, CVD, PVD, ALD, 또는 다른 적절한 방법에 의해 형성될 수 있다. ILD 층(270)은 TEOS(tetraethylorthosilicate) 산화물, 도핑되지 않은 실리케이트 유리, 또는 예를 들어, BPSG(borophosphosilicate glass), FSG(fluoride-doped silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass), 로우-k 유전체 물질, 다른 적절한 유전체 물질, 또는 이들의 조합과 같은 도핑된 실리콘 산화물을 포함할 수 있다. ILD 층(270)은 PE-CVD(plasma enhanced CVD), F-CVD(flowable CVD), 또는 다른 적절한 방법에 의해 형성될 수 있다.
일부 실시예에서, 실리사이드 피처(273)는, 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 니켈-백금 실리사이드(NiPtSi), 니켈-백금-게르마늄 실리사이드(NiPtGeSi), 니켈-게르마늄 실리사이드(NiGeSi), 이터븀 실리사이드(YbSi), 백금 실리사이드(PtSi), 이리듐 실리사이드(IrSi), 에르븀 실리사이드(ErSi), 코발트 실리사이드(CoSi), 또는 다른 적합한 화합물을 포함할 수 있다.
실시예에서, S/D 콘택(275)은 전도성 장벽층 및 전도성 장벽층 위의 금속 충전층을 포함할 수 있다. 전도성 장벽층은 티타늄(Ti), 탄탈룸(Ta), 텅스텐(W), 코발트(Co), 루테늄(Ru), 또는 예를 들면, 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 질화물(WN), 탄탈룸 질화물(TaN), 또는 이들의 조합과 같은 전도성 질화물을 포함할 수 있으며, CVD, PVD, ALD, 및/또는 다른 적절한 프로세스에 의해 형성될 수 있다. 금속 충전층은 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 니켈(Ni), 구리(Cu), 또는 다른 금속을 포함할 수 있으며, CVD, PVD, ALD, 도금, 또는 다른 적절한 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 전도성 장벽층은 S/D 콘택(275)에서 생략된다.
동작(14)에서, 방법(10)(도 1a)은 도 4a 및 4d에 도시된 바와 같이 디바이스(200)를 거꾸로 뒤집고 디바이스(200)의 전면을 캐리어(370)에 부착한다. 이는 추가 프로세싱을 위해 디바이스(200)의 후면으로부터 디바이스(200)에 액세스할 수 있게 한다. 동작(14)은 직접 본딩, 하이브리드 본딩, 접착제 사용 또는 다른 본딩 방법과 같은 임의의 적합한 부착 프로세스를 사용할 수 있다. 동작(14)은 정렬, 어닐링 및/또는 다른 프로세스를 더 포함할 수 있다. 캐리어(370)는 일부 실시예에서 실리콘 웨이퍼일 수 있다. 도 3a 내지 22f에 도시된 바와 같이, "z" 방향은 디바이스(200)의 후면으로부터 디바이스(200)의 전면쪽으로를 가리키고, "-z" 방향은 디바이스(200)의 전면으로부터 디바이스(200)의 후면쪽으로를 가리킨다.
동작(16)에서, 방법(10)(도 1a)은, 핀(204) 및 분리 구조물(230)이 디바이스(200)의 후면으로부터 노출될 때까지 디바이스(200)의 후면으로부터 디바이스(200)를 박화한다(thin down). 결과적인 구조물은 실시예에 따라 도 5a 내지 5f에 도시된다. 박화 프로세스는 기계적 연삭 프로세스 및/또는 화학적 박화 프로세스를 포함할 수 있다. 기계적 연삭 프로세스 동안 기판(201)으로부터 상당한 양의 기판 물질이 먼저 제거될 수 있다. 그 후, 화학적 박화 프로세스는 기판(201)의 후면에 에칭 화학 물질을 도포하여 기판(201)을 더욱 박화할 수 있다.
동작(18)에서, 방법(10)(도 1a)은 디바이스(200)의 후면 위에 에칭 마스크(360)를 형성한다. 에칭 마스크(360)는 디바이스(200)의 후면으로부터 리세싱될 S/D 피처(260) 중 하나의 후면 위에 개구(362)를 제공한다. 결과적인 구조물은 실시예에 따라 도 6a 내지 6f에 도시된다. 예시된 실시예에서, 개구(362)는 소스 피처(260a)의 후면 위에 제공되는 반면, 드레인 피처(260b) 및 영역 II는 에칭 마스크(360)에 의해 덮인다. 다양한 실시예에서, 개구(362)는 드레인 피처만의, 소스 피처만의, 또는 소스 및 드레인 피처 모두의 후면 위에 제공될 수 있다. 에칭 마스크(360)는 후면 트렌치 에칭 동안 에칭 선택성을 달성하기 위해 핀(204a)의 물질과는 다른 물질을 포함한다. 예를 들어, 에칭 마스크(360)는 레지스트 물질을 포함한다(그리고 따라서 패터닝된 레지스트층 및/또는 패터닝된 포토레지스트층으로 지칭될 수 있음). 일부 실시예에서, 에칭 마스크(360)는, 예를 들어, 반사 방지 코팅(anti-reflective coating; ARC) 층 및/또는 실리콘 질화물 또는 실리콘 산화물을 포함하는 하드 마스크층 위에 배치된 레지스트층과 같은 다층 구조물을 갖는다. 본 개시는 핀(204a)의 에칭 동안 에칭 선택성이 달성되는 한, 에칭 마스크(360)를 위한 다른 물질을 고려한다. 일부 실시예에서, 동작(18)은 (예를 들어, 스핀 코팅에 의해) 디바이스(200)의 후면 위에 레지스트층을 형성하는 것, 노광 전 베이킹 프로세스를 수행하는 것, 마스크를 사용하여 노광 프로세스를 수행하는 것, 노광 후 베이킹 프로세스를 수행하는 것, 및 현상 프로세스 수행하는 것을 포함하는 리소그래피 프로세스를 사용한다. 노광 프로세스 중에, 레지스트층은 방사선 에너지(예를 들면, UV 광, DUV 광 또는 EUV 광)에 노출되고, 여기서 마스크는 마스크의 마스크 패턴 및/또는 마스크 유형(예컨대, 이진 마스크, 위상 시프트 마스크, 또는 EUV 마스크)에 따라 레지스트층에 대해 방사선을 차단, 투과, 및/또는 반사하고, 그래서 마스크 패턴과 대응하는 이미지가 레지스트층에 투영된다. 레지스트층이 방사선 에너지에 민감하기 때문에, 레지스트층의 노출된 부분은 화학적으로 변화하고, 레지스트층의 노출된(또는 노출되지 않은) 부분은 레지스트층의 특성 및 현상 프로세스에서 사용하는 현상 용액의 특성에 따라 현상 프로세스 중에 용해된다. 현상 후, 패터닝된 레지스트층(예를 들어, 에칭 마스크(360))은 마스크에 대응하는 레지스트 패턴을 포함한다. 대안적으로, 노광 프로세스는 무마스크(maskless) 리소그래피, 전자빔(e-beam) 기록, 이온빔 기록, 또는 이들의 조합과 같은 다른 방법에 의해 구현 또는 대체될 수 있다.
동작(20)에서, 방법(100)(도 1a)은 에칭 마스크(360)를 관통해 핀(204a)을 에칭하여 S/D 트렌치(272)를 형성한다. 에칭 마스크(360)는 예를 들어, 레지스트 박리 프로세스 또는 다른 적절한 프로세스에 의해 후속적으로 제거된다. S/D 트렌치(272)는 후면으로부터 소스 피처(260a)의 표면을 노출시킨다. 결과적인 구조물은 실시예에 따라 도 7a 내지 7f에 도시된다. 본 실시예에서, 동작(20)은 핀(204a) 내의 반도체 물질(예를 들어, 실리콘)의 물질에 선택적이 되도록 조정되고 게이트 스택(240), 분리 구조물(230), 내부 스페이서(255), 및 CESL(269)에 대해 무(no)(또는 최소) 에칭을 사용하는 에칭 프로세스를 적용한다. 본 실시예에서, 에칭 프로세스는 또한 소스 피처(260a)를 에칭하여 최하부 채널층(215a) 아래에 있는 레벨로 리세싱한다. 최하부 채널층(215a)의 종단부(terminal end)는 트렌치(272)에서 노출된다. 리세싱된 소스 피처(260a)는 도 7a에 도시된 바와 같이 최하부 채널층(215a)과 접촉하지 않게 된다. 소스 피처(260a)는 도시된 실시예에서 하나의 채널층 아래에 리세싱되며, 이는 단지 예시를 위한 것이며 청구항들에 구체적으로 기재된 것을 넘어 제한하도록 의도되지 않음에 유의한다. 소스 피처(260a)는 디바이스 성능 필요에 따라 하나보다 많은 채널층 아래에 리세싱될 수 있다는 것을 이해할 수 있다. 소스 피처(260a)의 리세싱 깊이는 그 위의 각 채널층에 대해 약 10nm 내지 약 30nm 범위이다. 동작(20)은 하나보다 많은 에칭 프로세스를 적용할 수 있다. 예를 들어, 핀(204a)을 선택적으로 제거하기 위해 제1 에칭 프로세스를 적용한 다음, 소스 피처(260a)를 원하는 레벨로 선택적으로 리세싱하기 위해 제2 에칭 프로세스를 적용할 수 있으며, 여기서 제1 및 제2 에칭 프로세스는 상이한 에천트를 사용하는 것과 같은 상이한 에칭 파라미터를 사용한다. 에칭 프로세스(들)는 건식 에칭, 습식 에칭, 반응성 이온 에칭 또는 다른 에칭 방법일 수 있다. 일부 실시예에서, 소스 피처(260a)의 에칭은, 산소-함유 기체, 불소-함유 기체(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소-함유 기체(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬-함유 기체(예를 들어, HBr 및/또는 CHBr3), 요오드-함유 기체, 다른 적절한 기체들 및/또는 플라즈마들, 및/또는 이들의 조합들을 구현하는 건식 에칭 프로세스를 포함한다. 에칭 시간은 하나의 채널층 아래에 소스 피처(260a)를 리세싱하기 위해 약 10초 내지 약 50초 동안 지속될 수 있다.
동작(22)에서, 방법(10)(도 1a)은 디바이스(200)의 후면 위에 에칭 마스크(364)를 형성한다. 에칭 마스크(364)는 디바이스(200)의 후면으로부터 리세싱될 S/D 피처(260) 중 하나의 후면 위에 개구(366)를 제공한다. 결과적인 구조물은 실시예에 따라 도 8a 내지 8f에 도시된다. 도시된 실시예에서, 개구(366)는 소스 피처(260c)의 후면 위에 제공되는 반면, 드레인 피처(260d) 및 영역 I은 에칭 마스크(364)에 의해 덮인다. 영역 I의 S/D 트렌치(272)는 또한 에칭 마스크(364)의 레지스트 물질로 채워진다. 다양한 실시예에서, 개구(366)는 드레인 피처만의, 소스 피처만의, 또는 소스 피처 및 드레인 피처 모두의 후면 위에 제공될 수 있다. 에칭 마스크(364)는 후면 트렌치 에칭 동안 에칭 선택성을 달성하기 위해 핀(204b)의 물질과는 다른 물질을 포함한다. 예를 들어, 에칭 마스크(364)는 레지스트 물질을 포함한다(그리고 따라서 패터닝된 레지스트층 및/또는 패터닝된 포토레지스트층으로 지칭될 수 있음). 일부 실시예에서, 에칭 마스크(364)는 에칭 마스크(360)와 실질적으로 유사한 물질 조성을 포함하고 에칭 마스크(364) 및 개구(366)의 형성은 동작(18)과 유사하다.
동작(24)에서, 방법(100)(도 1b)은 에칭 마스크(360)를 관통해 핀(204b)을 에칭하여 영역 II에 S/D 트렌치(273)를 형성한다. 영역 II의 S/D 트렌치(273)는 후면으로부터 소스 피처(260c)의 표면을 노출시킨다. 에칭 마스크(364)는 예를 들어, 레지스트 박리 프로세스 또는 다른 적절한 프로세스에 의해 후속적으로 제거된다. 영역 I의 S/D 트렌치(272)는 에칭 마스크(364)를 제거한 후에 다시 나타난다. 결과적인 구조물은 실시예에 따라 도 9a 내지 9f에 도시된다. 본 실시예에서, 동작(24)은 핀(204b) 내의 반도체 물질(예를 들어, 실리콘)의 물질에 선택적으로 조정되고 게이트 스택(240), 분리 구조물(230), 내부 스페이서(255), 및 CESL(269)에 대해 무(또는 최소) 에칭을 사용하는 에칭 프로세스를 적용한다. 본 실시예에서, 에칭 프로세스는 또한 소스 피처(260c)를 에칭하여 분리 구조물(230)과 CESL(269) 사이의 계면과 수평이거나 그 아래에 있는 레벨로 리세싱한다. 리세싱된 소스 피처(260c)는 최하부 채널층(215e)보다 높게 유지되어, 리세싱된 소스 피처(260c)는 도 9d에 도시된 바와 같이 최하부 채널층(215e) 및 최하부 내부 스페이서(255)와 여전히 접촉하고 있다. 동작(24)은 하나보다 많은 에칭 프로세스를 적용할 수 있다. 예를 들어, 동작(24)은 핀(204b)을 선택적으로 제거하기 위해 제1 에칭 프로세스를 적용한 다음, 소스 피처(260c)를 원하는 레벨로 선택적으로 리세싱하기 위해 제2 에칭 프로세스를 적용할 수 있으며, 여기서 제1 및 제2 에칭 프로세스는 상이한 에천트를 사용하는 것과 같은 상이한 에칭 파라미터를 사용한다. 에칭 프로세스(들)는 건식 에칭, 습식 에칭, 반응성 이온 에칭 또는 다른 에칭 방법일 수 있다.
동작(26)에서, 방법(10)(도 1b)은 영역 I 및 II에서 S/D 트렌치(272) 모두를 채우기 위해 하나 이상의 유전체 물질로 유전체층(276)을 퇴적한다. 결과적인 구조물이 도 10a 내지 10f에 도시된다. 유전체층(276)은 최하부 채널층(215a)의 그렇지 않았으면 노출되었을 종단부를 덮는다. 일부 실시예에서, 유전체층(276)은 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi, 또는 다른 적합한 물질(들)을 포함할 수 있고, PE-CVD, F-CVD 또는 다른 적합한 방법에 의해 형성될 수 있다. 동작(26)은 디바이스(200)의 후면으로부터 과잉 유전체 물질을 제거하고 핀(204) 및 분리 구조물(230)을 노출시키기 위해 유전체층(276)에 대해 CMP 프로세스를 추가로 수행할 수 있다.
동작(28)에서, 방법(10)(도 1b)은 핀(204)을 선택적으로 에칭하여 게이트 스택(240) 및 드레인 피처(260b 및 260d)의 후면 위에 S/D 트렌치(274)를 각각 형성한다. S/D 트렌치(274)는 후면으로부터 드레인 피처(260b 및 260d)의 표면을 노출시킨다. 결과적인 구조물은 실시예에 따라 도 11a 내지 11f에 도시된다. 본 실시예에서, 동작(28)은 핀(204) 내의 반도체 물질(예를 들어, 실리콘)의 물질에 선택적으로 조정되고 게이트 스택(240), 분리 구조물(230), 내부 스페이서(255), 및 CESL(269)에 대해 무(또는 최소) 에칭을 사용하는 에칭 프로세스를 적용한다. 본 실시예에서, 에칭 프로세스는 또한 드레인 피처(260b 및 260d)를 에칭하여 이를 분리 구조물(230)과 CESL(269) 사이의 계면과 수평이거나 그 아래에 있는 레벨로 리세싱한다. 리세싱된 드레인 피처(260b)는 최하부 채널층(215a)보다 높게 유지되어, 리세싱된 드레인 피처(260b)가 최하부 채널층(215a) 및 최하부 내부 스페이서(255)와 여전히 접촉하고 있다; 리세싱된 드레인 피처(260d)는 최하부 채널층(215e)보다 높게 유지되어, 리세싱된 드레인 피처(260d)는 도 11a 및 11d에 도시된 바와 같이 최하부 채널층(215e) 및 최하부 내부 스페이서(255)와 여전히 접촉한다. 동작(28)은 하나보다 많은 에칭 프로세스를 적용할 수 있다. 예를 들어, 동작(28)은 핀(204)을 선택적으로 제거하기 위해 제1 에칭 프로세스를 적용한 다음, 드레인 피처(260b 및 260d)를 원하는 레벨로 선택적으로 리세싱하기 위해 제2 에칭 프로세스를 적용할 수 있으며, 여기서 제1 및 제2 에칭 프로세스는 상이한 에천트를 사용하는 것과 같은 상이한 에칭 파라미터를 사용한다. 에칭 프로세스(들)는 건식 에칭, 습식 에칭, 반응성 이온 에칭 또는 다른 에칭 방법일 수 있다.
동작(30)에서, 방법(10)(도 1b)은 실시예에 따라 도 12a 내지 12f에 도시된 바와 같이 디바이스(200)의 후면으로부터 S/D 트렌치(274)의 측벽 상에 유전체 라이너(304)를 퇴적한다. 도시된 실시예에서, 동작(30)은 먼저 유전체층(276), 분리 구조물(230), 게이트 스택(240)(즉, 계면층(348)), 내부 스페이서(255) 및 드레인 피처(260b 및 260d)의 다양한 표면을 따라 실질적으로 균일한 두께를 갖도록 유전체 라이너(304)를 컨포멀하게 퇴적한다. 다양한 실시예에서, 유전체 라이너(304)는 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi, 이들의 조합, 또는 다른 적절한 물질(들)을 포함할 수 있다. 일부 실시예에서, 유전체 라이너(304)는 유전체층(276)과 동일한 물질 조성을 포함한다. 유전체 라이너(304)는 ALD, CVD, 또는 다른 적절한 방법을 사용하여 퇴적될 수 있고, 다양한 실시예에서 약 1 nm 내지 약 5 nm의 두께를 가질 수 있다. 후속적으로, 동작(30)은 유전체 라이너(304)의 수평 부분을 돌파하고(break through) 그 대부분을 제거하기 위한 에칭 프로세스를 수행한다. 이 에칭 프로세스는 돌파 에칭 프로세스라고도 한다. 일부 실시예에서, 돌파 에칭 프로세스는 이방성 건식 에칭 프로세스 등을 포함할 수 있다. 유전체 라이너(304)가 산화물 화합물로 형성되는 일부 실시예에서, 돌파 에칭 프로세스는 CHF3, Ar, CF4, N2, O2, CH2F2, SF3 등, 또는 이들의 조합을 포함하는 에칭 프로세스 기체를 사용하는 반응성 이온 에칭(reactive ion etch; RIE) 프로세스이다. RIE 프로세스는 약 2 mTorr 내지 약 30 mTorr의 압력, 약 10℃ 내지 약 100℃의 온도, 약 100 W 내지 약 1500 W의 무선 주파수(RF) 전력, 및 약 10 V 내지 약 800 V의 전압 바이어스에서 약 2초 내지 약 20초의 에칭 시간 동안 수행될 수 있다. 예시된 실시예에서, 동작(30)의 결과로, 유전체 라이너(304)의 일부는 유전체층(276), 분리 구조물(230) 및 내부 스페이서(255)의 측벽 상에 남아있는 반면, 게이트 스택(240)의 상단 표면(즉, 계면층(348)), 내부 스페이서(255) 및 드레인 피처(260b 및 260d)는 S/D 트렌치(274)에서 노출된다.
동작(32)에서, 방법(10)(도 1b)은 드레인 피처(260b 및 260d) 위의 S/D 트렌치(274)에 실리사이드 피처(280)를 형성한다. 결과적인 구조물은 실시예에 따라 도 12a 내지 12f에 도시된다. 실시예에서, 동작(32)은, 먼저 하나 이상의 금속을 S/D 트렌치(274) 내로 퇴적하고, 하나 이상의 금속과 드레인 피처(260b 및 260d) 사이의 반응을 유발하여 실리사이드 피처(280)를 생성하기 위해 디바이스(200)에 어닐링 프로세스를 수행하며, 하나 이상의 금속의 미반응 부분을 제거하고, 실리사이드 피처(280)를 S/D 트렌치(274)에 남겨둔다. 하나 이상의 금속은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 백금(Pt), 이테르븀(Yb), 이리듐(Ir), 에르븀(Er), 코발트(Co) 또는 이들의 조합(예를 들어, 둘 이상의 금속 합금)을 포함할 수 있고, CVD, PVD, ALD, 또는 기타 적절한 방법을 사용하여 퇴적될 수 있다. 실리사이드 피처(280)는, 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 니켈-백금 실리사이드(NiPtSi), 니켈-백금-게르마늄 실리사이드(NiPtGeSi), 니켈-게르마늄 실리사이드(NiGeSi), 이테르븀 실리사이드(YbSi), 백금 실리사이드(PtSi), 이리듐 실리사이드(IrSi), 에르븀 실리사이드(ErSi), 코발트 실리사이드(CoSi), 이들의 조합, 또는 다른 적합한 화합물을 포함할 수 있다.
동작(34)에서, 방법(10)(도 1b)은 영역 I 및 II의 실리사이드 피처(280) 위의 S/D 트렌치(274)에 S/D 콘택(282)을 형성한다. 결과적인 구조물이 도 13a 내지 13f에 도시된다. 실시예에서, S/D 콘택(282)은 전도성 장벽층 및 전도성 장벽층 위의 금속 충전층을 포함할 수 있다. 전도성 장벽층은 티타늄(Ti), 탄탈룸(Ta), 텅스텐(W), 코발트(Co), 루테늄(Ru), 또는 예를 들면, 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 질화물(WN), 탄탈룸 질화물(TaN), 또는 이들의 조합과 같은 전도성 질화물을 포함할 수 있으며, CVD, PVD, ALD, 및/또는 다른 적절한 프로세스에 의해 형성될 수 있다. 금속 충전층은 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 니켈(Ni), 구리(Cu), 또는 다른 금속을 포함할 수 있으며, CVD, PVD, ALD, 도금, 또는 다른 적절한 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 전도성 장벽층은 S/D 콘택(282)에서 생략된다.
유전체 라이너(304)는 후속적으로 형성되는 S/D 콘택 내의 금속 물질이 유전체층(276)으로 확산되는 것을 방지하는 유전체 장벽층으로서 기능한다. 일부 대안적 실시예에서, 동작(26)에서, 방법(10)은 유전체층(276)과 S/D 콘택(282) 사이에 이중층 분리 피처를 형성하는데 있어서 유전체층(276)이 퇴적되기 전에 S/D 트렌치(272)(도 9a 내지 9f)에 장벽층(279)을 퇴적할 수 있다. 동작(34) 이후의 결과 구조물은 도 14a 내지 14f에 도시되어 있다. 이중층 분리 피처는 장벽층(279) 및 유전체 라이너(304)를 포함한다. 이중층 분리 피처는 이후에 형성되는 S/D 콘택과 유전체층(276) 사이에 더 나은 분리를 제공한다. 또한, 장벽층(279)은 덮여진 에피택셜 구조물이 산화되는 것을 방지한다. 장벽층(279)은 예시된 실시예에서 S/D 트렌치(272)에 컨포멀하게 퇴적된다. 일부 실시예에서, 장벽층(279)은 SiO2, SiN, SiCN, SiOCN, SiOC, 이들의 조합, 또는 다른 적합한 물질(들)을 포함하고, 유전체 라이너(304)는 SiN, SiCN, SiOCN, 이들의 조합, 또는 다른 적절한 물질(들)을 포함한다. 실시예의 추가로, 장벽층(279) 및 유전체 라이너(304)는 상이한 유전체 물질을 포함할 수 있다. 장벽층(279)은 ALD, CVD, 또는 다른 적절한 방법을 사용하여 퇴적될 수 있고, 다양한 실시예에서 약 1 nm 내지 약 5 nm의 두께를 가질 수 있다.
여전히 도 14a 및 14d를 참조하면, 영역 I의 GAA 트랜지스터(202a)에서 소스 피처(260a)는 채널층(215b-d)과 접촉하지만 채널층(215a)과는 접촉하지 않고, 드레인 피처(260b)는 채널층(215a-d)과 접촉한다. 따라서, 소스 피처(260a)로부터 드레인 피처(260b)로의 채널층(215a)을 통한 전류 경로가 없다. 채널층(215a)은 GAA 트랜지스터(202a)의 채널 영역으로부터 분리되었다. 분리는 리세싱된 소스 피처(260a) 및 유전체층(276)에 의해 제공된다. (유효) 채널층의 수는 GAA 트랜지스터(202a)에서 3개이다. 비교로서, 영역 II의 GAA 트랜지스터(202b)에서, 소스 피처(260c) 및 드레인 피처(260d) 각각은 채널층(215e-h)과 접촉한다. 따라서, 채널층(215e-h) 각각은 소스 피처(260c)로부터 드레인 피처(260d)로의 전류 경로를 제공한다. (유효) 채널층의 수는 GAA 트랜지스터(202b)에서 4개이다. 따라서, 방법(10)은 상이한 기능을 제공하는 하나의 IC 칩의 상이한 영역에 있는 GAA 트랜지스터에 대해 가변 수의 채널층을 제공한다.
방법(10)의 일부 대안적인 실시예에서, 영역 I의 GAA 트랜지스터(202a)의 드레인 피처(260b)도 리세싱될 수 있다. 예를 들어, 동작(28)에서, 드레인 피처(260b)를 노출시키는 S/D 트렌치(274)의 형성 후, 드레인 피처(260b)는 실리사이드 피처의 형성에서 동작(30)으로 진행하기 전에 최하부 채널층(215a) 아래의 레벨로 더 리세싱될 수 있다. 동작(34) 이후의 결과적인 구조물은 도 15a 내지 15f에 도시되어 있다. 리세싱된 소스 피처(260a) 및 리세싱된 드레인 피처(260b)는 모두 최하부 채널층(215a)과 접촉하지 않으며, 결과적으로 분리된 채널층(215a)이 된다. 다양한 실시예에서, 리세싱된 드레인 피처(260b)는 리세싱된 소스 피처(260a)와 수평이거나, 아래에 또는 그보다 높을 수 있다.
동작(36)에서, 방법(10)(도 1b)은 디바이스(200)에 대해 추가적인 제조 프로세스를 수행한다. 예를 들어, 디바이스(200)의 후면 상에 후면 전력 레일과 같은 금속 배선층(미도시)을 형성할 수 있다. 금속 배선층은 영역 I 및 II에서 후면 S/D 콘택(282)에 전기적으로 연결한다. 실시예에서, 금속 배선층은 다마신 프로세스, 이중-다마신 프로세스, 금속 패터닝 프로세스, 또는 다른 적절한 프로세스를 사용하여 형성될 수 있다. 금속 배선층은 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 구리(Cu), 니켈(Ni), 티타늄(Ti), 탄탈룸(Ta), 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 또는 다른 금속을 포함할 수 있으며, CVD, PVD, ALD, 도금 또는 다른 적절한 프로세스에 의해 퇴적될 수 있다. 후면 금속 배선층을 갖는 것은 소스/드레인 콘택 및 비아에 직접 연결하기 위해 디바이스(200)에서 사용 가능한 금속 트랙의 수를 유리하게 증가시킨다. 이는 또한 후면 금속 배선층이 없는 다른 구조물보다 더 큰 디바이스 집적을 위해 게이트 밀도를 증가시킨다. 동작(36)에서의 방법(10)은 또한 디바이스(200)의 후면 상에 하나 이상의 상호연결층을 형성하고, 디바이스(200)의 후면 상에 패시베이션층을 형성하고, 다른 BEOL 프로세스를 수행하며, 캐리어(370)를 제거할 수 있다.
도 1c는 본 개시의 일부 실시예에 따라, 후면 금속 배선층들에 대한 필요 없이 상이한 영역들에서 가변 수의 적층된 반도체 채널층들을 갖는 반도체 디바이스를 제조하기 위한 방법(100)의 흐름도를 도시한다. 방법(100)은 일부 실시예에 따른, 방법(100)에 따라 다양한 제조 단계에서 반도체 디바이스(또는 디바이스)(200)의 다양한 평면도 및 단면도를 도시하는 도 2 및 도 16a 내지 22f와 관련하여 아래에서 설명된다. 도 16a 내지 22f는 도 2의 A―A 라인, B―B 라인, C―C 라인, D―D 라인, E―E 라인 및 F―F 라인을 따라 부분적으로 디바이스(200)의 단면도를 도시한다. 특히, A―A 라인과 D―D 라인은 반도체 핀의 길이 방향("X" 방향)을 따라 절단되고, B―B 라인과 E―E 라인은 트랜지스터의 소스 영역으로 절단되고 트랜지스터의 게이트 스택(방향 "Y")과 평행하며, C―C 라인과 F―F 라인은 트랜지스터의 드레인 영역으로 절단되고 트랜지스터의 게이트 스택에 평행하다. 다양한 실시예에서, B―B 라인 및 E―E 라인은 대안적으로 트랜지스터의 드레인 영역으로 절단될 수 있고, C―C 라인 및 F―F 라인은 대안적으로 트랜지스터의 소스 영역으로 절단될 수 있음에 유의한다. 본 개시에서는 소스와 드레인을 혼용하여 사용한다. 추가 프로세싱은 본 개시에 의해 고려된다. 추가적인 동작은 방법(100)의 이전, 동안 및 이후에 제공될 수 있고, 설명된 동작 중 일부는 방법(100)의 추가적인 실시예에서 이동, 대체, 또는 제거될 수 있다. 방법(100)의 일부 양상은 방법(10)과 동일하며, 아래에서 간략하게 논의될 것이다. 방법(100)의 다른 양상은 방법(10)과 상이하며, 더 상세하게 설명될 것이다.
도 2 및 도 16a 내지 16f를 참조하면, 동작(102)에서, 방법(100)(도 1c)은 기판(201) 및 기판(201)의 전면 상에 구축된 트랜지스터를 갖는 디바이스(200)를 제공한다. 디바이스(200)는 예를 들어, I/O 영역과 같은 저전력 및/또는 저누설 애플리케이션을 위한 영역 I과 예를 들어, 코어 영역과 같은 고전력 및/또는 고속 애플리케이션을 위한 영역 II를 포함한다. 디바이스(200)의 많은 양상은 위에서 설명된 것과 동일하다. 이해의 편의를 위해 참조 번호가 반복된다. 몇 가지 차이점은 아래에서 논의된다.
채널층(215)은 채널층(215) 및 다른 희생 반도체층(217)이 층별로 교대로 적층된 반도체층 스택의 일부이다. 희생 반도체층(217) 및 채널층(215)은 에칭 선택성을 달성하기 위해 상이한 물질 조성(예를 들어, 상이한 반도체 물질, 상이한 구성 원자 백분율 및/또는 상이한 구성 중량 백분율)을 포함한다. 예를 들어, 채널층(215)은 Si를 포함할 수 있고, 희생 반도체층(217)은 SiGe를 포함할 수 있다. 그러나, 에칭 선택성을 제공하는 것을 포함하는 다른 실시예가 가능하다. 예를 들어, 일부 실시예에서, 채널층(215) 및 희생 반도체층(217) 중 하나는, 게르마늄, 예를 들어, 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물과 같은 화합물 반도체, 예를 들어, SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP 및/또는 GaInAsP와 같은 합금 반도체, 또는 이들의 조합과 같은 다른 물질을 포함할 수 있다. 예로서, 채널층(215) 및 희생 반도체층(217)의 에피택셜 성장은 분자 빔 에피택시(molecular beam epitaxy; MBE) 프로세스, 금속 유기 화학 증기 퇴적(metalorganic chemical vapor deposition; MOCVD) 프로세스 및/또는 다른 적절한 에피택셜 성장 프로세스에 의해 수행될 수 있다.
도 16a 내지 16f에 도시된 바와 같은 예시된 실시예에서, 게이트 스택(240)은 플레이스홀더(placeholder)이고 게이트-라스트 프로세스에서 최종 금속 게이트 스택으로 대체될 것이다. 따라서, 게이트 스택(240)은 더미 게이트 스택(240)이라고도 한다. 더미 게이트 스택(240)은 더미 계면층(242), 더미 게이트 전극층(244) 및 하드 마스크층(246)을 포함한다. 더미 계면층(242)은 예를 들어, 실리콘 산화물(예컨대, SiO2) 또는 실리콘 산 질화물(예를 들면, SiON)과 같은 유전체 물질을 포함할 수 있고, 화학적 산화, 열 산화, 원자층 퇴적(atomic layer deposition; ALD), 화학적 증기 퇴적(CVD), 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 더미 게이트 전극층(244)은 다결정 실리콘(poly-Si)을 포함할 수 있고 저압 화학 증기 퇴적(low-pressure chemical vapor deposition; LPCVD) 및 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD)와 같은 적절한 퇴적 프로세스에 의해 형성될 수 있다. 하드 마스크층(246)은 실리콘 산화물 및/또는 실리콘 질화물과 같은 물질의 하나 이상의 층을 포함할 수 있다. 실시예에서, 더미 게이트 스택(240)은 다른 적절한 층을 포함할 수 있다. 더미 게이트 스택(240)의 다양한 층은 포토리소그래피 및 에칭 프로세스에 의해 형성될 수 있다.
동작(104)에서, 방법(100)(도 1c)은 디바이스(200)의 영역 I을 노출시키면서 영역 II를 덮는, 디바이스(200)의 전면 위에 에칭 마스크(360)를 형성한다. 결과적인 구조물은 실시예에 따라 도 17a 내지 17f에 도시된다. 일부 실시예에서, 에칭 마스크(360)는 레지스트 물질을 포함한다(그리고 따라서 패터닝된 레지스트층 및/또는 패터닝된 포토레지스트층으로 지칭될 수 있음). 예에서, 동작(104)은 포토레지스트 코팅, 노광, 노광 후 베이킹, 및 현상에 의해 영역 II 위에 패터닝된 포토레지스트를 형성할 수 있다.
동작(106)에서, 방법(100)(도 1c)은 영역 I에서 S/D 피처(260)(소스 피처(260a) 및 드레인 피처(260b)를 포함함)를 선택적으로 에칭한다. 본 실시예에서, 동작(20)은 S/D 피처(260)의 에피택시 물질에 대해 선택적으로 조정되고 더미 게이트 스택(240), 분리 구조물(230), 게이트 스페이서(247), 내부 스페이서(255), 및 채널층(215)에 대해 무(또는 최소) 에칭을 사용하는 에칭 프로세스를 적용한다. 결과적인 구조물은 실시예에 따라 도 17a 내지 17f에 도시된다. 에칭 프로세스는 영역 I에서 S/D 피처(260)를 에칭하여 이를 최상부 채널층(215d) 아래에 있는 레벨로 리세싱한다. 영역 I의 리세싱된 S/D 피처(260)는 도 17a에 도시된 바와 같이 최상부 채널층(215d)과 접촉하지 않는다. 또한, 리세싱된 S/D 피처(260)는 일부 실시예에서 최상부 내부 스페이서(255)와 접촉하거나 접촉하지 않을 수 있다. S/D 피처(260a)는 도시된 실시예에서 하나의 채널층 아래에 리세싱하며, 이는 단지 예시를 위한 것이며 청구항들에 구체적으로 기재된 것을 넘어 제한하도록 의도되지 않음에 유의한다. S/D 피처(260)는 디바이스 성능 필요에 따라 하나보다 많은 채널층 아래에 리세싱될 수 있다는 것을 이해할 수 있다. S/D 피처(260)의 리세싱된 깊이는 그 위의 각 채널층에 대해 약 10 nm 내지 약 30 nm 범위이다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭, 또는 다른 에칭 방법일 수 있다. 일부 실시예에서, S/D 피처(260)의 에칭은, 산소-함유 기체, 불소-함유 기체(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소-함유 기체(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬-함유 기체(예를 들어, HBr 및/또는 CHBr3), 요오드-함유 기체, 다른 적절한 기체들 및/또는 플라즈마들, 및/또는 이들의 조합들을 구현하는 건식 에칭 프로세스를 포함한다. 에칭 시간은 하나의 채널층 아래에 S/D 피처(260)를 리세싱하기 위해 약 10초 내지 약 50초 동안 지속될 수 있다. 에칭 마스크(360)는 예를 들어, 레지스트 박리 프로세스 또는 다른 적절한 프로세스에 의해 후속적으로 제거된다.
동작(108)에서, 방법(100)(도 1c)은 영역 I 및 II 모두에서 S/D 피처(260) 위에 콘택 에칭 정지층(CESL)(269) 및 CESL(269) 위에 층간 유전체(ILD) 층(270)을 포함하는 다양한 피처를 형성한다. 결과적인 구조물은 실시예에 따라 도 18a 내지 18f에 도시된다. CESL(269)은 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi, 또는 다른 적절한 물질(들)을 포함할 수 있으며, CVD, PVD, ALD, 또는 다른 적절한 방법에 의해 형성될 수 있다. CESL(269)은 최상부 채널층(215d)의 그렇지 않으면 노출되었을 종단부를 덮는다. ILD 층(270)은 TEOS(tetraethylorthosilicate) 산화물, 도핑되지 않은 실리케이트 유리, 또는 예를 들어, BPSG(borophosphosilicate glass), FSG(fused silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass) 및/또는 다른 적합한 유전체 물질과 같은 도핑된 실리콘 산화물을 포함할 수 있다. ILD 층(270)은 PECVD, FCVD, 또는 다른 적합한 방법에 의해 형성될 수 있다. 동작(108)은 디바이스(200)의 상부 표면을 평탄화하고, 하드 마스크층(246)을 제거하며, 더미 게이트 전극층(244)을 노출시키기 위해 하나 이상의 CMP 프로세스를 수행할 수 있다.
동작(110)에서, 방법(100)(도 1c)은 더미 게이트 스택(240)을 제거하여 게이트 트렌치(271)를 형성한다. 결과적인 구조물은 실시예에 따라 도 19a 내지 19f에 도시된다. 게이트 트렌치(271)는 채널층(215) 및 희생 반도체층(217)의 표면을 노출시킨다. 동작(110)은 더미 계면층(242) 및 더미 게이트 전극층(244)의 물질에 선택적인 하나 이상의 에칭 프로세스를 포함할 수 있다. 에칭 프로세스는 게이트 스페이서(238) 및 ILD 층(270)의 에칭에 저항하는 에천트를 사용해, 예를 들어, 습식 에칭, 건식 에칭, RIE, 애싱 및/또는 다른 에칭 방법과 같은 임의의 적절한 에칭 기술을 포함할 수 있다. 예에서, 에칭 프로세스는 불소계 에천트(예컨대, CF4, CHF3, CH2F2 등)를 사용하는 건식 에칭 프로세스이다. 동작(110)은 또한 게이트 트렌치(271)로부터 채널층(215)을 릴리스한다. 본 실시예에서 채널층(215)은 Si를 포함하고, 희생 반도체층(217)은 SiGe를 포함한다. 복수의 희생 반도체층(217)은 선택적으로 제거될 수 있다. 일부 구현에서, 선택적 제거 프로세스는 오존과 같은 적절한 산화제를 사용하여 복수의 희생 반도체층(217)을 산화시키는 것을 포함한다. 그 후, 산화된 희생 반도체층(217)이 선택적으로 제거될 수 있다. 이 실시예를 촉진하기 위해, 동작(110)은 예를 들어, 500℃ 내지 700℃의 온도에서 HCl 기체를 적용하거나 CF4, SF6, 및 CHF3의 기체 혼합물을 적용함으로써 희생 반도체층(217)을 선택적으로 제거하는 건식 에칭 프로세스를 포함한다.
동작(112)에서, 방법(100)(도 1c)은 게이트 트렌치(271)에 금속 게이트 스택(예를 들어, 하이-k 금속 게이트)을 퇴적한다. 결과적인 구조물은 실시예에 따라 도 20a 내지 20f에 도시된다. 금속 게이트 스택은 하이-k 유전체층(349), 게이트 전극층(350), 및 하이-k 유전체층(349)과 채널층(215) 사이의 계면층(348)을 포함한다. 하이-k 유전체층(349)은 예를 들어, HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이-k 유전체 물질, 또는 이들의 조합과 같은 하이-k 유전체 물질을 포함한다. 하이-k 유전체 물질은 일반적으로 예를 들면, 실리콘 산화물의 유전 상수(k
Figure 112021053829240-pat00002
3.9)보다 큰 고 유전 상수를 갖는 유전체 물질을 지칭한다. 하이-k 유전체층(349)은 ALD, CVD, 금속-유기 CVD(metal-organic CVD; MOCVD), PVD, 열 산화, 및/또는 다른 적절한 방법들에 의해 형성될 수 있다. 계면층(348)은 실리콘 이산화물, 실리콘 산질화물, 또는 다른 적절한 물질을 포함할 수 있다. 계면층(348)은 화학적 산화, 열 산화, 원자층 퇴적(ALD), 화학 증기 퇴적(CVD), 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 일부 실시예에서, 게이트 전극층(350)은 n형 또는 p형 일함수층 및 금속 충전층을 포함한다. 예를 들어, n형 일함수층은 티타늄, 알루미늄, 탄탈륨 탄화물, 탄탈륨 탄질화물, 탄탈륨 실리콘 질화물, 또는 이들의 조합과 같이 충분히 낮은 유효 일함수를 갖는 금속을 포함할 수 있다. 예를 들어, p형 일함수층은 티타늄 질화물, 탄탈륨 질화물, 루테늄, 몰리브덴, 텅스텐, 백금, 또는 이들의 조합과 같이 충분히 큰 유효 일함수를 갖는 금속을 포함할 수 있다. 예를 들어, 금속 충전층은 알루미늄, 텅스텐, 코발트, 구리 및/또는 다른 적절한 물질을 포함할 수 있다. 게이트 전극층(350)은 CVD, PVD, 도금, 및/또는 다른 적절한 프로세스에 의해 형성될 수 있다.
동작(114)에서, 방법(100)(도 1c)은 영역 I 및 II에서 S/D 피처(260) 위에 S/D 콘택(275)을 형성한다. 결과적인 구조물은 실시예에 따라 도 21a 내지 21f에 도시된다. 동작(114)은 먼저 ILD 층(270)을 선택적으로 에칭하여 S/D 콘택 홀(미도시)을 형성할 수 있다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭, 또는 다른 에칭 방법일 수 있다. 선택적 에칭 프로세스는 실시예에서 건식 에칭일 수 있다. 예를 들어, 에천트는 C4F6, CO, CO2, 및 Ar의 기체 혼합물을 가질 수 있다. 동작(114)은 이어서 S/D 콘택 홀에 노출된 CESL(269)의 부분을 제거한다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭, 또는 다른 에칭 방법일 수 있다. 실시예에서, 동작(114)은 S/D 피처(260) 위의 S/D 콘택 홀에 실리사이드 피처(273)를 형성할 수 있다. 일부 실시예에서, 실리사이드 피처(273)는 S/D 피처(260) 위에 금속 물질이 형성되는 자기 정렬 실리사이드와 같은 실리사이드화에 의해 형성되고, 그 후 온도가 상승하여 어닐링되고 하부 실리콘과 금속 사이의 반응이 실리사이드를 형성하고, 반응되지 않은 금속은 에칭되어 제거된다(etched away). 실리사이드 피처(273)는 콘택 저항을 감소시키는 데 도움이 된다. 그 다음, 동작(114)은 S/D 콘택(275)을 형성하기 위해 실리사이드 피처(273) 위의 S/D 콘택 홀에 전도성 물질을 퇴적한다. 실시예에서, S/D 콘택(275)은 전도성 장벽층 및 전도성 장벽층 위의 금속 충전층을 포함할 수 있다. 전도성 장벽층은 티타늄(Ti), 탄탈룸(Ta), 텅스텐(W), 코발트(Co), 루테늄(Ru), 또는 예를 들면, 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 질화물(WN), 탄탈룸 질화물(TaN), 또는 이들의 조합과 같은 전도성 질화물을 포함할 수 있으며, CVD, PVD, ALD, 및/또는 다른 적절한 프로세스에 의해 형성될 수 있다. 금속 충전층은 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 니켈(Ni), 구리(Cu), 또는 다른 금속을 포함할 수 있으며, CVD, PVD, ALD, 도금, 또는 다른 적절한 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 전도성 장벽층은 S/D 콘택(275)에서 생략된다.
여전히 도 21a 및 21d를 참조하면, 영역 I의 GAA 트랜지스터(202a)에서, 다양한 실시예에서, 리세싱된 드레인 피처(260b)는 리세싱된 소스 피처(260a)와 수평이거나, 그 아래 또는 더 높을 수 있다. 그럼에도 불구하고, 소스 피처(260a) 및 드레인 피처(260b) 모두는 채널층(215a-c)과 접촉하지만 최상부 채널층(215d)과는 접촉하지 않는다. 따라서, 소스 피처(260a)로부터 드레인 피처(260b)로의 채널층(215d)을 통한 전류 경로가 없다. 따라서, 채널층(215a)은 리세싱된 S/D 피처(260a 및 260b) 및 CESL(269)에 의해 GAA 트랜지스터(202a)의 채널 영역으로부터 분리된다. (유효) 채널층의 수는 GAA 트랜지스터(202a)에서 3개이다. 비교로서, 영역 II의 GAA 트랜지스터(202b)에서, 소스 피처(260c) 및 드레인 피처(260d) 각각은 채널층(215e-h)과 접촉한다. 따라서, 채널층(215e-h) 각각은 소스 피처(260c)로부터 드레인 피처(260d)로의 전류 경로를 제공한다. (유효) 채널층의 수는 GAA 트랜지스터(202b)에서 4개이다. 따라서, 방법(100)은 상이한 기능을 제공하는 하나의 IC 칩의 상이한 영역에 있는 GAA 트랜지스터에 대해 가변 수의 채널층을 제공한다.
방법(100)의 일부 대안적인 실시예에서, 영역 I의 GAA 트랜지스터(202a)의 드레인 피처(260b)는 리세싱 후에 최상부 채널층(215d)과 접촉하는 상태로 남아있을 수 있다. 예를 들어, 동작(104)에서, 에칭 마스크(360)는 또한 영역 I의 드레인 피처(260b)를 덮을 수 있고 소스 피처(260a) 위에 개구를 가질 수 있다. 따라서, 동작(106)에서, 소스 피처(260a)만이 최하부 채널층(215a) 아래에 있는 레벨로 리세싱된다. 동작(114) 이후의 결과적인 구조물은 도 22a 내지 22f에 도시되어 있다. 리세싱된 소스 피처(260a)는 최상부 채널층(215d)과 접촉하지 않고 드레인 피처(260b)는 최상부 채널층(215d)과 접촉 상태를 유지한다. 그럼에도 불구하고, 결과적인 구조물은 여전히 분리된 채널층(215d)이 된다.
동작(116)에서, 방법(100)(도 1c)은 디바이스(200)에 대해 추가적인 제조 프로세스를 수행한다. 예를 들어, 완전한 IC를 형성하기 위해 다양한 트랜지스터의 소스 단자, 드레인 단자, 게이트 단자를 전기적으로 연결하는, 디바이스(200)의 전면 상의 하나 이상의 상호연결층을 형성할 수 있다.
제한하고자 하는 것은 아니지만, 본 개시의 실시예는 다음 이점 중 하나 이상을 제공한다. 예를 들어, 본 개시 내용의 실시예는 상이한 기능을 제공하는 하나의 IC 칩의 상이한 영역에서 가변 수의 적층된 채널층을 형성한다. 이것은 유리하게 다양한 트랜지스터의 상이한 전류 구동 능력의 요건을 만족시킨다. 또한, 본 개시의 일부 실시예는 집적 회로에서 사용 가능한 금속 트랙의 수를 증가시키고 더 큰 디바이스 집적을 위해 게이트 밀도를 증가시키기 위해 후면 전력 레일과 같은 후면 배선층을 형성한다. 본 개시의 실시예는 기존의 반도체 제조 프로세스 내에 즉시 통합될 수 있다.
하나의 예시적인 양상에서, 본 개시는 방법에 대한 것이다. 방법은, 전면 및 후면을 갖는 구조물을 제공하는 단계 - 구조물은 기판, 기판 위에 있고 제1 소스/드레인(source/drain; S/D) 피처와 제2 S/D 피처를 연결하는 2개 이상의 반도체 채널층, 및 반도체 채널층과 맞물리는 게이트 구조물을 포함하고, 기판은 구조물의 후면에 있고 게이트 구조물은 구조물의 전면에 있음 -; 제1 S/D 피처를 리세싱하여 반도체 채널층 중 하나의 종단부(terminal end)를 노출시키는 단계; 및 제1 S/D 피처 상에 유전체층을 퇴적하고 반도체 채널층 중 하나의 노출된 종단부를 덮는 단계를 포함한다. 일부 실시예에서, 제1 S/D 피처를 리세싱하는 단계 후에, 제1 S/D 피처는 반도체 채널층 중 하나와 접촉하지 않는다. 일부 실시예에서, 반도체 채널층 중 하나는 구조물에서 최하부 반도체 채널층이고, 제1 S/D 피처를 리세싱하는 단계는 이 구조물의 후면으로부터 제1 S/D 피처를 에칭하는 단계를 포함한다. 일부 실시예에서, 본 방법은 제1 S/D 피처를 노출시키는 트렌치를 형성하기 위해 구조물의 후면으로부터 기판을 에칭하는 단계를 더 포함하고, 제1 S/D 피처를 리세싱하는 단계는 트렌치를 관통해 제1 S/D 피처를 에칭하는 단계를 포함한다. 일부 실시예에서, 게이트 구조물은 하이-k 금속 게이트 구조물이다. 일부 실시예에서, 반도체 채널층 중 하나는 구조물에서 최상부 반도체 채널층이고, 제1 S/D 피처를 리세싱하는 단계는 구조물의 전면으로부터 제1 S/D 피처를 에칭하는 단계를 포함한다. 일부 실시예에서, 게이트 구조물은 희생 게이트 구조물이다. 일부 실시예에서, 본 방법은, 희생 게이트 구조물을 제거하여 반도체 채널층을 노출시키는 단계; 및 반도체 채널층과 맞물리는 하이-k 금속 게이트 구조물을 형성하는 단계를 더 포함한다. 일부 실시예에서, 제1 S/D 피처를 리세싱하는 단계 후에, 제2 S/D 피처는 반도체 채널층 각각과 접촉 상태로 유지된다. 일부 실시예에서, 제1 S/D 피처를 리세싱하는 단계는 제2 S/D 피처를 리세싱하여 반도체 채널층 중 하나의 또 다른 종단부를 노출시키는 단계를 포함한다. 일부 실시예에서, 본 방법은, 유전체층을 부분적으로 제거하여 제1 S/D 피처를 노출시키는 단계; 및 제1 S/D 피처 상에 S/D 콘택을 형성하는 단계를 더 포함한다.
또 다른 예시적인 양상에서, 본 개시는 방법에 대한 것이다. 본 방법은, 전면 및 후면을 갖는 구조물을 제공하는 단계 - 구조물은 기판, 기판 위의 반도체 핀, 반도체 핀 위의 제1 소스/드레인(source/drain; S/D) 피처와 제2 S/D 피처, 반도체 핀 위에 있고 제1 S/D 피처와 제2 S/D 피처를 연결하는 2개 이상의 반도체 채널층, 및 반도체 채널층과 맞물리는 게이트 구조물을 포함하고, 기판은 구조물의 후면에 있고 게이트 구조물은 구조물의 전면에 있음 -; 반도체 핀이 노출될 때까지 기판의 후면으로부터 구조물을 박화하는 단계; 구조물의 후면으로부터 반도체 핀을 에칭하여 제1 S/D 피처를 노출시키는 제1 트렌치를 형성하는 단계; 최하부 반도체 채널층의 종단부가 제1 트렌치에서 노출되도록 제1 트렌치를 관통해 제1 S/D 피처를 리세싱하는 단계; 및 제1 트렌치에 유전체층을 퇴적하는 단계를 포함하고, 유전체층은 최하부 반도체 채널층의 종단부를 덮는다. 일부 실시예에서, 본 방법은, 구조물의 후면으로부터 반도체 핀을 에칭하여 제2 S/D 피처를 노출시키는 제2 트렌치를 형성하는 단계; 및 제2 S/D 피처 상에 랜딩하는 S/D 콘택을 형성하는 단계를 더 포함한다. 일부 실시예에서, 제2 S/D 피처는 최하부 반도체 채널층과 접촉한다. 일부 실시예에서, 본 방법은, S/D 콘택을 형성하는 단계 전에, 최하부 반도체 채널층의 또 다른 종단부가 제2 트렌치에서 노출되도록 제2 트렌치를 관통해 제2 S/D 피처를 리세싱하는 단계를 더 포함한다. 일부 실시예에서, 게이트 구조물은 하이-k 금속 게이트 구조물이다.
또 다른 예시적인 양상에서, 본 개시는 반도체 구조물에 대한 것이다. 반도체 구조물은, 서로의 위에 수직으로 적층된 둘 이상의 반도체 채널층; 반도체 채널층과 맞물리는 게이트 구조물; 및 제1 소스/드레인(S/D) 피처 및 제2 소스/드레인 피처(S/D)를 포함하고, 제1 S/D 피처와 제2 S/D 피처, 반도체 채널층, 및 게이트 구조물은 반도체 구조물의 전면에 있으며, 반도체 채널 중 적어도 하나는 제1 S/D 피처와 제2 S/D 피처 중 적어도 하나와 접촉하지 않는다. 일부 실시예에서, 반도체 채널층 중 적어도 하나는 최하부 반도체 채널층이다. 일부 실시예에서, 반도체 구조물은 반도체 구조물의 후면에 금속 배선층을 더 포함한다. 일부 실시예에서, 반도체 채널층 중 적어도 하나는 제1 S/D 피처와 제2 S/D 피처 모두와 접촉하지 않는다.
전술한 바는, 당업자들이 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처들의 개요를 설명하였다. 당업자들은 여기서 소개된 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계하거나 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 또한, 당업자들은 이런 균등 구성이 본 개시의 정신 및 범위로부터 이탈하지 않으며 또한 이들은 본 개시의 정신 및 범위로부터의 이탈 없이 여기에서 다양한 변화, 치환, 및 변경을 이룰 수 있음을 인식해야 한다.
실시예들
실시예 1. 방법에 있어서,
전면 및 후면을 갖는 구조물을 제공하는 단계 ― 상기 구조물은 기판, 상기 기판 위에 있고 제1 소스/드레인(source/drain; S/D) 피처와 제2 S/D 피처를 연결하는 2개 이상의 반도체 채널층들, 및 상기 반도체 채널층들과 맞물리는(engage) 게이트 구조물을 포함하며, 상기 기판은 상기 구조물의 후면에 있고, 상기 게이트 구조물은 상기 구조물의 전면에 있음 ― ;
상기 제1 S/D 피처를 리세싱(recessing)하여, 상기 반도체 채널층들 중 하나의 반도체 채널층의 종단부(terminal end)를 노출시키는 단계; 및
상기 제1 S/D 피처 상에 유전체층을 퇴적하고, 상기 반도체 채널층들 중 상기 하나의 반도체 채널층의 상기 노출된 종단부를 덮는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 제1 S/D 피처를 리세싱하는 단계 후에, 상기 제1 S/D 피처는 상기 반도체 채널층들 중 상기 하나의 반도체 채널층과 접촉하지 않는 것인, 방법.
실시예 3. 실시예 1에 있어서,
상기 반도체 채널층들 중 상기 하나의 반도체 채널층은 상기 구조물 내의 최하부 반도체 채널층이고, 상기 제1 S/D 피처를 리세싱하는 단계는 상기 구조물의 후면으로부터 상기 제1 S/D 피처를 에칭하는 단계를 포함하는 것인, 방법.
실시예 4. 실시예 3에 있어서,
상기 제1 S/D 피처를 노출시키는 트렌치를 형성하기 위해 상기 구조물의 후면으로부터 상기 기판을 에칭하는 단계를 더 포함하고, 상기 제1 S/D 피처를 리세싱하는 단계는 상기 트렌치를 관통해 상기 제1 S/D 피처를 에칭하는 단계를 포함하는 것인, 방법.
실시예 5. 실시예 3에 있어서,
상기 게이트 구조물은 하이-k 금속 게이트 구조물인 것인, 방법.
실시예 6. 실시예 1에 있어서,
상기 반도체 채널층들 중 상기 하나의 반도체 채널층은 상기 구조물 내의 최상부 반도체 채널층이고, 상기 제1 S/D 피처를 리세싱하는 단계는 상기 구조물의 전면으로부터 상기 제1 S/D 피처를 에칭하는 단계를 포함하는 것인, 방법.
실시예7. 실시예 6에 있어서,
상기 게이트 구조물은 희생 게이트 구조물인 것인, 방법.
실시예 8. 실시예 7에 있어서,
상기 희생 게이트 구조물을 제거하여, 상기 반도체 채널층들을 노출시키는 단계; 및
상기 반도체 채널층들과 맞물리는 하이-k 금속 게이트 구조물을 형성하는 단계
를 더 포함하는, 방법.
실시예 9. 실시예 1에 있어서,
상기 제1 S/D 피처를 리세싱하는 단계 후에, 상기 제2 S/D 피처는 상기 반도체 채널층들 각각과 접촉 상태로 유지되는 것인, 방법.
실시예 10. 실시예 1에 있어서,
상기 제1 S/D 피처를 리세싱하는 단계는, 상기 제2 S/D 피처를 리세싱하여 상기 반도체 채널층들 중 상기 하나의 반도체 채널층의 또 다른 종단부를 노출시키는 단계를 포함하는 것인, 방법.
실시예 11. 실시예 1에 있어서,
상기 유전체층을 부분적으로 제거하여, 상기 제1 S/D 피처를 노출시키는 단계; 및
상기 제1 S/D 피처 상에 S/D 콘택을 형성하는 단계
를 더 포함하는, 방법.
실시예 12. 방법에 있어서,
전면 및 후면을 갖는 구조물을 제공하는 단계 ― 상기 구조물은 기판, 상기 기판 위의 반도체 핀(fin), 상기 반도체 핀 위의 제1 소스/드레인(S/D) 피처와 제2 S/D 피처, 상기 반도체 핀 위에 있고 상기 제1 S/D 피처와 상기 제2 S/D 피처를 연결하는 2개 이상의 반도체 채널층들, 및 상기 반도체 채널층들과 맞물리는 게이트 구조물을 포함하며, 상기 기판은 상기 구조물의 후면에 있고, 상기 게이트 구조물은 상기 구조물의 전면에 있음 ―;
상기 반도체 핀이 노출될 때까지 상기 구조물의 후면으로부터 상기 구조물을 박화(thin down)하는 단계;
상기 구조물의 후면으로부터 상기 반도체 핀을 에칭하여 상기 제1 S/D 피처를 노출하는 제1 트렌치를 형성하는 단계;
최하부 반도체 채널층의 종단부가 상기 제1 트렌치에서 노출되도록 상기 제1 트렌치를 관통해 상기 제1 S/D 피처를 리세싱하는 단계; 및
상기 제1 트렌치에 유전체층을 퇴적하는 단계 ― 상기 유전체층은 상기 최하부 반도체 채널층의 상기 종단부를 덮음 ―
를 포함하는, 방법.
실시예 13. 실시예 12에 있어서,
상기 구조물의 후면으로부터 상기 반도체 핀을 에칭하여 상기 제2 S/D 피처를 노출시키는 제2 트렌치를 형성하는 단계; 및
상기 제2 S/D 피처 상에 랜딩(landing)하는 S/D 콘택을 형성하는 단계
를 더 포함하는, 방법.
실시예 14. 실시예 13에 있어서,
상기 제2 S/D 피처는 상기 최하부 반도체 채널층과 접촉하는 것인, 방법.
실시예 15. 실시예 13에 있어서,
상기 S/D 콘택을 형성하는 단계 전에, 상기 최하부 반도체 채널층의 또 다른 종단부가 상기 제2 트렌치에서 노출되도록 상기 제2 트렌치를 관통해 상기 제2 S/D 피처를 리세싱하는 단계를 더 포함하는, 방법.
실시예 16. 실시예 12에 있어서,
상기 게이트 구조물은 하이-k 금속 게이트 구조물인 것인, 방법.
실시예 17. 반도체 구조물에 있어서,
서로의 위에 수직으로 적층된 2개 이상의 반도체 채널층들;
상기 반도체 채널층들과 맞물리는 게이트 구조물; 및
제1 소스/드레인(S/D) 피처 및 제2 소스/드레인 피처
를 포함하고, 상기 제1 S/D 피처와 상기 제2 S/D 피처, 상기 반도체 채널층들, 및 상기 게이트 구조물은 상기 반도체 구조물의 전면에 있으며, 상기 반도체 채널층 중 적어도 하나는 상기 제1 S/D 피처와 상기 제2 S/D 피처 중 적어도 하나와 접촉하지 않는 것인, 반도체 구조물.
실시예 18. 실시예 17에 있어서,
상기 반도체 채널층 중 상기 적어도 하나는 최하부 반도체 채널층인 것인, 반도체 구조물.
실시예 19. 실시예 18에 있어서,
상기 반도체 구조물의 후면에 있는 금속 배선층을 더 포함하는, 반도체 구조물.
실시예 20. 실시예 17에 있어서,
상기 반도체 채널층 중 상기 적어도 하나는 상기 제1 S/D 피처 및 상기 제2 S/D 피처 모두와 접촉하지 않는 것인, 반도체 구조물.

Claims (10)

  1. 방법에 있어서,
    전면 및 후면을 갖는 구조물을 제공하는 단계 ― 상기 구조물은 기판, 상기 기판 위에 있고 제1 소스/드레인(source/drain; S/D) 피처와 제2 S/D 피처를 연결하는 2개 이상의 반도체 채널층들, 및 상기 반도체 채널층들과 맞물리는(engage) 게이트 구조물을 포함하며, 상기 기판은 상기 구조물의 후면에 있고, 상기 게이트 구조물은 상기 구조물의 전면에 있음 ― ;
    상기 제1 S/D 피처를 리세싱(recessing)하여, 상기 반도체 채널층들 중 하나의 반도체 채널층의 종단부(terminal end)를 노출시키는 단계 - 상기 반도체 채널층들은 서로의 위에 수직으로 적층됨 - ; 및
    상기 제1 S/D 피처 상에 유전체층을 퇴적하고, 상기 반도체 채널층들 중 상기 하나의 반도체 채널층의 상기 노출된 종단부를 덮는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 제1 S/D 피처를 리세싱하는 단계 후에, 상기 제1 S/D 피처는 상기 반도체 채널층들 중 상기 하나의 반도체 채널층과 접촉하지 않는 것인, 방법.
  3. 제1항에 있어서,
    상기 반도체 채널층들 중 상기 하나의 반도체 채널층은 상기 구조물 내의 최하부 반도체 채널층이고, 상기 제1 S/D 피처를 리세싱하는 단계는 상기 구조물의 후면으로부터 상기 제1 S/D 피처를 에칭하는 단계를 포함하는 것인, 방법.
  4. 제3항에 있어서,
    상기 제1 S/D 피처를 노출시키는 트렌치를 형성하기 위해 상기 구조물의 후면으로부터 상기 기판을 에칭하는 단계를 더 포함하고, 상기 제1 S/D 피처를 리세싱하는 단계는 상기 트렌치를 관통해 상기 제1 S/D 피처를 에칭하는 단계를 포함하는 것인, 방법.
  5. 제1항에 있어서,
    상기 반도체 채널층들 중 상기 하나의 반도체 채널층은 상기 구조물 내의 최상부 반도체 채널층이고, 상기 제1 S/D 피처를 리세싱하는 단계는 상기 구조물의 전면으로부터 상기 제1 S/D 피처를 에칭하는 단계를 포함하는 것인, 방법.
  6. 제1항에 있어서,
    상기 제1 S/D 피처를 리세싱하는 단계 후에, 상기 제2 S/D 피처는 상기 반도체 채널층들 각각과 접촉 상태로 유지되는 것인, 방법.
  7. 제1항에 있어서,
    상기 제1 S/D 피처를 리세싱하는 단계는, 상기 제2 S/D 피처를 리세싱하여 상기 반도체 채널층들 중 상기 하나의 반도체 채널층의 또 다른 종단부를 노출시키는 단계를 포함하는 것인, 방법.
  8. 제1항에 있어서,
    상기 유전체층을 부분적으로 제거하여, 상기 제1 S/D 피처를 노출시키는 단계; 및
    상기 제1 S/D 피처 상에 S/D 콘택을 형성하는 단계
    를 더 포함하는, 방법.
  9. 방법에 있어서,
    전면 및 후면을 갖는 구조물을 제공하는 단계 ― 상기 구조물은 기판, 상기 기판 위의 반도체 핀(fin), 상기 반도체 핀 위의 제1 소스/드레인(S/D) 피처와 제2 S/D 피처, 상기 반도체 핀 위에 있고 상기 제1 S/D 피처와 상기 제2 S/D 피처를 연결하는 2개 이상의 반도체 채널층들, 및 상기 반도체 채널층들과 맞물리는 게이트 구조물을 포함하며, 상기 기판은 상기 구조물의 후면에 있고, 상기 게이트 구조물은 상기 구조물의 전면에 있음 ―;
    상기 반도체 핀이 노출될 때까지 상기 구조물의 후면으로부터 상기 구조물을 박화(thin down)하는 단계;
    상기 구조물의 후면으로부터 상기 반도체 핀을 에칭하여 상기 제1 S/D 피처를 노출하는 제1 트렌치를 형성하는 단계;
    최하부 반도체 채널층의 종단부가 상기 제1 트렌치에서 노출되도록 상기 제1 트렌치를 관통해 상기 제1 S/D 피처를 리세싱하는 단계; 및
    상기 제1 트렌치에 유전체층을 퇴적하는 단계 ― 상기 유전체층은 상기 최하부 반도체 채널층의 상기 종단부를 덮음 ―
    를 포함하는, 방법.
  10. 반도체 구조물에 있어서,
    서로의 위에 수직으로 적층된 2개 이상의 반도체 채널층들;
    상기 반도체 채널층들과 맞물리는 게이트 구조물; 및
    제1 소스/드레인(S/D) 피처 및 제2 소스/드레인 피처
    를 포함하고, 상기 제1 S/D 피처와 상기 제2 S/D 피처, 상기 반도체 채널층들, 및 상기 게이트 구조물은 상기 반도체 구조물의 전면에 있으며, 상기 반도체 채널층 중 적어도 하나는 상기 제1 S/D 피처와 상기 제2 S/D 피처 중 적어도 하나와 접촉하지 않는 것인, 반도체 구조물.
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