KR20210148861A - 공기 간극 및 후측 자가 정렬 접촉부를 갖는 유전체 핀들 - Google Patents

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KR20210148861A
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Abstract

방법은, 기판으로부터 연장되는 2개의 핀들(fins) 및 핀들의 하부 부분에 인접한 격리 구조물을 갖는 구조물을 제공하는 단계; 격리 구조물 위에 그리고 핀들의 상단 및 측벽 위에 클래딩층(cladding layer)을 형성하는 단계; 기판을 노출시키기 위해 클래딩층을 에칭 마스크로서 사용하여 격리 구조물을 리세싱하는 단계; 격리 구조물을 리세싱하는 단계 후에, 기판, 격리 구조물 및 클래딩층 위에 시일층을 퇴적하는 단계; 시일층 위에 그리고 2개의 핀들 사이에 희생 플러그를 형성하는 단계; 및 희생 플러그 위에 그리고 2개의 핀들 사이에 측방향으로 유전체 상단 커버를 퇴적하는 단계를 포함한다.

Description

공기 간극 및 후측 자가 정렬 접촉부를 갖는 유전체 핀들{DIELECTRIC FINS WITH AIR GAP AND BACKSIDE SELF-ALIGNED CONTACT}
본 출원은 2020년 5월 29일에 출원된 미국 특허 가출원 제63/032,365호에 대한 이익을 주장하며, 그 전체 개시가 참조에 의해 본 명세서에 통합된다.
전자 산업은, 더 많은 점점 복잡하고 정교해지는 기능들을 동시에 지원할 수 있는, 더 작고 더 빠른 전자 디바이스들에 대한 끊임없이 증가하는 수요를 경험해 왔다. 이러한 요구를 충족하기 위해 집적 회로(integrated circuit; IC) 산업에서는 저비용, 고성능 및 저전력 IC를 제조하는 추세가 계속되고 있다. 지금까지 이러한 목표들은 대부분 IC 치수들(예를 들면, 최소 피처 크기(minimum IC feature size))을 감소시켜 생산 효율을 향상시키고 연관된 비용을 낮춤으로써 달성되어 왔다. 그러나, 이러한 스케일링(scaling)으로 인해 IC 제조 프로세스에서 복잡성도 또한 증가되었다. 관심 분야 중 하나는 인접한 금속 게이트 전극들을 격리하는(isolate) 방법과 고집적 IC에서 인접한 소스/드레인 전극들을 격리하는 방법이다.
본 개시는 첨부 도면과 함께 이하의 상세한 설명을 읽음으로써 최상으로 이해될 것이다. 산업에서의 표준 실무에 따라서, 다양한 피처들(features)이 실제 축적으로(scale) 도시되지 않았고 단지 설명 목적을 위해서 사용된다는 것이 강조된다. 실제로, 다양한 피처들의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1a, 도 1b, 도 1c 및 도 1d는 본 개시의 다양한 양상들에 따른, 후측 전력 레일(backside power rails) 및 후측 자가 정렬 비아를 갖는 반도체 디바이스를 형성하는 방법의 흐름도를 도시한다.
도 2, 도 3, 도 4b, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13b, 도 13c, 도 14b, 도 14c, 도 14d, 도 14e, 도 15b, 도 15c, 도 15d, 도 15e, 도 16b, 도 16c, 도 16d, 도 16e, 도 17b, 도 17c, 도 17d, 도 17e, 도 18b, 도 18c, 도 18d, 도 18e, 도 19b, 도 19c, 도 19ca, 도 19cb, 도 19cc, 도 19cd, 도 20b, 도 20c, 도 21, 도 22b, 도 22c, 도 22d, 도 22e, 도 23b, 도 23c, 도 23d, 도 23e, 도 24b, 도 24c, 도 24d, 도 24e, 도 25b, 도 25c, 도 25d, 도 25e, 도 26b, 도 26c, 도 26d, 도 26e, 도 27b, 도 27c, 도 27d, 도 27e, 도 28b, 도 28c, 도 28d, 도 28e, 도 29b, 도 29c, 도 29d, 도 29e, 도 30b, 도 30c, 도 30d, 도 30e, 및 도 31은 도 1a 내지 도 1d의 방법의 실시예에 따른 제조의 중간 단계에서 일부 실시예에 따른 반도체 디바이스의 일부의 단면도를 도시한다.
도 4a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a, 도 22a, 도 23a, 도 24a, 도 25a, 도 26a, 도 27a, 도 28a, 도 29a 및 도 30a는 일부 실시예에 따라 반도체 디바이스의 일부의 평면도를 도시한다.
하기의 개시는 제공되는 특허 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다. 또한, 숫자 또는 숫자의 범위가 "약", "대략" 등으로 기술될 때, 이 용어는 달리 명시되지 않는 한, 본 명세서에 개시된 특정 기술의 당업자의 지식에 따라 설명된 숫자의 특정 변화(+/-10% 또는 기타 변화 등) 내에 있는 숫자를 포함한다. 예를 들어, 용어 "약 5 nm"는 4.5 nm 내지 5.5 nm, 4.0 nm 내지 5.0 nm 등의 치수 범위를 포함할 수 있다.
본 출원은 일반적으로 반도체 구조물 및 제조 프로세스와 관련되며, 보다 구체적으로는 금속 게이트를 격리하고 S/D 피처를 격리하기 위해 공기 간극(air gaps)이 있는 유전체 핀을 사용하는 것과 관련된다. 유전체 핀은 웨이퍼 전측 프로세스(wafer frontside processes)와 웨이퍼 후측 프로세스의 조합으로 형성된다. 예를 들어, 웨이퍼 전측 프로세스를 사용하여 희생층(sacrificial layer)을 갖는 유전체 핀이 인접한 반도체 핀들 사이에 형성된다. 후측 자가 정렬 접촉부(또는 후측 비아)를 형성하기 위한 웨이퍼 후측 프로세스 동안, 이 희생층은 노출되고 선택적으로 제거되며, 이전에 차지했던 공간은 유전체 물질로 시일되어(sealed off) 유전체 핀 내에 공기 간극을 형성한다. 공기 간극은 인접한 금속 게이트들 사이의 커플링 커패시턴스(coupling capacitance)를 더욱 감소시킨다.
본 개시의 구조물 및 제조 방법의 세부 사항은 일부 실시예에 따라 GAA 디바이스를 제조하는 프로세스를 예시하는 첨부된 도면과 함께 아래에 설명된다. GAA 디바이스는 나노와이어 트랜지스터 및 나노시트 트랜지스터와 같이 수직 적층 수평 배향 다중 채널 트랜지스터(vertically-stacked horizontally-oriented multi-channel transistors)를 갖는 디바이스를 지칭한다. GAA 디바이스는 더 나은 게이트 제어 능력, 더 낮은 누설 전류 및 완전한 FinFET 디바이스 레이아웃 호환성으로 인해 CMOS를 로드맵의 다음 단계로 끌어올릴 유망한 후보이다. 본 개시는 또한 후측 전력 레일 및 후측 자가 정렬된 비아를 갖는 FinFET 디바이스를 제조하는 데 사용될 수 있다. 간략함을 위해, 본 개시는 GAA 디바이스를 예로 사용하고 GAA와 FinFET 실시예들 간의 프로세스들의 특정 차이점을 지적한다. 당업자들은 여기서 소개된 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계하거나 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다.
도 1a, 도 1b, 도 1c, 및 도 1d는 본 개시의 각종 양상에 따른 반도체 디바이스를 제조하기 위한 방법(100)의 흐름도이다. 추가 프로세싱은 본 개시에 의해 고려된다. 추가적인 동작은 방법(100)의 이전, 동안 및 이후에 제공될 수 있고, 설명된 동작 중 일부는 방법(100)의 추가적인 실시예에 대해 이동, 교체, 또는 제거될 수 있다.
방법(100)은 일부 실시예에 따른 방법(100)에 따라 다양한 제조 단계에서 반도체 디바이스(또는 반도체 구조물)(200)의 다양한 평면도 및 단면도를 예시하는 도 2 내지 도 31과 관련하여 아래에서 설명된다. 일부 실시예에서, 디바이스(200)는 저항기, 커패시터, 인덕터, 다이오드, p형 전계 효과 트랜지스터(p-type field effect transistor; PFET), n형 전계 효과 트랜지스터(n-type field effect transistor; NFET), FinFET, 나노시트 FET, 나노와이어 FET, 기타 유형의 다중 게이트 FET, 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET), 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 트랜지스터, 양극성 접합 트랜지스터(bipolar junction transistor; BJT), 측방향 확산 MOS(laterally diffused MOS; LDMOS) 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 메모리 디바이스, 다른 적절한 컴포넌트, 또는 이들의 조합과 같은 다양한 수동 및 능동 마이크로전자 디바이스를 포함하는 IC 칩, 시스템 온 칩(system on chip; SoC) 또는 이들의 일부의 일부이다. 도 2 내지 도 31은 본 개시의 발명 개념을 더 잘 이해하도록 명확성을 위해 단순화되었다. 추가의 피처들이 디바이스(200)에 추가될 수 있고, 이하에서 설명되는 피처들 중의 일부는 디바이스(200)의 다른 실시예에서 교체, 수정 또는 제거될 수 있다.
동작(102)에서, 방법(100)(도 1a)은 기판(201) 위에 제1 및 제2 반도체층의 스택(205)을 형성한다. 결과적인 구조물은 실시예에 따라 도 2 및 도 3에 도시된다. 특히, 도 2는 실시예에서 기판(201)을 예시하고, 도 3은 실시예에서 반도체층(210 및 215)의 스택(205)을 예시한다. 도시된 실시예에서, 기판(201)은 SOI(silicon-on-insulator) 기판, SGOI(silicon germanium-on-insulator) 기판 또는 GOI(germanium-on-insulator) 기판과 같은 반도체 온 인슐레이터(semiconductor-on-insulator) 기판이다. 도시된 실시예에서, 기판(201)은 반도체층(204), 절연체(203) 및 캐리어(202)를 포함한다. 실시예에서, 반도체층(204)은 실리콘, 실리콘 게르마늄, 게르마늄, 또는 다른 적절한 반도체일 수 있고; 캐리어(202)는 실리콘 웨이퍼의 일부분일 수 있으며; 절연체(203)는 실리콘 산화물일 수 있다. 반도체 온 인슐레이터 기판은 산소 주입에 의한 분리(separation by implantation of oxygen; SIMOX), 웨이퍼 본딩 및/또는 다른 적절한 방법을 사용하여 제조될 수 있다. 대안적인 실시예에서, 기판(201)은 벌크 실리콘 기판(즉, 벌크 단결정 실리콘을 포함함)이다. 기판(201)은 게르마늄, 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 인듐 안티몬화물, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 또는 이들의 조합과 같은 다양한 실시예에서 다른 반도체 물질을 포함할 수 있다.
실시예에서, 반도체층(204)은 실리콘, 실리콘 게르마늄, 게르마늄, 또는 다른 적절한 반도체일 수 있고, 도핑되지 않거나 매우 적은 양의 도펀트로 의도하지 않게 도핑될 수 있다. 반도체층 스택(205)은 기판(201) 위에 형성되고, 기판(201)의 표면으로부터 인터리빙 또는 교대 구성으로 수직으로 (예를 들어, z-방향을 따라) 적층된 반도체층(215) 및 반도체층(215)을 포함한다. 일부 실시예에서, 반도체층(210) 및 반도체층(215)은 도시된 인터리빙 및 교번 구성으로 에피택셜방식으로(epitaxially) 성장된다. 예를 들어, 반도체층(210) 중 제1 반도체층은 기판상에서 에피택셜방식으로 성장되고, 반도체층(215) 중 제1 반도체층은 반도체층(210) 중 제1 반도체 상에 에피택셜방식으로 성장되고, 반도체층(210) 중 제2 반도체층은 반도체층(215) 중 제1 반도체층 상에 에피택셜방식으로 성장되며, 반도체층 스택(205)이 원하는 수의 반도체층(210)과 반도체층(215)을 가질 때까지 이러한 성장이 계속된다. 일부 실시예에서, 반도체층(210) 및 반도체층(215)의 에피택셜 성장은 분자 빔 에피택시(molecular beam epitaxy; MBE) 프로세스, 화학 증기 퇴적(chemical vapor deposition; CVD) 프로세스(예를 들어, 기상 에피택시(vapor phase epitaxy; VPE) 또는 초고 진공(ultra-high-vacuum; UHV) CVD), 금속 유기 화학 증기 퇴적(metalorganic chemical vapor deposition; MOCVD) 프로세스, 기타 적절한 에피택셜 성장 프로세스, 또는 이들의 조합에 의해 달성된다.
반도체층(210)의 조성은 후속 프로세싱 동안 에칭 선택성 및/또는 상이한 산화 속도를 달성하기 위해 반도체층(215)의 조성과 상이하다. 일부 실시예에서, 반도체층(210)은 에천트에 대한 제1 에칭 속도를 갖고, 반도체층(215)은 에천트에 대한 제2 에칭 속도를 가지며, 여기서 제2 에칭 속도는 제1 에칭 속도보다 느리다. 일부 실시예에서, 반도체층(210)은 제1 산화 속도를 갖고, 반도체층(215)은 제2 산화 속도를 가지며, 여기서 제2 산화 속도는 제1 산화 속도보다 느리다. 도시된 실시예에서, 반도체층(210) 및 반도체층(215)은 예를 들면, 디바이스(200)의 채널 영역 내의 부유 채널층(suspended channel layers)을 형성하기 위해 구현된 에칭 프로세스와 같은, 에칭 프로세스 동안 원하는 에칭 선택성을 달성하기 위해 상이한 물질, 구성 원자 백분율, 구성 중량 백분율, 두께 및/또는 특성을 포함한다. 예를 들어, 반도체층(210)이 실리콘 게르마늄을 포함하고 반도체층(215)이 실리콘을 포함하는 경우, 반도체층(215)의 실리콘 에칭 속도는 반도체층(210)의 실리콘 게르마늄 에칭 속도보다 느리다. 일부 실시예에서, 반도체층(210) 및 반도체층(215)은 에칭 선택성 및/또는 상이한 산화 속도를 달성하기 위해 상이한 구성 원자 백분율을 갖는 동일한 물질을 포함할 수 있다. 예를 들어, 반도체층(210)과 반도체층(215)은 실리콘 게르마늄을 포함할 수 있으며, 여기서 반도체층(210)은 제1 실리콘 원자 백분율 및/또는 제1 게르마늄 원자 백분율을 가지며, 반도체층(215)은 제2의 다른 실리콘 원자 백분율 및/또는 제2의 다른 게르마늄 원자 백분율을 가진다. 본 개시는, 반도체층(210) 및 반도체층(215)이, 본 명세서에 개시된 임의의 반도체 물질을 포함하여, 원하는 에칭 선택성, 원하는 산화 속도 차이 및/또는 원하는 성능 특성(예를 들어, 전류 흐름을 최대화하는 물질)을 제공할 수 있는 반도체 물질의 임의의 조합을 포함하는 것을 고려한다.
아래에서 더 설명되는 바와 같이, 반도체층(215) 또는 그 일부는 디바이스(200)의 채널 영역을 형성한다. 도시된 실시예에서, 반도체층 스택(205)은 기판(201) 위에 배치된 3개의 반도체층 쌍을 형성하도록 구성된 3개의 반도체층(210) 및 3개의 반도체층(215)을 포함하고, 각각의 반도체층 쌍은 각각의 제1 반도체층(210) 및 각각의 제2 반도체층(215)을 갖는다. 후속 프로세싱을 거친 후에, 이러한 구성은 디바이스(200)가 3개의 채널을 갖는 결과를 초래할 것이다. 그러나, 본 개시는 반도체층 스택(205)이 예를 들어, 디바이스(200)(예를 들어, GAA 트랜지스터)에 대해 원하는 채널의 수 및/또는 디바이스(200)의 설계 요건에 따라 더 많거나 더 적은 반도체층을 포함하는 실시예를 고려한다. 예를 들어, 반도체층 스택(205)은 2개 내지 10개의 반도체층(210) 및 2개 내지 10개의 반도체층(215)을 포함할 수 있다. 디바이스(200)가 FinFET 디바이스인 대안적인 실시예에서, 스택(205)은 단순히 Si의 한 층과 같은 반도체 물질의 한 층이다. 논의되는 바와 같이, 방법(100)은 기판(201)의 양 측부(sides)에서 층을 프로세싱할 것이다. 본 개시에서, 스택(205)이 상주하는 기판(201)의 측부는 전측이라고 지칭되고, 전측의 반대쪽 측부는 후측이라고 지칭된다.
동작(104)에서, 방법(100)(도 1a)은 스택(205) 및 기판(201)을 패터닝함으로써 핀(218)을 형성한다. 도 4a는 "x” 방향을 따라 배향된 핀(218)을 갖는 디바이스(200)의 평면도를 도시한다. 도 4b는 도 4a의 A―A 라인을 따라 부분적으로 디바이스(200)의 단면도를 도시한다. 도 4b에 도시된 바와 같이, 핀(218)은 패터닝된 스택(205)(층(210 및 215)을 가짐), 패터닝된 영역(204), 및 하나 이상의 패터닝된 하드 마스크층(206)(예를 들어, 실리콘 질화물 하드 마스크)을 포함한다. 핀(218)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들면, 핀(218)은 이중-패터닝 또는 다중-패터닝 프로세스를 포함하는, 하나 이상의 포토리소그래피 프로세스를 이용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피와 자가 정렬(self-aligned) 프로세스를 결합하여, 예를 들면, 그렇지 않은 경우 단일 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 생성되게 할 수 있다. 예를 들면, 일 실시예에서, 희생층이 스택(205) 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자가 정렬 프로세스를 사용하여 패터닝된 희생층 옆에 형성된다. 이후 희생층이 제거되고, 그런 다음, 핀(218)을 패터닝하기 위한 마스킹 요소로서 잔여 스페이서 또는 맨드렐(mandrels)이 사용될 수 있다. 예를 들어, 마스킹 요소는, 기판(102) 상에 핀(218)을 남겨두면서 스택(205) 및 기판(102) 내로 리세스를 에칭하기 위해 사용될 수 있다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭(reactive ion etching; RIE), 및/또는 다른 적절한 프로세스를 포함할 수 있다. 예를 들어, 건식 에칭 프로세스는 산소 함유 가스, 불소 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬-함유 가스(예를 들어, HBr 및/또는 CHBr3), 요오드-함유 가스, 다른 적절한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 구현할 수 있다. 예를 들어, 습식 에칭 프로세스는 희석된 불화수소산(DHF); 수산화나트륨(KOH) 용액; 암모니아; 불화수소산(HF), 질산(HNO3), 및/또는 아세트산(CH3COOH)을 함유하는 용액; 또는 다른 적절한 습식 에천트 내의 에칭을 포함할 수도 있다. 핀(218)을 형성하기 위한 많은 다른 실시예들이 적절할 수 있다.
동작(106)부터 동작(120)까지, 방법(100)은 기판(201) 위에 다양한 격리 구조물을 형성하고 핀(218)을 격리하며, 그 실시예는 방법(100)의 다양한 단계에서 도 4a의 A-A 라인을 따라 디바이스(200)의 단면도를 부분적으로 도시하는 도 5 내지 도 12에 도시된다. 이에 대해서는 아래에서 더 자세히 설명된다.
동작(106)에서, 방법(100)(도 1a)은 기판(201) 위에 그리고/또는 기판(201) 내에 격리 구조물(또는 격리 피처(들))(230)을 형성하여 도 5에 도시된 바와 같이 디바이스(200)의 다양한 영역을 격리한다. 예를 들어, 격리 피처(230)는 핀(218)의 하단 부분을 둘러싸서 핀(218)을 서로 분리하고 격리한다. 격리 피처(230)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적절한 격리 물질(예를 들면, 실리콘, 산소, 질소, 탄소, 또는 다른 적절한 격리 구성 요소), 또는 이들의 조합을 포함한다. 격리 피처(230)는 얕은 트렌치 격리(shallow trench isolation; STI) 구조물 및/또는 깊은 트렌치 격리(deep trench isolation; DTI) 구조물과 같은 상이한 구조물을 포함할 수 있다. 실시예에서, 격리 피처(230)는 핀들(218) 사이의 트렌치를 (예를 들어, CVD 프로세스 또는 스핀온 유리 프로세스를 사용하여) 절연체 물질로 충전하고, 화학 기계적 연마(chemical mechanical polishing; CMP) 프로세스를 수행하여 과도한 절연체 물질을 제거하고 그리고/또는 절연체 물질층의 상단 표면을 평탄화하며, 절연체 물질층을 에칭백(etching back)하여 격리 피처(230)를 형성함으로써 형성될 수 있다. 일부 실시예에서, 격리 피처(230)는 열 산화물 라이너층 위에 배치된 실리콘 질화물층과 같은 다층 구조물을 포함한다.
동작(108)에서, 방법(100)(도 1a)은 핀(218)의 상단 및 측벽 표면 위에 그리고 격리 피처(230) 위에 클래딩층(231)을 형성한다. 결과적인 구조물은 실시예에 따라 도 6에 도시된다. 실시예에서, 클래딩층(231)은 SiGe를 포함한다. 클래딩층(231)은 CVD, 물리 증기 퇴적(PVD), 원자층 퇴적(ALD), 고밀도 플라즈마 CVD(HDPCVD), 금속 유기 CVD(MOCVD), 원격 플라즈마 CVD(RPCVD), 플라즈마 강화 CVD(PECVD), 저압 CVD(LPCVD), 원자층 CVD(ALCVD), 대기압 CVD(APCVD), 에피택셜 성장 방법, 다른 적절한 방법 또는 이들의 조합을 사용해 퇴적될 수 있다. 클래딩층(231)이 퇴적된 후, 동작(106)은 예를 들어, 플라즈마 건식 에칭 프로세스를 사용하여 격리 피처(230) 위로부터 클래딩층(231)의 일부를 제거하는 에칭 프로세스를 수행한다.
동작(110)에서, 방법(100)(도 1a)은 클래딩층(231)을 에칭 마스크로서 사용하여 격리 피처(230)를 에칭한다. 결과적인 구조물은 실시예에 따라 도 7에 도시된다. 도시된 실시예에서, 격리 피처(230)는 기판(201)의 반도체층(204)이 노출될 때까지 에칭된다. 동작(110)은 격리 피처(230)에 대해 선택적이고 클래딩층(231)에 대해 무(no)(또는 최소) 에칭을 사용하는 하나 이상의 에칭 프로세스를 적용할 수 있다. 에칭 프로세스는 건식 에칭, 반응성 이온 에칭 또는 다른 적절한 에칭 방법일 수 있으며 본 실시예에서 이방성이다.
동작(112)에서, 방법(100)(도 1a)은 클래딩층(231), 격리 피처(230) 및 기판(201)의 표면 위에 시일층(또는 유전체 시일층 또는 시일 스페이서)(232)을 형성한다. 결과적인 구조물은 실시예에 따라 도 8에 도시된다. 시일층(232)은 인접한 S/D 피처들을 격리하고 인접한 금속 게이트들을 격리하기 위해 형성될 유전체 핀의 일부이다. 일부 실시예에서, 시일층(232)은 후속 제조 단계 동안 클래딩층(231) 및 반도체층(210 및 215)에 대해 에칭 선택성을 갖는 물질을 포함한다. 일부 실시예에서, 시일층(232) 내의 물질은 실리콘 질화물(Si3N4) 및 실리콘 산화물(SiO2)에 대해 에칭 선택성을 더 갖는다. 본 실시예에서, 시일층(232)은 실리콘 탄소 질화물(SiCN)을 포함한다. 대안적인 실시예에서, 시일층(232)은 Si, O, N 및 C를 포함하는 유전체 물질과 같은 로우-k 유전체 물질을 포함한다. 예시적인 로우-k 유전체 물질은 FSG, 탄소 도핑된 실리콘 산화물, 크세로겔, 에어로겔, 비정질 불소화 탄소, 파릴렌, BCB, 폴리이미드, 또는 이들의 조합을 포함한다. 로우-k 유전체 물질은 일반적으로 예를 들면, 7.0보다 낮은 유전 상수를 갖는 유전체 물질을 지칭한다. 시일층(232)은 CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 다른 적절한 방법, 또는 이들의 조합을 사용하여 퇴적될 수 있다. 시일층(232)은 실시예에서 다양한 표면 위에 실질적으로 균일한 두께를 가질 수 있다. 시일층(232)은 매우 얇아서 본 개시의 유전체 핀이 금속 게이트들 사이에 그리고 S/D 피처들 사이에 낮은 커플링 커패시턴스를 제공할 수 있고 시일층(232)이 인접한 핀들(218) 사이의 공간을 완전히 충전하지 않도록 하는 것이 바람직하지만, 시일층(232)은 S/D 트렌치 에칭 프로세스 및 채널 해제 프로세스를 포함하는 후속 제조 단계에서 다양한 에칭 프로세스를 견딜 수 있을 만큼 충분히 두껍게 하는 것이 바람직하다. 일부 실시예에서, 시일층(232)의 두께는 예를 들면, 약 5 nm 내지 약 10 nm와 같은 약 3 nm 내지 약 15 nm의 범위 내일 수 있다. 시일층(232)의 두께가 너무 작으면(예를 들어, 3nm 미만), 후속 제조 단계에서 다양한 에칭 프로세스를 견디지 못할 수 있다. 시일층(232)이 우연히 에칭되어 관통된(etched through) 경우, 공기 간극이 본 개시의 유전체 핀에 시일되지 않을 수 있다. 시일층(232)의 두께가 너무 크면(예를 들어, 15nm 초과), 본 개시의 유전체 핀에 의해 제공되는 커플링 커패시턴스는 불필요하게 높을 수 있다.
동작(114)에서, 방법(100)(도 1a)은 시일층(232) 위에 그리고 인접한 핀들(218) 사이의 공간에 희생 유전체 플러그(300)를 형성한다. 결과적인 구조물은 실시예에 따라 도 9에 도시된다. 희생 유전체 플러그(300)는 에칭 프로세스(습식 에칭 또는 건식 에칭)에 의해 제거하기 쉽고 시일층(232), 격리 피처(230), 금속(예를 들면, 매우 낮은 저항을 하는 금속), 실리콘 질화물 및 실리콘 이산화물에 대해 높은 에칭 선택성을 갖는 물질을 포함한다. 실시예에서, 희생 유전체 플러그(300)는 실리콘 게르마늄을 포함한다. 희생 유전체 플러그(300)는 CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 다른 적절한 방법, 또는 이들의 조합을 사용하여 퇴적될 수 있다. 본 실시예에서, 하나 이상의 물질이 시일층(232) 위에 퇴적되고 인접한 핀들(218) 사이의 공간을 과도하게 충전한다(overfill). 그 다음, 하나 이상의 물질은 최상부 반도체(215)의 하단 표면 아래에 있는 레벨로 에칭백된다. 하나 이상의 물질의 잔여 부분은 도 9에 도시된 바와 같이 희생 유전체 플러그(300)가 된다. 희생 유전체 플러그(300)는 초기에 유전체 핀의 일부이고 (예를 들어, 웨이퍼 후측 프로세싱 동안) 제거되어 공기 간극을 형성할 것이다.
동작(116)에서, 방법(100)(도 1a)은 시일층(232) 및 희생 유전체 플러그(300) 위에 유전체 상단 커버(233)를 형성하고 인접한 핀들(218) 사이의 간극을 충전한다. 유전체 상단 커버(233)는 인접한 S/D 피처들을 격리하고 인접한 금속 게이트들을 격리하기 위해 형성될 유전체 핀의 일부이다. 일부 실시예에서, 유전체 상단 커버(233)는 후속 제조 단계 동안 시일층(232), 희생 유전체 플러그(300), 클래딩층(231) 및 핀 하드 마스크(206)에 대해 높은 에칭 선택성을 갖는 물질을 포함한다. 일부 실시예에서, 시일층(232) 내의 물질은 실리콘 질화물(Si3N4), 실리콘, 실리콘 게르마늄, 및 하이-k 유전체 물질(high-k dielectric materials)에 대해 에칭 선택성을 또한 갖는다. 본 실시예에서, 유전체 상단 커버(233)는 실리콘 이산화물(SiO2), TEOS(tetraethylorthosilicate) 형성 산화물, 도핑되지 않은 실리케이트 유리, 또는 예를 들어, BPSG(borophosphosilicate glass), FSG(fluoride-doped silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass) 및/또는 다른 적절한 유전체 물질과 같은 도핑된 실리콘 산화물을 포함한다. 유전체 상단 커버(233)는 CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 유동성 CVD, 다른 적절한 방법, 또는 이들의 조합을 사용하여 퇴적될 수 있다. 유전체 상단 커버(233)가 퇴적된 후, 동작(116)은 디바이스(200)의 상단 표면을 평탄화하고 시일층(232)을 노출시키거나 클래딩층(231)을 노출시키기 위해 CMP 프로세스를 수행할 수 있다.
동작(118)에서, 방법(100)(도 1b)은 도 11에 도시된 바와 같이, 유전체층(232 및 233) 위에 그리고 핀(218)의 대향 측벽 상의 클래딩층(231) 사이에 유전체 헬멧(234)을 형성한다. 실시예에서, 유전체 헬멧(234)은 예를 들면, HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 기타 적절한 하이-k 유전체 물질, 또는 이들의 조합과 같은 하이-k 유전체 물질을 포함한다. 하이-k 유전체 물질은 일반적으로 예를 들면, 7.0보다 큰 고 유전 상수를 갖는 유전체 물질을 지칭한다. 유전체 헬멧(234)은 ALD, CVD, PVD, 산화 기반 퇴적 프로세스, 다른 적절한 프로세스, 또는 이들의 조합과 같은 본원에 설명된 프로세스 중 임의의 것에 의해 형성된다. 실시예에서, 동작(118)은, 하드 마스크(206) 및 클래딩층(231)에 대한 무(또는 최소) 에칭으로 유전체층(232 및 233)을 에칭하는 선택적 에칭 프로세스를 사용하여 유전체층(232 및 233)을 리세싱하는 것을 포함한다. 그 후, 동작(118)은 하나 이상의 유전체 물질을 리세스에 퇴적하고 하나 이상의 유전체 물질에 대해 CMP 프로세스를 수행하여 유전체 헬멧(234)을 형성한다. 시일층(232), 희생 유전체 플러그(300), 유전체 상단 커버(233) 및 유전체 헬멧(234)은 집합적으로 유전체 핀(229)을 형성한다. 유전체 핀(229)은 핀(218)에 대해 길이 방향으로 평행하게 배향된다(도 13a 참조). 유전체 핀(229) 및 클래딩층(231)은 인접한 핀들(218) 사이의 공간을 집합적으로 충전한다.
동작(120)에서, 방법(100)(도 1b)은 유전체 헬멧(234) 사이에 배치된 클래딩층(231) 및 핀(218)을 리세싱한다(특히 하드 마스크층(206)을 제거함). 동작(120)은 하드 마스크층(206) 및 클래딩층(231)에 대해 선택적이고 유전체 헬멧(234) 및 반도체층(215)에 대해 무(또는 최소) 에칭을 사용하는 하나 이상의 에칭 프로세스를 적용할 수 있다. 선택적 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭, 또는 다른 적절한 에칭 방법일 수 있다.
동작(122)에서, 방법(100)(도 1b)은 더미 게이트 스택(240) 및 게이트 스페이서(247)를 형성한다. 결과적인 구조물은 실시예에 따라 도 13a 내지 도 13c에 도시된다. 도 13a는 디바이스(200)의 평면도를 도시하고, 도 13b 및 도 13c는 각각 도 13a의 B―B 라인 및 C―C 라인을 따라 부분적으로 디바이스(200)의 단면도를 도시한다. 평면도에서, 게이트 스택(240)은 일반적으로 "x" 방향에 수직인 "y" 방향을 따라 길이 방향으로 배향되는 반면, 핀(218) 및 유전체 핀(229)은 "x" 방향을 따라 길이 방향으로 배향된다. 도 13b 및 도 13c를 참조하면, 각각의 더미 게이트 스택(240)은 핀(218) 및 유전체 핀(229)의 표면 위의 더미 게이트 유전체층(235), 게이트 유전체층(235) 위의 더미 게이트 전극층(245), 및 더미 게이트 전극층(245) 위의 하나 이상의 하드 마스크층(246)을 포함한다. 실시예에서, 더미 게이트 유전체층(235)은 예를 들면, 실리콘 산화물, 하이-k 유전체 물질, 다른 적절한 유전체 물질 또는 이들의 조합과 같은 유전체 물질을 포함한다. 일부 실시예에서, 더미 게이트 전극층(245)은 폴리실리콘 또는 다른 적절한 물질을 포함하고 하나 이상의 하드 마스크층(246)은 실리콘 산화물, 실리콘 질화물, 또는 다른 적절한 물질을 포함한다. 더미 게이트 유전체층(235), 더미 게이트 전극층(245) 및 하드 마스크층(246)은 CVD, PVD, ALD, PECVD, LPCVD, ALCVD, APCVD, 다른 적절한 방법, 또는 이들의 조합을 사용하여 퇴적될 수 있다. 그런 다음, 리소그래피 패터닝 및 에칭 프로세스는 도 13a 내지 도 13c에 도시된 바와 같이 더미 게이트 스택(240)을 형성하기 위해 하나 이상의 하드 마스크층(246), 더미 게이트 전극층(245) 및 더미 게이트 유전체층(235)을 패터닝하기 위해 수행된다. 리소그래피 패터닝 프로세스는 레지스트 코팅(예를 들면, 스핀온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 레지스트 현상, 린싱, 건조(예를 들면, 하드 베이킹), 다른 적절한 리소그래피 프로세스 또는 이들의 조합을 포함한다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 에칭 방법 또는 이들의 조합을 포함한다.
동작(122)은 도 13b에 도시된 바와 같이 더미 게이트 스택(240)의 측벽 상에 게이트 스페이서(247)를 더 형성할 수 있다. 게이트 스페이서(247)는 임의의 적절한 프로세스에 의해 형성되고, 유전체 물질을 포함한다. 유전체 물질은 실리콘, 산소, 탄소, 질소, 다른 적절한 물질 또는 이들의 조합(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), 실리콘 탄화물, 실리콘 탄소 질화물(SiCN), 실리콘 산탄화물(SiOC), 실리콘 산탄 질화물(SiOCN))을 포함할 수 있다. 예를 들어, 실리콘 질화물층과 같은 실리콘 및 질소를 포함하는 유전체층은 더미 게이트 스택(240) 위에 퇴적될 수 있고, 이어서 게이트 스페이서(247)를 형성하기 위해 에칭(예를 들어, 이방성 에칭)될 수 있다. 일부 실시예에서, 게이트 스페이서(247)는 실리콘 질화물을 포함한 제1 유전체층 및 실리콘 산화물을 포함한 제2 유전체층과 같이 다층 구조물을 포함한다. 일부 실시예에서, 시일 스페이서, 오프셋 스페이서, 희생 스페이서, 더미 스페이서 및/또는 메인(main) 스페이서와 같은 2개 이상의 스페이서 세트가 더미 게이트 스택(240)에 인접하게 형성된다.
동작(124)에서, 방법(100)(도 1b)은 게이트 스페이서(247)에 인접한 핀(218)을 에칭함으로써 소스/드레인(S/D) 트렌치(250)를 형성한다. 결과적인 구조물은 실시예에 따라 도 14a 내지 도 14e에 도시된다. 도 14a는 디바이스(200)의 평면도를 도시하고, 도 14b, 도 14c 및 도 14d는 각각 도 14a의 B―B 라인, C―C 라인 및 D―D 라인을 따라 부분적으로 디바이스(200)의 단면도를 도시한다. 특히, B-B 라인은 핀(218)의 길이 방향을 따라 절단하고, C-C 라인은 게이트 스택(240)의 길이 방향을 따라 절단하고, D-D 라인은 트랜지스터의 소스/드레인 영역 중 하나 내로 절단하며, 게이트 스택(240)에 평행하고, E-E 라인은 트랜지스터의 다른 소스/드레인 영역 내로 절단되며 게이트 스택(240)에 평행하다. 도 15a 내지 도 18a 및 도 22a 내지 도 30a의 B―B, C―C, D―D 및 E―E 라인은 유사하게 구성된다.
도 14a 및 도 14e에 도시된 실시예에서, 에칭 프로세스는 핀(218)의 소스/드레인 영역에서 반도체층 스택(205)을 완전히 제거함으로써 소스/드레인 영역에서 핀(218)의 기판 부분(204)을 노출시킨다. 따라서 소스/드레인 트렌치(250)는 게이트 스택(240) 아래의 채널 영역에 배치되는 반도체층 스택(205)의 잔여 부분에 의해 규정된 측벽과 기판(201)에 의해 규정되는 하단을 갖는다. 일부 실시예에서, 에칭 프로세스는, 소스/드레인 트렌치(250)가 소스/드레인 영역에서 반도체층(210) 또는 반도체층(215)에 의해 규정된 하단을 갖도록 반도체층 스택(205)의 일부(전부는 아님)를 제거한다. 일부 실시예에서, 에칭 프로세스는 핀(218)의 기판 부분의 일부(전부는 아님)를 추가로 제거하여, 소스/드레인 트렌치(250)가 반도체층(204)의 최상부 표면 아래로 연장되게 한다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적절한 에칭 프로세스 또는 이들의 조합을 포함할 수 있다. 일부 실시예에 있어서, 에칭 프로세스는 다단계 에칭 프로세스이다. 예를 들어, 에칭 프로세스는 반도체층(210) 및 반도체층(215)을 개별적으로 또는 교대로 제거하기 위해 에천트를 교번할 수 있다. 일부 실시예에서, 에칭 프로세스의 파라미터는 게이트 스택(240) 및/또는 격리 피처(230)의 최소(내지 무(no)) 에칭으로 반도체층 스택을 선택적으로 에칭하도록 구성된다. 일부 실시예에서, 본 명세서에 설명된 것과 같은 리소그래피 프로세스는 게이트 스택(240) 및/또는 격리 피처(230)를 덮는 패터닝된 마스크층을 형성하기 위해 수행되고, 에칭 프로세스는 패터닝된 마스크층을 에칭 마스크로서 사용한다.
동작(124)은 S/D 트렌치(250) 내부의 반도체층(210)의 측벽을 따라 내부 스페이서(255)(도 14b 참조)를 더 형성한다. 예를 들면, 반도체층(215)의 최소(내지 무) 에칭을 사용해 소스/드레인 트렌치(250)에 의해 노출된 반도체층(210)을 선택적으로 에칭하는 제1 에칭 프로세스가 수행되어, 반도체층들(215) 사이 그리고 게이트 스페이서(247) 아래의 반도체층(215) 및 반도체층(204) 사이에 간극이 형성된다. 따라서 반도체층(215)의 일부분(에지)은 게이트 스페이서(247) 아래의 채널 영역에 매달려 있다(suspended). 일부 실시예에서, 간극은 더미 게이트 스택(240) 아래에서 부분적으로 연장된다. 제1 에칭 프로세스는 반도체층(210)을 측방향으로(laterally)(예를 들어, "x" 방향을 따라) 에칭하여, "x" 방향을 따라 반도체층(210)의 길이를 감소시키도록 구성된다. 제1 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적절한 에칭 프로세스 또는 이들의 조합이다. 예를 들면, CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 기타 적절한 방법 또는 이들의 조합과 같은 퇴적 프로세스는 게이트 구조물(240) 위에 그리고 소스/드레인 트렌치(250)를 규정하는 피처(예를 들어, 반도체층(215), 반도체층(210) 및 반도체층(204)) 위에 스페이서층을 형성한다. 스페이서층은 부분적으로 (그리고 일부 실시예에서 완전히) 소스/드레인 트렌치(250)를 충전한다. 퇴적 프로세스는 스페이서층이 반도체층들(215) 사이 그리고 반도체층들(215)과 게이트 스페이서(247) 아래의 기판(201) 사이의 간극을 충전하는 것을 보장하도록 구성된다. 그 다음, 반도체층(215), 더미 게이트 스택(240) 및 게이트 스페이서(247)의 최소(내지 무) 에칭으로 스페이서층을 선택적으로 에칭하여 도 14b에 도시된 바와 같이 내부 스페이서(255)를 형성하는 제2 에칭 프로세스가 수행된다. 일부 실시예에서, 스페이서층은 게이트 스페이서(247)의 측벽, 반도체층(215)의 측벽, 더미 게이트 스택(240) 및 반도체층(204)으로부터 제거된다. 스페이서층(및 따라서 내부 스페이서(255))은 제2 에칭 프로세스 동안 원하는 에칭 선택성을 달성하기 위해 반도체층(215)의 물질 및 게이트 스페이서(247)의 물질과는 다른 물질을 포함한다. 일부 실시예에서, 스페이서층(255)은 실리콘, 산소, 탄소, 질소, 다른 적절한 물질, 또는 이들의 조합(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 또는 실리콘 산탄화물)을 포함하는 유전체 물질을 포함한다. 일부 실시예에서, 내부 스페이서층(255)은 본 명세서에 설명된 것들과 같은 로우-k 유전체 물질을 포함한다. 디바이스(200)가 FinFET인 실시예에서, 내부 스페이서(255)는 생략된다.
동작(126)에서, 방법(100)(도 1b)은 후측 S/D 접촉부가 형성될 소스/드레인 트렌치(250) 중 일부에 희생층(239)(도 16b 참조)을 형성한다. 이는 아래 설명된 대로 여러 프로세스를 수반할 수 있다.
실시예에서, 동작(126)은 디바이스(200)의 소스/드레인 영역 중 일부에 대해 추가 에칭을 수행한다. 결과적인 구조물은 실시예에 따라 도 15a 내지 도 15e에 도시된다. 도 15a는 디바이스(200)의 평면도를 도시하고, 도 15b, 도 15c, 도 15d, 및 도 15e는 각각 도 15a의 B―B 라인, C―C 라인 및 D―D 라인을 따라 부분적으로 디바이스(200)의 단면도를 도시한다. 도시된 실시예에서, 동작(126)은 패터닝된 하드 마스크(236) 및 패터닝된 레지스트(237)를 포함하는 에칭 마스크(241)를 형성한다. 에칭 마스크(241)는 에칭 마스크(241)의 개구부(238)를 통해 노출되는 선택된 소스/드레인 영역을 제외하고 디바이스(200)를 덮는다. 그 후, 동작(126)은 얇은 층(204)만이 소스/드레인 트렌치(250)에 남아있을 때까지 기판(201)에서 선택된 소스/드레인 영역을 깊게 에칭하여 소스/드레인 트렌치(250)를 기판(201) 내로 연장한다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭, 또는 다른 적절한 에칭 프로세스를 포함할 수 있다. 에칭 프로세스는 이 실시예에서 실질적으로 이방성(즉, 실질적으로 수직)이다. 또한, 에칭 프로세스는 반도체층(204)의 물질에 대해 선택적으로 조정되고 게이트 스페이서(247) 및 게이트 하드 마스크층(246)에 대한 무(또는 최소) 에칭을 사용한다. 에칭 프로세스가 완료된 후, 동작(126)은 예를 들어, 스트리핑 프로세스에 의해 패터닝된 레지스트(237)를 제거한다.
그 후, 동작(126)은 예를 들어, 에피택셜 성장 프로세스를 사용하거나 다른 적절한 프로세스에 의해 반도체층(239)을 깊은 소스/드레인 트렌치 내로 퇴적한다. 결과적인 구조물은 실시예에 따라 도 16a 내지 도 16e에 도시된다. 도 16a는 디바이스(200)의 평면도를 예시하고, 도 16b, 도 16c, 도 16d, 및 도 16e는 각각 도 16a의 B―B 라인, C―C 라인, D―D 라인, 및 E―E 라인을 따라 부분적으로 디바이스(200)의 단면도를 도시한다. 일부 실시예에서, 반도체층(239)의 에피택셜 성장은 분자 빔 에피택시(MBE) 프로세스, 화학 증기 퇴적(CVD) 프로세스, 금속 유기 화학 증기 퇴적(MOCVD) 프로세스, 다른 적절한 에피택셜 성장 프로세스, 또는 이들의 조합에 의해 달성된다. 반도체층(239)은 후속 프로세싱 동안 에칭 선택성을 달성하기 위해 반도체층(204)에 포함된 반도체 물질과는 상이한 반도체 물질을 포함한다. 예를 들어, 반도체층(239 및 204)은 에칭 프로세스 동안 원하는 에칭 선택성을 달성하기 위해 상이한 물질, 상이한 구성 원자 백분율, 상이한 구성 중량 백분율 및/또는 다른 특성을 포함할 수 있다. 실시예에서, 반도체층(204)은 실리콘을 포함하고 반도체층(239)은 실리콘 게르마늄을 포함한다. 다른 실시예에서, 반도체층(239 및 204)은 모두 실리콘 게르마늄을 포함할 수 있지만, 상이한 실리콘 원자 백분율을 갖는다. 본 개시는 반도체층(239 및 204)이 본 명세서에 개시된 임의의 반도체 물질을 포함하여 원하는 에칭 선택성을 제공할 수 있는 반도체 물질의 임의의 조합을 포함하는 것을 고려한다. 반도체층(239)은, 자신이 스택(205)(도 10b)의 하단 근처에 있고 격리 피처(230)(도 16d)의 상단 표면과 거의 수평이 되게 두께로 퇴적된다. 동작(126)은, 반도체층(239)이 초기에 도 16b 및 도 16d에 도시된 레벨보다 더 높게 성장된 경우, 반도체층(239)을 이 레벨로 리세싱하는 에칭 프로세스를 포함할 수 있다. 반도체층(239)이 퇴적된 후, 동작(126)은 하나 이상의 에칭 프로세스에 의해 패터닝된 하드 마스크층(236)을 제거한다. 다양한 실시예에서, 동작(126)에서 반도체층(239)의 추가 에칭 및 성장은 설계에 따라 소스 영역만, 드레인 영역만 또는 소스 영역 및 드레인 영역 모두에서 수행될 수 있다.
동작(128)에서, 방법(100)(도 1b)은 S/D 트렌치(250)에서 반도체 S/D 피처(260)를 에피택셜방식으로 성장시킨다. 결과적인 구조물은 실시예에 따라 도 17a 내지 도 17e에 도시된다. 도 17a는 디바이스(200)의 평면도를 도시하고, 도 17b, 도 17c, 도 17d, 및 도 17e는 각각 도 17a의 B―B 라인, C―C 라인, D―D 라인, 및 E―E 라인을 따라 부분적으로 디바이스(200)의 단면도를 도시한다. 도시된 바와 같이, 에피택셜 S/D 피처(260)는 S/D 트렌치(250)의 하단에 있는 반도체층(204 및 239)으로부터 그리고 S/D 트렌치(250)의 측벽에 있는 반도체층(215)으로부터 성장된다. 에피택시 프로세스는 CVD 퇴적 기술(예를 들어, VPE 및/또는 UHV-CVD), 분자 빔 에피택시, 다른 적절한 에피택셜 성장 프로세스, 또는 이들의 조합을 사용할 수 있다. 에피택시 프로세스는 반도체층(204, 239, 및 215)(특히, 반도체층(215))의 조성과 상호 작용하는 기체 및/또는 액체 전구체를 사용할 수 있다. 에피택셜 S/D 피처(260)는 n형 트랜지스터 또는 p형 트랜지스터에 대해 각각 n형 도펀트 또는 p형 도펀트로 도핑된다. 일부 실시예에서, n형 트랜지스터의 경우, 에피택셜 S/D 피처(260)는 실리콘을 포함하고 탄소, 인, 비소, 기타 n형 도펀트 또는 이들의 조합으로 도핑될 수 있다(예를 들어, Si:C 에피택셜 소스/드레인 피처, Si:P 에피택셜 소스/드레인 피처, 또는 Si:C:P 에피택셜 소스/드레인 피처를 형성함). 일부 실시예에서, p형 트랜지스터의 경우, 에피택셜 S/D 피처(260)는 실리콘 게르마늄 또는 게르마늄을 포함하고 붕소, 다른 p형 도펀트 또는 이들의 조합(예를 들어, Si:Ge:B 에피택셜 형성 소스/드레인 피처)으로 도핑될 수 있다. 일부 실시예에서, 에피택셜 S/D 피처(260)는 하나보다 많은 에피택셜 반도체층을 포함하며, 여기서 에피택셜 반도체층은 동일하거나 상이한 물질 및/또는 도펀트 농도를 포함할 수 있다. 또한, 실시예에서, 반도체층(239)에 인접한 S/D 피처(260)는 후측 비아 형성 프로세스 동안 에칭 선택성을 달성하기 위해 반도체층(239)과는 상이한 물질 조성을 포함한다. 예를 들어, 실시예에서, 반도체층(239)은 SiGe를 포함하고 S/D 피처(260)는 Si(n형 트랜지스터의 경우)를 포함한다. 예를 들어, 다른 실시예에서, 반도체층(239)은 제1 Ge 원자 백분율을 갖는 SiGe를 포함하고, S/D 피처(260)는 제2 Ge 원자 백분율을 갖는 SiGe(p형 트랜지스터의 경우)를 포함하며, 제1 Ge 원자 백분율과 제2 Ge 원자 백분율은 상이하다. 일부 실시예에서, 에피택셜 S/D 피처(260)는 각각의 채널 영역에서 요구되는 인장 응력 및/또는 압축 응력을 달성하는 물질 및/또는 도펀트를 포함한다. 일부 실시예에서, 에피택셜 소스/드레인 피처(260)는 에피택시 프로세스의 소스 물질에 불순물을 추가함으로써 퇴적 중에 도핑된다. 일부 실시예에서, 에피택셜 소스/드레인 피처(260)는 퇴적 프로세스에 후속하는 이온 주입 프로세스에 의해 도핑된다. 일부 실시예에서, 어닐링 프로세스(예를 들어, 급속 열 어닐링(rapid thermal annealing; RTA) 및/또는 레이저 어닐링)는 에피택셜 소스/드레인 피처(260)에서 도펀트를 활성화하기 위해 수행된다. 일부 실시예에서, 에피택셜 소스/드레인 피처(260)는, 예를 들어, n형 GAA 트랜지스터 영역에 에피택셜 소스/드레인 피처(260)를 형성할 때 p형 GAA 트랜지스터 영역을 마스킹하는 것과, p형 GAA 트랜지스터 영역에 에피택셜 소스/드레인 피처(260)를 형성할 때 n형 GAA 트랜지스터 영역을 마스킹하는 것을 포함하는 개별 프로세싱 시퀀스로 형성된다. 또한, 도 17d 및 도 17e에 도시된 바와 같이, S/D 피처(260)는 인접한 유전체 핀(229)에 의해 한정되고 유전체 핀(229)보다 짧다. 따라서, 유전체 핀(229)은 인접한 S/D 피처(260)가 우연히 서로 병합되는 것으로부터 격리한다.
동작(130)에서, 방법(100)(도 1b)은 접촉 에칭 정지층(contact etch stop layer; CESL)(269) 및 층간 유전체(inter-layer dielectric; ILD)층(270)을 형성한다. 결과적인 구조물은 실시예에 따라 도 18a 내지 도 18e에 도시된다. 도 18a는 디바이스(200)의 평면도를 도시하고, 도 18b, 도 18c, 도 18d, 및 도 18e는 각각 도 18a의 B―B 라인, C―C 라인, D―D 라인, 및 E―E 라인을 따라 부분적으로 디바이스(200)의 단면도를 도시한다. CESL(269)은 유전체 핀(229), S/D 피처(260) 위에 그리고 게이트 스페이서(247)의 측벽을 따라 퇴적된다. ILD층(270)은 CESL(269) 위에 퇴적되고 대향 게이트 스페이서들(247) 사이의 공간을 충전한다. CESL(269)은 ILD층(270)과는 다르고 유전체층(234)과는 다른 물질을 포함한다. CESL(269)은 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi, 또는 다른 적절한 물질(들)을 포함할 수 있고, CVD, PVD, ALD 또는 기타 적절한 방법에 의해 형성될 수 있다. ILD층(270)은 TEOS 형성 산화물, 도핑되지 않은 실리케이트 유리, 또는 예를 들면, BPSG(borophosphosilicate glass), FSG(fluoride-doped silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass), 로우-k 유전체 물질, 다른 적절한 유전체 물질, 또는 이들의 조합과 같은 도핑된 실리콘 산화물을 포함할 수 있다. ILD층(270)은 PECVD(plasma enhanced CVD), FCVD(flowable CVD), 또는 다른 적절한 방법에 의해 형성될 수 있다. CESL(269) 및 ILD층(270)의 퇴적 후에, CMP 프로세스 및/또는 다른 평탄화 프로세스가 더미 게이트 스택(240)의 상단 부분(또는 상단 표면)에 도달될(이를 노출할) 때까지 수행될 수 있다. 일부 실시예에서, 평탄화 프로세스는 더미 게이트 스택(240)의 하드 마스크층(246)을 제거하여 폴리실리콘 게이트 전극층과 같은 하부 더미 게이트 전극(245)을 노출시킨다.
동작(132)에서, 방법(100)(도 1c)은 더미 게이트 스택(240)을 기능적 게이트 스택(240')(예를 들어, 하이-k 금속 게이트)으로 대체한다. 결과적인 구조물은 실시예에 따라 도 19a 내지 도 19c에 도시된다. 도 19a는 디바이스(200)의 평면도를 도시하고, 도 19b 및 도 19c는 각각 도 19a의 B―B 라인 및 C―C 라인을 따라 부분적으로 디바이스(200)의 단면도를 도시한다. 이것은 상이한 제조 단계들에서 도 19a의 C―C 라인을 따라 부분적으로 디바이스(200)의 단면도를 도시하는 도 19ca, 도 19cb, 도 19cc 및 도 19cd와 함께 아래에 간략하게 설명된 다양한 프로세스를 수반한다.
먼저, 동작(132)은 하나 이상의 에칭 프로세스를 사용하여 더미 게이트 스택(240)을 제거하여 게이트 트렌치(242)(도 13c와 도 19ca을 비교함)를 생성한다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적절한 에칭 프로세스 또는 이들의 조합일 수 있다. 일부 실시예에 있어서, 에칭 프로세스는 다단계 에칭 프로세스이다. 예를 들어, 에칭 프로세스는 다양한 층의 더미 게이트 스택(240)을 개별적으로 제거하기 위해 에천트를 교번할 수 있다. 일부 실시예에서, 에칭 프로세스는 ILD층(270), 게이트 스페이서(247), 격리 피처(230), 클래딩층(231), 반도체층(215) 및 반도체층(210)과 같은 디바이스(200)의 다른 피처의 최소(내지 무) 에칭으로 더미 게이트 스택(240)을 선택적으로 에칭하도록 구성된다.
다음으로, 동작(132)은 도 19ca에 도시된 바와 같이 게이트 트렌치(242)에 노출된 클래딩층(231) 및 반도체층(210)을 제거한다. 에칭 프로세스는 반도체층(215), 게이트 스페이서(247) 및 내부 스페이서(255)의 최소 (내지 무) 에칭으로 클래딩층(231)을 선택적으로 에칭할 수 있다.
다음으로, 동작(132)은 게이트 트렌치(242)에 노출된 반도체층(210)을 제거하고, 반도체층(215)은 도 19ca에 도시된 바와 같이 반도체층(204) 위에 매달린 상태로 남는다. 도시되지 않았지만, 반도체층(215)은 여전히 "x" 방향을 따라 S/D 피처(260)와 연결되어 있다. 이 프로세스는 채널 해제 프로세스라고도 하며 반도체층(215)은 채널층이라고도 한다. 에칭 프로세스는 반도체층(215)의 최소(내지 무) 에칭 및 일부 실시예에서 게이트 스페이서(247) 및/또는 내부 스페이서(255)의 최소(내지 무) 에칭으로 반도체층(210)을 선택적으로 에칭한다. 디바이스(200)가 FinFET인 실시예에서, 채널층(215)만이 있고 채널 영역에 반도체층(210)이 없기 때문에 채널 해제 프로세스가 생략된다.
다음으로, 동작(132)은 예를 들면, 도 19cb에 도시된 바와 같이 반도체층(215) 각각을 둘러싸고 게이트 유전체층(349) 위에 게이트 전극(350)을 형성하는 게이트 유전체층(349)을 형성한다. 기능 게이트 스택(240')은 게이트 유전체층(349)과 게이트 전극(350)을 포함한다. 게이트 유전체층(349)은 또한 유전체 핀(229)의 표면 위에 그리고 게이트 트렌치(242)의 하단에 퇴적된다. 게이트 유전체층(349)은, 예를 들면, HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이-k 유전체 물질, 또는 이들의 조합과 같은, 하이-k 유전체 물질을 포함한다. 게이트 유전체층(349)은 화학적 산화, 열 산화, 원자층 퇴적(ALD), 화학 증기 퇴적(CVD), 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 일부 실시예에서, 게이트 스택(240)은 게이트 유전체층(349)과 채널층(215) 사이의 계면층을 더 포함한다. 계면층은 실리콘 이산화물, 실리콘 산질화물, 또는 다른 적절한 물질을 포함할 수 있다. 일부 실시예에서, 게이트 전극층(350)은 n형 또는 p형 일함수층 및 금속 충전층을 포함한다. 예를 들어, n형 일함수층은 티타늄, 알루미늄, 탄탈 탄화물, 탄탈 탄질화물, 탄탈 실리콘 질화물, 또는 이들의 조합과 같이 충분히 낮은 유효 일함수를 갖는 금속을 포함할 수 있다. 예를 들어, p형 일함수층은 티타늄 질화물, 탄탈 질화물, 루테늄, 몰리브덴, 텅스텐, 백금, 또는 이들의 조합과 같이 충분히 큰 유효 일함수를 갖는 금속을 포함할 수 있다. 예를 들어, 금속 충전층은 알루미늄, 텅스텐, 코발트, 구리 및/또는 다른 적절한 물질을 포함할 수 있다. 게이트 전극층(350)은 CVD, PVD, 도금, 및/또는 다른 적절한 프로세스에 의해 형성될 수 있다. 게이트 전극층(350)은 유전체 핀(229)의 상단 표면보다 높은 레벨로 퇴적된다. 게이트 스택(240')은 하이-k 유전체층 및 금속층(들)을 포함하기 때문에, 하이-k 금속 게이트라고도 한다.
그 후, 동작(132)은 게이트 전극층(350)을 리세싱하여 그 상단 표면이 유전체 핀(229)(또는 유전체 핀(229)의 일부)의 상단 표면 아래에 있도록 한다. 결과적인 구조물은 실시예에 따라 도 19cc에 도시된다. 이것은 게이트 전극층(350)을 다중 세그먼트로 효과적으로 절단하거나 분리하여, 다중 분리된 하이-k 금속 게이트(또는 하이-k 금속 게이트 세그먼트)를 생성한다. 이 프로세스는 이 단계에서 포토리소그래피 프로세스를 사용하지 않고 금속 게이트를 절단하고 절단 위치는 유전체 핀(229)의 위치에 의해 미리 결정되기 때문에, 자가 정렬된 절단 금속 게이트 프로세스(또는 자가 정렬된 금속 게이트 절단 프로세스)라고 때때로 지칭된다. 자가 정렬된 절단 금속 게이트 프로세스가 포토리소그래피 오버레이 윈도우 또는 시프트의 영향을 덜 받는다는 점에서 자가 정렬된 절단 금속 게이트 프로세스는 포토리소그래피 절단 금속 게이트 프로세스보다 더 유리하다. 이것은 디바이스 축소를 더욱 향상시킨다. 동작(132)은 하이-k 유전체 헬멧(234)의 최소화(내지 무) 에칭을 사용해 게이트 전극층(350)을 선택적으로 에칭하는 습식 에칭 또는 건식 에칭 프로세스를 구현할 수 있다. 일부 실시예에서, 에칭 프로세스는 또한 하이-k 게이트 유전체층(349)이 하이-k 유전체 헬멧(234)의 상단 표면 및 측벽 위에 실질적으로 남아 있도록, 하이-k 게이트 유전체층(349)의 최소(내지 무) 에칭을 갖는다. 일부 실시예에서, 하이-k 게이트 유전체층(349)은 또한 동작(132)에 의해 에칭될 수 있다. 일부 실시예에서, 게이트 스페이서(247)는 또한 동작(132)에 의해 부분적으로 리세싱될 수 있다.
후속적으로, 동작(132)은 게이트 전극층(350) 위에 그리고 유전체 핀(229) 위에 유전체 캡핑층(352)을 형성한다. 결과적인 구조물은 실시예에 따라 도 19cd에 도시된다. 일부 실시예에서, 유전체 캡핑층(352)은 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi, 또는 다른 적절한 물질(들)을 포함할 수 있다. 유전체 캡핑층(352)은 S/D 접촉 홀을 에칭하기 위해 사용되는 에칭 및 CMP 프로세스로부터 금속 게이트(240')를 보호한다. 유전체 캡핑층(352)은 리세싱된 금속 게이트(240') 위에 그리고 선택적으로 리세싱된 게이트 스페이서(247) 위에 하나 이상의 유전체 물질을 퇴적하고, 하나 이상의 유전체 물질에 대해 CMP 프로세스를 수행함으로써 형성될 수 있다.
동작(134)에서, 방법(100)(도 1c)은 디바이스(200)의 전측에서 MEOL(mid-end-of-line) 프로세스 및 BEOL(back-end-of-line) 프로세스를 수행한다. 결과적인 구조물은 실시예에 따라 도 20a, 도 20b, 및 도 20c에 도시된다. 도 20a는 디바이스(200)의 평면도를 도시하고, 도 20b 및 도 20c는 각각 도 20a의 B―B 라인 및 C―C 라인을 따라 부분적으로 디바이스(200)의 단면도를 도시한다. 예를 들어, 동작(134)은 S/D 접촉 홀을 에칭하여 S/D 피처(260) 중 일부를 노출하고 S/D 접촉 홀에 규화물 피처(273) 및 S/D 접촉부(275)를 형성할 수 있다. 규화물 피처(273)는, 티타늄 규화물(TiSi), 니켈 규화물(NiSi), 텅스텐 규화물(WSi), 니켈-백금 규화물(NiPtSi), 니켈-백금-게르마늄 규화물(NiPtGeSi), 니켈-게르마늄 규화물(NiGeSi), 이터븀 규화물(YbSi), 백금 규화물(PtSi), 이리듐 규화물(IrSi), 에르븀 규화물(ErSi), 코발트 규화물(CoSi), 또는 기타 적절한 화합물을 포함할 수 있다. 실시예에서, S/D 접촉부(275)는 전도성 장벽층 및 전도성 장벽층 위의 금속 충전층을 포함할 수 있다. 전도성 장벽층은 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 코발트(Co), 루테늄(Ru), 또는 예를 들면, 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 질화물(WN), 탄탈 질화물(TaN), 또는 이들의 조합과 같은 전도성 질화물을 포함할 수 있으며, CVD, PVD, ALD, 및/또는 기타 적절한 프로세스에 의해 형성될 수 있다. 금속 충전층은 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 또는 기타 금속을 포함할 수 있으며, CVD, PVD, ALD, 도금, 또는 기타 적절한 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 전도성 장벽층은 S/D 접촉부(275)에서 생략된다.
동작(134)은 게이트 스택(240')에 연결하는 게이트 비아를 형성하고, S/D 접촉부(275)에 연결되는 S/D 접촉 비아를 형성하며, 유전체층에 내장된(embedded) 와이어 및 비아를 갖는 하나 이상의 상호연결층을 형성할 수 있다. 게이트 비아(359) 및 S/D 접촉 비아(미도시됨)는 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 또는 기타 금속을 포함할 수 있으며, CVD, PVD, ALD, 도금, 또는 기타 적절한 프로세스에 의해 형성될 수 있다. 하나 이상의 상호연결층은 다양한 트랜지스터의 게이트, 소스 및 드레인 전극뿐만 아니라 디바이스(200)의 다른 회로를 연결하여 부분적으로 또는 전체적으로 집적 회로를 형성한다. 동작(134)은 또한 상호연결층 위에 패시베이션층(들)을 형성할 수 있다. 도 20b에 도시된 예에서, 층(277)은 S/D 접촉부(275) 위의 디바이스(200)의 전측에 형성된 상호연결층 및 패시베이션층을 포함하는 다양한 유전체 및 금속층을 나타 내기 위해 사용된다.
동작(136)에서, 방법(100)(도 1c)은 도 21에 도시된 바와 같이 디바이스(200)를 거꾸로 뒤집고 이를 캐리어(370)에 부착한다. 이는 추가 프로세싱을 위해 디바이스(200)의 후측으로부터 디바이스(200)에 액세스할 수 있게 한다. 동작(136)은 직접 본딩, 하이브리드 본딩, 접착제 사용 또는 다른 본딩 방법과 같은 임의의 적절한 부착 프로세스를 사용할 수 있다. 동작(136)은 정렬, 어닐링 및/또는 다른 프로세스를 더 포함할 수 있다. 캐리어(370)는 일부 실시예에서 실리콘 웨이퍼일 수 있다. 도 21 및 다른 도면을 포함하는, 본 개시의 도면에서, "z” 방향은 디바이스(200)의 후측으로부터 디바이스(200)의 전측 쪽으로를 가리키고, "-z" 방향은 디바이스(200)의 전측으로부터 디바이스(200)의 후측 쪽으로를 가리킨다.
동작(138)에서, 방법(100)(도 1c)은, 반도체층(204)이 디바이스(200)의 후측으로부터 노출될 때까지 디바이스(200)의 후측으로부터 디바이스(200)를 아래로 시닝(thinning)한다. 결과적인 구조물은 실시예에 따라 도 22a 내지 도 22c에 도시된다. 도 22a는 디바이스(200)의 평면도를 도시하고, 도 22b, 도 22c, 도 22d, 및 도 22e는 각각 도 22a의 B―B 라인, C―C 라인, D―D 라인, 및 E―E 라인을 따라 부분적으로 디바이스(200)의 단면도를 도시한다. 반도체층(239), 격리 피처(230) 및 시일층(232)은 다양한 실시예에서 동작(138)에 의해 노출되거나 노출되지 않을 수 있다. 시닝 프로세스는 기계적 연삭 프로세스 및/또는 화학적 시닝 프로세스를 포함할 수 있다. 기계적 연삭 프로세스 동안 기판(201)으로부터 상당한 양의 기판 물질이 먼저 제거될 수 있다. 그 후, 화학적 시닝 프로세스는 기판(201)의 후측에 에칭 화학 물질을 도포하여 기판(201)을 아래로 더 시닝할 수 있다.
동작(140)에서, 방법(100)(도 1c)은 반도체층(204)을 선택적으로 에칭하여 게이트 스택(240') 및 드레인 피처(260)의 후측 위에 트렌치(272)를 형성한다. 결과적인 구조물은 실시예에 따라 도 23a 내지 도 23e에 도시된다. 도 23a는 디바이스(200)의 평면도를 도시하고, 도 23b, 도 23c, 도 23d, 및 도 23e는 각각 도 23a의 B―B 라인, C―C 라인, D―D 라인, 및 E―E 라인을 따라 부분적으로 디바이스(200)의 단면도를 도시한다. 본 실시예에서, 동작(140)은 반도체층(204)의 물질(예를 들어, 실시예에서 Si)에 대해 선택적으로 조정되고 드레인 피처(260), 게이트 스택(240')(특히, 존재하는 경우 게이트 계면층 및 게이트 유전체층(349)), 격리 피처(230), 반도체층(239)(예컨대, 실시예에서 SiGe), 및 시일층(232)에 대해 무(또는 최소) 에칭을 사용하는 에칭 프로세스를 적용한다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭, 또는 다른 에칭 방법일 수 있다. 특히, 본 실시예에서, 반도체층(204)의 에칭은 자가 정렬된다. 즉, 동작(140)은 반도체층(204)을 에칭하기 위해 에칭 마스크(예를 들어, 포토리소그래피 프로세스에 의해 형성된 에칭 마스크)를 제조할 필요가 없다. 오히려, 이는 반도체층(204) 및 그 주변 층의 물질의 에칭 선택성에 의존한다.
동작(142)에서, 방법(100)(도 1c)은 트렌치(272)를 충전하기 위해 유전체 라이너(274) 및 하나 이상의 유전체층(276)을 형성한다. 결과적인 구조물은 실시예에 따라 도 24a 내지 도 24e에 도시된다. 도 24a는 디바이스(200)의 평면도를 도시하고, 도 24b, 도 24c, 도 24d, 및 도 24e는 각각 도 24a의 B―B 라인, C―C 라인, D―D 라인, 및 E―E 라인을 따라 부분적으로 디바이스(200)의 단면도를 도시한다. 실시예에서, 유전체 라이너(274)는 실리콘 질화물을 포함하고, 유전체층(들)(276)은 실리콘 산화물을 포함한다. 일부 실시예에서, 유전체 라이너(274)는 예를 들면, La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Y2O3, AlON, TaCN, ZrSi, 또는 다른 적절한 물질(들)과 같은 다른 유전체 물질을 포함한다. 유전체층(274)은 트렌치(272)의 다양한 표면을 따라 실질적으로 균일한 두께를 가질 수 있고, CVD, PVD, ALD, 또는 다른 적절한 방법에 의해 형성될 수 있다. 일부 실시예에서, 유전체층(들)(276)은 TEOS(tetraethylorthosilicate) 형성 산화물, 도핑되지 않은 실리케이트 유리, 또는 예를 들어, BPSG(borophosphosilicate glass), FSG(fluoride-doped silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass) 및/또는 다른 적절한 유전체 물질과 같은 도핑된 실리콘 산화물을 포함할 수 있다. 유전체층(들)(276)은 PECVD(plasma enhanced CVD), FCVD(flowable CVD), 또는 다른 적절한 방법에 의해 형성될 수 있다. 동작(142)은 디바이스(200)의 후측을 평탄화하고 추가 프로세싱을 위해 반도체층(239)을 노출시키기 위해 CMP 프로세스를 더 수행할 수 있다.
동작(144)에서, 방법(100)(도 1c)은 디바이스(200)의 후측으로부터 반도체층(239)을 제거한다. 결과적인 구조물은 실시예에 따라 도 25a 내지 도 25e에 도시된다. 도 25a는 디바이스(200)의 평면도를 도시하고, 도 25b, 도 25c, 도 25d, 및 도 25e는 각각 도 25a의 B―B 라인, C―C 라인, D―D 라인, 및 E―E 라인을 따라 부분적으로 디바이스(200)의 단면도를 도시한다. 본 실시예에서, 동작(144)은 반도체층(239)의 물질(예를 들어, 실시예에서 SiGe)에 대해 선택적이 되도록 조정되고 유전체 라이너(274), 유전체층(들)(276), 격리 피처(232), 및 시일층(232)에 대해 무(또는 최소) 에칭을 사용하는 에칭 프로세스를 적용한다. 에칭 프로세스는 디바이스(200)의 후측으로부터 소스/드레인 피처(260)를 노출시키는 트렌치(또는 접촉 홀)(278)를 초래하고 소스/드레인 피처(260)도 부분적으로 에칭할 수 있다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭, 또는 다른 에칭 방법일 수 있다. 특히, 본 실시예에서, 반도체층(239)의 에칭은 자가 정렬된다. 즉, 동작(144)은 반도체층(239)을 에칭하기 위해 에칭 마스크(예를 들어, 포토리소그래피 프로세스에 의해 형성된 에칭 마스크)를 제조할 필요가 없다. 오히려, 이는 반도체층(239) 및 그 주변 층의 물질의 에칭 선택성에 의존한다. 이것은 포토리소그래피 오버레이 시프트에 의해 도입되는 것과 같은 오정렬 없이 하부 S/D 피처(260)와 정렬되도록 트렌치(278)를 유리하게 형성한다. 이 프로세스를 사용하면 후술되는 바와 같이 소스/드레인 피처(260)와 이상적으로 정렬되는 후측 소스 접촉부(또는 소스 비아)가 생성될 것이다.
동작(146)에서, 방법(100)(도 1d)은 후측 소스 규화물 피처(280)를 형성하고 홀(278) 내에 그리고 디바이스(200)의 후측 위에 하나 이상의 금속층(282)을 퇴적한다. 결과적인 구조물은 실시예에 따라 도 26a 내지 도 26e에 도시된다. 도 26a는 디바이스(200)의 평면도를 도시하고, 도 26b, 도 26c, 도 26d, 및 도 26e는 각각 도 26a의 B―B 라인, C―C 라인, D―D 라인, 및 E―E 라인을 따라 부분적으로 디바이스(200)의 단면도를 도시한다. 실시예에서, 동작(146)은, 하나 이상의 금속을 홀(278) 내로 퇴적하는 것, 하나 이상의 금속과 소스/드레인 피처(260) 사이의 반응을 유발하여 규화물 피처(280)를 생성하도록 디바이스(200)에 대해 어닐링 프로세스를 수행하는 것, 및 하나 이상의 금속의 미반응 부분을 제거하고 규화물 피처(280)를 홀(278)에 남겨두는 것을 포함한다. 하나 이상의 금속은 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 니켈(Ni), 백금(Pt), 이테르븀(Yb), 이리듐(Ir), 에르븀(Er), 코발트(Co) 또는 이들의 조합(예를 들어, 둘 이상의 금속 합금)을 포함할 수 있고, CVD, PVD, ALD, 또는 기타 적절한 방법을 사용하여 퇴적될 수 있다. 규화물 피처(280)는, 티타늄 규화물(TiSi), 니켈 규화물(NiSi), 텅스텐 규화물(WSi), 니켈-백금 규화물(NiPtSi), 니켈-백금-게르마늄 규화물(NiPtGeSi), 니켈-게르마늄 규화물(NiGeSi), 이터븀 규화물(YbSi), 백금 규화물(PtSi), 이리듐 규화물(IrSi), 에르븀 규화물(ErSi), 코발트 규화물(CoSi), 또는 기타 적절한 화합물을 포함할 수 있다. 실시예에서, 하나 이상의 금속층(282)은 전도성 장벽층 및 전도성 장벽층 위의 금속 충전층을 포함할 수 있다. 전도성 장벽층은 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 코발트(Co), 루테늄(Ru), 또는 예를 들면, 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 질화물(WN), 탄탈 질화물(TaN), 또는 이들의 조합과 같은 전도성 질화물을 포함할 수 있으며, CVD, PVD, ALD, 및/또는 기타 적절한 프로세스에 의해 형성될 수 있다. 금속 충전층은 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈(Ta) 또는 기타 금속을 포함할 수 있으며, CVD, PVD, ALD, 도금 또는 기타 적절한 프로세스에 의해 형성될 수 있다.
동작(148)에서, 방법(100)(도 1d)은 희생 유전체 플러그(300)가 노출될 때까지 디바이스(200)의 후측에 CMP 프로세스를 수행한다. 결과적인 구조물은 실시예에 따라 도 27a 내지 도 27e에 도시된다. 도 27a는 디바이스(200)의 평면도를 도시하고, 도 27b, 도 27c, 도 27d, 및 도 27e는 각각 도 27a의 B―B 라인, C―C 라인, D―D 라인, 및 E―E 라인을 따라 부분적으로 디바이스(200)의 단면도를 도시한다. CMP 프로세스는 시일층(232)의 하단 부분을 제거하여 디바이스(200)의 후측으로부터 희생 유전체 플러그(300)를 노출시킨다. CMP 프로세스는 또한 실시예에서 희생 유전체 플러그(300)의 일부를 제거할 수 있다. CMP 프로세스는 또한 하나 이상의 금속층(282)의 과도한 물질을 제거한다. 하나 이상의 금속층(282)의 잔여 부분은 후측 접촉부(282)가 된다.
동작(150)에서, 방법(100)(도 1d)은 디바이스(200)의 후측으로부터 희생 유전체 플러그(300)를 제거한다. 결과적인 구조물은 실시예에 따라 도 28a 내지 도 28e에 도시된다. 도 28a는 디바이스(200)의 평면도를 도시하고, 도 28b, 도 28c, 도 28d, 및 도 28e는 각각 도 28a의 B―B 라인, C―C 라인, D―D 라인, 및 E―E 라인을 따라 부분적으로 디바이스(200)의 단면도를 도시한다. 본 실시예에서, 동작(150)은 희생 유전체 플러그(300)의 물질(예를 들어, 실시예에서 SiGe)에 대해 선택적이 되도록 조정되고 유전체 라이너(274), 유전체층(들)(276), 격리 피처(230), 시일층(232), 및 유전체 상단 커버(233)에 대해 무(또는 최소) 에칭을 사용하는 에칭 프로세스를 적용한다. 에칭 프로세스는 유전체 핀(229) 내에 간극(302)을 생성하고 시일층(232) 및 유전체 상단 커버(233)에 의해 부분적으로 둘러싸여 있다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭, 또는 다른 에칭 방법일 수 있다. 특히, 본 실시예에서, 희생 유전체 플러그(300)의 에칭은 자가 정렬된다. 즉, 동작(150)은 희생 유전체 플러그(300)를 에칭하기 위해 에칭 마스크(예를 들어, 포토리소그래피 프로세스에 의해 형성된 에칭 마스크)를 제조할 필요가 없다. 오히려, 이는 희생 유전체 플러그(300) 및 그 주변 층 내의 물질의 에칭 선택성에 의존한다.
동작(152)에서, 방법(100)(도 1d)은 디바이스(200)의 후측으로부터 간극(302)을 시일하는 유전체 하단 커버(304)를 형성한다. 결과적인 구조물은 실시예에 따라 도 29a 내지 도 29e에 도시된다. 도 29a는 디바이스(200)의 평면도를 도시하고, 도 29b, 도 29c, 도 29d, 및 도 29e는 각각 도 29a의 B―B 라인, C―C 라인, D―D 라인, 및 E―E 라인을 따라 부분적으로 디바이스(200)의 단면도를 도시한다. 유전체 하단 커버(304)는 간극(302) 내로 많이 퇴적하지 않고 간극(302)의 개구부를 신속하게 시일할 수 있도록 높은 퇴적 속도 또는 높은 성장 속도를 갖는 물질을 사용한다. 실시예에서, 유전체 하단 커버(304)는 실리콘 이산화물을 포함한다. 일부 실시예에서, 유전체 하단 커버(304)는 TEOS(tetraethylorthosilicate) 형성 산화물, 도핑되지 않은 실리케이트 유리, 또는 예를 들어, BPSG(borophosphosilicate glass), FSG(fluoride-doped silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass) 및/또는 다른 적절한 유전체 물질과 같은 도핑된 실리콘 산화물을 포함할 수 있다. 유전체 하단 커버(304)는 PECVD 또는 다른 적절한 방법에 의해 형성될 수 있다. 실시예에서, 동작(152)은 디바이스(200)의 후측 위에 하나 이상의 유전체 물질을 퇴적하고 간극(302)을 시일한 다음, 하나 이상의 유전체 물질에 대해 CMP 프로세스를 수행한다. 간극(302) 내부에 남아있는 하나 이상의 유전체 물질의 부분은 유전체 하단 커버(304)가 된다. 디바이스(200)의 후측도 평탄화된다.
도 29a 내지 도 29e에 도시된 바와 같이, 유전체 핀(229)은 이제 시일층(232), 유전체 하단 커버(304), 유전체 상단 커버(233), 유전체 헬멧(234) 및 공기 간극(302)을 포함한다. 시일층(232)은 이제 유전체 상단 커버(233)에 의해 분리된 상단 부분 및 유전체 하단 커버(304)에 의해 분리된 하단 부분을 갖는 다중 시일 피처(232)로 분리된다. 공기 간극(302)은 시일 피처(232), 유전체 하단 커버(304) 및 유전체 상단 커버(233)에 의해 둘러싸여 있다. 도 29a에 도시된 바와 같이, 유전체 핀(229)은 인접한 S/D 피처들(260) 사이에 ("y” 방향을 따라) 측방향으로 배치되고 인접한 금속 게이트들(240') 사이에 ("x" 방향을 따라) 측방향으로 배치된다. 본 실시예에서, 공기 간극(302)은 금속 게이트(240')의 높이의 대부분(즉, 50% 초과) 및 S/D 피처(260)의 높이의 대부분(즉, 50% 초과)에 평행하게 ("z" 방향을 따라) 수직으로 연장된다. 공기가 최저 유전 상수(k값은 약 1.0 임)를 갖기 때문에, 유전체 핀(229)은 유리하게는 인접한 S/D 피처들(260) 사이에 그리고 인접한 금속 게이트들(240') 사이의 커플링 커패시턴스를 유리하게 감소시키고 디바이스(200)의 성능을 향상시킨다. "z” 방향을 따라 볼 때, 후측 소스/드레인 접촉부(282)의 상단 표면은 유전체 하단 커버(304)의 상단 표면 위에 있다. 격리 피처(230)의 일부분은 후측 소스/드레인 접촉부(282)와 시일층(232) 사이에 배치된다. 도 29d 및 도 29e에 도시된 바와 같은 일부 실시예에서, 일부 공극(air void)(또는 공기 간극)(305)은 시일층(232), 격리 피처(230) 및 S/D 피처(260)에 의해 둘러싸여 있다. 본 실시예에서, 시일층(232)(또는 시일 피처(232))은 금속 게이트(240') 및 S/D 피처(260)와 직접 접촉한다. 도 30d 및 도 30e에서 "z" 방향을 따라 볼 때, 유전체 핀(229)(특히 유전체 헬멧(234))은 S/D 피처(260) 위로 연장된다. "z” 방향을 따라 볼 때, 유전체 핀(229)(특히 유전체 헬멧(234))은 또한, 금속 게이트(240')(도 19cd 참조) 위로 연장되며, 이는 도 30c의 부분도에 도시되어 있지 않다.
동작(154)에서, 방법(100)(도 1d)은 후측 전력 레일(284)을 형성한다. 결과적인 구조물은 실시예에 따라 도 30a 내지 도 30b에 도시된다. 도 30a는 디바이스(200)의 평면도를 도시하고, 도 30b, 도 30c, 도 30d, 및 도 30e는 각각 도 30a의 B―B 라인, C―C 라인, D―D 라인, 및 E―E 라인을 따라 부분적으로 디바이스(200)의 단면도를 도시한다. 도 30b 및 도 30d에 도시된 바와 같이, 후측 소스/드레인 접촉부(282)는 후측 전력 레일(284)에 전기적으로 연결된다. 도 30c 및 도 30e에 도시된 바와 같이, 금속 게이트(240') 및 일부 S/D 피처(260)는 후측 전력 레일(284)로부터 격리된다. 유전체 핀(229)은 후측 전력 레일(284)과 직접 접촉할 수 있다. 실시예에서, 후측 전력 레일(284)은 다마신 프로세스, 이중-다마신 프로세스, 금속 패터닝 프로세스, 또는 다른 적절한 프로세스를 사용하여 형성될 수 있다. 후측 전력 레일(284)은 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈(Ta) 또는 기타 금속을 포함할 수 있으며, CVD, PVD, ALD, 도금 또는 기타 적절한 프로세스에 의해 퇴적될 수 있다. 도 30a 내지 도 30e에 도시되지 않았지만, 후측 전력 레일(284)은 하나 이상의 유전체층에 내장된다. 후측 전력 레일(284)을 갖는 것은 소스/드레인 접촉부 및 비아에 직접 연결하기 위해 디바이스(200)에서 이용 가능한 금속 트랙의 수를 유리하게 증가시킨다. 이는 또한 후측 전력 레일(284)이 없는 다른 구조물보다 더 큰 디바이스 집적을 위해 게이트 밀도를 증가시킨다. 후측 전력 레일(284)은 디바이스(200)의 전측 상의 제1 레벨 금속(M0) 트랙보다 더 넓은 치수를 가질 수 있으며, 이는 유리하게 후측 전력 레일 저항을 감소시킨다.
동작(156)에서, 방법(100)(도 1d)은 디바이스(200)에 대해 추가적인 제조 프로세스를 수행한다. 예를 들어, 이 동작은 후측 상호연결부(286)(도 31)를 형성할 수 있다. 후측 상호연결부(286)는 하나 이상의 유전체층에 내장된 와이어 및 비아를 포함한다. 일부 실시예에서, 후측 전력 레일(284)은 후측 상호연결부(286)의 일부로 간주된다. 동작(156)은 또한 디바이스(200)의 후측 상에 패시베이션층을 형성하고, 캐리어(370)를 제거하며, 다른 BEOL 프로세스를 수행할 수 있다.
제한하고자 하는 것은 아니지만, 본 개시의 실시예는 다음 이점 중 하나 이상을 제공한다. 예를 들어, 본 개시의 실시예는 금속 게이트들을 격리하고 S/D 피처들을 격리하기 위한 공기 간극을 갖는 유전체 핀을 형성한다. 유전체 핀은 웨이퍼 전측 프로세스와 웨이퍼 후측 프로세스의 조합에 의해 형성된다. 유전체 핀 내의 공기 간극은 인접한 금속 게이트들 사이 및 인접한 S/D 피처들 사이의 커플링 커패시턴스를 더욱 감소시킨다. 유전체 핀은 또한 자가 정렬 방식으로 금속 게이트를 절단하도록 기능하여 디바이스 집적을 더욱 향상시킨다. 본 개시의 실시예는 기존의 반도체 제조 프로세스 내에 즉시 통합될 수 있다.
예시적인 양상에서, 본 개시는, 기판으로부터 연장되는 2개의 핀들 및 핀들의 하부 부분에 인접한 격리 구조물을 갖는 구조물을 제공하는 단계; 격리 구조물 위에 그리고 핀들의 상단 및 측벽 위에 클래딩층을 형성하는 단계; 기판을 노출시키기 위해 클래딩층을 에칭 마스크로서 사용하여 격리 구조물을 리세싱하는 단계; 격리 구조물을 리세싱하는 단계 후에, 기판, 격리 구조물 및 클래딩층 위에 시일층을 퇴적하는 단계; 시일층 위에 그리고 2개의 핀들 사이에 희생 플러그를 형성하는 단계; 및 희생 플러그 위에 그리고 2개의 핀들 사이에 측방향으로 유전체 상단 커버를 퇴적하는 단계를 포함하는 방법에 대한 것이다.
실시예에서, 본 방법은, 유전체 상단 커버 및 시일층을 리세싱하여 2개의 핀들 상의 클래딩층 사이에 간극을 형성하는 단계; 간극에 하이-k 유전체 헬멧을 형성하는 단계를 더 포함한다.
다른 실시예에서, 본 방법은, 핀들 위에 더미 게이트 스택 및 게이트 스페이서를 형성하는 단계; 소스/드레인 트렌치를 핀들 내로 그리고 게이트 스페이서에 인접하게 에칭하는 단계; 소스/드레인 트렌치에 소스/드레인 피처들을 형성하는 단계; 및 더미 게이트 스택을 하이-k 금속 게이트로 대체하는 단계를 더 포함한다. 추가적인 실시예에서, 본 방법은, 핀들이 노출될 때까지 기판을 구조물의 후측으로부터 아래로 시닝하는 단계; 구조물의 후측 위에 후측 유전체층을 형성하는 단계; 후측 유전체층을 관통하여 연장되고 소스/드레인 피처들 중 적어도 하나에 전기적으로 연결하는 후측 비아를 형성하는 단계; 후측 비아를 형성하는 단계 후에, 희생 플러그가 노출될 때까지 구조물의 후측에 화학 기계적 평탄화 프로세스를 수행하는 단계; 희생 플러그를 제거하여 구조물의 후측으로부터 트렌치를 생성하는 단계; 및 유전체 하단 커버를 사용해 트렌치를 시일하여, 시일층, 유전체 상단 커버 및 유전체 하단 커버에 의해 둘러싸인 공기 간극을 생성하는 단계를 더 포함한다. 일부 실시예에서, 희생 플러그는 실리콘 게르마늄을 포함하고, 시일층은 실리콘 탄소 질화물을 포함하고, 유전체 상단 커버는 실리콘 이산화물을 포함하며, 유전체 하단 커버는 실리콘 이산화물을 포함한다. 일부 실시예에서, 클래딩층은 실리콘 게르마늄을 포함한다. 일부 실시예에서, 후측 비아는 유전체 하단 커버 위로 연장된다.
일부 실시예에서, 핀들 각각은 서로 위아래로 교대로 배열된 제1 반도체층 및 제2 반도체층의 스택을 포함한다.
다른 예시적인 양상에서, 본 개시는 기판으로부터 연장되는 2개의 핀들 및 핀들의 하부 부분에 인접한 격리 구조물을 갖는 구조물을 제공하는 단계를 포함하는 방법에 대한 것이고, 핀들 각각은 서로 위아래로 교대로 적층된 제1 반도체층 및 제2 반도체층을 포함한다. 방법은, 격리 구조물 위에 그리고 핀들의 상단 및 측벽 위에 클래딩층을 형성하는 단계; 기판을 노출시키기 위해 클래딩층을 에칭 마스크로서 사용하여 격리 구조물을 리세싱하는 단계; 기판, 격리 구조물 및 클래딩층 위에 시일층을 형성하는 단계; 2개의 핀들의 대향 측벽들 위의 시일층 사이에 희생 플러그 충전 공간을 형성하는 단계 - 희생 플러그의 상단 표면은 제1 반도체층의 최상층 아래에 있음 - ; 희생 플러그 위에 유전체 상단 커버를 퇴적하는 단계; 및 유전체 상단 커버 및 시일층 위에 하이-k 유전체 헬멧을 형성하여, 시일층, 유전체 상단 커버 및 하이-k 유전체 헬멧을 포함하는 유전체 핀을 생성하는 단계를 더 포함한다.
실시예에서, 하이-k 유전체 헬멧을 형성하는 단계는, 유전체 상단 커버 및 시일층을 리세싱하여, 2개의 핀들의 대향 측벽들 상의 클래딩층 사이에 간극을 형성하는 단계; 및 하나 이상의 하이-k 유전체 물질을 간극 내로 퇴적하는 단계를 포함한다.
실시예에서, 본 방법은, 핀들 위에 더미 게이트 스택 및 게이트 스페이서를 형성하는 단계; 소스/드레인 트렌치를 핀 내로 그리고 게이트 스페이서에 인접하게 에칭하는 단계; 소스/드레인 트렌치에 내부 스페이서를 형성하는 단계; 및 소스/드레인 트렌치에 소스/드레인 피처들을 형성하는 단계를 더 포함하고, 소스/드레인 피처들은 유전체 핀에 의해 분리된다. 일부 추가적인 실시예에서, 본 방법은, 더미 게이트 스택을 제거하여 게이트 트렌치를 생성하는 단계; 게이트 트렌치에서 노출된 제2 반도체층을 제거하는 단계; 게이트 트렌치에 하이-k 금속 게이트를 퇴적하는 단계; 및 하이-k 금속 게이트의 상단 표면이 유전체 핀의 상단 표면 아래에 있을 때까지 하이-k 금속 게이트를 에칭백하는 단계를 포함한다. 일부 추가적인 실시예에서, 본 방법은, 구조물의 후측 위에 후측 유전체층을 형성하는 단계; 및 후측 유전체층을 관통하여 연장되고 소스/드레인 피처 중 적어도 하나에 전기적으로 연결하는 후측 비아를 형성하는 단계를 포함한다. 일부 추가적인 실시예에서, 본 방법은, 후측 비아를 형성하는 단계 후에, 희생 플러그가 노출될 때까지 구조물의 후측에 다른 CMP 프로세스를 수행하는 단계; 희생 플러그를 제거하여 구조물의 후측으로부터 트렌치를 생성하는 단계; 및 트렌치의 개구부에 유전체 하단 커버를 퇴적하여, 시일층, 유전체 상단 커버 및 유전체 하단 커버에 의해 둘러싸인 공기 간극을 생성하는 단계를 포함한다. 실시예에서, 희생 플러그는 실리콘 게르마늄을 포함하고, 시일층은 실리콘 탄소 질화물을 포함하고, 유전체 상단 커버는 실리콘 이산화물을 포함하며, 유전체 하단 커버는 실리콘 이산화물을 포함한다. 일부 추가적인 실시예에서, 본 방법은, 구조물의 후측에 있고 후측 비아에 전기적으로 연결하는 전력 레일을 형성하는 단계를 포함한다.
다른 예시적 양상에서, 본 개시는 전력 레일; 전력 레일 위의 유전체층; 유전체층 위의 2개의 소스/드레인 피처들; 유전체층을 통해 연장되고 소스/드레인 피처 중 하나를 전력 레일에 전기적으로 연결하는 비아 구조물; 및 2개의 소스/드레인 피처들 사이에 측방향으로 배치된 유전체 핀을 포함하는 반도체 구조물에 관한 것이다. 유전체 핀은, 소스/드레인 피처들의 측벽 위의 2개의 시일 유전체 피처들, 시일 유전체 피처들의 하단 부분들 사이의 유전체 하단 커버, 시일 유전체 피처들의 상단 부분들 사이의 유전체 상단 커버, 그리고 시일 유전체 피처들, 유전체 하단 커버, 및 유전체 상단 커버에 의해 둘러싸인 공기 간극을 포함하며, 비아 구조물의 상단 표면은 유전체 하단 커버의 상단 표면 위에 있다.
실시예에서, 유전체 핀은 유전체 상단 커버 및 시일 유전체 피처들의 상단 부분 위에 배치된 하이-k 유전체 헬멧을 더 포함한다. 실시예에서, 시일 유전체 피처들은 실리콘 탄소 질화물을 포함하고, 유전체 상단 커버는 실리콘 이산화물을 포함하며, 유전체 하단 커버는 실리콘 이산화물을 포함한다. 실시예에서, 반도체 구조물은 시일 유전체 피처들 중 하나와 비아 구조물 사이의 격리 피처를 더 포함한다.
전술한 바는, 당업자들이 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예들의 피처들의 개요를 설명한다. 당업자들은 여기서 소개된 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물을 설계하거나 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 또한, 당업자들은 이런 등가의 구성이 본 개시의 정신 및 범위로부터 이탈하지 않으며 또한 이들은 본 개시의 정신 및 범위로부터의 이탈 없이 여기에서 다양한 변화, 치환, 및 변경이 이루어질 수 있음을 인식해야 한다.
실시예들
실시예 1. 방법에 있어서,
기판으로부터 연장된 2개의 핀들 및 상기 핀들의 하부 부분들에 인접한 격리 구조물을 갖는 구조물을 제공하는 단계;
상기 격리 구조물 위에 그리고 상기 핀들의 상단 및 측벽들 위에 클래딩층(cladding layer)을 형성하는 단계;
상기 기판을 노출시키기 위해 상기 클래딩층을 에칭 마스크로서 사용하여 상기 격리 구조물을 리세싱(recessing)하는 단계;
상기 격리 구조물을 리세싱하는 단계 후에, 상기 기판, 상기 격리 구조물, 및 상기 클래딩층 위에 시일층(seal layer)을 퇴적하는 단계;
상기 시일층 위에 그리고 상기 2개의 핀들 사이에 희생 플러그(sacrificial plug)를 형성하는 단계; 및
상기 희생 플러그 위에 그리고 상기 2개의 핀들 사이에 측방향으로(laterally) 유전체 상단 커버를 퇴적하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 유전체 상단 커버 및 상기 시일층을 리세싱하여 상기 2개의 핀들 상의 상기 클래딩층 사이에 간극(gap)을 형성하는 단계; 및
상기 간극에 하이-k 유전체 헬멧(high-k dielectric helmet)을 형성하는 단계
를 더 포함하는, 방법.
실시예 3. 실시예 1에 있어서,
상기 핀 위에 더미 게이트 스택들 및 게이트 스페이서들을 형성하는 단계;
상기 핀들 내로 그리고 상기 게이트 스페이서들에 인접하게 소스/드레인 트렌치들을 에칭하는 단계;
상기 소스/드레인 트렌치들에 소스/드레인 피처들을 형성하는 단계; 및
상기 더미 게이트 스택들을 하이-k 금속 게이트들로 대체하는 단계
를 더 포함하는, 방법.
실시예 4. 실시예 3에 있어서,
상기 핀들이 노출될 때까지 상기 기판을 상기 구조물의 후측(backside)으로부터 아래로 시닝(thinning)하는 단계;
상기 구조물의 후측 위에 후측 유전체층을 형성하는 단계;
상기 후측 유전체층을 관통하여 연장되고 상기 소스/드레인 피처 중 적어도 하나에 전기적으로 연결되는 후측 비아를 형성하는 단계;
상기 후측 비아를 형성하는 단계 후에, 상기 희생 플러그가 노출될 때까지 상기 구조물의 후측에 화학 기계적 평탄화 프로세스를 수행하는 단계;
상기 희생 플러그를 제거하여, 상기 구조물의 후측으로부터 트렌치를 초래하는 단계; 및
상기 트렌치를 유전체 하단 커버로 시일하여, 상기 시일층, 상기 유전체 상단 커버, 및 상기 유전체 하단 커버에 의해 둘러싸인 공기 간극(air gap)을 초래하는 단계
를 더 포함하는, 방법.
실시예 5. 실시예 4에 있어서, 상기 희생 플러그는 실리콘 게르마늄을 포함하고, 상기 시일층은 실리콘 탄소 질화물을 포함하고, 상기 유전체 상단 커버는 실리콘 이산화물을 포함하며, 상기 유전체 하단 커버는 실리콘 이산화물을 포함하는 것인, 방법.
실시예 6. 실시예 5에 있어서, 상기 클래딩층은 실리콘 게르마늄을 포함하는 것인, 방법.
실시예 7. 실시예 4에 있어서, 상기 후측 비아는 상기 유전체 하단 커버 위로 연장되는 것인, 방법.
실시예 8. 실시예 1에 있어서, 상기 핀들 각각은 서로 위아래로 교대로 배열된 제1 반도체층들 및 제2 반도체층들의 스택을 포함하는 것인, 방법.
실시예 9. 방법에 있어서,
기판으로부터 연장된 2개의 핀들 및 상기 핀들의 하부 부분들에 인접한 격리 구조물을 갖는 구조물을 제공하는 단계 - 상기 핀들 각각은 서로 위아래로 교대로 적층된 제1 반도체층들 및 제2 반도체층들을 포함함 - ;
상기 격리 구조물 위에 그리고 상기 핀들의 상단 및 측벽들 위에 클래딩층을 형성하는 단계;
상기 기판을 노출시키기 위해 상기 클래딩층을 에칭 마스크로서 사용하여 상기 격리 구조물을 리세싱하는 단계;
상기 기판, 상기 격리 구조물, 및 상기 클래딩층 위에 시일층을 형성하는 단계;
상기 2개의 핀들의 대향 측벽들 위의 상기 시일층 사이에 희생 플러그 충전 공간을 형성하는 단계 - 상기 희생 플러그의 상단 표면은 상기 제1 반도체층들의 최상층 아래에 있음 - ;
상기 희생 플러그 위에 유전체 상단 커버를 퇴적하는 단계; 및
상기 유전체 상단 커버 및 상기 시일층 위에 하이-k 유전체 헬멧을 형성하여, 상기 시일층, 상기 유전체 상단 커버, 및 상기 하이-k 유전체 헬멧을 포함하는 유전체 핀들을 초래하는 단계
를 포함하는, 방법.
실시예 10. 실시예 9에 있어서, 상기 하이-k 유전체 헬멧을 형성하는 것은,
상기 유전체 상단 커버 및 상기 시일층을 리세싱하여, 상기 2개의 핀들의 대향 측벽들 상의 상기 클래딩층 사이에 간극을 형성하는 것;
상기 간극 내에 하나 이상의 하이-k 유전체 물질을 퇴적하는 것
을 포함하는 것인, 방법.
실시예 11. 실시예 9에 있어서,
상기 핀들 위에 더미 게이트 스택들 및 게이트 스페이서들을 형성하는 단계;
상기 핀들 내로 그리고 상기 게이트 스페이서에 인접하게 소스/드레인 트렌치들을 에칭하는 단계;
상기 소스/드레인 트렌치들에 내부 스페이서들을 형성하는 단계; 및
상기 소스/드레인 트렌치들에 소스/드레인 피처들을 형성하는 단계 - 상기 소스/드레인 피처들은 상기 유전체 핀들에 의해 분리됨 -
를 더 포함하는, 방법.
실시예 12. 실시예 11에 있어서,
상기 더미 게이트 스택들을 제거하여, 게이트 트렌치들을 초래하는 단계;
상기 게이트 트렌치들에서 노출된 상기 제2 반도체층들을 제거하는 단계;
상기 게이트 트렌치들에 하이-k 금속 게이트를 퇴적하는 단계; 및
상기 하이-k 금속 게이트의 상단 표면이 상기 유전체 핀들의 상단 표면 아래에 있을 때까지 상기 하이-k 금속 게이트를 에칭백(etching back)하는 단계
를 더 포함하는, 방법.
실시예 13. 실시예 12에 있어서,
상기 구조물의 후측 위에 후측 유전체층을 형성하는 단계; 및
상기 후측 유전체층을 관통하여 연장되고 상기 소스/드레인 피처들 중 적어도 하나에 전기적으로 연결되는 후측 비아를 형성하는 단계
를 더 포함하는, 방법.
실시예 14. 실시예 13에 있어서,
상기 후측 비아를 형성하는 단계 후에, 상기 희생 플러그가 노출될 때까지 상기 구조물의 후측에 다른 CMP 프로세스를 수행하는 단계;
상기 희생 플러그를 제거하여, 상기 구조물의 후측으로부터 트렌치를 초래하는 단계; 및
상기 트렌치의 개구부에 유전체 하단 커버를 퇴적하여, 상기 시일층, 상기 유전체 상단 커버, 및 상기 유전체 하단 커버에 의해 둘러싸인 공기 간극을 초래하는 단계
를 더 포함하는, 방법.
실시예 15. 실시예 14에 있어서, 상기 희생 플러그는 실리콘 게르마늄을 포함하고, 상기 시일층은 실리콘 탄소 질화물을 포함하고, 상기 유전체 상단 커버는 실리콘 이산화물을 포함하며, 상기 유전체 하단 커버는 실리콘 이산화물을 포함하는 것인, 방법.
실시예 16. 실시예 14에 있어서,
상기 구조물의 후측에 있고 상기 후측 비아에 전기적으로 연결되는 전력 레일(power rail)을 형성하는 단계를 더 포함하는, 방법.
실시예 17. 반도체 구조물에 있어서,
전력 레일;
상기 전력 레일 위의 유전체층;
상기 유전체층 위의 2개의 소스/드레인 피처들;
상기 유전체층을 관통하여 연장되고 상기 소스/드레인 피처들 중 하나를 상기 전력 레일에 전기적으로 연결하는 비아 구조물; 및
상기 2개의 소스/드레인 피처들 사이에 측방향으로 배치된 유전체 핀 - 상기 유전체 핀은, 상기 소스/드레인 피처들의 측벽들 위의 2개의 시일 유전체 피처들, 상기 시일 유전체 피처들의 하단 부분들 사이의 유전체 하단 커버, 상기 시일 유전체 피처들의 상단 부분들 사이의 유전체 상단 커버, 그리고 상기 시일 유전체 피처들, 상기 유전체 하단 커버, 및 상기 유전체 상단 커버에 의해 둘러싸인 공기 간극을 포함하고, 상기 비아 구조물의 상단 표면은 상기 유전체 하단 커버의 상단 표면 위에 있음 -
을 포함하는, 반도체 구조물.
실시예 18. 실시예 17에 있어서, 상기 유전체 핀은, 상기 유전체 상단 커버 및 상기 시일 유전체 피처들의 상단 부분들 위에 배치된 하이-k 유전체 헬멧을 더 포함하는 것인, 반도체 구조물.
실시예 19. 실시예 17에 있어서, 상기 시일 유전체 피처들은 실리콘 탄소 질화물을 포함하고, 상기 유전체 상단 커버는 실리콘 이산화물을 포함하며, 상기 유전체 하단 커버는 실리콘 이산화물을 포함하는 것인, 반도체 구조물.
실시예 20. 실시예 17에 있어서,
상기 시일 유전체 피처들 중 하나와 상기 비아 구조물 사이의 격리 피처를 더 포함하는, 반도체 구조물.

Claims (10)

  1. 방법에 있어서,
    기판으로부터 연장된 2개의 핀들 및 상기 핀들의 하부 부분들에 인접한 격리 구조물을 갖는 구조물을 제공하는 단계;
    상기 격리 구조물 위에 그리고 상기 핀들의 상단 및 측벽들 위에 클래딩층(cladding layer)을 형성하는 단계;
    상기 기판을 노출시키기 위해 상기 클래딩층을 에칭 마스크로서 사용하여 상기 격리 구조물을 리세싱(recessing)하는 단계;
    상기 격리 구조물을 리세싱하는 단계 후에, 상기 기판, 상기 격리 구조물, 및 상기 클래딩층 위에 시일층(seal layer)을 퇴적하는 단계;
    상기 시일층 위에 그리고 상기 2개의 핀들 사이에 희생 플러그(sacrificial plug)를 형성하는 단계; 및
    상기 희생 플러그 위에 그리고 상기 2개의 핀들 사이에 측방향으로(laterally) 유전체 상단 커버를 퇴적하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 유전체 상단 커버 및 상기 시일층을 리세싱하여 상기 2개의 핀들 상의 상기 클래딩층 사이에 간극(gap)을 형성하는 단계; 및
    상기 간극에 하이-k 유전체 헬멧(high-k dielectric helmet)을 형성하는 단계
    를 더 포함하는, 방법.
  3. 제1항에 있어서,
    상기 핀들 위에 더미 게이트 스택들 및 게이트 스페이서들을 형성하는 단계;
    상기 핀들 내로 그리고 상기 게이트 스페이서들에 인접하게 소스/드레인 트렌치들을 에칭하는 단계;
    상기 소스/드레인 트렌치들에 소스/드레인 피처들을 형성하는 단계; 및
    상기 더미 게이트 스택들을 하이-k 금속 게이트들로 대체하는 단계
    를 더 포함하는, 방법.
  4. 제3항에 있어서,
    상기 핀들이 노출될 때까지 상기 기판을 상기 구조물의 후측(backside)으로부터 아래로 시닝(thinning)하는 단계;
    상기 구조물의 후측 위에 후측 유전체층을 형성하는 단계;
    상기 후측 유전체층을 관통하여 연장되고 상기 소스/드레인 피처들 중 적어도 하나에 전기적으로 연결되는 후측 비아를 형성하는 단계;
    상기 후측 비아를 형성하는 단계 후에, 상기 희생 플러그가 노출될 때까지 상기 구조물의 후측에 화학 기계적 평탄화 프로세스를 수행하는 단계;
    상기 희생 플러그를 제거하여, 상기 구조물의 후측으로부터 트렌치를 초래하는 단계; 및
    상기 트렌치를 유전체 하단 커버로 시일하여, 상기 시일층, 상기 유전체 상단 커버, 및 상기 유전체 하단 커버에 의해 둘러싸인 공기 간극(air gap)을 초래하는 단계
    를 더 포함하는, 방법.
  5. 제4항에 있어서, 상기 희생 플러그는 실리콘 게르마늄을 포함하고, 상기 시일층은 실리콘 탄소 질화물을 포함하고, 상기 유전체 상단 커버는 실리콘 이산화물을 포함하며, 상기 유전체 하단 커버는 실리콘 이산화물을 포함하는 것인, 방법.
  6. 제5항에 있어서, 상기 클래딩층은 실리콘 게르마늄을 포함하는 것인, 방법.
  7. 제4항에 있어서, 상기 후측 비아는 상기 유전체 하단 커버 위로 연장되는 것인, 방법.
  8. 제1항에 있어서, 상기 핀들 각각은 서로 위아래로 교대로 배열된 제1 반도체층들 및 제2 반도체층들의 스택을 포함하는 것인, 방법.
  9. 방법에 있어서,
    기판으로부터 연장된 2개의 핀들 및 상기 핀들의 하부 부분들에 인접한 격리 구조물을 갖는 구조물을 제공하는 단계 - 상기 핀들 각각은 서로 위아래로 교대로 적층된 제1 반도체층들 및 제2 반도체층들을 포함함 - ;
    상기 격리 구조물 위에 그리고 상기 핀들의 상단 및 측벽들 위에 클래딩층을 형성하는 단계;
    상기 기판을 노출시키기 위해 상기 클래딩층을 에칭 마스크로서 사용하여 상기 격리 구조물을 리세싱하는 단계;
    상기 기판, 상기 격리 구조물, 및 상기 클래딩층 위에 시일층을 형성하는 단계;
    상기 2개의 핀들의 대향 측벽들 위의 상기 시일층 사이에 희생 플러그 충전 공간을 형성하는 단계 - 상기 희생 플러그의 상단 표면은 상기 제1 반도체층들의 최상층 아래에 있음 - ;
    상기 희생 플러그 위에 유전체 상단 커버를 퇴적하는 단계; 및
    상기 유전체 상단 커버 및 상기 시일층 위에 하이-k 유전체 헬멧을 형성하여, 상기 시일층, 상기 유전체 상단 커버, 및 상기 하이-k 유전체 헬멧을 포함하는 유전체 핀들을 초래하는 단계
    를 포함하는, 방법.
  10. 반도체 구조물에 있어서,
    전력 레일;
    상기 전력 레일 위의 유전체층;
    상기 유전체층 위의 2개의 소스/드레인 피처들;
    상기 유전체층을 관통하여 연장되고 상기 소스/드레인 피처들 중 하나를 상기 전력 레일에 전기적으로 연결하는 비아 구조물; 및
    상기 2개의 소스/드레인 피처들 사이에 측방향으로 배치된 유전체 핀 - 상기 유전체 핀은, 상기 소스/드레인 피처들의 측벽들 위의 2개의 시일 유전체 피처들, 상기 시일 유전체 피처들의 하단 부분들 사이의 유전체 하단 커버, 상기 시일 유전체 피처들의 상단 부분들 사이의 유전체 상단 커버, 그리고 상기 시일 유전체 피처들, 상기 유전체 하단 커버, 및 상기 유전체 상단 커버에 의해 둘러싸인 공기 간극을 포함하고, 상기 비아 구조물의 상단 표면은 상기 유전체 하단 커버의 상단 표면 위에 있음 -
    을 포함하는, 반도체 구조물.
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