DE102020133440A1 - Dielektrische Finnen mit Luftspalt und selbstjustiertem Rückseitenkontakt - Google Patents

Dielektrische Finnen mit Luftspalt und selbstjustiertem Rückseitenkontakt Download PDF

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Abstract

Ein Verfahren umfasst die folgenden Schritte: Bereitstellen einer Struktur, die zwei Finnen, die sich von einem Substrat erstrecken, und eine Isolationsstruktur benachbart zu unteren Teilen der Finnen aufweist; Herstellen einer Mantelschicht über der Isolationsstruktur und über Oberseiten und Seitenwänden der Finnen; Aussparen der Isolationsstruktur unter Verwendung der Mantelschicht als eine Ätzmaske, um das Substrat freizulegen; nach dem Aussparen der Isolationsstruktur Abscheiden einer Dichtungsschicht über dem Substrat, der Isolationsstruktur und der Mantelschicht; Herstellen eines Opferstifts über der Dichtungsschicht und zwischen den zwei Finnen; und Abscheiden eines oberen dielektrischen Belags über dem Opferstift und seitlich zwischen den zwei Finnen.

Description

  • Prioritätsanspruch
  • Die vorliegende Anmeldung beansprucht die Priorität der am 29. Mai 2020 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 63/032.365, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen ist.
  • Hintergrund
  • Die elektronische Industrie hat eine ständig steigende Nachfrage nach kleineren und schnelleren elektronischen Vorrichtungen erfahren, die gleichzeitig in der Lage sind, eine größere Anzahl von immer komplexeren Funktionen zu unterstützen. Um diese Nachfrage zu befriedigen, besteht in der IC-Industrie (IC: integrierter Schaltkreis) ein anhaltender Trend zur Herstellung von kostengünstigen ICs mit hoher Leistung und niedrigem Energieverbrauch. Bisher sind diese Ziele zum großen Teil durch Verkleinern von IC-Abmessungen (z. B. der kleinsten IC-Strukturbreite) erzielt worden, wodurch die Produktionsausbeute verbessert werden konnte und die zugehörigen Kosten gesenkt werden konnten. Diese Verkleinerung hat aber auch die Komplexität der IC-Herstellungsprozesse erhöht. Ein Interessensgebiet ist die Frage, wie benachbarte Metallgateelektroden isoliert werden können und wie benachbarte Source-/Drainelektroden in hochintegrierten ICs isoliert werden können.
  • Figurenliste
  • Die vorliegende Erfindung lässt sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Elemente nicht maßstabsgetreu gezeichnet sind und nur der Erläuterung dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • Die 1A bis 1D zeigen ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung mit rückseitigen Betriebsspannungsleitungen und selbstjustierten Rückseitenkontakten gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • Die 2, 3, 4B, 5, 6, 7, 8, 9, 10, 11, 12, 13B, 13C, 14B, 14C, 14D, 14E, 15B, 15C, 15D, 15E, 16B, 16C, 16D, 16E, 17B, 17C, 17D, 17E, 18B, 18C, 18D, 18E, 19B, 19C, 19C-1, 19C-2, 19C-3, 19C-4, 208, 20C, 21, 22B, 22C, 22D, 22E, 23B, 23C, 23D, 23E, 24B, 24C, 24D, 24E, 25B, 25C, 25D, 25E, 26B, 26C, 26D, 26E, 27B, 27C, 27D, 27E, 28B, 28C, 28D, 28E, 29B, 29C, 29D, 29E, 30B, 30C, 30D, 30E und 31 zeigen Teil-Schnittansichten einer Halbleitervorrichtung gemäß einigen Ausführungsformen auf Zwischenstufen gemäß einer Ausführungsform des Verfahrens der 1A bis 1D.
    • Die 4A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A, 22A, 23A, 24A, 25A, 26A, 27A, 28A, 29A und 30A zeigen Teil-Draufsichten einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden. Außerdem soll, wenn eine Anzahl oder ein Bereich von Anzahlen mit den Begriffen „etwa“, „ungefähr“ und dergleichen beschrieben wird, der Begriff Anzahlen umfassen, die innerhalb von bestimmten Abweichungen der angegebenen Anzahl liegen, zum Beispiel innerhalb von ±10 % oder anderen Abweichungen, die von einem Fachmann auf dem Gebiet der hier offenbarten speziellen Technologie verstanden werden, wenn nicht anders angegeben. Zum Beispiel kann der Begriff „etwa 5 nm“ den Abmessungsbereich von 4,5 nm bis 5,5 nm, 4,0 nm bis 5,0 nm usw. umfassen.
  • Die vorliegende Anmeldung betrifft allgemein Halbleiterstrukturen und deren Herstellungsverfahren und insbesondere ein Verwenden von dielektrischen Finnen mit Luftspalten zum Isolieren von Metallgates und Source-/Drain-Elementen (S/D-Elementen). Die dielektrischen Finnen werden mit einer Kombination aus Wafervorderseiten-Prozessen und Waferrückseiten-Prozessen hergestellt. Zum Beispiel werden mit Wafervorderseiten-Prozessen dielektrische Finnen mit einer Opferschicht zwischen benachbarten Halbleiterfinnen hergestellt. Bei Waferrückseiten-Prozessen zum Herstellen von selbstjustierten Rückseitenkontakten (oder Rückseitendurchkontaktierungen) wird diese Opferschicht freigelegt und selektiv entfernt, und der Raum, den sie zuvor eingenommen hat, wird mit einem dielektrischen Material abgedichtet, sodass Luftspalte in den dielektrischen Finnen entstehen. Die Luftspalte reduzieren außerdem eine Kopplungskapazität zwischen benachbarten Metallgates.
  • Die Einzelheiten der Struktur und der Herstellungsverfahren der vorliegenden Erfindung werden nachstehend in Verbindung mit den beigefügten Zeichnungen beschrieben, die ein Verfahren zum Herstellen einer Gate-all-around-Vorrichtung (GAA-Vorrichtung) gemäß einigen Ausführungsformen zeigen. Eine GAA-Vorrichtung ist eine Vorrichtung mit vertikal gestapelten, horizontal orientierten Mehrkanaltransistoren, wie etwa Nanodraht-Transistoren und Nanolagen-Transistoren. GAA-Vorrichtungen sind auf Grund ihrer besseren Gatesteuerbarkeit, ihres niedrigeren Leckstroms und ihrer vollen Layout-Kompatibilität mit FinFET-Vorrichtungen aussichtsreiche Kandidaten, um den CMOS (komplementärer Metalloxidhalbleiter) auf die nächste Stufe der Roadmap zu bringen. Die vorliegende Erfindung kann auch zum Herstellen von FinFET-Vorrichtungen mit rückseitigen Betriebsspannungsleitungen und selbstjustierten Rückseitendurchkontaktierungen verwendet werden. Der Einfachheit halber werden in der vorliegenden Erfindung GAA-Vorrichtungen als ein Beispiel verwendet, und es werden bestimmte Unterschiede bei den Prozessen zwischen GAA- und FinFET-Ausführungsformen dargelegt. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können.
  • Die 1A bis 1D zeigen ein Ablaufdiagramm eines Verfahrens 100 zum Herstellen einer Halbleitervorrichtung gemäß verschiedenen Aspekten der vorliegenden Erfindung. Eine weitere Bearbeitung wird in der vorliegenden Erfindung in Betracht gezogen. Weitere Schritte können vor, während und nach dem Verfahren 100 vorgesehen werden, und einige der beschriebenen Schritte können bei weiteren Ausführungsformen des Verfahrens 100 verschoben, ersetzt oder weggelassen werden.
  • Das Verfahren 100 wird nachstehend in Verbindung mit den 2 bis 31 beschrieben, die verschiedene Drauf- und Schnittansichten einer Halbleitervorrichtung (oder einer Halbleiterstruktur) 200 auf verschiedenen Herstellungsstufen entsprechend dem Verfahren 100 gemäß einigen Ausführungsformen zeigen. Bei einigen Ausführungsformen ist eine Vorrichtung 200 Teil eines IC-Chips oder ein System-on-Chip (SoC) oder ein Teil davon, der verschiedene passive und aktive mikroelektronische Vorrichtungen wie Widerstände, Kondensatoren, Induktoren, Dioden, p-Feldeffekttransistoren (PFETs), n-Feldeffekttransistoren (NFETs), FinFETs, Nanolagen-FETs, Nanodraht-FETs, andere Arten von Multi-Gate-FETs, Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs), CMOS-Transistoren, Bipolartransistoren (BJTs), seitlich ausdiffundierte MOS-Transistoren (LDMOS-Transistoren), Hochspannungstransistoren, Hochfrequenztransistoren, Speichervorrichtungen, andere geeignete Komponenten oder Kombinationen davon aufweist. Die 2 bis 31 sind der Übersichtlichkeit halber vereinfacht worden, um die Erfindungsgedanken der vorliegenden Erfindung besser verständlich zu machen. In der Vorrichtung 200 können weitere Strukturelemente hinzugefügt werden, und einige der später beschriebenen Strukturelemente können bei anderen Ausführungsformen der Vorrichtung 200 ersetzt, modifiziert oder weggelassen werden.
  • In einem Schritt 102 wird bei dem Verfahren 100 (1A) ein Stapel 205 von ersten und zweiten Halbleiterschichten über einem Substrat 201 hergestellt. Die resultierende Struktur ist in den 2 und 3 gemäß einer Ausführungsform gezeigt. Insbesondere zeigt 2 das Substrat 201 bei einer Ausführungsform, und 3 zeigt einen Stapel 205 von Halbleiterschichten 210 und 215 bei einer Ausführungsform. Bei der dargestellten Ausführungsform ist das Substrat 201 ein Halbleiter-auf-Isolator-Substrat, wie etwa ein Silizium-auf-Isolator-Substrat (SOI-Substrat), ein Siliziumgermanium-auf-Isolator-Substrat (SGOI-Substrat) oder ein Germanium-auf-Isolator-Substrat (GOI-Substrat). Bei der dargestellten Ausführungsform weist das Substrat 201 eine Halbleiterschicht 204, einen Isolator 203 und einen Träger 202 auf. Bei einigen Ausführungsformen kann die Halbleiterschicht 204 Silizium, Siliziumgermanium, Germanium oder ein anderer geeigneter Halbleiter sein, der Träger 202 kann Teil eines Siliziumwafers sein, und der Isolator 203 kann Siliziumoxid sein. Halbleiter-auf-Isolator-Substrate können durch Implantieren von Sauerstoff (SIMOX), Waferbonden und/oder mit anderen geeigneten Verfahren hergestellt werden. Bei einer alternativen Ausführungsform ist das Substrat 201 ein massives Siliziumsubstrat (d. h., es weist massives einkristallines Silizium auf). Bei verschiedenen Ausführungsformen kann das Substrat 201 andere Halbleitermaterialien aufweisen, wie etwa Germanium, Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid, Indiumantimonid, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP oder GaInAsP oder Kombinationen davon.
  • Bei Ausführungsformen kann die Halbleiterschicht 204 Silizium, Siliziumgermanium, Germanium oder ein anderer geeigneter Halbleiter sein, und sie kann undotiert sein oder ungewollt mit einer sehr niedrigen Dosis von Dotanden dotiert sein. Der Halbleiterschichtstapel 205 wird über dem Substrat 201 hergestellt und umfasst Halbleiterschichten 210 und Halbleiterschichten 215, die in einer verschachtelten oder alternierenden Konfiguration vertikal (z. B. entlang der z-Richtung) von einer Oberfläche des Substrats 201 aufeinandergestapelt sind. Bei einigen Ausführungsformen werden die Halbleiterschichten 210 und die Halbleiterschichten 215 in der dargestellten verschachtelten und alternierenden Konfiguration epitaxial aufgewachsen. Zum Beispiel wird eine erste der Halbleiterschichten 210 auf dem Substrat 201 epitaxial aufgewachsen, eine erste der Halbleiterschichten 215 wird auf der ersten der Halbleiterschichten 210 epitaxial aufgewachsen, eine zweite der Halbleiterschichten 210 wird auf der ersten der Halbleiterschichten 215 epitaxial aufgewachsen und so weiter, bis der Halbleiterschichtstapel 205 eine gewünschte Anzahl von Halbleiterschichten 210 und Halbleiterschichten 215 umfasst. Bei einigen Ausführungsformen erfolgt das epitaxiale Aufwachsen der Halbleiterschichten 210 und der Halbleiterschichten 215 durch Molekularstrahlepitaxie (MBE), ein CVD-Verfahren (CVD: chemische Aufdampfung), z. B. Dampfphasenepitaxie (VPE) oder chemische Aufdampfung im Ultrahochvakuum (UHV-CVD), einen MOCVD-Prozess (MOCVD: metallorganische chemische Aufdampfung), mit einem anderen geeigneten epitaxialen Aufwachsverfahren oder Kombinationen davon.
  • Eine Zusammensetzung der Halbleiterschichten 210 ist von einer Zusammensetzung der Halbleiterschichten 215 verschieden, um eine Ätzselektivität und/oder unterschiedliche Oxidationsgeschwindigkeiten während der späteren Bearbeitung zu erzielen. Bei einigen Ausführungsformen haben die Halbleiterschichten 210 eine erste Ätzrate für ein Ätzmittel, und die Halbleiterschichten 215 haben eine zweite Ätzrate für das Ätzmittel, wobei die zweite Ätzrate kleiner als die erste Ätzrate ist. Bei einigen Ausführungsformen haben die Halbleiterschichten 210 eine erste Oxidationsgeschwindigkeit, und die Halbleiterschichten 215 haben eine zweite Oxidationsgeschwindigkeit, wobei die zweite Oxidationsgeschwindigkeit kleiner als die erste Oxidationsgeschwindigkeit ist. Bei der dargestellten Ausführungsform weisen die Halbleiterschichten 210 und die Halbleiterschichten 215 unterschiedliche Materialien, konstituierende Atomanteile, konstituierende Massenanteile, Dicken und/oder Eigenschaften auf, um eine gewünschte Ätzselektivität während eines Ätzprozesses zu erzielen, wie etwa eines Ätzprozesses, der zum Herstellen von schwebend gehaltenen Kanalbereichen der Vorrichtung 200 implementiert wird. Wenn zum Beispiel die Halbleiterschichten 210 Siliziumgermanium aufweisen und die Halbleiterschichten 215 Silizium aufweisen, ist eine Silizium-Ätzrate der Halbleiterschichten 215 kleiner als eine Siliziumgermanium-Ätzrate der Halbleiterschichten 210. Bei einigen Ausführungsformen können die Halbleiterschichten 210 und die Halbleiterschichten 215 das gleiche Material, aber mit unterschiedlichen konstituierenden Atomanteilen, aufweisen, um die Ätzselektivität und/oder unterschiedliche Oxidationsgeschwindigkeiten zu erzielen. Zum Beispiel können die Halbleiterschichten 210 und die Halbleiterschichten 215 Siliziumgermanium aufweisen, wobei die Halbleiterschichten 210 einen ersten Silizium-Atomanteil und/oder einen ersten Germanium-Atomanteil haben und die Halbleiterschichten 215 einen zweiten, anderen Silizium-Atomanteil und/oder einen zweiten, anderen Germanium-Atomanteil haben. In der vorliegenden Erfindung wird in Betracht gezogen, dass die Halbleiterschichten 210 und die Halbleiterschichten 215 eine Kombination von Halbleitermaterialien aufweisen, die die gewünschte Ätzselektivität, gewünschte Oxidationsgeschwindigkeitsdifferenzen und/oder gewünschte Gebrauchseigenschaften (z. B. Materialien, die den Stromfluss optimieren) bereitstellen können, unter anderem einige der Halbleitermaterialien, die hier offenbart sind.
  • Wie später näher dargelegt wird, bilden die Halbleiterschichten 215 oder Teile davon Kanalbereiche der Vorrichtung 200. Bei der dargestellten Ausführungsform weist der Halbleiterschichtstapel 205 drei Halbleiterschichten 210 und drei Halbleiterschichten 215 auf, die so konfiguriert sind, dass sie drei Halbleiterschichtpaare bilden, die über dem Substrat 201 angeordnet sind, wobei jedes Halbleiterschichtpaar eine jeweilige erste Halbleiterschicht 210 und eine jeweilige zweite Halbleiterschicht 215 umfasst. Diese Konfiguration führt dazu, dass die Vorrichtung 200 drei Kanäle hat, nachdem die Schichten weiter bearbeitet worden sind. In der vorliegenden Erfindung werden jedoch Ausführungsformen in Betracht gezogen, bei denen zum Beispiel in Abhängigkeit von einer Anzahl von Kanälen, die für die Vorrichtung 200 (z. B. einen GAA-Transistor) gewünscht wird, und/oder von den Entwurfsanforderungen an die Vorrichtung 200 der Halbleiterschichtstapel 205 mehr oder weniger Halbleiterschichten aufweist. Zum Beispiel kann der Halbleiterschichtstapel 205 zwei bis zehn Halbleiterschichten 210 und zwei bis zehn Halbleiterschichten 215 aufweisen. Bei einer alternativen Ausführungsform, bei der die Vorrichtung 200 eine FinFET-Vorrichtung ist, ist der Stapel 205 einfach eine Schicht aus einem Halbleitermaterial, wie etwa eine Schicht aus Si. Wie später dargelegt wird, werden bei dem Verfahren 100 Schichten auf beiden Seiten des Substrats 201 bearbeitet. In der vorliegenden Erfindung wird die Seite des Substrats 201, auf der sich der Stapel 205 befindet, als die Vorderseite bezeichnet, und die Seite, die der Vorderseite gegenüberliegt, wird als die Rückseite bezeichnet.
  • In einem Schritt 104 werden bei dem Verfahren 100 (1A) Finnen 218 durch Strukturieren des Stapels 205 und des Substrats 201 hergestellt. 4A zeigt eine Draufsicht der Vorrichtung 200 mit Finnen 218, die entlang der x-Richtung orientiert sind, und 4B zeigt eine Teil-Schnittansicht der Vorrichtung 200 entlang einer Linie A - A von 4A. Wie in 4B gezeigt ist, weisen die Finnen 218 den strukturierten Stapel 205 (mit den Schichten 210 und 215), strukturierte Bereiche 204 und eine oder mehrere strukturierte Hartmaskenschichten 206 (wie etwa eine Siliziumnitrid-Hartmaske) auf. Die Finnen 218 können mit jedem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Finnen 218 mit einem oder mehreren Fotolithografieprozessen, wie etwa Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Im Allgemeinen vereinen Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, mit denen Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die ansonsten mit einem einzelnen direkten Fotolithografieprozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform über dem Stapel 205 eine Opferschicht hergestellt, die dann mit einem Fotolithografieprozess strukturiert wird. Entlang der strukturierten Opferschicht werden mit einem selbstjustierten Prozess Abstandshalter hergestellt. Anschließend wird die Opferschicht entfernt, und die verbliebenen Abstandshalter, oder Dorne, können dann als ein Maskierungselement zum Strukturieren der Finnen 218 verwendet werden. Das Maskierungselement kann zum Beispiel zum Ätzen von Aussparungen in den Stapel 205 und das Substrat 201 verwendet werden, sodass die Finnen 218 auf dem Substrat 201 zurückbleiben. Der Ätzprozess kann eine Trockenätzung, eine Nassätzung, eine reaktive Ionenätzung (RIE) und/oder andere geeignete Prozesse umfassen. Für einen Trockenätzprozess können zum Beispiel ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (z. B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z. B. HBr und/oder CHBr3), ein iodhaltiges Gas, andere geeignete Gase und/oder Plasmen und/oder Kombinationen davon verwendet werden. Ein Nassätzprozess kann zum Beispiel eine Ätzung in verdünnter Fluorwasserstoffsäure (DHF); Kaliumhydroxid(KOH)-Lösung; Ammoniak; einer Lösung, die Fluorwasserstoffsäure (HF), Salpetersäure (HNO3) und/oder Essigsäure (CH3COOH) enthält; oder in einem anderen geeigneten Nassätzmittel umfassen. Es können zahlreiche weitere Ausführungsformen von Verfahren zum Herstellen der Finnen 218 geeignet sein.
  • In Schritten 106 bis 120 werden bei dem Verfahren 100 über dem Substrat 201 verschiedene Isolationsstrukturen hergestellt, die die Finnen 218 isolieren. Eine entsprechende Ausführungsform wird in den 5 bis 12 erläutert, die Teil-Schnittansichten der Vorrichtung 200 entlang der Linie A - A von 4A auf verschiedenen Stufen des Verfahrens 100 zeigen. Diese werden nachstehend näher beschrieben.
  • In dem Schritt 106 wird bei dem Verfahren 100 (1A) über und/oder in dem Substrat 201 eine Isolationsstruktur (oder ein oder mehrere Isolationselemente) 230 hergestellt, um verschiedene Bereiche der Vorrichtung 200 zu isolieren, wie in 5 gezeigt ist. Zum Beispiel umschließen die Isolationselemente 230 einen unteren Teil der Finnen 218, um die Finnen 218 voneinander zu trennen und zu isolieren. Die Isolationselemente 230 weisen Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, andere geeignete Isoliermaterialien (zum Beispiel Silizium, Sauerstoff, Stickstoff, Kohlenstoff oder andere geeignete Isolierstoffe) oder Kombinationen davon auf. Die Isolationselemente 230 können unterschiedliche Strukturen aufweisen, wie etwa STI-Strukturen (STI: flache Grabenisolation) und/oder DTI-Strukturen (DTI: tiefe Grabenisolation). Bei einer Ausführungsform können die Isolationselemente 230 wie folgt hergestellt werden: Füllen von Gräben zwischen den Finnen 218 mit Isoliermaterial (zum Beispiel mit einem CVD-Prozess oder einem Spin-on-Glass-Prozess); Durchführen eines CMP-Prozesses (CMP: chemisch-mechanische Polierung) zum Entfernen von überschüssigem Isoliermaterial und/oder zum Planarisieren einer Oberseite der Isoliermaterialschicht; und Rückätzen der Isoliermaterialschicht, um die Isolationselemente 230 herzustellen. Bei einigen Ausführungsformen weisen die Isolationselemente 230 eine Mehrschichtstruktur auf, wie etwa eine Siliziumnitridschicht, die über einer thermischen Oxidbelagschicht angeordnet ist.
  • In dem Schritt 108 wird bei dem Verfahren 100 (1A) eine Mantelschicht 231 über Oberseiten und Seitenwandflächen der Finnen 218 und über den Isolationselementen 230 hergestellt. Die resultierende Struktur ist in 6 gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform weist die Mantelschicht 231 SiGe auf. Die Mantelschicht 231 kann durch CVD, physikalische Abscheidung (PVD), Atomlagenabscheidung (ALD), chemische Aufdampfung mit einem Plasma hoher Dichte (HDP-CVD), metallorganische chemische Aufdampfung (MOCVD), Remote-Plasma-CVD (RPCVD), plasmaunterstützte chemische Aufdampfung (PECVD), chemische Aufdampfung bei Tiefdruck (LPCVD), Atomlagen-CVD (ALCVD), chemische Gasphasenabscheidung bei Atmosphärendruck (APCVD), mit epitaxialen Aufwachsverfahren oder mit anderen geeigneten Verfahren oder Kombinationen davon abgeschieden werden. Nachdem die Mantelschicht 231 abgeschieden worden ist, wird in dem Schritt 106 ein Ätzprozess, zum Beispiel ein Plasma-Trockenätzprozess, durchgeführt, um den Teil der Mantelschicht 231 über den Isolationselementen 230 zu entfernen.
  • In dem Schritt 110 werden bei dem Verfahren 100 (1A) die Isolationselemente 230 unter Verwendung der Mantelschicht 231 als eine Ätzmaske geätzt. Die resultierende Struktur ist in 7 gemäß einer Ausführungsform gezeigt. Bei der dargestellten Ausführungsform werden die Isolationselemente 230 so lange geätzt, bis die Halbleiterschicht 204 des Substrats 201 freigelegt ist. In dem Schritt 110 können ein oder mehrere Ätzprozesse verwendet werden, die für die Isolationselemente 230 selektiv sind, sodass die Mantelschicht 231 nicht (oder nur minimal) geätzt wird. Die Ätzprozesse können Trockenätzprozesse, reaktive Ionenätzprozesse oder andere geeignete Ätzprozesse sein, die bei der vorliegenden Ausführungsform anisotrop sind.
  • In dem Schritt 112 wird bei dem Verfahren 100 (1A) eine Dichtungsschicht (oder dielektrische Dichtungsschicht oder Dichtungsabstandshalter) 232 über Oberflächen der Mantelschicht 231, der Isolationselemente 230 und des Substrats 201 hergestellt. Die resultierende Struktur ist in 8 gemäß einer Ausführungsform gezeigt. Die Dichtungsschicht 232 ist Teil von dielektrischen Finnen, die zum Isolieren von benachbarten S/D-Elementen und zum Isolieren von benachbarten Metallgates hergestellt werden sollen. Bei einigen Ausführungsformen weist die Dichtungsschicht 232 ein Material auf, das eine Ätzselektivität in Bezug zu der Mantelschicht 231 und den Halbleiterschichten 210 und 215 während späterer Herstellungsschritte hat. Bei einigen Ausführungsformen hat das Material in der Dichtungsschicht 232 außerdem eine Ätzselektivität in Bezug zu Siliziumnitrid (Si3N4) und Siliziumoxid (SiO2). Bei der vorliegenden Ausführungsform weist die Dichtungsschicht 232 Silizium-Kohlenstoff-Nitrid (SiCN) auf. Bei alternativen Ausführungsformen weist die Dichtungsschicht 232 ein dielektrisches Low-k-Material auf, wie etwa ein dielektrisches Material mit Si, O, N und C. Beispielhafte dielektrische Low-k-Materialien sind Fluorsilicatglas (FSG), mit Kohlenstoff dotiertes Siliziumoxid, Xerogel, Aerogel, amorpher Fluorkohlenstoff, Parylen, BCB (Benzocyclobuten), Polyimid oder Kombinationen davon. Dielektrische Low-k-Materialien sind im Allgemeinen dielektrische Materialien, die eine niedrige Dielektrizitätskonstante haben, die zum Beispiel niedriger als etwa 7,0 ist. Die Dichtungsschicht 232 kann durch CVD, PVD, ALD, HDP-CVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, mit anderen geeigneten Verfahren oder Kombinationen davon abgeschieden werden. Die Dichtungsschicht 232 kann bei einer Ausführungsform eine im Wesentlichen einheitliche Dicke über den verschiedenen Oberflächen haben. Die Dichtungsschicht 232 sollte sehr dünn sein, sodass die dielektrischen Finnen der vorliegenden Erfindung eine niedrige Kopplungskapazität zwischen Metallgates und zwischen S/D-Elementen bereitstellen können und die Dichtungsschicht 232 nicht den Zwischenraum zwischen benachbarten Finnen 218 füllt. Die Dichtungsschicht 232 sollte jedoch so dick sein, dass sie Ätzprozessen in späteren Herstellungsschritten standhält, die S/D-Graben-Ätzprozesse und Kanal-Ablösungsprozesse umfassen. Bei einigen Ausführungsformen kann die Dicke der Dichtungsschicht 232 etwa 3 nm bis etwa 15 nm, z. B. etwa 5 nm bis etwa 10 nm, betragen. Wenn die Dicke der Dichtungsschicht 232 zu klein ist (z. B. kleiner als etwa 3 nm), könnte sie den verschiedenen Ätzprozessen in späteren Herstellungsschritten nicht standhalten. Wenn sie versehentlich durchgeätzt wird, könnten Luftspalte in den dielektrischen Finnen der vorliegenden Erfindung nicht abgedichtet werden. Wenn die Dicke der Dichtungsschicht 232 zu groß ist (z. B. größer als 15 nm), könnte die von den dielektrischen Finnen der vorliegenden Erfindung bereitgestellte Kopplungskapazität unnötig hoch sein.
  • In dem Schritt 114 werden bei dem Verfahren 100 (1A) dielektrische Opferstifte 300 über der Dichtungsschicht 232 und in dem Zwischenraum zwischen benachbarten Finnen 218 hergestellt. Die resultierende Struktur ist in 9 gemäß einer Ausführungsform gezeigt. Die dielektrischen Opferstifte 300 weisen ein Material auf, das sich mit einem Ätzprozess (einer Nassätzung oder einer Trockenätzung) leicht entfernen lässt und das eine hohe Ätzselektivität in Bezug zu der Dichtungsschicht 232, den Isolationselementen 230, Metallen (wie etwa Metallen mit einem sehr niedrigen Widerstand), Siliziumnitrid und Siliziumdioxid hat. Bei einer Ausführungsform weisen die dielektrischen Opferstifte 300 Siliziumgermanium auf. Die dielektrischen Opferstifte 300 können durch CVD, PVD, ALD, HDP-CVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, mit anderen geeigneten Verfahren oder Kombinationen davon abgeschieden werden. Bei der vorliegenden Ausführungsform werden ein oder mehrere Materialien über der Dichtungsschicht 232 so abgeschieden, dass sie den Zwischenraum zwischen benachbarten Finnen 218 füllen. Dann werden das eine oder die mehreren Materialien auf ein Niveau rückgeätzt, das unter einer Unterseite der obersten Halbleiterschicht 215 ist. Der verbliebene Teil des einen oder der mehreren Materialien bildet die dielektrischen Opferstifte 300, wie in 9 gezeigt ist. Die dielektrischen Opferstifte 300 sind zunächst Teil der dielektrischen Finnen und werden später entfernt (zum Beispiel während einer Bearbeitung der Waferrückseite), um Luftspalte zu erzeugen.
  • In dem Schritt 116 wird bei dem Verfahren 100 (1A) über der Dichtungsschicht 232 und den dielektrischen Opferstiften 300 ein oberer dielektrischer Belag 233 hergestellt, der die Spalte zwischen benachbarten Finnen 218 füllt. Der obere dielektrische Belag 233 ist Teil der dielektrischen Finnen und wird zum Isolieren von benachbarten S/D-Elementen und von benachbarten Metallgates hergestellt. Bei einigen Ausführungsformen weist der obere dielektrische Belag 233 ein Material auf, das eine hohe Ätzselektivität in Bezug zu der Dichtungsschicht 232, den dielektrischen Opferstiften 300, der Mantelschicht 231 und der Finnen-Hartmaske 206 während späterer Herstellungsschritte hat. Bei einigen Ausführungsformen hat das Material in der Dichtungsschicht 232 außerdem eine Ätzselektivität in Bezug zu Siliziumnitrid (Si3N4), Silizium, Siliziumgermanium und dielektrischen High-k-Materialien. Bei der vorliegenden Ausführungsform weist der obere dielektrische Belag 233 Siliziumdioxid (SiO2), TEOS-Oxid (TEOS: Tetraethylorthosilicat), undotiertes Silicatglas oder dotiertes Siliziumoxid, wie etwa Borphosphorsilicatglas (BPSG), Fluorsilicatglas (FSG), Phosphorsilicatglas (PSG), Borsilicatglas (BSG) und/oder andere geeignete dielektrische Materialien auf. Der obere dielektrische Belag 233 kann durch CVD, PVD, ALD, HDP-CVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, fließfähige CVD, mit anderen geeigneten Verfahren oder Kombinationen davon abgeschieden werden. Nachdem der obere dielektrische Belag 233 abgeschieden worden ist, kann in dem Schritt 116 ein CMP-Prozess durchgeführt werden, um eine Oberseite der Vorrichtung 200 zu planarisieren und um die Dichtungsschicht 232 oder die Mantelschicht 231 freizulegen.
  • In dem Schritt 118 werden bei dem Verfahren 100 (1B) über den dielektrischen Schichten 232 und 233 und zwischen den Mantelschichten 231 auf gegenüberliegenden Seitenwänden der Finnen 218 dielektrische Kappen 234 hergestellt, wie in 11 gezeigt ist. Bei einer Ausführungsform weisen die dielektrischen Kappen 234 ein dielektrisches High-k-Material auf, wie etwa HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, Zr02, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung), ein anderes geeignetes dielektrisches High-k-Material oder Kombinationen davon. Dielektrische High-k-Materialien sind im Allgemeinen dielektrische Materialien, die eine hohe Dielektrizitätskonstante haben, zum Beispiel größer als 7. Die dielektrische Kappe 234 wird mit einem der hier genannten Verfahren hergestellt, wie etwa ALD, CVD, PVD, einem Abscheidungsverfahren auf Oxidationsbasis, anderen geeigneten Verfahren oder Kombinationen davon. Bei einer Ausführungsform umfasst der Schritt 118 außerdem ein Aussparen der dielektrischen Schichten 232 und 233 mit einem selektiven Ätzprozess, mit dem die dielektrischen Schichten 232 und 233 geätzt werden, aber die Hartmaske 206 und die Mantelschicht 231 nicht (oder nur minimal) geätzt werden. Dann werden in dem Schritt 118 ein oder mehrere dielektrische Materialien in die Aussparungen abgeschieden, und ein CMP-Prozess wird an dem einen oder den mehreren dielektrischen Materialien durchgeführt, um die dielektrische Kappe 234 herzustellen. Die Dichtungsschicht 232, die dielektrischen Opferstifte 300, der obere dielektrische Belag 233 und die dielektrische Kappe 234 bilden gemeinsam dielektrische Finnen 229. Die dielektrischen Finnen 229 sind in der Längsrichtung parallel zu den Finnen 218 orientiert (siehe 13A). Die dielektrischen Finnen 229 und die Mantelschicht 231 füllen gemeinsam den Zwischenraum zwischen benachbarten Finnen 218.
  • In dem Schritt 120 erfolgt bei dem Verfahren 100 (1B) ein Aussparen der Finnen 218 (insbesondere werden die Hartmaskenschichten 206 entfernt) und der Mantelschicht 231, die zwischen den dielektrischen Kappen 234 angeordnet sind. In dem Schritt 120 können ein oder mehrere Ätzprozesse verwendet werden, die für die Hartmaskenschichten 206 und die Mantelschicht 231 selektiv sind, sodass die dielektrische Kappe 234 und die Halbleiterschicht 215 nicht (oder nur minimal) geätzt werden. Die selektiven Ätzprozesse können Nassätzprozesse, Trockenätzprozesse, reaktive Ionenätzprozesse oder andere geeignete Ätzprozesse sein.
  • In dem Schritt 122 werden bei dem Verfahren 100 (1B) Dummy-Gatestapel 240 und Gate-Abstandshalter 247 hergestellt. Die resultierende Struktur ist in den 13A bis 13C gemäß einer Ausführungsform gezeigt. 13A zeigt eine Draufsicht der Vorrichtung 200, und die 13B und 13C zeigen Teil-Schnittansichten der Vorrichtung 200 entlang einer Linie B - B bzw. einer Linie C - C von 13A. In der Draufsicht sind die Gatestapel 240 längs in der Regel entlang der y-Richtung orientiert, die senkrecht zu der x-Richtung ist, während die Finnen 218 und die dielektrischen Finnen 229 längs entlang der x-Richtung orientiert sind. In den 13B und 13C weisen die Dummy-Gatestapel 240 jeweils eine dielektrische Dummy-Gateschicht 235 über den Oberflächen der Finnen 218 und der dielektrischen Finnen 229, eine Dummy-Gateelektrodenschicht 245 über der dielektrischen Dummy-Gateschicht 235 und eine oder mehrere Hartmaskenschichten 246 über der dielektrischen Dummy-Gateelektrodenschicht 245 auf. Bei einer Ausführungsform weist die dielektrische Dummy-Gateschicht 235 ein dielektrisches Material auf, wie etwa Siliziumoxid, ein dielektrisches High-k-Material, andere geeignete dielektrische Materialien oder Kombinationen davon. Bei einigen Ausführungsformen weist die Dummy-Gateelektrodenschicht 245 Polysilizium oder ein anderes geeignetes Material auf, und die eine oder die mehreren Hartmaskenschichten 246 weisen Siliziumoxid, Siliziumnitrid oder andere geeignete Materialien auf. Die dielektrische Dummy-Gateschicht 235, die Dummy-Gateelektrodenschicht 245 und die Hartmaskenschichten 246 können durch CVD, PVD, ALD, PECVD, LPCVD, APCVD oder mit anderen geeigneten Verfahren oder Kombinationen davon abgeschieden werden. Dann wird ein lithografischer Strukturierungs- und Ätzprozess durchgeführt, um die eine oder die mehreren Hartmaskenschichten 246, die Dummy-Gateelektrodenschicht 245 und die dielektrische Dummy-Gateschicht 235 zu strukturieren, um die Dummy-Gatestapel 240 herzustellen, wie in den 13A bis 13C gezeigt ist. Die lithografischen Strukturierungsprozesse umfassen Resistbeschichtung (z. B. Schleuderbeschichtung), Vorhärtung, Maskenjustierung, Belichtung, Härtung nach der Belichtung, Entwicklung des Resists, Wässerung, Trocknung (zum Beispiel Nachhärtung), andere geeignete Lithografieprozesse oder Kombinationen davon. Die Ätzprozesse sind Trockenätzprozesse, Nassätzprozesse, andere Ätzprozesse oder Kombinationen davon.
  • In dem Schritt 122 können außerdem Gate-Abstandshalter 247 auf Seitenwänden der Dummy-Gatestapel 240 hergestellt werden, wie in 13B gezeigt ist. Die Gate-Abstandshalter 247 werden mit einem geeigneten Verfahren hergestellt und weisen ein dielektrisches Material auf. Das dielektrische Material kann Silizium, Sauerstoff, Kohlenstoff, Stickstoff, ein anderes geeignetes Material oder eine Kombination davon sein, z. B. Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid (SiON), Siliziumcarbid, Silizium-Kohlenstoff-Nitrid (SiCN), Siliziumoxidcarbid (SiOC) oder Siliziumoxidcarbonitrid (SiOCN). Über den Dummy-Gatestapeln 240 kann zum Beispiel eine dielektrische Schicht, die Silizium und Stickstoff aufweist, wie etwa eine Siliziumnitridschicht, abgeschieden werden und anschließend (z. B. anisotrop) geätzt werden, um die Gate-Abstandshalter 247 herzustellen. Bei einigen Ausführungsformen haben die Gate-Abstandshalter 247 eine Mehrschichtstruktur, wie etwa eine erste dielektrische Schicht, die Siliziumnitrid aufweist, und eine zweite dielektrische Schicht, die Siliziumoxid aufweist. Bei einigen Ausführungsformen wird mehr als eine Gruppe von Abstandshaltern, wie etwa Dichtungsabstandshalter, versetzte Abstandshalter, Opfer-Abstandshalter, Dummy-Abstandshalter und/oder Haupt-Abstandshalter, benachbart zu den Dummy-Gatestapeln 240 hergestellt.
  • In dem Schritt 124 werden bei dem Verfahren 100 (1B) Source-/Draingräben (S/D-Gräben) 250 durch Ätzen der Finnen 218 benachbart zu den Gate-Abstandshaltern 247 erzeugt. Die resultierende Struktur ist in den 14A bis 14E gemäß einer Ausführungsform gezeigt. 14A zeigt eine Draufsicht der Vorrichtung 200, und die 14B bis 14E zeigen Teil-Schnittansichten der Vorrichtung 200 entlang einer Linie B - B, einer Linie C - C, einer Linie D - D bzw. einer Linie E - E von 14A. Insbesondere schneidet die Linie B - B die Finne 218 entlang der Längsrichtung, die Linie C - C schneidet den Gatestapel 240 entlang der Längsrichtung, die Linie D - D schneidet einen der Source-/Drainbereiche der Transistoren und ist parallel zu den Gatestapeln 240, und die Linie E - E schneidet andere Source-/Drainbereiche der Transistoren und ist parallel zu den Gatestapeln 240. Die Linien C - C, die Linien D - D und die Linien E - E in den 15A bis 18A sind ähnlich konfiguriert.
  • Bei der in den 14A bis 14E dargestellten Ausführungsform wird mit einem Ätzprozess der Halbleiterschichtstapel 205 in den Source-/Drainbereichen der Finnen 218 vollständig entfernt, wodurch ein Substratteil 204 der Finnen 218 in den Source-/Drainbereichen freigelegt wird. Die Source-/Draingräben 250 haben somit Seitenwände, die von verbliebenen Teilen des Halbleiterschichtstapels 205 definiert werden, die in Kanalbereichen unter den Gatestapeln 240 angeordnet sind, sowie Unterseiten, die von dem Substrat 201 definiert werden. Bei einigen Ausführungsformen wird in dem Ätzprozess der Halbleiterschichtstapel 205 teilweise, jedoch nicht vollständig entfernt, sodass die Source-/Draingräben 250 Unterseiten haben, die von der Halbleiterschicht 210 oder der Halbleiterschicht 215 in den Source-/Drainbereichen definiert werden. Bei einigen Ausführungsformen wird in dem Ätzprozess außerdem der Substratteil 204 der Finnen 218 teilweise, jedoch nicht vollständig entfernt, sodass sich die Source-/Draingräben 250 unter einer obersten Fläche der Halbleiterschicht 204 erstrecken. Der Ätzprozess kann ein Trockenätzprozess, ein Nassätzprozess, ein anderer geeigneter Ätzprozess oder eine Kombination davon sein. Bei einigen Ausführungsformen ist der Ätzprozess ein Mehrschritt-Ätzprozess. Zum Beispiel können für den Ätzprozess alternierende Ätzmittel verwendet werden, um die Halbleiterschichten 210 und die Halbleiterschichten 215 getrennt und alternierend zu entfernen. Bei einigen Ausführungsformen sind Parameter des Ätzprozesses so konzipiert, dass der Halbleiterschichtstapel 205 selektiv geätzt wird, sodass die Gatestapel 240 und/oder die Isolationselemente 230 nur minimal (bis gar nicht) geätzt werden. Bei einigen Ausführungsformen wird ein Lithografieprozess, wie etwa einer der vorgenannten, durchgeführt, um eine strukturierte Maskenschicht herzustellen, die die Gatestapel 240 und/oder die Isolationselemente 230 bedeckt, wobei die strukturierte Maskenschicht als eine Ätzmaske in dem Ätzprozess verwendet wird.
  • In dem Schritt 124 werden außerdem Innenabstandshalter 255 (siehe 14B) entlang Seitenwänden der Halbleiterschichten 210 in den S/D-Gräben 250 hergestellt. Zum Beispiel wird ein erster Ätzprozess durchgeführt, in dem die Halbleiterschichten 210, die von den Source-/Draingräben 250 freigelegt worden sind, selektiv geätzt werden, sodass die Halbleiterschichten 215 nur minimal (bis gar nicht) geätzt werden, sodass Spalte zwischen den Halbleiterschichten 215 und zwischen den Halbleiterschichten 215 und 204 unter den Gate-Abstandshaltern 247 entstehen. Teile (Ränder) der Halbleiterschichten 215 werden somit in den Kanalbereichen unter den Gate-Abstandshaltern 247 schwebend gehalten. Bei einigen Ausführungsformen erstrecken sich die Spalte teilweise unter den Dummy-Gatestapeln 240. Der erste Ätzprozess ist so konfiguriert, dass er die Halbleiterschichten 210 seitlich ätzt (z. B. entlang der x-Richtung), wodurch eine Länge der Halbleiterschichten 210 entlang der x-Richtung reduziert wird. Der erste Ätzprozess ist ein Trockenätzprozess, ein Nassätzprozess, ein anderer geeigneter Ätzprozess oder eine Kombination davon. Dann wird mit einem Abscheidungsverfahren, wie etwa CVD, PVD, ALD, HDP-CVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD oder APCVD, oder anderen geeigneten Verfahren oder Kombinationen davon eine Abstandshalterschicht über den Gatestrukturen 240 und über Strukturelementen hergestellt, die die S/D-Gräben 250 (z. B. die Halbleiterschichten 215, die Halbleiterschichten 210 und die Halbleiterschicht 204) definieren. Die Abstandshalterschicht füllt die Source-/Draingräben 250 teilweise (und bei einigen Ausführungsformen vollständig). Der Abscheidungsprozess ist so konfiguriert, dass gewährleistet wird, dass die Abstandshalterschicht die Spalte zwischen den Halbleiterschichten 215 und zwischen den Halbleiterschichten 215 und dem Substrat 201 unter den Gate-Abstandshaltern 247 füllt. Dann wird ein zweiter Ätzprozess durchgeführt, in dem die Abstandshalterschicht selektiv geätzt wird, um Innenabstandshalter 255 herzustellen, die in 14B gezeigt sind, wobei die Halbleiterschichten 215, die Dummy-Gatestapel 240 und die Gate-Abstandshalter 247 nur minimal (bis gar nicht) geätzt werden. Bei einigen Ausführungsformen wird die Abstandshalterschicht von Seitenwänden der Gate-Abstandshalter 247 und Seitenwänden der Halbleiterschichten 215, der Dummy-Gatestapel 240 und der Halbleiterschicht 204 entfernt. Die Abstandshalterschicht (und somit die Innenabstandshalter 255) weist ein Material auf, das von einem Material der Halbleiterschichten 215 und einem Material der Gate-Abstandshalter 247 verschieden ist, um eine gewünschte Ätzselektivität während des zweiten Ätzprozesses zu erzielen. Bei einigen Ausführungsformen weist die Innenabstandshalterschicht 255 ein dielektrisches Material auf, das Silizium, Sauerstoff, Kohlenstoff, Stickstoff, ein anderes geeignetes Material oder eine Kombination davon ist (zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Siliziumcarbid oder Siliziumoxidcarbonitrid). Bei einigen Ausführungsformen weist die Innenabstandshalterschicht 255 ein dielektrisches Low-k-Material auf, wie etwa eines der hier genannten dielektrischen Low-k-Materialien. Bei Ausführungsformen, bei denen die Vorrichtung 200 ein FinFET ist, wird die Innenabstandshalterschicht 255 weggelassen.
  • In dem Schritt 126 wird bei dem Verfahren 100 (1B) eine Opferschicht 239 (siehe 16B) in einigen der S/D-Gräben 250 hergestellt, in denen rückseitige S/D-Kontakte hergestellt werden. Für die Herstellung können mehrere Prozesse verwendet werden, die nachstehend beschrieben werden.
  • Bei einer Ausführungsform wird in dem Schritt 126 eine zusätzliche Ätzung an einigen der Source-/Drainbereiche der Vorrichtung 200 durchgeführt. Die resultierende Struktur ist in den 15A bis 15E gemäß einer Ausführungsform gezeigt. 15A zeigt eine Draufsicht der Vorrichtung 200, und die 15B bis 15E zeigen Teil-Schnittansichten der Vorrichtung 200 entlang einer Linie B - B, einer Linie C - C, einer Linie D - D bzw. einer Linie E - E von 15A. Bei der dargestellten Ausführungsform wird in dem Schritt 126 eine Ätzmaske 241 hergestellt, die eine strukturierte Hartmaske 236 und ein strukturiertes Resist 237 aufweist. Die Ätzmaske 241 bedeckt die Vorrichtung 200 mit Ausnahme der ausgewählten Source-/Drainbereiche, die durch Öffnungen 238 in der Ätzmaske 241 freigelegt werden. Dann werden in dem Schritt 126 die ausgewählten Source-/Drainbereiche tief in das Substrat 201 geätzt, bis nur eine dünne Schicht 204 in den S/D-Gräben 250 verbleibt, sodass sich die S/D-Gräben 250 in das Substrat 201 erstrecken. Der Ätzprozess kann ein Trockenätzprozess, ein Nassätzprozess, ein reaktiver Ionenätzprozess oder ein anderer geeigneter Ätzprozess sein. Der Ätzprozess ist bei dieser Ausführungsform im Wesentlichen anisotrop (d. h., im Wesentlichen vertikal). Außerdem wird der Ätzprozess so angepasst, dass er für das Material der Halbleiterschicht 204 selektiv ist und die Gate-Abstandshalter 247 und die Gate-Hartmaskenschichten 246 nicht (oder nur minimal) ätzt. Nach Beendigung des Ätzprozesses wird in dem Schritt 126 das strukturierte Resist 237 zum Beispiel mit einem Stripping-Prozess entfernt.
  • Anschließend wird in dem Schritt 126 zum Beispiel mit einem epitaxialen Aufwachsverfahren oder anderen geeigneten Verfahren eine Halbleiterschicht 239 in die tiefen S/D-Gräben abgeschieden. Die resultierende Struktur ist in den 16A bis 16E gezeigt. 16A zeigt eine Draufsicht der Vorrichtung 200, und die 16B bis 16E zeigen Teil-Schnittansichten der Vorrichtung 200 entlang einer Linie B - B, einer Linie C - C, einer Linie D - D bzw. einer Linie E - E von 16A. Bei einigen Ausführungsformen erfolgt das epitaxiale Aufwachsen der Halbleiterschichten 239 mit einem MBE-Prozess (MBE: Molekularstrahlepitaxie), einem CVD-Prozess, einem MOCVD-Prozess, einem anderen geeigneten epitaxialen Aufwachsprozess oder Kombinationen davon. Die Halbleiterschicht 239 weist ein Halbleitermaterial auf, das von dem in der Halbleiterschicht 204 verschieden ist, um eine Ätzselektivität während einer späteren Bearbeitung zu erzielen. Die Halbleiterschichten 239 und 204 können zum Beispiel unterschiedliche Materialien, unterschiedliche konstituierende Atomanteile, unterschiedliche konstituierende Massenanteile und/oder andere Eigenschaften aufweisen, um eine gewünschte Ätzselektivität während eines Ätzprozesses zu erzielen. Bei einer Ausführungsform weist die Halbleiterschicht 204 Silizium auf, und die Halbleiterschicht 239 weist Siliziumgermanium auf. Bei einer anderen Ausführungsform können die Halbleiterschichten 239 und 204 beide Siliziumgermanium, aber mit unterschiedlichen Silizium-Atomanteilen, aufweisen. In der vorliegenden Erfindung wird in Betracht gezogen, dass die Halbleiterschichten 239 und 204 eine Kombination von Halbleitermaterialien aufweisen, die die gewünschte Ätzselektivität bereitstellen können, unter anderem eines der Halbleitermaterialien, die hier offenbart sind. Die Halbleiterschicht 239 wird mit einer solchen Dicke abgeschieden, dass sie sich in der Nähe der Unterseite des Stapels 205 (16B) befindet und ungefähr auf gleicher Höhe mit der Oberseite der Isolationselemente 230 (16D) ist. Der Schritt 126 kann einen Ätzprozess umfassen, mit dem die Halbleiterschicht 239 bis zu dem in den 16B und 16D gezeigten Niveau ausgespart wird, wenn die Halbleiterschicht 239 zuerst höher als diese aufgewachsen worden ist. Nachdem die Halbleiterschicht 239 abgeschieden worden ist, wird in dem Schritt 126 die strukturierte Hartmaskenschicht 236 mit einem oder mehreren Ätzprozessen entfernt. Bei verschiedenen Ausführungsformen können, in Abhängigkeit von Entwürfen, die zusätzliche Ätzung und das Aufwachsen der Halbleiterschicht 239 in dem Schritt 126 nur in Sourcebereichen, nur in Drainbereichen oder in Source- und Drainbereichen durchgeführt werden.
  • In dem Schritt 128 werden bei dem Verfahren 100 (1B) Halbleiter-S/D-Elemente 260 in den S/D-Gräben 250 epitaxial aufgewachsen. Die resultierende Struktur ist in den 17A bis 17E gemäß einer Ausführungsform gezeigt. 17A zeigt eine Draufsicht der Vorrichtung 200, und die 17B bis 17E zeigen Teil-Schnittansichten der Vorrichtung 200 entlang einer Linie B - B, einer Linie C - C, einer Linie D - D bzw. einer Linie E - E von 17A. Wie gezeigt ist, werden epitaxiale S/D-Elemente 260 von den Halbleiterschichten 204 und 239 an der Unterseite der S/D-Gräben 250 und von den Halbleiterschichten 215 an den Seitenwänden der S/D-Gräben 250 aufgewachsen. Für den Epitaxieprozess können CVD-Abscheidungsverfahren (zum Beispiel VPE und/oder UHV-CVD), Molekularstrahlepitaxie, andere geeignete epitaxiale Aufwachsverfahren oder Kombinationen davon verwendet werden. Für den Epitaxieprozess können gasförmige und/oder flüssige Vorläufer verwendet werden, die mit den Zusammensetzungen der Halbleiterschichten 204, 239 und 215 interagieren. Die epitaxialen S/D-Elemente 260 werden mit n-Dotanden für n-Transistoren bzw. mit p-Dotanden für p-Transistoren dotiert. Für n-Transistoren weisen die epitaxialen S/D-Elemente 260 bei einigen Ausführungsformen Silizium auf, das mit Kohlenstoff, Phosphor, Arsen, anderen n-Dotanden oder Kombinationen davon dotiert werden kann (sodass zum Beispiel epitaxiale Si:C-S/D-Elemente, epitaxiale Si:P-S/D-Elemente oder epitaxiale Si:C:P-S/D-Elemente entstehen). Für p-Transistoren weisen die epitaxialen S/D-Elemente 260 bei einigen Ausführungsformen Siliziumgermanium oder Germanium auf, das mit Bor, anderen p-Dotanden oder Kombinationen davon dotiert werden kann (sodass zum Beispiel epitaxiale Si:Ge:B-S/D-Elemente entstehen). Bei einigen Ausführungsformen weisen die epitaxialen S/D-Elemente 260 mehr als eine epitaxiale Halbleiterschicht auf, wobei die epitaxialen Halbleiterschichten die gleichen oder unterschiedliche Materialien und/oder Dotierungskonzentrationen haben können. Außerdem weist bei einer Ausführungsform das S/D-Element 260, das an die Halbleiterschicht 239 angrenzt, eine andere Materialzusammensetzung als die Halbleiterschicht 239 auf, um eine Ätzselektivität während der Herstellung von Rückseitendurchkontaktierungen zu erzielen. Zum Beispiel weist bei einer Ausführungsform die Halbleiterschicht 239 SiGe auf, und das S/D-Element 260 weist Si (für einen n-Transistor) auf. Bei einer anderen Ausführungsform weist die Halbleiterschicht 239 zum Beispiel SiGe mit einem ersten Ge-Atomanteil auf, und das S/D-Element 260 weist SiGe (für einen p-Transistor) mit einem zweiten Ge-Atomanteil auf, wobei der erste und der zweite Ge-Atomanteil voneinander verschieden sind. Bei einigen Ausführungsformen weisen die epitaxialen S/D-Elemente 260 Materialien und/oder Dotanden auf, mit denen eine gewünschte Zugspannung und/oder Druckspannung in jeweiligen Kanalbereichen erzielt werden. Bei einigen Ausführungsformen werden die epitaxialen S/D-Elemente 260 während der Abscheidung dadurch dotiert (d. h., in situ), dass ein Ausgangsmaterial für den Epitaxieprozess mit Dotierungsstoffen versetzt wird. Bei einigen Ausführungsformen werden die epitaxialen S/D-Elemente 260 nach einem Abscheidungsprozess mit einem Ionenimplantationsprozess dotiert. Bei einigen Ausführungsformen werden Temperprozesse, z. B. rasches thermisches Tempern (RTA) und/oder Lasertempern, durchgeführt, um die Dotanden in den epitaxialen S/D-Elementen 260 zu aktivieren. Bei einigen Ausführungsformen werden die epitaxialen S/D-Elemente 260 in getrennten Prozessabläufen hergestellt, die zum Beispiel ein Maskieren von p-GAA-Transistorbereichen beim Herstellen von epitaxialen S/D-Elementen 260 in n-GAA-Transistorbereichen und ein Maskieren von n-GAA-Transistorbereichen beim Herstellen von epitaxialen S/D-Elementen 260 in p-GAA-Transistorbereichen umfassen. Wie außerdem in den 17D und 17E gezeigt ist, werden die S/D-Elemente 260 von den benachbarten dielektrischen Finnen 229 begrenzt, und sie sind kürzer als diese. Somit schützen die dielektrischen Finnen 229 die benachbarten S/D-Elemente 260 gegen ein ungewolltes Verschmelzen.
  • In dem Schritt 130 werden bei dem Verfahren 100 (1B) eine Kontakt-Ätzstoppschicht (CESL) 269 und eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 270 hergestellt. Die resultierende Struktur ist in den 18A bis 18E gemäß einer Ausführungsform gezeigt. 18A zeigt eine Draufsicht der Vorrichtung 200, und die 18B bis 18E zeigen Teil-Schnittansichten der Vorrichtung 200 entlang einer Linie B - B, einer Linie C - C, einer Linie D - D bzw. einer Linie E - E von 18A. Die CESL 269 wird über den S/D-Elementen 260 und entlang den Seitenwänden der Gate-Abstandshalter 247 abgeschieden. Die ILD-Schicht 270 wird über der CESL 269 abgeschieden und füllt einen Zwischenraum zwischen gegenüberliegenden Gate-Abstandshaltern 247. Die CESL 269 weist ein Material auf, das von den Materialien der ILD-Schicht 270 und der dielektrischen Schicht 234 verschieden ist. Die CESL 269 kann La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi oder andere geeignete Materialien aufweisen und kann durch CVD, PVD, ALD oder mit anderen geeigneten Verfahren hergestellt werden. Die ILD-Schicht 270 kann TEOS-Oxid, undotiertes Silicatglas oder dotiertes Siliziumoxid, wie etwa Borphosphorsilicatglas (BPSG), Fluorsilicatglas (FSG), Phosphorsilicatglas (PSG) oder Borsilicatglas (BSG), ein dielektrisches Low-k-Material, andere geeignete dielektrische Materialien oder Kombinationen davon aufweisen. Die ILD-Schicht 270 kann durch PECVD, fließfähige CVD (FCVD) oder mit anderen geeigneten Verfahren hergestellt werden. Nach der Abscheidung der CESL 269 und der ILD-Schicht 270 können ein CMP-Prozess und/oder ein anderer Planarisierungsprozess durchgeführt werden, bis ein oberer Teil (oder eine Oberseite) der Dummy-Gatestapel 240 erreicht (freigelegt) ist. Bei einigen Ausführungsformen werden mit dem Planarisierungsprozess die Hartmaskenschichten 246 der Dummy-Gatestapel 240 entfernt, um die darunter befindlichen Dummy-Gateelektroden 245, wie etwa Polysilizium-Gateelektrodenschichten, freizulegen.
  • In dem Schritt 132 werden bei dem Verfahren 100 (1C) die Dummy-Gatestapel 240 durch funktionelle Gatestapel 240' (wie etwa High-k-Metallgates) ersetzt. Die resultierende Struktur ist in den 19A bis 19C gemäß einer Ausführungsform gezeigt. 19A zeigt eine Draufsicht der Vorrichtung 200, und die 19B und 19C zeigen Teil-Schnittansichten der Vorrichtung 200 entlang einer Linie B - B bzw. einer Linie C - C von 19A. Für den Schritt 132 werden verschiedene Prozesse verwendet, die später in Verbindung mit den 19C-1, 19C-2, 19C-3 und 19C-4 kurz beschrieben werden, die Teil-Schnittansichten der Vorrichtung 200 entlang der Linie C - C von 19A auf unterschiedlichen Herstellungsstufen zeigen.
  • Zunächst werden in dem Schritt 132 die Dummy-Gatestapel 240 mit einem oder mehreren Ätzprozessen entfernt, sodass Gategräben 242 entstehen (vgl. 13C und 19C-1). Die Ätzprozesse können Trockenätzprozesse, Nassätzprozesse, andere geeignete Ätzprozesse oder Kombinationen davon sein. Bei einigen Ausführungsformen ist der Ätzprozess ein Mehrschritt-Ätzprozess. Zum Beispiel können für den Ätzprozess alternierende Ätzmittel verwendet werden, um verschiedene Schichten der Dummy-Gatestapel 240 getrennt zu entfernen. Bei einigen Ausführungsformen ist der Ätzprozess so konfiguriert, dass die Dummy-Gatestapel 240 selektiv geätzt werden, sodass andere Strukturelemente der Vorrichtung 200, wie etwa die ILD-Schicht 270, die Gate-Abstandshalter 247, die Isolationselemente 230, die Mantelschicht 231, die Halbleiterschichten 215 und die Halbleiterschichten 210, nur minimal (bis gar nicht) geätzt werden.
  • Anschließend werden in dem Schritt 132 die Mantelschicht 231 und die Halbleiterschichten 210 entfernt, die in den Gategräben 242 freiliegen, wie in 19C-1 gezeigt ist. In dem Ätzprozess kann die Mantelschicht 231 selektiv geätzt werden, sodass die Halbleiterschichten 215, die Gate-Abstandshalter 247 und die Innenabstandshalter 255 nur minimal (bis gar nicht) geätzt werden.
  • Dann werden in dem Schritt 132 die Halbleiterschichten 210, die in den Gategräben 242 freiliegen, entfernt, sodass die Halbleiterschichten 215 über der Halbleiterschicht 204 schwebend gehalten werden, wie in 19C-1 gezeigt ist. Obwohl es nicht dargestellt ist, sind die Halbleiterschichten 215 immer noch mit den S/D-Elementen 260 entlang der x-Richtung verbunden. Dieser Prozess wird auch als ein Kanalfreilegungsprozess bezeichnet, und die Halbleiterschichten 215 werden auch als Kanalschichten bezeichnet. Mit dem Ätzprozess werden die Halbleiterschichten 210 selektiv geätzt, sodass die Halbleiterschichten 215 nur minimal (bis gar nicht) geätzt werden, und bei einigen Ausführungsformen werden die Gate-Abstandshalter 247 und/oder die Innenabstandshalter 255 nur minimal (bis gar nicht) geätzt. Bei Ausführungsformen, bei denen die Vorrichtung 200 ein FinFET ist, wird der Kanalfreilegungsprozess weggelassen, da es in dem Kanalbereich nur eine Kanalschicht 215 und keine Halbleiterschichten 210 gibt.
  • In dem Schritt 132 wird dann eine dielektrische Gateschicht 349 so hergestellt, dass sie jede der Halbleiterschichten 215 umschließt, und über der dielektrischen Gateschicht 349 wird eine Gateelektrode 350 hergestellt, wie in 19C-2 gezeigt ist. Der funktionelle Gatestapel 240' weist die dielektrische Gateschicht 349 und die Gateelektrode 350 auf. Die dielektrische Gateschicht 349 kann auch über den Oberflächen der dielektrischen Finnen 229 und auf der Unterseite der Gategräben 242 abgeschieden werden. Die dielektrische Gateschicht 349 kann ein dielektrisches High-k-Material aufweisen, wie etwa HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung), ein anderes geeignetes dielektrisches High-k-Material oder Kombinationen davon. Die dielektrische Gateschicht 349 kann durch chemische Oxidation, thermische Oxidation, ALD, CVD und/oder mit anderen geeigneten Verfahren hergestellt werden. Bei einigen Ausführungsformen weist der Gatestapel 240' weiterhin eine Grenzflächenschicht zwischen der dielektrischen Gateschicht 349 und den Kanalschichten 215 auf. Die Grenzflächenschicht kann Siliziumdioxid, Siliziumoxidnitrid oder andere geeignete Materialien aufweisen. Bei einigen Ausführungsformen weist die Gateelektrodenschicht 350 eine n- oder eine p-Austrittsarbeitsschicht und eine Metallfüllschicht auf. Die n-Austrittsarbeitsschicht kann zum Beispiel ein Metall mit einer ausreichend niedrigen effektiven Austrittsarbeit aufweisen, wie etwa Titan, Aluminium, Tantalcarbid, Tantal-Carbonitrid, Tantal-Siliziumnitrid oder Kombinationen davon. Die p-Austrittsarbeitsschicht kann zum Beispiel ein Metall mit einer ausreichend hohen effektiven Austrittsarbeit aufweisen, wie etwa Titannidrid, Tantalnitrid, Ruthenium, Molybdän, Wolfram, Platin oder Kombinationen davon. Die Metallfüllschicht kann zum Beispiel Aluminium, Wolfram, Cobalt, Kupfer und/oder andere geeignete Materialien aufweisen. Die Gateelektrodenschicht 350 kann durch CVD, PVD, Plattierung und/oder mit anderen geeigneten Verfahren hergestellt werden. Die Gateelektrodenschicht 350 wird bis zu einem Niveau abgeschieden, das höher als die Oberseite der dielektrischen Finnen 229 ist. Da der Gatestapel 240' eine dielektrische High-k-Schicht und eine oder mehrere Metallschichten aufweist, wird er auch als ein High-k-Metallgate bezeichnet.
  • In dem Schritt 132 wird dann die Gateelektrodenschicht 350 so ausgespart, dass sich ihre Oberseite unter der Oberseite der dielektrischen Finnen 229 (oder einiger der dielektrischen Finnen 229) befindet. Die resultierende Struktur ist in 19C-3 gemäß einer Ausführungsform gezeigt. Dadurch wird die Gateelektrodenschicht 350 effektiv in mehrere Segmente zerschnitten oder zergetrennt, sodass mehrere getrennte High-k-Metallgates (oder High-k-Metallgate-Segmente) entstehen. Dieser Prozess wird gelegentlich als selbstjustierter Metallgate-Schneideprozess bezeichnet, da in diesem Prozess Metallgates ohne Verwendung eines Fotolithografieprozesses zerschnitten werden und Positionen der Schnitte von Positionen der dielektrischen Finnen 229 bestimmt werden. Ein selbstjustierter Metallgate-Schneideprozess ist insofern vorteilhafter als ein fotolithografischer Metallgate-Schneideprozess, als er nicht so stark durch ein fotolithografisches Überdeckungsfenster oder eine fotolithografische Überdeckungsverschiebung beeinflusst wird. Dadurch wird die Vorrichtung weiter verkleinert. Für den Schritt 132 kann ein Nassätzprozess oder ein Trockenätzprozess implementiert werden, der die Gateelektrodenschicht 350 selektiv ätzt und die dielektrische High-k-Kappe 234 nur minimal (bis gar nicht) ätzt. Bei einigen Ausführungsformen wird bei dem Ätzprozess auch die dielektrische High-k-Gateschicht 349 nur minimal (bis gar nicht) geätzt, sodass sie über einer Oberseite und Seitenwänden der dielektrischen High-k-Kappe 234 im Wesentlichen bestehen bleibt. Bei einigen Ausführungsformen kann auch die dielektrische High-k-Gateschicht 349 in dem Schritt 132 geätzt werden. Bei einigen Ausführungsformen können auch die Gate-Abstandshalter 247 in dem Schritt 132 partiell geätzt werden.
  • Anschließend wird in dem Schritt 132 eine dielektrische Verkappungsschicht 352 über der Gateelektrodenschicht 350 und den dielektrischen Finnen 229 hergestellt. Die resultierende Struktur ist in 19C-4 gemäß einer Ausführungsform gezeigt. Bei einigen Ausführungsformen weist die dielektrische Verkappungsschicht 352 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi oder andere geeignete Materialien auf. Die dielektrische Verkappungsschicht 352 schützt die Metallgates 240' gegen Ätz- und CMP-Prozesse, die zum Ätzen von S/D-Kontaktöffnungen verwendet werden. Die dielektrische Verkappungsschicht 352 kann durch Abscheiden eines oder mehrerer dielektrischer Materialien über den ausgesparten Metallgates 240' und optional über den ausgesparten Gate-Abstandshaltern 247 sowie Durchführen eines CMP-Prozesses an dem einen oder den mehreren dielektrischen Materialien hergestellt werden.
  • In dem Schritt 134 werden bei dem Verfahren 100 (1C) MEOL- und BEOL-Prozesse (MEOL: Middle End of Line; BEOL: Back End of Line) auf der Vorderseite der Vorrichtung 200 durchgeführt. Die resultierende Struktur ist in den 20A, 20B und 20C gemäß einer Ausführungsform gezeigt. 20A zeigt eine Draufsicht der Vorrichtung 200, und die 20B und 20C zeigen Teil-Schnittansichten der Vorrichtung 200 entlang einer Linie B - B bzw. einer Linie C - C von 20A. In dem Schritt 134 können zum Beispiel S/D-Kontaktöffnungen geätzt werden, um einige der S/D-Elemente 260 freizulegen und Silizid-Elemente 273 und S/D-Kontakte 275 in den S/D-Kontaktöffnungen herzustellen. Die Silizid-Elemente 273 können Titansilizid (TiSi), Nickelsilizid (NiSi), Wolframsilizid (WSi), Nickel-Platin-Silizid (NiPtSi), Nickel-Platin-Germanium-Silizid (NiPtGeSi), Nickel-Germanium-Silizid (NiGeSi), Ytterbiumsilizid (YbSi), Platinsilizid (PtSi), Iridiumsilizid (IrSi), Erbiumsilizid (ErSi), Cobaltsilizid (CoSi) oder andere geeignete Verbindungen aufweisen. Bei einer Ausführungsform können die S/D-Kontakte 275 eine leitfähige Sperrschicht und eine Metallfüllschicht über der leitfähigen Sperrschicht aufweisen. Die leitfähige Sperrschicht kann Titan (Ti), Tantal (Ta), Wolfram (W), Cobalt (Co), Ruthenium (Ru) oder ein leitfähiges Nitrid wie Titannidrid (TiN), Titan-Aluminiumnitrid (TiAlN), Wolframnitrid (WN), Tantalnitrid (TaN) oder Kombinationen davon aufweisen und kann durch CVD, PVD, ALD und/oder mit anderen geeigneten Verfahren hergestellt werden. Die Metallfüllschicht kann Wolfram (W), Cobalt (Co), Molybdän (Mo), Ruthenium (Ru) oder andere Metalle aufweisen und kann durch CVD, PVD, ALD, Plattierung oder mit anderen geeigneten Verfahren hergestellt werden. Bei einigen Ausführungsformen wird die leitfähige Sperrschicht in den S/D-Kontakten 275 weggelassen.
  • Der Schritt 134 kann außerdem Folgendes umfassen: Herstellen von Gatedurchkontaktierungen 359, die mit den Gatestapeln 240' verbunden werden; Herstellen von S/D-Durchkontakten, die mit den S/D-Kontakten 275 verbunden werden; und Herstellen einer oder mehrerer Interconnect-Schichten mit Drähten und Durchkontaktierungen, die in dielektrische Schichten eingebettet werden. Die Gatedurchkontaktierungen 359 und die S/D-Durchkontakte (nicht dargestellt) können Wolfram (W), Cobalt (Co), Molybdän (Mo), Ruthenium (Ru) oder andere Metalle aufweisen und können durch CVD, PVD, ALD, Plattierung oder mit anderen geeigneten Verfahren hergestellt werden. Die eine oder die mehreren Interconnect-Schichten verbinden Gate-, Source- und Drain-Elektroden verschiedener Transistoren sowie weitere Schaltkreise in der Vorrichtung 200 zu einem partiellen oder vollständigen integrierten Schaltkreis. In dem Schritt 134 können außerdem eine oder mehrere Passivierungsschichten über den Interconnect-Schichten hergestellt werden. In dem in 20B gezeigten Beispiel wird eine Bezugszahl 277 zum Bezeichnen von verschiedenen dielektrischen und Metallschichten verwendet, die Interconnect-Schichten und Passivierungsschichten umfassen, die auf der Vorderseite der Vorrichtung 200 über den S/D-Kontakten 275 hergestellt werden.
  • In dem Schritt 136 wird bei dem Verfahren 100 (1C) die Vorrichtung 200 auf den Kopf gestellt, und die Vorrichtung 200 wird mit der Vorderseite an einem Träger 370 befestigt, wie in 21 gezeigt ist. Dadurch ist die Vorrichtung 200 zur weiteren Bearbeitung von ihrer Rückseite her zugänglich. Für den Schritt 136 können alle geeigneten Befestigungsverfahren, wie etwa Direktbondung, Hybridbondung oder Verwenden eines Klebstoffs, oder andere Bondverfahren verwendet werden. Der Schritt 136 kann weiterhin Justierungs-, Temper- und/oder andere Prozesse umfassen. Der Träger 370 kann bei einer Ausführungsform ein Siliziumwafer sein. In Figuren der vorliegenden Erfindung, wie etwa in 21 und anderen Figuren, die später beschrieben werden, verläuft die z-Richtung von der Rückseite der Vorrichtung 200 zu ihrer Vorderseite, während die -z-Richtung von der Vorderseite der Vorrichtung 200 zu ihrer Rückseite verläuft.
  • In dem Schritt 138 wird bei dem Verfahren 100 (1C) die Vorrichtung 200 von ihrer Rückseite her so lange gedünnt, bis die Halbleiterschicht 204 von der Rückseite der Vorrichtung 200 her freigelegt ist. Die resultierende Struktur ist in den 22A bis 22E gemäß einer Ausführungsform gezeigt. 22A zeigt eine Draufsicht der Vorrichtung 200, und die 22B bis 22E zeigen Teil-Schnittansichten der Vorrichtung 200 entlang einer Linie B - B, einer Linie C - C, einer Linie D - D bzw. einer Linie E - E von 22A. Bei verschiedenen Ausführungsformen können die Halbleiterschicht 239, die Isolationselemente 230 und die Dichtungsschicht 232 in dem Schritt 138 freigelegt werden oder auch nicht. Der Dünnungsprozess kann einen mechanischen Schleifprozess und/oder einen chemischen Dünnungsprozess umfassen. Zunächst kann während eines mechanischen Schleifprozesses eine erhebliche Menge Substratmaterial von dem Substrat 201 entfernt werden. Anschließend kann in einem chemischen Dünnungsprozess eine Ätzchemikalie auf die Rückseite des Substrats 201 aufgebracht werden, um das Substrat 201 weiter zu dünnen.
  • In dem Schritt 140 wird bei dem Verfahren 100 (1C) die Halbleiterschicht 204 selektiv geätzt, um Gräben 272 über der Rückseite der Gatestapel 240' und über den S/D-Elementen 260 zu erzeugen. Die resultierende Struktur ist in den 23A bis 23E gemäß einer Ausführungsform gezeigt. 23A zeigt eine Draufsicht der Vorrichtung 200, und die 23B bis 23E zeigen Teil-Schnittansichten der Vorrichtung 200 entlang einer Linie B - B, einer Linie C - C, einer Linie D - D bzw. einer Linie E - E von 23A. Bei der vorliegenden Ausführungsform wird in dem Schritt 140 ein Ätzprozess verwendet, der so angepasst ist, dass er für die Materialien der Halbleiterschicht 204 (wie etwa Si bei einer Ausführungsform) selektiv ist und die S/D-Elemente 260, die Gatestapel 240' (insbesondere die dielektrische Gateschicht 349 und die Gate-Grenzflächenschicht, falls vorhanden), die Isolationselemente 230, die Halbleiterschicht 239 (wie etwa SiGe bei einer Ausführungsform) und die Dichtungsschicht 232 nicht (oder nur minimal) ätzt. Der Ätzprozess kann ein Trockenätzprozess, ein Nassätzprozess, ein reaktiver Ionenätzprozess oder ein anderer geeigneter Ätzprozess sein. Insbesondere ist bei der vorliegenden Ausführungsform der Ätzprozess für die Halbleiterschicht 204 selbstjustiert. Mit anderen Worten, in dem Schritt 140 braucht keine Ätzmaske (z. B. keine Ätzmaske, die mit Fotolithografieprozessen hergestellt wird) zum Ätzen der Halbleiterschicht 204 hergestellt zu werden. Vielmehr beruht die Ätzung auf der Ätzselektivität der Materialien in der Halbleiterschicht 204 und der sie umschließenden Schichten.
  • In dem Schritt 142 werden bei dem Verfahren 100 (1C) ein dielektrischer Belag 274 und eine oder mehrere dielektrische Schichten 276 hergestellt, um die Gräben 272 zu füllen.
  • Die resultierende Struktur ist in den 24A bis 24E gemäß einer Ausführungsform gezeigt. 24A zeigt eine Draufsicht der Vorrichtung 200, und die 24B bis 24E zeigen Teil-Schnittansichten der Vorrichtung 200 entlang einer Linie B - B, einer Linie C - C, einer Linie D - D bzw. einer Linie E - E von 24A. Bei einer Ausführungsform weist der dielektrische Belag 274 Siliziumnitrid auf, und die dielektrischen Schichten 276 weisen Siliziumoxid auf. Bei einigen Ausführungsformen weist der dielektrische Belag 274 andere dielektrische Materialien auf, wie etwa La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN oder ZrSi, oder andere geeignete Materialien. Der dielektrische Belag 274 kann durch CVD, PVD, ALD oder mit anderen geeigneten Verfahren so hergestellt werden, dass er eine im Wesentlichen einheitliche Dicke entlang verschiedenen Flächen der Gräben 272 hat. Bei einigen Ausführungsformen können die eine oder die mehreren dielektrischen Schichten 276 TEOS-Oxid, undotiertes Silicatglas oder dotiertes Siliziumoxid, wie etwa Borphosphorsilicatglas (BPSG), Fluorsilicatglas (FSG), Phosphorsilicatglas (PSG) oder Borsilicatglas (BSG), und/oder andere geeignete dielektrische Materialien aufweisen. Die dielektrischen Schichten 276 können durch PECVD, FCVD oder mit anderen geeigneten Verfahren hergestellt werden. In dem Schritt 142 kann außerdem ein CMP-Prozess zum Planarisieren der Rückseite der Vorrichtung 200 und zum Freilegen der Halbleiterschicht 239 für eine weitere Bearbeitung durchgeführt werden.
  • In dem Schritt 144 wird bei dem Verfahren 100 (1C) die Halbleiterschicht 239 von der Rückseite der Vorrichtung 200 entfernt. Die resultierende Struktur ist in den 25A bis 25E gemäß einer Ausführungsform gezeigt. 25A zeigt eine Draufsicht der Vorrichtung 200, und die 25B bis 25E zeigen Teil-Schnittansichten der Vorrichtung 200 entlang einer Linie B - B, einer Linie C - C, einer Linie D - D bzw. einer Linie E - E von 25A. Bei der vorliegenden Ausführungsform wird in dem Schritt 144 ein Ätzprozess verwendet, der so angepasst wird, dass er für die Materialien der Halbleiterschicht 239 (wie zum Beispiel SiGe bei einer Ausführungsform) selektiv ist und den dielektrischen Belag 274, die dielektrischen Schichten 276, die Isolationselemente 230 und die Dichtungsschicht 232 nicht (oder nur minimal) ätzt. Durch den Ätzprozess entstehen Gräben (oder Kontaktöffnungen) 278, die die S/D-Elemente 260 von der Rückseite der Vorrichtung 200 her freilegen, wobei auch die S/D-Elemente 260 partiell geätzt werden können. Der Ätzprozess kann ein Trockenätzprozess, ein Nassätzprozess, ein reaktiver Ionenätzprozess oder ein anderer geeigneter Ätzprozess sein. Insbesondere ist bei der vorliegenden Ausführungsform die Ätzung der Halbleiterschicht 239 selbstjustiert. Mit anderen Worten, in dem Schritt 144 braucht keine Ätzmaske (z. B. keine Ätzmaske, die mit Fotolithografieprozessen hergestellt wird) zum Ätzen der Halbleiterschicht 239 hergestellt zu werden. Vielmehr beruht die Ätzung auf der Ätzselektivität der Materialien in der Halbleiterschicht 239 und der sie umschließenden Schichten. Dadurch entstehen vorteilhaft die Gräben 278, die zu den darunter befindlichen S/D-Elementen 260 ausgerichtet werden sollen, ohne Versätze, wie etwa solche, die durch fotolithografische Überdeckungsverschiebung entstehen. Durch Verwenden dieses Verfahrens entsteht ein rückseitiger Sourcekontakt (oder eine rückseitige Sourcedurchkontaktierung), der ideal zu den S/D-Elementen 260 ausgerichtet ist, wie später dargelegt wird.
  • In dem Schritt 146 wird bei dem Verfahren 100 (1D) ein rückseitiges Source-Silizid-Element 280 hergestellt, und in den Kontaktöffnungen 278 und über der Rückseite der Vorrichtung 200 werden eine oder mehrere Metallschichten 282 abgeschieden. Die resultierende Struktur ist in den 26A bis 26E gemäß einer Ausführungsform gezeigt. 26A zeigt eine Draufsicht der Vorrichtung 200, und die 26B bis 26E zeigen Teil-Schnittansichten der Vorrichtung 200 entlang einer Linie B - B, einer Linie C - C, einer Linie D - D bzw. einer Linie E - E von 26A. Bei einer Ausführungsform umfasst der Schritt 146 Folgendes: Abscheiden eines oder mehrerer Metalle in die Kontaktöffnungen 278; Durchführen eines Temperprozesse an der Vorrichtung 200, um eine Reaktion zwischen dem einen oder den mehreren Metallen und den S/D-Elementen 260 auszulösen, um das Silizid-Element 280 herzustellen; und Entfernen von nicht-umgesetzten Teilen des einen oder der mehreren Metalle, sodass die Silizid-Elemente 280 in den Öffnungen 278 zurückbleiben. Das eine oder die mehreren Metalle können Titan (Ti), Tantal (Ta), Wolfram (W), Nickel (Ni), Platin (Pt), Ytterbium (Yb), Iridium (Ir), Erbium (Er), Cobalt (Co) oder eine Kombination davon (z. B. eine Legierung aus zwei oder mehr Metallen) sein, und sie können durch CVD, PVD, ALD oder mit anderen geeigneten Verfahren abgeschieden werden. Das Silizid-Element 280 kann Titansilizid (TiSi), Nickelsilizid (NiSi), Wolframsilizid (WSi), Nickel-Platin-Silizid (NiPtSi), Nickel-Platin-Germanium-Silizid (NiPtGeSi), Nickel-Germanium-Silizid (NiGeSi), Ytterbiumsilizid (YbSi), Platinsilizid (PtSi), Iridiumsilizid (IrSi), Erbiumsilizid (ErSi), Cobaltsilizid (CoSi) oder andere geeignete Verbindungen aufweisen. Bei einer Ausführungsform können die eine oder die mehreren Metallschichten 282 eine leitfähige Sperrschicht und eine Metallfüllschicht über der leitfähigen Sperrschicht aufweisen. Die leitfähige Sperrschicht kann Titan (Ti), Tantal (Ta), Wolfram (W), Cobalt (Co), Ruthenium (Ru) oder ein leitfähiges Nitrid wie Titannidrid (TiN), Titan-Aluminiumnitrid (TiAlN), Wolframnitrid (WN), Tantalnitrid (TaN) oder Kombinationen davon aufweisen, und sie kann durch CVD, PVD, ALD und/oder mit anderen geeigneten Verfahren hergestellt werden. Die Metallfüllschicht kann Wolfram (W), Cobalt (Co), Molybdän (Mo), Ruthenium (Ru), Kupfer (Cu), Aluminium (AI), Titan (Ti), Tantal (Ta) oder andere Metalle aufweisen, und sie kann durch CVD, PVD, ALD, Plattierung oder mit anderen geeigneten Verfahren hergestellt werden.
  • In dem Schritt 148 wird bei dem Verfahren 100 (1D) ein CMP-Prozess an der Rückseite der Vorrichtung 200 durchgeführt, bis die dielektrischen Opferstifte 300 freigelegt sind. Die resultierende Struktur ist in den 27A bis 27E gemäß einer Ausführungsform gezeigt. 27A zeigt eine Draufsicht der Vorrichtung 200, und die 27B bis 27E zeigen Teil-Schnittansichten der Vorrichtung 200 entlang einer Linie B - B, einer Linie C - C, einer Linie D - D bzw. einer Linie E - E von 27A. In dem CMP-Prozess werden untere Teile der Dichtungsschichten 232 entfernt, sodass die dielektrischen Opferstifte 300 von der Rückseite der Vorrichtung 200 hier freigelegt werden. In dem CMP-Prozess können bei einer Ausführungsform auch einige der dielektrischen Opferstifte 300 entfernt werden. Außerdem werden mit dem CMP-Prozess überschüssige Materialien der einen oder der mehreren Metallschichten 282 entfernt. Die verbliebenen Teile der einen oder der mehreren Metallschichten 282 bilden Rückseitenkontakte 282.
  • In dem Schritt 150 werden bei dem Verfahren 100 (1D) die dielektrischen Opferstifte 300 von der Rückseite der Vorrichtung 200 entfernt. Die resultierende Struktur ist in den 28A bis 28E gemäß einer Ausführungsform gezeigt. 28A zeigt eine Draufsicht der Vorrichtung 200, und die 28B bis 28E zeigen Teil-Schnittansichten der Vorrichtung 200 entlang einer Linie B - B, einer Linie C - C, einer Linie D - D bzw. einer Linie E - E von 28A. Bei der vorliegenden Ausführungsform wird in dem Schritt 150 ein Ätzprozess verwendet, der so angepasst ist, dass er für die Materialien der dielektrischen Opferstifte 300 (wie zum Beispiel SiGe bei einer Ausführungsform) selektiv ist und den dielektrischen Belag 274, die dielektrischen Schichten 276, die Isolationselemente 230, die Dichtungsschicht 232 und den oberen dielektrischen Belag 233 nicht (oder nur minimal) ätzt. Durch den Ätzprozess entstehen in den dielektrischen Finnen 229 Spalte 302, die von der Dichtungsschicht 232 und dem oberen dielektrischen Belag 233 teilweise umschlossen sind. Der Ätzprozess kann ein Trockenätzprozess, ein Nassätzprozess, ein reaktiver Ionenätzprozess oder ein anderer geeigneter Ätzprozess sein. Insbesondere ist bei der vorliegenden Ausführungsform der Ätzprozess für die dielektrischen Opferstifte 300 selbstjustiert. Mit anderen Worten, in dem Schritt 150 braucht keine Ätzmaske (z. B. keine Ätzmaske, die mit Fotolithografieprozessen hergestellt wird) zum Ätzen der dielektrischen Opferstifte 300 hergestellt zu werden. Vielmehr beruht der Ätzprozess auf der Ätzselektivität der Materialien in den dielektrischen Opferstiften 300 und der sie umschließenden Schichten.
  • In dem Schritt 152 wird bei dem Verfahren 100 (1D) ein unterer dielektrischer Belag 304 hergestellt, der die Spalte 302 von der Rückseite der Vorrichtung 200 abdichtet. Die resultierende Struktur ist in den 29A bis 29E gemäß einer Ausführungsform gezeigt. 29A zeigt eine Draufsicht der Vorrichtung 200, und die 29B bis 29E zeigen Teil-Schnittansichten der Vorrichtung 200 entlang einer Linie B - B, einer Linie C - C, einer Linie D - D bzw. einer Linie E - E von 29A. Für den unteren dielektrischen Belag 304 wird ein Material verwendet, das eine hohe Abscheidungs- oder Aufwachsgeschwindigkeit hat, sodass es die Öffnung der Spalte 302 schnell abdichten kann, ohne viel Material in die Spalte 302 abzuscheiden. Bei einer Ausführungsform weist der untere dielektrische Belag 304 Siliziumdioxid auf. Bei einigen Ausführungsformen kann der untere dielektrische Belag 304 TEOS-Oxid, undotiertes Silicatglas oder dotiertes Siliziumoxid, wie etwa BPSG, FSG, PSG, BSG und/oder andere geeignete dielektrische Materialien aufweisen und kann durch PECVD oder mit anderen geeigneten Verfahren hergestellt werden. Bei einer Ausführungsform werden in dem Schritt 152 ein oder mehrere dielektrische Materialien über der Rückseite der Vorrichtung 200 so abgeschieden, dass sie die Spalte 302 abdichten, und dann wird ein CMP-Prozess an dem einen oder den mehreren dielektrischen Materialien durchgeführt. Die Teile des einen oder der mehreren dielektrischen Materialien, die in den Spalten 302 zurückbleiben, bilden den unteren dielektrischen Belag 304. Die Rückseite der Vorrichtung 200 wird ebenfalls planarisiert.
  • Wie in den 29A bis 29E gezeigt ist, weisen die dielektrischen Finnen 229 nun die Dichtungsschicht 232, den unteren dielektrischen Belag 304, den oberen dielektrischen Belag 233, die dielektrische Kappe 234 und den Luftspalt 302 auf. Die Dichtungsschicht 232 ist nun in mehrere Dichtungselemente 232 getrennt, wobei deren obere Teile durch den oberen dielektrischen Belag 233 getrennt sind und deren untere Teile durch den unteren dielektrischen Belag 304 getrennt sind. Die Luftspalte 302 sind von den Dichtungselementen 232, dem unteren dielektrischen Belag 304 und dem oberen dielektrischen Belag 233 umschlossen. Wie in 29A gezeigt ist, sind die dielektrischen Finnen 229 seitlich (entlang der y-Richtung) zwischen benachbarten S/D-Elementen 260 und seitlich (entlang der x-Richtung) zwischen benachbarten Metallgates 240' angeordnet. Bei der vorliegenden Ausführungsform erstrecken sich die Luftspalte 302 vertikal (entlang der z-Richtung) parallel zu einem größten Teil (d. h., mehr als 50 %) der Höhe der Metallgates 240' und zu einem größten Teil (d. h., mehr als 50 %) der Höhe der S/D-Elemente 260. Da Luft die niedrigste Dielektrizitätskonstante hat (ihr k-Wert beträgt etwa 1,0), reduzieren die dielektrischen Finnen 229 vorteilhaft die Kopplungskapazität zwischen benachbarten S/D-Elementen 260 und zwischen benachbarten Metallgates 240', und sie verbessern die Leistung der Vorrichtung 200. Entlang der z-Richtung betrachtet, befindet sich eine Oberseite der rückseitigen S/D-Kontakte 282 über einer Oberseite des unteren dielektrischen Belags 304. Ein Teil des Isolationselements 230 befindet sich zwischen den rückseitigen S/D-Kontakten 282 und der Dichtungsschicht 232. Bei einigen Ausführungsformen, die in den 29D und 29E gezeigt sind, werden einige Luftporen (oder Luftspalte) 305 von der Dichtungsschicht 232, den Isolationselementen 230 und den S/D-Elementen 260 umschlossen. Bei der vorliegenden Ausführungsform ist die Dichtungsschicht 232 (oder sind die Dichtungselemente 232) in direktem Kontakt mit den Metallgates 240' und den S/D-Elementen 260. Entlang der z-Richtung in den 30D und 30E betrachtet, erstrecken sich die dielektrischen Finnen 229 (insbesondere die dielektrische Kappe 234) über den S/D-Elementen 260. Entlang der z-Richtung betrachtet, erstrecken sich die dielektrischen Finnen 229 (insbesondere die Kappe 234) auch über den Metallgates 240' (siehe 19C-4), was in der Teil-Schnittansicht von 30C nicht dargestellt ist.
  • In dem Schritt 154 werden bei dem Verfahren 100 (1D) rückseitige Betriebsspannungsleitungen 284 hergestellt. Die resultierende Struktur ist in den 30A bis 30E gemäß einer Ausführungsform gezeigt. 30A zeigt eine Draufsicht der Vorrichtung 200, und die 30B bis 30E zeigen Teil-Schnittansichten der Vorrichtung 200 entlang einer Linie B - B, einer Linie C - C, einer Linie D - D bzw. einer Linie E - E von 30A. Wie in den 30B und 30D gezeigt ist, werden die rückseitigen S/D-Kontakte 282 mit den rückseitigen Betriebsspannungsleitungen 284 elektrisch verbunden. Wie in den 30C und 30E gezeigt ist, werden die Metallgates 240' und einige der S/D-Elemente 260 gegen die rückseitigen Betriebsspannungsleitungen 284 isoliert. Die dielektrischen Finnen 229 können in direktem Kontakt mit den rückseitigen Betriebsspannungsleitungen 284 sein. Bei einer Ausführungsform können die rückseitigen Betriebsspannungsleitungen 284 mit einem Single-Damascene-Prozess, einem Dual-Damascene-Prozess, einem Metallstrukturierungsprozess oder anderen geeigneten Prozessen hergestellt werden. Die rückseitigen Betriebsspannungsleitungen 284 können Wolfram (W), Cobalt (Co), Molybdän (Mo), Ruthenium (Ru), Kupfer (Cu), Aluminium (AI), Titan (Ti), Tantal (Ta) oder andere Metalle aufweisen und können durch CVD, PVD, ALD, Plattierung oder mit anderen geeigneten Verfahren abgeschieden werden. Obwohl es in den 30A bis 30E nicht dargestellt ist, werden die rückseitigen Betriebsspannungsleitungen 284 in eine oder mehrere dielektrische Schichten eingebettet. Durch Verwenden der rückseitigen Betriebsspannungsleitungen 284 steigt die Anzahl von Metallleiterbahnen vorteilhaft, die in der Vorrichtung 200 zum direkten Verbinden mit Source-/Drainkontakten und Durchkontaktierungen verfügbar sind. Außerdem steigt die Gatedichte für eine höhere Vorrichtungsintegration als bei anderen Strukturen ohne die rückseitigen Betriebsspannungsleitungen 284. Die rückseitigen Betriebsspannungsleitungen 284 können breiter als Metallleiterbahnen der ersten Ebene (Mo-Metallleiterbahnen) auf der Vorderseite der Vorrichtung 200 sein, wodurch ein Widerstand der rückseitigen Betriebsspannungsleitungen 284 vorteilhaft reduziert wird.
  • In dem Schritt 156 werden bei dem Verfahren 100 (1D) weitere Herstellungsprozesse an der Vorrichtung 200 durchgeführt. Zum Beispiel kann eine rückseitige Interconnect-Schicht 286 (31) hergestellt werden. Die rückseitige Interconnect-Schicht 286 weist Drähte und Durchkontaktierungen auf, die in eine oder mehrere dielektrische Schichten eingebettet sind. Bei einigen Ausführungsformen werden die rückseitigen Betriebsspannungsleitungen 284 als Teil der rückseitigen Interconnect-Schicht 286 angesehen. Der Schritt 156 kann außerdem Folgendes umfassen: Herstellen von Passivierungsschichten auf der Rückseite der Vorrichtung 200; Entfernen des Trägers 370; und Durchführen weiterer BEOL-Prozesse.
  • Ausführungsformen der vorliegenden Erfindung, die jedoch nicht beschränkend sein sollen, bieten einen oder mehrere der folgenden Vorzüge. Zum Beispiel werden bei Ausführungsformen der vorliegenden Erfindung dielektrische Finnen mit Luftspalten zum Isolieren von Metallgates und S/D-Elementen hergestellt. Die dielektrischen Finnen werden mit einer Kombination aus Wafervorderseiten-Prozessen und Waferrückseiten-Prozessen hergestellt. Die Luftspalte in den dielektrischen Finnen reduzieren außerdem eine Kopplungskapazität zwischen benachbarten Metallgates und zwischen benachbarten S/D-Elementen. Die dielektrischen Finnen funktionieren außerdem so, dass sie Metallgates selbstjustiert zertrennen, um die Vorrichtungsintegration weiter zu verbessern. Ausführungsformen der vorliegenden Erfindung können problemlos in bestehende Halbleiter-Herstellungsprozesse integriert werden.
  • Bei einem beispielhaften Aspekt ist die vorliegende Erfindung auf ein Verfahren mit den folgenden Schritten gerichtet: Bereitstellen einer Struktur, die zwei Finnen, die sich von einem Substrat erstrecken, und eine Isolationsstruktur benachbart zu unteren Teilen der Finnen aufweist; Herstellen einer Mantelschicht über der Isolationsstruktur und über Oberseiten und Seitenwänden der Finnen; Aussparen der Isolationsstruktur unter Verwendung der Mantelschicht als eine Ätzmaske, um das Substrat freizulegen; nach dem Aussparen der Isolationsstruktur Abscheiden einer Dichtungsschicht über dem Substrat, der Isolationsstruktur und der Mantelschicht; Herstellen eines Opferstifts über der Dichtungsschicht und zwischen den zwei Finnen; und Abscheiden eines oberen dielektrischen Belags über dem Opferstift und seitlich zwischen den zwei Finnen.
  • Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Aussparen des oberen dielektrischen Belags und der Dichtungsschicht, sodass ein Spalt zwischen der Mantelschicht auf den zwei Finnen entsteht; und Herstellen einer dielektrischen High-k-Kappe in dem Spalt.
  • Bei einer anderen Ausführungsform umfasst das Verfahren weiterhin Folgendes: Herstellen von Dummy-Gatestapeln und Gate-Abstandshaltern über den Finnen; Ätzen von S/D-Gräben in die Finnen und benachbart zu den Gate-Abstandshaltern; Herstellen von S/D-Elementen in den S/D-Gräben; und Ersetzen der Dummy-Gatestapel durch High-k-Metallgates. Bei einer weiteren Ausführungsform umfasst das Verfahren weiterhin Folgendes: Dünnen des Substrats von einer Rückseite der Struktur, bis die Finnen freigelegt sind; Herstellen einer dielektrischen Rückseitenschicht über der Rückseite der Struktur; Herstellen einer Rückseitendurchkontaktierung, die sich durch die dielektrische Rückseitenschicht erstreckt und mit mindestens einem der S/D-Elemente elektrisch verbunden wird; nach dem Herstellen der Rückseitendurchkontaktierung Durchführen eines chemisch-mechanischen Planarisierungsprozesses an der Rückseite der Struktur, bis der Opferstift freigelegt ist; Entfernen des Opferstifts, sodass ein Graben von der Rückseite der Struktur her entsteht; und Abdichten des Grabens mit einem unteren dielektrischen Belag, sodass ein Luftspalt entsteht, der von der Dichtungsschicht, dem oberen dielektrischen Belag und dem unteren dielektrischen Belag umschlossen wird. Bei einigen Ausführungsformen weist der Opferstift Siliziumgermanium auf, die Dichtungsschicht weist Silizium-Kohlenstoff-Nitrid auf, und der obere dielektrische Belag und der untere dielektrische Belag weisen jeweils Siliziumdioxid auf. Bei einigen Ausführungsformen weist die Mantelschicht Siliziumgermanium auf. Bei einigen Ausführungsformen erstreckt sich die Rückseitendurchkontaktierung über dem unteren dielektrischen Belag.
  • Bei einigen Ausführungsformen weisen die Finnen jeweils einen Stapel von ersten Halbleiterschichten und zweiten Halbleiterschichten auf, die abwechselnd übereinander angeordnet sind.
  • Bei einem weiteren beispielhaften Aspekt ist die vorliegende Erfindung auf ein Verfahren gerichtet, das ein Bereitstellen einer Struktur umfasst, die zwei Finnen, die sich von einem Substrat erstrecken, und eine Isolationsstruktur benachbart zu unteren Teilen der Finnen aufweist, wobei die Finnen jeweils erste Halbleiterschichten und zweite Halbleiterschichten aufweisen, die abwechselnd aufeinandergestapelt sind. Das Verfahren umfasst weiterhin Folgendes: Herstellen einer Mantelschicht über der Isolationsstruktur und über Oberseiten und Seitenwänden der Finnen; Aussparen der Isolationsstruktur unter Verwendung der Mantelschicht als eine Ätzmaske, um das Substrat freizulegen; Herstellen einer Dichtungsschicht über dem Substrat, der Isolationsstruktur und der Mantelschicht; Herstellen eines Opferstifts so, dass er einen Zwischenraum zwischen der Dichtungsschicht über gegenüberliegenden Seitenwänden der zwei Finnen füllt, wobei sich eine Oberseite des Opferstifts unter einer obersten Schicht der ersten Halbleiterschichten befindet; Abscheiden eines oberen dielektrischen Belags über dem Opferstift; und Herstellen einer dielektrischen High-k-Kappe über dem oberen dielektrischen Belag und der Dichtungsschicht, sodass dielektrische Finnen entstehen, die die Dichtungsschicht, den oberen dielektrischen Belag und die dielektrische High-k-Kappe aufweisen.
  • Bei einer Ausführungsform umfasst das Herstellen der dielektrischen High-k-Kappe Folgendes: Aussparen des oberen dielektrischen Belags und der Dichtungsschicht, sodass ein Spalt zwischen der Mantelschicht auf den gegenüberliegenden Seitenwänden der zwei Finnen entsteht; und Abscheiden eines oder mehrerer dielektrischer High-k-Materialien in den Spalt.
  • Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Herstellen von Dummy-Gatestapeln und Gate-Abstandshaltern über den Finnen; Ätzen von S/D-Gräben in die Finnen und benachbart zu den Gate-Abstandshaltern; Herstellen von Innenabstandshaltern in den S/D-Gräben; und Herstellen von S/D-Elementen in den S/D-Gräben, wobei die S/D-Elemente durch die dielektrischen Finnen getrennt werden. Bei einigen weiteren Ausführungsformen umfasst das Verfahren weiterhin Folgendes: Entfernen der Dummy-Gatestapel, sodass Gategräben entstehen; Entfernen der zweiten Halbleiterschichten, die in den Gategräben freiliegen; Abscheiden eines High-k-Metallgates in den Gategräben; und Rückätzen des High-k-Metallgates, bis sich eine Oberseite des High-k-Metallgates unter einer Oberseite der dielektrischen Finnen befindet. Bei einigen weiteren Ausführungsformen umfasst das Verfahren weiterhin Folgendes: Herstellen einer dielektrischen Rückseitenschicht über der Rückseite der Struktur; und Herstellen einer Rückseitendurchkontaktierung, die sich durch die dielektrische Rückseitenschicht erstreckt und mit mindestens einem der S/D-Elemente elektrisch verbunden wird. Bei einigen weiteren Ausführungsformen umfasst das Verfahren weiterhin Folgendes: nach dem Herstellen der Rückseitendurchkontaktierung Durchführen eines weiteren CMP-Prozesses an der Rückseite der Struktur, bis der Opferstift freigelegt ist; Entfernen des Opferstifts, sodass ein Graben von der Rückseite der Struktur her entsteht; und Abscheiden eines unteren dielektrischen Belags in einer Öffnung des Grabens, sodass ein Luftspalt entsteht, der von der Dichtungsschicht, dem oberen dielektrischen Belag und dem unteren dielektrischen Belag umschlossen wird. Bei einer Ausführungsformen weist der Opferstift Siliziumgermanium auf, die Dichtungsschicht weist Silizium-Kohlenstoff-Nitrid auf, und der obere dielektrische Belag und der untere dielektrische Belag weisen jeweils Siliziumdioxid auf. Bei einigen weiteren Ausführungsformen umfasst das Verfahren weiterhin ein Herstellen, auf der Rückseite der Struktur, einer Betriebsspannungsleitung, die mit der Rückseitendurchkontaktierung elektrisch verbunden wird.
  • Bei einem noch weiteren Aspekt ist die vorliegende Erfindung auf eine Halbleiterstruktur gerichtet, die Folgendes aufweist: eine Betriebsspannungsleitung; eine dielektrische Schicht über der Betriebsspannungsleitung; zwei S/D-Elemente über der dielektrischen Schicht; eine Durchkontaktierungsstruktur, die sich durch die dielektrische Schicht erstreckt und eines der S/D-Elemente mit der Betriebsspannungsleitung elektrisch verbindet; und eine dielektrische Finne, die seitlich zwischen den zwei S/D-Elementen angeordnet ist. Die dielektrische Finne weist Folgendes auf: zwei dielektrische Dichtungselemente über Seitenwänden der S/D-Elemente; einen unteren dielektrischen Belag zwischen unteren Teilen der dielektrischen Dichtungselemente; einen oberen dielektrischen Belag zwischen oberen Teilen der dielektrischen Dichtungselemente; und einen Luftspalt, der von den dielektrischen Dichtungselementen, dem unteren dielektrischen Belag und dem oberen dielektrischen Belag umschlossen ist, wobei sich eine Oberseite der Durchkontaktierungsstruktur über einer Oberseite des unteren dielektrischen Belags befindet.
  • Bei einer Ausführungsform weist die dielektrische Finne weiterhin eine dielektrische High-k-Kappe auf, die über dem oberen dielektrischen Belag und den oberen Teilen der dielektrischen Dichtungselemente angeordnet ist. Bei einer Ausführungsform weisen die dielektrischen Dichtungselemente Silizium-Kohlenstoff-Nitrid auf, und der obere dielektrische Belag und der untere dielektrische Belag weisen jeweils Siliziumdioxid auf. Bei einer Ausführungsform weist die Halbleiterstruktur weiterhin ein Isolationselement zwischen einem der dielektrischen Dichtungselemente und der Durchkontaktierungsstruktur auf.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Verfahren mit den folgenden Schritten: Bereitstellen einer Struktur, die zwei Finnen, die sich von einem Substrat erstrecken, und eine Isolationsstruktur benachbart zu unteren Teilen der Finnen aufweist; Herstellen einer Mantelschicht über der Isolationsstruktur und über Oberseiten und Seitenwänden der Finnen; Aussparen der Isolationsstruktur unter Verwendung der Mantelschicht als eine Ätzmaske, um das Substrat freizulegen; nach dem Aussparen der Isolationsstruktur Abscheiden einer Dichtungsschicht über dem Substrat, der Isolationsstruktur und der Mantelschicht; Herstellen eines Opferstifts über der Dichtungsschicht und zwischen den zwei Finnen; und Abscheiden eines oberen dielektrischen Belags über dem Opferstift und seitlich zwischen den zwei Finnen.
  2. Verfahren nach Anspruch 1, das weiterhin Folgendes umfasst: Aussparen des oberen dielektrischen Belags und der Dichtungsschicht, sodass ein Spalt zwischen der Mantelschicht auf den zwei Finnen entsteht; und Herstellen einer dielektrischen High-k-Kappe in dem Spalt.
  3. Verfahren nach Anspruch 1 oder 2, das weiterhin Folgendes umfasst: Herstellen von Dummy-Gatestapeln und Gate-Abstandshaltern über den Finnen; Ätzen von Source-/Draingräben in die Finnen und benachbart zu den Gate-Abstandshaltern; Herstellen von Source-/Drain-Elementen in den Source-/Draingräben; und Ersetzen der Dummy-Gatestapel durch High-k-Metallgates.
  4. Verfahren nach Anspruch 3, das weiterhin Folgendes umfasst: Dünnen des Substrats von einer Rückseite der Struktur, bis die Finnen freigelegt sind; Herstellen einer dielektrischen Rückseitenschicht über der Rückseite der Struktur; Herstellen einer Rückseitendurchkontaktierung so, dass sie sich durch die dielektrische Rückseitenschicht erstreckt und mit mindestens einem der Source-/Drain-Elemente elektrisch verbunden wird; nach dem Herstellen der Rückseitendurchkontaktierung Durchführen eines chemisch-mechanischen Planarisierungsprozesses (CMP-Prozesses) an der Rückseite der Struktur, bis der Opferstift freigelegt ist; Entfernen des Opferstifts, sodass ein Graben von der Rückseite der Struktur her entsteht; und Abdichten des Grabens mit einem unteren dielektrischen Belag, sodass ein Luftspalt entsteht, der von der Dichtungsschicht, dem oberen dielektrischen Belag und dem unteren dielektrischen Belag umschlossen wird.
  5. Verfahren nach Anspruch 4, wobei der Opferstift Siliziumgermanium aufweist, die Dichtungsschicht Silizium-Kohlenstoff-Nitrid aufweist und der obere dielektrische Belag und der untere dielektrische Belag jeweils Siliziumdioxid aufweisen.
  6. Verfahren nach Anspruch 5, wobei die Mantelschicht Siliziumgermanium aufweist.
  7. Verfahren nach Anspruch 4, wobei sich die Rückseitendurchkontaktierung über dem unteren dielektrischen Belag erstreckt.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Finnen jeweils einen Stapel von ersten Halbleiterschichten und zweiten Halbleiterschichten aufweisen, die abwechselnd übereinander angeordnet sind.
  9. Verfahren mit den folgenden Schritten: Bereitstellen einer Struktur, die zwei Finnen, die sich von einem Substrat erstrecken, und eine Isolationsstruktur benachbart zu unteren Teilen der Finnen aufweist, wobei die Finnen jeweils erste Halbleiterschichten und zweite Halbleiterschichten aufweisen, die abwechselnd aufeinandergestapelt sind; Herstellen einer Mantelschicht über der Isolationsstruktur und über Oberseiten und Seitenwänden der Finnen; Aussparen der Isolationsstruktur unter Verwendung der Mantelschicht als eine Ätzmaske, um das Substrat freizulegen; Herstellen einer Dichtungsschicht über dem Substrat, der Isolationsstruktur und der Mantelschicht; Herstellen eines Opferstifts so, dass er einen Zwischenraum zwischen der Dichtungsschicht über gegenüberliegenden Seitenwänden der zwei Finnen füllt, wobei sich eine Oberseite des Opferstifts unter einer obersten Schicht der ersten Halbleiterschichten befindet; Abscheiden eines oberen dielektrischen Belags über dem Opferstift; und Herstellen einer dielektrischen High-k-Kappe über dem oberen dielektrischen Belag und der Dichtungsschicht, sodass dielektrische Finnen entstehen, die die Dichtungsschicht, den oberen dielektrischen Belag und die dielektrische High-k-Kappe aufweisen.
  10. Verfahren nach Anspruch 9, wobei das Herstellen der dielektrischen High-k-Kappe Folgendes umfasst: Aussparen des oberen dielektrischen Belags und der Dichtungsschicht, sodass ein Spalt zwischen der Mantelschicht auf den gegenüberliegenden Seitenwänden der zwei Finnen entsteht; und Abscheiden eines oder mehrerer dielektrischer High-k-Materialien in den Spalt.
  11. Verfahren nach Anspruch 9 oder 10, das weiterhin Folgendes umfasst: Herstellen von Dummy-Gatestapeln und Gate-Abstandshaltern über den Finnen; Ätzen von Source-/Draingräben in die Finnen und benachbart zu den Gate-Abstandshaltern; Herstellen von Innenabstandshaltern in den Source-/Draingräben; und Herstellen von Source-/Drain-Elementen in den Source-/Draingräben, wobei die Source-/Drain-Elemente durch die dielektrischen Finnen getrennt werden.
  12. Verfahren nach Anspruch 11, das weiterhin Folgendes umfasst: Entfernen der Dummy-Gatestapel, sodass Gategräben entstehen; Entfernen der zweiten Halbleiterschichten, die in den Gategräben freiliegen; Abscheiden eines High-k-Metallgates in den Gategräben; und Rückätzen des High-k-Metallgates, bis sich eine Oberseite des High-k-Metallgates unter einer Oberseite der dielektrischen Finnen befindet.
  13. Verfahren nach Anspruch 12, das weiterhin Folgendes umfasst: Herstellen einer dielektrischen Rückseitenschicht über der Rückseite der Struktur; und Herstellen einer Rückseitendurchkontaktierung so, dass sie sich durch die dielektrische Rückseitenschicht erstreckt und mit mindestens einem der Source-/Drain-Elemente elektrisch verbunden wird.
  14. Verfahren nach Anspruch 13, das weiterhin Folgendes umfasst: nach dem Herstellen der Rückseitendurchkontaktierung Durchführen eines weiteren chemisch-mechanischen Planarisierungsprozesses, CMP-Prozesses, an der Rückseite der Struktur, bis der Opferstift freigelegt ist; Entfernen des Opferstifts, sodass ein Graben von der Rückseite der Struktur her entsteht; und Abscheiden eines unteren dielektrischen Belags in einer Öffnung des Grabens, sodass ein Luftspalt entsteht, der von der Dichtungsschicht, dem oberen dielektrischen Belag und dem unteren dielektrischen Belag umschlossen wird.
  15. Verfahren nach Anspruch 14, wobei der Opferstift Siliziumgermanium aufweist, die Dichtungsschicht Silizium-Kohlenstoff-Nitrid aufweist und der obere dielektrische Belag und der untere dielektrische Belag jeweils Siliziumdioxid aufweisen.
  16. Verfahren nach einem der Ansprüche 13 bis 15, das weiterhin Folgendes umfasst: Herstellen, auf der Rückseite der Struktur, einer Betriebsspannungsleitung, die mit der Rückseitendurchkontaktierung elektrisch verbunden wird.
  17. Halbleiterstruktur mit: einer Betriebsspannungsleitung; einer dielektrischen Schicht über der Betriebsspannungsleitung; zwei Source-/Drain-Elementen über der dielektrischen Schicht; einer Durchkontaktierungsstruktur, die sich durch die dielektrische Schicht erstreckt und eines der Source-/Drain-Elemente mit der Betriebsspannungsleitung elektrisch verbindet; und einer dielektrischen Finne, die seitlich zwischen den zwei Source-/Drain-Elementen angeordnet ist, wobei die dielektrische Finne Folgendes aufweist: zwei dielektrische Dichtungselemente über Seitenwänden der Source-/Drain-Elemente, einen unteren dielektrischen Belag zwischen unteren Teilen der dielektrischen Dichtungselemente, einen oberen dielektrischen Belag zwischen oberen Teilen der dielektrischen Dichtungselemente, und einen Luftspalt, der von den dielektrischen Dichtungselementen, dem unteren dielektrischen Belag und dem oberen dielektrischen Belag umschlossen ist, wobei sich eine Oberseite der Durchkontaktierungsstruktur über einer Oberseite des unteren dielektrischen Belags befindet.
  18. Halbleiterstruktur nach Anspruch 17, wobei die dielektrische Finne weiterhin eine dielektrische High-k-Kappe aufweist, die über dem oberen dielektrischen Belag und den oberen Teilen der dielektrischen Dichtungselemente angeordnet ist.
  19. Halbleiterstruktur nach Anspruch 17 oder 18, wobei die dielektrischen Dichtungselemente Silizium-Kohlenstoff-Nitrid aufweisen und der obere dielektrische Belag und der untere dielektrische Belag jeweils Siliziumdioxid aufweisen.
  20. Halbleiterstruktur nach Anspruch 17, 18 oder 19, die weiterhin ein Isolationselement zwischen einem der dielektrischen Dichtungselemente und der Durchkontaktierungsstruktur aufweist.
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