DE102017110434A1 - Halbleiterbauelement und Herstellungsverfahren dafür - Google Patents

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Hong-Nien Lin
Chien-Hsing Lee
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Ling-Yen Yeh
Wilman Tsai
Yee-Chia Yeo
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Abstract

Ein Halbleiterbauelement weist einen ersten Kanalbereich, der über einem Substrat angeordnet ist, und eine erste Gatestruktur, die über dem ersten Kanalbereich angeordnet ist, auf. Die erste Gatestruktur weist eine Gatedielektrikumsschicht, die über dem Kanalbereich angeordnet ist, eine untere leitfähige Gateschicht, die über der Gatedielektrikumsschicht angeordnet ist, eine ferroelektrische Materialschicht, die über der unteren leitfähigen Gateschicht angeordnet ist, und eine obere leitfähige Gateschicht, die über der ferroelektrischen Materialschicht angeordnet ist, auf. Die ferroelektrische Materialschicht ist in direktem Kontakt mit der Gatedielektrikumsschicht und der unteren Gate-leitenden Schicht und hat einen U-förmigen Querschnitt.

Description

  • QUERVERWEIS ZU VERWANDTEN ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der vorläufigen U.S. Patentanmeldung 62/427,638 , eingereicht am 29. November 2016, deren gesamte Offenbarung hierin durch Bezugnahme aufgenommen ist.
  • TECHNISCHES GEBIET
  • Die Offenbarung betrifft ein Verfahren zur Herstellung von integrierten Halbleiterschaltungen, und insbesondere ein Verfahren zur Herstellung von Halbleiterbauelementen, einschließlich Negativkapazitäts-Feldeffekttransistoren (NC-FETs), und Halbleiterbauelementen.
  • HINTERGRUND
  • Die Unterschwellenwert-Schwankung ein Merkmal der Strom-Spannungs-Kennlinie eines Transistors. In dem Unterschwellenwertbereich ist das Drainstromverhalten ähnlich dem exponentiell ansteigenden Strom einer vorwärts vorgespannten Diode. Eine Auftragung des logarithmischen Drainstroms gegenüber der Gatespannung mit Drain-, Source- und Bulk-Spannungen wird in diesem Metalloxid-Halbleiter- (MOS-) FET-Betriebsbereich annähernd logarithmisch-lineares Verhalten aufweisen. Um die Unterschwellenwerteigenschaften zu verbessern, wurde ein Negativkapazitäts-Feldeffekttransistor (NC-FET) unter Verwendung eines ferroelektrischen Materials vorgeschlagen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden ausführlichen Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Es wird darauf hingewiesen, dass in Übereinstimmung mit der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstäblich gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale für die Klarheit der Diskussion willkürlich erhöht oder reduziert sein.
    • 1 zeigt eine beispielhafte Struktur eines NC-FET gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 2 zeigt eine beispielhafte Querschnittsansicht, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 3 zeigt eine beispielhafte Querschnittsansicht, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 4 zeigt eine beispielhafte Querschnittsansicht, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 5 zeigt eine beispielhafte Querschnittsansicht, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 6A eine beispielhafte perspektivische Ansicht und die 6B und 6C sind beispielhafte Querschnittsansichten, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellen.
    • 7 zeigt eine beispielhafte Querschnittsansicht, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 8 zeigt eine beispielhafte Querschnittsansicht, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • Die 9A und 9B zeigen beispielhafte Querschnittsansichten, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellen.
    • 10 zeigt eine beispielhafte perspektivische Ansicht, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 11 zeigt eine beispielhafte Querschnittsansicht, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 12 zeigt eine beispielhafte perspektivische Ansicht, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 13A zeigt eine beispielhafte perspektivische Ansicht, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt. 13B zeigt eine beispielhafte Querschnittsansicht, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 14 zeigt eine beispielhafte Querschnittsansicht, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 15A zeigt eine beispielhafte perspektivische Ansicht, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt. 15B zeigt eine beispielhafte Querschnittsansicht, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 16A zeigt eine beispielhafte perspektivische Ansicht, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt. 16B zeigt eine beispielhafte Querschnittsansicht, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 17A zeigt eine beispielhafte perspektivische Ansicht, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt. 17B zeigt eine beispielhafte Querschnittsansicht, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 18A zeigt eine beispielhafte perspektivische Ansicht, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt. 18B zeigt eine beispielhafte Querschnittsansicht, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 19A zeigt eine beispielhafte perspektivische Ansicht, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt. 19B zeigt eine beispielhafte Querschnittsansicht, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 20A zeigt eine beispielhafte Querschnittsansicht eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 20B eine beispielhafte Querschnittsansicht des NC-FinFET-Abschnitts, und 20C zeigt eine beispielhafte Querschnittsansicht des regulären FinFETs gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • Die 21A-21D zeigen beispielhafte Querschnittsansichten, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einer anderen Ausführungsform der vorliegenden Offenbarung darstellen.
    • Die 22A-22D zeigen beispielhafte Querschnittsansichten, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einer anderen Ausführungsform der vorliegenden Offenbarung darstellen.
    • Die 23A-23D zeigen beispielhafte perspektivische Ansichten, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einer anderen Ausführungsform der vorliegenden Offenbarung darstellen.
    • Die 24A-24D zeigen beispielhafte Querschnittsansichten, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einer anderen Ausführungsform der vorliegenden Offenbarung darstellen.
    • Die 25A-25D zeigen beispielhafte Querschnittsansichten, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einer anderen Ausführungsform der vorliegenden Offenbarung darstellen.
    • Die 26A-26D zeigen beispielhafte Querschnittsansichten, die eine der verschiedenen Phasen der Herstellung eines Halbleiterbauelements gemäß einer anderen Ausführungsform der vorliegenden Offenbarung darstellen.
    • Die 27A und 27B zeigen beispielhafte Querschnittsansichten, die Gatestrukturen eines Halbleiterbauelements gemäß einer anderen Ausführungsform der vorliegenden Offenbarung darstellen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele unterschiedliche Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale der Erfindung vorsieht. Spezielle Ausführungsformen oder Beispiele von Komponenten und Anordnungen werden nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich nur Beispiele und sollen nicht einschränkend sein. Beispielsweise sind die Abmessungen der Elemente nicht auf den offenbarten Bereich oder die angegebenen Werte beschränkt, sondern können von den Verfahrensbedingungen und/oder den gewünschten Eigenschaften des Bauelements abhängen. Darüber hinaus kann die Bildung eines ersten Merkmals über oder bei einem zweiten Merkmal in der nachfolgenden Beschreibung Ausführungsformen aufweisen, bei denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen aufweisen, in denen zusätzliche Merkmale gebildet werden können, die zwischen dem ersten und zweiten Merkmal angeordnet sind, so dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen können. Verschiedene Merkmale können für die Einfachheit und Klarheit beliebig in verschiedenen Maßstäben gezeichnet werden. In den begleitenden Zeichnungen können zur Vereinfachung einige Schichten/Merkmale weggelassen sein.
  • Ferner können räumlich relative Begriffe, wie z. B. „darunter“, „unterhalb“, „unten“, „darüber“, „oben“, und dergleichen, hierin zur Einfachheit der Beschreibung verwendet werden, um ein Element oder Merkmal der Beziehung zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren dargestellt, zu beschreiben. Die räumlich relativen Begriffe sollen neben der in den Figuren dargestellten Orientierung auch unterschiedliche Orientierungen des Bauelements im Gebrauch oder Betrieb umfassen. Das Bauelement kann anders orientiert sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die hierin verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden. Zusätzlich kann der Begriff „hergestellt aus“ entweder „aufweisen“ oder „bestehend aus“ sein. Ferner können in dem folgenden Herstellungsverfahren eine oder mehrere zusätzliche Operationen in/zwischen den beschriebenen Operationen vorliegen, und die Reihenfolge der Operationen kann verändert sein.
  • Die folgenden Ausführungsformen offenbaren eingebettete ferroelektrische Metall-Isolator-Metall (MIM) -Kondensatorstrukturen für Mehrfach-Schwellenspannungs-Negativkapazitäts-Fin-Feldeffekttransistoren (NC-FinFETs) mit Verbesserung der Unterschwellenwert-Schwankung und ein hybrides Gate-Last-Herstellungsverfahren zum Integrieren von Mehrfach-Schwellenspannungs-NC-FinFETs und FinFETs auf einem einzigen Chip.
  • Wenn die Transistorengröße verkleinert wird, ist eine kontinuierliche Skalierung der Spannung (z. B. Stromversorgung) für Ultra-Niedrig-Energie-Bauelemente ziemlich wichtig. Allerdings wird die Skalierung der Spannung nach unten den Flaschenhals der physikalischen Begrenzung der Unterschwellenwert-Schwankung mit 60mV/Dekade treffen, die von einem höheren Aus-Zustands-Leckstrom begleitet wird. Ein NC-FET, der einen negativen ferroelektrischen Metall-Isolator-Metall (MIM) -Kondensator auf einer Gateelektrode (internes Gate) des MOSFET einsetzt, wird das Problem überwinden.
  • Eine beispielhafte Struktur eines NC-FET ist in 1 dargestellt. Ein NC-FET weist ein Substrat 200, einen Kanal 201, und Source und Drain 202 auf. Source und Drain 202 sind in geeigneter Weise mit Verunreinigungen dotiert. Weiterhin sind die Source und Drain und der Kanal (aktive Bereiche) von einer isolierenden Isolationsschicht umgeben, wie z. B. einer flachen Grabenisolation (ST1), die beispielsweise aus Siliziumoxid besteht.
  • Eine erste Gatedielektrikumsschicht 203 ist über dem Kanal 201 angeordnet. Die erste Gatedielektrikumsschicht 203 ist in einigen Ausführungsformen aus Oxid, wie beispielsweise Siliziumoxid oder Siliziumoxynitrid, hergestellt. In anderen Ausführungsformen weist die erste Gatedielektrikumsschicht 203 eine oder mehrere dielektrische Hoch-k- (Oxid-) Schichten (z. B. mit einer Dielektrizitätskonstante größer als 3,9) auf.
  • Eine erste Gateelektrode 204 als innere Elektrode ist auf der ersten Gatedielektrikumsschicht 203 angeordnet. Die erste Gateelektrode 204 kann ein Metall sein, das aus einer Gruppe aus W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt und Zr ausgewählt ist. In einigen Ausführungsformen weist die erste Gateelektrode 204 ein Metall auf, das aus einer Gruppe aus TiN, WN, TaN und Ru ausgewählt ist. Es können Metalllegierungen wie Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni und Ni-Ta verwendet werden, und/oder es können Metallnitride wie WNx, TiNx, MoNx, TaNx und TaSixNy verwendet werden. In einigen Ausführungsformen wird TiN als die erste Gateelektrode 204 verwendet.
  • Eine zweite Gatedielektrikumsschicht 205, die aus einem ferroelektrischen Material hergestellt ist, ist auf der ersten Gateelektrode 204 gebildet.
  • Ferner ist eine zweite Gateelektrode 206 als ein externes Gate auf der zweiten Gatedielektrikumsschicht 205 angeordnet. Die zweite Gateelektrode 206 kann ein Metall sein, das aus einer Gruppe aus W, Cu, Ti, Ag, AI, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt und Zr ausgewählt ist. Die zweite Gateelektrode 206 ist aus dem gleichen Material oder aus einem unterschiedlichem Material wie die erste Gateelektrode 204 hergestellt.
  • Der Kanal 201, die Gatedielektrikumsschicht 203, und die erste Gateelektrode 204 bilden eine MOS-Struktur (Metalloxid-Halbleiter), und die erste Gateelektrode 204, die ferroelektrische Schicht 205, und die zweite Gateelektrode 206 bilden eine MIM (Metall-Isolator-Metall) Struktur.
  • Die Spannung über dem ferroelektrischen MIM-Kondensator (VFE), die durch die erste Gateelektrode 204, die ferroelektrische Schicht 205, und die zweite Gateelektrode 206 gebildet wird, wird aus der ferroelektrischen Gleichung berechnet: VFE = (2αQ + 4βQ3) ∗ TFE, wobei α und β Anisotropiekonstanten sind, Q die Oberflächenladungsdichte ist, und TFE die Dicke der ferroelektrischen Schicht ist. Beim Aufbringen einer Spannung auf den ferroelektrischen MIM-Kondensator wird die interne Gate- (Schicht 204) Spannung aufgrund der induzierten negativen Spannung über dem ferroelektrischen MIM-Kondensator verstärkt, was zu einem unter 60 mV/Dekade Unterschwellenwert-Schwankung für einen NC-FET führt. Die Transportphysik des intrinsischen MOSFET bleibt auch bei der Verbindung des ferroelektrischen MIM-Kondensators in Serie mit dem MOSFET unverändert. Die dominante Leistungssteigerung eines NC-FET liegt in der Reduzierung der Unterschwellenwert-Schwankung, was Vorteile nicht nur einer kleineren Spannung, sondern auch eines geringeren Aus-Zustands Leckstroms bereitstellt.
  • Wenn ein FET durch einen Gate-Last-Prozessfluss gebildet wird, kann sich die Gatedielektrikumsschicht verschlechtern, aufgrund nachfolgender Prozesse, einschließlich eines thermischen Hochtemperaturprozesses, der eine unkontrollierte Schwellenspannung, einen höheren Gate-Leckstrom und Probleme unzureichender Zuverlässigkeit verursacht. Im Gegensatz dazu ist es in einem Gate-Last-Prozessfluss aufgrund eines geringen thermischen Budgets möglich, eine einstellbare Schwellenspannung und eine bessere dielektrische Qualität des Gates zu erreichen.
  • Jedoch wird bei dem Gate-Last-Prozessfluss, wenn die Dimensionen von FETs, insbesondere Fin-Feld-FETs (FinFETs) weiter kleiner werden, nach einer Dummy-Gate-Entfernung ein Seitenverhältnis von Gateabstand und Rippenabständen höher, und dann wird eine konforme Abscheidung der ferroelektrischen Schicht und der externen Gateelektrode schwieriger.
  • Ferner weist ein Halbleiterbauelement mehrere Schwellenspannungs-Transistoren (Vth) auf, beispielsweise einen N-Kanal-Ultra-Niedrig-Schwellenspannungs- (N-uLVT) FET, einen n-Kanal-Standard-Schwellenspannungs- (N-SVT) FET, einen P-Kanal-Standard-Schwellenspannungs- (P-SVT) FET, und einen P-Kanal-Ultra-Niedrig-Schwellenspannungs- (P-uLVT) FET, die mit unterschiedlichen Austrittsarbeitsanpassungsmetall- (WFM) -Dicken hergestellt sind. Nach dem Abscheiden von WFM unterschiedlicher Dicken auf den Gateabständen werden unterschiedliche Seitenverhältnisse der Gateabstände erhalten, was die Bildung der nachfolgenden ferroelektrischen Schicht und der externen Gateelektrodenschicht erschwert.
  • Beispielsweise sind für einen P-uLVT-FET mit dem dünnsten WFM eine konforme ferroelektrische Schicht und die äußere Gateelektrodenschicht auf der Oberseite der Rippe gebildet. Für einen N-uLVT-FET, einen N-SVT-FET, und einen P-SVT-FET mit einem dickeren WFM kann die ferroelektrische Schicht den Gateabstand vollständig füllen, und die externe Gateschicht kann den Gateabstand nicht füllen. In solch einem Fall wird eine relativ dickere Dicke und eine kleinere Fläche der ferroelektrischen Schicht auf der Oberseite der Rippe gebildet. Jedoch kann in einigen Fällen die externe Gateelektrode nicht in dem Gateabstand gebildet sein, um eine MIM-Struktur zu bilden, da der Gateabstand mit der ferroelektrischen Schicht gefüllt ist.
  • Aus der Perspektive des Betriebs der Schaltung wird, wenn reguläre FinFETs und NC-FinFETs in einem Halbleiterbauelement (Chip) koexistieren, der Schaltungsentwurf mehr Flexibilität aufweisen. Beispielsweise kann bei der Power-Gating-Technik die Standby-Leistung des gesteuerten Logikblocks durch Anschluss in Serie mit großflächig schaltenden FinFETs reduziert werden. Im Allgemeinen können für den Schalttransistor, wenn mehrere Grenzspannungs-NC-FinFETs für FinFETs eingesetzt werden, der Flächenverbrauch und die Standby-Leistung der Schalttransistoren stark reduziert werden, während der Logikblock die gleiche Schaltungsfunktion mit FinFET-Strukturen beibehalten kann.
  • In den folgenden Ausführungsformen werden Verfahren und Strukturen zum Integrieren von FinFETs und NC-FinFETs in einem einzigen Chip beschrieben.
  • Die 2-19B zeigen beispielhafte Ansichten verschiedener Phasen der Herstellung von FinFETs und NC-FinFETs gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Es versteht sich, dass vor, während, und nach den in den 2-19B gezeigten Prozessen einige der unten beschriebenen Operationen ersetzt werden können, um zusätzliche Ausführungsformen des Verfahrens zu erhalten. Die Reihenfolge der Operationen/Prozesse kann vertauscht werden.
  • In der vorliegenden Offenbarung wird der Gate-Last-Prozess verwendet, und die Operationen, die in den 2-14 gezeigt werden, sind die gleichen für die regulären FinFETs und die NC-FinFETs.
  • Eine Maskenschicht 15 ist über einem Substrat 10 gebildet. Die Maskenschicht 15 wird beispielsweise durch ein thermisches Oxidationsverfahren und/oder ein chemisches Gasphasenabscheidungsverfahren (CVD) gebildet.
  • In einigen Ausführungsformen ist das Substrat 10 aus einem geeigneten elementaren Halbleiter hergestellt, wie beispielsweise Silizium, Diamant, oder Germanium; einem geeigneten Legierungs- oder Verbundhalbleiter, wie beispielsweise einem Gruppe-IV-Verbundhalbleiter (Silizium-Germanium (SiGe), Siliciumcarbid (SiC), Silizium-Germaniumcarbid (SiGeC), GeSn, SiSn, SiGeSn)), Gruppe-III-V-Verbundhalbleiter (z. B. Galliumarsenid (GaAs), Indiumgalliumarsenid (InGaAs), Indiumarsenid (InAs), Indiumphosphid (InP), Indiumantimonid (InSb), Galliumarsenphosphid (GaAsP) oder Galliumindiumphosphid (GaInP), oder dergleichen. Ferner kann das Substrat 200 eine Epitaxieschicht (Epi-Schicht) aufweisen, die zur Leistungsverbesserung gespannt sein kann und/oder eine Silizium-auf-Isolator- (SOI-) Struktur aufweisen kann. Wenn das Substrat 10 Si ist, ist das Si-Substrat beispielsweise ein Silizium- oder Germaniumsubstrat vom p-Typ mit einer Verunreinigungskonzentration im Bereich von etwa 1 × 1015cm-3 bis etwa 1 × 1016cm-3. In anderen Ausführungsformen ist das Substrat ein Silizium- oder Germaniumsubstrat vom n-Typ mit einer Verunreinigungskonzentration im Bereich von etwa 1 × 1015cm-3 bis etwa 1 × 1016cm-3.
  • Die Maskenschicht 15 weist in einigen Ausführungsformen beispielsweise eine Padoxid- (z.B. Siliziumoxid) -Schicht 15A und eine Siliziumnitridmaskenschicht 15B auf.
  • Die Padoxidschicht 15A kann unter Verwendung einer thermischen Oxidation oder eines CVD-Verfahrens gebildet werden. Die Siliziumnitridmaskenschicht 15B kann durch eine physikalische Dampfabscheidung (PVD), wie beispielsweise ein Sputterverfahren, eine CVD, eine plasmaverstärkte chemische Dampfabscheidung (PECVD), eine atmosphärische Druckchemische Dampfabscheidung (APCVD), eine Niederdruck-CVD (LPCVD), eine hochdichtes Plasma-CVD (HDPCVD), eine Atomschichtabscheidung (ALD) und/oder ein anderes Verfahren gebildet werden.
  • Die Dicke der Padoxidschicht 15A liegt in einem Bereich von etwa 2 nm bis etwa 15 nm, und die Dicke der Siliziumnitridmaskenschicht 15B liegt in einem Bereich von etwa 2 nm bis etwa 50 nm, in einigen Ausführungsformen. Ferner wird ein Maskenmuster über der Maskenschicht gebildet. Das Maskenmuster ist beispielsweise ein Resistmuster, das durch Lithographieoperationen gebildet wird.
  • Unter Verwendung des Maskenmusters als Ätzmaske wird ein Hartmaskenmuster 15 der Padoxidschicht und die Siliziumnitridmaskenschicht gebildet, wie in 2 gezeigt wird.
  • Dann wird, wie in 3 gezeigt wird, unter Verwendung des Hartmaskenmusters 15 als Ätzmaske das Substrat 10 durch Grabenätzen unter Verwendung eines Trockenätzverfahrens und/oder eines Nassätzverfahrens in Rippenstrukturen 20 strukturiert.
  • In 3 sind drei Rippenstrukturen 20 über dem Substrat 10 angeordnet. Die Anzahl der Rippenstrukturen ist jedoch nicht auf drei begrenzt. Die Zahlen können so klein wie eins oder größer als drei sein. Zusätzlich können eine oder mehrere Blindrippenstrukturen angrenzend an beide Seiten der Rippenstruktur 20 angeordnet sein, um die Mustertreue in Strukturierungsprozessen zu verbessern.
  • Die Rippenstruktur 20 kann aus demselben Material wie das Substrat 10 hergestellt sein und kann sich kontinuierlich von dem Substrat 10 weg erstrecken. Bei dieser Ausführungsform ist die Rippenstruktur aus Si hergestellt. Die Siliziumschicht der Rippenstruktur 20 kann intrinsisch, oder in geeigneter Weise mit einer Verunreinigung vom n-Typ oder einer Verunreinigung vom p-Typ dotiert sein.
  • Die Breite W1 der Rippenstruktur 20 liegt in einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 40 nm, und liegt in anderen Ausführungsformen in einem Bereich von etwa 7 nm bis etwa 12 nm. Der Abstand S1 zwischen zwei Rippenstrukturen liegt in einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 50 nm. Die Höhe (entlang der Z-Richtung) der Rippenstruktur 20 liegt in einigen Ausführungsformen in einem Bereich von etwa 100 nm bis etwa 300 nm, und liegt in anderen Ausführungsformen in einem Bereich von etwa 50 nm bis 100 nm.
  • Der untere Teil der Rippenstruktur 20 unter der Gatestruktur 40 (siehe 6A) kann als ein Wannenbereich bezeichnet werden, und der obere Teil der Rippenstruktur 20 kann als ein Kanalbereich bezeichnet werden. Unter der Gatestruktur 40 ist der Wannenbereich in die isolierende Isolationsschicht 30 eingebettet (siehe 6A), und der Kanalbereich ragt von der isolierende Isolationsschicht 30 aus vor. Ein unterer Teil des Kanalbereichs kann auch in der isolierende Isolationsschicht 30 bis zu einer Tiefe von etwa 1 nm bis etwa 5 nm eingebettet sein.
  • Die Höhe des Wannenbereichs liegt in einigen Ausführungsformen in einem Bereich von etwa 60 nm bis 100 nm, und die Höhe des Kanalbereichs liegt in einem Bereich von etwa 40 nm bis 60 nm, und liegt in anderen Ausführungsformen in einem Bereich von etwa 38 nm bis etwa 55 nm.
  • Nachdem die Rippenstrukturen 20 gebildet sind, wird das Substrat 10 weiter geätzt, um eine Mesaform 10M zu bilden, wie in 2 gezeigt wird. In anderen Ausführungsformen wird zuerst die Mesaform 10M gebildet, und dann werden die Rippenstrukturen 20 gebildet.
  • Nachdem die Rippenstrukturen 20 und die Mesaform 10M gebildet sind, wird die isolierende Isolationsschicht 30 in Zwischenräumen zwischen den Rippenstrukturen und/oder einem Abstand zwischen einer Rippenstruktur und einem anderen Element gebildet, das über dem Substrat 10 gebildet ist. Die isolierende Isolationsschicht 30 kann auch als „Flach-GrabenIsolation (STI)“ -Schicht bezeichnet werden. Das Isolationsschichtmaterial für die isolierende Isolationsschicht 30 kann eine oder mehrere Schichten von Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid (SiON), SiOCN, Fluor-dotiertem Silikatglas (FSG), oder einem dielektrischen Niedrig-k-Material aufweisen. Die isolierende Isolationsschicht wird durch LPCVD (Niederdruck-Gasphasenabscheidung), Plasma-CVD, oder fließfähige CVD gebildet. In der fließfähigen CVD können fließfähige dielektrische Materialien anstelle von Siliziumoxid abgeschieden werden. Fließfähige dielektrische Materialien können, wie der Name schon sagt, während der Abscheidung „fließen“, um Lücken oder Räume mit einem hohen Aspektverhältnis zu füllen. In der Regel werden verschiedene Chemikalien zu Silizium enthaltenden Präkursoren zugegeben, um zu ermöglichen, dass der abgeschiedene Film fließt. In einigen Ausführungsformen werden Stickstoffhydrid-Verbindungen zugegeben. Beispiele für fließfähige dielektrische Präkursoren, insbesondere fließfähige Siliziumoxid- Präkursoren, weisen ein Silikat, ein Siloxan, ein Methylsilsesquioxan (MSQ), ein Wasserstoffsilsesquioxan (HSQ), ein MSQ/HSQ, ein Perhydrosilazan (TCPS), ein Perhydropolysilazan (PSZ), ein Tetraethylorthosilikat (TEOS), oder ein Silylamin, wie beispielsweise Trisilylamin (TSA), auf. Diese fließfähigen Siliziumoxidmaterialien werden in einem Mehrfachoperationsprozess gebildet. Nachdem der fließfähige Film abgeschieden worden ist, wird er gehärtet und dann getempert, um unerwünschte Elemente zu entfernen, um Siliziumoxid zu bilden. Wenn das nicht gewünschte Element entfernt wird, schrumpft der fließfähige Film und verdichtet sich. In einigen Ausführungsformen werden mehrere Anlagerungsprozesse durchgeführt. Der fließfähige Film wird mehrmals gehärtet und getempert. Der fließfähige Film kann mit Bor und/oder Phosphor dotiert sein.
  • Die Isolationsschicht 30 wird zuerst in einer dicken Schicht gebildet, so dass die Rippenstrukturen in die dicke Schicht eingebettet sind und die dicke Schicht so vertieft ist, dass sie die oberen Abschnitte der Rippenstrukturen 20 freigelegt werden, wie in 5 gezeigt wird. Die Höhe H1 der Rippenstrukturen von der Oberseite der isolierende Isolationsschicht 30 liegt in einigen Ausführungsformen in einem Bereich von etwa 20 nm bis etwa 100 nm und liegt in anderen Ausführungsformen in einem Bereich von etwa 30 nm bis etwa 50 nm. Nach oder vor der Vertiefung der isolierenden Isolationsschicht 30 kann ein thermisches Verfahren, beispielsweise ein Temperungsprozess, durchgeführt werden, um die Qualität der isolierenden Isolationsschicht 30 zu verbessern. In bestimmten Ausführungsformen wird das thermische Verfahren unter Verwendung eines schnellen thermischen Temperns (RTA) durchgeführt, bei einer Temperatur im Bereich von etwa 900 °C bis etwa 1050 °C für etwa 1,5 Sekunden bis etwa 10 Sekunden in einer Inertgasumgebung, wie beispielsweise einer N2-, Ar- oder He-Umgebung.
  • Nachdem die Isolationsschicht 30 gebildet ist, wird eine Gatestruktur 40 über den Rippenstrukturen 20 gebildet, wie in den 6A-6C gezeigt wird. 6A ist eine beispielhafte perspektivische Ansicht, 6B ist eine beispielhafte Querschnittsansicht entlang der Linie a-a von 6A, und 6C ist eine beispielhafte Querschnittsansicht entlang der Linie b-b von 6A.
  • Wie in 6A gezeigt wird, verläuft die Gatestruktur 40 in der X-Richtung, während sich die Rippenstrukturen 20 in der Y-Richtung erstrecken.
  • Zur Herstellung der Gatestruktur 40 werden eine dielektrische Schicht und eine Polysiliziumschicht über der isolierende Isolationsschicht 30 und den freiliegenden Rippenstrukturen 20 gebildet, und dann werden Strukturierungsoperationen durchgeführt, um Gatestrukturen zu erhalten, einschließlich einer Gatestruktur 44 aus Polysilizium und einer dielektrischen Schicht 42. In einigen Ausführungsformen wird die Polysiliziumschicht unter Verwendung einer Hartmaske strukturiert, und die Hartmaske bleibt auf der Gatestruktur 44 als Kappenisolationsschicht 46. Die Hartmaske (Kappenisolationsschicht 46) weist eine oder mehrere Schichten von isolierendem Material auf. Die Kappenisolationsschicht 46 weist eine Siliziumnitridschicht auf, die in einigen Ausführungsformen über einer Siliziumoxidschicht gebildet ist. In anderen Ausführungsformen weist die Kappenisolationsschicht 46 eine Siliziumoxidschicht auf, die über einer Siliziumnitridschicht gebildet ist. Das Isolationsschichtmaterial für die Kappenisolationsschicht 46 kann durch CVD-, PVD-, ALD-, E-Strahl-Verdampfung oder ein anderes geeignetes Verfahren gebildet werden. In einigen Ausführungsformen kann die dielektrische Schicht 42 eine oder mehrere Schichten von Siliziumoxid, Siliziumnitrid, Siliciumoxynitrid oder Hoch-k-Dielektrika aufweisen. In einigen Ausführungsformen liegt eine Dicke der dielektrischen Schicht 42 in einem Bereich von etwa 2 nm bis etwa 20 nm, und in anderen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 10 nm. Die Höhe H2 der Gatestrukturen liegt in einigen Ausführungsformen in einem Bereich von etwa 50 nm bis etwa 400 nm, und liegt in anderen Ausführungsformen in einem Bereich von etwa 100 nm bis 200 nm.
  • In den vorliegenden Ausführungsformen wird eine Gate-Austauschtechnologie verwendet, und die Gatestruktur 44 und die dielektrische Schicht 42 sind eine Dummy-Gateelektrode bzw. eine Dummy-Gatedielektrikumsschicht, die anschließend entfernt werden. Somit ist die Gatestruktur 40 eine Dummy-Gatestruktur.
  • Ferner sind Gateseitenwand-Abstandshalter 48 auf beiden Seitenwänden der Gatestruktur gebildet. Die Seitenwand-Abstandshalter 48 weisen eine oder mehrere Schichten von isolierendem Material, wie beispielsweise SiO2, SiN, SiON, SiOCN oder SiCN, oder einem beliebigen anderen geeigneten dielektrischen Material, auf, die durch CVD-, PVD-, ALD-, E-Strahl-Verdampfung oder ein anderes geeignetes Verfahren gebildet werden. Als Seitenwand-Abstandshalter kann ein dielektrisches Material mit niedrigem k-Wert verwendet werden. Die Seitenwand-Abstandshalter 48 werden durch Bilden einer Deckschicht aus isolierendem Material und durch ein anisotropes Ätzen gebildet. In einer Ausführungsform bestehen die Seitenwand-Abstandsschichten aus einem Material auf Siliziumnitridbasis, wie beispielsweise SiN, SiON, SiOCN oder SiCN.
  • Dann wird, wie in 7 gezeigt wird, der obere Teil der Rippenstrukturen 20 durch ein Trockenätzen und/oder eine Nassätzoperation vertieft. In einigen Ausführungsformen ist der obere Abschnitt der Rippenstrukturen 20 bis zu dem Niveau, der gleich oder unterhalb der Isolationsschicht 30 der oberen Oberfläche ist, vertieft (geätzt).
  • Dann wird, wie in 8 gezeigt wird, eine epitaxiale Source/Drain-Struktur 60 über den vertieften Rippenstrukturen 20 gebildet. Die epitaxiale Source/Drain-Struktur 60 besteht aus einer oder mehreren Schichten von Halbleitermaterial mit einer unterschiedlichen Gitterkonstante als die Rippenstrukturen 20 (Kanalbereiche). Wenn die Rippenstrukturen aus Si bestehen, weist die epitaxiale Source/Drain-Struktur 60 SiP, SiC oder SiCP für einen n-Kanal-Fin-FET und SiGe oder Ge für einen p-Kanal-Fin-FET auf. Die epitaxiale Source/Drain-Struktur 60 ist epitaktisch über den oberen Abschnitten der vertieften Rippenstrukturen gebildet. Aufgrund der Kristallorientierung des in die Rippenstrukturen 20 gebildeten Substrats wächst die epitaxiale Source/Drainstruktur 60 seitlich und hat eine sechseckige Form. In anderen Ausführungsformen wird eine diamantartige Form erhalten.
  • Die Source/Drain-Epitaxieschicht 60 kann bei einer Temperatur von etwa 600 bis 800 °C unter einem Druck von etwa 80 bis 150 Torr gewachsen werden, unter Verwendung eines Si-haltigen Gases, wie beispielsweise SiH, Si2H6, oder SiCl2H2, eines Ge-haltigen Gases, wie beispielsweise GeH4, Ge2H6, oder GeCl2H2, eines C-haltigen Gases, wie beispielsweise CH4 oder C2H6, und/oder eines Dotiergases, wie beispielsweise PH3. Die Source/Drain-Struktur für einen n-Kanal-FET und die Source/Drain-Struktur für einen p-Kanal-FET können durch separate epitaxiale Prozesse gebildet werden.
  • In einigen Ausführungsformen sind die Source/Drain-Epitaxieschichten 60 separat an jeweiligen vertieften Rippenstrukturen 20 gebildet. In anderen Ausführungsformen werden die benachbarten epitaxialen Source/Drain-Strukturen, die über jeder der vertieften Rippenstrukturen 20 gebildet sind, zusammengeführt. In solch einem Fall kann ein Hohlraum oder ein Spalt (ein Luftspalt) zwischen der verschmolzenen epitaxialen Source/Drain-Struktur 60 der oberen Oberfläche der isolierenden Isolationsschicht 30 gebildet werden.
  • Anschließend wird eine Ätzstoppschicht (ESL) 62 über der Source/Drain-Epitaxieschicht 60 und der Dummy-Gatestruktur 40 gebildet. Ferner ist eine erste Zwischenschicht-Dielektrikumsschicht (ILD) 70 über der ESL 62 gebildet. In einigen Ausführungsformen ist eine zusätzliche dielektrische Schicht 72 über der ILD-Schicht gebildet. Ferner wird ein Planarisierungsvorgang, wie beispielsweise ein chemisch-mechanisches Polieren, durchgeführt, wodurch die Strukturen der 9A und 9B erhalten werden. 9A ist eine beispielhafte Querschnittsansicht entlang der X-Richtung, und 9B ist eine beispielhafte Querschnittsansicht entlang der Y-Richtung. Durch den Planarisierungsprozess wird die Oberseite der Dummy-Gateelektrode 44 freigelegt.
  • Die erste ILD-Schicht 70 kann eine einzelne Schicht oder mehrere Schichten aufweisen. In einigen Ausführungsformen weist die ILD-Schicht 70 SiO2, SiCN, SiOC, SiON, SiOCN, SiN oder ein Material mit niedrigem k-Wert auf, es kann jedoch auch ein anderer geeigneter dielektrischer Film verwendet werden. Die ILD-Schicht 70 kann durch CVD, PECVD, oder ALD, FCVD oder ein Spin-on-Glass-Verfahren gebildet werden. Die zusätzliche dielektrische Schicht 72 ist aus einem anderen Material als die ILD-Schicht 70 hergestellt und besteht aus einer oder mehreren Schichten von SiO2, SiCN, SiOC, SiON, SiOCN, SiN oder einem beliebigen anderen geeigneten dielektrischen Material. In bestimmten Ausführungsformen ist die zusätzliche dielektrische Schicht 72 aus SiN hergestellt.
  • Die 10-18B zeigen verschiedene Phasen der Herstellung eines regulären FinFETs und eines NC-FinFETs gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 10 zeigt eine beispielhafte perspektivische Ansicht, nachdem die Gateabstände 90 durch Entfernen der Dummy-Gateelektrode 44 und der Dummy-Gatedielektrikumsschicht 42 gebildet wurden. In 10 sind die Struktur für einen NC-FET und die Struktur für einen regulären FinFET benachbart zueinander angeordnet, wobei eine erste ILD-Schicht 70 dazwischen angeordnet ist. Natürlich müssen die Struktur für den NC-FET und die Struktur für den regulären FinFET nicht notwendigerweise nebeneinander angeordnet sein.
  • Nachdem die Dummy-Gateelektrode 44 und die Dummy-Gatedielektrikumsschicht 42 entfernt sind, werden die oberen Abschnitte 24 der Rippenstrukturen 20, die Kanäle werden, in den Gateabständen 90 freigelegt, während die unteren Abschnitte 22 der Rippenstrukturen 20 in die isolierende Isolationsschicht 30 eingebettet sind. In einigen Ausführungsformen ist eine erste Rippenauskleidungsschicht 26 an den unteren Abschnitten 22 der Rippenstrukturen 20 gebildet, und eine zweite Rippenauskleidungsschicht 28 ist auf der ersten Rippenauskleidungsschicht 26 gebildet. Die Auskleidungsschichten haben in einigen Ausführungsformen eine Dicke zwischen etwa 1 nm und etwa 20 nm. In einigen Ausführungsformen weist die erste Rippenauskleidungsschicht 26 Siliziumoxid auf und hat eine Dicke zwischen etwa 0,5 nm und etwa 5 nm, und die zweite Rippenauskleidungsschicht 28 weist Siliziumnitrid auf und hat eine Dicke zwischen etwa 0,5 nm und etwa 5 nm. Die Auskleidungsschichten können durch eines oder mehrere Verfahren abgeschieden werden, wie beispielsweise physikalische Dampfabscheidung (PVD), chemische Dampfabscheidung (CVD), oder Atomschichtabscheidung (ALD), obwohl ein beliebiges akzeptables Verfahren verwendet werden kann.
  • Nachdem die Dummy-Gateelektrode 44 und die Dummy-Gatedielektrikumsschicht 42 entfernt sind, wird eine Gatedielektrikumsschicht 100 konform über den oberen Abschnitten 24 (Kanälen) der Rippenstrukturen, den Seitenflächen der isolierenden Struktur einschließlich der ILD-Schicht 70, den Seitenwand-Abstandshaltern 48, und der dielektrischen Schicht 72 gebildet, wie in 11 gezeigt wird. 11 ist die Querschnittsansicht entsprechend der Linie Y1-Y1 von 10.
  • In einigen Ausführungsformen weist die Gatedielektrikumsschicht 100 eine oder mehrere dielektrische Hoch-k-Schichten (z. B. mit einer dielektrischen Konstante größer als 3,9) auf. Beispielsweise können die eine oder die mehreren Gatedielektrikumsschichten eine oder mehrere Schichten eines Metalloxids oder eines Silikats von Hf, Al, Zr, Kombinationen davon, und Mehrlagenschichten davon, aufweisen. Andere geeignete Materialien weisen La, Mg, Ba, Ti, Pb, Zr in Form von Metalloxiden, Metalllegierungsoxiden, und Kombinationen davon auf. Beispielhafte Materialien weisen MgOx, BaTixOy, BaSrxTiyOz, PbTixOy, PbZrxTiyOz, SiCN, SiON, SiN, Al2O3, La2O3, Ta2O3, Y2O3, HfO2, ZrO2, GeO2, ZrO2, HfZrO2, Ga2O3, Gd2O3, TaSiO2, TiO2, HfSiON, YGexOy, YSixOy, und LaAlO3, und dergleichen, auf. Die Formungsverfahren der Gatedielektrikumsschicht 100 weisen Molekularstrahlabscheidung (MBD), ALD, PVD, und dergleichen, auf. In einigen Ausführungsformen hat die Gatedielektrikumsschicht 100 eine Dicke von etwa 0,5 nm bis etwa 5 nm.
  • In einigen Ausführungsformen kann eine Grenzschicht (nicht gezeigt) über den Kanälen 24 vor dem Bilden der Gatedielektrikumsschicht 100 gebildet werden, und die Gatedielektrikumsschicht 100 wird über der Grenzflächenschicht gebildet. Die Grenzflächenschicht ist dabei behilflich, die nachfolgend gebildete dielektrische Hoch-k-Schicht aus dem darunterliegenden Halbleitermaterial zu puffern. In einigen Ausführungsformen ist die Grenzschicht ein chemisches Siliziumoxid, das durch chemische Reaktionen gebildet werden kann. Beispielsweise kann ein chemisches Siliziumoxid unter Verwendung von deionisiertem Wasser + Ozon (DIO3), NH4OH + H2O2; + H2O (APM), oder anderen Verfahren gebildet werden. Andere Ausführungsformen können ein anderes Material oder Verfahren für die Grenzflächenschicht verwenden. In einer Ausführungsform hat die Grenzflächenschicht eine Dicke von etwa 0,2 nm bis etwa 1 nm.
  • Anschließend wird eine Arbeitsfunktionseinstellmetall- (WFM-) Schicht 110 über der Gatedielektrikumsschicht 100 gebildet, wie in 12 gezeigt wird.
  • Die WFM-Schicht 110 besteht aus einer oder mehreren Schichten von leitfähigem Material, wie beispielsweise einer einzelnen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi, oder TiAlC, oder einer Mehrlagenschicht von zwei oder mehr dieser Materialien. Für den n-Kanal-FinFET wird eines oder mehreres von TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi, und TaSi als Arbeitsfunktionseinstellschicht, und für den p-Kanal-FinFET eines oder mehreres von TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC, und Co als Arbeitsfunktionseinstellschicht verwendet.
  • Die Dicke und das Material der WFM-Schicht 110 können ausgewählt werden für die Typen von FETs (p oder n) und Betriebsspannungen. Wenn die Dicke der WFM-Schicht 110 in Bezug auf das Seitenverhältnis des Gateabstands 90 klein ist, kann die WFM-Schicht 110 an der Unterseite und den Seiten des Gateabstands 90, auf dem die Gatedielektrikumsschicht 100 gebildet ist, konform gebildet sein, so dass der Gateabstand 90 nicht mit der WFM-Schicht 110 gefüllt ist, wie in 12 gezeigt wird. Wenn die Dicke der WFM-Schicht 110 in Bezug auf das Seitenverhältnis des Gateabstands 90 groß ist, füllt die WFM-Schicht 110 den Gateabstand 90, auf dem die Gatedielektrikumsschicht 100 gebildet ist.
  • Dann wird eine erste leitfähige Schicht 115 für eine erste Gateelektrode (internes Gate) für den NC-FET und eine Metallgateelektrode für den regulären FET über der WFM-Schicht 110 gebildet, wie in den 13A und 13B gezeigt wird. 13B ist die Querschnittsansicht entsprechend der Linie Y1 -Y1 von 13A. Die erste leitfähige Schicht 115 füllt den Gateabstand 90 und kann über der isolierenden Struktur gebildet werden.
  • Das leitfähige Material für die erste leitfähige Schicht 115 weist eines oder mehrere Materialien auf, die ausgewählt sind aus einer Gruppe aus W, Cu, Ti, Ag, Al, TiAl, TiAIN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt, Zr, TiN, WN, TaN, Ru, Legierungen, wie beispielsweise Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni, WNx, TiNx, MoNx, TaNx und TaSixNy. In einer Ausführungsform wird W als die erste leitfähige Schicht 115 verwendet. In einigen Ausführungsformen kann die erste leitfähige Schicht 115 unter Verwendung eines geeigneten Verfahrens, wie beispielsweise ALD, CVD, PVD, Plattieren, oder Kombinationen davon, gebildet werden.
  • Anschließend wird ein Planarisierungsprozess, wie beispielsweise ein CMP, durchgeführt, um überschüssige Materialien zu entfernen, wie in 14 gezeigt wird. Durch diesen Vorgang wird eine Metall-Gatestruktur für den regulären FET gebildet (mit Ausnahme einer Gatekappenisolationsschicht).
  • Dann werden die Strukturen für die regulären FETs durch eine Maskenschicht 95 bedeckt, wie in 15A gezeigt wird, und die erste leitfähige Schicht 115, die WFM-Schicht 110, und die Gatedielektrikumsschicht 100 für die NC-FETs werden unter Verwendung eines Ätzvorgangs vertieft, wodurch ein vertiefter Gateabstand 92 gebildet wird, wie in den 15A und 15B gezeigt wird. 15B ist die Querschnittsansicht entsprechend der Linie Y-Y1 von 15A. Die Maskenschicht 95 kann ein Photoresistmuster oder ein Hartmaskenmuster sein.
  • In einigen Ausführungsformen liegt die Höhe H11 der verbleibenden ersten leitfähigen Schicht 115 von dem Kanal 24 in einem Bereich von etwa 5 nm bis etwa 50 nm. In bestimmten Ausführungsformen wird die WFM-Schicht 110 aufgrund unterschiedlicher Ätzraten mehr als die erste leitfähige Schicht 115 geätzt, und die verbleibende erste leitfähige Schicht 115 steht von der WFM-Schicht 110 vor. In bestimmten Ausführungsformen wird die Gatedielektrikumsschicht 100 nicht geätzt. Nach dem Ausgleichsätzen wird die Maskenschicht 95 entfernt.
  • Dann werden die ferroelektrische Schicht 120, eine leitfähige Auskleidungsschicht 125, und eine zweite leitfähige Schicht 130 sequentiell in dem vertieften Gateabstand 92 gebildet, wie in den 16A und 16B gezeigt wird. 16B ist die Querschnittsansicht entsprechend der Linie Y-Y1 von 16A.
  • Die ferroelektrische Schicht 120 besteht aus einem oder mehreren Materialien, ausgewählt aus der Gruppe bestehend aus Pb3Ge5O11 (PGO), Bleizirkonattitanat (PZT), SrBi2Ta2O9 (SBT oder SBTO), SrB4O7 (SBO), SraBibTacNbdOx (SBTN), SrTiO3 (BNL), LaNiO3 (LNO), YMnO3, ZrO2, Zirkoniumsilikat, ZrAlSiO, HfO2, HfZrO2, Hafniumsilikat, HfAlO, LaAlO, Lanthanoxid, HfO2, dotiert mit Si (STO), BaTiO3 (BO) HfSiOx), und Ta2O5. In einigen Ausführungsformen wird PbZr0,5Ti0,5O3 oder Hf0,5Zr0,5O2 als ferroelektrische Schicht 120 verwendet.
  • Die Dicke der ferroelektrischen Schicht 120 liegt in einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 20 nm und kann durch ein geeignetes Verfahren, wie beispielsweise ALD oder CVD, gebildet werden. Wie in 16B gezeigt wird, ist die ferroelektrische Schicht 120 in einigen Ausführungsformen konform gebildet.
  • Die leitfähige Auskleidungsschicht 125 ist eine Klebeschicht für die zweite leitfähige Schicht und ist beispielsweise aus Ti, Ta, TiN und/oder TaN hergestellt. Die Dicke der leitfähigen Auskleidungsschicht 125 liegt in einigen Ausführungsformen in einem Bereich von etwa 0,5 nm bis etwa 10 nm und kann durch ein geeignetes Verfahren, wie beispielsweise ALD, CVD, PVD, Plattieren, oder Kombinationen davon, gebildet werden. Wie in 16B gezeigt wird, ist die leitfähige Auskleidungsschicht 125 in einigen Ausführungsformen konform gebildet.
  • Die zweite leitfähige Schicht 130 ist aus demselben oder einem ähnlichen Material wie die erste leitfähige Schicht 115 hergestellt und kann unter Verwendung eines geeigneten Verfahrens, wie beispielsweise ALD, CVD, PVD, Plattieren, oder Kombinationen davon, gebildet sein. In einer Ausführungsform wird W als die zweite leitfähige Schicht 130 verwendet.
  • Nach der zweiten leitfähigen Schicht 130 wird eine Temperungsoperation durchgeführt, wodurch die Phase der ferroelektrischen Schicht von einer polykristallinen Struktur zu einer kristallinen Struktur umgewandelt wird, beispielsweise eine orthorhombische Struktur, die eine Ferroelektrizität aufweist. Die Temperungsoperation weist in einigen Ausführungsformen ein schnelles thermisches Tempern (RTA) auf, das bei einer Temperatur von etwa 400 °C bis etwa 900 °C durchgeführt wird.
  • Anschließend wird ein Planarisierungsprozess, wie beispielsweise ein CMP, durchgeführt, um überschüssige Materialien zu entfernen, wie in den 17A und 17B gezeigt wird. 17B ist die Querschnittsansicht entsprechend der Linie Y-Y1 von 17A. Durch diese Operation werden obere Abschnitte der Seitenwandabstandshalter 48, die ESL-Schicht 62, und die dielektrische Schicht 72 freigelegt. Die ferroelektrische Schicht 120 und die leitende Auskleidungsschicht 125, die in dem regulären FET-Bereich gebildet sind, werden durch den Planarisierungsvorgang entfernt.
  • Dann wird ein Aussparungsätzvorgang durchgeführt, wodurch die Höhe der Gatestruktur für den NC-FinFET und die Höhe der Gatestruktur für den regulären FET verringert wird und ein zweiter vertiefter Gateabstand 94 gebildet wird, wie in den 18A und 18B gezeigt wird.
  • Ferner wird, wie in den 19A und 19B, die Vertiefungsätzoperation, gezeigt wird, eine Gateauskleidungsschicht 140 in dem zweiten vertieften Gateabstand 94 gebildet, um die Gateelektroden während nachfolgender Prozesse zu schützen. In einigen Ausführungsformen weist die Gateauskleidungsschicht 140 SiO2, SiCN, SiON, SiN, Al2O3, La2O3, SiN, eine Kombination davon, oder dergleichen, auf, es können aber auch andere geeignete dielektrische Filme verwendet werden. Die Gateauskleidungsschicht 140 kann unter Verwendung von beispielsweise CVD, PVD, Spin-on-Glass, oder dergleichen gebildet werden. Es können auch andere geeignete Verfahrensschritte verwendet werden. Ein Planarisierungsprozess, wie beispielsweise ein CMP, kann durchgeführt werden, um überschüssige Materialien zu entfernen. Während des Planarisierungsprozesses wird in einigen Ausführungsformen auch die dielektrische Schicht 72 entfernt, wie in den 19A und 19B gezeigt wird. Die Dicke der Gateauskleidungsschicht 140 nach dem Planarisierungsprozess liegt in einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 50 nm.
  • 20A zeigt eine beispielhafte Querschnittsansicht eines Halbleiterbauelements entlang der X-Richtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 20B zeigt eine beispielhafte Querschnittsansicht des NC-FinFET-Abschnitts entlang der Y-Richtung, und 20C zeigt eine beispielhafte Querschnittsansicht des regulären FinFET-Abschnitts entlang der Y-Richtung, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Wie in 20A gezeigt wird, weist der NC-FinFET-Abschnitt eine MIM-Struktur auf, die durch die zweite leitfähige Schicht 130, die leitfähige Auskleidungsschicht 125, die ferroelektrische Schicht 120, und die erste leitfähige Schicht 115 gebildet wird, zusammen mit einer MOS-Struktur, die durch die erste leitfähige Schicht 115, die WFM-Schicht 110, die Gatedielektrikumsschicht 100, und dem Kanal 24 gebildet wird, während der reguläre FinFET-Abschnitt nur die MOS-Struktur aufweist.
  • In dem NC-FinFET-Abschnitt ist die Oberseite der MIM-Struktur im Wesentlichen flach, wie in 20B gezeigt wird. Mit anderen Worten ist eine Unterseite der Gatekappenisolationsschicht 140 im Wesentlichen flach, was bedeutet, dass die Variation weniger als 1,0 nm beträgt.
  • Die Dicke H21 der WFM-Schicht 110 oberhalb des Kanals (oberer Teil der Rippenstruktur) 24 variiert in Abhängigkeit von den Typen des NC-FETs (Leitfähigkeitstyp und/oder Betriebsspannung) und liegt in einigen Ausführungsformen in einem Bereich von etwa 0,5 nm bis etwa 20 nm. Die Dicke H22 der ersten leitfähigen Schicht 115 oberhalb des Kanals 24 liegt in einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 50 nm. Die Dicke H23 der ferroelektrischen Schicht 120 oberhalb der ersten leitfähigen Schicht (internes Gate) 115 liegt in einigen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 20 nm. Die Dicke H24 der leitfähigen Auskleidungsschicht 125 oberhalb der ersten leitfähigen Schicht (internes Gate) 115 liegt in einigen Ausführungsformen in einem Bereich von etwa 0,5 nm bis etwa 10 nm. Die Dicke H25 der zweiten leitfähigen Schicht 130 oberhalb des Kanals 24 liegt in einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 50 nm. In bestimmten Ausführungsformen ist H22 gleich oder größer als H25, und in anderen Ausführungsformen ist H22 kleiner als H25.
  • In dem regulären FinFET-Abschnitt liegt die Höhe H25 des Metallgates (der ersten leitfähigen Schicht 115 und der WFM-Schicht 110) oberhalb des Kanals (oberer Teil der Rippenstruktur) 24 in einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 110 nm.
  • Wie in den 20B und 20C gezeigt wird, haben die Gatedielektrikumsschicht 100 und die WFM-Schicht 110 eine „U-Form“ im Y-Richtungsquerschnitt, mit einem dünnen Mittelabschnitt und dicken Seitenabschnitten, und wie in 20A gezeigt wird, haben die Gatedielektrikumsschicht 100 und die WFM-Schicht 110 eine „U-Form“ zwischen benachbarten Kanälen 24 und/oder zwischen dem Seitenwandabstandshalter 48 und dem Kanal 24 im X-Richtungsquerschnitt.
  • Ferner haben, wie in 20B gezeigt wird, die ferroelektrische Schicht 120, die leitfähige Auskleidungsschicht 125, und die zweite leitfähige Schicht 130 eine „U-Form“ im Y-Richtungsquerschnitt, haben, wie in 20A gezeigt wird, die ferroelektrische Schicht 120, die leitfähige Auskleidungsschicht 125, und die zweite leitfähige Schicht 130 eine „U-Form“ zwischen den Seitenwandabstandshaltern 48 in dem X-Richtungsquerschnitt, obwohl 20A nur einen Endabschnitt der U-Form zeigt.
  • Nach dem Bilden der Gateauskleidungsschicht 140, um in direktem Kontakt mit der zweiten leitfähigen Schicht 130 zu sein, für den NC-FET, und mit der ersten leitfähigen Schicht 115, für den regulären FET, werden weitere CMOS-Prozesse durchgeführt, um verschiedene Merkmale zu bilden, wie beispielsweise zusätzliche Zwischenschicht-Dielektrikumsschichten, Kontakte/Durchkontaktierungen, Zwischenschichten, und Passivierungsschichten, usw.
  • In der vorliegenden Offenbarung weist das Halbleiterbauelement, wie oben dargelegt, mehrere Schwellenspannungs- (Vth) -Transistoren auf, beispielsweise einen n-Kanal-Ultra-Niedrig-Schwellenspannungs-NET (N-uLVT) -FET, einen n-Kanal-Standard-Schwellenspannungs- (N-SVT) FET, eine p-Kanal-Standard-Schwellenspannung- (P-SVT) FET, und einen p-Kanal-Ultra-Niedrig-Schwellenspannungs- (P-uLVT) FET. Abhängig von den Dicken der WFM-Schicht haben die Gates dieser vier Typen von FETs in einigen Ausführungsformen unterschiedliche Strukturen.
  • Die 21A-25D zeigen beispielhafte Querschnittsansichten, die die verschiedenen Phasen der Herstellung von NC-FinFET-Abschnitten eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellen. In den 21A-25D zeigen die „A“ -Figuren beispielhafte Ansichten für einen N-uLVT-FET, die „B“-Figuren zeigen beispielhafte Ansichten für einen N-SVT-FET, die „C“ -Figuren zeigen beispielhafte Ansichten für einen P-SVT-FET, und die „D“-Figuren zeigen beispielhafte Ansichten für einen P-uLVT-FET. Material, Konfiguration, Abmessungen, und/oder Prozesse, die gleich oder ähnlich den vorstehend in Bezug auf die 1-20B beschriebenen Ausführungsformen sind, können in den folgenden Ausführungsformen verwendet werden, und eine ausführliche Erläuterung davon kann weggelassen werden.
  • Die 21A-21D zeigen beispielhafte Querschnittsansichten, nachdem die WFM-Schicht 110 und die erste leitfähige Schicht 115 in den Gateabständen 90 durch den Planarisierungsvorgang gebildet wurden. Beim Vergleich des N-uLVT-FET mit dem N-SVT-FET weist der N-uLVT-FET eine WFM-Schicht 110 auf, die dünner als der N-SVT-FET ist, wie in den 21A und 21B gezeigt wird. In einigen Ausführungsformen füllt die WFM-Schicht 100 für den N-SVT-FET den Gateabstand vollständig aus, und somit wird keine zweite leitfähige Schicht im Gateabstand gebildet. Beim Vergleich des P-SVT-FET mit dem P-ULVT-FET weist der P-SVT-FET eine WFM-Schicht 110 auf, die dicker als der P-uLVT-FET ist, wie in den 21C und 21D gezeigt wird. In einigen Ausführungsformen füllt die WFM-Schicht 100 für den P-uLVT-FET vollständig den Gateabstand, und somit wird keine erste leitfähige Schicht (beispielsweise W) im Gateabstand gebildet.
  • Im Vergleich des N-uLVT-FETs und des P-uLVT-FETs weist der N-uLVT-FET eine WFM-Schicht 110 auf, die dünner als der P-uLVT-FET ist, wie in den 21A und 21D gezeigt wird. In einigen Ausführungsformen ist das Volumen der ersten leitfähigen Schicht 115 für den N-uLVT-FET kleiner als das Volumen der ersten leitfähigen Schicht 115 für den P-uLVT-FET. Beispielsweise beträgt in einigen Ausführungsformen der Bereich für die erste leitfähige Schicht 115 für den N-uLVT-FET in den Querschnitten entlang der Y-Richtung etwa 70% oder weniger der Fläche der ersten leitfähigen Schicht 115 für den P-uLVT-FET. In anderen Ausführungsformen beträgt der Bereich für die erste leitfähige Schicht 115 für den N-uLVT-FET etwa 1% bis etwa 50% der Fläche der ersten leitfähigen Schicht 115 für den P-uLVT-FET.
  • Nachdem die WFM-Schicht 110 und die erste leitfähige Schicht 115 in den Gateabständen 90 gebildet sind, wie in den 22A-22D gezeigt wird, sind die WFM-Schicht 110 und/oder die erste leitfähige Schicht 115 vertieft, wodurch ein vertiefter Gateabstand 92 gebildet wird, durch Operationen ähnlich zu den 15A und 15B.
  • Die 23A-24D zeigen beispielhafte Ansichten, nachdem die ferroelektrische Schicht 120 und die leitfähige Auskleidungsschicht 125 über der vertieften WFM-Schicht 110 und/oder der ersten leitfähigen Schicht 115 gebildet sind. Die 23A-23D zeigen beispielhafte perspektivische Ansichten, die 24A-24D eine beispielhafte Querschnittsansicht entlang der X-Richtung, und die 25A-25D zeigen eine beispielhafte Querschnittsansicht entlang der Y-Richtung.
  • Für den N-SVT-FET und den P-SVT-FET wird die ferroelektrische Schicht 120 über der WFM-Schicht 110 gebildet, wobei keine erste leitfähige Schicht dazwischen angeordnet ist. Ferner ist die leitfähige Auskleidungsschicht 125 in der ferroelektrischen Schicht 120 gebildet. Für den N-uLVT-FET und den P-uLVT-FET wird die ferroelektrische Schicht 120 über der WFM-Schicht 110 und der ersten leitfähigen Schicht 115 gebildet. Die Menge der ersten leitfähige Schicht 115 für den N-uLVT-FET ist kleiner als die Menge der ersten leitfähigen Schicht 115 für den P-uLVT-FET.
  • Für alle vier FETs kann, da die WFM-Schicht 110 und/oder die erste leitfähige Schicht 115 vertieft sind, um den vertieften Gateabstand zu bilden, wobei die Breite entlang der Y-Richtung durch die Seitenwand-Abstandshalter 48 definiert ist, die ferroelektrische Schicht 120 in dem vertieften Gateabstand 92 konform gebildet sein, ohne den vertieften Gateabstand 92 vollständig zu füllen. Demgemäß ist die Dicke der ferroelektrischen Schicht 120 in der Mitte der WFM-Schicht 110 und/oder der ersten leitfähigen Schicht 115 für alle vier FETs im Wesentlichen gleich.
  • Wie in den 24A und 24D gezeigt wird, kann die WFM-Schicht 110 über den Kanälen 24 (oberer Abschnitt der Rippenstruktur) konform gebildet sein und einen U-förmigen Querschnitt bilden, während in den 24B und 24C die WFM-Schicht 110 Zwischenräume zwischen den Kanälen 24 vollständig füllt.
  • Ferner werden, wie in den 26A-26D gezeigt wird, die Operationen gleich oder ähnlich zu denjenigen, die mit den 16A-19B erklärt wurden, durchgeführt, wodurch Gatestrukturen für NC-FETs mit mehreren Schwellenspannungen gebildet werden. Wie oben dargelegt, ist die durch die ferroelektrische Schicht 120, die leitfähige Auskleidungsschicht 125, und die zweite leitfähige Schicht 130 gebildete Struktur für den N-uLVT-FET, den N-SLV-FET, den P-SLV-FET, und den P- ULVT FET im Wesentlichen gleich. Insbesondere haben, wie in den 26A-26D gezeigt wird, die ferroelektrische Schicht 120, die leitfähige Auskleidungsschicht 125, und die zweite leitfähige Schicht 130 eine „U-Form“ im Y-Richtungsquerschnitt, und die ferroelektrische Schicht 120, die leitfähige Auskleidungsschicht 125, und die zweite leitfähige Schicht 130 haben eine „U-Form“ zwischen den Seitenwand-Abstandshaltern 48, auch im X-Richtungsquerschnitt. Ferner ist die Oberseite der MIM-Struktur im Wesentlichen flach, wie in den 26A-26D gezeigt wird.
  • 27A ist eine beispielhafte Querschnittsansicht entsprechend 26A, und 27B ist eine beispielhafte Querschnittsansicht entsprechend den 26B und 26C. 20B entspricht 26.
  • In 27A ist die Dicke H31 der WFM-Schicht 110 oberhalb des Kanals 24 zwischen der Gatedielektrikumsschicht und der Unterseite der ersten leitfähigen Schicht 115 in einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 20 nm. Die Dicke H32 der ersten leitfähigen Schicht 115 liegt in einigen Ausführungsformen in einem Bereich von etwa 0,5 nm bis etwa 5 nm. In 27B ist die Dicke H33 der WFM-Schicht 110 oberhalb des Kanals 24 in einem Bereich von etwa 5 nm bis etwa 50 nm, in einigen Ausführungsformen. Verschiedene FETs mit unterschiedlichen Schwellenspannungen haben unterschiedliche WFM-Schichtdicken, und somit variiert die Menge (Volumen) der ersten leitfähigen Schicht 115 (z. B. W, Co, Ni und/oder Cu), einschließlich Null.
  • In den vorstehenden Ausführungsformen werden FinFETs verwendet. Jedoch können die vorgenannten Technologien auf einen planaren FET oder beliebige andere geeignete Transistoren angewendet werden, die durch die Gate-Ersatztechnologie gebildet werden.
  • Es versteht sich, dass nicht notwendigerweise alle Vorteile hierin diskutiert worden sind, kein bestimmter Vorteil für alle Ausführungsformen oder Beispiele erforderlich ist, und andere Ausführungsformen oder Beispiele verschiedene Vorteile bieten können.
  • Beispielsweise wird in der vorliegenden Offenbarung ein NC-FET unter Verwendung einer Gateaustauschtechnologie gebildet. Nachdem die Materialien/Schichten für die untere MOS-Struktur im Gateabstand gebildet sind, werden die Materialien/Schichten für die untere MOS-Struktur vertieft, um einen Abstand für die obere MIM-Struktur zu schaffen. Dementsprechend kann die ferroelektrische Materialschicht in dem Abstand konform gebildet werden, ungeachtet der unteren MOS-Strukturen für FETs mit verschiedenen Schwellenspannungen. Weiterhin kann der NC-FET mit einem regulären FET mit einer zusätzlichen Photolithographieoperation gebildet werden, so dass eine Erhöhung der Kosten minimiert werden kann.
  • Gemäß einem Aspekt der vorliegenden Offenbarung weist ein Halbleiterbauelement einen ersten Kanalbereich, der über einem Substrat angeordnet ist, und eine erste Gatestruktur, die über dem ersten Kanalbereich angeordnet ist, auf. Die erste Gatestruktur weist eine Gatedielektrikumsschicht, die über dem Kanalbereich angeordnet ist, eine untere leitfähige Gateschicht, die über der Gatedielektrikumsschicht angeordnet ist, eine ferroelektrische Materialschicht, die über der unteren leitfähigen Gateschicht angeordnet ist, und eine obere leitfähige Gateschicht, die über der ferroelektrischen Materialschicht angeordnet ist, auf. Die ferroelektrische Materialschicht ist in direktem Kontakt mit der Gatedielektrikumsschicht und der unteren leitenden Gateschicht und hat einen U-förmigen Querschnitt.
  • Gemäß einem weiteren Aspekt der vorliegenden Offenbarung weist ein Halbleiterbauelement einen ersten Feldeffekttransistor (FET) und einen zweiten FET auf. Eine Gatestruktur des ersten FET weist eine erste Gatedielektrikumsschicht, die aus einem dielektrischen Material hergestellt ist, eine erste leitfähige Schicht, die aus einem ersten leitfähigen Material hergestellt ist, eine zweite leitfähige Schicht, die aus einem zweiten leitfähigen Material hergestellt ist, und eine erste Gatekappenisolationsschicht, die auf der zweiten leitfähigen Schicht angeordnet ist, auf. Eine Gatestruktur des zweiten FETs weist eine zweite Gatedielektrikumsschicht, die aus dem dielektrischen Material hergestellt ist, eine dritte leitfähige Schicht, die aus dem ersten leitfähigen Material hergestellt ist, eine ferroelektrische Materialschicht, die über der zweiten Gatedielektrikumsschicht und der dritten leitfähigen Schicht angeordnet ist, eine vierte leitfähige Schicht, die über der ferroelektrischen Materialschicht angeordnet ist, und eine zweite Gatekappenisolationsschicht, die auf der vierten leitfähigen Schicht angeordnet ist, auf.
  • Gemäß einem weiteren Aspekt der vorliegenden Offenbarung wird bei einem Verfahren zur Herstellung eines Halbleiterbauelements eine Fin-Feldeffekttransistor- (FinFET) Struktur gebildet. Die FinFET-Struktur weist eine Rippenstruktur auf, die einen Kanalbereich und eine über den Kanalbereich angeordnete Dummy-Gatestruktur aufweist. Die Dummy-Gatestruktur wird entfernt, wodurch ein Gateabstand gebildet wird. Eine Gatedielektrikumsschicht wird im Gateabstand über dem Kanalbereich gebildet. Eine untere Gateelektrodenschicht wird über der Gatedielektrikumsschicht gebildet. Die Gatedielektrikumsschicht und die untere Gateelektrodenschicht werden vertieft, wodurch ein vertiefter Gateabstand gebildet wird. Eine ferroelektrische Materialschicht wird auf der vertieften Gatedielektrikumsschicht und der unteren Gateelektrodenschicht in dem vertieften Gateabstand gebildet. Eine obere Gateelektrodenschicht wird auf der ferroelektrischen Materialschicht gebildet.
  • Die vorstehenden Darstellungen zeigen mehrere Ausführungsformen oder Beispiele, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass sie die vorliegende Offenbarung ohne weiteres als Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen zum Ausführen der gleichen Zwecke und/oder zum Erzielen der gleichen Vorteile der hierin eingeführten Ausführungsformen oder Beispiele verwenden können. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass verschiedene Änderungen, Ersetzungen, und Änderungen hiervon vorgenommen werden können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62427638 [0001]

Claims (20)

  1. Halbleiterbauelement, aufweisend: einen ersten Kanalbereich, der über einem Substrat angeordnet ist; und eine erste Gatestruktur, die über dem ersten Kanalbereich angeordnet ist, wobei: die erste Gatestruktur aufweist: eine Gatedielektrikumsschicht, die über dem Kanalbereich angeordnet ist; eine untere leitfähige Gateschicht, die über der Gatedielektrikumsschicht angeordnet ist; eine ferroelektrische Materialschicht, die über der unteren leitfähigen Gateschicht angeordnet ist; und eine obere leitfähige Gateschicht, die über der ferroelektrischen Materialschicht angeordnet ist, und die ferroelektrische Materialschicht in direktem Kontakt mit der Gatedielektrikumsschicht und der unteren leitfähigen Gateschicht ist und einen U-förmigen Querschnitt hat.
  2. Halbleiterbauelement nach Anspruch 1, wobei: die untere leitfähige Gateschicht aufweist: eine Arbeitsfunktionseinstellmaterial (WFM) -Schicht, die auf der Gatedielektrikumsschicht angeordnet ist; und eine erste leitfähige Schicht, die über der WFM-Schicht angeordnet ist, und die WFM-Schicht einen U-förmigen Querschnitt hat.
  3. Halbleiterbauelement nach Anspruch 2, wobei die erste leitfähige Schicht keinen U-förmigen Querschnitt hat.
  4. Halbleiterbauelement nach Anspruch 2 oder 3, wobei: eine WFM-Schicht eine oder mehrere Schichten von Ti, TiN, TiAl, TiAlC, TaN, TaAlC, Al, TiC, Co, HfTi, TiSi, und TaSi aufweist, und die erste leitfähige Schicht eine oder mehrere Schichten von W, Co, Ni und Cu ist.
  5. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei: die untere leitfähige Gateschicht eine auf der Gatedielektrikumsschicht angeordnete Arbeitsfunktionseinstellmaterial (WFM) -Schicht aufweist, und die untere leitfähige Schicht keines von W, Co, Ni, oder Cu aufweist.
  6. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei: die obere leitfähige Gateschicht aufweist: eine leitfähige Auskleidungsschicht, die auf der ferroelektrischen Schicht angeordnet ist; und eine zweite leitfähige Schicht, die über der leitfähigen Auskleidungsschicht angeordnet ist, und die leitfähige Auskleidungsschicht einen U-förmigen Querschnitt hat.
  7. Halbleiterbauelement nach Anspruch 6, wobei die zweite leitfähige Schicht keinen U-förmigen Querschnitt hat.
  8. Halbleiterbauelement nach Anspruch 6 oder 7, wobei: die leitfähige Auskleidungsschicht eine oder mehrere Schichten von Ti, TiN, Ta, und TaN aufweist, und die zweite leitfähige Schicht eine oder mehrere Schichten von W, Co, Ni und Cu aufweist.
  9. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die ferroelektrische Materialschicht eine oder mehrere Schichten von Pb3Ge5O11 (PGO), Bleizirkonattitanat (PZT), SrBi2Ta2O9 (SBT oder SBTO), SrB4O7 (SBO), SraBibTacNbdOx (SBTN), SrTiO3 (STO), BaTiO3 (BTO), (BNL), LaNiO3 (LNO), YMnO3, ZrO2, Zirkonsilikat, ZrAlSiO, HfO2, HfZrO2, Hafniumsilikat, HfAlO, LaAlO, Lanthanoxid, HfO2, dotiert mit Si (HfSiOx), und Ta2O5 aufweist.
  10. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei: die erste Gatestruktur ferner eine Gatekappenisolationsschicht aufweist, die über der oberen leitfähigen Gateschicht angeordnet ist, und eine Unterseite der Gatekappenisolationsschicht im Wesentlichen flach ist.
  11. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei der erste Kanalbereich ein oberer Abschnitt einer ersten Rippenstruktur ist, die sich in einer ersten Richtung erstreckt.
  12. Haltleiterbauelement, aufweisend: einen ersten Feldeffekttransistor (FET); und einen zweiten FET, wobei: eine Gatestruktur des ersten FET aufweist: eine erste Gatedielektrikumsschicht, die aus einem dielektrischen Material hergestellt ist; eine erste leitfähige Schicht, die aus einem ersten leitfähigen Material hergestellt ist; eine zweite leitfähige Schicht, die aus einem zweiten leitfähigen Material hergestellt ist; und eine erste Gatekappenisolationsschicht, die auf der zweiten leitfähigen Schicht angeordnet ist, eine Gatestruktur des zweiten FET aufweist: eine zweite Gatedielektrikumsschicht, die aus dem dielektrischen Material hergestellt ist; eine dritte leitfähige Schicht, die aus dem ersten leitfähigen Material hergestellt ist; eine ferroelektrische Materialschicht, die über der zweiten Gatedielektrikumsschicht und der dritten leitfähigen Schicht angeordnet ist; eine vierte leitfähige Schicht, die über der ferroelektrischen Materialschicht angeordnet ist; und eine zweite Gatekappenisolationsschicht, die auf der vierten leitfähigen Schicht angeordnet ist.
  13. Halbleiterbauelement nach Anspruch 12, wobei die ferroelektrische Materialschicht in direktem Kontakt mit der zweiten Gatedielektrikumsschicht und der dritten leitfähigen Schicht ist und einen U-förmigen Querschnitt hat.
  14. Halbleiterbauelement nach Anspruch 12 oder 13, wobei: die Gatestruktur des zweiten FET ferner eine fünfte leitfähige Schicht aufweist, die über der dritten leitfähigen Schicht und der ferroelektrischen Schicht angeordnet ist, und die erste leitfähige Schicht und die dritte leitfähige Schicht jeweils einen U-förmigen Querschnitt haben.
  15. Halbleiterbauelement nach einem der vorhergehenden Ansprüche 12 bis 14, wobei: die erste leitfähige Schicht einen U-förmigen Querschnitt hat, und die dritte leitfähige Schicht keinen U-förmigen Querschnitt hat und eine gesamte Oberseite der dritten leitfähigen Schicht in Kontakt mit der ferroelektrischen Schicht ist.
  16. Halbleiterbauelement nach einem der vorhergehenden Ansprüche 12 bis 15, wobei: die vierte leitfähige Schicht aufweist: eine leitfähige Auskleidungsschicht, die auf der ferroelektrischen Schicht angeordnet ist; und eine obere leitfähige Schicht, die über der leitfähigen Auskleidungsschicht angeordnet ist, und die leitfähige Auskleidungsschicht einen U-förmigen Querschnitt hat.
  17. Halbleiterbauelement nach Anspruch 16, wobei die obere leitfähige Schicht keinen U-förmigen Querschnitt hat.
  18. Halbleiterbauelement nach einem der vorhergehenden Ansprüche 12 bis 17, wobei eine Unterseite der zweiten Gatekappenisolationsschicht im Wesentlichen flach ist.
  19. Verfahren zur Herstellung eines Halbleiterbauelements, aufweisend: Bilden einer Fin-Feldeffekttransistor- (FinFET) -Struktur mit einer Rippenstruktur, die einen Kanalbereich und eine über den Kanalbereich angeordnete Dummy-Gatestruktur aufweist; Entfernen der Dummy-Gatestruktur, wodurch ein Gateabstand gebildet wird; Bilden einer Gatedielektrikumsschicht in dem Gateabstand über dem Kanalbereich; Bilden einer unteren Gateelektrodenschicht über der Gatedielektrikumsschicht; Vertiefen der Gatedielektrikumsschicht und der unteren Gateelektrodenschicht, wodurch ein vertiefter Gateabstand gebildet wird; Bilden einer ferroelektrischen Materialschicht auf der vertieften Gatedielektrikumsschicht und der unteren Gateelektrodenschicht in dem vertieften Gateabstand; und Bilden einer oberen Gateelektrodenschicht auf der ferroelektrischen Materialschicht.
  20. Verfahren nach Anspruch 19, wobei das Bilden der unteren Gateelektrodenschicht aufweist: Bilden einer ersten leitfähigen Schicht über der Gatedielektrikumsschicht; und Bilden einer zweiten leitfähigen Schicht, die über der ersten leitfähigen Schicht angeordnet ist.
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