DE102018108152A1 - Halbleiterbauelement und herstellungsverfahren davon - Google Patents

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Wilman Tsai
Ling-Yen Yeh
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

In einem Verfahren zur Herstellung einer Struktur mit negativer Kapazität wird eine ferroelektrische Dielektrikumsschicht über einer ersten leitfähigen Schicht ausgebildet, die über einem Substrat angeordnet ist, und eine zweite leitfähige Schicht wird über der ferroelektrischen Dielektrikumsschicht ausgebildet. Die ferroelektrische Dielektrikumsschicht beinhaltet eine amorphe Schicht und Kristalle.

Description

  • Diese Anmeldung nimmt eine Priorität der vorläufigen US-Patentanmeldung Nr. 62/552,900 , am 31. August 2017 eingereicht, in Anspruch, deren gesamter Inhalt hierin durch Bezugnahme aufgenommen ist.
  • TECHNISCHES GEBIET
  • Die Offenbarung betrifft integrierte Halbleiterschaltungen und ganz besonders Halbleiterbauelemente, die Feldeffekttransistoren mit negativer Kapazität (NCFET) beinhalten.
  • HINTERGRUND
  • Der Subthreshold-Swing ist ein Merkmal der Strom-Spannungskennlinie eines Transistors. Im Subthreshold-Bereich ist das Drainstromverhalten dem exponentiell zunehmenden Strom einer in Durchlassrichtung vorgespannten Diode ähnlich. Eine grafische Darstellung eines logarithmischen Drainstroms im Vergleich zur Gatespannung mit festgelegten Drain-, Source- und Bulkspannungen wird ein ungefähr logarithmisches lineares Verhalten in diesem Metall-Oxid-Halbleiter-FET-Betriebsbereich (MOS-FET-Betriebsbereich) zeigen. Um die Subthreshold-Eigenschaften zu verbessern, wurde ein Feldeffekttransistor mit negativer Kapazität (NCFET) unter Verwendung eines ferroelektrischen Materials vorgeschlagen.
  • Figurenliste
  • Gesichtspunkte der vorliegenden Offenbarung werden anhand der folgenden ausführlichen Beschreibung bei Lesen mit den begleitenden Figuren am besten verstanden werden. Es wird angemerkt, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht maßstabgetreu gezeichnet sind. In der Tat können die Abmessungen der verschiedenen Merkmale der Klarheit der Erörterung halber beliebig vergrößert oder verkleinert sein.
    • Die 1A und 1B zeigen Schnittansichten von NCFET vom Metall-Isolator-Halbleiter-FET-Typ (MIS-FET-Typ) und 1C zeigt eine Schnittansicht eines NCFET vom Metall-Isolator-Metall-Isolator-Halbleiter-FET-Typ (MIMIS-FET-Typ).
    • Die 2A, 2B und 2C zeigen verschiedene Strukturen einer ferroelektrischen Schicht gemäß Ausführungsformen der vorliegenden Offenbarung.
    • Die 3A, 3B, 3C und 3D zeigen verschiedene Stufen von Herstellungsarbeitsschritten für eine Struktur mit negativer Kapazität gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • Die 4A, 4B, 4C und 4D zeigen verschiedene Stufen von Herstellungsarbeitsschritten für eine Struktur mit negativer Kapazität gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • Die 5A und 5B zeigen verschiedene Stufen von Herstellungsarbeitsschritten für eine Struktur mit negativer Kapazität gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • Die 5C und 5D zeigen verschiedene Stufen von Herstellungsarbeitsschritten für eine Struktur mit negativer Kapazität gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • Die 6A, 6B, 6C und 6D zeigen verschiedene Stufen von Herstellungsarbeitsschritten für eine Struktur mit negativer Kapazität gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • Die 7A, 7B, 7C und 7D zeigen verschiedene Stufen von Herstellungsarbeitsschritten für eine Struktur mit negativer Kapazität gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • Die 8A und 8B zeigen verschiedene Stufen von Herstellungsarbeitsschritten für eine Struktur mit negativer Kapazität gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • Die 8C und 8D zeigen verschiedene Stufen von Herstellungsarbeitsschritten für eine Struktur mit negativer Kapazität gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 9 zeigt eine schematische Ansicht einer Filmbildungsvorrichtung nach einer Ausführungsform der vorliegenden Offenbarung.
    • Die 10A und 10B zeigen eine von verschiedenen Stufen von Herstellungsarbeitsschritten für einen NCFET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • Die 11A und 11B zeigen eine von verschiedenen Stufen von Herstellungsarbeitsschritten für einen NCFET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • Die 12A und 12B zeigen eine von verschiedenen Stufen von Herstellungsarbeitsschritten für einen NCFET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • Die 13A und 13B zeigen eine von verschiedenen Stufen von Herstellungsarbeitsschritten für einen NCFET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • Die 14A, 14B und 14C zeigen eine von verschiedenen Stufen von Herstellungsarbeitsschritten für einen NCFET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • Die 15A, 15B und 15C zeigen eine von verschiedenen Stufen von Herstellungsarbeitsschritten für einen NCFET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • Die 16A, 16B und 16C zeigen eine von verschiedenen Stufen von Herstellungsarbeitsschritten für einen NCFET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • Die 17A, 17B und 17C zeigen eine von verschiedenen Stufen von Herstellungsarbeitsschritten für einen NCFET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • Die 18A, 18B und 18C zeigen eine von verschiedenen Stufen von Herstellungsarbeitsschritten für einen NCFET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 19 zeigt eine von verschiedenen Stufen von Herstellungsarbeitsschritten für einen NCFET und einen FET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 20 zeigt eine von verschiedenen Stufen von Herstellungsarbeitsschritten für einen NCFET und einen FET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 21 zeigt eine von verschiedenen Stufen von Herstellungsarbeitsschritten für einen NCFET und einen FET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • Die 22A und 22B zeigen eine von verschiedenen Stufen von Herstellungsarbeitsschritten für einen NCFET und einen FET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 23 zeigt eine von verschiedenen Stufen von Herstellungsarbeitsschritten für einen NCFET und einen FET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • Die 24A und 24B zeigen eine von verschiedenen Stufen von Herstellungsarbeitsschritten für einen NCFET und einen FET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • Die 25A und 25B zeigen eine von verschiedenen Stufen von Herstellungsarbeitsschritten für einen NCFET und einen FET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • Die 26A und 26B zeigen eine von verschiedenen Stufen von Herstellungsarbeitsschritten für einen NCFET und einen FET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • Die 27A und 27B zeigen eine von verschiedenen Stufen von Herstellungsarbeitsschritten für einen NCFET und einen FET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • Die 28A und 28B zeigen eine von verschiedenen Stufen von Herstellungsarbeitsschritten für einen NCFET und einen FET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • Die 29, 29B und 29C zeigen eine von verschiedenen Stufen von Herstellungsarbeitsschritten für einen NCFET und einen FET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele unterschiedliche Ausführungsformen oder Beispiele zum Umsetzen unterschiedlicher Merkmale der Erfindung bereitstellt. Spezifische Ausführungsformen oder Beispiele von Komponenten und Anordnungen sind im Folgenden beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sollen nicht einschränkend sein. Abmessungen von Elementen sind beispielsweise nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, können jedoch von Prozessbedingungen und/oder gewünschten Eigenschaften des Bauelements abhängen. Darüber hinaus kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen beinhalten, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann auch Ausführungsformen beinhalten, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal eingefügt ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Verschiedene Merkmale sind der Einfachheit und Klarheit halber willkürlich in unterschiedlichen Maßstäben gezeichnet. In den begleitenden Zeichnungen können einige Schichten/Merkmale der Vereinfachung halber weggelassen sein.
  • Des Weiteren können räumliche Bezugsbegriffe, wie „unterhalb“, „unter“, „untere“, „oberhalb“, „obere“ und dergleichen, der Einfachheit der Beschreibung halber hierin verwendet werden, um eine Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie in den Figuren dargestellt. Die räumlichen Bezugsbegriffe sollen unterschiedliche Ausrichtungen des Bauelements im Gebrauch oder Betrieb neben der in den Figuren dargestellten Ausrichtung umspannen. Das Bauelement kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hierin verwendeten räumlichen Bezugsdeskriptoren können ebenso entsprechend gedeutet werden. Darüber hinaus kann der Begriff „hergestellt aus“ entweder „umfassend“ oder „bestehend aus“ bedeuten. Des Weiteren kann es in dem folgenden Fertigungsvorgang einen oder mehrere zusätzliche Arbeitsschritte in/zwischen den beschriebenen Arbeitsschritten geben und die Reihenfolge der Arbeitsschritte kann geändert sein.
  • Um den Subthreshold-Swing (S.-S.) eines Feldeffekttransistors (FET) zu senken, stellt eine Technologie mit negativer Kapazität (NC), wie integrierende ferroelektrische (FE) Materialien, eine durchführbare Lösung bereit, um VDD (Energieversorgung) erheblich zu verringern, und erzielt einen FET mit einem steilen S.-S. für einen Betrieb bei niedrigem Energieverbrauch.
  • In einem NCFET ist ein Kondensator (z. B. ein ferroelektrischer (FE) Kondensator) mit einer negativen Kapazität mit einem Gate eines MOSFET in Reihe geschaltet Der ferroelektrische negative Kondensator kann in einigen Ausführungsformen ein separater Kondensator sein, der mit dem Gate des MOSFET durch eine leitfähige Schicht (z. B. Draht/Kontakt) verbunden ist. In anderen Ausführungsformen ist eine der Elektroden des negativen Kondensators eine Gate-Elektrode des MOSFET.
  • In herkömmlichen Bauelementen sind Dielektrikumsmaterialien mit hohem k-Wert, wie HfO2, gewöhnlich eine amorphe Schicht. Undotiertes HfO2 ist jedoch amorph und paraelektrisch, was keinen negativen Kapazitätseffekt zeigt. In der vorliegenden Offenbarung werden eine ferroelektrische Schicht, die Körner einer stabilisierten kristallinen Phase beinhaltet, und ihre Produktionsverfahren bereitgestellt. Die korrekten Kombinationen von Beanspruchung (Belastung) und Zusammensetzung können eine stabilisierte ferroelektrische Phase (z. B. eine metastabile orthorhombische Phase von HfO2) aufrechterhalten. Die stabilisierte kristalline Phase beinhaltet beispielsweise Nanokristalle und/oder stängelförmige Kristalle.
  • Die 1A-1C zeigen Schnittansichten von verschiedenen NCFET. Die 1A und 1B zeigen Schnittansichten von NCFET vom Metall-Isolator-Halbleiter-FET-Typ (MIS-FET-Typ) und 1C zeigt eine Schnittansicht eines NCFET vom Metall-Isolator-Metall-Isolator-Halbleiter-FET-Typ (MIMIS-FET-Typ). Obwohl die 1A-1C NCFET mit einer planaren MOS-Transistorstruktur zeigen, können Fin-FET und/oder Gate-All-Around-FET eingesetzt werden.
  • Wie in 1A gezeigt, beinhaltet ein MIS-NCFET ein Substrat 100, einen Kanal 101 und eine Source und Drain 102. Die Source und Drain 102 ist angemessen mit Verunreinigungen dotiert. Des Weiteren sind die Source und Drain und der Kanal (aktive Regionen) von einer isolierenden Isolationsschicht (nicht gezeigt), wie einer Grabenisolation (STI), die beispielsweise aus Siliciumoxid hergestellt ist, umgeben.
  • Eine Grenzflächenschicht 103 wird in einigen Ausführungsformen über der Kanalschicht 101 ausgebildet. Die Grenzflächenschicht 103 wird in einigen Ausführungsformen aus Siliciumoxid mit einer Dicke in einem Bereich von etwa 0,5 nm bis etwa 1,5 nm hergestellt.
  • Eine ferroelektrische Dielektrikumsschicht 105 wird über der Grenzflächenschicht 103 angeordnet. Die ferroelektrische Dielektrikumsschicht 105 beinhaltet ein Gemisch von HfO2 und einem Oxid von einem oder mehreren Metallelementen, die aus der Gruppe bestehend aus Zr, Al, La, Y, Gd und Sr ausgewählt ist (hierin im Folgenden als HXO oder HfO2:XO2, wobei X Zr, Al, La, Y, Gd und/oder Sr ist, bezeichnet). In einigen Ausführungsformen beinhaltet die ferroelektrische Dielektrikumsschicht 105 HfO2, das mit Si und/oder Zr dotiert ist. In bestimmten Ausführungsformen beinhaltet die ferroelektrische Dielektrikumsschicht 105 Hf1-xZrxO2 (0 < x <1). In einigen Ausführungsformen beinhaltet die ferroelektrische Dielektrikumsschicht 105 eine amorphe Schicht und Kristalle. In anderen Ausführungsformen beinhaltet die ferroelektrische Dielektrikumsschicht 105 ein gestauchtes Hafniumoxid und ein Metallelement X, wobei es sich bei X um ein oder mehrere handelt, die aus der Gruppe bestehend aus Zr, Al, La, Y, Gd und Sr ausgewählt sind. Die Dicke der ferroelektrischen Dielektrikumsschicht 105 liegt in einigen Ausführungsformen in einem Bereich von etwa 1,0 nm bis etwa 10 nm.
  • Eine Gate-Elektrodenschicht 106 wird über der ferroelektrischen Dielektrikumsschicht 105 angeordnet. Die Gate-Elektrodenschicht 106 beinhaltet eine oder mehrere metallische Schichten. In einigen Ausführungsformen beinhaltet die Gate-Elektrodenschicht 106 eine erste leitfähige Schicht (eine Deckschicht), die auf der ferroelektrischen Dielektrikumsschicht 105 angeordnet ist, eine zweite Schicht (eine Grenzschicht), die auf der ersten leitfähigen Schicht angeordnet ist, eine dritte leitfähige Schicht (eine Arbeitsfunktionseinstellungsschicht), die auf der zweiten leitfähigen Schicht angeordnet ist, eine vierte leitfähige Schicht (eine Klebeschicht), die auf der dritten leitfähigen Schicht angeordnet ist, und/oder eine fünfte leitfähige Schicht (eine Haupt-Gate-Metallschicht), die auf der vierten leitfähigen Schicht angeordnet ist.
  • Die Deckschicht beinhaltet ein Material auf TiN-Basis, wie TiN und mit einem oder mehreren zusätzlichen Elementen dotiertes TiN. In einigen Ausführungsformen ist die TiN-Schicht mit Si dotiert. Die Grenzschicht beinhaltet in einigen Ausführungsformen TaN. In bestimmten Ausführungsformen wird die Deckschicht nicht genutzt.
  • Die Arbeitsfunktionseinstellungsschicht beinhaltet eine oder mehrere Schichten aus leitfähigem Material, wie eine einzige Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC, oder eine Mehrfachschicht aus zwei oder mehr dieser Materialien. Für den n-Kanal-Fin-FET werden eines oder mehrere von TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Arbeitsfunktionseinstellungsschicht verwendet und für den p-Kanal-Fin-FET werden eines oder mehrere von TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als die Arbeitsfunktionseinstellungsschicht verwendet.
  • Die Klebeschicht beinhaltet in einigen Ausführungsformen Ti, TiN und/oder TaN. Die Haupt-Gate-Metallschicht beinhaltet ein Metall, das aus einer Gruppe von W, Cu, Ti, Al und Co ausgewählt ist.
  • Des Weiteren werden Seitenwand-Abstandshalter 109 auf entgegengesetzten Seitenflächen der Gatestruktur ausgebildet, wie in 1A gezeigt. Die Seitenwand-Abstandshalter 109 beinhalten eine oder mehrere Schichten aus isolierendem Material, wie Siliciumoxid, Siliciumnitrid und Siliciumoxynitrid.
  • 1B zeigt eine Schnittansicht eines NCFET vom Metall-Isolator-Halbleiter-FET-Typ (MIS-FET-Typ) gemäß einer anderen Ausführungsform. In 1B weist die Grenzflächenschicht 103 eine flache Form auf und die ferroelektrische Dielektrikumsschicht 105 ist konform in dem Gate-Raum ausgebildet und weist eine Höhe auf, die im Wesentlichen gleich der Höhe der Gate-Elektrodenschicht 106 ist.
  • In 1C, ähnlich den 1A und/oder 1B, werden ein Kanal 101 und eine Source und Drain 102 auf einem Substrat 100 ausgebildet. Eine erste-Gate-Dielektrikumsschicht 113 wird über dem Kanal 101 angeordnet. Die erste Gate-Dielektrikumsschicht 113 beinhaltet in einigen Ausführungsformen eine oder mehrere Dielektrikumsschichten mit hohem k-Wert (z. B mit einer Dielektrizitätskonstante von mehr als 3,9). Die eine oder die mehreren Gate-Dielektrikumsschichten können beispielsweise eine oder mehrere Schichten aus einem Metalloxid oder einem Silikat von Hf, Al, Zr, Kombinationen davon und Mehrfachschichten davon beinhalten. Andere geeignete Materialien beinhalten La, Mg, Ba, Ti, Pb, Zr in der Form von Metalloxiden, Metalllegierungsoxiden und Kombinationen davon. Beispielhafte Materialien beinhalten MgOx, SiN (Si3N4), Al2O3, La2O3, Ta2O3, Y2O3, HfO2, ZrO2, GeO2, HfxZ1-xO2, Ga2O3, Gd2O3, TaSiO2, TiO2, HfSiON, YGexOy, YSixOy und LaAlO3 und dergleichen. In bestimmten Ausführungsformen werden HfO2, ZrO2 und/oder HfxZr1-xO2 verwendet. Die Bildungsverfahren für die erste Gate-Dielektrikumsschicht 113 beinhalten Molekularstrahlabscheidung (MBD), Atomlagenabscheidung (ALD), physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD) und dergleichen. In einigen Ausführungsformen weist die erste Gate-Dielektrikumsschicht 113 eine Dicke von etwa 1,0 nm bis etwa 10,0 nm auf.
  • In einigen Ausführungsformen kann eine Grenzflächenschicht (nicht gezeigt) über dem Kanal 101 ausgebildet werden, bevor die erste Gate-Dielektrikumsschicht 113 ausgebildet wird, und die erste Gate-Dielektrikumsschicht 113 wird über der Grenzflächenschicht ausgebildet.
  • Eine erste Gate-Elektrode 114 als eine interne Elektrode wird auf der ersten Gate-Dielektrikumsschicht 113 angeordnet. Bei der ersten Gate-Elektrode 114 kann es sich um ein oder mehrere Metalle handeln, wie W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt und Zr. In einigen Ausführungsformen beinhaltet die erste Gate-Elektrode 114 eines oder mehrere von TiN, WN, TaN und Ru. Metalllegierungen wie Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni und Ni-Ta können verwendet werden und/oder Metallnitride wie WNx, TiNx, MoNx, TaNx und TaSixNy können auch verwendet werden. In einigen Ausführungsformen kann mindestens eines von W, Ti, Ta, TaN und TiN als die erste Gate-Elektrode 114 verwendet werden. In einigen Ausführungsformen beinhaltet die erste Gate-Elektrode 114 eine Arbeitsfunktionseinstellungsschicht.
  • Eine ferroelektrische Dielektrikumsschicht 115 wird auf der ersten Gate-Elektrode 114 ausgebildet. Die ferroelektrische Dielektrikumsschicht 115 weist dieselbe oder eine ähnliche Zusammensetzung/dieselben oder ähnliche Strukturen wie die ferroelektrische Schicht 105 auf.
  • Des Weiteren wird eine zweite Gate-Elektrode 116 als ein externes Gate wird auf der ferroelektrischen Dielektrikumsschicht 115 angeordnet. Bei der zweiten Gate-Elektrode 116 kann es sich um ein Metall handeln, das aus einer Gruppe von W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt und Zr ausgewählt ist. Die zweite Gate-Elektrode 116 wird aus demselben Material wie oder aus einem anderen Material als die erste Gate-Elektrode 114 hergestellt. Des Weiteren werden Seitenwand-Abstandshalter 119 auf entgegengesetzten Seitenflächen der Gatestruktur ausgebildet, wie in 1C gezeigt. Die Seitenwand-Abstandshalter 119 beinhalten eine oder mehrere Schichten aus isolierendem Material, wie Siliciumoxid, Siliciumnitrid und Siliciumoxynitrid.
  • Wie in den 1A­1C gezeigt, weisen die ferroelektrischen Dielektrikumsschichten 105 und 115 und die erste Gate-Dielektrikumsschicht 113 im Querschnitt eine „U“-Form mit einem dünnen Mittelabschnitt und dicken Seitenabschnitten in der vertikalen Richtung auf.
  • Die ferroelektrischen Dielektrikumsschichten 105 und 115 können durch verschiedene Verfahren ausgebildet werden. In einigen Ausführungsformen können laminierte Schichten von amorphem HfO2/XO2 mittels ALD bei einer niedrigen Temperatur in einem Bereich von etwa 100 °C bis etwa 300 °C abgeschieden werden. In anderen Ausführungsformen liegt die Temperatur in einem Bereich von etwa 100 °C bis etwa 175 °C. Die Dicke der amorphen Matrix (jede Schicht) liegt in einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 10 nm. Dann wird ein Temperarbeitsschritt durchgeführt, um die Nanokristalle von HfO2:XO2 in der amorphen Matrix zu erzeugen.
  • In anderen Ausführungsformen wird eine amorphe HfO2-Schicht mittels ALD ausgebildet und dann wird eine Metallschicht, die ein oder mehrere Metallelemente enthält, die aus der Gruppe bestehend aus Zr, Al, La, Y, Gd und Sr ausgewählt sind (Element X), über der amorphen HfO2-Schicht abgeschieden. Dann wird ein Temperarbeitsschritt durchgeführt, um die Metallelemente in die amorphe HfO2-Schicht zu treiben, um eine gestauchte HfO2:XO2-Schicht zu erzeugen. Das Tempern kann in einem oxidierenden Gas wie O2 durchgeführt werden.
  • Des Weiteren wird in anderen Ausführungsformen wird eine sauerstoffarme amorphe HfO2-Schicht, die ein oder mehrere Metallelemente enthält, die aus der Gruppe bestehend aus Zr, Al, La, Y, Gd und Sr ausgewählt sind (Element X), mittels ALD über einer leitfähigen Schicht (z. B. einer Kanalschicht) abgeschieden. Dann wird ein Temperarbeitsschritt in einer sauerstoffhaltigen Atmosphäre (z. B. O2) durchgeführt, um eine Gitteraufweitung und/oder eine Stauchung von mehr als 20 % zu induzieren. Der Vorgang wird wiederholt, um eine ferroelektrische Schicht 105 oder 115 auszubilden, Beanspruchungseffekte zu maximieren und eine ferroelektrische Phase zu stabilisieren.
  • In noch anderen Ausführungsformen können ferroelektrische Dielektrikumsschichten 105 und 115 aus HfO2:XO2 durch eine Hochdrucksynthese ausgebildet werden, um Beanspruchungseffekte zu produzieren, um ferroelektrische Phasen zu stabilisieren.
  • Die 2A-2C zeigen verschiedene Strukturen einer ferroelektrischen Schicht gemäß Ausführungsformen der vorliegenden Offenbarung. In den 2A-2C beinhaltet die ferroelektrische Dielektrikumsschicht 105/115 eine amorphe Schicht 120 und Kristalle 123, 125. In 2A sind Nanokristalle 123 aus HXO in der amorphen Schicht 120 aus HXO verteilt. Eine durchschnittliche Größe der Nanokristalle liegt in einigen Ausführungsformen in einem Bereich von etwa 0,5 nm bis etwa 5 nm. Wenn die Kristalle durch HfO2:XO2 ausgebildet werden, weisen die Kristalle eine orthorhombische Struktur auf. In den 2B und 2C sind die Kristalle stängelförmige Kristalle 125. Die stängelförmigen Kristalle 125 erstrecken sich entlang einer Filmstapelrichtung (Z-Richtung) und sind in der amorphen Schicht 120 eingebettet. Ein durchschnittlicher Durchmesser der stängelförmigen Kristalle liegt in einem Bereich von etwa 0,5 nm bis etwa 5 nm und eine durchschnittliche Länge der stängelförmigen Kristalle liegt in einem Bereich von etwa 1 nm bis etwa 5 nm. In einigen Ausführungsformen, wie in 2B gezeigt, befinden sich die stängelförmigen Kristalle näher zu der darunter liegenden Schicht (z. B. einer Kanalschicht 101 der 1A und 1B), so dass eine Dichte der Kristalle in der ferroelektrischen Schicht in einer Region, die näher zu der darunter liegenden Schicht ist, größer ist als in einer Region, die näher zu einer darüber liegenden Schicht (z. B. einer Gate-Elektrodenschicht 106 der 1A und 1B) ist. In anderen Ausführungsformen, wie in 2C gezeigt, befinden sich die stängelförmigen Kristalle näher zu der darüber liegenden Schicht, so dass eine Dichte der Kristalle in der ferroelektrischen Schicht in einer Region, die näher zu der darüber liegenden Schicht ist, größer ist als in einer Region, die näher zu der darunter liegenden Schicht ist.
  • Die 3A-3D zeigen verschiedene Stufen von Herstellungsarbeitsschritten für eine Struktur mit negativer Kapazität gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass zusätzliche Arbeitsschritte vor, während und nach dem von den 3A-3D gezeigten Vorgang vorgesehen werden können und einige im Folgenden beschriebene Arbeitsschritte für zusätzliche Ausführungsformen des Verfahrens ersetzt oder gestrichen werden können. Die Reihenfolge der Arbeitsschritte/Vorgänge kann austauschbar sein. Material, Konfiguration, Abmessungen und/oder Vorgänge, die gleich oder ähnlich den vorstehenden Ausführungsformen sind, die mit den 1A-2C beschrieben werden, können in den folgenden Ausführungsformen eingesetzt werden und eine ausführliche Erläuterung davon kann weggelassen werden.
  • Wie in 3A gezeigt, wird eine Grenzflächenschicht 20 auf einem Substrat 10 ausgebildet. In einigen Ausführungsformen wird das Substrat 10 aus einem geeigneten elementaren Halbleiter, wie Silicium, Diamant oder Germanium; einem geeigneten Legierungs- oder Verbindunghalbleiter, wie Gruppe-IV-Verbindungshalbleiter (Siliciumgermanium (SiGe), Siliciumkarbid (SiC), Siliciumgermaniumkarbid (SiGeC), GeSn, SiSn, SiGeSn), Gruppe-III-V-Verbindungshalbleiter (z. B. Galliumarsenid (GaAs), Indiumgalliumarsenid (InGaAs), Indiumarsenid (InAs), Indiumphosphid (InP), Indiumantimonid (InSb), Galliumarsenidphosphid (GaAsP) oder Galliumindiumphosphid (GalnP)), oder dergleichen hergestellt. Des Weiteren kann das Substrat 10 eine Epitaxieschicht (Epi-Schicht) beinhalten, die zur Leistungsverbesserung beansprucht werden kann, und/oder kann eine Silicium-auf-Isolator-Struktur (SOI-Struktur) beinhalten.
  • In einigen Ausführungsformen ist die Grenzflächenschicht 20 ein Siliciumoxid, das durch chemische Reaktionen gebildet werden kann. Ein chemisches Siliciumoxid kann beispielsweise unter Verwendung von entionisiertem Wasser + Ozon (DIO3), NH4OH+H2O2+H2O (APM) oder andere Verfahren gebildet werden. Andere Ausführungsformen können ein anderes Material oder andere Vorgänge für die Grenzflächenschicht nutzen. In einigen Ausführungsformen weist die Grenzflächenschicht 20 eine Dicke von etwa 0,5 nm bis etwa 1,5 nm auf.
  • Dann wird eine ferroelektrische Dielektrikumsschicht 30 über der Grenzflächenschicht 20 ausgebildet. Die ferroelektrische Dielektrikumsschicht 30 beinhaltet in einigen Ausführungsformen eine amorphe Schicht und Kristalle von HfO2 und ein Oxid von einem Metallelement, wobei es sich bei dem Metallelement um ein oder mehrere handelt, die aus der Gruppe bestehend aus Zr, Al, La, Y, G und Sr ausgewählt sind. In anderen Ausführungsformen beinhaltet die ferroelektrische Dielektrikumsschicht 30 ein gestauchtes Hafniumoxid und ein Metallelement X, wobei es sich bei X um ein oder mehrere handelt, die aus der Gruppe bestehend aus Zr, Al, La, Y, Gd und Sr ausgewählt sind. Die ferroelektrische Dielektrikumsschicht 30 kann in einigen Ausführungsformen durch das wie oben dargelegte Verfahren ausgebildet werden.
  • In anderen Ausführungsformen beinhalten die Ausbildungsverfahren für die Dielektrikumsschicht 30 Molekularstrahlabscheidung (MBD), Atomlagenabscheidung (ALD), physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD) und dergleichen. In einigen Ausführungsformen kann mit Zr dotiertes HfO2 mittels ALD unter Verwendung von HfCl4 und H2O als einem ersten Präkursor und ZrCl4 und H2O als einem zweiten Präkursor bei einer Temperatur in einem Bereich von etwa 200 °C bis 400 °C gebildet werden. In einem Fall von mit Si dotiertem HfO2 kann SiH4, Si2H6 und/oder SiH2Cl2 oder ein anderes geeignetes Siliciumquellengas verwendet werden. Die Dicke der Dielektrikumsschicht 30 liegt in einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 10 nm.
  • Nachdem die Dielektrikumsschicht 30 ausgebildet wurde, wird eine Deckschicht 40 auf der Dielektrikumsschicht 30 ausgebildet, wie in 3B gezeigt. Die Deckschicht 40 beinhaltet in einigen Ausführungsformen ein Material auf TiN-Basis, wie TiN und mit einem oder mehreren zusätzlichen Elementen dotiertes TiN. In einigen Ausführungsformen ist die TiN-Schicht mit Si dotiert. Die Deckschicht 40 kann mittels ALD, CVD oder physikalischer Gasphasenabscheidung, einschließlich Sputtern, oder beliebigen anderen geeigneten Verfahren ausgebildet werden. Wenn ALD genutzt wird, wird die ALD in einigen Ausführungsformen bei einer Temperatur in einem Bereich von etwa 400 °C bis etwa 500 °C durchgeführt. Die Dicke der Deckschicht 40 liegt in einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 5 nm. Nachdem die Deckschicht 40 ausgebildet wurde, wird ein Temperarbeitsschritt durchgeführt, wie in 3C gezeigt. Der Temperarbeitsschritt wird bei einer Temperatur in einem Bereich von etwa 600 °C bis etwa 1000 °C in einer einem inerten Umgebungsgas, wie N2, Ar und/oder He, durchgeführt. Die Temperperiode liegt in einigen Ausführungsformen in einem Bereich von etwa 10 s bis 1 min. Nach dem Tempern wird ein Kühlungsarbeitsschritt durchgeführt. In einigen Ausführungsformen wird das Substrat auf weniger als 100 °C oder auf Raumtemperatur (etwa 25 °C) abgekühlt.
  • In einigen Ausführungsformen werden die Deckschicht 40 und der Temperarbeitsschritt nicht genutzt.
  • Dann wird eine Grenzschicht 52, die beispielsweise aus TaN hergestellt ist, über der Deckschicht 40 ausgebildet, wie in 3D gezeigt. Die Grenzschicht 52 kann mittels ALD, CVD oder physikalischer Gasphasenabscheidung, einschließlich Sputtern, oder beliebigen anderen geeigneten Verfahren ausgebildet werden. Wenn ALD genutzt wird, wird die ALD in einigen Ausführungsformen bei einer Temperatur in einem Bereich von etwa 300 °C bis etwa 400 °C durchgeführt. Die Dicke der Grenzschicht 52 liegt in einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 5 nm. In einigen Ausführungsformen kann der Temperarbeitsschritt, um die amorphe Struktur in die orthorhombische Struktur umzuwandeln, durchgeführt, nachdem die Grenzschicht 52 ausgebildet wurde.
  • Des Weiteren wird eine Arbeitsfunktionseinstellungsschicht 54 auf der Grenzschicht 52 ausgebildet. In einigen Ausführungsformen beinhaltet die Arbeitsfunktionseinstellungsschicht 54 TiN für einen p-Transistor und TiAl für einen n-Transistor. Ein beliebiges anderes geeignetes metallisches Material kann als die Arbeitsfunktionseinstellungsschicht 54 verwendet werden. In einigen Ausführungsformen wird eine TiAl-Schicht auch auf einer TiN-Arbeitsfunktionseinstellungsschicht für einen p-Transistor ausgebildet. Die Arbeitsfunktionseinstellungsschicht 54 kann mittels ALD, CVD oder physikalischer Gasphasenabscheidung, einschließlich Sputtern, oder beliebigen anderen geeigneten Verfahren ausgebildet werden. Wenn ALD genutzt wird, wird die ALD in einigen Ausführungsformen bei einer Temperatur in einem Bereich von etwa 300 °C bis etwa 400 °C durchgeführt. Die Dicke der Arbeitsfunktionseinstellungsschicht 54 liegt in einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 5 nm.
  • Des Weiteren wird eine Haupt-Gate-Metallschicht 58 über der Arbeitsfunktionseinstellungsschicht 54 ausgebildet. Die Haupt-Gate-Metallschicht 58 beinhaltet ein oder mehrere Metalle, wie W, Cu, Ti, Al und Co, oder ein anderes geeignetes Material. In einigen Ausführungsformen, wenn die Haupt-Gate-Metallschicht 58 W ist, wird eine Klebeschicht 56 auf der Arbeitsfunktionseinstellungsschicht 54 ausgebildet. In einigen Ausführungsformen ist die Klebeschicht 56 Ti. Wie in 3D gezeigt, kann die Gate-Elektrode 50 eine Grenzschicht 52, die auf der Deckschicht 40 angeordnet ist, eine Arbeitsfunktionseinstellungsschicht 54, die auf der Grenzschicht 52 angeordnet ist, eine Klebeschicht 56, die auf der Arbeitsfunktionseinstellungsschicht 54 angeordnet ist, und eine Haupt-Gate-Metallschicht 58 beinhalten. In einigen Ausführungsformen kann die Deckschicht als ein Teil der Gate-Elektrode 50 angesehen werden.
  • Die 4A-4D zeigen verschiedene Stufen von Herstellungsarbeitsschritten für eine Struktur mit negativer Kapazität gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass zusätzliche Arbeitsschritte vor, während und nach dem von den 4A-4D gezeigten Vorgang vorgesehen werden können und einige im Folgenden beschriebene Arbeitsschritte für zusätzliche Ausführungsformen des Verfahrens ersetzt oder gestrichen werden können. Die Reihenfolge der Arbeitsschritte/Vorgänge kann austauschbar sein. Material, Konfiguration, Abmessungen und/oder Vorgänge, die gleich oder ähnlich den vorstehenden Ausführungsformen sind, die mit den 1A­3D beschrieben werden, können in den folgenden Ausführungsformen eingesetzt werden und eine ausführliche Erläuterung davon kann weggelassen werden.
  • In dieser Ausführungsform beinhaltet mindestens der Oberflächenabschnitt des Substrats 10 eine Epitaxiehalbleiterschicht 11, die aus demselben oder einem anderen Halbleitermaterial als das Substrat 10 hergestellt ist. In bestimmten Ausführungsformen beinhaltet die Epitaxiehalbleiterschicht 11 SiGe. Die Grenzflächenschicht 20 ist auf der Epitaxiehalbleiterschicht 11 ausgebildet. Die restlichen Herstellungsarbeitsschritte sind mit den in Bezug auf die 3A-3D erläuterten identisch.
  • Die 5A und 5B zeigen verschiedene Stufen von Herstellungsarbeitsschritten für eine Struktur mit negativer Kapazität gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass zusätzliche Arbeitsschritte vor, während und nach dem von den 5A und 5B gezeigten Vorgang vorgesehen werden können und einige im Folgenden beschriebene Arbeitsschritte für zusätzliche Ausführungsformen des Verfahrens ersetzt oder gestrichen werden können. Die Reihenfolge der Arbeitsschritte/Vorgänge kann austauschbar sein. Material, Konfiguration, Abmessungen und/oder Vorgänge, die gleich oder ähnlich den vorstehenden Ausführungsformen sind, die mit den 1A-4D beschrieben werden, können in den folgenden Ausführungsformen eingesetzt werden und eine ausführliche Erläuterung davon kann weggelassen werden.
  • In dieser Ausführungsform beinhaltet die anfängliche Dielektrikumsschicht abwechselnd gestapelt eine oder mehrere HfO2-Schichten 30A und eine oder mehrere XO2-Schichten 30B, wobei es sich bei X um ein oder mehrere handelt, die aus der Gruppe bestehend aus Zr, Al, La, Y, Gd und Sr ausgewählt sind, über der Grenzflächenschicht 20 ausgebildet, wie in 5A gezeigt. In einigen Ausführungsformen wird die Grenzflächenschicht 20 nicht verwendet. In bestimmten Ausführungsformen wird eine Epitaxiehalbleiterschicht 11 zusätzlich zu oder anstelle der Grenzflächenschicht 20 verwendet.
  • Die Stapelschicht kann mittels ALD bei einer Temperatur in einem Bereich von 100 °C bis 300 °C ausgebildet werden. Jede der Schichten kann eine monoatomare Schicht oder multiatomare Schicht (z. B. zwei oder drei oder mehr monoatomare Schichten) sein. Obwohl 5A vier Schichten von HfO2-Schichten 30A und vier Schichten von XO2-Schichten 30B zeigt, ist die Anzahl der Schichten nicht auf vier beschränkt und sie kann zwei, drei oder fünf oder mehr betragen.
  • Nach den Temperarbeitsschritten wird die Stapelschicht von HfO2-Schichten 30A und XO2-Schichten 30B zu einer einzigen amorphen Schicht aus HfO2:XO2, in der Nanokristalle 39 von HfO2:XO2 verteilt sind, wie in 5B gezeigt. In bestimmten Ausführungsformen ist X Zr. Die Temperatur des Temperns liegt in einigen Ausführungsformen in einem Bereich von etwa 400 °C bis etwa 800 °C.
  • Die 5C und 5D zeigen verschiedene Stufen von Herstellungsarbeitsschritten für eine Struktur mit negativer Kapazität gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass zusätzliche Arbeitsschritte vor, während und nach dem von den 5C und 5D gezeigten Vorgang vorgesehen werden können und einige im Folgenden beschriebene Arbeitsschritte für zusätzliche Ausführungsformen des Verfahrens ersetzt oder gestrichen werden können. Die Reihenfolge der Arbeitsschritte/Vorgänge kann austauschbar sein. Material, Konfiguration, Abmessungen und/oder Vorgänge, die gleich oder ähnlich den vorstehenden Ausführungsformen sind, die mit den 1A-5B beschrieben werden, können in den folgenden Ausführungsformen eingesetzt werden und eine ausführliche Erläuterung davon kann weggelassen werden.
  • In diesen Ausführungsformen beinhaltet die anfängliche Dielektrikumsschicht abwechselnd gestapelt eine oder mehrere HfO2-x-Schichten 30C und eine oder mehrere XO2-y-Schichten 30D, wobei 0 < x, y ≤ 0,8 und es sich bei X um ein oder mehrere handelt, die aus der Gruppe bestehend aus Zr, Al, La, Y, Gd und Sr ausgewählt sind, über der Grenzflächenschicht 20 ausgebildet, wie in 5C gezeigt. In einigen Ausführungsformen wird die Grenzflächenschicht 20 nicht verwendet. In bestimmten Ausführungsformen wird eine Epitaxiehalbleiterschicht 11 zusätzlich zu oder anstelle der Grenzflächenschicht 20 verwendet.
  • Die Stapelschicht kann mittels ALD ausgebildet werden. Jede der Schichten kann eine monoatomare Schicht oder multiatomare Schicht (z. B. zwei oder drei monoatomare Schichten) sein. Obwohl 5C vier Schichten von HfO2-x-Schichten 30C und vier Schichten von XO2-y-Schichten 30D zeigt, ist die Anzahl der Schichten nicht auf vier beschränkt und sie kann zwei, drei oder fünf oder mehr betragen.
  • Nach den Temperarbeitsschritten in der oxidierenden Atmosphäre (Ozon und/oder Sauerstoff) wird die Stapelschicht von HfO2-x-Schichten 30C und XO2-y-Schichten 30D zu einer einzigen amorphen Schicht aus HfO2:XO2, in der Nanokristalle 39 von HfO2:XO2 verteilt sind, wie in 5D gezeigt. In bestimmten Ausführungsformen ist X Zr.
  • Die 6A-6D zeigen verschiedene Stufen von Herstellungsarbeitsschritten für eine Struktur mit negativer Kapazität gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass zusätzliche Arbeitsschritte vor, während und nach dem von den 6A-6D gezeigten Vorgang vorgesehen werden können und einige im Folgenden beschriebene Arbeitsschritte für zusätzliche Ausführungsformen des Verfahrens ersetzt oder gestrichen werden können. Die Reihenfolge der Arbeitsschritte/Vorgänge kann austauschbar sein. Material, Konfiguration, Abmessungen und/oder Vorgänge, die gleich oder ähnlich den vorstehenden Ausführungsformen sind, die mit den 1A-5D beschrieben werden, können in den folgenden Ausführungsformen eingesetzt werden und eine ausführliche Erläuterung davon kann weggelassen werden.
  • In 6A, ähnlich 3A, wird eine Grenzflächenschicht 20 auf einem Substrat 10 ausgebildet und eine Dielektrikumsschicht 30 wird auf der Grenzflächenschicht 20 ausgebildet. In einigen Ausführungsformen beinhaltet das Substrat 10 eine Epitaxieschicht 11, ähnlich 4A. Die Dielektrikumsschicht 30 beinhaltet in einigen Ausführungsformen amorphes HfO2, das mittels ALD ausgebildet wurde.
  • Dann, wie in 6B gezeigt, wird eine Metallschicht 45, die ein oder mehrere Metallelemente enthält, die aus der Gruppe bestehend aus Zr, Al, La, Y, Gd und Sr ausgewählt sind (Element X), über der amorphen HfO2-Schicht abgeschieden. Dann, wie in 6C gezeigt, wird ein Temperarbeitsschritt durchgeführt, um die Metallelemente in die amorphe HfO2-Schicht zu treiben, um eine gestauchte HfO2:XO2-Schicht 31 auszubilden. Die Tempertemperatur (Substrattemperatur) liegt in einigen Ausführungsformen in einem Bereich von etwa 400 °C bis etwa 800 °C. Das Tempern kann in einem oxidierenden Gas wie O2 durchgeführt werden.
  • In einigen Ausführungsformen wird nur ein Teil der anfänglichen Dielektrikumsschicht 30 zu der gestauchten Schicht 31, wie in 6D gezeigt. In einigen Ausführungsformen kann die anfängliche Dielektrikumsschicht 30 sauerstoffarmes Hafniumoxid (HfO2-x, wobei 0 < x ≤ 0,8), sein.
  • Die 7A-7D zeigen verschiedene Stufen von Herstellungsarbeitsschritten für eine Struktur mit negativer Kapazität gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass zusätzliche Arbeitsschritte vor, während und nach dem von den 7A-7D gezeigten Vorgang vorgesehen werden können und einige im Folgenden beschriebene Arbeitsschritte für zusätzliche Ausführungsformen des Verfahrens ersetzt oder gestrichen werden können. Die Reihenfolge der Arbeitsschritte/Vorgänge kann austauschbar sein. Material, Konfiguration, Abmessungen und/oder Vorgänge, die gleich oder ähnlich den vorstehenden Ausführungsformen sind, die mit den 1A-6D beschrieben werden, können in den folgenden Ausführungsformen eingesetzt werden und eine ausführliche Erläuterung davon kann weggelassen werden.
  • Wie in 7A gezeigt, ähnlich 3A, wird eine Grenzflächenschicht 20 auf einem Substrat 10 ausgebildet und eine Dielektrikumsschicht 32 wird auf der Grenzflächenschicht 20 ausgebildet. In einigen Ausführungsformen beinhaltet das Substrat 10 eine Epitaxieschicht 11, ähnlich 4A. Die Dielektrikumsschicht 30 beinhaltet in einigen Ausführungsformen amorphes HfO2, das mittels ALD ausgebildet wurde.
  • In dieser Ausführungsform ist die Dielektrikumsschicht 32 eine sauerstoffarme amorphe Hafniumoxidschicht, die ein oder mehrere Metallelemente enthält, die aus der Gruppe bestehend aus Zr, Al, La, Y, Gd und Sr ausgewählt sind (Element X), mittels ALD über einer leitfähigen Schicht (z. B. einer Kanalschicht) abgeschieden. Das sauerstoffarme Hafniumoxid kann durch HfO2-x, wobei 0 < x ≤ 0,8, dargestellt werden.
  • Dann wird ein Temperarbeitsschritt in einer sauerstoffhaltigen Atmosphäre (z. B. 02) durchgeführt, um eine Gitteraufweitung und/oder eine Stauchung von mehr als 20 % zu induzieren, wie in 7B gezeigt. Der Vorgang wird wiederholt, wie in den 7C und 7D gezeigt, um eine ferroelektrische Schicht 33 auszubilden. Anschließend wird eine Gate-Elektrode ausgebildet.
  • Die 8A und 8B zeigen verschiedene Stufen von Herstellungsarbeitsschritten für eine Struktur mit negativer Kapazität gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass zusätzliche Arbeitsschritte vor, während und nach dem von den 8A und 8B gezeigten Vorgang vorgesehen werden können und einige im Folgenden beschriebene Arbeitsschritte für zusätzliche Ausführungsformen des Verfahrens ersetzt oder gestrichen werden können. Die Reihenfolge der Arbeitsschritte/Vorgänge kann austauschbar sein. Material, Konfiguration, Abmessungen und/oder Vorgänge, die gleich oder ähnlich den vorstehenden Ausführungsformen sind, die mit den 1A-7D beschrieben werden, können in den folgenden Ausführungsformen eingesetzt werden und eine ausführliche Erläuterung davon kann weggelassen werden.
  • In 8A wird eine Schicht 36, die stängelförmige Kristalle beinhaltet, über einer Epitaxieschicht 11 ausgebildet. In einigen Ausführungsformen wird die Schicht 36, die stängelförmige Kristalle beinhaltet, über dem Substrat 10 ohne die Epitaxieschicht 11 ausgebildet. In einigen Ausführungsformen können die stängelförmigen Kristalle mittels Molekularstrahlepitaxie (MBE), metallorganische CVD (MOCVD), schnelles Schmelzwachstum und Flüssigphasenepitaxie (LPE) oder beliebige andere Epitaxieverfahren ausgebildet werden. Durch das Epitaxiewachstum können stängelförmige Kristalle von beispielsweise HfO2:XO2 auf der Si- oder SiGe-Oberfläche ausgebildet werden. Dann wird eine amorphe Schicht 37 über der Schicht 36, die die stängelförmigen Kristalle beinhaltet, ausgebildet, wie in 8B gezeigt.
  • Die 8C und 8D zeigen verschiedene Stufen von Herstellungsarbeitsschritten für eine Struktur mit negativer Kapazität gemäß einer Ausführungsform der vorliegenden Offenbarung. In 8C wird eine Dielektrikumsschicht 30 über einer Epitaxieschicht 11 ausgebildet. In einigen Ausführungsformen wird die Dielektrikumsschicht 30 über dem Substrat 10 ohne die Epitaxieschicht 11 ausgebildet. Dann wird eine Schicht 36, die stängelförmige Kristalle beinhaltet, über der Dielektrikumsschicht 30 ausgebildet, wie in 8D gezeigt. In einigen Ausführungsformen wird eine zusätzliche amorphe Oxidschicht über der Schicht 36 ausgebildet.
  • 9 zeigt eine schematische Ansicht einer Filmbildungsvorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
  • 9 zeigt ein integriertes Filmabscheidungssystem 1500. Das System beinhaltet eine Beladungsöffnung (Schleusensystem) 1510 und ein Wafer-Handhabungssystem 1520. Mehrere Kammern 1610-1670 sind zum Zugriff darauf durch das Wafer-Handhabungssystem 1520 vorgesehen. In einigen Ausführungsformen ist eine Kammer zur Formung von ferroelektrischem Material (FE-Kammer) 1620 vorgesehen, die die MBE-Kammer, CVD-Kammer, ALD-Kammer, PVD-Kammer oder dergleichen sein kann. Eine Vorbehandlungskammer 1610 wird dazu verwendet, die Oberfläche eines Wafers (Substrats) zu reinigen, eine ALD-Kammer 1630 wird dazu verwendet, verschiedene Oxidschichten auszubilden, eine Temperkammer 1640 wird für thermische Arbeitsschritte verwendet. Eine Impfschicht kann in der Vorbehandlungskammer 1610 oder in der ALD-Kammer 1630 ausgebildet werden. Metallabscheidungskammern 1650 und 1660 werden dazu verwendet, um metallische Schichten auszubilden, wie TiN, TaN, Ti, Ta, W, Zr, Al, La, Y, Gd, Sc oder beliebige andere metallische Materialien. Des Weiteren wird in einigen Ausführungsformen eine Messkammer 1670, die mit beispielsweise einer Röntgenbeugungsmessvorrichtung (XRD-Messvorrichtung) oder beliebigen anderen Messinstrumenten ausgestattet ist, vorgesehen.
  • Durch Verwenden des Systems 1500, das in 9 gezeigt ist, können mehrere Schichten einer Gate-Struktur für einen NCFET und/oder einen gewöhnlichen FET ausgebildet werden. Eine Dielektrikumsschicht mit hohem k-Wert, die aus beispielsweise HfO2 hergestellt ist, für einen gewöhnlichen FET kann beispielsweise durch die Arbeitsschritte ausgebildet werden, die eine Vorbehandlung in der Vorbehandlungskammer 1610 und eine ALD-Abscheidung von HfO2 in der ALD-Kammer 1630, gefolgt von einem fakultativen Tempern in der Kammer 1640, einer Deck-/Grenzschichtabscheidung über der HfO2-Schicht in der Kammer 1650 und einer Gate-Metall-Abscheidung in der Kammer 1660 beinhalten. Eine Gate-Struktur mit einer ferroelektrischen Schicht für einen NCFET kann durch die Arbeitsschritte ausgebildet werden, die eine Vorbehandlung in der Vorbehandlungskammer 1610 und eine Abscheidung einer ferroelektrischen Schicht in der FE-Kammer 1620, gefolgt von einem fakultativen Tempern in der Kammer 1640, einer Deck-/Grenzschichtabscheidung über der HfO2-Schicht in der Kammer 1650 und einer Gate-Metall-Abscheidung in der Kammer 1660 beinhalten. In einigen Ausführungsformen wird eine zusätzliche Oxidschicht in der ALD-Kammer 1630 ausgebildet, nachdem die ferroelektrische Schicht ausgebildet wurde.
  • Des Weiteren kann eine Gate-Struktur für einen NCFET mit einem internen Gate (siehe 1C) durch die Arbeitsschritte ausgebildet werden, die eine Vorbehandlung in der Vorbehandlungskammer 1610, eine Abscheidung einer Dielektrikumsschicht mit hohem k-Wert in der ALD-Kammer 1630 und eine Ausbildung eines internen Gates in der Kammer 1660 und eine Abscheidung einer ferroelektrischen Schicht in der FE-Kammer 1620, gefolgt von einem fakultativen Tempern in der Kammer 1640, einer Deck-/Grenzschichtabscheidung über der HfO2-Schicht in der Kammer 1650 und einer Gate-Metall-Abscheidung in der Kammer 1660 beinhalten. Zusätzlich dazu kann eine Gate-Struktur für einen NCFET mit einer Diffusionsgrenze zwischen zwei ferroelektrischen Schichten durch die Arbeitsschritte ausgebildet werden, die eine Vorbehandlung in der Vorbehandlungskammer 1610, eine Abscheidung einer Dielektrikumsschicht mit hohem k-Wert in der ALD-Kammer 1630, eine Diffusionsgrenzschichtabscheidung in der ALD-Kammer 1660 und eine Abscheidung ferroelektrischer Schichten in der Kammer 1620, gefolgt von einem fakultativen Tempern in der Kammer 1640, einer Deck-/Grenzschichtabscheidung über der HfO2-Schicht in der Kammer 1650 und einer Gate-Metall-Abscheidung in der Kammer 1660 beinhalten. Darüber hinaus kann eine Gate-Struktur für einen NCFET mit der Diffusionsgrenze und der internen Gate-Elektrode durch die Arbeitsschritte ausgebildet werden, die eine Vorbehandlung in der Vorbehandlungskammer 1610, eine Abscheidung einer Dielektrikumsschicht in der ALD-Kammer 1620, eine Diffusionsgrenzschichtabscheidung in der ALD-Kammer 1630, eine Ausbildung einer internen Gate-Elektrode in der Kammer 1660 und eine Abscheidung ferroelektrischer Schichten in der Kammer 1620, gefolgt von einem fakultativen Tempern in der Kammer 1640, einer Deck-/Grenzschichtabscheidung über der HfO2-Schicht in der Kammer 1650 und einer Gate-Metall-Abscheidung in der Kammer 1660 beinhalten.
  • In einigen Ausführungsformen bestehen die Nanokristalle und/oder die stängelförmigen Kristalle von HfXO aus einer orthorhombischen Kristallphase. In anderen Ausführungsformen werden die HfXO-Kristalle im Wesentlichen von einer orthorhombischen Kristallphase gebildet. In einem derartigen Fall macht die orthorhombische Kristallphase etwa 0,1 % oder mehr der HfXO-Kristalle aus und die restlichen Phasen können amorph, eine monolithische Phase, eine kubische Phase und/oder eine tetragonale Phase sein.
  • Die 10A-18C zeigen eine von verschiedenen Stufen von Herstellungsarbeitsschritten für einen NCFET gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass zusätzliche Arbeitsschritte vor, während und nach dem von den 10A­18C gezeigten Vorgang vorgesehen werden können und einige im Folgenden beschriebene Arbeitsschritte für zusätzliche Ausführungsformen des Verfahrens ersetzt oder gestrichen werden. Die Reihenfolge der Arbeitsschritte/Vorgänge kann austauschbar sein. Material, Konfiguration, Abmessungen und/oder Vorgänge, die gleich oder ähnlich den vorstehenden Ausführungsformen sind, die mit den 1A-9 beschrieben werden, können in den folgenden Ausfiihrungsformen eingesetzt werden und eine ausführliche Erläuterung davon kann weggelassen werden.
  • 10A zeigt eine perspektivische Ansicht und 10B ist eine Schnittansicht entlang der X-Richtung, die eine von verschiedenen Stufen des Herstellungsarbeitsschritts gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt. Wie in den 10A und 10B gezeigt, wird ein Substrat 200 bereitgestellt. In einigen Ausführungsformen wird das Substrat 200 aus einem geeigneten elementaren Halbleiter, wie Silicium, Diamant oder Germanium; einem geeigneten Legierungs- oder Verbindunghalbleiter, wie Gruppe-IV-Verbindungshalbleiter (Siliciumgermanium (SiGe), Siliciumkarbid (SiC), Siliciumgermaniumkarbid (SiGeC), GeSn, SiSn, SiGeSn), Gruppe-III-V-Verbindungshalbleiter (z. B. Galliumarsenid (GaAs), Indiumgalliumarsenid (InGaAs), Indiumarsenid (InAs), Indiumphosphid (InP), Indiumantimonid (InSb), Galliumarsenidphosphid (GaAsP) oder Galliumindiumphosphid (GaInP)), oder dergleichen hergestellt. Des Weiteren kann das Substrat 200 eine Epitaxieschicht (Epi-Schicht) beinhalten, die zur Leistungsverbesserung beansprucht werden kann, und/oder kann eine Silicium-auf-Isolator-Struktur (SOI-Struktur) beinhalten. Beim oberen Abschnitt des Substrats 200 kann es sich um Mehrfachschichten aus Si und SiGe handeln.
  • 11A zeigt eine perspektivische Ansicht und 11B ist eine Schnittansicht entlang der X-Richtung, die eine von verschiedenen Stufen des Herstellungsarbeitsschritts gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt. Wie in den 11A und 11B gezeigt, werden Rippenstrukturen 210 durch Ätzen des Substrats 200 und Bilden einer isolierenden Isolationsschicht 220 gebildet. Die Rippenstrukturen 210 können durch ein beliebiges geeignetes Verfahren strukturiert werden. Die Rippenstrukturen 210 können beispielsweise unter Verwendung von einem oder mehreren Photolithographievorgängen, einschließlich Doppelstrukturierungs- und Mehrfachstrukturierungsvorgängen, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsvorgänge Photolithographie und Selbstausrichtungsvorgänge, die das Erzeugen von Strukturen ermöglichen, die beispielsweise Abstände aufweisen, die kleiner sind, als anderweitig unter Verwendung eines einzigen, direkten Photolithographievorgangs erhältlich wären. In einer Ausführungsform wird beispielsweise eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines Photolithographievorgangs strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht unter Verwendung eines Selbstausrichtungsvorgangs ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandshalter oder Dorne können dann dazu verwendet werden, die Rippenstrukturen 210 zu strukturieren. In einigen Ausführungsformen liegt die Breite der Rippenstrukturen 210 in einem Bereich von etwa 4 nm bis etwa 10 nm und der Abstand der Rippenstrukturen 210 liegt in einem Bereich von etwa 10 nm bis etwa 50 nm.
  • Dann wird eine Schicht 220 aus isolierendem Material über den Rippenstrukturen ausgebildet, wodurch die Rippenstrukturen eingebettet werden. Die Schicht 220 aus isolierendem Material kann aus geeigneten Dielektrikumsmaterialien hergestellt sein, wie Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid, mit Fluor dotiertes Silikatglas (FSG), Dielektrika mit niedrigem k-Wert, wie mit Kohlenstoff dotierte Oxide, Dielektrika mit extrem niedrigem k-Wert, wie mit porösem Kohlenstoff dotiertes Siliciumdioxid, ein Polymer, wie Polyimid, Kombinationen dieser oder dergleichen. In einigen Ausführungsformen wird die Schicht 220 aus isolierendem Material durch einen Vorgang wie CVD, Flowable-CVD (FCVD) oder ein Spin-on-Glass-Vorgang ausgebildet, obwohl ein beliebiger akzeptabler Vorgang genutzt werden kann. Anschließend werden Abschnitte der Schicht 220 aus isolierendem Material, die sich über die oberen Oberflächen der Rippenstrukturen 210 erstrecken, unter Verwendung von beispielsweise einem Ätzvorgang, chemisch-mechanischem Polieren (CMP) oder dergleichen entfernt, wie in den 11A und 11B gezeigt.
  • 12A zeigt eine perspektivische Ansicht und 12B ist eine Schnittansicht entlang der X-Richtung, die eine von verschiedenen Stufen des Herstellungsarbeitsschritts gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt. Des Weiteren, wie in den 12A und 1B gezeigt, ist die Schicht 220 aus isolierendem Material versenkt, so dass die oberen Abschnitte der Rippenstrukturen 210 freigelegt sind. Die versenkte Schicht 220 aus isolierendem Material wird eine isolierende Isolationsschicht oder eine Grabenisolation (STI) genannt. Die Höhe der freigelegten Rippenstrukturen 210, die von der oberen Fläche der isolierenden Isolationsschicht 220 gemessen wird, liegt in einigen Ausführungsformen in einem Bereich von etwa 30 nm bis etwa 100 nm.
  • 13A zeigt eine perspektivische Ansicht und 13B ist eine Schnittansicht entlang der X-Richtung, die eine von verschiedenen Stufen des Herstellungsarbeitsschritts gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt. Anschließend wird eine Dummy-Gate-Dielektrikumsschicht 215 über den oberen Abschnitten der Rippenstruktur 210 ausgebildet, wie in den 13A und 13B gezeigt. Die Dummy-Gate-Dielektrikumsschicht 215 ist in einigen Ausführungsformen eine Siliciumoxidschicht, die mittels CVD oder ALD ausgebildet wird. Die Dicke der Dummy-Gate-Dielektrikumsschicht 215 liegt in einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 10 nm.
  • Dann wird eine Polysiliciumschicht 230 über der Dummy-Gate-Elektrodenschicht 215 ausgebildet und des Weiteren wird eine Hartmaskenschicht auf der Polysiliciumschicht ausgebildet. Die Hartmaskenschicht wird durch geeignete Lithographie- und Ätzarbeitsschritte zu einem Hartmaskenmuster 235 strukturiert, wie in den 14A-14C gezeigt. Das Hartmaskenmuster 235 beinhaltet in einigen Ausführungsformen eine oder mehrere Schichten aus isolierendem Material, wie Siliciumoxid und Siliciumnitrid.
  • 14A zeigt eine perspektivische Ansicht, 14B ist eine Schnittansicht entlang der Y-Richtung und 14C ist eine Schnittansicht entlang der X-Richtung, die eine von verschiedenen Stufen des Herstellungsarbeitsschritts gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt. Durch Verwenden des Hardmaskenmusters 235 als eine Ätzmaske wird die Polysiliciumschicht zu Dummy-Gate-Elektroden 230 strukturiert, wie in den 14A-14C gezeigt. In einigen Ausführungsformen liegt die Breite der Dummy-Gate-Elektrode 230 in einem Bereich von etwa 8 nm bis etwa 20 nm.
  • 15A zeigt eine perspektivische Ansicht, 15B ist eine Schnittansicht entlang der Y-Richtung und 15C ist eine Schnittansicht entlang der X-Richtung, die eine von verschiedenen Stufen des Herstellungsarbeitsschritts gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt. Seitenwand-Abstandshalter 240 werden auf entgegengesetzten Seitenflächen der Dummy-Gate-Elektroden 230 ausgebildet. Die Seitenwand-Abstandshalter 240 beinhalten eine oder mehrere Schichten aus isolierendem Material, wie Siliciumoxid, Siliciumnitrid und Siliciumoxynitrid. Darüber hinaus werden Source/Drain-Epitaxieschichten 250 über Source/Drain-Regionen der Rippenstrukturen 210 ausgebildet. Die Source/Drain-Epitaxieschichten 250 beinhalten SiP, SiAs, SiGeP, SiGeAs, GeP, GeAs und/oder SiGeSn oder ein anderes geeignetes Material für einen n-FET und SiB, SiGa, SiGeB, SiGeGa, GeB, GeGa und/oder SiGeSn oder ein anderes geeignetes Material für einen p-FET. Die Dicke der Source/Drain-Epitaxieschichten 250 liegt in einigen Ausführungsformen in einem Bereich von etwa 3 nm bis etwa 8 nm. In einigen Ausführungsformen wird eine Legierungsschicht, wie eine Silicidschicht, über den Source/Drain-Epitaxieschichten 250 ausgebildet.
  • 16A zeigt eine perspektivische Ansicht, 16B ist eine Schnittansicht entlang der Y-Richtung und 16C ist eine Schnittansicht entlang der X-Richtung, die eine von verschiedenen Stufen des Herstellungsarbeitsschritts gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt. Anschließend werden eine Ätzstoppschicht (ESL) 245 und eine Zwischendielektrikumsschicht 260 ausgebildet und ein Planarisierungsarbeitsschritt, wie ein CMP-Arbeitsschritt, wird an freigelegten oberen Oberflächen der Dummy-Gate-Elektroden 230 durchgeführt, wie in den 16A-16C gezeigt.
  • In einigen Ausführungsformen wird die ESL-Schicht 245 aus einem Material auf Siliciumnitridbasis, wie SiN und SiON, hergestellt und die Zwischendielektrikumsschicht 260 wird aus einem Material auf Siliciumoxidbasis, wie SiO2, oder einem Material mit niedrigem k-Wert hergestellt. In einigen Ausführungsformen wird ein Temperarbeitsschritt durchgeführt, nachdem die Zwischendielektrikumsschicht ausgebildet wurde.
  • 17A zeigt eine perspektivische Ansicht, 17B ist eine Schnittansicht entlang der Y-Richtung und 17C ist eine Schnittansicht entlang der X-Richtung, die eine von verschiedenen Stufen des Herstellungsarbeitsschritts gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt. Dann werden die Dummy-Gate-Elektroden 230 und die Dummy-Gate-Dielektrikumsschicht 215 durch Verwendung von Trocken- und/oder Nassätzen entfernt, wodurch Gate-Räume 265 ausgebildet werden, wie in den 17A-17C gezeigt. Des Weiteren wird in den Gate-Räumen 265 eine Grenzflächenschicht 271 und eine Dielektrikumsschicht 270 ausgebildet, wie in den 17A-17C gezeigt. Wie oben dargelegt, wird die Grenzflächenschicht 271 aus Siliciumoxid hergestellt und die Dielektrikumsschicht 270 ist eine ferroelektrische Schicht, die durch eines der oben erwähnten Verfahren ausgebildet wird. Dann kann fakultativ eine Deckschicht (nicht gezeigt) ausgebildet werden und ein Temperarbeitsschritt kann fakultativ durchgeführt werden.
  • 18A zeigt eine perspektivische Ansicht, 18B ist eine Schnittansicht entlang der Y-Richtung und 18C ist eine Schnittansicht entlang der X-Richtung, die eine von verschiedenen Stufen des Herstellungsarbeitsschritts gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt. Eine Gate-Elektrode 280 wird ausgebildet, wie in den 18A-18C gezeigt. Die Deckschicht und die Gate-Elektrode können unter Verwendung eines geeigneten Vorgangs, wie ALD, CVD, PVD, Galvanisieren oder Kombinationen davon, ausgebildet werden. Nachdem die leitfähigen Materialien für die Gate-Elektrode geformt wurden, wird ein Planarisierungsarbeitsschritt, wie CMP, durchgeführt, um überschüssige Materialien über der Zwischendielektrikumsschicht 260 zu entfernen.
  • Nach dem Ausbilden der Gate-Strukturen werden weitere CMOS-Vorgänge durchgeführt, um verschiedene Merkmale auszubilden, wie zusätzliche Zwischendielektrikumsschichten, Kontakte/Durchkontaktierungen, Zwischenverbindungsmetallschichten und Passivierungsschichten usw.
  • Die 19-29C zeigen andere Herstellungsarbeitsschritte für einen NC-Fin-FET gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Überall in den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugsziffern dazu verwendet, gleiche Elemente zu bezeichnen. Es versteht sich, dass zusätzliche Arbeitsschritte vor, während und nach den von den 19-29C gezeigten Vorgängen vorgesehen werden können und einige im Folgenden beschriebene Arbeitsschritte für zusätzliche Ausführungsformen des Verfahrens ersetzt oder gestrichen werden können. Die Reihenfolge der Arbeitsschritte/Vorgänge kann austauschbar sein. Material, Konfiguration, Abmessungen und/oder Vorgänge, die gleich oder ähnlich den vorstehenden Ausführungsformen sind, die in Bezug auf die 1A­18C beschrieben werden, können in den folgenden Ausführungsformen eingesetzt werden und eine ausführliche Erläuterung davon kann weggelassen werden.
  • 19 zeigt eine beispielhafte perspektivische Ansicht, nachdem Gate-Räume 390 durch Entfernen der Dummy-Gate-Elektrode und der Dummy-Gate-Dielektrikumsschicht ausgebildet wurden. In 19 werden die Struktur für einen NC-FET und die Struktur für einen gewöhnlichen Fin-FET aneinander angrenzend mit einer dazwischen eingeschobenen ersten ILD-Schicht 370 angeordnet. Die Struktur für den NC-FET und die Struktur für den gewöhnlichen Fin-FET werden selbstverständlich möglicherweise nicht unbedingt aneinander angrenzend angeordnet.
  • Nachdem die Dummy-Gate-Elektrode und die Dummy-Gate-Dielektrikumsschicht entfernt wurden, werden obere Abschnitte 324 der Rippenstrukturen 320, die zu Kanälen werden, in den Gate-Räumen 390 freigelegt, während untere Abschnitte 322 der Rippenstrukturen 320 in die isolierende Isolationsschicht 330 eingebettet werden. In einigen Ausführungsformen wird eine erste Rippenauskleidungsschicht 326 auf den unteren Abschnitten 322 der Rippenstrukturen 320 ausgebildet und eine zweite Rippenauskleidungsschicht 328 wird auf der ersten Rippenauskleidungsschicht 326 ausgebildet. Jede der Auskleidungsschichten weist in einigen Ausführungsformen eine Dicke in einem Bereich von etwa 1 nm bis etwa 20 nm auf. In einigen Ausführungsformen beinhaltet die erste Rippenauskleidungsschicht 326 Siliciumoxid und weist eine Dicke zwischen etwa 0,5 nm und etwa 5 nm auf und die zweite Rippenauskleidungsschicht 328 beinhaltet Siliciumnitrid und weist eine Dicke zwischen etwa 0,5 nm und etwa 5 nm auf. Die Auskleidungsschichten können durch einen oder mehrere Vorgänge abgeschieden werden, wie physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD) oder Atomlagenabscheidung (ALD), obwohl ein beliebiger akzeptabler Vorgang genutzt werden kann.
  • Nachdem die Dummy-Gate-Elektrode und die Dummy-Gate-Dielektrikumsschicht entfernt wurden, wird eine Gate-Dielektrikumsschicht 400 konform über den oberen Abschnitten 324 (Kanälen) der Rippenstrukturen, Seitenflächen der isolierenden Struktur, einschließlich der ILD-Schicht 370, den Seitenwand-Abstandshaltern 348 und der Dielektrikumsschicht 372 ausgebildet, wie in 20 gezeigt. 20 ist die Schnittansicht, die der Linie Y1-Y1 von 19 entspricht. Eine Source/Drain-Region 360 wird ebenfalls unter der ILD-Schicht 370 mittels Ionenimplantations- und/oder Epitaxiewachstumsverfahren ausgebildet.
  • In einigen Ausführungsformen beinhaltet die Gate-Dielektrikumsschicht 400 eine oder mehrere Dielektrikumsschichten mit hohem k-Wert (z. B mit einer Dielektrizitätskonstante von mehr als 3,9). Die eine oder die mehreren Gate-Dielektrikumsschichten können beispielsweise eine oder mehrere Schichten aus einem Metalloxid oder einem Silikat von Hf, Al, Zr, Kombinationen davon und Mehrfachschichten davon beinhalten. Andere geeignete Materialien beinhalten La, Mg, Ba, Ti, Pb, Zr in der Form von Metalloxiden, Metalllegierungsoxiden und Kombinationen davon. Beispielhafte Materialien beinhalten MgOx, BaTixOy, BaSrxTiyOz, PbTixOy, PbZrxTiyOz, SiCN, SiON, SiN, Al2O3, La2O3, Ta2O3, Y2O3, HfO2, ZrO2, GeO2, ZrO2, HfZrO2, Ga2O3, Gd2O3, TaSiO2, TiO2. HfSiON, YGexOy, YSixOy und LaAlO3 und dergleichen. Die Ausbildungsverfahren für die Gate-Dielektrikumsschicht 400 beinhalten Molekularstrahlabscheidung (MBD), ALD, PVD und dergleichen. In einigen Ausführungsformen weist die Gate-Dielektrikumsschicht 400 eine Dicke von etwa 0,5 nm bis etwa 5 nm auf.
  • In einigen Ausführungsformen kann eine Grenzflächenschicht (nicht gezeigt) über den Kanälen 324 ausgebildet werden, bevor die Gate-Dielektrikumsschicht 400 ausgebildet wird, und die Gate-Dielektrikumsschicht 400 wird über der Grenzflächenschicht ausgebildet. Die Grenzflächenschicht hilft dabei, die anschließend ausgebildete Dielektrikumsschicht mit hohem k-Wert von dem darunter liegenden Halbleitermaterial zu puffern. In einigen Ausführungsformen ist die Grenzflächenschicht ein chemisches Siliciumoxid, das durch chemische Reaktionen gebildet werden kann. Ein chemisches Siliciumoxid kann beispielsweise unter Verwendung von entionisiertem Wasser + Ozon (DIO3), NH4OH+H2O2+H2O (APM) oder andere Verfahren gebildet werden. Andere Ausführungsformen können ein anderes Material oder andere Vorgänge für die Grenzflächenschicht nutzen. In einer Ausführungsform weist die Grenzflächenschicht eine Dicke von etwa 0,2 nm bis etwa 1 nm auf.
  • Anschließend wird eine Arbeitsfunktionseinstellungsmetallschicht (WFM-Schicht) 410 über der Gate-Dielektrikumsschicht 400 ausgebildet, wie in 21 gezeigt.
  • Die WFM-Schicht 410 setzt sich aus einer oder mehreren Schichten aus leitfähigem Material zusammen, wie eine einzige Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC, oder eine Mehrfachschicht aus zwei oder mehr dieser Materialien Für den n-Kanal-FinFET werden eines oder mehrere von TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Arbeitsfunktionseinstellungsschicht verwendet und für den p-Kanal-FinFET werden eines oder mehrere von TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als die Arbeitsfunktionseinstellungsschicht verwendet.
  • Die Dicke und das Material der WFM-Schicht 410 können für die Typen (p oder n) von FET und Betriebsspannungen ausgewählt werden. Wenn die Dicke der WFM-Schicht 410 in Bezug auf das Seitenverhältnis des Gate-Raums 390 gering ist, kann die WFM-Schicht 410 konform auf dem Boden und den Seiten des Gate-Raums 90, auf dem die Gate-Dielektrikumsschicht 400 ausgebildet ist, ausgebildet werden, so dass der Gate-Raum 90 nicht mit der WFM-Schicht 410 gefüllt wird, wie in 21 gezeigt. Wenn die Dicke der WFM-Schicht 410 in Bezug auf das Seitenverhältnis des Gate-Raums 390 hoch ist, füllt die WFM-Schicht 410 den Gate-Raum 390, auf dem die Dielektrikumsschicht 400 ausgebildet ist.
  • Dann wird eine erste leitfähige Schicht 415 für eine erste Gate-Elektrode (internes Gate) für den NC-FET und eine Metall-Gate-Elektrode für den gewöhnlichen FET über der WFM-Schicht 410 ausgebildet, wie in den 22A und 22B gezeigt. 22B ist die Schnittansicht, die der Linie Y1-Y1 von 22A entspricht. Die erste leitfähige Schicht 415 füllt den Gate-Raum 390 und kann über der isolierenden Struktur ausgebildet werden.
  • Das leitfähige Material für die erste leitfähige Struktur 415 beinhaltet ein oder mehrere Materialien, die aus einer Gruppe von W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt, Zr, TiN, WN, TaN, Ru, Legierungen wie Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni, WNx, TiNx, MoNx, TaNx und TaSixNy ausgewählt sind. In einer Ausführungsform wird W als die erste leitfähige Schicht 415 verwendet. In einigen Ausführungsformen kann die erste leitfähige Schicht 415 unter Verwendung eines geeigneten Vorgangs, wie ALD, CVD, PVD, Galvanisieren oder Kombinationen davon, ausgebildet werden.
  • Anschließend wird ein Planarisierungsvorgang, wie ein CMP, durchgeführt, um überschüssige Materialien zu entfernen, wie in 23 gezeigt. Durch diesen Arbeitsschritt wird eine Metall-Gate-Struktur für den gewöhnlichen FET ausgebildet (mit Ausnahme einer isolierenden Gate-Deckschicht).
  • Dann werden die Strukturen für die gewöhnlichen FET durch eine Maskenschicht 395 abgedeckt, wie in 24A gezeigt, und die erste leitfähige Schicht 415, die WFM-Schicht 410 und die Gate-Dielektrikumsschicht 400 für die NC-FET werden durch Verwenden eines Ätzarbeitsschritts versenkt, wodurch ein versenkter Gate-Raum 392 ausgebildet wird, wie in den 24A und 24B gezeigt. 24B ist die Schnittansicht, die der Linie Y-Y1 von 24A entspricht. Die Maskenschicht 395 kann ein Photoresistmuster oder ein Hardmaskenmuster sein.
  • In einigen Ausführungsformen liegt die Höhe H11 der restlichen ersten leitfähigen Schicht 415 von dem Kanal 324 in einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 50 nm. In bestimmten Ausführungsformen wird die WFM-Schicht 410 aufgrund von unterschiedlichen Ätzraten mehr als die erste leitfähige Schicht 415 geätzt und die restliche erste leitfähige Schicht 415 ragt von der WFM-Schicht 410 vor. In bestimmten Ausführungsformen wird die Gate-Dielektrikumsschicht 400 nicht geätzt. Nach dem Versenkungsätzen wird die Maskenschicht 395 entfernt.
  • Dann werden nacheinander die ferroelektrische Schicht 420, eine leitfähige Auskleidungsschicht 425 und eine zweite leitfähige Schicht 430 in dem versenkten Gate-Raum 392 ausgebildet, wie in den 25A und 25B gezeigt. 25B ist die Schnittansicht, die der Linie Y-Y1 von 25A entspricht.
  • Die ferroelektrische Schicht 420 kann durch eine der oben erwähnten Verfahren ausgebildet werden. Die Dicke der ferroelektrischen Schicht 420 liegt in einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 20 nm. Wie in 25B gezeigt, wird die ferroelektrische Schicht 420 in einigen Ausführungsformen konform ausgebildet.
  • Die leitfähige Auskleidungsschicht 425 ist eine Deck- oder eine Klebeschicht für die zweite leitfähige Schicht und ist beispielsweise aus Ti, Ta, TiN und/oder TaN hergestellt. Die Dicke der leitfähigen Auskleidungsschicht 425 liegt in einigen Ausführungsformen in einem Bereich von etwa 0,5 nm bis etwa 10 nm und kann durch einen geeigneten Vorgang, wie ALD, CVD, PVD, Galvanisieren oder Kombinationen davon, ausgebildet werden. Wie in 25B gezeigt, wird die leitfähige Auskleidungsschicht 425 in einigen Ausführungsformen konform ausgebildet.
  • Die zweite leitfähige Schicht 430 wird aus demselben oder einem ähnlichen Material wie die erste leitfähige Schicht 415 hergestellt und kann durch einen geeigneten Vorgang, wie ALD, CVD, PVD, Galvanisieren oder Kombinationen davon, ausgebildet werden. In einer Ausführungsform wird W als die zweite leitfähige Schicht 430 verwendet.
  • Nach der zweiten leitfähigen Schicht 430 wird ein Temperarbeitsschritt durchgeführt, wodurch die Phase der ferroelektrischen Schicht aus einer polykristallinen Struktur in eine kristalline Struktur, beispielsweise eine orthorhombische Struktur, die Ferroelektrizität zeigt, umgewandelt wird. Der Temperarbeitsschritt beinhaltet in einigen Ausführungsformen schnelles thermisches Tempern (RTA), das bei einer Temperatur zwischen etwa 400 °C bis etwa 900 °C durchgeführt wird.
  • Anschließend wird ein Planarisierungsvorgang, wie ein CMP, durchgeführt, um überschüssige Materialien zu entfernen, wie in den 26A und 26B gezeigt. 26B ist die Schnittansicht, die der Linie Y-Y1 von 26A entspricht. Durch diesen Arbeitsschritt werden obere Abschnitte der Seitenwand-Abstandshalter 348, die ESL-Schicht 362 und die Dielektrikumsschicht 372 freigelegt. Die ferroelektrische Schicht 420 und die leitfähige Auskleidungsschicht 425, die in der Region des gewöhnlichen FET ausgebildet sind, werden durch den Planarisierungsarbeitsschritt entfernt.
  • Dann wird ein Versenkungsätzarbeitsschritt durchgeführt, wodurch die Höhe der Gatestruktur für den NC-Fin-FET und die Höhe der Gatestruktur für den gewöhnlichen FET verringert werden und ein zweiter versenkter Gate-Raum 394 ausgebildet wird, wie in den 27A und 27B gezeigt.
  • Des Weiteren, wie in den 28A und 28B gezeigt, wird nach dem Versenkungsätzarbeitsschritt eine Gate-Deckschicht 440 in dem zweiten Gate-Raum 394 ausgebildet, um die Gate-Elektroden während anschließenden Vorgängen zu schützen. In einigen Ausführungsformen beinhaltet die Gate-Deckschicht 440 SiO2, SiCN, SiON, SiN, Al2O3, La2O3, SiN, eine Kombination davon oder dergleichen, andere geeignete Dielektrikumsfilme können jedoch verwendet werden. Die Gate-Deckschicht 440 kann unter Verwendung von beispielsweise CVD, PVD, Spin-on-Glass oder dergleichen ausgebildet werden. Andere geeignete Vorgangsschritte können verwendet werden. Ein Planarisierungsvorgang, wie ein CMP, kann durchgeführt werden, um überschüssige Materialien zu entfernen. Während des Planarisierungsvorgangs wird in einigen Ausführungsformen auch die Dielektrikumsschicht 372 entfernt, wie in den 28A und 28B gezeigt. Die Dicke der Gate-Deckschicht 440 nach dem Planarisierungsvorgang liegt in einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 50 nm.
  • 29A zeigt eine beispielhafte Schnittansicht eines Halbleiterbauelements entlang der X-Richtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 29B zeigt eine beispielhafte Schnittansicht des NC-Fin-FET-Abschnitts entlang der Y-Richtung und 29C zeigt eine beispielhafte Schnittansicht des Abschnitts des gewöhnlichen Fin-FET entlang der Y-Richtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Wie in 29A gezeigt, beinhaltet der NC-Fin-FET-Abschnitt eine MIM-Struktur, die von der zweiten leitfähigen Schicht 430, der leitfähigen Auskleidungsschicht 425, der ferroelektrischen Schicht 420 und der ersten leitfähigen Schicht 415 gebildet wird, zusammen mit einer MOS-Struktur, die von der ersten leitfähigen Schicht 415, der WFM-Schicht 410, der Gate-Dielektrikumsschicht 400 und dem Kanal 324 gebildet wird, während der Abschnitt des gewöhnlichen Fin-FET nur die MOS-Struktur beinhaltet.
  • In dem NC-Fin-FET-Abschnitt ist die obere Oberfläche der MIM-Struktur im Wesentlichen flach, wie in 29B gezeigt. Anders ausgedrückt, ein Boden der isolierenden Gate-Deckschicht 440 ist im Wesentlichen flach, was bedeutet, dass die Variation weniger als 1,0 nm beträgt.
  • Die Dicke H21 der WFM-Schicht 410 über dem Kanal (oberer Abschnitt der Rippenstruktur) 324 variiert je nach den Typen des NC-FET (Leitfähigkeitstyp und/oder Betriebsspannung) und liegt in einigen Ausführungsformen in einem Bereich von etwa 0,5 nm bis etwa 20 nm. Die Dicke H22 der ersten leitfähigen Schicht 415 über dem Kanal 324 liegt in einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 50 nm. Die Dicke H23 der ferroelektrischen Schicht 420 über der ersten leitfähigen Schicht (internes Gate) 415 liegt in einigen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 20 nm. Die Dicke H24 der leitfähigen Auskleidungsschicht 425 über der ersten leitfähigen Schicht (internes Gate) 415 liegt in einigen Ausführungsformen in einem Bereich von etwa 0,5 nm bis etwa 10 nm. Die Dicke H25 der zweiten leitfähigen Schicht 430 über dem Kanal 324 liegt in einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 50 nm. In bestimmten Ausführungsformen ist H22 größer gleich H25 und in anderen Ausführungsformen ist H22 kleiner als H25.
  • In dem Abschnitt des gewöhnlichen Fin-FET liegt die Höhe H26 des Metall-Gates (die erste leitfähige Schicht 415 und die WFM-Schicht 410) über dem Kanal (oberer Abschnitt der Rippenstruktur) 324 in einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 110 nm.
  • Wie in den 29B und 29C gezeigt, weisen die Gate-Dielektrikumsschicht 400 und die WFM-Schicht 410 eine „U-Form“ im Querschnitt in Y-Richtung mit einem dünnen Mittelabschnitt und dicken Seitenabschnitten auf, und wie in 29A gezeigt, weisen die Gate-Dielektrikumsschicht 400 und die WFM-Schicht 410 eine „U-Form“ zwischen benachbarten Kanälen 324 und/oder zwischen dem Seitenwand-Abstandshalter 348 und dem Kanal 324 im Querschnitt in X-Richtung auf.
  • Des Weiteren, wie in 19B gezeigt, weisen die ferroelektrische Schicht 420, die leitfähige Auskleidungsschicht 425 und die zweite leitfähige Schicht 430 eine „U-Form“ im Querschnitt in Y-Richtung auf, wie in 29A gezeigt, die ferroelektrische Schicht 420, die leitfähige Auskleidungsschicht 425 und die zweite leitfähige Schicht 430 weisen eine „U-Form“ zwischen den Seitenwand-Abstandshaltern 348 im Querschnitt in X-Richtung auf, obwohl 29A nur einen Endabschnitt der U-Form zeigt.
  • Nach dem Ausbilden der Gate-Deckschicht 440, so dass sie in direktem Kontakt mit der zweiten leitfähigen Schicht 430 für den NC-FET und mit der ersten leitfähigen Schicht 415 für den gewöhnlichen FET ist, werden weitere CMOS-Vorgänge durchgeführt, um verschiedene Merkmale auszubilden, wie zusätzliche Zwischendielektrikumsschichten, Kontakte/Durchkontaktierungen, Zwischenverbindungsmetallschichten und Passivierungsschichten usw.
  • Man wird verstehen, dass nicht alle Vorteile unbedingt hierin erörtert wurden, kein bestimmter Vorteil für alle Ausführungsformen oder Beispiele erforderlich ist und andere Ausführungsformen oder Beispiele andere Vorteile anbieten können.
  • In der vorliegenden Offenbarung ist es beispielsweise möglich, Beanspruchungseffekte zu maximieren und eine ferroelektrische Eigenschaft zu stabilisieren, da die ferroelektrische Schicht eine kristalline Phase in einer amorphen Matrix beinhaltet. Des Weiteren ist es möglich, Betriebseigenschaften von NCFET zu verbessern.
  • Gemäß einem Gesichtspunkt der vorliegenden Offenbarung wird in einem Verfahren zur Herstellung einer Struktur mit negativer Kapazität eine ferroelektrische Dielektrikumsschicht über einer ersten leitfähigen Schicht ausgebildet, die über einem Substrat angeordnet ist. Eine zweite leitfähige Schicht wird über der Dielektrikumsschicht ausgebildet. Die ferroelektrische Dielektrikumsschicht beinhaltet eine amorphe Schicht und Kristalle. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen sind die amorphe Schicht und die Kristalle aus demselben Material hergestellt, einschließlich HfO2 und einem Oxid eines Metallelements, wobei es sich bei dem Metallelement um ein oder mehrere handelt, die aus der Gruppe bestehend aus Zr, Al, La, Y, Gd und Sr ausgewählt sind. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen wird die ferroelektrische Dielektrikumsschicht durch ein Atomlagenabscheidungsverfahren (ALD-Verfahren) bei einer Substrattemperatur in einem Bereich von 100 °C bis 300 °C ausgebildet. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen wird ein Temperarbeitsschritt durchgeführt, nachdem die ferroelektrische Dielektrikumsschicht durch ein ALD-Verfahren ausgebildet wurde. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen sind die Kristalle Nanokristalle, die in der amorphen Schicht verteilt sind. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen liegt eine durchschnittliche Größe der Nanokristalle in einem Bereich von 0,5 nm bis 5 nm. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen weisen die Kristalle eine Stängelform auf, die sich entlang einer Filmstapelrichtung erstreckt und in die amorphe Schicht eingebettet ist. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen liegt ein durchschnittlicher Durchmesser der Stängelform in einem Bereich von 0,5 nm bis 5 nm. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen liegt eine durchschnittliche Länge der Stängelform in einem Bereich von 1 nm bis 5 nm. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen befinden sich die Kristalle mit einer Stängelform näher zu der ersten leitfähigen Schicht, so dass eine Dichte der Kristalle in der ferroelektrischen Schicht in einer Region, die näher zu der ersten leitfähigen Schicht ist, größer ist als in einer Region, die näher zu der zweiten leitfähigen Schicht ist. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen wird die ferroelektrische Dielektrikumsschicht durch das folgende Verfahren ausgebildet. Die Kristalle mit einer Stängelform werden über der ersten leitfähigen Schicht ausgebildet und die amorphe Schicht wird über den Kristallen mit einer Stängelform ausgebildet. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen befinden sich die Kristalle mit einer Stängelform näher zu der zweiten leitfähigen Schicht, so dass eine Dichte der Kristalle in der ferroelektrischen Schicht in einer Region, die näher zu der zweiten leitfähigen Schicht ist, größer ist als in einer Region, die näher zu der ersten leitfähigen Schicht ist. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen wird die ferroelektrische Dielektrikumsschicht durch das folgende Verfahren ausgebildet. Eine erste amorphe Schicht wird über der ersten leitfähigen Schicht ausgebildet. Die Kristalle mit einer Stängelform werden über einer ersten amorphen Schicht ausgebildet. Eine zweite amorphe Schicht wird ausgebildet, nachdem die Kristalle mit einer Stängelform ausgebildet wurden.
  • Gemäß einem anderen Gesichtspunkt der vorliegenden Offenbarung wird in einem Verfahren zur Herstellung einer Struktur mit negativer Kapazität eine ferroelektrische Dielektrikumsschicht über einer ersten leitfähigen Schicht ausgebildet, die über einem Substrat angeordnet ist. Eine zweite leitfähige Schicht wird über der ferroelektrischen Dielektrikumsschicht ausgebildet. Die ferroelektrische Dielektrikumsschicht wird durch das folgende Verfahren ausgebildet. Eine amorphe Oxidschicht wird über der ersten leitfähigen Schicht ausgebildet. Eine Metallschicht wird über der amorphen Oxidschicht ausgebildet. Das Substrat wird getempert, so dass Metallelemente der Metallschicht in die amorphe Schicht diffundieren. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen beinhalten die amorphe Schicht und die amorphe Oxidschicht HfO2 und das Metallelement beinhaltet ein oder mehrere, die aus der Gruppe bestehend aus Zr, Al, La, Y, Gd und Sr ausgewählt sind. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen wird das Tempern bei einer Substrattemperatur in einem Bereich von 300 bis 600 °C durchgeführt.
  • Gemäß einem anderen Gesichtspunkt der vorliegenden Offenbarung wird in einem Verfahren zur Herstellung einer Struktur mit negativer Kapazität eine ferroelektrische Dielektrikumsschicht über einer ersten leitfähigen Schicht ausgebildet, die über einem Substrat angeordnet ist. Eine zweite leitfähige Schicht wird über der ferroelektrischen Dielektrikumsschicht ausgebildet. Die ferroelektrische Dielektrikumsschicht wird durch das folgende Verfahren ausgebildet. Eine amorphe Oxidschicht wird über der ersten leitfähigen Schicht ausgebildet. Die amorphe Oxidschicht ist ein sauerstoffarmes Oxid. Die amorphe Oxidschicht wird in einer sauerstoffhaltigen Atmosphäre getempert. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen beinhaltet die amorphe Oxidschicht HfO2-x, wobei 0 < x ≤ 0,8, und enthält weiterhin ein oder mehrere, die aus der Gruppe bestehend aus Zr, Al, La, Y, Gd und Sr ausgewählt sind. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen wird das Tempern bei einer Substrattemperatur in einem Bereich von 400 bis 800 °C durchgeführt. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen beinhaltet die erste leitfähige Schicht SiGe.
  • Gemäß einem anderen Gesichtspunkt der vorliegenden Offenbarung wird in einem Verfahren zur Herstellung eines Feldeffekttransistors mit negativer Kapazität (NC-FET) eine ferroelektrische Dielektrikumsschicht über der ferroelektrischen Dielektrikumsschicht ausgebildet und eine Gate-Elektrodenschicht wird über der ferroelektrischen Dielektrikumsschicht ausgebildet. Die ferroelektrische Dielektrikumsschicht beinhaltet eine amorphe Schicht und Kristalle.
  • Gemäß einem Gesichtspunkt der vorliegenden Offenbarung beinhaltet eine Struktur mit negativer Kapazität eine erste leitfähige Schicht, eine ferroelektrische Dielektrikumsschicht, die über der ersten leitfähigen Schicht angeordnet ist, und eine zweite leitfähige Schicht, die über der ferroelektrischen Dielektrikumsschicht angeordnet ist. Die ferroelektrische Dielektrikumsschicht beinhaltet eine amorphe Schicht und Kristalle. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen sind die amorphe Schicht und die Kristalle aus demselben Material hergestellt, einschließlich HfO2 und einem Oxid eines Metallelements, wobei es sich bei dem Metallelement um ein oder mehrere handelt, die aus der Gruppe bestehend aus Zr, Al, La, Y, Gd und Sr ausgewählt sind. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen sind die Kristalle Nanokristalle, die in der amorphen Schicht verteilt sind. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen liegt eine durchschnittliche Größe der Nanokristalle in einem Bereich von 0,5 nm bis 5 nm. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen weisen die Kristalle eine Stängelform auf, die sich entlang einer Filmstapelrichtung erstreckt und in die amorphe Schicht eingebettet ist. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen liegt ein durchschnittlicher Durchmesser der Stängelform in einem Bereich von 0,5 nm bis 5 nm. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen liegt eine durchschnittliche Länge der Stängelform in einem Bereich von 1 nm bis 5 nm. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen befinden sich die Kristalle mit einer Stängelform näher zu der ersten leitfähigen Schicht, so dass eine Dichte der Kristalle in der ferroelektrischen Schicht in einer Region, die näher zu der ersten leitfähigen Schicht ist, größer ist als in einer Region, die näher zu der zweiten leitfähigen Schicht ist. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen befinden sich die Kristalle mit einer Stängelform näher zu der zweiten leitfähigen Schicht, so dass eine Dichte der Kristalle in der ferroelektrischen Schicht in einer Region, die näher zu der zweiten leitfähigen Schicht ist, größer ist als in einer Region, die näher zu der ersten leitfähigen Schicht ist. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen sind die amorphe Schicht und die Kristalle aus HfZrO2 hergestellt.
  • Gemäß einem anderen Gesichtspunkt der vorliegenden Offenbarung beinhaltet ein Feldeffekttransistor mit negativer Kapazität (NC-FET) eine Kanalschicht, die aus einem Halbleiter hergestellt ist, eine ferroelektrische Dielektrikumsschicht, die über der Kanalschicht angeordnet ist, und eine Gate-Elektrodenschicht, die über der ferroelektrischen Dielektrikumsschicht angeordnet ist. Die ferroelektrische Dielektrikumsschicht beinhaltet eine amorphe Schicht und Kristalle. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen sind die amorphe Schicht und die Kristalle aus demselben Material hergestellt, einschließlich HfO2 und einem Oxid eines Metallelements, wobei es sich bei dem Metallelement um ein oder mehrere handelt, die aus der Gruppe bestehend aus Zr, Al, La, Y, Gd und Sr ausgewählt sind. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen sind die Kristalle Nanokristalle, die in der amorphen Schicht verteilt sind. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen weisen die Kristalle eine Stängelform auf, die sich entlang einer Filmstapelrichtung erstreckt und in die amorphe Schicht eingebettet ist. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen befinden sich die Kristalle mit einer Stängelform näher zu der Kanalschicht, so dass eine Dichte der Kristalle in der ferroelektrischen Schicht in einer Region, die näher zu der Kanalschicht ist, größer ist als in einer Region, die näher zu der Gate-Elektrodenschicht ist. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen befinden sich die Kristalle mit einer Stängelform näher zu der Gate-Elektrodenschicht, so dass eine Dichte der Kristalle in der ferroelektrischen Schicht in einer Region, die näher zu der Gate-Elektrodenschicht ist, größer ist als in einer Region, die näher zu der Kanalschicht ist. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen beinhaltet die Kanalschicht SiGe. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen beinhaltet die Gate-Elektrodenschicht eine erste leitfähige Schicht, die auf der ferroelektrischen Dielektrikumsschicht angeordnet ist, und die erste leitfähige Schicht ist aus TiN oder mit einem oder mehreren Elementen dotiertem TiN hergestellt. In einer oder mehreren der vorstehenden und folgenden Ausführungsformen beinhaltet die Gate-Elektrodenschicht weiterhin eine zweite leitfähige Schicht, die auf der ersten leitfähigen Schicht angeordnet ist, und die zweite leitfähige Schicht ist aus TaN hergestellt.
  • Gemäß einem anderen Gesichtspunkt der vorliegenden Offenbarung beinhaltet ein Feldeffekttransistor mit negativer Kapazität (NC-FET) eine Kanalschicht, die aus einem Halbleiter hergestellt ist, eine erste Dielektrikumsschicht, die über der Kanalschicht angeordnet ist, eine erste leitfähige Schicht, die über der ersten Dielektrikumsschicht angeordnet ist, eine zweite Dielektrikumsschicht, die über der ersten leitfähigen Schicht angeordnet ist, und eine Gate-Elektrodenschicht, die über der zweiten Dielektrikumsschicht angeordnet ist. Die zweite Dielektrikumsschicht beinhaltet ein gestauchtes Oxid von Hafnium und ein Metallelement X, wobei es sich bei X um ein oder mehrere handelt, die aus der Gruppe bestehend aus Zr, Al, La, Y, Gd und Sr ausgewählt sind.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen oder Beispiele, so dass Fachmänner die Gesichtspunkte der vorliegenden Offenbarung besser verstehen können. Fachmänner sollten zu schätzen wissen, dass sie die vorliegende Offenbarung leicht als eine Grundlage zum Entwerfen oder Modifizieren anderer Vorgänge und Strukturen zur Ausführung derselben Zwecke und/oder Erzielung derselben Vorteile der hierin eingeführten Ausführungsformen oder Beispiele verwenden können. Fachmänner sollten zudem begreifen, dass derartige äquivalente Konstruktionen nicht von dem Sinn und Schutzumfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Substitutionen und Abänderungen hierin vornehmen können, ohne vom Sinn und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62552900 [0001]

Claims (20)

  1. Verfahren zur Herstellung einer Struktur mit negativer Kapazität, wobei das Verfahren Folgendes umfasst: Ausbilden einer ferroelektrischen Dielektrikumsschicht über einer ersten leitfähigen Schicht, die über einem Substrat angeordnet ist; und Ausbilden einer zweiten leitfähigen Schicht über der ferroelektrischen Dielektrikumsschicht, wobei die ferroelektrische Dielektrikumsschicht eine amorphe Schicht und Kristalle beinhaltet.
  2. Verfahren nach Anspruch 1, wobei die amorphe Schicht und die Kristalle aus demselben Material hergestellt sind, einschließlich HfO2 und einem Oxid von einem Metallelement, wobei es sich bei dem Metallelement um ein oder mehrere handelt, die aus der Gruppe bestehend aus Zr, Al, La, Y, G und Sr ausgewählt sind.
  3. Verfahren nach Anspruch 1 oder 2, wobei die ferroelektrische Dielektrikumsschicht durch ein Atomlagenabscheidungsverfahren (ALD-Verfahren) bei einer Substrattemperatur in einem Bereich von 100 °C bis 300 °C ausgebildet wird.
  4. Verfahren nach Anspruch 3, wobei ein Temperarbeitsschritt durchgeführt wird, nachdem die ferroelektrische Dielektrikumsschicht durch ein ALD-Verfahren ausgebildet wurde.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Kristalle Nanokristalle sind, die in der amorphen Schicht verteilt sind.
  6. Verfahren nach Anspruch 5, wobei eine durchschnittliche Größe der Nanokristalle in einem Bereich von 0,5 nm bis 5 nm liegt.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Kristalle eine Stängelform aufweisen, die sich entlang einer Filmstapelrichtung erstreckt und in die amorphe Schicht eingebettet ist.
  8. Verfahren nach Anspruch 7, wobei ein durchschnittlicher Durchmesser der Stängelform in einem Bereich von 0,5 nm bis 5 nm liegt.
  9. Verfahren nach Anspruch 7 oder 8, wobei eine durchschnittliche Länge der Stängelform in einem Bereich von 1 nm bis 5 nm liegt.
  10. Verfahren nach einem der vorhergehenden Ansprüche 7 bis 9, wobei die Kristalle mit einer Stängelform sich näher zu der ersten leitfähigen Schicht befinden, so dass eine Dichte der Kristalle in der ferroelektrischen Schicht in einer Region, die näher zu der ersten leitfähigen Schicht ist, größer ist als in einer Region, die näher zu der zweiten leitfähigen Schicht ist.
  11. Verfahren nach Anspruch 10, wobei die ferroelektrische Dielektrikumsschicht ausgebildet wird durch: Ausbilden der Kristalle mit einer Stängelform über der ersten leitfähigen Schicht und Ausbilden der amorphen Schicht über den Kristallen mit einer Stängelform.
  12. Verfahren nach einem der vorhergehenden Ansprüche 7 bis 9, wobei die Kristalle mit einer Stängelform sich näher zu der zweiten leitfähigen Schicht befinden, so dass eine Dichte der Kristalle in der ferroelektrischen Schicht in einer Region, die näher zu der zweiten leitfähigen Schicht ist, größer ist als in einer Region, die näher zu der ersten leitfähigen Schicht ist.
  13. Verfahren nach Anspruch 12, wobei die ferroelektrische Dielektrikumsschicht ausgebildet wird durch: Ausbilden einer ersten amorphen Schicht über der ersten leitfähigen Schicht; Ausbilden der Kristalle mit einer Stängelform über einer ersten amorphen Schicht und Ausbilden einer zweiten amorphen Schicht, nachdem die Kristalle mit einer Stängelform ausgebildet wurden.
  14. Verfahren zur Herstellung einer Struktur mit negativer Kapazität, wobei das Verfahren Folgendes umfasst: Ausbilden einer ferroelektrischen Dielektrikumsschicht über einer ersten leitfähigen Schicht, die über einem Substrat angeordnet ist; und Ausbilden einer zweiten leitfähigen Schicht über der ferroelektrischen Dielektrikumsschicht, wobei die ferroelektrische Dielektrikumsschicht ausgebildet wird durch: Ausbilden einer amorphen Oxidschicht über der ersten leitfähigen Schicht; Ausbilden einer Metallschicht über der amorphen Oxidschicht und Tempern des Substrats, so dass Metallelemente der Metallschicht in die amorphe Schicht diffundieren.
  15. Verfahren nach Anspruch 14, wobei die amorphe Schicht und die amorphe Oxidschicht HfO2 und einem Oxid beinhalten und das Metallelement um ein oder mehrere beinhaltet, die aus der Gruppe bestehend aus Zr, Al, La, Y, G und Sr ausgewählt sind.
  16. Verfahren nach Anspruch 14 oder 15, wobei das Tempern bei einer Substrattemperatur in einem Bereich von 300 °C bis 600 °C durchgeführt wird.
  17. Struktur mit negativer Kapazität, umfassend: eine erste leitfähige Schicht; eine ferroelektrische Dielektrikumsschicht, die über der ersten leitfähigen Schicht angeordnet ist; und eine zweite leitfähige Schicht, die über der ferroelektrischen Dielektrikumsschicht angeordnet ist, wobei die ferroelektrische Dielektrikumsschicht eine amorphe Schicht und Kristalle beinhaltet.
  18. Struktur mit negativer Kapazität nach Anspruch 17, wobei die amorphe Schicht und die Kristalle aus demselben Material hergestellt sind, einschließlich HfO2 und einem Oxid von einem Metallelement, wobei es sich bei dem Metallelement um ein oder mehrere handelt, die aus der Gruppe bestehend aus Zr, Al, La, Y, G und Sr ausgewählt sind.
  19. Struktur mit negativer Kapazität nach Anspruch 17 oder 18, wobei die Kristalle Nanokristalle sind, die in der amorphen Schicht verteilt sind.
  20. Struktur mit negativer Kapazität nach einem der vorhergehenden Ansprüche 17 bis 19, wobei die Kristalle eine Stängelform aufweisen, die sich entlang einer Filmstapelrichtung erstreckt und in die amorphe Schicht eingebettet ist.
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