DE102020124124B4 - Selbstjustierende rückseitige source-kontakt-struktur und verfahren zu ihrer herstellung - Google Patents

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Abstract

Eine Halbleitervorrichtung gemäß der vorliegenden Offenbarung weist auf: ein Source-Merkmal und ein Drain-Merkmal, mehrere Halbleiter-Nanostrukturen, die sich zwischen dem Source-Merkmal und dem Drain-Merkmal erstrecken, eine Gate-Struktur, die sich um jede der mehreren Halbleiter-Nanostrukturen herum legt, eine untere dielektrische Schicht über der Gate-Struktur und dem Drain-Merkmal, eine rückseitige Stromversorgungsschiene, die über der unteren dielektrischen Schicht angeordnet ist, und einen rückseitigen Source-Kontakt, der zwischen dem Source-Merkmal und der rückseitigen Stromversorgungsschiene angeordnet ist. Der rückseitige Source-Kontakt erstreckt sich durch die untere dielektrische Schicht.

Description

  • HINTERGRUND
  • Die Branche der integrierten Halbleiterschaltkreise (ICs) hat ein exponentielles Wachstum erfahren. Technische Fortschritte bei den IC-Materialien und dem IC-Design haben IC-Generationen hervorgebracht, wo jede Generation kleinere und komplexere Schaltkreise aufweist als die vorherige Generation. Im Zuge der IC-Entwicklung hat die Funktionsdichte (das heißt die Anzahl der miteinander verbundenen Bauelemente pro Chipfläche) allgemein zugenommen, während die Geometriegröße (das heißt die kleinste Komponente (oder Leitung), die mittels eines Herstellungsprozesses gebildet werden kann) kleiner geworden ist. Dieser Prozess der Abwärtsskalierung realisiert allgemein Vorteile, indem er die Produktionseffizienz steigert und die mit der Produktion verbundenen Kosten senkt. Eine solche Abwärtsskalierung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht.
  • Im Zuge der Entwicklung der Technologie der integrierten Schaltkreise (ICs) in Richtung kleinerer Technologieknoten wurden beispielsweise Multi-Gate-Vorrichtungen eingeführt, um die Gate-Steuerung zu verbessern, indem die Gate-Kanal-Kopplung erhöht, der Strom im Aus-Zustand reduziert und die Kurzkanaleffekte (Short-Channel Effects, SCEs) verringert wurden. Eine Multi-Gate-Vorrichtung bezieht sich allgemein auf eine Vorrichtung, die eine Gate-Struktur aufweist, oder einen Abschnitt davon, die über mehr als einer Seite einer Kanalregion angeordnet ist. Finnen-artige Feldeffekttransistoren (FinFETs) und Multi-Bridge-Channel-Transistoren (MBC-Transistoren) sind Beispiele für Multi-Gate-Vorrichtungen, die zu populären und vielversprechenden Kandidaten für Anwendungen mit hoher Leistung und geringem Leckstrom geworden sind. Ein FinFET hat einen erhöhten Kanal, der auf mehr als einer Seite von einem Gate umhüllt ist (das Gate umhüllt zum Beispiel die Oberseite und die Seitenwände einer „Finne“ aus Halbleitermaterial, die sich von einem Substrat aus erstreckt). Ein MBC-Transistor hat eine Gate-Struktur, die sich - teilweise oder vollständig - um eine Kanalregion herum erstrecken kann, um Zugang zu der Kanalregion auf zwei oder mehr Seiten zu ermöglichen. Da seine Gate-Struktur die Kanalregionen umgibt, kann ein MBC-Transistor auch als „Surrounding-Gate-Transistor“ (SGT) oder „Gate-All-Around-Transistor“ (GAA) bezeichnet werden. Die Kanalregion des MBC-Transistors kann aus Nanodrähten, Nanolagen, anderen Nanostrukturen und/oder anderen geeigneten Strukturen gebildet werden. Die Formen der Kanalregion haben einem MBC-Transistor auch alternative Namen gegeben, wie zum Beispiel Nanolagen-Transistor oder Nanodraht-Transistor.
  • Da die Abstände zwischen Gate-Strukturen und Source/Drain-Merkmalen in Multi-Gate-Vorrichtungen immer kleiner werden, wird ein Teil der elektrischen Leitungen auf die Rückseite verlegt. Bei der Bildung von Kontaktöffnungen auf der Rückseite können jedoch Abweichungen bei der Überlagerung zu Vorrichtungsdefekten führen. Daher sind die bisherigen rückseitigen Kontaktstrukturen zwar im Allgemeinen für ihre vorgesehen Zwecke ausreichend gewesen, doch sie sind nicht in jeder Hinsicht vollständig zufriedenstellend.
  • Die Offenlegungsschrift US 2020 / 0 075 771 A1 offenbart Halbleiterstrukturen und ein Verfahren, in welchem Source-Merkmale von Halbleiter-Nanostrukturen rückseitig kontaktiert werden.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Strukturelemente nicht maßstabsgetreu gezeichnet sind und allein veranschaulichenden Zwecken dienen. Die Abmessungen der verschiedenen Strukturelemente können vielmehr im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • 1 veranschaulicht ein Flussdiagramm eines Verfahrens zur Herstellung einer Halbleitervorrichtung, die eine untere dielektrische Schicht aufweist, gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 2-9, 10A-17A und 10B-17B veranschaulichen fragmentarische Querschnittsansichten eines Werkstücks während eines Herstellungsprozesses gemäß dem Verfahren von 1 gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Eine erfindungsgemäße Halbleitervorrichtung und ein Verfahren, welche die vorstehenden Probleme adressieren, werden durch die Ansprüche 1, 9 und 15 bereitgestellt. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung kann Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren soll, wenn eine Zahl oder ein Bereich von Zahlen mit „etwa“, „ungefähr“ und dergleichen beschrieben wird, der Begriff auch Zahlen umfassen, die innerhalb eines sinnvollen Bereichs liegen, der Variationen berücksichtigt, die jedem Herstellungsprozess inhärent sind, so wie der Durchschnittsfachmann sie verstehen würde. Zum Beispiel umfasst die Zahl oder der Bereich von Zahlen einen sinnvollen Bereich, der die angegebene Zahl sowie eine Spanne von zum Beispiel ± 10 % der angegebenen Zahl - auf der Grundlage bekannter Fertigungstoleranzen im Zusammenhang mit der Herstellung eines Merkmals, das eine mit der Zahl verknüpfte Eigenschaft aufweist - enthält. Zum Beispiel kann eine Materialschicht, die eine Dicke von „etwa 5 nm“ aufweist, einen Abmessungsbereich von 4,25 nm bis 5,75 nm umfassen, wenn der Durchschnittsfachmann weiß, dass die mit der Abscheidung der Materialschicht verknüpften Fertigungstoleranzen ± 15 % betragen.
  • Die vorliegende Offenbarung betrifft allgemein rückseitige Kontaktstrukturen für Multi-Gate-Transistoren, und betrifft insbesondere selbstjustierende rückseitige Kontaktstrukturen.
  • Zu Multi-Gate-Transistoren gehören jene Transistoren, deren Gate-Strukturen auf mindestens zwei Seiten einer Kanalregion ausgebildet sind. Beispiele für Multi-Gate-Vorrichtungen sind Finnen-artige Feldeffekttransistoren (FinFETs), die Finnen-artige Strukturen aufweisen, und MBC-Transistoren, die mehrere Kanalelemente aufweisen. Wie oben beschrieben, können MBC-Transistoren auch als SGTs, GAA-Transistoren, Nanolagen-Transistoren oder Nanodraht-Transistoren bezeichnet werden. Diese Multi-Gate-Vorrichtungen können entweder vom n-Typ oder vom p-Typ sein. Ein MBC-Transistor umfasst jede Vorrichtung, deren Gate-Struktur (oder ein Abschnitt davon) auf 4 Seiten einer Kanalregion (zum Beispiel um einen Abschnitt einer Kanalregion herum) ausgebildet ist. MBC-Vorrichtungen gemäß der vorliegenden Offenbarung können Kanalregionen haben, die in Nanodraht-Kanalelementen, stabförmigen Kanalelementen, Nanolagen-Kanalelementen, Nanostruktur-Kanalelementen, brückenförmigen Kanalelementen und/oder anderen geeigneten Kanalkonfigurationen angeordnet sind. Rückseitige Kontaktstrukturen, wie zum Beispiel rückseitige Stromversorgungsschienen (Backside Power Rails, BPRs), können für MBC-Transistoren vorteilhaft sein, weil sie eine zusätzliche erste Metallleitung (M0) bereitstellen, höhere Gate-Dichten ermöglichen und Stromversorgungsschienen verbreitern, um den Widerstand niedrig zu halten. Aufgrund von Abweichungen bei der Überlagerung kann es jedoch schwierig sein, zufriedenstellende BPRs zu bilden, ohne Kurzschlüsse zu verursachen, wie zum Beispiel einen Kurzschluss zwischen einem rückseitigen Source-Kontakt und einer Gate-Struktur.
  • Die vorliegende Offenbarung stellt Ausführungsformen einer Halbleitervorrichtung bereit, die auf der Unterseite eine dielektrische Schicht mit selbstjustierendem Kontakt (Self-Aligned Contact, SAC) enthält, welche die Rückseiten des Source-Merkmals und der Gate-Struktur bedeckt, um einen selektiven Zugriff auf die Source-Merkmals zu ermöglichen. Infolge dessen ist die Bildung eines rückseitigen Source-Kontakts, der sich zu dem Source-Merkmal hin öffnet, selbstjustierend und erfordert keine hohe Präzision bei der Überlagerung.
  • Die verschiedenen Aspekte der vorliegenden Offenbarung werden nun unter Bezug auf die Figuren ausführlicher beschrieben. 1 veranschaulicht ein Flussdiagramm, das ein Verfahren 100 zum Bilden einer Halbleitervorrichtung aus einem Werkstück gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht. Das Verfahren 100 ist lediglich ein Beispiel und soll die vorliegende Offenbarung nicht auf das beschränken, was ausdrücklich in dem Verfahren 100 veranschaulicht ist. Zusätzliche Schritte können vor, während und nach dem Verfahren 100 ausgeführt werden, und einige beschriebene Schritte können ersetzt, weggelassen oder verschoben werden, um zusätzliche Ausführungsformen des Verfahrens zu erhalten. Der Einfachheit halber werden hier nicht alle Schritte im Detail beschrieben. Das Verfahren 100 wird im Folgenden in Verbindung mit fragmentarischen Querschnittsansichten des Werkstücks auf verschiedenen Fertigungsstufen gemäß Ausführungsformen des Verfahrens 100 beschrieben. Zur Vermeidung von Zweifelsfällen verläuft in allen Figuren die X-Richtung senkrecht zur Y-Richtung, und die Z-Richtung verläuft senkrecht sowohl zur X-Richtung als auch zur Y-Richtung.
  • Wie in den 1 und 2 gezeigt, enthält das Verfahren 100 einen Block 102, in dem ein Werkstück 200 bereitgestellt wird. Das Werkstück 200 umfasst ein Substrat 202, eine untere Opferschicht 203, die über dem Substrat 202 angeordnet ist, eine untere Deckschicht 205, die über der unteren Opferschicht 203 angeordnet ist, und einen Stapel 204, der über der unteren Deckschicht 205 angeordnet ist. Der Stapel 204 umfasst mehrere Kanalschichten 208 und mehrere Opferschichten 206. Weil das Werkstück 200 zu einer Halbleitervorrichtung verarbeitet wird, kann das Werkstück 200 als eine Halbleitervorrichtung 200 bezeichnet werden, so wie der Kontext es verlangt. In einigen Ausführungsformen kann das Substrat 202 ein Halbleitersubstrat, wie beispielsweise ein Siliziumsubstrat, sein. Das Substrat 202 kann auch andere Halbleiter wie Germanium, Siliziumcarbid (SiC), Silizium-Germanium (SiGe) oder Diamant enthalten. Alternativ kann das Substrat 202 auch einen Verbundhalbleiter und/oder einen Legierungshalbleiter enthalten. In der dargestellten Ausführungsform ist das Substrat 202 ein Siliziumsubstrat.
  • In einigen Ausführungsformen kann die untere Opferschicht 203 ein Halbleitermaterial wie zum Beispiel Silizium-Germanium (SiGe) enthalten. In diesen Ausführungsformen kann die untere Opferschicht 203 einen ersten Germaniumgehalt zwischen etwa 10 % und etwa 50 % enthalten. In einigen Implementierungen wird die untere Opferschicht 203 epitaxial auf dem Substrat 202 unter Verwendung eines Molekularstrahlepitaxie-Prozesses (Molecular Beam Epitaxy, MBE), eines Dampfphasenepitaxie-Prozesses (Vapor-Phase Epitaxy, VPE), eines Ultrahochvakuum-CVD-Prozesses (Ultra-High Vacuum CVD, UHV-CVD)), eines metallorganisch-chemischen Aufdampfungsprozesses (Metalorganic Chemical Vapor Deposition, MOCVD) und/oder anderer geeigneter epitaxialer Wachstumsprozesse abgeschieden. In einigen Fällen wird die untere Opferschicht 203 auf eine Dicke zwischen etwa 8 nm und etwa 15 nm gebildet.
  • Die untere Deckschicht 205 enthält ein Halbleitermaterial, das sich von demjenigen unterscheidet, das die untere Opferschicht 203 bildet. In einigen Ausführungsformen ist die untere Deckschicht 205 aus Silizium (Si) gebildet. In einigen Implementierungen wird die untere Deckschicht 205 epitaxial auf der unteren Opferschicht 203 unter Verwendung eines MBE-Prozesses, eines VPE-Prozesses, eines UHV-CVD-Prozesses, eines MOCVD-Prozesses und/oder anderer geeigneter epitaxialer Wachstumsprozesse abgeschieden. Wie unten noch beschrieben wird, dient die untere Deckschicht 205 dazu, das Aussparen der unteren Opferschicht 203 zu steuern, und ist nicht dazu gedacht, ein Kanalelement zu werden. Aus diesen Gründen kann die untere Deckschicht 205 eine Dicke aufweisen, die geringer ist als die jeder der Kanalschichten 208. In einigen Fällen hat die untere Deckschicht 205 eine Dicke zwischen etwa 2 nm und etwa 5 nm.
  • Wie in 2 veranschaulicht, werden die Opferschichten 206 und die Kanalschichten 208 in dem Stapel 204 abwechselnd so gestapelt, dass die Opferschichten 206 mit den Kanalschichten 208 verschachtelt werden und umgekehrt. Die Opferschichten 206 und die Kanalschichten 208 werden aus unterschiedlichen Halbleitermaterialien gebildet, die so konfiguriert sind, dass sie ein selektives Entfernen der Opferschichten 206 erlauben, ohne die Kanalschichten 208 nennenswert zu beschädigen. In einer Ausführungsform enthalten die Opferschichten 206 Silizium-Germanium (SiGe), und die Kanalschichten 208 enthalten Silizium (Si). In dieser Ausführungsform enthalten die Opferschichten 206 einen zweiten Germaniumgehalt, der größer sein kann als der erste Germaniumgehalt der unteren Opferschicht 203. In einigen Fällen liegt die zweite Germaniumkonzentration zwischen etwa 10 % und etwa 50 %. Weil ein größerer Germaniumgehalt in dem Silizium-Germanium (SiGe) zu einer schnelleren Ätzrate führt, ermöglicht der größere zweite Germaniumgehalt der Opferschichten 206 (im Vergleich zum ersten Germaniumgehalt) ein selektives Aussparen der Opferschichten 206 während der Bildung der inneren Abstandshalteraussparungen (wie unten noch beschrieben wird). Zusätzlich können die verschiedenen Germaniumgehalte so konfiguriert werden, dass in einem anschließenden Prozess ein gleichzeitiges Entfernen der Opferschichten 206 und der unteren Opferschicht 203 erreicht wird. Zum Beispiel können die Opferschichten 206 und die Kanalschichten 208 in dem Stapel 204 durch einen MBE-Prozess, einen VPE-Prozess, einen UHV-CVD-Prozess, einen MOCVD-Prozess und/oder andere geeignete epitaxiale Wachstumsprozesse gebildet werden.
  • dass drei (3) Schichten der Opferschichten 206 und drei (3) Schichten der Kanalschichten 208 abwechselnd so angeordnet sind, wie in 2 veranschaulicht, was aber nur veranschaulichenden Zwecken dient und nicht über das, was in den Ansprüchen ausdrücklich angegeben ist, hinaus einschränkend sein soll. Es ist zu erkennen, dass jede beliebige Anzahl von Opferschichten und Kanalschichten in dem Stapel 204 gebildet werden kann. Die Anzahl der Schichten hängt von der gewünschten Anzahl von Kanalelementen für die Halbleitervorrichtung 200 ab. In einigen Ausführungsformen liegt die Anzahl der Kanalschichten 208 zwischen 2 und 10. In einigen Ausführungsformen können alle Opferschichten 206 eine im Wesentlichen gleichmäßige erste Dicke aufweisen, und alle Kanalschichten 208 können eine im Wesentlichen gleichmäßige zweite Dicke aufweisen. Die erste Dicke und die zweite Dicke können identisch oder unterschiedlich sein. Die Kanalschichten 208 oder Teile davon können als ein oder mehrere Kanalelemente für eine anschließend gebildete Multi-Gate-Vorrichtung dienen, und die Dicke jeder der Kanalschichten 208 wird auf der Grundlage von Erwägungen zur Leistung der Vorrichtung ausgewählt. Die Opferschichten 206 können schließlich entfernt werden und dazu dienen, eine vertikale Distanz zwischen einer oder mehreren benachbarten Kanalregionen für eine anschließend gebildete Multi-Gate-Vorrichtung zu definieren, und die Dicke jeder der Opferschichten 206 wird auf der Grundlage von Erwägungen zur Leistung der Vorrichtung ausgewählt. In einigen Ausführungsformen ist die erste Dicke der Opferschicht 206 kleiner als die Dicke der unteren Opferschicht 203. In einigen Fällen kann die erste Dicke der Opferschicht 206 zwischen etwa 6 nm und etwa 13 nm betragen. In diesen Ausführungsformen hat die dickere untere Opferschicht 203 eine untere dielektrische Schicht zur Folge, die dicker ist als die vertikale Distanz zwischen Kanalelementen.
  • Wie in den 1 und 3 zu sehen, enthält das Verfahren 100 einen Block 104, wo aus dem Stapel 204, der unteren Deckschicht 205, der unteren Opferschicht 203 und dem Substrat 202 finnenförmige Strukturen 210 gebildet werden. In Block 108 werden der Stapel 204, die untere Deckschicht 205, die untere Opferschicht 203 und ein Abschnitt des Substrats 202 unter Verwendung eines Lithografieprozesses und eines Ätzprozesses strukturiert. Der Lithografieprozess kann Photoresistbeschichtung (zum Beispiel Aufschleudern), Weichbrennen, Maskenausrichtung, Belichten, Brennen nach dem Belichten, Photoresistentwicklung, Abspülen, Trocknen (zum Beispiel Schleudern und/oder Hartbrennen), andere geeignete Lithografietechniken und/oder Kombinationen davon umfassen. Wie in 3 gezeigt, kann eine Finnen-Top-Hartmaske 212 über dem Stapel 204 gebildet werden, um den Photolithografieprozess zu vereinfachen. Die Finnen-Top-Hartmaske 212 kann eine einzelne Schicht oder eine Mehrfachschicht sein. In den in 3 dargestellten Ausführungsformen ist die Finnen-Top-Hartmaske 212 eine Mehrfachschicht und enthält eine Oxidschicht 214 und eine Nitridschicht 216 über der Oxidschicht. Die Oxidschicht 214 kann Siliziumoxid oder Siliziumoxycarbid enthalten, und die Nitridschicht 216 enthält Siliziumnitrid oder Siliziumcarbonitrid. Der Ätzprozess kann Trockenätzen (zum Beispiel reaktives Ionenätzen (RIE)), Nassätzen und/oder andere Ätzverfahren umfassen. In einigen Implementierungen können Doppel- oder Mehrfachstrukturierungsprozesse verwendet werden, um finnenförmige Strukturen zu definieren, die zum Beispiel kleinere Abstände aufweisen als die, die sonst mit einem einzigen, direkten Photolithographieprozess erhalten werden können. Zum Beispiel wird in einer Ausführungsform eine Materialschicht über einem Substrat ausgebildet und durch einen Photolithografieprozess strukturiert. Abstandshalter werden entlang der strukturierten Materialschicht durch einen selbstjustierenden Prozess ausgebildet. Die strukturierte Materialschicht wird dann entfernt, und die verbleibenden Abstandshalter oder Dorne können dann zum Strukturieren der finnenförmigen Strukturen 210 durch Ätzen des Stapels 204, der unteren Deckschicht 205, der unteren Opferschicht 203 und eines Abschnitts des Substrats 202 verwendet werden.
  • Wie in den 1 und 4 gezeigt, enthält das Verfahren 100 einen Block 106, wo zwischen den finnenförmigen Strukturen 210 ein Isolationsmerkmal 218 gebildet wird. In einigen Ausführungsformen kann das Isolationsmerkmal 218 in Gräben 211 zwischen benachbarten finnenförmigen Strukturen 210 abgeschieden werden, um sie voneinander zu isolieren. Das Isolationsmerkmal 218 kann auch als Flachgrabenisolationsmerkmal (Shallow Trench Isolation, STI) 218 bezeichnet werden. Zum Beispiel wird in einigen Ausführungsformen zunächst ein dielektrisches Material für das Isolationsmerkmal 218 über dem Substrat 202 abgeschieden, wobei die Gräben 211 mit dem dielektrischen Material gefüllt werden. In einigen Ausführungen kann das dielektrische Material Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, fluordotiertes Silikatglas (FSG), ein Dielektrikum mit niedrigem k-Wert, Kombinationen davon und/oder andere geeignete Materialien enthalten. In verschiedenen Beispielen kann die dielektrische Schicht durch einen Aufschleuder-Beschichtungsprozess, einen CVD-Prozess, einen subatmosphärischen CVD-Prozess (SACVD), einen fließfähigen CVD-Prozess, einen ALD-Prozess, einen physikalischen Aufdampfungsprozess (PVD) und/oder einen anderen geeigneten Prozess abgeschieden werden. Das abgeschiedene dielektrische Material wird dann zum Beispiel durch ein chemisch-mechanisches Polierverfahren (CMP) ausgedünnt und planarisiert. Die planarisierte dielektrische Schicht wird durch einen Trockenätzprozess, einen Nassätzprozess und/oder eine Kombination davon weiter ausgespart oder zurückgezogen, um die STI-Merkmale 218 zu bilden. Wie in 4 gezeigt, erhebt sich mindestens ein Abschnitt der finnenförmigen Strukturen 210, der aus dem Stapel 204 gebildet wird, nach der Aussparen über die STI-Merkmale 218.
  • Wie in den 1, 4 und 5 gezeigt, enthält das Verfahren 100 einen Block 108, wo ein Dummy-Gate-Stapel 220 über einer Kanalregion 210C der finnenförmigen Strukturen 210 gebildet wird. In einigen in 5 dargestellten Ausführungsformen enthält der Dummy-Gate-Stapel 220 eine Dummy-Dielektrikumschicht 222 und eine Dummy-Elektrodenschicht 224. In diesen Ausführungsformen kann eine Gate-Top-Hartmaskenschicht 226, die zum Strukturieren des Dummy-Gate-Stapels 220 verwendet wird, auf der Dummy-Elektrodenschicht 224 verbleiben, um die Dummy-Elektrodenschicht 224 zu schützen. In den abgebildeten Ausführungsformen kann die Gate-Top-Hartmaskenschicht 226 eine Nitrid-Hartmaskenschicht 228 und eine Oxid-Hartmaskenschicht 230 über der Nitrid-Hartmaskenschicht 228 enthalten. In einigen Ausführungen kann die Dummy-Dielektrikumschicht 222 Siliziumoxid enthalten, die Dummy-Elektrodenschicht 224 kann Polysilizium enthalten, die Nitrid-Hartmaskenschicht 228 kann Siliziumnitrid oder Siliziumoxynitrid enthalten, und die Oxid-Hartmaskenschicht 230 kann Siliziumoxid enthalten. In einem beispielhaften Prozess zum Bilden des Dummy-Gate-Stapels 220 wird zunächst eine Dummy-Dielektrikumschicht 222 über der finnenförmigen Struktur 210 durch CVD, ALD, chemische Oxidation oder thermische Oxidation abgeschieden, wie in 4 veranschaulicht. Die Dummy-Elektrodenschicht 224 und die Gate-Top-Hartmaskenschicht 226 werden dann über der Dummy-Dielektrikumschicht 222 unter Verwendung eines CVD-Prozesses, eines ALD-Prozesses oder eines geeigneten Abscheidungsprozesses abgeschieden. Die Gate-Top-Hartmaskenschicht 226, die Dummy-Elektrodenschicht 224 und die Dummy-Dielektrikumschicht 222 werden dann unter Verwendung von Photolithographie- und Ätzprozessen strukturiert, um den Dummy-Gate-Stapel 220 zu bilden, wie in 5 veranschaulicht. Wie bei der Bildung der finnenförmigen Strukturen 210 können Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse zum Strukturieren des Dummy-Gate-Stapels 220 verwendet werden.
  • Der Dummy-Gate-Stapel 220 dient als Platzhalter für die Durchführung verschiedener Prozesse und soll in einem späteren Schritt entfernt und durch eine funktionale Gate-Struktur ersetzt werden. Wie in 5 veranschaulicht, werden die Dummy-Gate-Stapel 220 über den Kanalregionen 210C der finnenförmigen Strukturen 210 angeordnet. Jede der Kanalregionen 210C ist zwischen einer Source-Region 210S und einer Drain-Region 210D entlang der Längsrichtung der finnenförmigen Struktur 210, die auf die X-Richtung ausgerichtet ist, angeordnet.
  • Wie in den 1 und 5 gezeigt, enthält das Verfahren 100 einen Block 110, wo eine erste Gate-Abstandshalterschicht 232 und eine zweite Gate-Abstandshalterschicht 234 über dem Werkstück 200 abgeschieden werden. Die erste Gate-Abstandshalterschicht 232 und die zweite Gate-Abstandshalterschicht 234 werden konform über dem Werkstück 200 abgeschieden, einschließlich über Oberseiten und Seitenwänden des Dummy-Gatestapels 220 und Oberseiten der finnenförmigen Struktur 210. Der Begriff „konform“ kann im vorliegenden Text zur einfacheren Beschreibung einer Schicht mit im Wesentlichen gleichmäßiger Dicke über verschiedenen Regionen verwendet werden. Die erste Gate-Abstandshalterschicht 232 und die zweite Gate-Abstandshalterschicht 234 können unterschiedliche Dielektrizitätskonstanten sowie eine unterschiedliche Ätzselektivitäten aufweisen. In einigen Implementierungen ist eine Dielektrizitätskonstante der ersten Gate-Abstandshalterschicht 232 kleiner als eine Dielektrizitätskonstante der zweiten Gate-Abstandshalterschicht 234, und die zweite Gate-Abstandshalterschicht 234 ist ätzbeständiger als die erste Gate-Abstandshalterschicht 232. In einigen Ausführungsformen kann die erste Gate-Abstandshalterschicht 232 Siliziumoxid, Siliziumoxycarbid oder ein geeignetes dielektrisches Material mit niedrigem k-Wert enthalten. Die zweite Gate-Abstandshalterschicht 234 kann Siliziumcarbonitrid, Siliziumnitrid, Zirkoniumoxid, Aluminiumoxid oder ein geeignetes dielektrisches Material enthalten. Die erste Gate-Abstandshalterschicht 232 und die zweite Gate-Abstandshalterschicht 234 können über dem Dummy-Gate-Stapel 220 unter Verwendung von Prozessen wie zum Beispiel eines CVD-Prozesses, eines subatmosphärischen CVD-Prozesses (SACVD), eines fließfähigen CVD-Prozesses, eines ALD-Prozesses, eines PVD-Prozesses oder eines anderen geeigneten Prozesses abgeschieden werden.
  • Wie in den 1 und 6 gezeigt, enthält das Verfahren 100 einen Block 112, wo die Source-Regionen 210S und die Drainregionen 210D der finnenförmigen Strukturen 210 ausgespart werden. In einigen Ausführungsformen werden die Source-Regionen 210S und Drain-Regionen 210D der finnenförmigen Strukturen 210, die nicht durch den Dummy-Gate-Stapel 220, die erste Gate-Abstandshalterschicht 232 und die zweite Gate-Abstandshalterschicht 234 bedeckt sind, anisotrop durch Trockenätzen oder einen geeigneten Ätzprozess geätzt, um Source-Aussparungen 236S und Drain-Aussparungen 236D zu bilden. Zum Beispiel kann der Trockenätzprozess ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (zum Beispiel CF4, SF6, CH2F2, CHF3, C4F8, C4F6, CH3F und/oder C2F6), ein kohlenstoffhaltiges Gas (zum Beispiel CO und/oder CH4), ein chlorhaltiges Gas (zum Beispiel Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (zum Beispiel HBr und/oder CHBr3), ein jodhaltiges Gas, andere geeignete Gase und/oder Plasmen und/oder Kombinationen davon implementieren. Wie in 6 veranschaulicht, liegen Seitenwände der Opferschichten 206 und der Kanalschichten 208 in der Kanalregion 210C in der Source-Aussparung 236S und der Drain-Aussparung 236D frei. Die Aussparung in Block 112 wird so gesteuert, dass sie auf einer oder um eine Oberseite der unteren Deckschicht 205 endet. In dieser Hinsicht dient die untere Deckschicht 205 als eine Ätzstoppschicht (Etch Stop Layer, ESL), da sie mit einer geringeren Rate ätzt als die Opferschicht 206 direkt auf der unteren Deckschicht 205.
  • Wie in den 1 und 7 gezeigt, enthält das Verfahren 100 einen Block 114, wo die Opferschichten 206 in der Kanalregion 210C selektiv und teilweise geätzt werden, um innere Abstandshalteraussparungen 238 zu bilden. In Block 114 werden die Opferschichten 206, die in den Source-Aussparungen 236S und Drain-Aussparungen 236D frei liegen, selektiv und teilweise entlang der X-Richtung ausgespart, um innere Abstandshalteraussparungen 238 zu bilden, während die zweite Gate-Abstandshalterschicht 234, die erste Gate-Abstandshalterschicht 232, die Gate-Top-Hartmaskenschicht 226, die Kanalschichten 208 und die untere Deckschicht 205 im Wesentlichen ungeätzt sind. In Ausführungsformen, bei denen sowohl die untere Opferschicht 203 als auch die Opferschichten 206 aus Silizium-Germanium gebildet werden, kann die untere Opferschicht 203 ebenfalls ausgespart werden, wenngleich aufgrund ihres geringeren Germaniumgehalts in geringerem Ausmaß. Wie oben beschrieben, ermöglicht der niedrigere erste Germaniumgehalt in der unteren Opferschicht 203 ein langsameres Ätzen der unteren Opferschicht 203 als der Opferschichten 206, die einen höheren zweiten Germaniumgehalt aufweisen. In einer Ausführungsform, bei der die Kanalschichten 208 im Wesentlichen aus Si bestehen und die Opferschichten 206 im Wesentlichen aus SiGe bestehen, kann das selektive Aussparen der Opferschichten 206 einen SiGe-Oxidationsprozess mit anschließendem SiGe-Oxidabtrag umfassen. In diesen Ausführungsformen kann der SiGe-Oxidationsprozess die Verwendung von Ozon umfassen. In einigen alternativen Ausführungsformen kann das selektive Aussparen ein selektiver isotroper Ätzprozesses sein (zum Beispiel ein selektiver Trockenätzprozesses oder ein selektiver Nassätzprozesses), und das Ausmaß des Aussparens der Opferschichten 206 wird durch die Dauer des Ätzprozesses gesteuert. In einigen Ausführungsformen kann der selektive Trockenätzprozess die Verwendung eines oder mehrerer Ätzmittel auf Fluorbasis, wie zum Beispiel Fluorgas oder Fluorkohlenwasserstoffe, umfassen. In einigen Ausführungsformen kann der selektive Nassätzprozess ein Fluorwasserstoff-Ätzmittel (HF-Ätzmittel) oder ein NH4OH-Ätzmittel umfassen.
  • Wie in den 1 und 8 gezeigt, enthält das Verfahren 100 einen Block 116, wo innere Abstandshaltermerkmale 240 in den inneren Abstandshalteraussparungen 238 gebildet werden. In einigen Ausführungsformen können die Operationen in Block 116 das flächendeckende Abscheiden einer inneren Abstandshaltermaterialschicht über dem Werkstück 200 und ein Rückätzen der inneren Abstandshaltermaterialschicht umfassen, um die inneren Abstandshaltermerkmale 240 zu bilden. Die innere Abstandshaltermaterialschicht kann eine einzelne Schicht oder eine Mehrfachschicht sein. In einigen Implementierungen kann die innere Abstandshaltermaterialschicht mittels CVD, PECVD, LPCVD, ALD oder eines anderen geeigneten Verfahrens abgeschieden werden. Die innere Abstandshaltermaterialschicht kann Metalloxide, Siliziumoxid, Siliziumoxycarbonitrid, Siliziumnitrid, Siliziumoxynitrid, kohlenstoffreiches Siliziumcarbonitrid oder ein dielektrisches Material mit niedrigem k-Wert enthalten. Zu den Metalloxiden können hier Aluminiumoxid, Zirkoniumoxid, Tantaloxid, Yttriumoxid, Titanoxid, Lanthanoxid oder ein anderes geeignetes Metalloxid gehören.
  • Die abgeschiedene innere Abstandshaltermaterialschicht wird dann zurückgeätzt, um die innere Abstandshaltermaterialschicht von den Seitenwänden der Kanalschichten 208 zu entfernen, um die inneren Abstandshaltermerkmale 240 in den inneren Abstandshalteraussparungen 238 zu erhalten. Bei Block 116 kann die innere Abstandshaltermaterialschicht auch von den Oberseiten der Gate-Top-Hartmaskenschicht 226, der ersten Gate-Abstandshalterschicht 232, der zweiten Gate-Abstandshalterschicht 234 und den Isolationsmerkmalen 218 entfernt werden. In einigen Ausführungsformen ist die Zusammensetzung der inneren Abstandshaltermaterialschicht so gewählt, dass die innere Abstandshaltermaterialschicht selektiv entfernt werden kann, ohne die zweite Gate-Abstandshalterschicht 234 nennenswert zu ätzen. In einigen Implementierungen können die in Block 116 durchgeführten Rückätzoperationen die Verwendung von Fluorwasserstoff (HF), Fluorgas (F2), Wasserstoff (H2), Ammoniak (NH3), Stickstofftrifluorid (NF3) oder anderen Ätzmitteln auf Fluorbasis umfassen. Wie in 8 gezeigt, steht jedes der inneren Abstandshaltermerkmale 240 in direktem Kontakt mit den ausgesparten Opferschichten 206 und ist zwischen zwei benachbarten Kanalschichten 208 angeordnet.
  • Wie in den 1 und 9 gezeigt, enthält das Verfahren 100 einen Block 118, wo die Source-Region 210S selektiv ausgespart wird, um eine Source-Zugangsöffnung 242 zu bilden. Bei Block 118 werden Photolithographieprozesse und Ätzprozesse verwendet, um die Source-Aussparung 236S (in 8 gezeigt) selektiv durch die untere Deckschicht 205, die untere Opferschicht 203 und einen Abschnitt des Substrats 202 zu erweitern, während die Drain-Aussparungen 236D maskiert werden. In einem beispielhaften Prozess zum Bilden der Source-Zugangsöffnung 242 werden nacheinander eine Hartmaske und eine Photoresistschicht abgeschieden. Die Photoresistschicht wird unter Anwendung photolithographischer Techniken strukturiert, und die Struktur in der Photoresistschicht wird durch Ätzen zu der Hartmaskenschicht übertragen. Die strukturierte Hartmaskenschicht bedeckt das Werkstück bis auf die Source-Region 210S und wird dann als eine Ätzmaske aufgebracht, um die Source-Zugangsöffnung 242 zu bilden. Der Ätzprozess in Block 118 kann ein Trockenätzprozess sein und kann ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (zum Beispiel CF4, SF6, CH2F2, CHF3, C4F8, C4F6, CH3F und/oder C2F6), ein kohlenstoffhaltiges Gas (zum Beispiel CO und/oder CH4), ein chlorhaltiges Gas (zum Beispiel Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (zum Beispiel HBr und/oder CHBr3), ein jodhaltiges Gas, andere geeignete Gase und/oder Plasmen und/oder Kombinationen davon implementieren.
  • Wie in den 1, 10A und 10B gezeigt, enthält das Verfahren 100 einen Block 120, wo Source-Merkmale 246S und Drain-Merkmale 246D gebildet werden. In einigen Ausführungsformen enthält jedes der Source-Merkmale 246S und der Drain-Merkmale 246D eine erste Epitaxialschicht 244 und eine zweite Epitaxialschicht 245. In einigen Ausführungsformen kann die erste Epitaxialschicht 244 epitaxial und selektiv aus den freiliegenden Oberseiten des Substrats 202, der unteren Opferschicht 203, der unteren Deckschicht 205 und der Kanalschichten 208 gebildet werden. Die erste Epitaxialschicht 244 kann epitaxial unter Verwendung eines MBE-Prozesses, eines VPE-Prozesses, eines UHV-CVD-Prozesses, eines MOCVD-Prozesses und/oder anderer geeigneter epitaxialer Wachstumsprozesse abgeschieden werden. Bei diesen Ausführungsformen ist es weniger wahrscheinlich, dass die erste Epitaxialschicht 244 auf den inneren Abstandshaltermerkmalen 240 angebracht und abgeschieden wird. Die erste Epitaxialschicht 244 kann in der Source-Zugangsöffnung 242 abgeschieden werden. In den in 10A gezeigten Fällen kann die erste Epitaxialschicht 244 eine im Wesentlichen planare Oberseite aufweisen. In den in 10B gezeigten anderen Fällen kann die erste Epitaxialschicht 244 eine konkave Oberseite aufweisen. Das Gemeinsame in den 10A und 10B ist, dass die erste Epitaxialschicht 244 Seitenwände der unteren Deckschicht 205 und der unteren Opferschicht 203 bedeckt, während die erste Epitaxialschicht 244 epitaxial von dort aus wächst. In einigen Implementierungen kann die erste Epitaxialschicht 244 aus Silizium (Si), Germanium (Ge) oder Silizium-Germanium (SiGe) gebildet werden. In einigen Implementierungen ist die erste Epitaxialschicht 244 nicht absichtlich dotiert oder ist dotandenfrei. Wenn eine n-Vorrichtung gewünscht wird, so kann die erste Epitaxialschicht 244 aus Silizium gebildet werden. Wenn eine p-Vorrichtung gewünscht wird, so kann die erste Epitaxialschicht 243 aus Germanium oder Silizium-Germanium gebildet werden.
  • Nach der Abscheidung der ersten Epitaxialschicht 244 wird eine zweite Epitaxialschicht 245 epitaxial über den Source-Regionen 210S und den Drain-Regionen 210D abgeschieden. Wie in den 10A und 10B gezeigt, wird in einigen Ausführungsformen die zweite Epitaxialschicht 245 unter Verwendung eines MBE-Prozesses, eines VPE-Prozesses, eines UHV-CVD-Prozesses, eines MOCVD-Prozesses und/oder anderer geeigneter epitaxialer Wachstumsprozesse epitaxial abgeschieden. Während der epitaxialen Abscheidung wächst die zweite Epitaxialschicht 245 aus der ersten Epitaxialschicht 244, wächst über die inneren Abstandshaltermerkmale 240 und verschmilzt mit ihnen. Das zweite epitaxiale Merkmal 245 kann während seiner epitaxialen Abscheidung in-situ dotiert werden. Wenn eine n-Vorrichtung gewünscht wird, so enthält die zweite Epitaxialschicht 245 Silizium, das in-situ mit einem n-Dotanden wie zum Beispiel Arsen (As) oder Phosphor (P) dotiert wird. Wenn eine p-Vorrichtung gewünscht wird, so enthält die zweite Epitaxialschicht 245 Silizium-Germanium, das in-situ mit einem p-Dotanden wie zum Beispiel Bor (B) dotiert wird. In einigen Implementierungen kann die Abscheidung der ersten Epitaxialschicht 244 und der zweiten Epitaxialschicht 245 in derselben Prozesskammer ohne Unterbrechung des Vakuums erfolgen. Um die Dotanden in der zweiten Epitaxialschicht 245 zu aktivieren, kann der Block 120 einen Temperprozess umfassen. In einigen Implementierungen kann der Temperprozess einen schnellen thermischen Temperprozess (Rapid Thermal Anneal, RTA), einen Laserspitzen-Temperprozess, einen Flash-Temperprozess oder ein Ofen-Temperprozess umfassen. In einigen Fällen umfasst der Temperprozess eine Spitzentemperungs-Temperatur zwischen etwa 900°C und etwa 1100°C. Wie in den 10A und 10B veranschaulicht, werden nach Abschluss der Operationen in Block 120 die Source-Merkmale 246S über den Source-Regionen 210S gebildet, und die Drain-Merkmale 246D werden über den Drain-Regionen 210D gebildet. Jedes der Source-Merkmale 246S und Drain-Merkmale 246D umfasst die zweite Epitaxialschicht 245 als eine innere Schicht und die erste Epitaxialschicht 244 als eine äußere Schicht. Die äußere Schicht ist zwischen der inneren Schicht und den Kanalschichten 208, zwischen der inneren Schicht und der unteren Deckschicht 205 und zwischen der inneren Schicht und dem Substrat 202 angeordnet. Weil die erste Epitaxialschicht 244 undotiert ist, kann sie als eine Diffusionssperre dienen, die verhindert, dass zu viele Dotanden in die Kanalelemente 208, die untere Deckschicht 205 und das Substrat 202 diffundieren. Die erste Epitaxialschicht 244 trägt dazu bei, ein abruptes Dotandenkonzentrationsprofil an den Grenzflächen zwischen den Kanalschichten 208 und den Source-Merkmalen 246S und zwischen den Kanalschichten 208 und den Drain-Merkmalen 246D aufrechtzuerhalten, wodurch Kurzkanaleffekte reduziert werden.
  • Wie in den 1, 11A und 11B gezeigt, enthält das Verfahren 100 einen Block 122, wo der Dummy-Gate-Stapel 220 entfernt wird. Zu den Operationen in Block 122 können die Bildung einer Kontaktätzstoppschicht (Contact Etch Stop Layer, CESL) 262, die Abscheidung einer Zwischenschichtdielektrikumschicht (Interlayer Dielectric, ILD) 264 über der CESL 262, ein Planarisierungsprozess zur Freilegen der Dummy-Elektrodenschicht 224 und das Entfernen des Dummy-Gate-Stapels 220 gehören. In einigen Beispielen kann die CESL 262 Siliziumnitrid, Siliziumoxynitrid und/oder andere im Stand der Technik bekannte Materialien enthalten. Die CESL 262 kann durch ALD, einen plasmaverstärkten chemischen Aufdampfungsprozess (Plasma-Enhanced Chemical Vapor Deposition, PECVD) und/oder andere geeignete Abscheidungs- oder Oxidationsprozesse gebildet werden. Die ILD-Schicht 264 wird dann über der CESL 262 abgeschieden. In einigen Ausführungsformen enthält die ILD-Schicht 264 Materialien wie zum Beispiel Tetraethylorthosilikat (TEOS)-Oxid, undotiertes Silikatglas oder dotiertes Siliziumoxid, wie zum Beispiel Borphosphosilikatglas (BPSG), Quarzglas (FSG), Phosphosilikatglas (PSG), bordotiertes Siliziumglas (BSG) und/oder andere geeignete dielektrische Materialien. Die ILD-Schicht 264 kann durch einen PECVD-Prozess oder eine andere geeignete Abscheidungstechnik abgeschieden werden. In einigen Ausführungsformen kann das Werkstück 200 nach der Bildung der ILD-Schicht 264 getempert werden, um die Integrität der ILD-Schicht 264 zu verbessern. Nach der Abscheidung des CESL 262 und der ILD-Schicht 264 kann das Werkstück 200 durch einen Planarisierungsprozess planarisiert werden, um die Dummy-Elektrodenschicht 224 freizulegen. Zum Beispiel kann der Planarisierungsprozess einen CMP-Prozess umfassen. Das Freilegen der Dummy-Elektrodenschicht 224 ermöglicht das Entfernen der Dummy-Elektrodenschicht 224 und das Entfernen der Dummy-Dielektrikumschicht 222. In einigen Ausführungsformen führt das Entfernen der Dummy-Elektrodenschicht 224 und der Dummy-Dielektrikumschicht 222 zu einem Gate-Graben über den Kanalregionen 210C. Das Entfernen der Dummy-Elektrodenschicht 224 und der Dummy-Dielektrikumschicht 222 kann einen oder mehrere Ätzprozesse umfassen, die für das Material in der Dummy-Elektrodenschicht 224 und der Dummy-Dielektrikumschicht 222 selektiv sind. Zum Beispiel kann das Entfernen der Dummy-Elektrodenschicht 224 und der Dummy-Dielektrikumschicht 222 unter Verwendung eines selektiven Nassätzens, eines selektiven Trockenätzens oder einer Kombination davon, das für die Dummy-Elektrodenschicht 224 und die Dummy-Dielektrikumschicht 222 selektiv ist, durchgeführt werden. Nach dem selektiven Entfernen der Dummy-Elektrodenschicht 224 und der Dummy-Dielektrikumschicht 222 werden Oberflächen der Kanalschichten 208 und der Opferschichten 206 in den Kanalregionen 210C in dem Gate-Graben freigelegt.
  • Wie in den 1, 11A und 11B gezeigt, enthält das Verfahren 100 einen Block 124, wo die Opferschichten 206 und die untere Opferschicht 203 selektiv entfernt werden. Zur besseren Veranschaulichung des strukturellen Beziehung zeigt 11A eine fragmentarische Querschnittsansicht entlang einer Längsrichtung der Dummy-Gate-Stapel 220 (in 10A und 10B gezeigt), die entlang der Y-Richtung verläuft, und 11B zeigt eine fragmentarische Querschnittsansicht an der Linie A-A' entlang der X-Richtung, die die Längsrichtung der finnenförmigen Struktur 210 darstellt (in 5 gezeigt). Es ist anzumerken, dass in 11B Hybridfinnen 250 gezeigt sind. In den gezeigten Ausführungsformen enthält jede der Hybridfinnen 250 eine äußere dielektrische Schicht 252, eine innere dielektrische Schicht 254 und eine dielektrische Deckschicht 256. Die äußere dielektrische Schicht 252 und die dielektrische Deckschicht 256 können Siliziumnitrid, Metalloxid, Siliziumcarbonitrid oder Siliziumoxycarbid enthalten. Die innere dielektrische Schicht 254 kann Siliziumoxid oder Siliziumoxycarbid oder andere dielektrische Materialien mit niedrigem k-Wert enthalten. Wenn Seitenwände der Opferschichten 206 und die untere Opferschicht 203 freigelegt sind, werden sie selektiv entfernt, um die Kanalschichten 208 als Kanalelemente 208 loszulösen und die untere Deckschicht 205 loszulösen. Das selektive Entfernen der Opferschichten 206 und der unteren Opferschicht 203 kann durch selektives Trockenätzen, selektives Nassätzen oder andere selektive
  • Ätzprozesse durchgeführt werden. In einigen Ausführungsformen umfasst das selektive Nassätzen eine APM-Ätzung (zum Beispiel ein Ammoniakhydroxid-Wasserstoffperoxid-WasserGemisch). In einigen Ausführungsformen umfasst das selektive Entfernen eine SiGe-Oxidation, gefolgt von einem Entfernen von SiGeOx. Zum Beispiel kann die Oxidation durch Ozonreinigung erfolgen, und dann wird SiGeOx durch ein Ätzmittel wie zum Beispiel NH4OH entfernt.
  • Wie in den 1, 11A, 11B, 12A, 12B, 13A, 13B, 14A und 14B gezeigt, enthält das Verfahren 100 einen Block 126, wo eine untere dielektrische Schicht 270 zwischen der unteren Deckschicht 205 und dem Substrat 202 gebildet wird. Um die strukturelle Beziehung besser zu veranschaulichen, zeigt jede der 11A, 12A, 13A und 14A eine fragmentarische Querschnittsansicht entlang einer Längsrichtung der Dummy-Gate-Stapel 220 (in den 10A und 10B gezeigt), die entlang der Y-Richtung verläuft, und jede der 11B, 12B, 13B und 14B zeigt eine fragmentarische Querschnittsansicht an der Linie A-A' entlang der X-Richtung, die die Längsrichtung der finnenförmigen Struktur 210 ist (in 5 gezeigt). Es ist anzumerken, dass in den 11B, 12B, 13B und 14B Hybridfinnen 250 gezeigt sind. In den gezeigten Ausführungsformen enthält jede der Hybridfinnen 250 eine äußere dielektrische Schicht 252, eine innere dielektrische Schicht 254 und eine dielektrische Deckschicht 256. Die äußere dielektrische Schicht 252 und die dielektrische Deckschicht 256 können Siliziumnitrid, Metalloxid, Siliziumcarbonitrid oder Siliziumoxycarbid enthalten. Die innere dielektrische Schicht 254 kann Siliziumoxid oder Siliziumoxycarbid oder andere dielektrische Materialien mit niedrigem k-Wert enthalten.
  • Wie in den 11A und 11B gezeigt, wird eine erste dielektrische Füllschicht 260 über dem Werkstück 200, einschließlich in den Gate-Graben, abgeschieden. Die erste dielektrische Füllschicht 260 kann mittels ALD, PEALD, CVD oder PECVD so abgeschieden werden, dass sie sich um jedes der Kanalelemente 2080 und die untere Deckschicht 205 herum legt. Wie in den 11A und 11B gezeigt, füllt die erste dielektrische Füllschicht 260 den Raum zwischen zwei benachbarten Kanalelementen 2080 und den Raum zwischen der unteren Deckschicht 205 und dem Substrat 202. In einigen Ausführungen, die in den 11A und 11B gezeigt sind, kann eine Naht 261 entstehen, weil der Raum zwischen der unteren Deckschicht 205 und dem Substrat 202 in dem Gate-Graben tiefer ist und größer ist als der Raum zwischen den Kanalelementen 2080. In einigen Ausführungsformen kann die erste dielektrische Füllschicht 260 aus einem dielektrischen Material gebildet werden, das aus Siliziumnitrid, Titanoxid, Aluminiumoxid, Hafniumoxid, Zirkoniumoxid oder einem anderen geeigneten dielektrischen Material ausgewählt ist.
  • Wir wenden uns nun den 12A und 12B zu, wo die erste dielektrische Füllschicht 260 ausgespart wird. Das Aussparen der ersten dielektrischen Füllschicht 260 umfasst einen isotropen Nassätzprozess oder einen isotropen Trockenätzprozess, der für die erste dielektrische Füllschicht selektiv ist. Zum Beispiel kann der isotrope Trockenätzprozess oder Nassätzprozess die Verwendung einer Lösung aus Ammoniumhydroxid und Wasserstoffperoxid, wie zum Beispiel RCA Standard Clean-1 (SC-1), oder anderer Reinigungslösungen umfassen. Wie in den 12A und 12B gezeigt, ätzt die erste dielektrische Füllschicht 260 in dem Raum zwischen der unteren Deckschicht 205 und dem Substrat 202 schneller als die erste dielektrische Füllschicht 260 zwischen benachbarten Kanalelementen 2080, weil die Naht 261 einen besseren Zugang zu der ersten dielektrischen Füllschicht 260 in dem Raum zwischen der unteren Deckschicht 205 und dem Substrat 202 bietet. Die Aussparung ist hier zeitgesteuert, um die erste dielektrische Füllschicht 260 in dem Raum zwischen der unteren Deckschicht 205 und dem Substrat 202 vollständig zu entfernen, während die erste dielektrische Füllschicht 260 zwischen benachbarten Kanalelementen 2080 angeordnet bleibt. Es ist anzumerken, dass die erste dielektrische Füllschicht 260 auch von einer Oberseite des obersten Kanalelements 2080 entfernt wird. Das vollständige Entfernen der ersten dielektrischen Füllschicht 260 in dem Raum zwischen der unteren Deckschicht 205 und dem Substrat 202 hinterlässt untere Leerstellen 266 zwischen der unteren Deckschicht 205 und dem Substrat 202. Die unteren Leerstellen 266 können durch die erste Epitaxialschicht 244 geteilt werden, die in der Source-Zugangsöffnung 242 abgeschieden wird (in 9 gezeigt).
  • Wie in den 13A und 13B gezeigt, wird eine zweite dielektrische Füllschicht 269 über dem Werkstück 200 abgeschieden. Die zweite dielektrische Füllschicht 269 kann mittels ALD, PEALD, CVD oder PECVD so abgeschieden werden, dass sie sich um die Kanalelemente 2080, die erste dielektrische Füllschicht 260 und die untere Deckschicht 205 herum legt. Wie in 13B gezeigt, wird die zweite dielektrische Füllschicht 269 über dem obersten Kanalelement 2080, in den Raum zwischen den Hybridfinnen 250 und den Kanalelementen 2080 und in den Raum zwischen der unteren Deckschicht 205 und dem Substrat 202 abgeschieden. Die erste dielektrische Füllschicht 260 zwischen den Kanalelementen 2080 dient dem Verhindern, dass die zweite dielektrische Füllschicht 269 (oder zu viel davon) zwischen die Kanalelemente 2080 dringt. Die zweite dielektrische Füllschicht 269 kann aus einem dielektrischen Material gebildet werden, das aus Siliziumnitrid, Titanoxid, Aluminiumoxid, Hafniumoxid, Zirkoniumoxid oder einem anderen geeigneten dielektrischen Material ausgewählt wird. Eine Zusammensetzung der zweiten dielektrischen Füllschicht 269 unterscheidet sich von einer Zusammensetzung der ersten dielektrischen Füllschicht 260. In einigen Ausführungsformen sind die Zusammensetzungen der ersten dielektrischen Füllschicht 260 und der zweiten dielektrischen Füllschicht 269 so gewählt, dass die erste dielektrische Füllschicht 260 selektiv geätzt oder schneller geätzt werden kann als die zweite dielektrische Füllschicht 269. Diese Materialauswahl stellt sicher, dass die erste dielektrische Füllschicht 260 vollständig entfernt wird, während die zweite dielektrische Füllschicht 269 in dem Raum zwischen der unteren Deckschicht 205 und dem Substrat 202 verbleibt. In einigen Implementierungen ist eine Ätzselektivität für die erste dielektrische Füllschicht 260 über den Kanalelementen 2080 (in einigen Ausführungsformen aus Silizium gebildet) oder Siliziumnitrid größer als 50, und eine Ätzselektivität für die erste dielektrische Füllschicht 260 über der zweiten dielektrischen Füllschicht 269 ist größer als 25.
  • Wie in den 14A und 14B gezeigt, werden die zweite dielektrische Füllschicht 269 und die erste dielektrische Füllschicht 260 von oben nach unten zurückgeätzt. Das Rückätzen der ersten dielektrischen Füllschicht 260 und der zweiten dielektrischen Füllschicht 269 umfasst einen isotropen Nassätzprozess oder einen isotropen Trockenätzprozess, der für die erste dielektrische Füllschicht selektiv ist. Zum Beispiel kann der isotrope Trockenätzprozess oder Nassätzprozess die Verwendung von verdünnter Flusssäure (DHF), gepufferter Flusssäure (BHF) oder einer Lösung aus Ammoniumhydroxid und Wasserstoffperoxid (wie zum Beispiel RCA Standard Clean-1 (SC-1)) umfassen. Wie oben beschrieben, ist in einigen Ausführungsformen eine Ätzselektivität für die erste dielektrische Füllschicht 260 über den Kanalelementen 2080 (in einigen Ausführungsformen aus Silizium gebildet) oder Siliziumnitrid größer als 50, und eine Ätzselektivität für die erste dielektrische Füllschicht 260 über der zweiten dielektrischen Füllschicht 269 ist größer als 25. Diese Anordnung ermöglicht es dem isotropen Ätzprozess, die erste dielektrische Füllschicht 260 und die zweite dielektrische Füllschicht 269 zu ätzen, ohne die Kanalelemente 2080 zu beschädigen. Außerdem kann, weil die erste dielektrische Füllschicht 260 schneller ätzt als die zweite dielektrische Füllschicht 269, die erste dielektrische Füllschicht 260 zwischen den Kanalelementen 2080 vollständig entfernt werden, während die zweite dielektrische Füllschicht 269 zwischen der unteren Deckschicht 205 und dem Substrat 202 angeordnet bleibt. Die zweite dielektrische Füllschicht 269, die zwischen der unteren Deckschicht 205 und dem Substrat 202 verbleibt, kann als eine untere dielektrische Schicht 270 bezeichnet werden. Weil die untere dielektrische Schicht 270 eine Selbstjustierung von rückseitigen Source-Kontaktöffnungen und rückseitigen Source-Kontakten ermöglicht, kann sie, wie unten noch beschrieben wird, auch als eine untere dielektrische Schicht 270 mit selbstjustierendem Kontakt-(Self-Aligned Contact, SAC) bezeichnet werden. Es ist anzumerken, dass nach der Bildung der unteren dielektrischen Schicht 270 die Kanalelemente 2080 schwebend (das heißt lösgelöst) bleiben und für die Bildung der Gate-Struktur bereit sind.
  • Wie in den 1,15A und 15B gezeigt, enthält das Verfahren 100 einen Block 128, wo eine Gate-Struktur 276 gebildet wird. Die Gate-Struktur 276 legt sich um jedes der Kanalelemente 2080 herum, die aus den Kanalelementen 208 gebildet werden. Die Gate-Struktur 276 kann eine Metall-Gate-Struktur mit hohem k-Wert sein. „Mit hohem k-Wert“ bedeutet hier, dass eine Gate-Dielektrikumschicht in der Gate-Struktur 276 eine Dielektrizitätskonstante hat, die größer ist als die von Siliziumdioxid, die etwa 3,9 beträgt. In verschiedenen Ausführungsformen enthält die Gate-Struktur 276 eine Grenzflächenschicht 273, eine Gate-Dielektrikumschicht 274, die über der Grenzflächenschicht 273 ausgebildet ist, und/oder eine Gate-Elektrodenschicht 275, die über der Gate-Dielektrikumschicht 274 ausgebildet ist. In einigen Ausführungsformen kann die Grenzflächenschicht 273 ein dielektrisches Material wie zum Beispiel Siliziumoxid, Hafniumsilikat oder Siliziumoxynitrid enthalten. Die Grenzflächenschicht 273 kann nach dem selektiven Entfernen der Opferschichten 206 und der unteren Opferschicht 203 in Block 124 gebildet werden. In einem beispielhaften Prozess kann die Grenzschicht 273 ein natives Oxid sein, das infolge eines Reinigungsprozesses gebildet wird, bei dem RCA SC-1 (Ammoniak, Wasserstoffperoxid und Wasser) und/oder RCA SC-2 (Salzsäure, Wasserstoffperoxid und Wasser) verwendet werden. In alternativen Ausführungsformen kann die Grenzflächenschicht 273 bei Block 128 neu gebildet werden. Die Gate-Dielektrikumschicht 274 kann ein dielektrisches Material mit hohem k-Wert, wie zum Beispiel Hafniumoxid, enthalten. Alternativ kann die Gate-Dielektrikumschicht 274 andere Dielektrika mit hohem k-Wert enthalten, wie zum Beispiel TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, Oxynitride (SiON), Kombinationen davon, oder ein anderes geeignetes Material. Die Gate-Dielektrikumschicht 274 kann durch ALD, physikalische Aufdampfung (PVD), CVD, Oxidation und/oder andere geeignete Verfahren gebildet werden.
  • Die Gate-Elektrodenschicht 275 kann eine Einzelschicht- oder alternativ eine Mehrschichtstruktur enthalten, wie zum Beispiel verschiedene Kombinationen einer Metallschicht mit einer ausgewählten Austrittsarbeit zum Verbessern der Leistung der Vorrichtung (Austrittsarbeitsmetallschicht), einer Auskleidungsschicht, einer Benetzungsschicht, einer Haftschicht, einer Metalllegierung oder eines Metallsilicids. Zum Beispiel kann die Gate-Elektrodenschicht 275 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, andere geeignete Metallmaterialien oder eine Kombination davon enthalten. In verschiedenen Ausführungsformen kann die Gate-Elektrodenschicht 275 durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder einen anderen geeigneten Prozess gebildet werden. In verschiedenen Ausführungsformen kann nach dem Abscheiden der Gate-Elektrodenschicht 275 ein CMP-Prozess durchgeführt werden, um überschüssiges Metall von dem Werkstück 200 zu entfernen, wodurch im Wesentlichen planare Oberseiten der Gate-Struktur 276 gebildet werden.
  • Wie in den 1,15A, 15B, 16A und 16B gezeigt, enthält das Verfahren 100 einen Block 130, wo eine rückseitige Source-Kontaktöffnung 278 gebildet wird, um das Source-Merkmal 246S freizulegen. Die Operationen in Block 130 können durchgeführt werden, nachdem das Werkstück 200 umgedreht wurde, wie in 15A und 15B gezeigt, wobei die Z-Koordinate ebenfalls umgedreht wird. In einigen Ausführungsformen wird das Werkstück 200 auf ein Trägersubstrat (nicht explizit gezeigt) gebondet und umgedreht, bevor die Middle-End-of-Line-Strukturen (MEOL-Strukturen) gebildet werden, wie zum Beispiel vorderseitige Source/Drain-Kontakte und Gate-Kontakte. In einigen anderen Ausführungsformen wird das Werkstück 200 auf ein Trägersubstrat (nicht explizit gezeigt) gebondet und umgedreht, nachdem MEOL-Strukturen und ein Abschnitt von Back-End-of-Line-Strukturen (BEOL-Strukturen), wie zum Beispiel eine Interconnect-Struktur, gebildet wurden. In weiteren Ausführungsformen wird das Werkstück 200 auf ein Trägersubstrat (nicht explizit gezeigt) gebondet und umgedreht, nachdem alle MEOL- und BEOL-Strukturen gebildet wurden. Obgleich nicht explizit gezeigt, kann das Substrat 202 einem Schleifprozess oder einem Planarisierungsprozess unterzogen werden. Infolge des Schleifprozesses oder des Planarisierungsprozesses sind Oberseiten des Substrats 202 und die Oberseiten des Isolationsmerkmals 218 koplanar, wie in den 15A und 15B gezeigt. In den 15A und 15B ist das verbleibende Substrat 202 der Abschnitt des Substrats 202, der zu einem Basisabschnitt der finnenförmigen Struktur 210 gebildet wird.
  • Wir wenden uns nun den 16A und 16B zu. In Block 130 werden das verbleibende Substrat 202 und die erste Epitaxialschicht 244 selektiv geätzt, um eine rückseitige Source-Kontaktöffnung 278 und einen rückseitigen Stromversorgungsschienengraben 280 zu bilden. Mit Bezug auf die 15A, 15B, 16A und 16B entspricht die rückseitige Source-Kontaktöffnung 278 der ersten Epitaxialschicht 244, die in der Source-Zugangsöffnung 242 abgeschieden wurde (in 9 gezeigt). Mit anderen Worten: Die rückseitige Source-Kontaktöffnung 278 entspricht der Source-Zugangsöffnung 242. Die rückseitige Source-Kontaktöffnung 278 und der rückseitige Stromversorgungsschienengraben 280 werden aufgrund der unterschiedlichen Zusammensetzung zwischen der ersten Epitaxialschicht 244 und der unteren dielektrischen Schicht 270 sowie aufgrund der unterschiedlichen Zusammensetzung zwischen dem Substrat 202 und dem Isolationsmerkmal 218 in einer selbstjustierenden Weise gebildet. In Ausführungsformen, bei denen die erste Epitaxialschicht 244 Silizium, Germanium oder Silizium-Germanium enthält und das Substrat 202 Silizium enthält, kann das selektive Ätzen in Block 130 unter Verwendung eines selektiven Trockenätzprozesses durchgeführt werden. Ein beispielhafter selektiver Trockenätzprozesses kann die Verwendung von Wasserstoff (H2), eines fluorhaltigen Gases (zum Beispiel CF4, SF6, CH2F2, CHF3, C4F8, C4F6, CH3F, NF3 und/oder C2F6) und/oder Kombinationen davon umfassen. Nach Abschluss der Operationen in Block 130 wird das Source-Merkmal 246S in der rückseitigen Source-Kontaktöffnung 278 freigelegt. Im Gegensatz zu dem Source-Merkmal 246S werden die Drain-Merkmale 246D in den Drain-Regionen 210D und die Gate-Strukturen 276 in der Kanalregion 210C durch die untere Deckschicht 205 und die untere dielektrische Schicht 270 (das heißt die untere dielektrische SAC-Schicht 270) bedeckt und geschützt.
  • Wie in den Figuren enthält das Verfahren 100 einen Block 132, wo ein rückseitiger Source-Kontakt 284 und eine rückseitige Stromversorgungsschiene 286 gebildet werden. In einigen Ausführungsformen kann zur Verringerung des Kontaktwiderstands eine Silicidschicht 282 auf dem freiliegenden Source-Merkmal 246S gebildet werden, indem eine Metallschicht über dem Source-Merkmal 246S abgeschieden und ein Temperungsprozess durchgeführt wird, um eine Silicidierung zwischen der Metallschicht und dem Source-Merkmal 246S zu bewirken. Geeignete Metallschichten können Titan (Ti), Tantal (Ta), Nickel (Ni), Kobalt (Co) oder Wolfram (W) sein. Die Silicidschicht 282 kann Titansilicid (TiSi), Titansiliziumnitrid (TiSiN), Tantalsilicid (TaSi), Wolframsilicid (WSi), Cobaltsilicid (CoSi) oder Nickelsilicid (NiSi) enthalten. In einigen Ausführungsformen kann eine Auskleidung 281 gebildet werden, indem die abgeschiedene Metallschicht mit Ammoniak (NH3) abgeschieden wird, und infolge dessen kann die Auskleidung 281 Titannitrid (TiN), Tantalnitrid (TaN), Nickelnitrid (NiN), Cobaltnitrid (CoN) oder Wolframnitrid (WN) enthalten. Nach der Bildung der Silicidschicht 282 kann eine Metallfüllschicht in die rückseitige Source-Kontaktöffnung 278 und den rückseitigen Stromversorgungsschienengraben 280 abgeschieden werden, um den rückseitigen Source-Kontakt 284 bzw. die rückseitige Stromversorgungsschiene 286 zu bilden. Die Metallfüllschicht kann Titannitrid (TiN), Titan (Ti), Ruthenium (Ru), Nickel (Ni), Cobalt (Co), Kupfer (Cu), Molybdän (Mo), Wolfram (W), Tantal (Ta) oder Tantalnitrid (TaN) enthalten. Es kann ein Planarisierungsprozess folgen, um eine planare Oberseite zu erhalten, die die Voraussetzung für anschließende Prozesse bildet.
  • Wir wenden uns 17A zu. Nach Abschluss der Operationen in Block 132 wird im Wesentlichen ein MBC-Transistor 290 gebildet. Der MBC-Transistor 290 kann ein n-MBC-Transistor oder ein p-MBC-Transistor sein. Der MBC-Transistor 290 enthält ein Source-Merkmal 246S, ein Drain-Merkmal 246D, mehrere Kanalelemente 2080, die sich zwischen dem Source-Merkmal 246S und dem Drain-Merkmal 246D erstrecken, und eine Gate-Struktur 276, die sich um jedes der mehreren Kanalelemente 2080 herum legt. Die mehreren Kanalelemente 2080 sind entlang der Z-Richtung vertikal gestapelt und erstrecken sich jeweils in Längsrichtung entlang der X-Richtung. Die Kanalelemente 2080 können aufgrund ihrer Abmessungen im Nanobereich auch als Nanostrukturen 2080 bezeichnet werden. Jedes des Source-Merkmals 246S und des Drain-Merkmals 246D enthält die erste Epitaxialschicht 244 als eine äußere Schicht, um die Kanalelemente 208 zu verbinden, und eine zweite Epitaxialschicht 245, die durch die erste Epitaxialschicht 244 von den Kanalelementen 2080 beabstandet ist. Die erste Epitaxialschicht 244 wird nicht absichtlich dotiert, während die zweite Epitaxialschicht 245 in-situ dotiert wird. Wie in 17A gezeigt, sind das Drain-Merkmal 246D und die Gate-Struktur 276 durch die untere Deckschicht 205 und die untere dielektrische Schicht 270 von der rückseitigen Stromversorgungsschiene 286 beabstandet und elektrisch isoliert. Das Source-Merkmal 246S ist durch den rückseitigen Source-Kontakt 284 elektrisch mit der rückseitigen Stromversorgungsschiene 286 gekoppelt. In der gezeigten Ausführungsform werden die rückseitige Stromversorgungsschiene 286 und der rückseitige Source-Kontakt 284 kontinuierlich ausgebildet. Die Silicidschicht 282 ist an der Schnittstelle zwischen dem rückseitigen Source-Kontakt 284 und dem Source-Merkmal 246S angeordnet, um den Kontaktwiderstand zu verringern. Mit anderen Worten: Die Silicidschicht 282 befindet sich zwischen dem rückseitigen Source-Kontakt 284 und dem Source-Merkmal 246S. Die rückseitige Stromversorgungsschiene 286 ist so konfiguriert, dass sie eine positive Versorgungsspannung führt; daher ihr Name.
  • Ohne eine Einschränkung zu beabsichtigen, können eine oder mehrere Ausführungsformen der vorliegenden Offenbarung viele Nutzeffekte für eine Halbleitervorrichtung und deren Bildung realisieren. Zum Beispiel umfassen Ausführungsformen der vorliegenden Offenbarung eine untere dielektrische SAC-Schicht, die die Gate-Struktur bedeckt, und einen rückseitigen Source-Kontakt, der sich durch die untere dielektrische SAC-Schicht erstreckt, um das Source-Merkmal zu koppeln. In den beispielhaften Prozessen enthält die untere dielektrische SAC-Schicht eine Öffnung über dem Source-Merkmal und ermöglicht die Bildung einer rückseitigen Source-Kontaktöffnung in einer selbstjustierenden Weise. Diese Selbstjustierung verhindert Kurzschlüsse, ohne dass eine präzise Überlagerung erforderlich ist. Infolge dessen umfassen die Verfahren der vorliegenden Offenbarung ein größeres Prozessfenster und eine verbesserte Produktionsausbeute.
  • In einem beispielhaften Aspekt betrifft die vorliegende Offenbarung eine Halbleitervorrichtung. Die Halbleitervorrichtung umfasst ein Source-Merkmal und ein Drain-Merkmal, mehrere Halbleiter-Nanostrukturen, die sich zwischen dem Source-Merkmal und dem Drain-Merkmal erstrecken, eine Gate-Struktur, die sich um jede der mehreren Halbleiter-Nanostrukturen herum legt, eine untere dielektrische Schicht über der Gate-Struktur und dem Drain-Merkmal, eine rückseitige Stromversorgungsschiene, die über der unteren dielektrischen Schicht angeordnet ist, und einen rückseitigen Source-Kontakt, der zwischen dem Source-Merkmal und der rückseitigen Stromversorgungsschiene angeordnet ist. Der rückseitige Source-Kontakt erstreckt sich durch die untere dielektrische Schicht.
  • In einigen Ausführungsformen umfasst die untere dielektrische Schicht Siliziumnitrid, Titanoxid, Aluminiumoxid, Hafniumoxid oder Zirkoniumoxid. In einigen Implementierungen kann die Halbleitervorrichtung außerdem eine Silicidschicht enthalten, die zwischen dem rückseitigen Source-Kontakt und dem Source-Merkmal angeordnet ist. Die Silicidschicht enthält Wolframsilicid, Cobaltsilicid, Nickelsilicid oder Titansilicid. In einigen Implementierungen kann die Halbleitervorrichtung außerdem eine untere Deckschicht zwischen der unteren dielektrischen Schicht und dem Drain-Merkmal enthalten. In einigen Fällen erstreckt sich die untere Deckschicht zwischen der unteren dielektrischen Schicht und der Gate-Struktur. In einigen Ausführungsformen erstreckt sich der rückseitige Source-Kontakt durch die untere Deckschicht. In einigen Implementierungen enthält die untere Deckschicht Silizium. In einigen Ausführungsformen kann die Halbleitervorrichtung des Weiteren ein epitaxiales Merkmal zwischen jeder der mehreren Halbleiter-Nanostrukturen und dem Source-Merkmal enthalten. Die Zusammensetzung des epitaxialen Merkmals unterscheidet sich von der Zusammensetzung des Source-Merkmals.
  • In einem weiteren beispielhaften Aspekt betrifft die vorliegende Offenbarung eine Halbleitervorrichtung. Die Halbleitervorrichtung umfasst ein Source-Merkmal und ein Drain-Merkmal, mehrere Halbleiter-Nanostrukturen, die sich zwischen dem Source-Merkmal und dem Drain-Merkmal erstrecken, eine Gate-Struktur, die sich um jede der mehreren Halbleiter-Nanostrukturen herum legt, eine untere dielektrische Schicht über der Gate-Struktur und dem Drain-Merkmal, und eine rückseitige Stromversorgungsschiene, die über der unteren dielektrischen Schicht angeordnet ist. Die rückseitige Stromversorgungsschiene ist durch die untere dielektrische Schicht von dem Drain-Merkmal isoliert, und die rückseitige Stromversorgungsschiene ist elektrisch mit dem Source-Merkmal gekoppelt.
  • In einigen Ausführungsformen ist die rückseitige Stromversorgungsschiene durch einen rückseitigen Source-Kontakt, der sich durch die untere dielektrische Schicht erstreckt, elektrisch mit dem Source-Merkmal gekoppelt. In einigen Implementierungen umfasst die untere dielektrische Schicht Siliziumnitrid, Titanoxid, Aluminiumoxid, Hafniumoxid oder Zirkoniumoxid. Die Halbleitervorrichtung enthält außerdem eine untere Deckschicht zwischen der unteren dielektrischen Schicht und dem Drain-Merkmal. In einigen Ausführungsformen erstreckt sich die untere Deckschicht zwischen der unteren dielektrischen Schicht und der Gate-Struktur. In einigen Fällen ist die rückseitige Stromversorgungsschiene durch einen rückseitigen Source-Kontakt, der sich durch die untere dielektrische Schicht und die untere Deckschicht erstreckt, elektrisch mit dem Source-Feature gekoppelt. In einigen Ausführungsformen enthält die untere Deckschicht Silizium.
  • In einem weiteren beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren. Das Verfahren umfasst: Bereitstellen eines Werkstücks, das aufweist: ein Substrat, eine untere Opferschicht, die über dem Substrat angeordnet ist, eine untere Deckschicht, die über der unteren Opferschicht angeordnet ist, und einen Stapel über der unteren Deckschicht, der mehrere Kanalelemente enthält, die mit mehreren Opferschichten verschachtelt sind, Bilden einer finnenförmigen Struktur aus dem Substrat, der unteren Opferschicht, einer unteren Deckschicht und dem Stapel, Bilden eines Dummy-Gate-Stapels über einer Kanalregion der finnenförmigen Struktur, Bilden einer Source-Aussparung über einer Source-Region der finnenförmigen Struktur und einer Drain-Aussparung über einer Drain-Region der finnenförmigen Struktur, selektives Ätzen der Source-Region, um die Source-Aussparung durch die untere Deckschicht und die untere Opferschicht hindurch zu erweitern, um das Substrat freizulegen, wodurch eine Source-Zugangsöffnung gebildet wird, Abscheiden einer ersten Epitaxialschicht in der Source-Zugangsöffnung, Bilden einer zweiten Epitaxialschicht nach dem Abscheiden der ersten Epitaxialschicht, um ein Source-Merkmal in der Source-Aussparung und ein Drain-Merkmal in der Drain-Aussparung zu bilden, Entfernen des Dummy-Gate-Stapels, selektives Entfernen der mehreren Opferschichten in der Kanalregion und der unteren Opferschicht, um die mehreren Kanalelemente als mehrere Kanalelemente loszulösen, Bilden einer unteren dielektrischen Schicht zwischen dem Substrat und der unteren Deckschicht, Bilden einer Gate-Struktur um jedes der mehreren Kanalelemente herum, selektives Ätzen der ersten Epitaxialschicht in der Source-Zugangsöffnung, um das Source-Merkmal in einer rückseitigen Source-Kontaktöffnung freizulegen, und Bilden eines rückseitigen Source-Kontakts in der rückseitigen Source-Kontaktöffnung.
  • In einigen Ausführungsformen enthalten die mehreren Kanalelemente Silizium. Die mehreren Opferschichten und die untere Opferschicht enthalten Silizium-Germanium, und ein Germaniumgehalt der mehreren Opferschichten ist größer als ein Germaniumgehalt der unteren Opferschicht. In einigen Ausführungsformen umfasst das Bilden der unteren dielektrischen Schicht: Abscheiden einer ersten dielektrischen Füllschicht auf Oberflächen der mehreren Kanalelemente, des Substrats und der unteren Deckschicht, isotropes Ätzen der ersten dielektrischen Füllschicht, um die erste dielektrische Füllschicht zwischen der unteren Deckschicht und dem Substrat zu entfernen, während die erste dielektrische Füllschicht zwischen den mehreren Kanalelementen angeordnet ist, nach dem isotropen Ätzen, Abscheiden einer zweiten dielektrischen Füllschicht zwischen der unteren Deckschicht und dem Substrat, und Aussparen der ersten dielektrischen Füllschicht und der zweiten dielektrischen Füllschicht, bis die mehreren Kanalelemente wieder losgelöst wird und ein Abschnitt der zweiten dielektrischen Füllschicht zwischen der unteren Deckschicht und dem Substrat verbleibt. In einigen Implementierungen umfasst die untere dielektrische Schicht Siliziumnitrid, Titanoxid, Aluminiumoxid, Hafniumoxid oder Zirkoniumoxid. In einigen Fällen enthält die zweite Epitaxialschicht einen Dotanden, der aus einer Gruppe ausgewählt ist, die aus Phosphor, Arsen und Bor besteht. Die erste Epitaxialschicht enthält den Dotanden nicht.

Claims (19)

  1. Halbleitervorrichtung (200), die umfasst: ein Source-Merkmal (246S) und ein Drain-Merkmal (246D); mehrere Halbleiter-Nanostrukturen (2080), die sich zwischen dem Source-Merkmal (246S) und dem Drain-Merkmal (246D) erstrecken; eine Gate-Struktur (276), die sich um jede der mehreren Halbleiter-Nanostrukturen (2080) herum legt; eine untere dielektrische Schicht (270) über der Gate-Struktur (276) und dem Drain-Merkmal (246D); eine rückseitige Stromversorgungsschiene (286), die über der unteren dielektrischen Schicht (270) angeordnet ist; und einen rückseitigen Source-Kontakt (284), der zwischen dem Source-Merkmal (246S) und der rückseitigen Stromversorgungsschiene (286) angeordnet ist, wobei sich der rückseitige Source-Kontakt (284) durch die untere dielektrische Schicht (270) erstreckt.
  2. Halbleitervorrichtung (200) nach Anspruch 1, wobei die untere dielektrische Schicht (270) Siliziumnitrid, Titanoxid, Aluminiumoxid, Hafniumoxid oder Zirkoniumoxid umfasst.
  3. Halbleitervorrichtung (200) nach Anspruch 1 oder 2, die des Weiteren umfasst: eine Silicidschicht (282), die zwischen dem rückseitigen Source-Kontakt (284) und dem Source-Merkmal (246S) aufgenommen ist, wobei die Silicidschicht (282) Wolframsilicid, Cobaltsilicid, Nickelsilicid oder Titansilicid umfasst.
  4. Halbleitervorrichtung (200) nach einem der vorangehenden Ansprüche, die des Weiteren umfasst: eine untere Deckschicht (205) zwischen der unteren dielektrischen Schicht (270) und dem Drain-Merkmal (246D).
  5. Halbleitervorrichtung nach Anspruch 4, wobei sich die untere Deckschicht (205) zwischen der unteren dielektrischen Schicht (270) und der Gate-Struktur (276) erstreckt.
  6. Halbleitervorrichtung (200) nach Anspruch 5, wobei sich der rückseitige Source-Kontakt (284) durch die untere Deckschicht (205) erstreckt.
  7. Halbleitervorrichtung (200) nach Anspruch 5 oder 6, wobei die untere Deckschicht (205) Silizium umfasst.
  8. Halbleitervorrichtung (200) nach einem der vorangehenden Ansprüche, die des Weiteren umfasst: ein epitaxiales Merkmal (243, 244) zwischen jeder der mehreren Halbleiter-Nanostrukturen (2080) und dem Source-Merkmal (246S), wobei sich eine Zusammensetzung des epitaxialen Merkmals (243, 244) von einer Zusammensetzung des Source-Merkmals (246S) unterscheidet.
  9. Halbleitervorrichtung (200), die umfasst: ein Source-Merkmal (246S) und ein Drain-Merkmal (246D); mehrere Halbleiter-Nanostrukturen (2080), die sich zwischen dem Source-Merkmal (246S) und dem Drain-Merkmal (246D) erstrecken; eine Gate-Struktur (276), die sich um jede der mehreren Halbleiter-Nanostrukturen (2080) herum legt; eine untere dielektrische Schicht (270) über der Gate-Struktur (276) und dem Drain-Merkmal (246D); und eine rückseitige Stromversorgungsschiene (286), die über der unteren dielektrischen Schicht (270) angeordnet ist, wobei die rückseitige Stromversorgungsschiene (286) von dem Drain-Merkmal (246D) durch die untere dielektrische Schicht (270) isoliert ist, wobei die rückseitige Stromversorgungsschiene (286) elektrisch mit dem Source-Merkmal (246S) gekoppelt ist, die des Weiteren umfasst: eine untere Deckschicht (205) zwischen der unteren dielektrischen Schicht (270) und dem Drain-Merkmal (246D).
  10. Halbleitervorrichtung (200) nach Anspruch 9, wobei die rückseitige Stromversorgungsschiene (286) elektrisch mit dem Source-Merkmal (246S) über einen rückseitigen Source-Kontakt (284) gekoppelt ist, der sich durch die untere dielektrische Schicht (270) erstreckt.
  11. Halbleitervorrichtung (200) nach Anspruch 9 oder 10, wobei die untere dielektrische Schicht (270) Siliziumnitrid, Titanoxid, Aluminiumoxid, Hafniumoxid oder Zirkoniumoxid umfasst.
  12. Halbleitervorrichtung (200) nach Ansprüche 9 bis 11, wobei sich die untere Deckschicht (205) zwischen der unteren dielektrischen Schicht (270) und der Gate-Struktur (276) erstreckt.
  13. Halbleitervorrichtung (200) nach Ansprüche 9 bis 12, wobei die rückseitige Stromversorgungsschiene (286) elektrisch mit dem Source-Merkmal (246S) über einen rückseitigen Source-Kontakt (284) gekoppelt ist, der sich durch die untere dielektrische Schicht (270) und die untere Deckschicht (205) erstreckt.
  14. Halbleitervorrichtung (200) nach einem der vorangehenden Ansprüche 9 bis 13, wobei die untere Deckschicht (205) Silizium umfasst.
  15. Verfahren, das Folgendes umfasst: Bereitstellen eines Werkstücks (200), das umfasst: ein Substrat (202), eine untere Opferschicht (203), die über dem Substrat (202) angeordnet ist, eine untere Deckschicht (205), die über der unteren Opferschicht (203) angeordnet ist, und einen Stapel (204, 220) über der unteren Deckschicht (205), wobei der Stapel (204, 220) mehrere Kanalschichten (208) umfasst, die mit mehreren Opferschichten (206) verschachtelt sind; Bilden einer finnenförmigen Struktur (210) aus dem Substrat (202), der unteren Opferschicht (203), einer unteren Deckschicht (205) und dem Stapel (204, 220), Bilden eines Dummy-Gate-Stapels (220) über einer Kanalregion (210C) der finnenförmigen Struktur (210); Bilden einer Source-Aussparung (236S) über einer Source-Region (210S) der finnenförmigen Struktur (210) und einer Drain-Aussparung (236D) über einer Drain-Region der finnenförmigen Struktur (210); selektives Ätzen der Source-Region (210S), um die Source-Aussparung (236S) durch die untere Deckschicht (205) und die untere Opferschicht (203) hindurch zu erweitern, um das Substrat (202) freizulegen, wodurch eine Source-Zugangsöffnung (242) gebildet wird; Abscheiden einer ersten Epitaxialschicht (243, 244) in der Source-Zugangsöffnung (242); Bilden einer zweiten Epitaxialschicht (245) nach dem Abscheiden der ersten Epitaxialschicht (243, 244), um ein Source-Merkmal (246S) in der Source-Aussparung (236S) und ein Drain-Merkmal (246D) in der Drain-Aussparung (236D) zu bilden, Entfernen des Dummy-Gate-Stapels (220); selektives Entfernen der mehreren Opferschichten (206) in der Kanalregion (210C) und der unteren Opferschicht (203), um die mehreren Kanalschichten (208) als mehrere Kanalelemente (2080) loszulösen, Bilden einer unteren dielektrischen Schicht (270) zwischen dem Substrat (202) und der unteren Deckschicht (205); Bilden einer Gate-Struktur (276) um jedes der mehreren Kanalelemente (2080) herum; selektives Ätzen der ersten Epitaxialschicht (243, 244) in der Source-Zugangsöffnung (242), um das Source-Merkmal (246S) in einer rückseitigen Source-Kontaktöffnung (278) freizulegen; und Bilden eines rückseitigen Source-Kontakts (284) in der rückseitigen Source-Kontaktöffnung (278).
  16. Verfahren nach Anspruch 15, wobei die mehreren Kanalschichten (208) Silizium umfassen, wobei die mehreren Opferschichten (206) und die untere Opferschicht (203) Silizium-Germanium umfassen, und wobei ein Germaniumgehalt der mehreren Opferschichten (206) größer als ein Germaniumgehalt der unteren Opferschicht (203) ist.
  17. Verfahren nach Anspruch 15 oder 16, wobei das Bilden der unteren dielektrischen Schicht (270) umfasst: Abscheiden einer ersten dielektrischen Füllschicht (260) auf Oberflächen der mehreren Kanalelemente (2080), des Substrats (202) und der unteren Deckschicht (205); isotropes Ätzen der ersten dielektrischen Füllschicht (260), um die erste dielektrische Füllschicht zwischen der unteren Deckschicht (205) und dem Substrat (202) zu entfernen, während die erste dielektrische Füllschicht (260) zwischen den mehreren Kanalelementen (2080) angeordnet ist; nach dem isotropen Ätzen, Abscheiden einer zweiten dielektrischen Füllschicht (269) zwischen der unteren Deckschicht (205) und dem Substrat (202); und Aussparen der ersten dielektrischen Füllschicht (260) und der zweiten dielektrischen Füllschicht (269), bis die mehreren Kanalelemente (2080) wieder losgelöst wird und ein Abschnitt der zweiten dielektrischen Füllschicht (269) zwischen der unteren Deckschicht (205) und dem Substrat (202) verbleibt.
  18. Verfahren nach einem der vorangehenden Ansprüche 15 bis 17, wobei die untere dielektrische Schicht (270) Siliziumnitrid, Titanoxid, Aluminiumoxid, Hafniumoxid oder Zirkoniumoxid umfasst.
  19. Verfahren nach einem der vorangehenden Ansprüche 15 bis 18, wobei die zweite Epitaxialschicht (245) einen Dotanden umfasst, der aus einer Gruppe ausgewählt ist, die aus Phosphor, Arsen und Bor besteht, wobei die erste Epitaxialschicht (243, 244) den Dotanden nicht enthält.
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