DE102020106231A1 - Vorrichtung mit niedrigem leckstrom - Google Patents

Vorrichtung mit niedrigem leckstrom Download PDF

Info

Publication number
DE102020106231A1
DE102020106231A1 DE102020106231.1A DE102020106231A DE102020106231A1 DE 102020106231 A1 DE102020106231 A1 DE 102020106231A1 DE 102020106231 A DE102020106231 A DE 102020106231A DE 102020106231 A1 DE102020106231 A1 DE 102020106231A1
Authority
DE
Germany
Prior art keywords
gate
length
thickness
channel
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102020106231.1A
Other languages
English (en)
Inventor
Cheng-Ting Chung
Ching-Wei Tsai
Kuan-Lun Cheng
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102020106231A1 publication Critical patent/DE102020106231A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H01L21/0212—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC the material being fluoro carbon compounds, e.g.(CFx) n, (CHxFy) n or polytetrafluoroethylene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)

Abstract

Eine Halbleitervorrichtung gemäß der vorliegenden Offenbarung weist eine erste Vielzahl von Gate-all-Around-Vorrichtungen (GAA-Vorrichtungen) in einer ersten Vorrichtungsfläche und eine zweite Vielzahl von GAA-Vorrichtungen in einer zweiten Vorrichtungsfläche auf. Jede der ersten Vielzahl von GAA-Vorrichtungen weist einen ersten vertikalen Stapel von Kanalelementen, der sich entlang einer ersten Richtung erstreckt, und eine erste Gate-Struktur über dem und um den ersten vertikalen Stapel von Kanalelementen auf. Jede der zweiten Vielzahl von GAA-Vorrichtungen weist einen zweiten vertikalen Stapel von Kanalelementen, der sich entlang einer zweiten Richtung erstreckt, und eine zweite Gate-Struktur über dem und um den zweiten vertikalen Stapel von Kanalelementen auf. Jede der ersten Vielzahl von GAA-Vorrichtungen weist eine erste Kanallänge auf und jede der zweiten Vielzahl von GAA-Vorrichtungen weist eine zweite Kanallänge auf, die kleiner als die erste Kanallänge ist.

Description

  • HINTERGRUND
  • Die Industrie integrierter Halbleiterschaltungen (IC, Integrated Circuit) hat exponentielles Wachstum erfahren. Technologische Fortschritte in IC-Materialien und Design haben Generationen von ICs erzeugt, wobei jede Generation kleinere und komplexere Schaltungen als die vorherige Generation hat. Im Lauf der IC-Entwicklung hat funktionelle Dichte (d.h. die Anzahl miteinander verbundener Vorrichtungen pro Chipfläche) im Allgemeinen zugenommen, während Geometriegröße (d.h. die kleinste Komponente (oder Leitung), die unter Verwendung eines Herstellungsprozesses geschaffen werden kann) abgenommen hat. Diese Abwärtsskalierungsprozess bietet im Allgemeinen Vorteile durch Erhöhen von Produktionseffizienz und Senken damit verbundener Kosten. Eine solche Abwärtsskalierung hat auch die Komplexität einer Bearbeitung und Herstellung von ICs erhöht.
  • Zum Beispiel wurden mit einer Entwicklung von integrierter Schaltungstechnologien (IC-Technologien) hin zu kleineren Technologieknoten Mehrfach-Gate-Vorrichtungen eingeführt, um Gate-Steuerung durch Erhöhen von Gate-Kanalkopplung zu verbessern, wodurch Sperrstrom reduziert wird und Kurzkanaleffekte (SCEs, Short-Channel Effects) reduziert werden. Eine Mehrfach-Gate-Vorrichtung bezieht sich im Allgemeinen auf eine Vorrichtung mit einer Gate-Struktur, oder einem Abschnitt davon, die über mehr als einer Seite eines Kanalbereichs angeordnet ist. Finnenartige Feldeffekttransistoren (FinFETs) und Gate-all-Around-Transistoren (GAA-Transistoren) (die beide hier auch als nicht planare Transistoren) bezeichnet werden, sind Beispiele für Mehrfach-Gate-Vorrichtungen, die beliebte und vielversprechende Kandidaten für Hochleistungsanwendungen mit niedrigem Leckstrom geworden sind. Ein FinFET hat einen erhöhten Kanal, der an mehr als einer Seite von einem Gate umgeben ist (zum Beispiel liegt das Gate um eine Oberseite und Seitenwände einer „Finne“ eines Halbleitermaterials, die sich von einem Substrat erstreckt). Verglichen mit planaren Transistoren bietet eine solche Konfiguration bessere Steuerung des Kanals und reduziert SCEs drastisch (insbesondere durch Reduzieren von Leckstrom unterhalb einer Schwelle (d.h. Kopplung zwischen einer Source und einem Drain des FinFET im „Aus“-Zustand)). Ein GAA-Transistor hat eine Gate-Struktur, die sich, teilweise oder vollständig, um einen Kanalbereich erstrecken kann, um Zugang zu dem Kanalbereich an zwei oder mehr Seiten bereitzustellen. Der Kanalbereich des GAA-Transistors kann aus Nanodrähten, Nanoschichten, anderen Nanostrukturen und/oder anderen geeigneten Strukturen gebildet werden. In manchen Implementierungen weist ein solcher Kanalbereich mehrere Nanostrukturen auf (die sich horizontal erstrecken, wodurch horizontal orientierte Kanäle bereitgestellt werden), die vertikal gestapelt sind. Solch ein GAA-Transistor kann als ein vertikalgestapelter horizontaler GAA-Transistor (VGAA-Transistor) bezeichnet werden.
  • Es wurden verschiedene Prozesse entwickelt, um verschiedene GAA-Transistoren mit verschiedenen Schwellenspannungen in verschiedenen Vorrichtungsflächen zu entwickeln. Die verschiedenen Spannungen erlauben eine stufenweise Aktivierung von Transistoren in verschiedenen Vorrichtungsflächen. Es wurde beobachtet, dass diese herkömmlichen Prozesse Gate-Kantenrauheit verursachen und Prozessstabilität verringern können. Daher, auch wenn herkömmliche GAA-Vorrichtungen im Allgemeinen für ihre geplanten Zwecke adäquat sind, sind sie nicht in jeder Hinsicht zufriedenstellend.
  • Figurenliste
  • Die vorliegende Offenbarung lässt sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind und nur Veranschaulichungszwecken dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A, 1B und 1C zeigen gemeinsam ein Flussdiagramm eines Verfahrens zur Bildung einer Halbleitervorrichtung mit mehreren Vorrichtungsflächen gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 2, 3, 4A-4B, 5A-5B, 6A-6B, 7A-7B, 8A-8B, 9A-9B, 10A-10B, 11A-11B, 12A-12B, 13A-13B, 14A-14B, 15, 16, 17, 18, 19, 20, 21 und 22A-22B zeigen Querschnittsansichten eines Werkstücks während eines Fertigungsprozesses gemäß dem Verfahren von 1A-1C, gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands bereit. Spezifische Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich bloß Beispiele und nicht angedacht, einschränkend zu sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und zweiten Merkmal gebildet sein können, sodass das erste und zweite Merkmal nicht in direktem Kontakt sein könnten. Zusätzlich kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den unterschiedlichen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit und gibt selbst keine Beziehung zwischen den unterschiedlichen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Weiter können räumlich relative Ausdrücke, wie „unterhalb“, „unter“, „niedriger“, „oberhalb“, „ober“ und dergleichen, hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Ausdrücke sind beabsichtigt, verschiedene Ausrichtungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den Figuren abgebildeten Ausrichtung zu umschließen. Die Einrichtung kann anderswie ausgerichtet sein (um 90 Grad gedreht oder bei anderen Ausrichtungen) und die hierin verwendeten räumlich relativen Beschreibungsausdrücke können ebenso entsprechend ausgelegt werden. Ferner, wenn eine Zahl oder ein Zahlenbereich mit „etwa“, „ungefähr“ und dergleichen beschrieben ist, soll der Begriff Zahlen beinhalten, die innerhalb +/- 10% der beschriebenen Zahl liegen, falls nicht anderes spezifiziert ist. Zum Beispiel umfasst der Begriff „etwa 5 nm“ den Dimensionsbereich von 4,5 nm bis 5,5 nm.
  • Die vorliegende Offenbarung betrifft im Allgemeinen Mehrfach-Gate-Transistoren und Herstellungsverfahren und insbesondere Herstellung von Gate-all-Around-Transistoren (GAA-Transistoren) in verschiedenen Vorrichtungsbereichen einer Halbleitervorrichtung.
  • Mehrfach-Gate-Transistoren enthalten jene Transistoren, deren Gate-Strukturen an mindestens zwei Seiten eines Kanalbereichs gebildet sind. Diese Mehrfach-Gate-Vorrichtungen können eine p-Metalloxid-Halbleitervorrichtung oder eine n-Metalloxid-Halbleitervorrichtung aufweisen. Beispiele für Mehrfach-Gate-Transistoren enthalten FinFETs, wegen ihrer finnenartigen Struktur, und Gate-all-Around-Vorrichtungen (GAA-Vorrichtungen). Eine GAA-Vorrichtung enthält jede Vorrichtung, deren Gate-Struktur, oder ein Abschnitt davon, an 4 Seiten eines Kanalbereichs gebildet ist (z.B. einen Abschnitt eines Kanalbereichs umgibt). Ausführungsformen der vorliegenden Offenbarung können Kanalbereiche aufweisen, die in Nanodrahtkanal (Nanodrahtkanälen), stabförmigem Kanal (stabförmigen Kanälen), Nanoschichtkanal (Nanoschichtkanälen), Nanostrukturkanal (Nanostrukturkanälen), säulenförmigem Kanal (säulenförmigen Kanälen), stiftförmigem Kanal (stiftförmigen Kanälen) und/oder anderen geeigneten Kanalkonfigurationen angeordnet sind. Vorrichtungen gemäß der vorliegenden Offenbarung können einen Kanalbereich oder mehrere Kanalbereiche aufweisen (z.B. Nanodrähte, Nanoschichten, Nanostrukturen), die mit einer einzigen, durchgehenden Gate-Struktur verknüpft sind. Ein Durchschnittsfachmann würde jedoch erkennen, dass die Lehren in der vorliegenden Offenbarung bei einem einzelnen Kanal (z.B. einem einzelnen Nanodraht, einer einzelnen Nanoschicht, einer einzelnen Nanostruktur) oder einer beliebigen Anzahl von Kanälen angewendet werden können. Ein Durchschnittsfachmann kann andere Beispiele für Halbleitervorrichtungen erkennen, die von Aspekten der vorliegenden Offenbarung profitieren könnten.
  • Mit abnehmenden Maßen der Finnenbreite in FinFETs könnten Kanalbreitenvariationen unerwünschte Variabilität und Mobilitätsverlust verursachen. GAA-Transistoren werden als eine Alternative zu FinFETs untersucht. In einem GAA-Transistor wird das Gate des Transistors um den gesamten Kanal gebildet, sodass der Kanal von dem Gate umgeben oder umhüllt ist. Ein solcher Transistor hat den Vorteil, die elektrostatische Steuerung des Kanals durch das Gate zu verbessern, wodurch auch Leckströme gemildert werden. Ein GAA-Transistor weist verschiedene Abstandhalter auf, wie innere Abstandhalter und Gate-Abstandhalter (auch als äußere Abstandhalter, obere Abstandhalter oder Hauptabstandhalter bezeichnet). Innere Abstandhalter dienen zur Verringerung von Kapazität und verhindern Leckstrom zwischen Gate-Struktur und Source/Drain-Merkmalen. Während der Bildung eines GAA-Transistors dienen Gate-Abstandhalter als eine Maske während der Bildung von Source/Drain-Gräben. Während des Gate-Ersetzungsprozesses dienen Gate-Abstandhalter zum Aufrechterhalten der Integrität der Gate-Gräben nachdem Dummy-Gate-Stapel entfernt worden sind, um Raum für Metall-Gate-Stapel zu schaffen. Verfahren gemäß der vorliegenden Offenbarung sind zur Fertigung von GAA-Transistoren mit verschiedenen Schwellenspannungen designt, um Gate-Abstandhalter verschiedener Dicken in verschiedenen Flächen zu bilden.
  • In 1A-1C ist ein Verfahren 100 zum Bilden einer Halbleitervorrichtung mit mehreren Vorrichtungsflächen von Mehrfach-Gate-Vorrichtungen gezeigt. Wie hier verwendet, wird der Begriff „Mehrfach-Gate-Vorrichtung“ zur Beschreibung einer Vorrichtung (z.B. einer Halbleitervorrichtung) verwendet, die mindestens etwas Gate-Material an mehreren Seiten mindestens eines Kanals der Vorrichtung angeordnet aufweist. In manchen Beispielen kann die Mehrfach-Gate-Vorrichtung als eine GAA-Vorrichtung bezeichnet werden, wobei Gate-Material an mindestens vier Seiten mindestens eines Kanals der Vorrichtung angeordnet ist. Der Kanalbereich kann als ein Nanodraht, eine Nanoschicht, eine Nanostruktur, ein Kanalelement, ein Halbleiterkanalelement bezeichnet werden, das, wie hier verwendet, Kanalbereiche verschiedener Geometrien (z.B. zylindrisch, stangenförmig, schichtförmig) und verschiedener Dimensionen aufweist.
  • Wie bei den anderen, hier besprochenen Verfahrensausführungsformen und beispielhaften Vorrichtungen, ist klar, dass Teile des Werkstücks 200, das in 2, 3, 4A-4B, 5A-5B, 6A-6B, 7A-7B, 8A-8B, 9A-9B, 10A-10B, 11A-11B, 12A-12B, 13A-13B, 14A-14B, 15, 16, 17, 18, 19, 20, 21 und 22A-22B dargestellt ist, durch einen CMOS-Technologieverfahrensablauf gefertigt werden können und dass einige Prozesse hier nur kurz beschrieben werden. Nach Beendigung des Fertigungsprozesses wird das Werkstück 200 zu einer Halbleitervorrichtung 200 gefertigt. In diesem Sinn kann das Werkstück 200 in passendem Kontext als die Halbleitervorrichtung 200 bezeichnet werden. Ferner können die beispielhaften Halbleitervorrichtungen verschiedene andere Vorrichtungen und Merkmale aufweisen, wie andere Arten von Vorrichtungen, enthaltend zusätzliche Transistoren, Bipolartransistoren, Widerstände, Kondensatoren, Induktoren, Dioden, Sicherungen, SRAM und/oder andere Logikschaltungen usw., sind aber für ein besseres Verständnis der erfinderischen Konzepte der vorliegenden Offenbarung vereinfacht. In manchen Ausführungsformen weisen die beispielhaften Vorrichtungen eine Vielzahl von Halbleitervorrichtungen (z.B. Transistoren) auf, enthaltend n-GAA-Transistoren, p-GAA-Transistoren, PFETs, NFETs usw., die miteinander verbunden sein können. Ferner wird festgehalten, dass die Prozessschritte von Verfahren 100, enthaltend sämtliche Beschreibungen, die unter Bezugnahme auf Figuren gegeben sind, 2, 3, 4A-4B, 5A-5B, 6A-6B, 7A-7B, 8A-8B, 9A-9B, 10A-10B, 11A-11B, 12A-12B, 13A-13B, 14A-14B, 15, 16, 17, 18, 19, 20, 21 und 22A-22B, wie auch der Rest des Verfahrens und beispielhafte Figuren, die in dieser Offenbarung bereitgestellt sind, nur Beispiele sind und nicht als Einschränkung ausgelegt werden sollen, die über das hinausgeht, was im Speziellen in den folgenden Ansprüchen angegeben ist.
  • Unter Bezugnahme auf 1A, 2 und 3 umfasst das Verfahren 100 Block 102, wo ein epitaktischer Stapel 204 über einem Substrat 202 gebildet wird. Der epitaktische Stapel 204 weist erste Halbleiterschichten 206 und die zweiten Halbleiterschichten 208 auf, die vertikal in einer abwechselnden Konfiguration gestapelt sind. Ein Werkstück 200 ist in 2 gezeigt. Das Werkstück 200 weist ein Substrat 202 auf, das ein Halbleitersubstrat wie ein Siliziumsubstrat sein kann. Das Substrat 202 kann verschiedene Schichten aufweisen, enthaltend leitfähige oder isolierende Schichten, die auf einem Halbleitersubstrat gebildet sind. Das Substrat 202 kann verschiedene Dotierkonfigurationen aufweisen, abhängig von Designanforderungen, wie in der Technik bekannt ist. Zum Beispiel können verschiedene Dotierprofile (z.B. n-Wannen, p-Wannen) auf dem Substrat 202 in Bereichen gebildet sein, die für verschiedene Vorrichtungsarten designt sind (z.B. n-GAA-Transistoren, p-GAA-Transistoren). Die geeignete Dotierung kann Ionenimplantation von Dotierstoffen und/oder Diffusionsprozesse enthalten. Das Substrat 202 kann Isolierungsmerkmale aufweisen, die zwischen den Bereichen liegen, die verschiedene Vorrichtungsarten bereitstellen. Das Substrat 202 kann auch andere Halbleiter wie Germanium, Siliziumcarbid (SiC), Siliziumgermanium (SiGe) oder Diamant enthalten. Alternativ kann das Substrat 202 einen Verbindungshalbleiter und/oder einen Legierungshalbleiter enthalten. Ferner kann das Substrat 202 optional eine epitaktische Schicht (Epi-Schicht) enthalten, kann zur Leistungserhöhung gestreckt sein, kann eine Silizium-auf-Isolator-Struktur (SOI-Struktur) enthalten und/oder kann andere geeignete Verbesserungsmerkmale enthalten. In einer Ausführungsform des Verfahrens 100 wird ein Anti-Punch Through-Implantat (APT-Implantat) ausgeführt. Das APT-Implantat kann in einem Bereich ausgeführt werden, der unter dem Kanalbereich einer Vorrichtung liegt, um zum Beispiel einen Punch-Through oder eine unerwünschte Diffusion zu verhindern.
  • Der epitaktische Stapel 204 weist erste Halbleiterschichten 206 auf, zwischen welchen zweite Halbleiterschichten 208 liegen. Der epitaktische Stapel 204 kann auch als ein Schichtstapel 204 bezeichnet werden. Wie in 2 dargestellt, sind die ersten Halbleiterschichten 206 und die zweiten Halbleiterschichten 208 abwechselnd und epitaktisch entlang der Z-Richtung angeordnet, sodass sie verschachtelt sind. Zusammensetzungen der ersten Halbleiterschichten 206 und zweiten Halbleiterschichten 208 sind unterschiedlich. In einer Ausführungsform können die ersten Halbleiterschichten 206 aus Siliziumgermanium (SiGe) gebildet sein und die zweiten Halbleiterschichten 208 sind aus Silizium (Si) gebildet. Andere Ausführungsformen sind jedoch möglich, enthaltend jene, die eine erste Halbleiterzusammensetzung und eine zweite Halbleiterzusammensetzung mit verschiedenen Oxidationsraten und/oder verschiedener Ätzselektivität bereitstellen. Zum Beispiel können sowohl die ersten Halbleiterschichten 206 als auch zweiten Halbleiterschichten 208 andere Materialien wie Germanium, einen Verbindungshalbleiter wie Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter wie SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP und/oder GaInAsP oder Kombinationen davon enthalten. Beispielsweise kann epitaktisches Wachstum der Schichten des epitaktischen Stapels 204 durch einen Molekularstrahlepitaxieprozess (MBE-Prozess, Molecular Beam Epitaxy), einen metallorganischen chemischen Aufdampfungsprozess (MOCVD-Prozess, Metalorganic Chemical Vapor Deposition) und/oder andere geeignete epitaktische Wachstumsprozesse ausgeführt werden. In manchen Ausführungsformen enthalten die epitaktisch gezüchteten Schichten wie die zweiten Halbleiterschichten 208 dasselbe Material wie das Substrat 202. In manchen Ausführungsformen sind die ersten Halbleiterschichten 206 und zweiten Halbleiterschichten 208 im Wesentlichen frei von Dotierstoffen (d.h. weisen eine extrinsische Dotierstoffkonzentration von etwa o cm-3 bis etwa 1×1017 cm-3 auf), wo zum Beispiel keine absichtliche Dotierung während des epitaktischen Wachstumsprozesses ausgeführt wird.
  • Es wird hier festgehalten, dass drei (3) Schichten der ersten Halbleiterschichten 206 und drei (3) Schichten der zweiten Halbleiterschichten 208 abwechselnd angeordnet sind, wie in 2 wie auch in anderen Figuren gezeigt, die nur der Veranschaulichung dienen und nicht über das hinaus einschränkend sein sollen, was im Speziellen in den Ansprüchen angegeben ist. Es ist klar, dass jede beliebige Anzahl epitaktischer Schichten in dem epitaktischen Stapel 204 gebildet werden kann. Die Anzahl von Schichten hängt von der gewünschten Anzahl von Kanalelementen für die Vorrichtung 200 ab. In manchen Ausführungsformen ist eine Anzahl zweiter Halbleiterschichten 208 zwischen 2 und 10.
  • In manchen Ausführungsformen weist jede der ersten Halbleiterschichten 206 eine Dicke im Bereich von etwa 2 Nanometer (nm) bis etwa 6 nm auf, wie 3 nm in einem spezifischen Beispiel. Die ersten Halbleiterschichten 206 können im Wesentlichen von gleichförmiger Dicke sein. In manchen Ausführungsformen weist jede der zweiten Halbleiterschichten 208 eine Dicke im Bereich von etwa 6 nm bis etwa 12 nm auf, wie 9 nm in einem spezifischen Beispiel. In manchen Ausführungsformen sind die zweiten Halbleiterschichten 208 des epitaktischen Stapels 204 im Wesentlichen von gleichförmiger Dicke. Wie in der Folge ausführlicher beschrieben ist, können die zweiten Halbleiterschichten 208 oder Teile davon als Kanalelement(e) für eine anschließend gebildete Mehrfach-Gate-Vorrichtung dienen und die Dicke wird basierend auf Überlegungen zur Vorrichtungsleistung gewählt. Die ersten Halbleiterschichten 206 in Kanalbereich(en) können schließlich entfernt werden und dienen zur Definition eines vertikalen Abstands zwischen benachbarten Kanalbereich(en) für eine anschließend gebildete Mehrfach-Gate-Vorrichtung und die Dicke wird basierend auf Überlegungen zur Vorrichtungsleistung gewählt. Daher können die ersten Halbleiterschichten 206 auch als Opferschichten 206 bezeichnet werden und zweite Halbleiterschichten 208 können auch als Kanalschichten 208 bezeichnet werden.
  • Unter Bezugnahme auf 1A, 3, 4A, 4B, 5A und 5B umfasst das Verfahren 100 einen Block 104, wo Finnenelemente 211 aus dem epitaktischen Stapel 204 gebildet werden. Unter Bezugnahme zuerst auf 3, kann eine Finnenoberseitenhartmaskenschicht 210 über dem Werkstück 200 abgeschieden werden. Die Finnenoberseitenhartmaskenschicht 210 kann eine einzelne Schicht oder eine Mehrfachschicht sein. In manchen Implementierungen kann die Finnenoberseitenhartmaskenschicht 210 Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumoxycarbonitrid, Siliziumcarbid oder eine Kombination davon enthalten. In Ausführungsformen, wo die Finnenoberseitenhartmaskenschicht 210 eine Mehrfachschicht ist, kann die Finnenoberseitenhartmaskenschicht 210 eine Siliziumoxidschicht aufweisen, die auf dem epitaktischen Stapel abgeschieden ist, und eine Siliziumnitridschicht, die auf der Siliziumoxidschicht abgeschieden ist. Die Finnenoberseitenhartmaskenschicht 210 wird in einem Strukturierungsprozess zum Strukturieren der Finnenoberseitenhartmaskenschicht 210 verwendet, um Finnenelemente 211 zu bilden, die in 4A und 4B dargestellt sind. Zum Beispiel kann der Strukturierungsprozess einen Lithographieprozess (z.B. Photolithographie oder E-Strahl-Lithographie) umfassen, der ferner Fotolackbeschichtung (z.B. Spin-on-Beschichtung), Ausheizen (Soft Baking), Maskenausrichtung, Belichtung, Ausheizen nach Belichtung, Fotolackentwicklung, Spülen, Trocknen (z.B. Spin-Trocknung und/oder Hartbacken), andere geeignete Lithographietechniken und/oder Kombinationen davon enthalten kann. In manchen Ausführungsformen kann der Ätzprozess Trockenätzen (z.B. RIE-Ätzen), Nassätzen und/oder andere Ätzverfahren enthalten. Der Strukturierungsprozess kann an dem Werkstück 200 ausgeführt werden, bis sich Finnenelemente 211 von dem Substrat 202 erstrecken. In manchen Ausführungsformen ätzt das Strukturieren auch in das Substrat 202, sodass jedes der Finnenelemente 211 einen unteren Abschnitt aufweist, der aus dem Substrat 202 gebildet ist, und einen oberen Abschnitt aus dem epitaktischen Stapel 204. Der obere Abschnitt weist jede der epitaktischen Schichten des epitaktischen Stapels 204 auf, enthaltend Opferschichten 206 und Kanalschichten 208. In manchen Ausführungsformen können die Finnenelemente 211 unter Verwendung von Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen gefertigt werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithographie und selbstausrichtende Prozesse, wodurch Strukturen erzeugt werden können, die zum Beispiel kleinere Teilungen haben als sonst unter Verwendung eines einzigen direkten Fotolithographieprozesses erhältlich sind. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithographieprozesses strukturiert. Abstandhalter werden entlang der strukturierten Opferschicht unter Verwendung eines selbstausrichtenden Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandhalter, oder Dorne, können dann zum Strukturieren der Finnenelemente 211 durch Ätzen des epitaktischen Stapels 204 verwendet werden. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE) und/oder andere geeignete Prozesse enthalten. Wie in 4A und 4B dargestellt, erstrecken sich Finnenelemente 211 in Längsrichtung entlang der X-Richtung.
  • Es wird nun auf 5A und 5B Bezug genommen. Sobald die Finnenelemente 211 gebildet sind, wird ein Isolierungsmerkmal 212 zwischen benachbarten Finnenelementen 211 gebildet. Das Isolierungsmerkmal 212 kann auch als ein Grabenisolierungsmerkmal (STI-Merkmal, Shallow Trench Isolation) 212 bezeichnet werden. Beispielsweise wird in manchen Ausführungsformen zuerst eine dielektrische Schicht über dem Substrat 202 abgeschieden, wobei die Gräben zwischen Finnenelementen 211 mit dem dielektrischen Material gefüllt werden. In manchen Ausführungsformen kann die dielektrische Schicht Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, fluordotiertes Silikatglas (FSG), ein Low-k-Dielektrikum, Kombinationen davon und/oder andere geeignete Materialien enthalten. In verschiedenen Beispielen kann die dielektrische Schicht durch einen CVD-Prozess, einen subatmosphärischen CVD-Prozess (SACVD-Prozess), einen fließfähigen CVD-Prozess, einen ALD-Prozess, einen physikalischen Aufdampfungsprozess (PVD-Prozess) und/oder anderen geeigneten Prozess abgeschieden werden. Das abgeschiedene dielektrische Material wird dann ausgedünnt und planarisiert, zum Beispiel durch einen chemisch-mechanischen Polierprozess (CMP-Prozess). Die planarisierte dielektrische Schicht wird durch einen Trockenätzprozess, einen Nassätzprozess und/oder eine Kombination davon weiter vertieft, um die STI-Merkmale 212 zu bilden. Nach der Vertiefung steigen mindestens die oberen Abschnitte der Finnenelemente 211 über die STI-Merkmale 212. In manchen Ausführungsformen kann die dielektrische Schicht (und die anschließend gebildeten STI-Merkmale 212) eine mehrschichtige Struktur aufweisen, kann zum Beispiel eine oder mehrere Auskleidungsschichten aufweisen.
  • In manchen Ausführungsformen, die in der vorliegenden Offenbarung nicht separat gezeigt sind, können dielektrische Finnen auch bei Block 104 von Verfahren 100 gebildet werden. In einem beispielhaften Prozessablauf zur Bildung dielektrischer Finnen wird ein Schlitz, der sich parallel zu den Finnenelementen 211 erstreckt, innerhalb des dielektrischen Materials für das STI-Merkmal 212 gebildet und dielektrisches Finnenmaterial wird dann in den Schlitz abgeschieden. Das dielektrische Finnenmaterial unterscheidet sich von dem dielektrischen Material, das die STI-Merkmale 212 bildet. Dadurch kann die dielektrische Schicht für die STI-Merkmale 212 selektiv geätzt werden, wodurch die dielektrischen Finnen entstehen, die über die STI-Merkmale 212 steigen. In manchen Ausführungsformen kann das dielektrische Finnenmaterial Siliziumnitrid, Siliziumcarbonitrid, Siliziumcarbid, Aluminiumoxid, Zirconiumoxid oder andere geeignete Materialien enthalten. In Ausführungsformen, wo dielektrische Finnen eingesetzt werden, liegen dielektrische Finnen zwischen den Finnenelementen 211 und dienen zum Trennen von Source/Drain-Merkmalen benachbarter Vorrichtungen. Die dielektrischen Finnen können auch als Dummy-Finnen oder Hybrid-Finnen bezeichnet werden. In manchen alternativen Ausführungsformen kann ein oberer Abschnitt der dielektrischen Finnen während eines Gate-Schneideprozesses entfernt und durch ein umgekehrtes Materialmerkmal ersetzt werden, das anders oder gleich wie jenes der dielektrischen Finnen sein kann. Wenn gebildet, begrenzen die dielektrischen Finnen die Bildung epitaktischer Source/Drain-Merkmale und verhindern unerwünschte Verschmelzungen zwischen angrenzenden epitaktischen Source/Drain-Merkmalen.
  • Unter weiterer Bezugnahme auf 1A, 6A, 6B, 7A und 7B umfasst Verfahren 100 einen Block 106, wo Dummy-Gate-Stapel 220 über Kanalbereichen 30 der Finnenelemente 211 gebildet sind. In manchen Ausführungsformen wird ein Gate-Ersetzungsprozess (oder Gate-Last-Prozess) angewendet, wo die Dummy-Gate-Stapel 220 als Platzhalter für Metall-Gate-Stapel dienen und in einem anschließenden Prozess entfernt und durch die Metall-Gate-Stapel ersetzt werden sollen. Es sind andere Prozesse und eine andere Konfiguration möglich. Es wird nun auf 6A und 6B Bezug genommen. Zur Bildung von Dummy-Gate-Stapeln 220 wird eine dielektrische Dummy-Schicht 214, die aus Siliziumoxid, Siliziumnitrid oder einem anderen geeigneten dielektrischen Material gebildet sein kann, zuerst durch einen CVD-Prozess, einen sub-atmosphärischen CVD-Prozess (SACVD-Prozess) einen fließfähigen CVD-Prozess, einen ALD-Prozess über dem Werkstück 200 abgeschieden, enthaltend über den Finnenelementen 211. Die dielektrische Dummy-Schicht 214 kann verwendet werden, um Schäden an den Finnenelementen 211 durch anschließende Prozesse (z.B. Bildung des Dummy-Gate-Stapels) zu vermeiden. Eine Dummy-Gate-Materialschicht 216, die aus Polysilizium gebildet werden kann, wird dann über der dielektrischen Dummy-Schicht 214 abgeschieden. Zu Strukturierungszwecken kann eine Gate-Deckhartmaske 218 über der Dummy-Gate-Materialschicht 216 abgeschieden werden. Die Gate-Deckhartmaske 218 kann eine einzelne Schicht oder eine Mehrfachschicht sein und kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, Siliziumoxycarbonitrid oder eine Kombination davon enthalten. In Fällen, wo die Gate-Deckhartmaske 218 eine Mehrfachschicht ist, enthält die Gate-Deckhartmaske 218 eine Siliziumoxidschicht, die auf der Dummy-Gate-Materialschicht 216 abgeschieden ist, und eine Siliziumnitridschicht, die auf der Siliziumoxidschicht abgeschieden ist. Die Gate-Deckhartmaske 218, die Dummy-Gate-Materialschicht 216 und die dielektrische Dummy-Schicht 214 werden in einem Strukturierungsprozess strukturiert, der einen Lithographieprozess (z.B. Fotolithographie oder E-Strahl-Lithographie) umfassen kann, der weiter Fotolackbeschichtung (z.B. Spin-on-Beschichtung), Ausheizen (Soft Baking), Maskenausrichtung, Belichtung, Ausheizen nach Belichtung, Fotolackentwicklung, Spülen, Trocknen (z.B. Spin-Trocknung und/oder Hartbacken), andere geeignete Lithographietechniken und/oder Kombinationen davon enthalten kann. In manchen Ausführungsformen kann der Ätzprozess Trockenätzen (z.B. RIE-Ätzen), Nassätzen und/oder andere Ätzverfahren umfassen.
  • Unter Bezugnahme auf 7A und 7B werden Dummy-Gate-Stapel 220 über dem Substrat 202 gebildet und werden mindestens teilweise über den Finnenelementen 211 abgeschieden. Nach Strukturieren wird die Dummy-Gate-Materialschicht 216 zu einer Dummy-Elektrode 216 geformt. Die Abschnitte der Finnenelemente 211, die unter den Dummy-Gate-Stapeln 220 liegen, sind der Kanalbereich 30 des Finnenelements 211. Die Dummy-Gate-Stapel 220 können auch Source/Drain-Bereiche (S/D-Bereiche) 40 angrenzend an und an gegenüberliegenden Seiten des Kanalbereichs 30 definieren. Wie in 7A gezeigt, kann jeder der Kanalbereiche 30 entlang der X-Richtung zwischen zwei Source/Drain-Bereichen 40 liegen. In manchen Ausführungsformen, nach Bildung des Dummy-Gate-Stapels 220, wird die dielektrische Dummy-Schicht 214 von den Source/Drain-Bereichen 40 der Finnenelemente 211 entfernt. Das heißt, die dielektrische Dummy-Schicht 214, die nicht von der Dummy-Elektrode 216 bedeckt ist, wird entfernt. Der Entfernungsprozess kann ein Nassätzen, ein Trockenätzen und/oder eine Kombination davon umfassen. Der Ätzprozess wird so gewählt, dass er die dielektrische Dummy-Schicht 214 selektiv ätzt, ohne im Wesentlichen die Finnenelemente 211, die Gate-Deckhartmaske 218 und die Dummy-Elektrode 216 zu ätzen. Wie in 7A dargestellt, sind die Dummy-Gate-Stapel 220 bei einer gleichförmigen Teilung P in dem Werkstück 200 angeordnet.
  • Unter Bezugnahme auf 1A, 8A und 8B umfasst das Verfahren 100 einen Block 108, wo eine Gate-Abstandhalterschicht 221 über dem Substrat 202 angeordnet ist, enthaltend über den Dummy-Gate-Stapeln 220. In manchen Ausführungsformen wird Abstandhaltermaterial zur Bildung der Gate-Abstandhalterschicht 221 konform über dem Werkstück 200 abgeschieden, enthaltend über oberen Oberflächen und Seitenwänden des Dummy-Gate-Stapels 220. Der Begriff „konform“ kann hier zur einfachen Beschreibung einer Schicht verwendet werden, die im Wesentlichen gleichförmige Dicke über verschiedenen Bereichen aufweist. Die Gate-Abstandhalterschicht 221 kann eine Einzelschichtkonstruktion aufweisen oder mehrere Schichten enthalten. In manchen Ausführungsformen, die in 8A und 8B dargestellt sind, enthält die Gate-Abstandhalterschicht 221 eine Einzelschichtkonstruktion. Die Gate-Abstandhalterschicht 221 kann Siliziumoxid, Siliziumoxynitrid, Siliziumnitrid, Siliziumcarbonitrid, Siliziumoxycarbid, Siliziumoxycarbonitrid, anderes geeignetes dielektrisches Material oder eine Kombination davon enthalten. Das Abstandhaltermaterial kann über dem Dummy-Gate-Stapel 220 unter Verwendung von Prozessen wie CVD-Prozess, einem subatmosphärischen CVD-Prozess (SACVD-Prozess), einem fließfähigen CVD-Prozess, einem ALD-Prozess oder einem anderen geeigneten Prozess abgeschieden werden. Das Abstandhaltermaterial wird dann in einem anisotropen Ätzprozess zurückgeätzt, um die Gate-Abstandhalterschicht 221 zu bilden. Der anisotrope Ätzprozess legt Abschnitte der Finnenelemente 211 frei, die an den Dummy-Gate-Stapel 220 angrenzen und nicht von diesem bedeckt sind (z.B. in Source/Drain-Bereichen 40). Obwohl in 8A und 8B nicht explizit dargestellt, können Abschnitte des Abstandhaltermaterials direkt über dem Dummy-Gate-Stapel 220 teilweise oder vollständig durch diesen anisotropen Ätzprozess entfernt werden, während die Gate-Abstandhalterschicht 221 an Seitenwänden des Dummy-Gate-Stapels 220 verbleiben kann.
  • Unter Bezugnahme auf 1A, 9A und 9B umfasst das Verfahren 100 einen Block 110, wo eine Strukturschicht 224 selektiv über der Gate-Abstandhalterschicht 221 in der ersten Fläche 10 gebildet wird, während die Gate-Abstandhalterschicht 221 in der zweiten Fläche 20 freiliegt. In manchen Ausführungsformen kann die Strukturschicht 224 aus einem dielektrischen Material oder einem polymeren Material gebildet werden. Zum Beispiel kann ein solches dielektrisches Material Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumoxycarbonitrid, Siliziumoxycarbid oder ein anderes geeignetes dielektrisches Material enthalten. Ein solches polymeres Material kann ein Fotolackmaterial oder Polyimid sein. In manchen Implementierungen kann das polymere Material Fluor und Kohlenstoff in der Form einer funktionellen Fluorkohlenstoffgruppe (CFx, x = 1, 2 oder 3) oder einer funktionellen Chlorkohlenstoffgruppe (CClx, x = 1, 2 oder 3) enthalten. Die Strukturschicht 224 kann unter Verwendung eines chemischen Aufdampfungsprozesses (CVD-Prozess) oder eines Spin-on-Beschichtungsprozesses abgeschieden werden. Verglichen mit der ungeschützten/unbedeckten Abstandhalterschicht 221 auf Dummy-Gate-Stapel 220 in der zweiten Fläche stellt die Strukturschicht 224 in der ersten Fläche 10 der Gate-Abstandhalterschicht 221 auf Dummy-Gate-Stapeln 220 in der ersten Fläche 10 zusätzliche Ätzbeständigkeit bereit. Wie in der Folge in Verbindung mit 12A und 12B beschrieben, kann eine solche zusätzliche Ätzbeständigkeit eine dickere erste Gate-Abstandhalterschicht 222 in der ersten Fläche 10 und eine dünnere zweite Gate-Abstandhalterschicht 222' in der zweiten Fläche 20 verursachen.
  • Unter Bezugnahme auf 1A, 10A und 10B umfasst das Verfahren 100 einen Block 112, wo Source/Drain-Gräben 227 oder 227' in den Finnenelementen 211 unter Verwendung der ersten Gate-Abstandhalterschicht 222, der Strukturschicht 224 und der zweiten Gate-Abstandhalterschicht 222' als eine Ätzmaske gebildet werden. In manchen Ausführungsformen werden Source/Drain-Bereiche 40 der Finnenelemente 211 in der ersten Fläche 10 vertieft, um erste Source/Drain-Gräben 227 zu bilden, und Source/Drain-Bereiche 40 der Finnenelemente 211 in der zweiten Fläche 20 werden vertieft, um zweite Source/Drain-Gräben 227' zu bilden. Wenn auch nicht explizit dargestellt, können ein Fotolithographieprozess und mindestens eine Hartmaske verwendet werden, um Operationen in Block 112 durchzuführen. Zum Beispiel kann der Trockenätzprozess ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (z.B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (z.B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z.B. HBr und/oder CHBR3), ein jodhaltiges Gas, andere geeignete Gase und/oder Plasmen und/oder Kombinationen davon implementieren. Wie oben in Verbindung mit Block 110 beschrieben, ätzt und entfernt das Ätzen in Block 112 die Strukturschicht 224, bevor die erste Gate-Abstandhalterschicht 222 geätzt wird. Die Implementierung der Strukturschicht 224 verlangsamt das Ausdünnen der Gate-Abstandhalterschicht 221 in der ersten Fläche 10, was dazu führt, dass die erste Gate-Abstandhalterschicht 222 dicker als die zweite Gate-Abstandhalterschicht 222' ist. In manchen Ausführungsformen weist die erste Gate-Abstandhalterschicht 222 eine erste Dicke T1 auf und die zweite Gate-Abstandhalterschicht 222' weist eine zweite Dicke T2 auf. In manchen Fällen ist die erste Dicke T1 größer als die zweite Dicke T2, mit einer Differenz zwischen etwa 0,5 nm und etwa 5 nm. Aufgrund der Dickendifferenz zwischen der ersten Gate-Abstandhalterschicht 222 und der zweiten Gate-Abstandhalterschicht 222' und der gleichförmigen Teilung P über das Werkstück 200 sind die ersten Source/Drain-Gräben 227 in der ersten Fläche 10 schmäler als der zweite Source/Drain-Graben 227' in der zweiten Fläche 20. Die ersten Source/Drain-Gräben 227 in der ersten Fläche 10 haben einen ersten Abstand S1 entlang der X-Richtung und der zweite Source/Drain-Graben 227' in der zweiten Fläche 20 hat einen zweiten Abstand S2 entlang der X-Richtung. Der zweite Abstand S2 ist größer als der erste Abstand S1. In manchen Fällen ist der erste Abstand S1 zwischen etwa 10 nm und etwa 40 nm und der zweite Abstand S2 ist zwischen etwa 15 nm und etwa 45 nm. In manchen Ausführungsformen, dargestellt in 10A und 10B, ist der obere Abschnitt der Finnenelemente 211 vertieft, um die Opferschichten 206 und die Kanalschichten 208 freizulegen. In manchen Implementierungen ist auch mindestens ein Abschnitt des unteren Abschnitts der Finnenelemente 211 vertieft. Das heißt, die ersten Source/Drain-Gräben 227 und der zweite Source/Drain-Graben 227' können sich unter der untersten Opferschicht 206 in der ersten Fläche 10 und der zweiten Fläche 20 erstrecken. Nach Beendigung von Operationen in Block 112 sind die Source/Drain-Bereiche 40 der Finnenelemente 211 auf einer Ebene oder tiefer als die obere Oberfläche der STI-Merkmale 212.
  • Alternative Ausführungsformen von Betrieben in Block 110 und Block 112 sind in 11A, 11B, 12A und 12B gezeigt. In diesen alternativen Ausführungsformen wird keine Strukturschicht 224 selektiv in der ersten Fläche 10 abgeschieden. Stattdessen werden nach Bildung der Gate-Abstandhalterschicht 221 über dem Werkstück 200 in Block 108 die ersten Source/Drain-Gräben 227 in der ersten Fläche 10 und der zweite Source/Drain-Graben 227' in der zweiten Fläche 20 separat gebildet. Wie in 11A und 11B gezeigt, wird eine erste Fotolackschicht 226-1 selektiv in der ersten Fläche 10 abgeschieden und die Finnenelemente 211 in der zweiten Fläche 20 des Werkstücks 200 werden anisotrop in einem ersten Rückätzprozess geätzt, um den zweiten Source/Drain-Graben 227' zu bilden. Danach, wie in 12A und 12B gezeigt, wird eine zweite Fotolackschicht 226-2 selektiv in der zweiten Fläche 20 abgeschieden und die Finnenelemente 211 in der ersten Fläche 10 des Werkstücks 200 werden anisotrop in einem zweiten Rückätzprozess geätzt, um die ersten Source/Drain-Gräben 227 zu bilden. Parameter des ersten Rückätzprozesses und des zweiten Rückätzprozesses können verschieden sein, sodass der erste Rückätzprozess die Gate-Abstandhalterschicht 221 in der zweiten Fläche 20 schneller ätzt als der zweite Rückätzprozess die Gate-Abstandhalterschicht in der ersten Fläche 10 ätzt. Zum Beispiel kann der erste Rückätzprozess ein anderes Ätzmittel, einen niedrigeren Prozessdruck, eine höhere Vorspannung, höhere Plasmadichte, mehr reaktive Ätzmittel oder höhere Temperatur als der zweite Rückätzprozess umfassen.
  • Unter Bezugnahme auf 1A, 13A und 13B umfasst das Verfahren 100 Block 114, wo die ersten Halbleiterschichten 206 in den Finnenelementen 211 in erster Fläche 10 und zweiter Fläche 20 vertieft werden, um Innenabstandshaltervertiefungen 228 zu bilden. In manchen Ausführungsformen, dargestellt in 13A und 13B, werden die Opferschichten 206, die in den ersten Source/Drain-Gräben 227 und dem zweiten Source/Drain-Graben 227' freiliegen, selektiv und teilweise vertieft, um Innenabstandshaltervertiefungen 228 zu bilden, während die freigelegten Kanalschichten 208 im Wesentlichen ungeätzt sind. In einer Ausführungsform, wo die Kanalschichten 208 im Wesentlichen aus Si bestehen und Opferschichten 206 im Wesentlichen aus SiGe bestehen, kann die selektive Vertiefung der Opferschichten 206 einen SiGe-Oxidationsprozess umfassen, gefolgt von einer SiGe-Oxidentfernung. In diesen Ausführungsformen kann der SiGe-Oxidationsprozess Verwendung von Ozon umfassen. In manchen Ausführungsformen kann die selektive Vertiefung ein selektiver isotroper Ätzprozess (z.B. ein selektiver Trockenätzprozess oder ein selektiver Nassätzprozess) sein und das Ausmaß, in dem die Opferschichten 206 vertieft werden, wird durch Dauer des Ätzprozesses gesteuert. In manchen Ausführungsformen kann der selektive Trockenätzprozess ein oder mehrere Ätzmittel auf Fluorbasis umfassen, wie Fluorgas oder Fluorkohlenwasserstoffe. Wie in 13A und 13B gezeigt, erstrecken sich die Innenabstandshaltervertiefungen 228 von den ersten Source/Drain-Gräben 227 in der ersten Fläche 10 oder von dem zweiten Source/Drain-Graben 227' in der Fläche nach innen. In manchen Ausführungsformen kann der selektive Nassätzprozess ein Hydrofluorid- (HF) oder NH4OH-Ätzmittel umfassen. Obwohl die erste Gate-Abstandhalterschicht 222 in der ersten Fläche 10 und die zweite Gate-Abstandhalterschicht 222' in der zweiten Fläche 20 verschiedene Dicken aufweisen, haben die Innenabstandshaltervertiefungen 228 im Wesentlichen gleichförmige Dimensionen über das Werkstück 200. Das heißt, die Innenabstandshaltervertiefungen 228 in der ersten Fläche 10 und die Innenabstandshaltervertiefungen 228 in der zweiten Fläche 20 erstrecken sich nach innen in die Opferschichten 206 in im Wesentlichen gleichem Maß.
  • Unter Bezugnahme auf 1B, 14A und 14B umfasst das Verfahren 100 einen Block 116, wo innere Abstandhalter 230 in den Innenabstandshaltervertiefungen 228 gebildet werden. In manchen Ausführungsformen kann eine innere Abstandhalterschicht über dem Werkstück 200 durch CVD, PECVD, LPCVD, ALD oder ein anderes geeignetes Verfahren abgeschieden werden. Die innere Abstandhalterschicht kann aus Aluminiumoxid, Zirconiumoxid, Tantaloxid, Yttriumoxid, Titanoxid, Lanthanoxid, Siliziumoxid, Siliziumcarbonitrid, Siliziumoxycarbonitrid, Siliziumoxycarbid, Low-k Material, einem anderen geeigneten Metalloxid oder einer Kombination davon gebildet sein. In manchen Implementierungen kann die innere Abstandhalterschicht konform über der Deckfläche der Gate-Deckhartmaske 218, Deckflächen und Seitenwänden der ersten Gate-Abstandhalterschicht 222, Deckflächen und Seitenwänden der zweiten Gate-Abstandhalterschicht 222', Abschnitten des Substrats 202, die in den ersten Source/Drain-Gräben 227 und dem zweiten Source/Drain-Graben 227' freiliegen, abgeschieden werden. Anschließend kann die abgeschiedene innere Abstandhalterschicht zurückgeätzt werden, um innere Abstandhalter 230 in den Innenabstandshaltervertiefungen 228 zu bilden. In dem Rückätzprozess wird die innere Abstandhalterschicht außerhalb der Innenabstandshaltervertiefungen 228 entfernt.
  • Unter Bezugnahme auf 1B und 15 umfasst das Verfahren 100 einen Block 118, wo die epitaktischen Source/Drain-Merkmale 232 in den ersten Source/Drain-Gräben 227 und zweiten Source/Drain-Gräben 227'. Da die Bildung der epitaktischen Source/Drain-Merkmale 232 im Wesentlichen über das gesamte Werkstück 200 dieselbe ist, ist die Bildung des epitaktischen Source/Drain-Merkmals 232 in der ersten Fläche 10 und der zweiten Fläche 20 zusammenfassend in 15 gezeigt. Obwohl in Figuren der vorliegenden Offenbarung nicht separat dargestellt, können die epitaktischen Source/Drain-Merkmale 232 ein epitaktisches n-Source/Drain-Merkmal für n-Vorrichtungen und ein epitaktisches p-Source/Drain-Merkmal für p-Vorrichtungen aufweisen. In manchen Ausführungsformen können epitaktisch n-Source/Drain-Merkmale von n-Vorrichtungen in dem Werkstück 200 gemeinsam gebildet werden, während epitaktische p-Source/Drain-Merkmale von p-Vorrichtungen in dem Werkstück 200 in einem vorangehenden oder einem anschließenden Prozess gemeinsam gebildet werden können. Die epitaktischen Source/Drain-Merkmale 232 können unter Verwendung geeigneter epitaktischer Prozesse, wie CVD-Abscheidungstechniken (z.B. Dampfphasenepitaxie (VPE), Ultrahochvakuum-CVD (UHV-CVD)), Molekularstrahlepitaxie (MBE) und/oder andere geeignete Prozesse gebildet werden. Beispielhafte epitaktische n-Source/Drain-Merkmale können Si, GaAs, GaAsP, SiP oder anderes geeignetes Material enthalten. Die epitaktischen n-Source/Drain-Merkmale können während des epitaktischen Prozesses in-situ dotiert werden, indem dotierende Spezies eingeführt werden, die n-Dotierstoffe, wie Phosphor oder Arsen; und/oder andere geeignete Dotierstoffe, enthaltend Kombinationen davon, enthalten. Wenn die n-epitaktischen Source/Drain-Merkmale nicht in-situ dotiert werden, wird ein Implantationsprozess (d.h. ein Übergangsimplantationsprozess) durchgeführt, um die epitaktischen n-Source/Drain-Merkmale zu dotieren. Beispielhafte epitaktische p-Source/Drain-Merkmale können Si, Ge, AlGaAs, SiGe, bordotiertes SiGe oder ein anderes geeignetes Material enthalten. Die epitaktischen p-Source/Drain-Merkmale können während des epitaktischen Prozesses in-situ dotiert werden, indem dotierende Spezies eingeführt werden, die p-Dotierstoffe, wie Bor oder BF2, und/oder andere geeignete Dotierstoffe, enthaltend Kombinationen davon, enthalten. Wenn die p-epitaktisch Source/Drain-Merkmale nicht in-situ dotiert werden, wird ein Implantationsprozess (d.h. ein Übergangsimplantationsprozess) durchgeführt, um die epitaktischen p-Source/Drain-Merkmale zu dotieren.
  • Unter Bezugnahme auf 1B und 16 umfasst das Verfahren 100 einen Block 120, wo eine Zwischenschichtdielektrikumschicht (ILD-Schicht, Interlayer Dielectric) 236 über den epitaktischen Source/Drain-Merkmalen 232 gebildet wird. Da die Bildung der ILD-Schicht 236 im Wesentlichen über das gesamte Werkstück 200 dieselbe ist, ist Bildung der ILD-Schicht 236 in der ersten Fläche 10 und der zweiten Fläche 20 zusammenfassend in 16 gezeigt. In manchen Ausführungsformen wird zuerst eine Kontaktätzstoppschicht (CESL-Schicht, Contact Etch Stop Layer) 234 auf den epitaktischen Source/Drain-Merkmalen 232 abgeschieden. In manchen Beispielen enthält die CESL 234 eine Siliziumnitridschicht, eine Siliziumoxidschicht, eine Siliziumoxynitridschicht und/oder andere Materialien, die in der Technik bekannt sind. Die CESL 234 kann durch ALD, einen plasmaverstärkten chemische Aufdampfungsprozess (PECVD-Prozess) und/oder andere geeignete Abscheidungs- oder Oxidationsprozesse gebildet werden. Dann wird die ILD-Schicht 236 über der CESL 234 abgeschieden. In manchen Ausführungsformen enthält die ILD-Schicht 236 Materialien wie Tetraethylorthosilikatoxid (TEOS-Oxid), undotiertes Silikatglas oder dotiertes Siliziumoxid wie Borphosphosilikatglas (BPSG), Quarzglas (FSG, Fused Silica Glass), Phosphosilikatglas (PSG), bordotiertes Siliziumglas (BSG) und/oder andere geeignete dielektrische Materialien. Die ILD-Schicht 236 kann durch einen PECVD-Prozess oder eine andere geeignete Abscheidungstechnik abgeschieden werden. In manchen Ausführungsformen kann nach Bildung der ILD-Schicht 236 das Werkstück 200 getempert werden, um Integrität der ILD-Schicht 236 zu verbessern. Nach dem Abscheiden und Tempern der ILD-Schicht 236 wird das Werkstück 200 zum Beispiel durch einen chemisch-mechanischen Polierprozess (CMP-Prozess) planarisiert, um eine ebene Deckfläche zur Weiterverarbeitung zu bilden.
  • Unter Bezugnahme auf 1B und 17 umfasst das Verfahren 100 einen Block 122, wo die Dummy-Gate-Stapel 220 entfernt werden, um Gate-Gräben 238 zu bilden. Da das Entfernen der Dummy-Gate-Stapel 220 im Wesentlichen über das gesamte Werkstück 200 dasselbe ist, ist Entfernung der Dummy-Gate-Stapel 220 in der ersten Fläche 10 und der zweiten Fläche 20 zusammenfassend in 17 gezeigt. In der dargestellten Ausführungsform entfernt ein Ätzprozess Dummy-Gate-Stapel 220 vollständig, um Opferschichten 206 und Kanalschichten 208 in Kanalbereichen 30 freizulegen. Der Ätzprozess kann ein Trockenätzprozess, ein Nassätzprozess, ein anderer geeigneter Ätzprozess oder Kombinationen davon sein. Der Ätzprozess kann so gewählt werden, dass er für die Dummy-Gate-Stapel 220 selektiv ist und im Wesentlichen die CESL 234 und die ILD-Schicht 236 nicht ätzt. In mancher Implementierung, dargestellt in 17, werden sowohl die Dummy-Gate-Stapel 220 als auch die dielektrische Dummy-Schicht 214 von dem Kanalbereich 30 entfernt, um die Opferschichten 206 und Kanalschichten 208 in Kanalbereichen 30 freizulegen.
  • Unter Bezugnahme auf 1B und 18 umfasst das Verfahren 100 einen Block 124, wo die zweiten Halbleiterschichten 208 in den Kanalbereichen der Finnenelemente 211 gelöst werden, um Kanalelemente 239 zu bilden. Da die Lösung der zweiten Halbleiterschichten 208 im Wesentlichen über das gesamte Werkstück 200 dieselbe ist, ist Lösung der zweiten Halbleiterschichten 208 in der ersten Fläche 10 und der zweiten Fläche 20 zusammenfassend in 18 gezeigt. In der dargestellten Ausführungsform ätzt ein Ätzprozess selektiv die erste Halbleiterschicht 206 (d.h. Opferschichten 206) mit minimaler oder keiner Ätzung von zweiten Halbleiterschichten 208 (d.h. Kanalschichten 208) und in manchen Ausführungsformen minimaler oder keiner Ätzung der ersten Gate-Abstandhalterschicht 222, der zweiten Gate-Abstandhalterschicht 222' und/oder der inneren Abstandhalter 230. Es können verschiedene Ätzparameter abgestimmt werden, um ein selektives Ätzen der ersten Halbleiterschichten 206 zu erreichen, wie Ätzmittelzusammensetzung, Ätztemperatur, Ätzlösungskonzentration, Ätzzeit, Ätzdruck, Source-Leistung, RF-Vorspannung, RF-Vorspannungsleistung, Ätzmittelströmungsrate, andere geeignete Ätzparameter oder Kombinationen davon. Zum Beispiel wird ein Ätzmittel für den Ätzprozess ausgewählt, das das Material der ersten Halbleiterschichten 206 (in der dargestellten Ausführungsform, Siliziumgermanium) bei einer höheren Rate ätzt als das Material der zweiten Halbleiterschichten 208 (in der dargestellten Ausführungsform, Silizium) (d.h. das Ätzmittel hat eine hohe Ätzselektivität in Bezug auf das Material von ersten Halbleiterschichten 206). Der Ätzprozess kann ein Trockenätzprozess, ein Nassätzprozess, ein anderer geeigneter Ätzprozess oder Kombinationen davon sein. In manchen Ausführungsformen verwendet ein Trockenätzprozess (wie ein RIE-Prozess) ein fluorhaltiges Gas (zum Beispiel SF6), um die ersten Halbleiterschichten 206 (d.h. Opferschichten 206) selektiv zu ätzen. In manchen Ausführungsformen können ein Verhältnis des fluorhaltigen Gases zu einem sauerstoffhaltigen Gas (zum Beispiel O2 oder O3), eine Ätztemperatur und/oder eine RF-Leistung abgestimmt werden, um selektiv Siliziumgermanium oder Silizium zu ätzen. In manchen Ausführungsformen verwendet ein Nassätzprozess eine Ätzlösung, die Ammoniumhydroxid (NH4OH) und Wasser (H2O) enthält, um selektiv die ersten Halbleiterschichten 206 (d.h. Opferschichten 206) zu ätzen. In manchen Ausführungsformen ätzt ein chemischer Dampfphasenätzprozess, der Salzsäure (HCl) verwendet, selektiv die ersten Halbleiterschichten 206 (d.h. Opferschichten 206). Nach Beendigung der Operationen in Block 124 hängen die Kanalschichten 208 in den Kanalbereichen 30 und können als Kanalelemente 239 bezeichnet werden. Wie in der Folge ausführlicher in Verbindung mit 22A und 22B beschrieben wird, können Kanalelemente 239 in der ersten Fläche 10 aufgrund der dickeren ersten Gate-Abstandhalterschicht 222 in der ersten Fläche 10 eine größere Kanallänge entlang der X Richtung aufweisen als jene in der zweiten Fläche 20.
  • Unter Bezugnahme auf 1C und 19 umfasst das Verfahren 100 einen Block 126, wo eine Gate-Dielektrikumschicht 242 um die Kanalelemente 239 gebildet wird. Da die Bildung der Gate-Dielektrikumschicht 242 im Wesentlichen über das gesamte Werkstück 200 dieselbe ist, ist die Bildung der Gate-Dielektrikumschicht 242 in der ersten Fläche 10 und der zweiten Fläche 20 zusammenfassend in 19 gezeigt. In manchen Ausführungsformen kann eine Grenzflächenschicht 240 auf den Kanalelementen 239 gebildet werden, um Adhäsion zwischen den Kanalelementen 239 und der Gate-Dielektrikumschicht 242 bereitzustellen. In manchen Implementierungen kann die Grenzflächenschicht 240 ein dielektrisches Material wie Siliziumoxid, Hafniumsilikat oder Siliziumoxynitrid enthalten. Die Grenzflächenschicht 240 kann durch chemische Oxidation, Wärmeoxidation, Atomlagenabscheidung (ALD), chemisches Aufdampfen (CVD) und/oder andere geeignete Verfahren gebildet werden. Die Gate-Dielektrikumschicht 242 wird über den und um die Kanalelemente(n) 239 abgeschieden und kann ein oder mehrere High-k dielektrische Materialien enthalten. High-k dielektrische Materialien, wie hier verwendet und beschrieben, enthalten dielektrische Materialien mit einer hohen Dielektrizitätskonstante, zum Beispiel größer als jene von thermischem Siliziumoxid (~3,9). Beispielhaftes High-K dielektrisches Material für die Gate-Dielektrikumschicht 242 kann TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, Oxynitride (SiON), anderes High-k dielektrisches Material oder Kombinationen davon enthalten. Die Gate-Dielektrikumschicht 242 kann durch ALD, physikalisches Aufdampfen (PVD), CVD, Oxidation und/oder andere geeignete Verfahren gebildet werden.
  • Unter Bezugnahme auf 1C und 20 umfasst das Verfahren 100 einen Block 128, wo Metall-Gate-Stapel 244 gebildet werden. Da die Bildung der Metall-Gate-Stapeln 244 im Wesentlichen über das gesamte Werkstück 200 dieselbe ist, ist die Bildung der Metall-Gate-Stapel 244 in der ersten Fläche 10 und der zweiten Fläche 20 zusammenfassend in 20 gezeigt. Obwohl nicht separat gezeigt, können die Metall-Gate-Stapel 244 eine oder mehrere Austrittsarbeitsschichten und eine oder mehrere Metallfüllschichten aufweisen. In manchen Implementierungen können verschiedene Austrittsarbeitsschichtstapel in n-Vorrichtungsbereichen und p-Vorrichtungsbereichen gebildet werden. In diesen Implementierungen, während sich n-Vorrichtungsbereiche und p-Vorrichtungsbereiche gewisse gemeinsame Austrittsarbeitsschichten teilen können, können n-Vorrichtungsbereiche eine oder mehrere Austrittsarbeitsschichten aufweisen, die in den p-Vorrichtungsbereichen nicht vorhanden sind. Ähnlich können in alternativen Implementierungen p-Vorrichtungsbereiche eine oder mehrere Austrittsarbeitsschichten aufweisen, die in den n-Vorrichtungsbereichen nicht vorhanden sind. P-Austrittsarbeitsschicht enthält jedes geeignete p-Austrittsarbeitsmaterial, wie TiN, TaN, TaSN, Ru, Mo, Al, WN, WCN ZrSi2, MoSi2, TaSi2, NiSi2, anderes p-Austrittsarbeitsmaterial oder Kombinationen davon. N-Austrittsarbeitsschicht enthält jedes geeignete n-Austrittsarbeitsmaterial, wie Ti, Al, Ag, Mn, Zr, TiAl, TiAlC, TiAlSiC, TaC, TaCN, TaSiN, TaAl, TaAlC, TaSiAlC, TiAlN, anderes n-Austrittsarbeitsmaterial oder Kombinationen davon. Es wird festgehalten, dass p-Austrittsarbeitsschichten nicht auf eine Verbindung in p-Vorrichtungsbereichen begrenzt sind und n-Austrittsarbeitsschichten nicht auf eine Verwendung in n-Vorrichtungsbereichen begrenzt sind. P-Austrittsarbeitsschichten und n-Austrittsarbeitsschichten können in n-Vorrichtungsbereichen und p-Vorrichtungsbereichen angewendet werden, um eine gewünschte Schwellenspannung zu erreichen. In manchen Ausführungsformen kann der Metall-Gate-Stapel 244 eine oder mehrere Metallfüllschichten aufweisen. Zum Beispiel scheidet ein CVD-Prozess oder ein PVD-Prozess die eine oder mehreren Metallfüllschichten auf n-Austrittsarbeitsschicht(en) und p-Austrittsarbeitsschicht(en) ab, sodass die Metallfüllschicht sämtliche verbleibenden Abschnitte von Gate-Gräben 238 füllt. Die Metallfüllschicht kann ein geeignetes leitfähiges Material, wie Al, W und/oder Cu, enthalten. Die Metallfüllschicht kann zusätzlich oder allgemein andere Metalle, Metalloxide, Metallnitride, andere geeignete Materialien oder Kombinationen davon enthalten.
  • Unter Bezugnahme auf 1C und 21 umfasst das Verfahren 100 einen Block 130, wo das Werkstück 200 planarisiert wird, um eine ebene Oberfläche bereitzustellen. Da die Planarisierung in Block 130 im Wesentlichen über das gesamte Werkstück 200 dieselbe ist, ist die Planarisierung in der ersten Fläche 10 und der zweiten Fläche 20 zusammenfassend in 21 gezeigt. In manchen Ausführungsformen wird die Planarisierung durchgeführt, um überschüssige Grenzflächenschicht 240, Gate-Dielektrikumschicht 242 und den Metall-Gate-Stapel 244 über dem Werkstück 200 zu entfernen. Zum Beispiel kann die Planarisierung einen CMP-Prozess enthalten und kann durchgeführt werden, bis eine Deckfläche einer ILD-Schicht 236 im Wesentlichen mit einer Deckfläche von Metall-Gate-Stapel 244 in einer Ebene liegt.
  • Es wird nun auf 22A und 22B Bezug genommen. Nach Beendigung der Operationen in Block 130 kann ein erster GAA-Transistor 250, dargestellt in 22A, in der ersten Fläche 10 der Halbleitervorrichtung 200 gebildet werden und ein zweiter GAA-Transistor 260, dargestellt in 22B, kann in der zweiten Fläche 20 der Halbleitervorrichtung 200 gebildet werden. Wie in 22A dargestellt, führt die erste Gate-Abstandhalterschicht 222 mit der größeren ersten Dicke T1 zu ersten Kanalelementen 239-1 einer ersten Breite W1 entlang der X Richtung. Aufgrund der dickeren ersten Gate-Abstandhalterschicht 222 weist jeder Metall-Gate-Stapel 244 in der ersten Fläche 10 ein erstes oberes Gate-Merkmal 244A, das auf dem obersten Kanalelemente 239 angeordnet ist, und erste untere Gate-Merkmale 244B auf, von welchen jedes zwischen zwei angrenzenden Kanalelemente 239 eingelegt/angeordnet ist. Das erste obere Gate-Merkmal 244A weist eine erste Gate-Länge L1 auf und jedes von dem ersten unteren Gate-Merkmal 244B weist eine zweite Gate-Länge L2 auf. Das epitaktische Source/Drain-Merkmal 232 in der ersten Fläche 10 hat eine zweite Breite W2. Da die Dummy-Gate-Teilung P über das Werkstück 200 gleichförmig ist, ist P gleich der Summierung der ersten Breite W1 und der zweiten Breite W2 in der ersten Fläche 10. In manchen Ausführungsformen ist P zwischen etwa 30 nm und etwa 60 nm; W1 ist zwischen etwa 16 nm und etwa 46 nm; W2 ist zwischen etwa 9 nm und etwa 40 nm; L1 ist zwischen etwa 5 nm und etwa 20 nm; und L2 ist zwischen etwa 6 nm und etwa 30 nm. Wie in 22B dargestellt, führt die zweite Gate-Abstandhalterschicht 222' mit der kleineren zweiten Dicke T2 zu zweiten Kanalelementen 239-2 einer dritten Breite W3 entlang der X Richtung. Jeder Metall-Gate-Stapel 244 in der zweiten Fläche 20 weist ein zweites oberes Gate-Merkmal 244C, das auf den obersten Kanalelementen 239 angeordnet ist, und zweite untere Gate-Merkmale 244D auf, von welchen jedes zwischen zwei angrenzenden Kanalelementen 239 eingelegt/angeordnet ist. Das zweite obere Gate-Merkmal 244C weist eine dritte Gate-Länge L3 auf und jedes der zweiten unteren Gate-Merkmale 244D weist eine vierte Gate-Länge L4 auf. Das epitaktische Source/Drain-Merkmal 232 in der zweiten Fläche 20 hat eine vierte Breite W4. Da die Dummy-Gate-Teilung P über das Werkstück 200 einheitlich ist, ist P gleich einer Summierung der dritten Breite W3 und der vierten Breite W4 in der zweiten Fläche 20. In manchen Ausführungsformen ist P zwischen etwa 30 nm und etwa 60 nm; W3 ist zwischen etwa 15 nm und etwa 45 nm; W4 ist zwischen etwa 10 nm und etwa 40 nm; L3 ist zwischen etwa 5 nm und etwa 20 nm; und L4 ist zwischen etwa 5 nm und etwa 20 nm. In Ausführungsformen, die in 22B gezeigt sind, ist die dritte Gate-Länge L3 im Wesentlichen mit der vierten Gate-Länge L4 identisch.
  • Es ist erkennbar, dass mit Ausnahme des ersten oberen Gate-Merkmals 244A, der erste GAA-Transistor 250 durch die zweite Gate-Länge L2 gekennzeichnet ist. Der zweite GAA-Transistor 260 ist durch die dritte Gate-Länge L3 gekennzeichnet. In Ausführungsformen, die in 22A und 22B dargestellt sind, kann die zweite Gate-Länge L2 größer als die dritte Gate-Länge L3 sein, mit einem Unterschied zwischen etwa 1 nm und etwa 10 nm. Es wurde beobachtet, dass Leckstrom eines GAA-Transistors mit der Gate-Länge abnehmen kann und die Schwellenspannung des GAA-Transistors mit dem Leckstrom des GAA-Transistors zunehmen kann. Da die zweite Gate-Länge L2 des ersten GAA-Transistors 250 größer ist als die dritte Gate-Länge L3 des zweiten GAA-Transistors 260, weist der erste GAA-Transistor 250 einen niedrigeren Leckstrom und eine höhere Schwellenspannung als der zweite GAA-Transistor 260 auf. In manchen Fällen weist der erste GAA-Transistor 250 eine erste Schwellenspannung (VT1) auf und der zweite GAA-Transistor 260 weist eine zweite Schwellenspannung (VT2) auf. Durch Implementieren sowohl der ersten GAA-Transistoren 250 in der ersten Fläche 10 als auch der zweiten GAA-Transistoren 260 in der zweiten Fläche 20 kann die Halbleitervorrichtung 200 gemäß der vorliegenden Offenbarung GAA-Transistoren mit verschiedenen Schwellenspannungen aufweisen - der ersten Schwellenspannung (VT1) und der zweiten Schwellenspannung (VT2).
  • Unter Bezugnahme auf 1C umfasst das Verfahren 100 einen Block 132, wo weitere Prozesse durchgeführt werden. Fertigung kann fortfahren, um Fertigung der Halbleitervorrichtung 200 fortzusetzen. Zum Beispiel können verschiedene Kontakte gebildet werden, um Betrieb von GAA-Transistoren in der Halbleitervorrichtung 200 zu erleichtern. Zum Beispiel können eine oder mehrere ILD-Schichten, ähnlich ILD-Schicht 236, und/oder CESL-Schichten über dem Substrat 202 (insbesondere über ILD-Schicht 236 und Metall-Gate-Stapeln 244) gebildet werden. Dann können Kontakt in ILD-Schicht 236 und/oder ILD-Schichten, die über ILD-Schicht 236 angeordnet sind, gebildet werden. Zum Beispiel werden Kontakte jeweils elektrisch und/oder physikalisch mit Metall-Gate-Stapeln 244 gekoppelt und Kontakte werden jeweils elektrisch und/oder physikalisch mit Source/Drain-Bereichen der GAA-Transistoren gekoppelt. Da die epitaktischen Source/Drain-Merkmale 232 in der ersten Fläche 10 (entlang der X-Richtung, die in 22A und 22B dargestellt ist) schmaler als jene in der zweiten Fläche 20 sind, können die Source/Drain-Kontakte für erste GAA-Transistoren 250 in der ersten Fläche 10 schmaler sein als die Source/Drain-Kontakte für zweite GAA-Transistoren 260 in der zweiten Fläche 20. Kontakte enthalten ein leitfähiges Material, wie Aluminium, Aluminiumlegierung (wie Aluminium/Silizium/Kupferlegierung), Kupfer, Kupferlegierung, Titan, Titannitrid, Tantal, Tantalnitrid, Wolfram, Polysilizium, Metallsilicid, andere geeignete Metalle oder Kombinationen davon. In manchen Ausführungsformen kann eine Metallsilicidschicht an der Grenzfläche zwischen den epitaktischen Source/Drain-Merkmalen 232 und dem Source/Drain-Kontakt gebildet werden. Das Metallsilicid kann Nickelsilicid, Kobaltsilicid, Wolframsilicid, Tantalsilicid, Titansilicid, platinumsilicid, Erbiumsilicid, Palladiumsilicid oder Kombinationen davon enthalten. In manchen Implementierungen sind ILD-Schichten, die über ILD-Schicht 236 angeordnet sind, und die Kontakte (die sich zum Beispiel durch ILD-Schicht 236 und/oder die anderen ILD-Schichten erstrecken) ein Abschnitt einer mehrschichtigen Verbindungsstruktur (MLI-Struktur, Mulilayer Interconnect).
  • In einem beispielhaften Aspekt betrifft die vorliegende Offenbarung eine Halbleitervorrichtung. Die Halbleitervorrichtung weist eine erste Vielzahl von Gate-all-Around-Vorrichtungen (GAA-Vorrichtungen) in einer ersten Vorrichtungsfläche und eine zweite Vielzahl von GAA-Vorrichtungen in einer zweiten Vorrichtungsfläche auf. Jede der ersten Vielzahl von GAA-Vorrichtungen weist einen ersten vertikalen Stapel von Kanalelementen, der sich entlang einer ersten Richtung erstreckt, und eine erste Gate-Struktur über dem und um den ersten vertikalen Stapel von Kanalelementen auf. Jede der zweiten Vielzahl von GAA-Vorrichtungen weist einen zweiten vertikalen Stapel von Kanalelementen, der sich entlang einer zweiten Richtung erstreckt, und eine zweite Gate-Struktur über dem und um den zweiten vertikalen Stapel von Kanalelementen auf. Jede der ersten Vielzahl von GAA-Vorrichtungen weist eine erste Kanallänge auf und jede der zweiten Vielzahl von GAA-Vorrichtungen weist eine zweite Kanallänge auf, die kleiner als die erste Kanallänge ist.
  • In manchen Ausführungsformen weist jede der ersten Gate-Struktur ein erstes oberes Gate-Merkmal auf, das über einem obersten Kanalelement des ersten vertikalen Stapels von Kanalelementen angeordnet ist, und eine Vielzahl von ersten unteren Gate-Merkmalen, die zwischen zwei angrenzenden Kanalelementen des ersten vertikalen Stapels von Kanalelementen angeordnet sind. Jede der zweiten Gate-Struktur weist ein zweites oberes Gate-Merkmal auf, das über einem obersten Kanalelement des zweiten vertikalen Stapels von Kanalelementen angeordnet ist, und eine Vielzahl von zweiten unteren Gate-Merkmalen, die zwischen zwei angrenzenden Kanalelementen des zweiten vertikalen Stapels von Kanalelementen angeordnet sind. Das erste obere Gate-Merkmal weist eine erste Länge entlang der ersten Richtung auf, das zweite obere Gate-Merkmal weist eine zweite Länge entlang der zweiten Richtung auf und die erste Länge und die zweite Länge sind im Wesentlichen identisch. In manchen Implementierungen weist jedes der Vielzahl von ersten unteren Gate-Merkmalen eine dritte Länge entlang der ersten Richtung auf, jedes der Vielzahl von zweiten unteren Gate-Merkmalen weist eine vierte Länge entlang der zweiten Richtung auf und die dritte Länge ist größer als die vierte Länge. In manchen Ausführungsformen ist die vierte Länge im Wesentlichen mit der ersten Länge identisch. In manchen Ausführungsformen ist die dritte Länge zwischen etwa 6 nm und etwa 30 nm und die vierte Länge ist zwischen etwa 5 nm und etwa 20 nm. In manchen Implementierungen weist jede der ersten Vielzahl von GAA-Vorrichtungen weiter einen ersten Gate-Abstandhalter auf, der entlang des ersten oberen Gate-Merkmals angeordnet ist, und jede der zweiten Vielzahl von GAA-Vorrichtungen weist weiter einen zweiten Gate-Abstandhalter auf, der entlang des zweiten oberen Gate-Merkmals angeordnet ist. In diesen Ausführungsformen weist der erste Gate-Abstandhalter eine erste Dicke auf und der zweite Gate-Abstandhalter weist eine zweite Dicke auf, die kleiner als die erste Dicke ist. In manchen Fällen ist eine Differenz zwischen der ersten Dicke und der zweiten Dicke zwischen etwa 0,5 nm und etwa 5 nm. In manchen Fällen weist die erste Vielzahl von GAA-Vorrichtungen eine erste Gate-Teilung auf und die zweite Vielzahl von GAA-Vorrichtungen weist eine zweite Gate-Teilung auf, die mit der ersten Gate-Teilung identisch ist. In manchen Ausführungsformen weist jede der ersten Vielzahl von GAA-Vorrichtungen ein erstes Source/Drain-Merkmal auf, jede der zweiten Vielzahl von GAA-Vorrichtungen weist ein zweites Source/Drain-Merkmal auf und eine Dicke des ersten Source/Drain- Merkmals entlang der ersten Richtung ist kleiner als eine Dicke des zweiten Source/Drain-Merkmals. In manchen Implementierungen weist jede der ersten Vielzahl von GAA-Vorrichtungen eine erste Schwellenspannung auf und jede der zweiten Vielzahl von GAA-Vorrichtungen weist eine zweite Schwellenspannung auf, die kleiner als die erste Schwellenspannung ist.
  • In einem anderen beispielhaften Aspekt betrifft die vorliegende Offenbarung eine Halbleitervorrichtung. Eine Halbleitervorrichtung weist eine erste Vielzahl von Gate-all-Around-Vorrichtungen (GAA-Vorrichtungen) in einer ersten Vorrichtungsfläche und eine zweite Vielzahl von GAA-Vorrichtungen in einer zweiten Vorrichtungsfläche auf. Jede der ersten Vielzahl von GAA-Vorrichtungen weist einen ersten vertikalen Stapel von Kanalelementen auf, der sich entlang einer ersten Richtung erstreckt, ein erstes oberes Gate-Merkmal, das über einem obersten Kanalelement des ersten vertikalen Stapels von Kanalelementen angeordnet ist, und eine Vielzahl von ersten unteren Gate-Merkmalen, die zwischen zwei angrenzenden Kanalelementen des ersten vertikalen Stapels von Kanalelementen angeordnet sind. Jede der zweiten Vielzahl von GAA-Vorrichtungen weist einen zweiten vertikalen Stapel von Kanalelementen auf, der sich entlang einer zweiten Richtung erstreckt, ein zweites oberes Gate-Merkmal, das über einem obersten Kanalelement des zweiten vertikalen Stapels von Kanalelementen angeordnet ist, und eine Vielzahl von zweiten unteren Gate-Merkmalen, die zwischen zwei angrenzenden Kanalelementen des zweiten vertikalen Stapels von Kanalelementen angeordnet sind. Das erste obere Gate-Merkmal weist eine erste Länge entlang der ersten Richtung auf, das zweite obere Gate-Merkmal weist eine zweite Länge entlang der zweiten Richtung auf, wo die erste Länge und die zweite Länge im Wesentlichen identisch sind. In manchen Implementierungen weist jedes der Vielzahl von ersten unteren Gate-Merkmalen eine dritte Länge entlang der ersten Richtung auf und jedes der Vielzahl von zweiten unteren Gate-Merkmalen weist eine vierte Länge entlang der zweiten Richtung auf. Die dritte Länge ist größer als die vierte Länge.
  • In manchen Ausführungsformen ist die vierte Länge im Wesentlichen mit der ersten Länge identisch. In manchen Implementierungen weist jede der ersten Vielzahl von GAA-Vorrichtungen weiter einen ersten Gate-Abstandhalter auf, der entlang des ersten oberen Gate-Merkmals angeordnet ist, und jede der zweiten Vielzahl von GAA-Vorrichtungen weist weiter einen zweiten Gate-Abstandhalter auf, der entlang des zweiten oberen Gate-Merkmals angeordnet ist. Der erste Gate-Abstandhalter weist eine erste Dicke auf und der zweite Gate-Abstandhalter weist eine zweite Dicke auf, die kleiner als die erste Dicke ist. In manchen Ausführungsformen weist die erste Vielzahl von GAA-Vorrichtungen eine erste Gate-Teilung auf und die zweite Vielzahl von GAA-Vorrichtungen weist eine zweite Gate-Teilung auf, die mit der ersten Gate-Teilung identisch ist. In manchen Implementierungen weist jede der ersten Vielzahl von GAA-Vorrichtungen ein erstes Source/Drain-Merkmal auf, jede der zweiten Vielzahl von GAA-Vorrichtungen weist ein zweites Source/Drain-Merkmal auf und eine Dicke des ersten Source/Drain- Merkmals entlang der ersten Richtung ist kleiner als eine Dicke des zweiten Source/Drain-Merkmals.
  • In einem noch anderen beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren zur Fertigung einer Halbleitervorrichtung. Das Verfahren umfasst Bilden, auf einem Substrat, eines Schichtstapels, der eine Vielzahl von ersten Halbleiterschichten aufweist, die mit einer Vielzahl von zweiten Halbleiterschichten verschachtelt sind, Bilden einer ersten Vielzahl von Finnenelementen aus dem Schichtstapel in einer ersten Fläche des Substrats, Bilden einer zweiten Vielzahl von Finnenelementen aus dem Schichtstapel in einer zweiten Fläche des Substrats, Bilden einer ersten Vielzahl von Dummy-Gate-Stapeln über der ersten Vielzahl von Finnenelementen, Bilden einer zweiten Vielzahl von Dummy-Gate-Stapeln über der zweiten Vielzahl von Finnenelementen, Abscheiden einer Abstandhalterschicht über der ersten Vielzahl von Dummy-Gate-Stapeln und der zweiten Vielzahl von Dummy-Gate-Stapeln, selektives Abscheiden einer polymeren Schicht über der Abstandhalterschicht, die über der ersten Vielzahl von Dummy-Gate-Stapeln angeordnet ist, während die Abstandhalterschicht, die über der zweiten Vielzahl von Dummy-Gate-Stapeln angeordnet ist, nicht von der polymeren Schicht bedeckt ist, und Ätzen der Abstandhalterschicht über der ersten Vielzahl von Dummy-Gate-Stapeln und der zweiten Vielzahl von Dummy-Gate-Stapeln.
  • In manchen Ausführungsformen enthält die polymere Schicht Kohlenstoff und Fluor. In manchen Implementierungen umfasst das Ätzen der Abstandhalterschicht Bilden einer ersten Abstandhalterschicht über der ersten Vielzahl von Dummy-Gate-Stapeln und Bilden einer zweiten Abstandhalterschicht über der zweiten Vielzahl von Dummy-Gate-Stapeln. Die erste Abstandhalterschicht weist eine erste Dicke auf und die zweite Abstandhalterschicht weist eine zweite Dicke auf. Die erste Dicke ist größer als die zweite Dicke. In manchen Fällen ist eine Differenz zwischen der ersten Dicke und der zweiten Dicke zwischen 0,5 nm und etwa 5 nm. In manchen Ausführungsformen kann das Verfahren weiter Bilden einer ersten Vielzahl von Source/Drain-Gräben in der ersten Fläche umfassen, um Seitenwände der ersten Vielzahl von Finnenelementen freizulegen, Bilden einer zweiten Vielzahl von Source/Drain-Gräben in der zweiten Fläche, um Seitenwände der zweiten Vielzahl von Finnenelementen freizulegen, und teilweises Ätzen der Vielzahl von zweiten Halbleiterschichten in der ersten Vielzahl von Finnenelementen und der zweiten Vielzahl von Finnenelementen, um Innenabstandshaltervertiefungen zu bilden.
  • Das Vorangehende umreißt Merkmale einiger Ausführungsformen, sodass Fachkundige die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachkundige sollten begrüßen, dass sie die vorliegende Offenbarung bereits als eine Basis zum Designen oder Modifizieren anderer Prozesse und Strukturen zur Umsetzung derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgebrachten Ausführungsformen verwenden können. Fachkundige sollten auch erkennen, dass solche gleichwertigen Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie unterschiedliche Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne von dem Wesen und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung, aufweisend: eine erste Vielzahl von Gate-all-Around-Vorrichtungen (GAA-Vorrichtungen) in einer ersten Vorrichtungsfläche, wobei jede der ersten Vielzahl von GAA-Vorrichtungen aufweist: einen ersten vertikalen Stapel von Kanalelementen, der sich entlang einer ersten Richtung erstreckt, und eine erste Gate-Struktur über dem und um den ersten vertikalen Stapel von Kanalelementen; und eine zweite Vielzahl von GAA-Vorrichtungen in einer zweiten Vorrichtungsfläche, wobei jede der zweiten Vielzahl von GAA-Vorrichtungen aufweist: einen zweiten vertikalen Stapel von Kanalelementen, der sich entlang einer zweiten Richtung erstreckt, und eine zweite Gate-Struktur über dem und um den zweiten vertikalen Stapel von Kanalelementen, wobei jede der ersten Vielzahl von GAA-Vorrichtungen eine erste Kanallänge aufweist, wobei jede der zweiten Vielzahl von GAA-Vorrichtungen eine zweite Kanallänge aufweist, die kleiner als die erste Kanallänge ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei jede der ersten Gate-Struktur aufweist: ein erstes oberes Gate-Merkmal, das über einem obersten Kanalelement des ersten vertikalen Stapels von Kanalelementen angeordnet ist, und eine Vielzahl von ersten unteren Gate-Merkmalen, die zwischen zwei angrenzenden Kanalelementen des ersten vertikalen Stapels von Kanalelementen angeordnet sind, wobei jede der zweiten Gate-Struktur aufweist: ein zweites oberes Gate-Merkmal, das über einem obersten Kanalelement des zweiten vertikalen Stapels von Kanalelementen angeordnet ist, und eine Vielzahl von zweiten unteren Gate-Merkmalen, die zwischen zwei angrenzenden Kanalelementen des zweiten vertikalen Stapels von Kanalelementen angeordnet sind, wobei das erste obere Gate-Merkmal eine erste Länge entlang der ersten Richtung aufweist, wobei das zweite obere Gate-Merkmal eine zweite Länge entlang der zweiten Richtung aufweist, wobei die erste Länge und die zweite Länge im Wesentlichen identisch sind.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei jedes der Vielzahl von ersten unteren Gate-Merkmalen eine dritte Länge entlang der ersten Richtung aufweist, wobei jedes der Vielzahl von zweiten unteren Gate-Merkmalen eine vierte Länge entlang der zweiten Richtung aufweist, wobei die dritte Länge größer ist als die vierte Länge.
  4. Halbleitervorrichtung nach Anspruch 3, wobei die vierte Länge im Wesentlichen mit der ersten Länge identisch ist.
  5. Halbleitervorrichtung nach Anspruch 3 oder 4, wobei die dritte Länge zwischen etwa 6 nm und etwa 30 nm ist, wobei die vierte Länge zwischen etwa 5 nm und etwa 20 nm ist.
  6. Halbleitervorrichtung nach einem der vorangehenden Ansprüche 3 bis 5, wobei jede der ersten Vielzahl von GAA-Vorrichtungen weiter einen ersten Gate-Abstandhalter aufweist, der entlang des ersten oberen Gate-Merkmals angeordnet ist, wobei jede der zweiten Vielzahl von GAA-Vorrichtungen weiter einen zweiten Gate-Abstandhalter aufweist, der entlang des zweiten oberen Gate-Merkmals angeordnet ist, wobei der erste Gate-Abstandhalter eine erste Dicke aufweist, wobei der zweite Gate-Abstandhalter eine zweite Dicke aufweist, die kleiner als die erste Dicke ist.
  7. Halbleitervorrichtung nach Anspruch 6, wobei eine Differenz zwischen der ersten Dicke und der zweiten Dicke zwischen etwa 0,5 nm und etwa 5 nm ist.
  8. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei die erste Vielzahl von GAA-Vorrichtungen eine erste Gate-Teilung aufweist, wobei die zweite Vielzahl von GAA-Vorrichtungen eine zweite Gate-Teilung aufweist, die mit der ersten Gate-Teilung identisch ist.
  9. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei jede der ersten Vielzahl von GAA-Vorrichtungen ein erstes Source/Drain-Merkmal aufweist, wobei jede der zweiten Vielzahl von GAA-Vorrichtungen ein zweites Source/Drain-Merkmal aufweist, wobei eine Dicke des ersten Source/Drain- Merkmals entlang der ersten Richtung kleiner ist als eine Dicke des zweiten Source/Drain-Merkmals.
  10. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei jede der ersten Vielzahl von GAA-Vorrichtungen eine erste Schwellenspannung aufweist, wobei jede der zweiten Vielzahl von GAA-Vorrichtungen eine zweite Schwellenspannung aufweist, die kleiner als die erste Schwellenspannung ist.
  11. Halbleitervorrichtung, aufweisend: eine erste Vielzahl von Gate-all-Around-Vorrichtungen (GAA-Vorrichtungen) in einer ersten Vorrichtungsfläche, wobei jede der ersten Vielzahl von GAA-Vorrichtungen aufweist: einen ersten vertikalen Stapel von Kanalelementen, der sich entlang einer ersten Richtung erstreckt, ein erstes oberes Gate-Merkmal, das über einem obersten Kanalelement des ersten vertikalen Stapels von Kanalelementen angeordnet ist, und eine Vielzahl von ersten unteren Gate-Merkmalen, die zwischen zwei angrenzenden Kanalelementen des ersten vertikalen Stapels von Kanalelementen angeordnet sind; und eine zweite Vielzahl von GAA-Vorrichtungen in einer zweiten Vorrichtungsfläche, wobei jede der zweiten Vielzahl von GAA-Vorrichtungen aufweist: einen zweiten vertikalen Stapel von Kanalelementen, der sich entlang einer zweiten Richtung erstreckt, ein zweites oberes Gate-Merkmal, das über einem obersten Kanalelement des zweiten vertikalen Stapels von Kanalelementen angeordnet ist, und eine Vielzahl von zweiten unteren Gate-Merkmalen, die zwischen zwei angrenzenden Kanalelementen des zweiten vertikalen Stapels von Kanalelementen angeordnet sind, wobei das erste obere Gate-Merkmal eine erste Länge entlang der ersten Richtung aufweist, wobei das zweite obere Gate-Merkmal eine zweite Länge entlang der zweiten Richtung aufweist, wobei die erste Länge und die zweite Länge im Wesentlichen identisch sind, wobei jedes der Vielzahl von ersten unteren Gate-Merkmalen eine dritte Länge entlang der ersten Richtung aufweist, wobei jedes der Vielzahl von zweiten unteren Gate-Merkmalen eine vierte Länge entlang der zweiten Richtung aufweist, wobei die dritte Länge größer ist als die vierte Länge.
  12. Halbleitervorrichtung nach Anspruch 11, wobei die vierte Länge im Wesentlichen mit der ersten Länge identisch ist.
  13. Halbleitervorrichtung nach Anspruch 11 oder 12, wobei jede der ersten Vielzahl von GAA-Vorrichtungen weiter einen ersten Gate-Abstandhalter aufweist, der entlang des ersten oberen Gate-Merkmals angeordnet ist, wobei jede der zweiten Vielzahl von GAA-Vorrichtungen weiter einen zweiten Gate-Abstandhalter aufweist, der entlang des zweiten oberen Gate-Merkmals angeordnet ist, wobei der erste Gate-Abstandhalter eine erste Dicke aufweist, wobei der zweite Gate-Abstandhalter eine zweite Dicke aufweist, die kleiner als die erste Dicke ist.
  14. Halbleitervorrichtung nach einem der vorangehenden Ansprüche 11 bis 13, wobei die erste Vielzahl von GAA-Vorrichtungen eine erste Gate-Teilung aufweist, wobei die zweite Vielzahl von GAA-Vorrichtungen eine zweite Gate-Teilung aufweist, die mit der ersten Gate-Teilung identisch ist.
  15. Halbleitervorrichtung nach einem der vorangehenden Ansprüche 11 bis 14, wobei jede der ersten Vielzahl von GAA-Vorrichtungen ein erstes Source/Drain-Merkmal aufweist, wobei jede der zweiten Vielzahl von GAA-Vorrichtungen ein zweites Source/Drain-Merkmal aufweist, wobei eine Dicke des ersten Source/Drain- Merkmals entlang der ersten Richtung kleiner ist als eine Dicke des zweiten Source/Drain-Merkmals.
  16. Verfahren zur Fertigung einer Halbleitervorrichtung, umfassend: Bilden, auf einem Substrat, eines Schichtstapels, der eine Vielzahl von ersten Halbleiterschichten umfasst, die mit einer Vielzahl von zweiten Halbleiterschichten verschachtelt sind; Bilden einer ersten Vielzahl von Finnenelementen aus dem Schichtstapel in einer ersten Fläche des Substrats; Bilden einer zweiten Vielzahl von Finnenelementen aus dem Schichtstapel in einer zweiten Fläche des Substrats; Bilden einer ersten Vielzahl von Dummy-Gate-Stapeln über der ersten Vielzahl von Finnenelementen; Bilden einer zweiten Vielzahl von Dummy-Gate-Stapeln über der zweiten Vielzahl von Finnenelementen; Abscheiden einer Abstandhalterschicht über der ersten Vielzahl von Dummy-Gate-Stapeln und der zweiten Vielzahl von Dummy-Gate-Stapeln; selektives Abscheiden einer polymeren Schicht über der Abstandhalterschicht, die über der ersten Vielzahl von Dummy-Gate-Stapeln angeordnet ist, während die Abstandhalterschicht, die über der zweiten Vielzahl von Dummy-Gate-Stapeln angeordnet ist, nicht von der polymeren Schicht bedeckt ist; und Ätzen der Abstandhalterschicht über der ersten Vielzahl von Dummy-Gate-Stapeln und der zweiten Vielzahl von Dummy-Gate-Stapeln.
  17. Verfahren nach Anspruch 16, wobei die polymere Schicht Kohlenstoff und Fluor enthält.
  18. Verfahren nach Anspruch 16 oder 17, wobei das Ätzen der Abstandhalterschicht umfasst: Bilden einer ersten Abstandhalterschicht über der ersten Vielzahl von Dummy-Gate-Stapeln; und Bilden einer zweiten Abstandhalterschicht über der zweiten Vielzahl von Dummy-Gate-Stapeln, wobei die erste Abstandhalterschicht eine erste Dicke aufweist und die zweite Abstandhalterschicht eine zweite Dicke aufweist, wobei die erste Dicke größer ist als die zweite Dicke.
  19. Verfahren nach Anspruch 18, wobei eine Differenz zwischen der ersten Dicke und der zweiten Dicke zwischen 0,5 nm und etwa 5 nm ist.
  20. Verfahren nach einem der vorangehenden Ansprüche 16 bis 19, weiter umfassend: Bilden einer ersten Vielzahl von Source/Drain-Gräben in der ersten Fläche, um Seitenwände der ersten Vielzahl von Finnenelementen freizulegen; Bilden einer zweiten Vielzahl von Source/Drain-Gräben in der zweiten Fläche, um Seitenwände der zweiten Vielzahl von Finnenelementen freizulegen; und teilweises Ätzen der Vielzahl von zweiten Halbleiterschichten in der ersten Vielzahl von Finnenelementen und der zweiten Vielzahl von Finnenelementen, um Innenabstandshaltervertiefungen zu bilden.
DE102020106231.1A 2020-02-26 2020-03-08 Vorrichtung mit niedrigem leckstrom Pending DE102020106231A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/802,311 US11404417B2 (en) 2020-02-26 2020-02-26 Low leakage device
US16/802,311 2020-02-26

Publications (1)

Publication Number Publication Date
DE102020106231A1 true DE102020106231A1 (de) 2021-08-26

Family

ID=77176224

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102020106231.1A Pending DE102020106231A1 (de) 2020-02-26 2020-03-08 Vorrichtung mit niedrigem leckstrom

Country Status (5)

Country Link
US (2) US11404417B2 (de)
KR (1) KR102450734B1 (de)
CN (1) CN113314521A (de)
DE (1) DE102020106231A1 (de)
TW (1) TWI773094B (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210124731A (ko) * 2020-04-07 2021-10-15 삼성전자주식회사 게이트 스페이서를 갖는 반도체 소자들
US11417766B2 (en) * 2020-04-21 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Transistors having nanostructures
US11715777B2 (en) * 2020-05-29 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
KR102575699B1 (ko) * 2021-10-12 2023-09-07 충북대학교 산학협력단 나노시트 반도체 소자 제조방법 및 이에 의하여 제조된 나노시트 반도체 소자

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170200738A1 (en) 2016-01-11 2017-07-13 Samsung Electronics Co., Ltd. Semiconductor device and fabricating method thereof
US20180082902A1 (en) 2016-09-19 2018-03-22 International Business Machines Corporation Fabrication of nano-sheet transistors with different threshold voltages
US20180151438A1 (en) 2016-11-29 2018-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Threshold voltage adjustment for a gate-all-around semiconductor structure
US20190181140A1 (en) 2017-12-11 2019-06-13 Samsung Electronics Co., Ltd. Dielectric separation of partial gaa fets
US20190341450A1 (en) 2018-05-03 2019-11-07 International Business Machines Corporation Gate spacer and inner spacer formation for nanosheet transistors having relatively small space between adjacent gates

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7459363B2 (en) * 2006-02-22 2008-12-02 Micron Technology, Inc. Line edge roughness reduction
US8815691B2 (en) * 2012-12-21 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a gate all around device
CN104022121B (zh) * 2014-06-23 2017-05-03 中国科学院微电子研究所 三维半导体器件及其制造方法
US10199502B2 (en) 2014-08-15 2019-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of S/D contact and method of making same
US9818872B2 (en) 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US10032627B2 (en) 2015-11-16 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming stacked nanowire transistors
US9754840B2 (en) 2015-11-16 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Horizontal gate-all-around device having wrapped-around source and drain
US9899387B2 (en) 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9887269B2 (en) 2015-11-30 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9601569B1 (en) 2015-12-07 2017-03-21 Samsung Electronics Co., Ltd. Semiconductor device having a gate all around structure
US9899269B2 (en) 2015-12-30 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd Multi-gate device and method of fabrication thereof
CN106972021B (zh) 2016-01-12 2019-12-13 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
US9825036B2 (en) * 2016-02-23 2017-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for semiconductor device
US9899398B1 (en) 2016-07-26 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory device having nanocrystal floating gate and method of fabricating same
KR102551589B1 (ko) * 2016-09-29 2023-07-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102574454B1 (ko) * 2016-12-16 2023-09-04 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US10381348B2 (en) * 2017-01-10 2019-08-13 International Business Machines Corporation Structure and method for equal substrate to channel height between N and P fin-FETs
KR102400558B1 (ko) * 2017-04-05 2022-05-20 삼성전자주식회사 반도체 소자
US10475902B2 (en) 2017-05-26 2019-11-12 Taiwan Semiconductor Manufacturing Co. Ltd. Spacers for nanowire-based integrated circuit device and method of fabricating same
US9947804B1 (en) * 2017-07-24 2018-04-17 Globalfoundries Inc. Methods of forming nanosheet transistor with dielectric isolation of source-drain regions and related structure
US10403550B2 (en) * 2017-08-30 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10297508B2 (en) * 2017-08-31 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10483378B2 (en) * 2017-08-31 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial features confined by dielectric fins and spacers
US10332985B2 (en) 2017-08-31 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10672742B2 (en) * 2017-10-26 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10490559B1 (en) 2018-06-27 2019-11-26 International Business Machines Corporation Gate formation scheme for nanosheet transistors having different work function metals and different nanosheet width dimensions
US10840153B2 (en) * 2018-06-27 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Notched gate structure fabrication
US10930794B2 (en) * 2018-06-29 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned spacers for multi-gate devices and method of fabrication thereof
US11342411B2 (en) * 2018-06-29 2022-05-24 Intel Corporation Cavity spacer for nanowire transistors
US20200020688A1 (en) * 2018-07-13 2020-01-16 Qualcomm Incorporated Integrated circuits employing varied gate topography between an active gate region(s) and a field gate region(s) in a gate(s) for reduced gate layout parasitic capacitance, and related methods
US11276695B2 (en) * 2018-07-16 2022-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
US11152510B2 (en) * 2018-07-25 2021-10-19 International Business Machines Corporation Long channel optimization for gate-all-around transistors
KR102513084B1 (ko) * 2018-08-27 2023-03-24 삼성전자주식회사 반도체 장치
US10680107B2 (en) * 2018-09-24 2020-06-09 International Business Machines Corporation Nanosheet transistor with stable structure
US11081404B2 (en) * 2019-05-01 2021-08-03 International Business Machines Corporation Source/drain for gate-all-around devices
US11037832B2 (en) * 2019-05-29 2021-06-15 International Business Machines Corporation Threshold voltage adjustment by inner spacer material selection

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170200738A1 (en) 2016-01-11 2017-07-13 Samsung Electronics Co., Ltd. Semiconductor device and fabricating method thereof
US20180082902A1 (en) 2016-09-19 2018-03-22 International Business Machines Corporation Fabrication of nano-sheet transistors with different threshold voltages
US20180151438A1 (en) 2016-11-29 2018-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Threshold voltage adjustment for a gate-all-around semiconductor structure
US20190181140A1 (en) 2017-12-11 2019-06-13 Samsung Electronics Co., Ltd. Dielectric separation of partial gaa fets
US20190341450A1 (en) 2018-05-03 2019-11-07 International Business Machines Corporation Gate spacer and inner spacer formation for nanosheet transistors having relatively small space between adjacent gates

Also Published As

Publication number Publication date
US20210265349A1 (en) 2021-08-26
CN113314521A (zh) 2021-08-27
US11404417B2 (en) 2022-08-02
TW202147458A (zh) 2021-12-16
KR20210109412A (ko) 2021-09-06
US20220336461A1 (en) 2022-10-20
TWI773094B (zh) 2022-08-01
KR102450734B1 (ko) 2022-10-04

Similar Documents

Publication Publication Date Title
DE102017103419B4 (de) Halbleitervorrichtung mit getrennter source-drain-struktur und zugehöriges herstellungsverfahren
DE102020106231A1 (de) Vorrichtung mit niedrigem leckstrom
DE102016100049A1 (de) Verfahren und Struktur für Halbleitermid-End-Of-Line- (MEOL) -Prozess
DE102020111602B4 (de) Mehr-gate-vorrichtungen und gate-strukturierungsprozess dafür
DE102020124625A1 (de) Transistoren mit nanostrukturen
DE102020110870A1 (de) Metall-source-/drainmerkmale
DE102020134644B4 (de) Rückseitenkontakt und verfahren zu seiner herstellung
DE102020130964A1 (de) Vertikal ausgerichteter komplementärer transistor
DE102021108885A1 (de) Bilden von esd-bauelementen unter verwendung von multigatekompatiblen prozessen
DE102020121265A1 (de) Struktur und Verfahren zur Leckage-Verhinderung
DE102021113387A1 (de) Epitaktische merkmale
DE102017120267A1 (de) Verfahren zur herstellung von source/drain-kontakt in halbleitervorrichtungen
DE102020131140A1 (de) Gateisolierungsstruktur
DE102021100333A1 (de) Halbleitervorrichtungsstruktur
DE102018124725A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit verbesserter epitaxialer Source/Drain-Abstandsregelung
DE102021109770B4 (de) Hybrid-halbleitervorrichtung
DE102020105633B4 (de) Halbleitervorrichtungen mit verbesserten Kondensatoren
DE102020131030A1 (de) Siliziumkanal-anlassen
DE102021106285A1 (de) Gate-struktur und verfahren
DE102020119940A1 (de) Mehrfachgatetransistorstruktur
DE102020131432A1 (de) Source/drain-kontaktstruktur
DE102020125336A1 (de) Pmosfet source drain
DE102020119428A1 (de) Gate-all-around-vorrichtungen mit optimierten gateabstandhaltern und gate-ende-dielektrikum
DE102020116631A1 (de) Halbleiterbauelemente mit dielektrikum mit einem rückseitigen luftspalt
DE102020124124B4 (de) Selbstjustierende rückseitige source-kontakt-struktur und verfahren zu ihrer herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication