DE102020131030A1 - Siliziumkanal-anlassen - Google Patents

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nanostructures
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Mao-Lin Huang
Lung-Kun Chu
Chung-Wei Hsu
Jia-Ni YU
Kuo-Cheng Chiang
Kuan-Lun Cheng
Chih-Hao Wang
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    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
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    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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Abstract

Eine Halbleitervorrichtung gemäß der vorliegenden Offenbarung umfasst eine Finnenstruktur über einem Substrat, vertikal gestapelte Siliziumnanostrukturen, die über der Finnenstruktur angeordnet sind, eine Isolationsstruktur, die um die Finnenstruktur angeordnet ist, eine germaniumhaltige Grenzflächenschicht, die um jede der vertikal gestapelten Siliziumnanostrukturen gewickelt ist, eine Gatedielektrikumschicht, die um die germaniumhaltige Grenzflächenschicht gewickelt ist, und eine Gateelektrodenschicht, die um die Gatedielektrikumschicht gewickelt ist.

Description

  • PRIORITÄTSDATEN
  • Diese Anmeldung beansprucht die Priorität der am 12. Mai 2020 eingereichten vorläufigen US-Patentanmeldung 63/023,578 mit dem Titel „SILICON CHANNEL TEMPE-RING“ (Attorney Docket No. 2020-1041/24061.4202PV01), deren vollständige Offenbarung hiermit durch Bezugnahme hierin aufgenommen wird.
  • HINTERGRUND
  • Die Industrie für integrierte Halbleiterschaltungen (IC) erlebte ein exponentielles Wachstum. Technologische Fortschritte bei den IC-Materialien und dem IC-Design haben Generationen von ICs erzeugt, bei denen jede Generation kleinere und komplexere Schaltungen aufweist als die jeweils vorhergehende Generation. Im Laufe der IC-Evolution hat die Funktionsdichte (d.h. die Anzahl der miteinander verbundenen Vorrichtungen pro Chipfläche) generell zugenommen, während die Geometriegröße (d.h. die kleinste Vorrichtung (oder die kleinste Leitung), das durch einen Herstellungsprozess hergestellt werden kann) abgenommen hat. Dieser Verkleinerungsprozess bietet generell Vorteile, indem die Produktionseffizienz erhöht wird und die damit verbundenen Kosten gesenkt werden. Diese Verkleinerung führte allerdings auch zur Erhöhung der Komplexität der Verarbeitung und Herstellung von ICs.
  • Mit dem Fortschritt der Technologien für integrierte Schaltungen (ICs) hin zu kleineren Technologieknoten wurden beispielsweise Multigate-Vorrichtungen eingeführt, um die Gate-Steuerung zu verbessern, indem die Gate-Kanal-Kopplung erhöht wird, der Strom in ausgeschaltetem Zustand reduziert wird und die Kurzkanaleffekte (short channel effects, SCEs) verringert werden. Eine Multigate-Vorrichtung bezieht sich generell auf eine Vorrichtung mit einer Gatestruktur, oder einen Abschnitt davon, die über mehr als eine Seite eines Kanalbereichs angeordnet ist. Finnenähnliche Feldeffekttransistoren (FinFETs) und Multi-Brücken-Kanal-Transistoren (multi-bridge-channel, MBC, transistors) sind Beispiele für Multigate-Vorrichtungen, die zu beliebten und vielversprechenden Kandidaten für Anwendungen mit hoher Leistung und geringem Leckstrom geworden sind. Ein FinFET weist einen erhöhten Kanal auf, der an mehr als einer Seite von einem Gate umwickelt ist (das Gate umwickelt zum Beispiel eine Oberseite und Seitenwände einer Finne aus Halbleitermaterial, die sich von einem Substrat erstreckt). Ein MBC-Transistor weist eine Gatestruktur auf, die sich teilweise oder vollständig um einen Kanalbereich herum erstrecken kann, um den Zugang zu dem Kanalbereich auf zwei oder mehr Seiten zu ermöglichen. Da seine Gatestruktur die Kanalbereiche umgibt, kann ein MBC-Transistor auch als ein Surround-Gate-Transistor (SGT) oder Gate-All-Around-Transistor (GAA) bezeichnet werden. Der Kanalbereich eines MBC-Transistors kann aus Nanodrähten, Nanoblättchen oder anderen Nanostrukturen gebildet werden und Somit kann ein MBC-Transistor auch als ein Nanodraht- oder Nanoblättchen-Transistor bezeichnet werden.
  • Es wurden mehrere Verfahren vorgeschlagen, um die gewünschten Schwellspannungen von P-Typ-Feldeffekttransistoren (PFETs) zu erreichen. In einer Technologie können mehr als eine P-Typ-Austrittsarbeitsmetallschicht über Siliziumkanäle gestapelt werden, um die gewünschten Schwellspannungen zu erreichen. Bei einer anderen Technologie werden Siliziumkanäle in P-Typ-Vorrichtungen durch Siliziumgermanium-Kanäle ersetzt. Diese Verfahren sind jedoch mit unterschiedlichen Herausforderungen konfrontiert. Für erstere ist es eine Herausforderung, P-Typ-Austrittsarbeitsmetalle zu identifizieren, um die zufriedenstellende Bandlücke zu erreichen. Für die zweite Technologie hat sich die Integration von Siliziumgermanium-Kanälen als schwierig erwiesen. Daher sind konventionelle Technologien zur Bildung von P-Typ MBC-Vorrichtungen zwar im Allgemeinen für ihre beabsichtigten Zwecke geeignet, aber nicht in allen Aspekten zufriedenstellend.
  • Figurenliste
  • Die vorliegende Offenbarung lässt sich am besten anhand der folgenden ausführlichen Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und nur zu Illustrationszwecken verwendet werden. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung beliebig vergrößert oder verkleinert sein.
    • 1 zeigt ein Flussdiagramm eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 2-21 zeigen fragmentarische perspektivische Ansichten oder Querschnittsansichten eines Werkstücks während eines Herstellungsprozesses gemäß dem Verfahren von 1 gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 22A und 22B zeigen vergrößerte Querschnittsansichten einer Nanostruktur, die von einer Gatestruktur umgeben ist gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 23 und 24 zeigen beispielhafte Ausführungsformen, bei denen eine Germanium-Mantelschicht gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung selektiv in einer der Vorrichtungsbereiche implementiert wird.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung bietet viele verschiedene Ausführungsformen oder Beispiele für die Umsetzung verschiedener Merkmale des bereitgestellten Gegenstandes. Zur Vereinfachung der vorliegenden Offenbarung werden im Folgenden spezifische Beispiele von Komponenten und Anordnungen beschrieben. Es handelt sich dabei natürlich nur um Beispiele, die nicht einschränkend sein sollen. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet werden, kann aber auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet werden können, so dass das erste und das zweite Merkmal gegebenenfalls nicht in direktem Kontakt stehen. Ferner können Bezugszeichen in den verschiedenen Beispielen der vorliegenden Offenbarung wiederholt werden. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schreibt grundsätzlich keine Beziehung zwischen den verschiedenen Ausführungsformen und/oder Konfigurationen vor, die hierin diskutiert sind.
  • Wenn eine Zahl oder ein Bereich von Zahlen mit „etwa“, „ungefähr“ und dergleichen beschrieben wird, soll der Begriff ferner Zahlen umfassen, die sich innerhalb eines sinnvollen Bereichs befinden, wenn man die Variationen berücksichtigt, die während der Herstellung inhärent/intrinsisch im Sinne des Standes der Technik auftreten. Beispielsweise umfasst die Anzahl oder der Bereich von Zahlen einen vernünftigen Bereich einschließlich der beschriebenen Zahl, zum Beispiel innerhalb von +/-10% der beschriebenen Zahl, basierend auf bekannten Fertigungstoleranzen in Verbindung mit der Herstellung eines Merkmals, das ein mit der Zahl verbundenes Merkmal aufweist. Beispielsweise kann eine Materialschicht mit einer Dicke von „etwa 5 nm“ einen Abmessungsbereich von 4,25 nm bis 5,75 nm umfassen, wobei die dem Fachmann bekannten Fertigungstoleranzen bei der Abscheidung der Materialschicht bekanntermaßen +/-15% betragen können. Ferner können Bezugszeichen in den verschiedenen Beispielen der vorliegenden Offenbarung wiederholt werden. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schreibt grundsätzlich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Die vorliegende Offenbarung betrifft generell Multigate-Transistoren und Herstellungsverfahren und insbesondere Grenzflächenschichten, die Dipole oder feste Aufladungen einführen.
  • MBC-Transistoren können N-Typ oder P-Typ sein. Da verschiedene Typen von MBC-Transistoren unterschiedliche Schwellspannungen erfordern, wurden mehrere Verfahren zur Schwellspannungsmodulation vorgeschlagen. Beispielsweise können unterschiedliche Austrittsarbeitsmetallstapel in Gatestrukturen für N-Typ- und P-Typ-MBC-Transistoren implementiert werden. Wenn das Kanalteil aus Silizium gebildet wird, ist die Suche nach einem zufriedenstellenden P-Typ-Austrittsarbeitsmetall noch nicht abgeschlossen. Als ein anderes Beispiel werden unterschiedliche Kanalmaterialien in verschiedenen Vorrichtungsbereichen implementiert. Bei dem ersteren Verfahren müssen mehrere Schichten aus Austrittsarbeitsmetall um eng voneinander beabstandeten Kanalteilen und zwischen diesen gestapelt werden. Das zweite Verfahren umfasst die Integration von Herstellungsprozessen für Kanalteile unterschiedlicher Halbleiterzusammensetzungen. Bei beiden beispielhaften Verfahren kann das Prozessfenster klein sein, die Leistung kann weniger als ideal sein und die Herstellungskosten können hoch sein.
  • Die vorliegende Offenbarung stellt ein Verfahren zur Bildung einer Halbleitervorrichtung gemäß Ausführungsformen bereit, die einen Siliziumkanal und eine Germanium-Mantelschicht aufweist, welche auf dem Siliziumkanal angeordnet wird. In einer beispielhaften Ausführungsform wird eine germaniumhaltige Mantelschicht auf Oberflächen der Kanalteile abgeschieden, nachdem Kanalteilen in einem Kanalbereich freigegeben werden. Ein erster Temperprozess wird durchgeführt, um das Germanium in die germaniumhaltige Mantelschicht zu treiben. Folglich wird zumindest ein Abschnitt der germaniumhaltigen Ummantelung in eine Siliziumgermaniumschicht umgewandelt. Die getemperte Mantelschicht wird dann einem Vorreinigungsprozess unterzogen. Der Vorreinigungsprozess entfernt den germaniumreichen Teil der Mantelschicht und oxidiert den siliziumreichen Abschnitt der Mantelschicht, um eine germaniumhaltige Grenzflächenschicht zu bilden. Dann wird eine Gatedielektrikumschicht über der germaniumhaltigen Grenzflächenschicht abgeschieden. Nach der Abscheidung der Gatedielektrikumschicht kann ein zweiter Temperprozess durchgeführt werden. Es zeigte sich, dass die germaniumhaltige Grenzflächenschicht, wenn sie in einem P-Typ-Vorrichtungsbereich implementiert wird, Dipole oder feste Ladungen bereitstellen kann, die zu einer niedrigen Schwellspannung für P-Typ-MBC-Transistoren führen. Mit anderen Worten können die Siliziumkanalteile in einem P-Typ-Vorrichtungsbereich „angelassen“ werden, um die gewünschte Schwellspannung zu erreichen.
  • Verschiedene Aspekte der vorliegenden Offenbarung werden nun mit Bezug auf die Zeichnungen ausführlicher beschrieben. 1 zeigt ein Flussdiagramm eines Verfahrens 100 zur Herstellung einer Halbleitervorrichtung aus einem Werkstück gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung. Das Verfahren 100 ist lediglich beispielhaft und soll die vorliegende Offenbarung nicht darauf beschränken, was ausdrücklich mit Bezug auf das Verfahren 100 dargestellt ist. Zusätzliche Schritte können vor, während und nach dem Verfahren 100 vorgesehen werden und einige der beschriebenen Schritte können ersetzt, eliminiert oder verschoben werden, um zusätzliche Ausführungsformen des Verfahrens zu erhalten. Der Einfachheit halber werden hierin nicht alle Schritte ausführlich beschrieben. Das Verfahren 100 wird nachstehend in Verbindung mit 2-21 beschrieben, die fragmentarische perspektivische Ansichten oder Querschnittsansichten des Werkstücks in verschiedenen Fertigungsstadien nach Ausführungsformen des Verfahrens 100 sind.
  • Mit Bezug auf 1 und 2 umfasst das Verfahren 100 einen Block 102, in dem ein Werkstück 200 bereitgestellt wird. Es ist zu beachten, dass das Werkstück 200 je nach Kontext auch als eine Halbleitervorrichtung 200 bezeichnet werden kann, da das Werkstück 200 zu einer Halbleitervorrichtung verarbeitet wird. Das Werkstück 200 kann ein Substrat 202 aufweisen. Obwohl in den Zeichnungen nicht explizit dargestellt, kann das Substrat 202 einen N-Typ-Wannenbereich und einen P-Typ-Wannenbereich zur Herstellung von Transistoren unterschiedlicher Leitfähigkeitstypen aufweisen. In einer Ausführungsform kann das Substrat 202 ein Silizium-Substrat (Si-Substrat) sein. In einigen anderen Ausführungsformen kann das Substrat 202 andere Halbleiter wie Germanium (Ge), Siliziumgermanium (Si-Ge) oder ein III-V-Halbleitermaterial enthalten. Beispiele für III-V-Halbleitermaterialien können Galliumarsenid (GaAs), Indiumphosphid (InP), Galliumphosphid (GaP), Galliumnitrid (GaN), Galliumarsenidphosphid (GaAsP), Aluminium-Indium-Arsenid (AlInAs), Aluminium-Gallium-Arsenid (AlGaAs), Gallium-Indium-Phosphid (GaInP) und Indium-Gallium-Arsenid (InGaAs) sein. Das Substrat 202 kann auch eine isolierende Schicht aufweisen, wie zum Beispiel eine Siliziumoxidschicht, um eine Silizium-auf-Isolator-Struktur (SOI-Struktur) zu erhalten. Wenn vorhanden, ist sowohl die N-Typ-Wanne als auch die P-Typ-Wanne in dem Substrat 202 ausgebildet und weist ein Dotierungsprofil auf. Eine N-Typ-Wanne kann ein Dotierungsprofil eines N-Typ-Dotierstoffs wie Phosphor (P) oder Arsen (As) aufweisen. Eine P-Typ-Wanne kann ein Dotierungsprofil eines P-Typ-Dotierstoffs wie Bor (B) aufweisen. Die Dotierung in der N-Typ-Wanne und der P-Typ-Wanne kann durch Ionenimplantation oder thermische Diffusion gebildet werden und kann als Abschnitte des Substrats 202 angesehen werden. Um Zweifel auszuschließen, sind die X-Richtung, die Y-Richtung und die Z-Richtung senkrecht zueinander.
  • Wie in 2 gezeigt, weist das Werkstück 200 ferner einen Stapel 204 auf, der über dem Substrat 202 angeordnet ist. Der Stapel 204 weist mehrere Kanalschichten 208 auf, die durch mehrere Opferschichten 206 verschachtelt sind. Die Kanalschichten 208 und die Opferschichten 206 können voneinander verschiedene Halbleiterzusammensetzungen aufweisen. In einigen Implementierungen werden die Kanalschichten 208 aus Silizium (Si) gebildet und die Opferschichten 206 werden aus Siliziumgermanium (SiGe) gebildet. Bei diesen Implementierungen ermöglicht der zusätzliche Germaniumgehalt in den Opferschichten 206 die selektive Entfernung oder Aussparung der Opferschichten 206 ohne wesentliche Beschädigung an den Kanalschichten 208. Bei einigen Ausführungsformen sind die Opferschichten 206 und die Kanalschichten 208 Epitaxieschichten und können durch einen Epitaxieprozess abgeschieden werden. Geeignete Epitaxieprozess sind die Gasphasenepitaxie (VPE), die chemische Ultrahochvakuum-Gasphasenabscheidung (UHV-CVD), die Molekularstrahlepitaxie (MBE) und/oder andere geeignete Prozesse. Wie in 2 dargestellt, werden die Opferschichten 206 und die Kanalschichten 208 abwechselnd eine nach der anderen abgeschieden, um den Stapel 204 zu bilden. Es ist zu beachten, dass fünf (5) Schichten der Opferschichten 206 und fünf (5) Schichten der Kanalschichten 208 abwechselnd und vertikal angeordnet sind, wie in 2 dargestellt, was nur zur Veranschaulichung dient und nicht darüber hinausgehen soll, was in den Ansprüchen ausdrücklich genannt wird. Es ist denkbar, dass eine beliebige Anzahl von Opferschichten 206 und Kanalschichten 208 in dem Stapel 204 gebildet werden können. Die Anzahl der Schichten hängt von der gewünschten Anzahl von Kanalteilen für die Vorrichtung 200 ab. In einigen Ausführungsformen liegt die Anzahl der Kanalschichten 208 zwischen 2 und 10.
  • Mit Bezug auf 1 und 3 umfasst das Verfahren 100 einen Block 104, wo eine finnenförmige Struktur 214 aus dem Stapel 204 gebildet wird. In einigen Ausführungsformen werden der Stapel 204 und ein Abschnitt des Substrats 202 strukturiert, um die finnenförmige Struktur 214 zu bilden. Zum Zwecke der Strukturierung kann eine Hartmaskenschicht 210 über dem Stapel 204 abgeschieden werden. Die Hartmaskenschicht 210 kann eine Einzelschicht oder eine Mehrschicht sein. In einem Beispiel weist die Hartmaskenschicht 210 eine Siliziumoxidschicht 211 und eine Siliziumnitridschicht 212 über der Siliziumoxidschicht 211 auf. Wie in 3 dargestellt, erstreckt sich die finnenförmige Struktur 214 vertikal entlang der Z-Richtung von dem Substrat 202 und erstreckt sich in Längsrichtung entlang der Y-Richtung. Die finnenförmige Struktur 214 umfasst einen Basisabschnitt 214B, der aus dem Substrat 202 gebildet wird, und einen Stapelabschnitt 214S, der aus dem Stapel 204 gebildet wird. Die finnenförmige Struktur 214 kann durch geeignete Prozesse, einschließlich Doppel- oder Mehrfachstrukturierungsprozesse, strukturiert werden. Generell werden bei Doppel- oder Mehrfachstrukturierungsprozessen Fotolithografie und selbstausgerichtete Prozesse kombiniert, so dass Strukturen erzeugt werden können, die zum Beispiel kleinere Abstände (pitches) aufweisen als solche, die sonst durch einen einzigen, direkten Fotolithografieprozess erhältlich sind. In einer Ausführungsform wird beispielsweise eine Materialschicht über einem Substrat gebildet und durch einen Fotolithografieprozess strukturiert. Abstandhalter werden durch einen selbstausgerichteten Prozesses neben der strukturierten Materialschicht gebildet. Die Materialschicht wird dann entfernt und die verbleibenden Abstandhalter oder Dorne können dann verwendet werden, um die finnenförmige Struktur 214 durch Ätzen des Stapels 204 und des Substrats 202 zu strukturieren. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE) und/oder andere geeignete Prozesse umfassen.
  • Mit Bezug auf 1, 4, 5 und 6 umfasst das Verfahren 100 einen Block 106, wo ein Dummy-Gatestapel 224 über der finnenförmigen Struktur 214 gebildet wird. In einigen Ausführungsformen wie in 4 dargestellt, nach Operationen in Block 104, kann ein Isolationsmerkmal 216 neben dem Basisabschnitt 214B der finnenförmigen Struktur 214 und um diesen herum gebildet werden. Das Isolationsmerkmal 216 ist zwischen der finnenförmigen Struktur 214 und einer weiteren finnenförmigen Struktur 214 (nicht dargestellt) angeordnet. Das Isolationsmerkmal 216 kann auch als Flachgraben-Isolationsmerkmal 216 (shallow trench isolation feature, STI-Merkmal) bezeichnet werden. In einem beispielhaften Prozess wird zunächst eine dielektrische Schicht über dem Werkstück 200 abgeschieden, die die Gräben zwischen der finnenförmigen Struktur 214 und einer benachbarten finnenförmigen Struktur 214 mit dem dielektrischen Material füllt. In einigen Ausführungsformen kann die dielektrische Schicht Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, fluordotiertes Silikatglas (FSG), ein Low-k-Dielektrikum, Kombinationen hiervon und/oder andere geeignete Materialien enthalten. In verschiedenen Beispielen kann die dielektrische Schicht durch einen CVD-Prozess, einen subatmosphärischen CVD-Prozess (SACVD), einen fließfähigen CVD-Prozess, einen Atomlagenabscheidungsprozess (ALD), einen physikalischen Gasphasenabscheidungsprozess (PVD), eine Aufschleuderbeschichtung und/oder andere geeignete Prozesse abgeschieden werden. Das abgeschiedene dielektrische Material wird dann verdünnt und planarisiert, zum Beispiel durch einen chemisch-mechanischen Polierprozess (CMP-Prozess). Die planarisierte dielektrische Schicht wird weiter durch einen Trockenätzprozess, einen Nassätzprozess und/oder eine Kombination hiervon ausgespart, um das Isolationsmerkmal 216 zu bilden. Wie in 4 gezeigt, erstreckt sich der Stapelabschnitt 214S der finnenförmigen Struktur 214 nach oben über das Isolationsmerkmal 216. Wie in 4 gezeigt, kann die Hartmaskenschicht 210 auch während der Bildung des Isolationsmerkmals 216 entfernt werden.
  • In einigen Ausführungsformen wird ein Gate-Ersatzprozess (oder Gate-Last-Prozess) angewandt, bei dem der Dummy-Gatestapel 224 (in 5 dargestellt) als ein Platzhalter für eine funktionale Gatestruktur dient. Andere Prozesse und Konfigurationen sind denkbar. Um den Dummy-Gatestapel 224 zu bilden, werden eine Dummy-Dielektrikumschicht 218, eine Dummy-Gateelektrodenschicht 220 und eine obere Gate-Top-Hartmaskenschicht 222 über dem Werkstück 200 abgeschieden, wie in 4 gezeigt. Die Abscheidung dieser Schichten kann die Verwendung von Niederdruck-CVD (LPCVD), CVD, plasmagestützter CVD (PECVD), PVD, ALD, thermischer Oxidation, Elektronenstrahlverdampfung oder anderen geeigneten Abscheidungstechniken oder Kombinationen hiervon umfassen. Die Dummy-Dielektrikumschicht 218 kann Siliziumoxid enthalten, die Dummy-Gateelektrodenschicht 220 kann Polysilizium enthalten und die Gate-Top-Hartmaskenschicht 222 kann eine Mehrschicht sein, die Siliziumoxid und Siliziumnitrid enthält. Die Gate-Top-Hartmaskenschicht 222 wird durch Fotolithografie- und Ätzprozesse strukturiert. Der Fotolithografieprozess kann Photoresist-Beschichten (zum Beispiel Aufschleudern), Soft-Backen, Maskenausrichten, Belichten, Backen nach Belichten, Photoresist-Entwickeln, Spülen, Trocknen (zum Beispiel Schleudern und/oder Harteinbrennen), andere geeignete Lithographie-Techniken und/oder Kombinationen hiervon umfassen. Der Ätzprozess kann Trockenätzen (zum Beispiel RIE-Ätzen), Nassätzen und/oder andere Ätzverfahren umfassen. Danach werden die dielektrische Dummy-Schicht 218 und die Dummy-Gateelektrodenschicht 220 unter Verwendung der strukturierten Gate-Top-Hartmaske 222 als eine Ätzmaske geätzt, um den Dummy-Gatestapel 224 zu bilden. Wie in 5 gezeigt, wird der Dummy-Gatestapel 224 über dem Isolationsmerkmal 216 gebildet und zumindest teilweise über den finnenförmigen Strukturen 214 angeordnet. Wie in 5 dargestellt, erstreckt sich der Dummy-Gatestapel 224 längs entlang der X-Richtung, um sich über der finnenförmigen Struktur 214 zu wickeln. Der Abschnitt der finnenförmigen Struktur 214, der unter dem Dummy-Gatestapel 224 liegt, ist ein Kanalbereich 214C. Der Kanalbereich 214C und der Dummy-Gatestapel 224 definieren ferner Source/Drain-Bereiche 214SD, die nicht vertikal von dem Dummy-Gatestapel 224 überlappt werden. Der Kanalbereich 214C ist zwischen zwei Source-/Drain-Bereichen 214SD angeordnet.
  • Mit Bezug auf 6 können Operationen in Block 106 das Bilden einer Gate-Abstandhalterschicht 226 über der oberen Oberfläche und Seitenwänden des Dummy-Gatestapels 224 umfassen. In einigen Ausführungsformen umfasst das Bilden der Gate-Abstandhalterschicht 226 das konforme Abscheiden einer oder mehrerer dielektrischer Schichten über dem Werkstück 200. In einem Beispielprozess werden die eine oder mehreren dielektrischen Schichten durch CVD, SACVD oder ALD abgeschieden. Die eine oder mehreren dielektrischen Schichten können Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid, Siliziumcarbonitrid, Siliziumoxycarbid, Siliziumoxycarbonitrid und/oder Kombinationen hiervon enthalten.
  • Mit Bezug auf 1 und 7 umfasst das Verfahren 100 einen Block 108, wo Source/Drain-Gräben 228 in der finnenförmigen Struktur 214 gebildet werden. In den Ausführungsformen wie in 7 dargestellt, nach der Abscheidung der Gate-Abstandhalterschicht 226, wird das Werkstück 200 durch einen Ätzprozess geätzt. Wie in 7 dargestellt, entfernt der Ätzprozess die Gate-Abstandhalterschicht 226 auf nach oben gewandten Oberflächen der Gate-Top-Hartmaskenschicht 222 und spart die Source/Drain-Bereiche 214SD der finnenförmigen Struktur 214 aus, die nicht durch die Gate-Top-Hartmaskenschicht 222 und die Gate-Abstandhalterschicht 226 maskiert werden. Das Aussparen der Source/Drain-Bereiche 214SD ergibt die Source/Drain-Gräben 228, die durch die Gate-Abstandhalterschicht 226 definiert sind. Der Ätzprozess in Block 108 kann ein Trockenätzprozess oder ein geeigneter Ätzprozess sein. Ein Trockenätzprozess kann zum Beispiel ein sauerstoffhaltiges Gas, Wasserstoff, ein fluorhaltiges Gas (zum Beispiel CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (zum Beispiel Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (zum Beispiel HBr und/oder CHBR3), ein jodhaltiges Gas, andere geeignete Gase und/oder Plasmen und/oder Kombinationen hiervon enthalten. Wie in 7 dargestellt, sind die Seitenwände der Opferschichten 206 und der Kanalschichten 208 in dem Kanalbereich 214C in den Source/Drain-Gräben 228 freigelegt.
  • Mit Bezug auf 1 und 8 umfasst das Verfahren 100 einen Block 110, wo die inneren Abstandhaltermerkmale 230 gebildet werden. In dem Block 110 werden die Opferschichten 206, die in den Source/Drain-Gräben 228 freigelegt sind, selektiv und teilweise ausgespart, um innere Abstandhalter-Aussparungen zu bilden, während die freigelegten Kanalschichten 208 mäßig geätzt werden. In einer Ausführungsform, in der die Kanalschichten 208 im Wesentlichen aus Silizium (Si) gebildet sind und die Opferschichten 206 im Wesentlichen aus Siliziumgermanium (SiGe) gebildet sind, kann die selektive und teilweise Aussparung der Opferschichten 206 einen SiGe-Oxidationsprozess umfassen, gefolgt von einer Si-Ge-Oxid-Entfernung. In diesen Ausführungsformen kann der SiGe-Oxidationsprozess die Verwendung von Ozon (O3) umfassen. In einigen anderen Ausführungsformen kann das selektive Aussparen ein selektiver isotroper Ätzprozess sein (zum Beispiel ein selektiver Trockenätzprozess oder ein selektiver Nassätzprozess) und das Ausmaß, in dem die Opferschichten 206 ausgespart werden, wird durch die Dauer des Ätzprozesses gesteuert. Der selektive Trockenätzprozess kann die Verwendung eines oder mehrerer Ätzmittel auf Fluorbasis umfassen, wie zum Beispiel Fluorgas oder Fluorkohlenwasserstoffe. Der selektive Nassätzprozess kann ein Ätzmittel auf Fluorwasserstoff- (HF-) oder NH4OH-Basis enthalten. Nach der Bildung der inneren Abstandhalter-Aussparungen wird eine innere Abstandhaltermaterialschicht über dem Werkstück 200 einschließlich in den inneren Abstandhalter-Aussparungen abgeschieden. Die innere Abstandhaltermaterialschicht kann Siliziumoxid, Siliziumnitrid, Siliziumoxycarbid, Siliziumoxycarbonitrid, Siliziumcarbonitrid, Metallnitrid oder ein geeignetes dielektrisches Material enthalten. Die abgeschiedene innere Abstandhaltermaterialschicht wird dann zurückgeätzt, um überschüssige innere Abstandhaltermaterialschicht über der Gate-Abstandhalterschicht 226 und den Seitenwänden der Kanalschichten 208 zu entfernen, wodurch die inneren Abstandhaltermerkmale 230 gebildet werden, wie in 8 gezeigt. In einigen Ausführungsformen kann der Rückätzprozess in Block 110 ein Trockenätzprozess sein, der die Verwendung eines sauerstoffhaltigen Gases, Wasserstoff, Stickstoff, eines fluorhaltigen Gases (zum Beispiel CF4, SF6, CH2F2, CHF3 und/oder C2F6), eines chlorhaltigen Gases (zum Beispiel Cl2, CHCl3, CCl4 und/oder BCl3), eines bromhaltigen Gases (zum Beispiel HBr und/oder CHBR3), eines jodhaltigen Gases (zum Beispiel CF3I), anderer geeigneter Gase und/oder Plasmen und/oder Kombinationen hiervon.
  • Mit Bezug auf 1 und 9 umfasst das Verfahren 100 einen Block 112, wo die Source/Drain-Merkmale 232 in den Source/Drain-Gräben 228 (in 8 dargestellt) über den Source/Drain-Bereichen 214SD gebildet werden. In einigen Ausführungsformen können die Source/Drain-Merkmale 232 durch einen Epitaxieprozess wie VPE, UHV-CVD, MBE und/oder andere geeignete Prozesse gebildet werden. Der epitaktische Wachstumsprozess kann gasförmige und/oder flüssige Vorläufer verwenden, die mit der Zusammensetzung des Substrats 202 sowie der Kanalschichten 208 wechselwirken. Die Source/Drain-Merkmale 232 werden daher mit den Kanalschichten 208 oder den freigegebenen Kanalteilen 2080 (nachstehend beschrieben) gekoppelt. Abhängig vom Leitfähigkeitstyp des zu bildenden MBC-Transistors können die Source/Drain-Merkmale 232 N-Typ-Source/Drain-Merkmale oder P-Typ-Source/Drain-Merkmale sein. Beispiele für N-Typ-Source/Drain-Merkmale können Si, GaAs, GaAsP, SiP oder ein anderes geeignetes Material sein und können während des Epitaxieprozesses in-situ dotiert werden, indem ein N-Typ-Dotierstoff wie Phosphor (P), Arsen (As) eingebracht wird, oder ex-situ dotiert werden, indem ein Implantationsprozess (d.h. ein Übergangsimplantationsprozess) verwendet wird. Beispiele für Source/Drain-Merkmale des P-Typs können Si, Ge, AlGaAs, SiGe, Bor-dotiertes SiGe oder ein anderes geeignetes Material sein, das während des Epitaxieprozesses durch Einbringen eines p-Dotierstoffs wie Bor (B) in-situ dotiert oder unter Verwendung eines Implantationsprozesses (d.h. eines Übergangsimplantationsprozesses) ex-situ dotiert werden kann. In der dargestellten Ausführungsform sind die Source/Drain-Merkmale 232 Source/Drain-Merkmale vom P-Typ und enthalten Bor-dotiertes Siliziumgermanium (SiGe).
  • Mit Bezug auf 1, 10 und 11 umfasst das Verfahren 100 einen Block 114, wo eine Kontaktätzstoppschicht (CESL) 234 und eine Zwischenschicht-Dielektrikumschicht (ILD-Schicht) 236 über dem Werkstück 200 abgeschieden werden. 10 zeigt eine fragmentarische perspektivische Ansicht des Werkstücks 200, die die relative Position der CESL 234 bezüglich des Source/Drain-Merkmals 232, der Gate-Abstandhalterschicht 226, zeigt. 11 zeigt eine fragmentarische Querschnittsansicht des Werkstücks 200 in X-Richtung, entlang welcher sich der Dummy-Gatestapel 224 längs erstreckt. Die CESL 234 kann Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid und/oder andere in der Technik bekannte Materialien enthalten und kann durch ALD, plasmaunterstützte chemische Gasphasenabscheidung (PECVD) und/oder andere geeignete Abscheidungs- oder Oxidationsprozesse gebildet werden. Wie in 10 und 11 gezeigt, kann die CESL 234 auf oberen Oberflächen der Source/Drain-Merkmale 232 und entlang Seitenwände der Gate-Abstandhalterschicht 226 abgeschieden werden. Obwohl die CESL 234 auch auf der oberen Oberfläche der Gate-Abstandhalterschicht 226 und der Gate-Top-Hartmaskenschicht 222 abgeschieden wird, zeigen 10 und 11 lediglich perspektivische und Querschnittsansichten des Werkstücks 200, nachdem die Gate-Top-Hartmaskenschicht 222 durch einen Planarisierungsprozess entfernt wird (wie nachstehend beschrieben). Block 114 umfasst ferner das Abscheiden der ILD-Schicht 236 über der CESL 234. In einigen Ausführungsformen umfasst die ILD-Schicht 236 Materialien wie Tetraethylorthosilikatoxid (TEOS), undotiertes Silikatglas oder dotiertes Siliziumoxid wie Borphosphorsilikatglas (BPSG), Quarzglas (FSG), Phosphorsilikatglas (PSG), bordotiertes Siliziumglas (BSG) und/oder andere geeignete dielektrische Materialien. Die ILD-Schicht 236 kann durch einen PECVD-Prozess oder eine andere geeignete Abscheidungstechnik abgeschieden werden. In einigen Ausführungsformen kann das Werkstück 200 nach der Bildung der ILD-Schicht 236 getempert werden, um die Integrität der ILD-Schicht 236 zu verbessern. Um überschüssiges Material zu entfernen und obere Oberflächen der Dummy-Gatestapel 224 freizulegen, kann ein Planarisierungsprozess, wie ein chemischmechanischer Polierprozess (CMP-Prozess), durchgeführt werden, wie in 10 und 11 dargestellt. Die obere Gate-Top-Hartmaskenschicht 222 wird ebenfalls durch den Planarisierungsprozess entfernt.
  • Mit Bezug auf 1, 12 und 13 umfasst das Verfahren 100 einen Block 116, wo der Dummy-Gatestapel 224 entfernt wird. Mit Bezug auf 12 ergibt die Entfernung des Dummy-Gatestapels 224 einen Gate-Graben 238 über den Kanalbereichen 214C. Eine Gatestruktur 250 (wie nachstehend beschrieben) ist in einem Gategraben 238 zu bilden, wie nachstehend beschrieben. Die Entfernung des Dummy-Gatestapels 224 kann einen oder mehrere Ätzprozesse umfassen, die selektiv für das Material in dem Dummy-Gatestapel 224 sind. Beispielsweise kann die Entfernung des Dummy-Gatestapels 224 unter Verwendung einer selektiven Nassätzung, einer selektiven Trockenätzung oder einer Kombination hiervon durchgeführt werden. 13 zeigt eine fragmentarische Querschnittsansicht, die mit dem Abschnitt I-I' in 12 übereinstimmt. 13 zeigt somit eine Querschnittsansicht entlang der Y-Richtung, die die Längsrichtung der finnenförmigen Struktur 214 ist. Wie in 13 dargestellt, sind die Seitenwände der Kanalschichten 208 und Opferschichten 206 in den Kanalbereichen 214C nach der Entfernung des Dummy-Gatestapels 224 in dem Gategraben 238 freigelegt.
  • Mit Bezug auf 1 und 14 umfasst das Verfahren 100 einen Block 118, wo die Opferschichten 206 in dem Kanalbereich 202C selektiv entfernt werden, um die Kanalteile 2080 freizugeben. Nach der Entfernung des Dummy-Gatestapels 224 kann der Block 118 des Verfahrens 100 Operationen zur selektiven Entfernung der Opferschichten 206 zwischen den Kanalschichten 208 in den Kanalbereichen 214C umfassen. Die selektive Entfernung der Opferschichten 206 gibt die Kanalschichten 208 frei, um Kanalteile 2080 zu bilden. Da die Abmessungen der Kanalteile 2080 weniger als 100 nm betragen, können die Kanalteile 2080 hier auch als Nanostrukturen bezeichnet werden. Die selektive Entfernung der Opferschichten 206 kann durch selektives Trockenätzen, selektives Nassätzen oder andere selektive Ätzprozesse durchgeführt werden. In einigen Ausführungsformen umfasst das selektive Nassätzen eine APM-Ätzung (zum Beispiel Ammoniakhydroxid-Wasserstoffperoxid-Wassergemisch). In einigen Ausführungsformen umfasst die selektive Entfernung eine SiGe-Oxidation, gefolgt von einer Entfernung von Siliziumgermaniumoxid. Beispielsweise kann die Oxidation durch Ozonreinigung und anschließende Entfernung von Siliziumgermaniumoxid durch ein Ätzmittel wie NH4OH erfolgen.
  • Mit Bezug auf 1 und 15 umfasst das Verfahren 100 einen Block 120, wo eine Deckschicht 240 auf den Kanalteilen 2080 gebildet wird. In einigen Ausführungsformen kann die Mantelschicht 240 Germanium (Ge) enthalten und durch CVD, ALD oder Epitaxie abgeschieden werden. Ein Beispiel für einen CVD-Prozess zur Bildung der Mantelschicht 240 kann Vorläufer wie Germanium (GeH4) oder Digerman (Ge2H6) enthalten. Ein Beispiel für einen ALD-Prozess zur Bildung der Mantelschicht 240 kann Vorläufer wie Dimethylgermaniumdichlorid (GeH2Cl2) und Wasserstoff (H2) enthalten. Beispiele für Epitaxieprozesse können VPE, UHV-CVD und MBE sein. In einigen anderen Ausführungsformen kann die Mantelschicht 240 nicht nur Germanium, sondern auch Silizium enthalten. In ähnlicher Weise kann eine solche Siliziumgermanium-Mantelschicht 240 durch CVD, ALD oder Epitaxie abgeschieden werden. Bei der Abscheidung einer solchen Siliziumgermanium-Mantelschicht 240 können sowohl germaniumhaltige Vorläufer als auch siliziumhaltige Vorläufer verwendet werden. Beispiele für germaniumhaltige Vorläufer können Germanium (GeH4), Digerman (Ge2H6) oder Dimethylgermaniumdichlorid (GeH2Cl2) sein. Beispiele für siliziumhaltige Vorläufer können Silan (SiH4), Disilan (Si2H6) oder Chlorsilan (SiHCl3) oder Dimethylsiliziumdichlorid (SiH2Cl2) sein. Wie in 15 gezeigt, kann die Bildung der Mantelschicht 240 aufgrund der Gitterfehlanpassung selektiv für das Substrat 202 und die Kanalteile 2080 sein. Das heißt, die Deckschicht 240 kann auf den Oberflächen des Isolationsmerkmals 216 im Wesentlichen fehlen. In einigen Implementierungen kann die Mantelschicht 240 mit einer Dicke zwischen etwa 0,5 Angström (Ä) und etwa 5 Ä gebildet werden.
  • Mit Bezug auf 1 und 16 umfasst das Verfahren 100 einen Block 122, wo ein erster Temperprozess 300 durchgeführt wird. Der erste Temperprozess 300 kann ein schnelles thermisches Tempern (RTA), ein Laser-Spike-Tempern oder ein Flash-Tempern sein. Der erste Temperprozess 300 bewirkt, dass Germanium in der Mantelschicht 240 in das Silizium-Gitter (Si-Gitter) der Kanalteile 2080 diffundiert oder dass eine Interdiffusion zwischen Silizium (Si) in den Kanalteilen 2080 und Germanium (Ge) in der Mantelschicht 240 stattfindet. Die Interdiffusion von Silizium und Germanium kann zu einer Legierung von Silizium und Germanium führen und dadurch Siliziumgermanium bilden. Der erste Temperprozess 300 kann daher auch als Germanium-Drive-In-Prozess bezeichnet werden. Es ist zu beachten, dass der erste Temperprozess 300 in-situ mit der Bildung der Mantelschicht 240 oder ex-situ nach der Bildung der Mantelschicht 240 erfolgen kann. Bei ersterem finden die Bildung der Mantelschicht 240 und der erste Temperprozess 300 in derselben Prozesskammer statt, ohne dass das Vakuum unterbrochen werden muss. In einigen Anwendungen kann der erste Temperprozess 300 sogar abwechselnd mit der Bildung der Mantelschicht 240 stattfinden und solche abwechselnden Zyklen pumpen Germanium schrittweise in die Kanalteile 2080. In letzterem Fall können der erste Temperprozess 300 und die Bildung der Mantelschicht 240 in derselben Prozesskammer oder in zwei verschiedenen Prozesskammern erfolgen.
  • In einigen Implementierungen kann der erste Temperprozess 300 eine erste Tempertemperatur zwischen etwa 600°C und etwa 950°C aufweisen. Wenn die erste Tempertemperatur unter 600°C liegt und die Diffusion von Germanium kann insignifikant sein. Hierin kann sich die erste Tempertemperatur auf die Spitzentemperatur des ersten Temperprozesses 300 beziehen. Der erste Temperprozess 300 kann einen Germanium-Konzentrationsgradienten von der Oberfläche der Mantelschicht 240 in die Kanalteile 2080 ergeben. Mit anderen Worten ist eine Germanium-Konzentration an der Oberfläche der Mantelschicht 240 am höchsten und nimmt mit der Tiefe allmählich ab. Da die Germanium-Konzentration generell umgekehrt proportional zur Ätzrate in Ätzmitteln oder Reinigungslösungen ist, ist der Oberflächenabschnitt der Mantelschicht 240 mit höherer Germanium-Konzentration anfälliger für Ätzen und Reinigen. In einigen Beispielen, wobei die Mantelschicht 240 aus Germanium gebildet wird, kann der äußerste Abschnitt der Mantelschicht 240 nach dem ersten Temperprozess 300 im Wesentlichen siliziumfrei bleiben. Der Germanium-Konzentrationsgradient kann mit der Dauer und der Tempertemperatur des ersten Temperprozesses 300 variieren. Wenn die Tempertemperatur niedrig oder die Temperdauer kurz ist, kann der Germanium-Konzentrationsgradient steil sein und weniger Germanium kann in die Kanalteile 2080 diffundieren. Wenn die Tempertemperatur hoch oder die Temperdauer lang ist, kann der Germanium-Konzentrationsgradient flacher sein und mehr Germanium kann tiefer in die Kanalteile 2080 diffundieren. Ohne den ersten Temperprozess 300 zum Eintreiben (Drive-In) des Germaniums kann die Mantelschicht 240 wesentlich, wenn nicht sogar vollständig, in dem nachfolgenden Reinigungsprozess sein.
  • Mit Bezug auf 1, 17, 18, 19 und 20 umfasst das Verfahren 100 einen Block 124, wo eine Gatestruktur 250 über und um die Kanalteile 2080 gebildet wird. In der dargestellten Ausführungsform wird die Gatestruktur 250 in den Gategräben 238 (wie in 12 dargestellt) abgeschieden und weist eine Grenzflächenschicht 242, eine Gatedielektrikumschicht 244 und eine Gateelektrodenschicht 246 auf. In einigen Ausführungsformen können die Kanalteile 2080 zusammen mit der darauf abgeschiedenen Mantelschicht 240 einem Vorreinigungsprozess unterzogen werden, der die Verwendung von RCA SC-1 (Ammoniak, Wasserstoffperoxid und Wasser) und/oder RCA SC-2 (Salzsäure, Wasserstoffperoxid und Wasser) umfassen kann. Der Vorreinigungsprozess bildet eine Grenzflächenschicht 242 aus der Mantelschicht 240, wie in 17 dargestellt. Wie oben beschrieben, kann der erste Temperprozess 300 die Mantelschicht 240 in eine einzelne Siliziumgermaniumschicht (SiGe-Schicht) oder eine innere Siliziumgermaniumschicht (SiGe-Schicht) und eine äußere Germaniumschicht (Ge-Schicht) umgewandelt haben. Es zeigte sich, dass reine Germaniumschichten oder germaniumreiche Siliziumgermaniumschichten während des Vorreinigungsprozesses entfernt werden können. Die Oxidationsmittel in dem Vorreinigungsprozess können die siliziumreiche Siliziumgermaniumschicht oxidieren, um die Grenzflächenschicht 242 zu bilden, die somit Germaniumoxid, Siliziumgermaniumoxid oder germaniumdotiertes Siliziumoxid enthalten kann. Wegen der Entfernung der germaniumreichen Schichten in der Mantelschicht 240 kann ein Siliziumgehalt in der Grenzflächenschicht 242 größer als ein Germaniumgehalt in der Grenzflächenschicht 242 sein.
  • Mit Bezug auf 18 kann eine Gatedielektrikumschicht 244 durch ALD, PVD, CVD, Oxidation und/oder andere geeignete Verfahren über der Grenzflächenschicht 242 abgeschieden werden. Die Gatedielektrikumschicht 244 kann aus high-k-dielektrischen Materialien gebildet werden. Wie hierin verwendet und beschrieben, enthalten high-k-dielektrische Materialien dielektrische Materialien mit einer hohen Dielektrizitätskonstante, die beispielsweise größer als die von thermischem Siliziumoxid (etwa 3,9) ist. Die Gatedielektrikumschicht 244 kann Hafniumoxid enthalten. Alternativ kann die Gatedielektrikumschicht 244 andere High-k-Dielektrika enthalten, wie zum Beispiel Titanoxid (TiO2), Hafnium-Zirkoniumoxid (HfZrO), Tantaloxid (Ta2O5), Hafnium-Siliziumoxid (HfSiO4), Zirkoniumoxid (ZrO2), Zirkonium-Siliziumoxid (ZrSiO2), Lanthanoxid (La2O3), Aluminiumoxid (Al2O3), Zirkoniumoxid (ZrO), Yttriumoxid (Y2O3), SrTiO3 (STO), BaTiO3 (BTO), BaZrO, Hafnium-Lanthanoxid (HfLaO), Lanthan-Siliziumoxid (LaSiO), Aluminium-Siliziumoxid (AlSiO), Hafniumtantaloxid (HfTaO), Hafniumtitanoxid (HffiO), (Ba,Sr)TiO3 (BST), Siliziumnitrid (SiN), Siliziumoxynitrid (SiON), Kombinationen hiervon oder ein anderes geeignetes Material. Wie in 19 gezeigt, können die Operationen in Block 124 einen zweiten Temperprozess 400 umfassen. Der zweite Temperprozess 400 kann ein schnelles thermisches Tempern (rapid thermal anneal, RTA), ein Laser-Spike-Temperprozess oder ein Flash-Temperprozess sein und kann eine Tempertemperatur zwischen etwa 700°C und etwa 1000°C umfassen. Der zweite Temperprozess 400 dient zur Entfernung von Defekten und Ladungsträgerfallen an der Grenzfläche der Gatedielektrikumschicht 244 und der Grenzflächenschicht 242. In einigen Beispielen kann der zweite Temperprozess 400 Hafniumsilikat an der Grenzfläche zwischen der Gatedielektrikumschicht 244 und der Grenzflächenschicht 242 bilden.
  • Gemäß 20 wird dann die Gateelektrodenschicht 246 über der Gatedielektrikumschicht 244 durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder andere geeignete Verfahren abgeschieden. Die Gateelektrodenschicht 246 kann eine Einzelschicht oder alternativ eine Mehrschichtstruktur aufweisen, wie zum Beispiel verschiedene Kombinationen einer Metallschicht mit einer ausgewählten Austrittsarbeit zur Verbesserung der Vorrichtungsleistung (Austrittsarbeitsmetallschicht), einer Auskleidungsschicht, einer Benetzungsschicht, einer Haftschicht, einer Metalllegierung oder einem Metallsilizid. Beispielsweise kann die Gateelektrodenschicht 246 Titannitrid (TiN), Titanaluminium (TiAl), Titanaluminiumnitrid (TiAlN), Tantalnitrid (TaN), Tantalaluminium (TaAl), Tantalaluminiumnitrid (TaAlN), Tantalaluminiumcarbid (TaAlC), Tantalcarbonitrid (TaCN), Aluminium (Al), Wolfram (W), Nickel (Ni), Titan (Ti), Ruthenium (Ru), Kobalt (Co), Platin (Pt), Tantalcarbid (TaC), Tantalsiliziumnitrid (TaSiN), Kupfer (Cu), andere hochschmelzende Metalle oder andere geeignete Metallwerkstoffe oder eine Kombination hiervon enthalten. Wenn die Halbleitervorrichtung 200 N-Typ-Transistoren und P-Typ-Transistoren aufweist, können ferner verschiedene Gateelektrodenschichten separat für N-Typ-Transistoren und P-Typ-Transistoren gebildet werden, die unterschiedliche Metallschichten aufweisen können (zum Beispiel zur Bereitstellung verschiedener N-Typ- und P-Typ-Austrittsarbeitsmetallschichten).
  • In Block 124 wird die Gatestruktur 250 (aufweisend die Grenzflächenschicht 242, die Gatedielektrikumschicht 244 und die Gateelektrodenschicht 246) innerhalb des Gategrabens 248 (wie in 14 dargestellt) über dem Werkstück 200 gebildet und abgeschieden, um jedes der Kanalteile 2080 zu umwickeln. In dieser Hinsicht ist die Gatestruktur 250 um jedes der Kanalteile 2080 auf der X-Z-Ebene gewickelt.
  • Mit Bezug auf 1 und 21 umfasst das Verfahren 100 einen Block 126, wo weitere Prozesse durchgeführt werden. Solche weiteren Prozesse können das Planarisieren des Werkstücks 200, das Bilden von Source/Drain-Kontakten, das Bilden von Gate-Kontakten, das Bilden von rückseitigen Source/Drain-Kontakten und das Bilden von Verbindungsstrukturen umfassen. 12 zeigt das Werkstück 200 nach einem Planarisierungsprozess, z.B. nach einem CMP-Prozess. Der Planarisierungsprozess kann durchgeführt werden, um überschüssiges Material sowohl für die Gatedielektrikumschicht 244 als auch für die Gateelektrodenschicht 246 zu entfernen und dadurch eine im Wesentlichen planare obere Oberfläche der Gatestruktur 250 bereitzustellen.
  • Zur Veranschaulichung des Aufbaus der Gatestruktur 250 nach Operationen des Verfahrens 100 wird der gestrichelte Bereich um eines der Kanalteile 2080 in 21 vergrößert und in der fragmentarischen Querschnittsansicht in 22A oder 22B dargestellt. Die fragmentarischen Querschnittsansichten in 22A und 22B sind keine Querschnittsansicht entlang der Y-Richtung und nicht entlang der X-Richtung. Wie oben beschrieben, kann die Mantelschicht 240 nach dem ersten Temperprozess 300 in eine Siliziumgermaniumschicht oder eine von einer Germaniumschicht ausgekleidete Siliziumgermaniumschicht umgewandelt oder legiert werden. Gleichzeitig kann ein Germanium-Konzentrationsgradient entlang der Tiefe der Mantelschicht 240 erzeugt werden. Die Vorreinigung in Block 124 kann den germaniumreichen äußeren Teil der umgewandelten Mantelschicht 240 entfernen und den siliziumreichen inneren Teil der umgewandelten Mantelschicht 240 oxidieren. Je nachdem, wie tief das Germanium in die Kanalteile 2080 eindringt, kann ein Teil der Mantelschicht 240 zurückbleiben.
  • Mit Bezug zunächst auf 22A, wenn nicht die gesamte umgewandelte Mantelschicht 240 oxidiert wird, um die Grenzflächenschicht 242 zu bilden, kann ein Abschnitt der Mantelschicht 240 auf dem Kanalteil 2080 angeordnet bleiben. In diesen Ausführungsformen ist die umgewandelte Mantelschicht 240 um das Kanalteil 2080 gewickelt, die Grenzflächenschicht 242 ist auf der verbleibenden Mantelschicht 240 angeordnet, die Gatedielektrikumschicht 244 ist auf der Grenzflächenschicht 242 angeordnet und die Gateelektrodenschicht 246 ist auf der Gatedielektrikumschicht 244 angeordnet. In einigen Beispielen kann die Germanium-Konzentration in der Mantelschicht 240 und der Grenzflächenschicht 242 zwischen etwa 1 % und etwa 10 %, z.B. zwischen etwa 3 % und etwa 4 %, betragen. Es ist zu beachten, dass wenn der Abschnitt der Mantelschicht 240 mit einer Germanium-Konzentration von mehr als etwa 10% wahrscheinlich entfernt wird. In diesen Ausführungsformen kann die Mantelschicht 240 Siliziumgermanium enthalten und die Grenzflächenschicht 242 kann Germaniumoxid, Siliziumgermaniumoxid oder mit Germanium dotiertes Siliziumoxid enthalten. Da die Grenzflächenschicht 242 Germanium enthält, kann die Grenzflächenschicht 242 als eine germaniumhaltige Oxidschicht bezeichnet werden.
  • Mit Bezug zunächst auf 22B, wenn die gesamte umgewandelte Mantelschicht 240 oxidiert wird, um die Grenzflächenschicht 242 zu bilden, kann im Wesentlichen die gesamte Mantelschicht 240 von dem Kanalteil 2080 entfernt werden. In diesen Ausführungsformen ist die Grenzflächenschicht 242 um das Kanalteil 2080 gewickelt, die Gate-Dielektrikumschicht 244 ist um die Grenzflächenschicht 242 gewickelt und die Gateelektrodenschicht 246 ist um die Gate-Dielektrikumschicht 244 gewickelt. In einigen Beispielen kann die Germanium-Konzentration in der Grenzflächenschicht 242 zwischen etwa 1 % und etwa 10 %, z.B. zwischen etwa 3 % und etwa 4 %, betragen. Es ist zu beachten, dass wenn der Abschnitt der Mantelschicht 240 mit einer Germanium-Konzentration von mehr als etwa 10% wahrscheinlich während des Vorreinigungsprozesses entfernt wird. In diesen Ausführungsformen kann die Grenzflächenschicht 242 Siliziumoxid, Germaniumoxid, Siliziumgermaniumoxid oder germaniumdotiertes Siliziumoxid enthalten. Da die Grenzflächenschicht 242 Germanium enthält, kann die Grenzflächenschicht 242 als eine germaniumhaltige Oxidschicht bezeichnet werden.
  • In einigen Ausführungsformen wie in 23 dargestellt ist die Mantelschicht 240 bei P-Typ MBC-Transistoren selektiv implementiert und bei N-Typ-MBC-Transistoren nicht implementiert. Es wird zunächst Bezug auf 23 genommen. 23 zeigt ein Werkstück 200, das einen P-Typ-Vorrichtungsbereich 1000 und einen N-Typ-Vorrichtungsbereich 2000 aufweist. Obwohl nicht explizit dargestellt, kann das Substrat 202 eine N-Typ-Wanne in dem P-Typ-Vorrichtungsbereich 1000 aufweisen und das Substrat 202 kann eine P-Typ-Wanne in dem N-Typ-Vorrichtungsbereich 2000 aufweisen. Um eine selektive Implementierung der Mantelschicht 240 gemäß dem Verfahren 100 durchzuführen, kann eine Maskenschicht 241 in dem N-Typ-Vorrichtungsbereich 2000 gebildet werden, um die Kanalteile 2080 in dem N-Typ-Vorrichtungsbereich 2000 zu maskieren. In einigen Ausführungsformen kann die Maskenschicht 241 eine Photoresistschicht oder eine untere Antireflexbeschichtung (bottom antireflective coating, BARC) sein. In einigen Beispielen kann die BARC-Schicht Siliziumoxynitrid, Siliziumoxid, ein Polymer oder eine Kombination davon enthalten und kann durch CVD oder ALD abgeschieden werden. Wenn der N-Typ-Vorrichtungsbereich 2000 von der Maskierungsschicht 241 bedeckt ist, kann die Mantelschicht 240 selektiv auf dem Substrat 202 und den Kanalteilen 2080 in dem P-Typ-Vorrichtungsbereich 1000 abgeschieden werden.
  • Durch die Verwendung des Verfahrens 100 und der in 23 gezeigten Prozessänderung kann ein P-Typ-Transistor 260 in dem P-Typ-Vorrichtungsbereich 1000 gebildet werden und ein N-Typ-Transistor 270 kann in dem N-Typ-Vorrichtungsbereich 2000 gebildet werden, wie in 24 dargestellt. Sowohl der P-Typ-Transistor 260 als auch der N-Typ-Transistor 270 sind MBC-Transistoren, die jeweils einen Stapel von Kanalteilen 2080 in dem Kanalbereich aufweisen. Der P-Typ-Transistor 260 weist die P-Typ-Source/Drain-Merkmale 232 und die Gatestruktur 250 auf, die um jedes der Kanalteile 2080 gewickelt ist. Der N-Typ-Transistor 270 weist die N-Typ-Source/Drain-Merkmale 2320 und eine germaniumfreie Gatestruktur 252 auf, die um jedes der Kanalteile 2080 gewickelt ist. Wie oben beschrieben, können die P-Typ-Source/Drain-Merkmale 232 Siliziumgermanium (SiGe) enthalten, das mit einem P-Typ-Dotierstoff wie Bor (B) dotiert ist, und die N-Typ-Source/Drain-Merkmale 2320 können Silizium (Si) enthalten, das mit einem N-Typ-Dotierstoff wie Phosphor (P) oder Arsen (As) dotiert ist. Die Bildung des P-Typ-Source/Drain-Merkmals 232 und des N-Typ-Source/Drain-Merkmals 2320 wird der Kürze halber weggelassen. Wie in 22A und 22B dargestellt, kann die Gatestruktur 250 die germaniumhaltige Grenzflächenschicht 242 und sogar ein Überbleibsel der Mantelschicht 240 aufweisen. Aufgrund des Fehlens der Mantelschicht 240 während ihres Bildungsprozesses fehlt Germanium in der germaniumfreien Gatestruktur 252 und die germaniumfreie Gatestruktur 252 weist eine germaniumfreie Grenzflächenschicht 243 auf, die im Wesentlichen aus Siliziumoxid gebildet ist. Experimente zeigten, dass die Implementierung der Mantelschicht 240 oder die Bildung der germaniumhaltigen Grenzflächenschicht 242 in dem P-Typ-Vorrichtungsbereich 1000 eine Verschiebung der Austrittsarbeit zwischen etwa 100 mV und etwa 250 mV herbeiführen kann, was zu einer Senkung der Schwellspannung des P-Typ-Transistors 260 führt. Es wird vermutet, dass die Verschiebung der Austrittsarbeit durch Dipol- oder Festladungsbildung an der oder um die germaniumhaltige Grenzflächenschicht 242 verursacht wird.
  • Ohne eine Einschränkung zu beabsichtigen, stellen eine oder mehrere Ausführungsformen der vorliegenden Offenbarung viele Vorteile für ein Halbleitervorrichtung oder dessen Herstellung bereit. Beispielsweise schafft die vorliegende Offenbarung eine Ausführungsform, die einen P-Typ MBC-Transistor in einem P-Typ Vorrichtungsbereich und einen N-Typ MBC-Transistor in einem N-Typ Vorrichtungsbereich aufweist. Sowohl der P-Typ-MBC-Transistor als auch der N-Typ-MBC-Transistor weisen Siliziumkanalteile auf. Um erwünschte Schwellspannungen für den P-Typ-MBC-Transistor und den N-Typ-MBC-Transistor liefern, wird eine germaniumhaltige Mantelschicht selektiv über den Siliziumkanalteilen in dem P-Typ-Vorrichtungsbereich abgeschieden, während der N-Typ-Vorrichtungsbereich maskiert ist. Das Germanium in der Mantelschicht wird durch einen Temperprozess eingetrieben und die Mantelschicht wird zumindest teilweise in eine germaniumhaltige Grenzflächenschicht umgewandelt. Ohne die Mantelschicht wird eine germaniumfreie Grenzflächenschicht im N-Typ-Vorrichtungsbereich abgeschieden. Die germaniumhaltige Grenzflächenschicht erzeugt Dipole oder feste Ladungen, um die Schwellspannung des P-Typ-MBC-Transistors zu senken.
  • In einem beispielhaften Aspekt ist die vorliegende Offenbarung auf eine Halbleiterstruktur gerichtet. Die Halbleiterstruktur weist eine Finnenstruktur über einem Substrat, einen vertikalen Stapel von Siliziumnanostrukturen (vertikal gestapelte Siliziumnanostrukturen), der über der Finnenstruktur angeordnet ist, eine Isolationsstruktur, die um die Finnenstruktur herum angeordnet ist, eine germaniumhaltige Grenzflächenschicht, die um jeden der vertikalen Stapel von Siliziumnanostrukturen gewickelt ist, eine Gatedielektrikumschicht, die um die germaniumhaltige Grenzflächenschicht gewickelt ist, und eine Gateelektrodenschicht auf, die um die dielektrische Gateschicht gewickelt ist.
  • In einigen Ausführungsformen kann die Halbleiterstruktur ferner eine Siliziumgermaniumschicht zwischen der germaniumhaltigen Grenzflächenschicht und jedem der vertikalen Stapel von Siliziumnanostrukturen enthalten. In einigen Ausführungsformen enthält die germaniumhaltige Grenzflächenschicht Siliziumgermaniumoxid, Germaniumoxid oder mit Germanium dotiertes Siliziumoxid. In einigen Ausführungsformen ist die germaniumhaltige Grenzflächenschicht auf der Finnenstruktur angeordnet. In einigen Beispielen kann die Halbleiterstruktur zusätzlich eine Siliziumgermaniumschicht zwischen der germaniumhaltigen Grenzflächenschicht und der Finnenstruktur aufweisen. In einigen Beispielen kann die Halbleiterstruktur außerdem innere Abstandhaltermerkmale aufweisen, die den vertikalen Stapel von Siliziumnanostrukturen verschachteln. Die germaniumhaltige Grenzflächenschicht ist in Kontakt mit den inneren Abstandhaltermerkmalen.
  • In einem weiteren beispielhaften Aspekt ist die vorliegende Offenbarung auf eine Halbleitervorrichtung gerichtet. Die Halbleitervorrichtung umfasst einen P-Typ-Transistor und einen N-Typ-Transistor. Der P-Typ-Transistor umfasst eine erste Finnenstruktur über einem Substrat, mehrere erste Siliziumnanostrukturen, die über der ersten Finnenstruktur angeordnet sind, eine erste Grenzflächenschicht, die um jede der mehreren ersten Siliziumnanostrukturen gewickelt ist, eine Gatedielektrikumschicht, die um die erste Grenzflächenschicht gewickelt ist, und eine Gateelektrodenschicht, die um die Gatedielektrikumschicht gewickelt ist. Der N-Typ-Transistor umfasst eine zweite Finnenstruktur über dem Substrat, mehrere zweite Siliziumnanostrukturen, die über der zweiten Finnenstruktur angeordnet sind, eine zweite Grenzflächenschicht, die um jede der mehreren zweiten Siliziumnanostrukturen gewickelt ist und mit jeder der mehreren zweiten Siliziumnanostrukturen in Kontakt steht, wobei die dielektrische Gateschicht um die zweite Grenzflächenschicht gewickelt ist und die Gateelektrodenschicht um die dielektrische Gateschicht gewickelt ist. Eine Zusammensetzung der ersten Grenzflächenschicht ist verschieden von einer Zusammensetzung der zweiten Grenzflächenschicht.
  • In einigen Ausführungsformen enthält die erste Grenzflächenschicht Germanium und die zweite Grenzflächenschicht ist frei von Germanium. In einigen Ausführungsformen kann die Halbleitervorrichtung ferner eine Siliziumgermaniumschicht zwischen der ersten Grenzflächenschicht und den mehreren ersten Siliziumnanostrukturen aufweisen. In einigen Ausführungsformen ist die erste Grenzflächenschicht auf der ersten Finnenstruktur angeordnet. In einigen Beispielen sind die mehreren Siliziumnanostrukturen im Wesentlichen aus Silizium gebildet. In einigen Ausführungsformen enthält die erste Grenzflächenschicht Siliziumgermaniumoxid, Germaniumoxid oder mit Germanium dotiertes Siliziumoxid und die zweite Grenzflächenschicht enthält Siliziumoxid. In einigen Ausführungsformen kann die Halbleitervorrichtung ferner innere Abstandhaltermerkmale aufweisen, die die mehreren ersten Siliziumnanostrukturen verschachteln. Die erste Grenzflächenschicht ist in Kontakt mit den inneren Abstandhaltermerkmalen. In einigen Beispielen umfasst der P-Typ-Transistor außerdem ein P-Typ-Source/Drain-Merkmal, das mit den mehreren ersten Siliziumnanostrukturen gekoppelt ist. Das P-Typ-Source/Drain-Merkmal umfasst Siliziumgermanium und einen P-Typ-Dotierstoff. Der N-Typ-Transistor umfasst ferner ein N-Typ-Source/Drain-Merkmal, das mit den mehreren zweiten Siliziumnanostrukturen gekoppelt ist, und das N-Typ-Source/Drain-Merkmal enthält Silizium und einen N-Typ-Dotierstoff.
  • In einem weiteren beispielhaften Aspekt ist die vorliegende Offenbarung auf ein Verfahren gerichtet. Das Verfahren umfasst das abwechselnde Stapeln erster Epitaxieschichten und zweiter Epitaxieschichten, um einen Halbleiterstapel über einem Substrat zu bilden, das Strukturieren des Halbleiterstapels, um eine Finne zu bilden, das Entfernen der ersten Epitaxieschichten der Finne, um Nanostrukturen aus den zweiten Epitaxieschichten zu bilden, das Bilden einer germaniumhaltigen Mantelschicht, die um die Nanostrukturen gewickelt ist, das Durchführen eines Vorreinigungsprozesses, um mindestens einen Abschnitt der germaniumhaltigen Mantelschicht in eine germaniumhaltige Grenzflächenschicht umzuwandeln, das Abscheiden einer Gatedielektrikumschicht, die um die germaniumhaltige Grenzflächenschicht gewickelt ist, und das Bilden einer Gateelektrodenschicht über der Gatedielektrikumschicht.
  • In einigen Ausführungsformen sind die ersten Epitaxieschichten im Wesentlichen aus Siliziumgermanium gebildet und die zweiten Epitaxieschichten sind im Wesentlichen aus Silizium gebildet. In einigen Ausführungsformen umfasst das Bilden der germaniumhaltigen Mantelschicht das Abscheiden der germaniumhaltigen Mantelschicht auf dem Substrat und der Nanostruktur durch chemische Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD) oder Epitaxie. In einigen Implementierungen kann das Verfahren ferner umfassen: das Bilden der germaniumhaltigen Mantelschicht und das Durchführen eines ersten Temperprozesses vor dem Vorreinigungsprozess. In einigen Beispielen umfasst der Vorreinigungsprozess das Verwenden von Ammoniakhydroxid, Wasserstoffperoxid, Wasser oder Salzsäure. In einigen Ausführungsformen kann das Verfahren ferner umfassen: das Durchführen eines zweiten Temperprozesses nach dem Abscheiden der Gatedielektrikumschicht und vor dem Bilden der Gateelektrodenschicht.
  • Vorstehenden sind Merkmale verschiedener Ausführungsformen umrissen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass die vorliegende Offenbarung einfach als Grundlage für die Gestaltung oder Änderung anderer Prozesse und Strukturen verwendet werden kann, um die gleichen Zwecke zu verwirklichen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erreichen. Der Fachmann sollte ferner erkennen, dass solche gleichwertigen Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass verschiedene Änderungen, Substitutionen und Modifikationen vorgenommen werden können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/023578 [0001]

Claims (20)

  1. Halbleiterstruktur aufweisend: eine Finnenstruktur über einem Substrat; vertikal gestapelte Siliziumnanostrukturen, die über der Finnenstruktur angeordnet sind; eine Isolationsstruktur, die um die Finnenstruktur angeordnet ist; eine germaniumhaltige Grenzflächenschicht, die um jede der vertikal gestapelten Siliziumnanostrukturen gewickelt ist; eine Gatedielektrikumschicht, die um die germaniumhaltige Grenzflächenschicht gewickelt ist; und eine Gateelektrodenschicht, die um die Gatedielektrikumschicht gewickelt ist.
  2. Halbleiterstruktur nach Anspruch 1, ferner aufweisend: eine Siliziumgermaniumschicht zwischen der germaniumhaltigen Grenzflächenschicht und jedem der vertikalen Stapel von Siliziumnanostrukturen.
  3. Halbleiterstruktur nach Anspruch 1 oder 2, wobei die germaniumhaltige Grenzflächenschicht Siliziumgermaniumoxid, Germaniumoxid oder germaniumdotiertes Siliziumoxid enthält.
  4. Halbleiterstruktur nach einem der vorstehenden Ansprüche, wobei die germaniumhaltige Grenzflächenschicht auf der Finnenstruktur angeordnet ist.
  5. Halbleiterstruktur nach Anspruch 4, ferner aufweisend: eine Siliziumgermaniumschicht zwischen der germaniumhaltigen Grenzflächenschicht und der Finnenstruktur.
  6. Halbleiterstruktur nach einem der vorstehenden Ansprüche, ferner aufweisend: innere Abstandhaltermerkmale, die die vertikal gestapelten Siliziumnanostrukturen verschachteln, wobei die germaniumhaltige Grenzflächenschicht mit den inneren Abstandhaltermerkmalen in Kontakt steht.
  7. Halbleitervorrichtung aufweisend: einen P-Type-Transistor aufweisend: - eine erste Finnenstruktur über einem Substrat; - mehrere erste Siliziumnanostrukturen, die über der ersten Finnenstruktur angeordnet sind; - eine erste Grenzflächenschicht, die um jede der mehreren ersten Siliziumnanostrukturen gewickelt ist; - eine Gatedielektrikumschicht, die um die erste Grenzflächenschicht gewickelt ist; und - eine Gateelektrodenschicht, die um die dielektrische Gate-Schicht gewickelt ist; und einen N-Typ-Transistor aufweisend: - eine zweite Finnenstruktur über dem Substrat; - mehrere zweite Siliziumnanostrukturen, die über der zweiten Finnenstruktur angeordnet sind; - eine zweite Grenzflächenschicht, die um jede der mehreren zweiten Siliziumnanostrukturen gewickelt ist und mit diesen in Kontakt steht, - die Gatedielektrikumschicht, die um die zweite Grenzflächenschicht gewickelt ist, und - die Gateelektrodenschicht, die um die Gatedielektrikumschicht gewickelt ist, wobei eine Zusammensetzung der ersten Grenzflächenschicht verschieden von einer Zusammensetzung der zweiten Grenzflächenschicht ist.
  8. Halbleitervorrichtung nach Anspruch 7, wobei die erste Grenzflächenschicht Germanium enthält und die zweite Grenzflächenschicht frei von Germanium ist.
  9. Halbleitervorrichtung nach Anspruch 7 oder 8, ferner aufweisend: eine Siliziumgermaniumschicht zwischen der ersten Grenzflächenschicht und den mehreren ersten Siliziumnanostrukturen.
  10. Halbleitervorrichtung nach einem der Ansprüche 7 bis 9, wobei die erste Grenzflächenschicht auf der ersten Finnenstruktur angeordnet ist.
  11. Halbleitervorrichtung nach einem der Ansprüche 7 bis 10, wobei die mehreren ersten Siliziumnanostrukturen im Wesentlichen aus Silizium gebildet ist.
  12. Halbleitervorrichtung nach einem der Ansprüche 7 bis 11, wobei die erste Grenzflächenschicht Siliziumgermaniumoxid, Germaniumoxid oder mit Germanium dotiertes Siliziumoxid enthält, wobei die zweite Grenzflächenschicht Siliziumoxid enthält.
  13. Halbleitervorrichtung, nach einem der Ansprüche 7 bis 12, ferner aufweisend: innere Abstandhaltermerkmale, die die mehreren ersten Siliziumnanostrukturen verschachteln, wobei die erste Grenzflächenschicht in Kontakt mit den inneren Abstandhaltermerkmalen steht.
  14. Halbleitervorrichtung, nach einem der Ansprüche 7 bis 13, wobei der P-Typ-Transistor ferner ein P-Typ-Source/Drain-Merkmal aufweist, das mit den mehreren ersten Siliziumnanostrukturen gekoppelt ist, wobei das P-Typ-Source/Drain-Merkmal Siliziumgermanium und einen P-Typ-Dotierstoff enthält, wobei der N-Typ-Transistor ferner ein N-Typ-Source/Drain-Merkmal aufweist, das mit den mehreren zweiten Siliziumnanostrukturen gekoppelt ist, wobei das N-Typ-Source/Drain-Merkmal Silizium und einen N-Typ-Dotierstoff enthält.
  15. Verfahren umfassend: abwechselndes Stapeln erster Epitaxieschichten und zweiter Epitaxieschichten, um einen Halbleiterstapel über einem Substrat zu bilden; Strukturieren des Halbleiterstapels, um eine Finne zu bilden; Entfernen der ersten Epitaxieschichten der Finne, um Nanostrukturen aus den zweiten Epitaxieschichten zu bilden; Bilden einer germaniumhaltigen Mantelschicht, die um die Nanostrukturen gewickelt ist; Durchführen eines Vorreinigungsprozesses, um mindestens einen Abschnitt der germaniumhaltigen Mantelschicht in eine germaniumhaltige Grenzflächenschicht umzuwandeln; Abscheiden einer Gatedielektrikumschicht, die um die germaniumhaltige Grenzflächenschicht gewickelt ist; und Bilden einer Gateelektrodenschicht über der Gatedielektrikumschicht.
  16. Verfahren nach Anspruch 15, wobei die ersten Epitaxieschichten im Wesentlichen aus Siliziumgermanium gebildet sind und die zweiten Epitaxieschichten im Wesentlichen aus Silizium gebildet sind.
  17. Verfahren nach Anspruch 15 oder 16, wobei das Bilden der germaniumhaltigen Mantelschicht das Abscheiden der germaniumhaltigen Mantelschicht auf dem Substrat und der Nanostruktur durch chemische Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD) oder Epitaxie umfasst.
  18. Verfahren nach einem der Ansprüche 15 bis 17, ferner umfassend: Durchführen eines ersten Temperprozesses nach dem Bilden der germaniumhaltigen Mantelschicht und vor dem Vorreinigungsprozess.
  19. Verfahren nach einem der Ansprüche 15 bis 18, wobei der Vorreinigungsprozess die Verwendung von Ammoniakhydroxid, Wasserstoffperoxid, Wasser oder Salzsäure umfasst.
  20. Verfahren nach einem der Ansprüche 15 bis 19, ferner umfassend: Durchführen eines zweiten Temperprozesses nach dem Abscheiden der Gatedielektrikumschicht und vor dem Bilden der Gateelektrodenschicht.
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