DE102020115430A1 - P-metall-gate-first-gate-ersetzungsprozess für mehrfachgate-vorrichtungen - Google Patents

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Jia-Ni YU
Kuo-Cheng Chiang
Lung-Ku Chu
Chung-Wei Hsu
Chih-Hao Wang
Mao-Lin Huang
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Abstract

Es werden Mehrfachgate-Vorrichtungen und Verfahren zum Herstellen davon hierin offenbart. Ein beispielhaftes Verfahren umfasst das Bilden einer Gate-Dielektrikumsschicht um erste Kanalschichten herum in einer p-Gate-Region und um zweite Kanalschichten herum in einer n-Gate-Region. Es werden Opfermerkmale zwischen den zweiten Kanalschichten in der n-Gate-Region gebildet. Es wird eine p-Austrittsarbeitsschicht über der Gate-Dielektrikumsschicht in der p-Gate-Region und der n-Gate-Region gebildet. Nach dem Entfernen der p-Austrittsarbeitsschicht aus der n-Gate-Region werden die Opfermerkmale zwischen den zweiten Kanalschichten in der n-Gate-Region entfernt. Es wird eine n-Austrittsarbeitsschicht über der Gate-Dielektrikumsschicht in der n-Gate-Region gebildet. Es wird eine Metallfüllschicht über der p-Austrittsarbeitsschicht in der p-Gate-Region und der n-Austrittsarbeitsschicht in der n-Gate-Region gebildet.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Die Elektronikindustrie hat eine stetig wachsende Nachfrage nach kleineren und schnelleren Elektronikvorrichtungen, die gleichzeitig in der Lage sind, eine höhere Anzahl an zunehmend komplexen und hochentwickelten Funktionen zu unterstützen, wahrgenommen. Um diese Nachfrage zu bedienen, besteht ein kontinuierlicher Trend in der Industrie von integrierten Schaltungen (IC, Integrated Circuits), ICs mit geringen Kosten, hoher Leistung und geringem Strom herzustellen. Soweit sind diese Ziele zu einem Großteil durch Verringern der IC-Abmessungen (zum Beispiel der minimalen IC-Merkmalsgröße) erreicht worden, wodurch die Produktionseffizienz verbessert und die damit verbundenen Kosten gesenkt werden. Solch eine Skalierung hat jedoch auch die Komplexität der IC-Herstellungsprozesse erhöht. Somit erfordert die Realisierung von kontinuierlichen Fortschritten bei IC-Vorrichtungen und ihrer Leistung ähnliche Fortschritte bei IC-Herstellungsprozessen und -technologie.
  • Vor kurzem sind Mehrfachgate-Vorrichtungen zum Verbessern der Gate-Steuerung eingeführt worden. Es ist beobachtet worden, dass Mehrfachgate-Vorrichtungen die Gate-Kanalkopplung verstärken, den Sperrstrom verringern und/oder Kurzkanaleffekte (SCEs, Short-Channel Effects) verringern. Eine solche Mehrfachgate-Vorrichtung ist die Gate-allaround-Vorrichtung (GAA-Vorrichtung), welche eine Gate-Struktur aufweist, die sich teilweise oder ganz um eine Kanalregion herum erstrecken kann, um Zugang zu der Kanalregion auf mindestens zwei Seiten zu gewähren. GAA-Vorrichtungen ermöglichen eine aggressive Abwärtsskalierung von IC-Technologien, wobei die Gate-Steuerung beibehalten wird und SCEs abgeschwächt werden, während sie nahtlos in herkömmliche IC-Herstellungsprozesse integriert werden. Da die GAA-Vorrichtungen weiter skalieren, sind Herausforderungen aufgetreten, wenn eine Gate-Struktur für eine GAA-Vorrichtung hergestellt wird, die ein n-Metall-Gate aufweist, das sich eine Grenze mit einem p-Metall-Gate teilt, wobei dabei Herausforderungen in Bezug auf das Verschlechtern der GAA-Vorrichtungsleistung und der Erhöhung der GAA-Verarbeitungskomplexität beobachtet worden sind. Wenngleich vorhandene GAA-Vorrichtungen und Verfahren zum Herstellen davon allgemein für ihre vorgesehenen Zwecke geeignet waren, sind sie dementsprechend nicht in jeder Hinsicht völlig zufriedenstellend gewesen.
  • Figurenliste
  • Die vorliegende Offenbarung lässt sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind und nur zu Veranschaulichungszwecken verwendet werden. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A und 1B sind ein Flussdiagramm eines Verfahrens zum Herstellen einer Mehrfachgate-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 2A-23A, 2B-23B, 2C-23C und 2D-23D sind teilweise oder ganze fragmentarische schaubildliche Ansichten einer Mehrfachgate-Vorrichtung in verschiedenen Herstellungsphasen (wie etwa jenen, die mit dem Verfahren in 1A und 1B verknüpft sind) gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die vorliegende Offenbarung bezieht sich allgemein auf integrierte Schaltungsvorrichtungen, und genauer auf Mehrfachgate-Vorrichtungen, wie etwa Gate-allaround-Vorrichtungen (GAA-Vorrichtungen).
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale bereit. Die Bezugsnummern und/oder - buchstaben können in den verschiedenen Beispielen, die hierin beschrieben sind, wiederholt werden. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen offenbarten Ausführungsformen und/oder Konfigurationen vor. Ferner werden nachfolgend spezifische Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und auch Ausführungsformen umfassen, in welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Ferner kann das Bilden eines Merkmals auf, in Verbindung mit und/oder gekoppelt mit einem anderen Merkmal in der vorliegenden Offenbarung Ausführungsformen umfassen, in welchen die Merkmale in direktem Kontakt gebildet sind, und auch Ausführungsformen umfassen, in welchen zusätzliche Merkmale zwischen den Merkmalen gebildet sein können, so dass die Merkmale möglicherweise nicht in direktem Kontakt stehen.
  • Ferner werden räumlich bezogene Begriffe, zum Beispiel „unterer“, „oberer“, „horizontal“, „vertikal“, „oberhalb“, „über“, „unterhalb“, „darunter“, „oben“, „unten“, „Oberseite“, „Unterseite“ usw. sowie Ableitungen davon (z. B. „horizontal“, „abwärts“, „aufwärts“ usw.) hierin für eine bequemere Beschreibung zum Beschreiben der Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) verwendet. Die räumlich bezogenen Begriffe sollen andere Ausrichtungen als die Dargestellten einer Vorrichtung (oder eines Systems oder Geräts) einschließlich des/der Elements/Elemente oder Merkmals/Merkmale, die Ausrichtungen in Verbindung mit dem Gebrauch oder Betrieb der Vorrichtung aufweisen, umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder mit anderen Ausrichtungen) ausgerichtet sein und die räumlich bezogenen Deskriptoren, die hierin verwendet werden, können dementsprechend gleichermaßen interpretiert werden.
  • 1A und 1B sind ein Flussdiagramm eines Verfahrens 100 zum Herstellen einer Mehrfachgate-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung. In einigen Ausführungsformen stellt das Verfahren 100 eine Mehrfachgate-Vorrichtung her, die p-GAA-Transistoren und n-GAA-Transistoren aufweist. Bei Block 102 werden ein erster Halbleiterschichtstapel und ein zweiter Halbleiterschichtstapel über einem Substrat gebildet. Der erste Halbleiterschichtstapel und der zweite Halbleiterschichtstapel weisen erste Halbleiterschichten und zweite Halbleiterschichten auf, die vertikal in einer sich abwechselnden Ausbildung gestapelt sind. Bei Block 104 wird eine Gate-Struktur über einer ersten Region des ersten Halbleiterschichtstapels und einer ersten Region des zweiten Halbleiterschichtstapels gebildet. Die Gate-Struktur weist einen Dummy-Gate-Stapel und Gate-Abstandshalter auf. Bei Block 106 werden Abschnitte des ersten Halbleiterschichtstapels in zweiten Regionen und Abschnitte des zweiten Halbleiterschichtstapels in zweiten Regionen entfernt, um Source-/Drain-Aussparungen zu bilden. Bei Block 108 werden innere Abstandshalter entlang von Seitenwänden der ersten Halbleiterschichten in dem ersten Halbleiterschichtstapel und dem zweiten Halbleiterschichtstapel gebildet. Bei Block 110 werden epitaxiale Source-/Drain-Merkmale in den Source-/Drain-Aussparungen gebildet. Bei Block 112 wird eine Zwischenschichtdielektrikumsschicht (ILD-Schicht) über den epitaxialen Source-/Drain-Merkmalen gebildet. Bei Block 114 wird der Dummy-Gate-Stapel entfernt, wobei ein Gate-Graben gebildet wird, der den ersten Halbleiterschichtstapel in einer p-Gate-Region und den zweiten Halbleiterschichtstapel in der n-Gate-Region freilegt. Bei Block 116 werden die ersten Halbleiterschichten aus dem ersten Halbleiterschichtstapel und dem zweiten Halbleiterschichtstapel, die von den Gate-Graben freigelegt werden, entfernt, wodurch Lücken zwischen den zweiten Halbleiterschichten gebildet werden. Bei Block 118 wird eine Gate-Dielektrikumsschicht in dem Gate-Graben um die zweiten Halbleiterschichten in der p-Gate-Region und der n-Gate-Region gebildet. Die Gate-Dielektrikumsschicht füllt teilweise die Lücken zwischen den zweiten Halbleiterschichten.
  • Bei Block 120 wird eine Opferschicht über der Gate-Dielektrikumsschicht in dem Gate-Graben in der p-Gate-Region und der n-Gate-Region gebildet. Die Opferschicht füllt einen beliebigen verbleibenden Abschnitt der Lücken zwischen den zweiten Halbleiterschichten. Bei Block 122 wird die Opferschicht strukturiert, um Opfermerkmale zwischen den zweiten Halbleiterschichten in der p-Gate-Region und der n-Gate-Region zu bilden. Bei Block 124 werden die Opfermerkmale zwischen den zweiten Halbleiterschichten in der p-Gate-Region entfernt. Bei Block 126 wird eine p-Austrittsarbeitsschicht in dem Gate-Graben über dem Gate-Dielektrikum in der p-Gate-Region und der n-Gate-Region gebildet. Bei Block 128 wird die p-Austrittsarbeitsschicht aus dem Gate-Graben in der n-Gate-Region entfernt. Bei Block 130 wird eine Bestimmung dahingehend gemacht, ob die Gate-Dielektrikumsschicht und die p-Austrittsarbeitsschicht den Gate-Graben in der p-Gate-Region entlang einer Gate-Längenrichtung füllen. Wenn nicht, werden Block 128 und Block 130 wiederholt. Wenn ja, fährt das Verfahren 100 zu Block 132 fort, wo die Opfermerkmale zwischen den zweiten Halbleiterschichten in der n-Gate-Region entfernt werden. Bei Block 134 wird eine n-Austrittsarbeitsschicht in dem Gate-Graben über der Gate-Dielektrikumsschicht in der n-Gate-Region und über der p-Austrittsarbeitsschicht in der p-Gate-Region gebildet. Bei Block 136 wird eine n-Austrittsarbeitsschicht aus dem Gate-Graben in der p-Gate-Region entfernt. Bei Block 138 wird eine Metallbulkschicht in dem Gate-Graben über der n-Austrittsarbeitsschicht in der n-Gate-Region und über der p-Austrittsarbeitsschicht in der p-Gate-Region gebildet. Bei Block 140 wird ein Planarisierungsprozess auf der Metallbulkschicht, der n-Austrittsarbeitsschicht, der p-Austrittsarbeitsschicht und der Gate-Dielektrikumsschicht durchgeführt, wobei ein p-Metall-Gate in der p-Gate-Region und ein n-Metall-Gate in der n-Gate-Region gebildet werden. Das Verfahren 100 fährt dann zu Block 142 fort, wo Kontakte gebildet werden. Eine zusätzliche Verarbeitung wird durch die vorliegende Offenbarung in Betracht gezogen. Zusätzliche Schritte können vor, während und nach dem Verfahren 100 vorgesehen werden, und einige der beschriebenen Schritte können durch zusätzliche Ausführungsformen des Verfahrens 100 verschoben, ersetzt oder entfernt werden. Die folgende Erörterung veranschaulicht verschiedene Ausführungsformen von nanodrahtbasierten integrierten Schaltungsvorrichtungen, die gemäß dem Verfahren 100 hergestellt werden können.
  • 2A-23A, 2B-23B, 2C-23C und 2D-23D sind teilweise oder ganze fragmentarische schaubildliche Ansichten einer Mehrfachgate-Vorrichtung 200 in verschiedenen Herstellungsphasen (wie etwa jenen, die mit dem Verfahren 100 in 1A und 1B verknüpft sind) gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Insbesondere sind 2A-22A Draufsichten der Mehrfachgate-Vorrichtung 200 in einer X-Y-Ebene; sind 2B-22B schaubildliche Querschnittsansichten der Mehrfachgate-Vorrichtung 200 in einer X-Z-Ebene entlang der Linien B-B' jeweils von 2A-22A, sind 2C-22C schaubildliche Querschnittsansichten der Mehrfachgate-Vorrichtung 200 in einer Y-Z-Ebene entlang der Linien C-C' jeweils von 2A-22A; und sind 2D-22D schaubildliche Querschnittsansichten der Mehrfachgate-Vorrichtung 200 in der Y-Z-Ebene entlang der Linien D-D' jeweils von 2A-22A. Die Mehrfachgate-Vorrichtung 200 kann in einem Mikroprozessor, einem Speicher und/oder einer anderen IC-Vorrichtung enthalten sein. In einigen Ausführungsformen ist die Mehrfachgate-Vorrichtung 200 ein Teil von einem IC-Chip, ein System-on-Chip (SoC), oder ein Teil davon, der verschiedene passive und aktive mikroelektronische Vorrichtungen, wie etwa Widerstände, Kondensatoren, Spulen, Dioden, p-Feldeffekttransistoren (PFETs), n-Feldeffekttransistoren (NFETs), Metalloxidhalbleiterfeldeffekttransistoren (MOSFETs), komplementäre Metalloxidhalbleitertransistoren (CMOS-Transistoren), bipolare Übergangstransistoren (BJTs, Bipolar Junction Transistors), seitlich diffundierte MOS-Transistoren (LDMOS-Transistoren), Hochspannungstransistoren, Hochfrequenztransistoren, sonstige geeignete Komponenten oder Kombinationen davon, aufweist. In einigen Ausführungsformen ist die Mehrfachgate-Vorrichtung 200 in einem nichtflüchtigen Speicher, wie etwa einem nichtflüchtigen Direktzugriffsspeicher (NVRAM, Non-Volatile Random Access Memory), einem Flash-Speicher, einem elektrisch löschbaren programmierbaren Nur-Lese-Speicher (EEPROM, Electrically Erasable Programmable Read-Only Memory), einem elektrisch programmierbaren Nur-Lese-Speicher (EPROM, Electrically Programmable Read-Only Memory), einer anderen geeigneten Speicherart oder Kombinationen davon enthalten. 2A-22A, 2B-22B, 2C-22C und 2D-22D sind der Klarheit wegen vereinfacht worden, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Merkmale können in der Mehrfachgate-Vorrichtung 200 hinzugefügt werden, und einige der nachstehend beschriebenen Merkmale können in anderen Ausführungsformen der Mehrfachgate-Vorrichtung 200 ersetzt, abgeändert oder entfernt werden.
  • Unter Bezugnahme auf 2A-2D weist die Mehrfachgate-Vorrichtung 200 ein Substrat (Wafer) 202 auf. In der dargestellten Ausführungsform weist das Substrat 202 Silizium auf. Alternativ oder zusätzlich weist das Substrat 202 einen anderen elementaren Halbleiter, wie etwa Germanium; einen Verbundhalbleiter, wie etwa Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa Siliziumgermanium (SiGe), GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon auf. Alternativ ist das Substrat 202 ein Halbleiter-auf-Isolator-Substrat, wie etwa ein Silizium-auf-Isolator-Substrat (SOI-Substrat), ein Siliziumgermanium-auf-Isolator-Substrat (SGOI) oder ein Germanium-auf-Isolator-Substrat (GOI-Substrat). Halbleiter-auf-Isolator-Substrate können unter Verwendung einer Trennung durch Implantation von Sauerstoff (SIMOX), Wafer-Bonding und/oder sonstige geeignete Verfahren hergestellt werden. Das Substrat 202 kann verschiedene dotierte Regionen aufweisen, je nach den Gestaltungsanforderungen der Mehrfachgate-Vorrichtung 200. In der dargestellten Ausführungsform weist das Substrat 202 eine p-dotierte Region 204A (nachfolgend als ein p-Graben bezeichnet), welche für n-GAA-Transistoren konfiguriert sein kann, und eine n-dotierte Region 204B (nachfolgend als ein n-Graben bezeichnet), welche für p-GAA-Transistoren konfiguriert sein kann, auf. N-dotierte Regionen, wie etwa der n-Graben 204B, sind mit n-Dotiermitteln, wie etwa Phosphor, Arsen, ein anderes n-Dotiermittel oder Kombinationen davon, dotiert. P-dotierte Regionen, wie etwa der p-Graben 204A, sind mit p-Dotiermitteln, wie etwa Bor, Indium, ein anderes p-Dotiermittel oder Kombinationen davon, dotiert. Bei einigen Implementierungen weist das Substrat 202 dotierte Regionen auf, die mit einer Kombination von p-Dotiermitteln und n-Dotiermitteln gebildet sind. Die verschiedenen dotierten Regionen können direkt auf und/oder in dem Substrat 202 gebildet sein, zum Beispiel unter Bereitstellung einer p-Graben-Struktur, einer n-Graben-Struktur, einer Doppelgraben-Struktur, einer erhöhten Struktur oder Kombinationen davon. Es können ein Ionenimplantationsprozess, ein Diffusionsprozess und/oder ein sonstiger geeigneter Dotierungsprozess durchgeführt werden, um die verschiedenen dotierten Regionen zu bilden.
  • Ein Halbleiterschichtstapel 205 wird über dem Substrat 202 gebildet, wobei der Halbleiterschichtstapel 205 Halbleiterschichten 210 und Halbleiterschichten 215 aufweist, die vertikal (z. B. entlang der z-Richtung) in einer verschachtelten oder sich abwechselnden Konfiguration von einer Oberfläche des Substrats 202 gestapelt sind. In einigen Ausführungsformen werden die Halbleiterschichten 210 und die Halbleiterschichten 215 epitaxial in der dargestellten verschachtelten und sich abwechselnden Konfiguration gezüchtet. Zum Beispiel wird eine erste der Halbleiterschichten 210 epitaxial auf dem Substrat gezüchtet, wird eine erste der Halbleiterschichten 215 epitaxial auf der ersten der Halbleiterschichten 215 gezüchtet, wird eine zweite der Halbleiterschichten 210 epitaxial auf der ersten der Halbleiterschichten 215 gezüchtet und so weiter, bis der Halbleiterschichtstapel 205 eine gewünschte Anzahl an Halbleiterschichten 210 und Halbleiterschichten 215 aufweist. In solchen Ausführungsformen können die Halbleiterschichten 210 und die Halbleiterschichten 215 als epitaxiale Schichten bezeichnet werden. In einigen Ausführungsformen wird eine epitaxiale Züchtung von Halbleiterschichten 210 und Halbleiterschichten 215 durch einen Molekularstrahlepitaxieprozess (MBE-Prozess), einen chemischen Dampfabscheidungsprozess (CVD-Prozess), einen metallorganischen chemischen Dampfabscheidungsprozess (MOCVD-Prozess), einen sonstigen geeigneten epitaxialen Züchtungsprozess oder Kombinationen davon erzielt.
  • Eine Zusammensetzung der Halbleiterschichten 210 ist anders als eine Zusammensetzung der Halbleiterschichten 215, um Ätzselektivität und/oder unterschiedliche Oxidationsraten während der darauffolgenden Verarbeitung zu erzielen. In einigen Ausführungsformen weisen die Halbleiterschichten 210 eine erste Ätzrate bezüglich eines Ätzmittels auf und weisen die Halbleiterschichten 215 eine zweite Ätzrate bezüglich des Ätzmittels auf, wobei die zweite Ätzrate geringer als die erste Ätzrate ist. In einigen Ausführungsformen weisen die Halbleiterschichten 210 eine erste Oxidationsrate auf und weisen die Halbleiterschichten 215 eine zweite Oxidationsrate auf, wobei die zweite Oxidationsrate geringer als die erste Oxidationsrate ist. In der dargestellten Ausführungsform weisen die Halbleiterschichten 210 und die Halbleiterschichten 215 unterschiedliche Materialien, atomare prozentuale Bestandteile, Gewichtungsbestandteile, Dicken und/oder Merkmale auf, um die gewünschte Ätzselektivität während einem Ätzprozess, wie etwa einem Ätzprozess, der implementiert wird, um ausgesetzte Kanalschichten in Kanalregionen der Mehrfachgate-Vorrichtung 200 zu bilden, zu erzielen. Wo zum Beispiel die Halbleiterschichten 210 Siliziumgermanium aufweisen und die Halbleiterschichten 215 Silizium aufweisen, ist eine Siliziumätzrate der Halbeiterschichten 215 geringer als eine Silizumgermaniumätzrate der Halbleiterschichten 210. In einigen Ausführungsformen können die Halbleiterschichten 210 und die Halbleiterschichten 215 dasselbe Material, jedoch mit unterschiedlichen prozentualen Bestandteilen, aufweisen, um die Ätzselektivität und/oder unterschiedliche Oxidationsraten zu erzielen. Zum Beispiel können die Halbleiterschichten 210 und die Halbleiterschichten 215 Siliziumgermanium aufweisen, wobei die Halbleiterschichten 210 einen ersten atomaren Siliziumprozentsatz und/oder einen ersten atomaren Germaniumprozentsatz aufweisen und die Halbleiterschichten 215 einen zweiten, anderen atomaren Siliziumprozentsatz und/oder einen zweiten, anderen atomaren Germaniumprozentsatz aufweisen. Die vorliegende Offenbarung zieht in Betracht, dass die Halbleiterschichten 210 und die Halbleiterschichten 215 eine beliebige Kombination von Halbleitermaterialien aufweisen, die die gewünschte Ätzselektivität, gewünschte Oxidationsratendifferenzen und/oder gewünschte Leistungsmerkmale (z. B. Materialien, die den Stromfluss maximieren) einschließlich beliebiger der hierin offenbarten Halbeitermaterialien bereitstellen können.
  • Wie weiter nachstehend beschrieben wird, bilden die Halbleiterschichten 215 oder Abschnitte davon Kanalregionen der Mehrfachgate-Vorrichtung 200. In der dargestellten Ausführungsform weist der Halbleiterschichtstapel 205 vier Halbleiterschichten 210 und vier Halbleiterschichten 215 auf, die konfiguriert sind, um vier Halbleiterschichtpaare zu bilden, die über dem Substrat 202 angeordnet sind, wobei jedes Halbleiterschichtpaar eine jeweilige erste Halbleiterschicht 210 und eine jeweilige zweite Halbleiterschicht 215 aufweist. Nach dem Durchlaufen einer darauffolgenden Verarbeitung wird solch eine Konfiguration dazu führen, dass die Mehrfachgate-Vorrichtung 200 vier Kanäle aufweist. Die vorliegende Offenbarung zieht jedoch Ausführungsformen in Betracht, wo der Halbleiterschichtstapel 205 mehr oder weniger Halbleiterschichten aufweist, zum Beispiel je nach einer Anzahl an Kanälen, die für die Mehrfachgate-Vorrichtung 200 (z. B. einen GAA-Transistor) erwünscht sind, und/oder Gestaltungsanforderungen der Mehrfachgate-Vorrichtung 200. Zum Beispiel kann der Halbleiterschichtstapel 205 zwei bis zehn Halbleiterschichten 210 und zwei bis zehn Halbleiterschichten 215 aufweisen. Im Rahmen der dargestellten Ausführungsform weisen die Halbleiterschichten 210 eine Dicke 11 auf und weisen die Halbleiterschichten 215 eine Dicke t2 auf, wobei die Dicke 11 und die Dicke t2 auf Grundlage von Herstellungs- und/oder Vorrichtungsleistungsbetrachtungen für die Mehrfachgate-Vorrichtung 200 ausgewählt werden. Zum Beispiel kann die Dicke 11 derart konfiguriert sein, dass sie eine gewünschte Distanz (oder Lücke) zwischen benachbarten Kanälen der Mehrfachgate-Vorrichtung 200 (z. B. zwischen den Halbleiterschichten 215) definiert, kann die Dicke t2 derart konfiguriert sein, dass sie eine gewünschte Dicke der Kanäle der Mehrfachgate-Vorrichtung 200 erzielt, und können sowohl die Dicke 11 als auch die Dicke t2 konfiguriert sein, um die gewünschte Leistung der Mehrfachgate-Vorrichtung 200 zu erzielen. In einigen Ausführungsformen betragen die Dicke 11 und die Dicke t2 ungefähr 1 nm bis ungefähr 10 nm.
  • Unter Bezugnahme auf 3A-3D wird der Halbleiterschichtstapel 205 strukturiert, um eine Finne 218A und eine Finne 218B (auch als Finnenstrukturen, Finnenelemente usw. bezeichnet) zu bilden. Die Finnen 218A, 218B weisen einen Substratabschnitt (d. h., einen Abschnitt des Substrats 202) und einen Halbleiterschichtstapelabschnitt (d. h., einen verbleibenden Abschnitt des Halbleiterschichtstapels 205 einschließlich der Halbleiterschichten 210 und der Halbleiterschichten 215) auf. Die Finnen 218A, 218B erstrecken sich im Wesentlichen parallel zueinander entlang einer y-Richtung, wobei sie eine Länge, die in der y-Richtung definiert ist, eine Breite, die in einer x-Richtung definiert ist, und eine Höhe, die in einer z-Richtung definiert ist, aufweisen. In einigen Ausführungsformen wird ein Lithographie- und/oder Ätzprozess durchgeführt, um den Halbleiterschichtstapel 205 zu strukturieren, um die Finnen 218A, 218B zu bilden. Der Lithographieprozess kann das Bilden einer Resistschicht über dem Halbleiterschichtstapel 205 (zum Beispiel durch Spin-Coating), das Durchführen eines Vorbelichtungsbrennprozesses, das Durchführen eines Belichtungsprozesses unter Verwendung einer Maske, das Durchführen eines Nachbelichtungsbrennprozesses und das Durchführen eines Entwicklungsprozesses umfassen. Während dem Belichtungsprozess wird die Resistschicht Strahlungsenergie (wie etwa ultraviolettes Licht (UV-Licht), tiefes UV-Licht (DUV-Licht) oder extremes UV-Licht (EUV-Licht)) ausgesetzt, wobei die Maske Strahlung zu der Resistschicht je nach einer Maskenstruktur der Maske und/oder dem Maskentyp (zum Beispiel binäre Maske, Phasenverschiebungsmaske oder EUV-Maske) sperrt, überträgt und/oder reflektiert, so dass ein Bild auf die Resistschicht projiziert wird, das der Maskenstruktur entspricht. Da die Resistschicht gegenüber Strahlungsenergie empfindlich ist, verändern sich freigelegte Abschnitte der Resistschicht chemisch und werden freigelegte (oder nicht-freigelegte) Abschnitte der Resistschicht während dem Entwicklungsprozess je nach Merkmalen der Resistschicht und Merkmalen einer entwickelnden Lösung, die bei dem Entwicklungsprozess verwendet wird, aufgelöst. Nach der Entwicklung weist die strukturierte Resistschicht eine Resiststruktur auf, die der Maske entspricht. Der Ätzprozess entfernt Abschnitte des Halbleiterschichtstapels 205 unter Verwendung der strukturierten Resistschicht als eine Ätzmaske. In einigen Ausführungsformen wird die strukturierte Resistschicht über einer Hartmaskenschicht gebildet, die über dem Halbleiterschichtstapel 205 angeordnet ist, entfernt ein erster Ätzprozess Abschnitte der Hartmaskenschicht, um eine strukturierte Hartmaskenschicht zu bilden, und entfernt ein zweiter Ätzprozess Abschnitte des Halbleiterschichtstapels 205 unter Verwendung der strukturierten Hartmaskenschicht als eine Ätzmaske. Der Ätzprozess kann einen Trockenätzprozess, einen Nassätzprozess, einen anderen geeigneten Ätzprozess oder Kombinationen davon umfassen. In einigen Ausführungsformen ist der Ätzprozess ein reaktiver Ionenätzprozess (RIE-Prozess). Nach dem Ätzprozess wird die strukturierte Resistschicht (und in einigen Ausführungsformen eine Hartmaskenschicht) zum Beispiel durch einen Resistabstreifprozess oder einen anderen geeigneten Prozess entfernt. Alternativ werden die Finnen 218A, 218B durch einen Mehrfachstrukturierungsprozess, wie etwa einen Doppelstrukturierungslithographieprozess (DPL-Prozess) (zum Beispiel ein Lithographie-Ätz-Lithographie-Ätz-Prozess (LELE-Prozess), ein selbstausgerichteter Doppelstrukturierungsprozess (SADP-Prozess), ein Abstandshalter-ist-Dielektrikum-SADP-Prozess (SID SADP-Prozess), ein anderer Doppelstrukturierungsprozess, oder Kombinationen davon), einen Dreifachstrukturierungsprozess (zum Beispiel ein Lithographie-Ätz-Lithographie-Ätz-Lithographie-Ätz-Prozess (LELELE-Prozess), ein selbstausgerichteter Dreifachstrukturierungsprozess (SATP-Prozess), ein anderer Dreifachstrukturierungsprozess, oder Kombinationen davon), einen anderen Mehrfachstrukturierungsprozess (zum Beispiel ein selbstausgerichteter Vierfachstrukturierungsprozess (SAQP-Prozess)), oder Kombinationen davon, gebildet. In einigen Ausführungsformen werden gerichtete Selbstorganisationstechniken (DSA-Techniken) implementiert, während der Halbleiterschichtstapel 205 strukturiert wird. Ferner kann in einigen Ausführungsformen der Belichtungsprozess maskenlose Lithographie, Elektronenstrahlschreiben und/oder Ionenstrahlschreiben zum Strukturieren der Resistschicht implementieren.
  • (Ein) Isolationsmerkmal(e) 230 ist/sind über und/oder in dem Substrat 202 gebildet, um verschiedene Regionen, wie etwa verschiedene Vorrichtungsregionen, der Mehrfachgate-Vorrichtung 200 zu isolieren. Zum Beispiel umgeben die Isolationsmerkmale 230 einen unteren Abschnitt der Finnen 218A, 218B, so dass die Isolationsmerkmale 230 die Finnen 218A, 218B voneinander trennen und isolieren. In der dargestellten Ausführungsform umgeben die Isolationsmerkmale 230 den Substratabschnitt der Finnen 218A, 218B (z. B. die dotierten Regionen 204A, 204B des Substrats 202) und umgeben teilweise den Halbleiterschichtstapelabschnitt der Finnen 218A, 218B (z. B. einen Abschnitt der untersten Halbleiterschicht 210). Die vorliegende Offenbarung zieht jedoch unterschiedliche Konfigurationen der Isolationsmerkmale 230 bezüglich der Finnen 218A, 218B in Betracht. Die Isolationsmerkmale 230 weisen Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, ein anderes geeignetes Isolationsmaterial (zum Beispiel einschließlich Silizium, Sauerstoff, Stickstoff, Kohlenstoff, oder eines anderen geeignetes Isolationsbestandteils), oder Kombinationen davon auf. Die Isolationsmerkmale 230 können unterschiedliche Strukturen, wie etwa Flachgrabenisolationsstrukturen (STI-Strukturen), Tiefgrabenisolationsstrukturen (DTI-Strukturen) und/oder Strukturen mit lokaler Oxidation von Silizium (LOCOS, Local Oxidation ofSilicon) aufweisen. Zum Beispiel können die Isolationsmerkmale 230 STI-Merkmale aufweisen, die die Finnen 218A, 218B definieren und elektrisch von anderen aktiven Vorrichtungsregionen (wie etwa Finnen) und/oder passiven Vorrichtungsregionen isolieren. STI-Merkmale können durch Ätzen eines Grabens in dem Substrat 202 (zum Beispiel durch Verwenden eines Trockenätzprozesses und/oder eines Nassätzprozesses) und Füllen des Grabens mit Isolatormaterial (zum Beispiel durch Verwenden eines CVD-Prozesses oder eines Spin-on-Glass-Prozesses) gebildet werden. Es kann ein chemisch-mechanischer Polierprozess (CMP-Prozess) durchgeführt werden, um überschüssiges Isolatormaterial zu entfernen und/oder eine obere Fläche der Isolationsmerkmale 230 zu planarisieren. In einem anderen Beispiel können STI-Merkmale durch Abscheiden eines Isolatormaterials über dem Substrat 202 nach dem Bilden der Finnen 218A, 218B (in einigen Implementationen, so dass die Isolatormaterialschicht Lücken (Gräben) zwischen den Finnen 218A, 218B füllt) und Rückätzen der Isolatormaterialschicht zum Bilden der Isolationsmerkmale 230 gebildet werden. In einigen Ausführungsformen weisen die STI-Merkmale eine Mehrschichtstruktur auf, die die Gräben füllt, wie etwa ein Siliziumnitrid, das eine Schicht aufweist, die über einer thermisches Oxid aufweisenden Abdeckschicht angeordnet ist. In einem anderen Beispiel weisen die STI-Merkmale eine Dielektrikumsschicht auf, die über einer dotierten Abdeckschicht (einschließlich zum Beispiel Borsilikatglas (BSG) oder Phosphosilikatglas (PSG)) angeordnet ist. In noch einem anderen Beispiel weisen die STI-Merkmale eine Bulk-Dielektrikumsschicht auf, die über einer Abdeckdielektrikumsschicht angeordnet ist, wobei die Bulk-Dielektrikumsschicht und die Abdeckdielektrikumsschicht Materialien je nach Gestaltungsanforderungen aufweisen.
  • Unter Bezugnahme auf 4A-4D werden Gate-Strukturen 240 über Abschnitten der Finnen 218A, 218B und über den Isolationsmerkmalen 230 gebildet. Die Gate-Strukturen 240 erstrecken sich der Länge nach in einer Richtung, die sich von der Längsrichtung der Finnen 218A, 218B unterscheidet (z. B. orthogonal zu dieser ist). Zum Beispiel erstrecken sich die Gate-Strukturen 240 im Wesentlichen parallel zueinander entlang der x-Richtung, wobei sie eine Länge, die in der y-Richtung definiert ist, eine Breite, die in der x-Richtung definiert ist, und eine Höhe, die in der z-Richtung definiert ist, aufweisen. Die Gate-Strukturen 240 werden auf Abschnitten der Finnen 218A, 218B angeordnet und definieren Source-/Drain-Regionen 242 und Kanalregionen 244 der Finnen 218A, 218B. In der X-Z-Ebene umwickeln die Gate-Strukturen 240 obere Flächen und Seitenwandflächen der Finnen 218A, 218B. In der Y-Z-Ebene sind die Gate-Strukturen 240 über oberen Flächen der jeweiligen Kanalregionen 244 der Finnen 218A, 218B angeordnet, so dass die Gate-Strukturen 240 zwischen jeweiligen Source-/Drain-Regionen 242 liegen. Jede Gate-Struktur 240 weist eine Gate-Region 240-1, die einem Abschnitt der jeweiligen Gate-Struktur 240 entspricht, der für einen n-GAA-Transistor ausgebildet werden wird (und somit einem Abschnitt entspricht, der eine n-GAA-Transistorregion überspannt), und eine Gate-Region 240-2, die einem Abschnitt der jeweiligen Gate-Struktur 240 entspricht, der für einen p-GAA-Transistor ausgebildet werden wird (und somit einem Abschnitt entspricht, der eine p-GAA-Transistorregion überspannt) auf. Die Gate-Strukturen 240 sind in der Gate-Region 240-1 und der Gate-Region 240-2 unterschiedlich ausgebildet. Wie weiter nachstehend beschrieben wird, überspannt zum Beispiel jeder Metall-Gate-Stapel der Gate-Strukturen 240 die Gate-Region 240-1 und die Gate-Region 240-2 und ist unterschiedlich in der Gate-Region 240-1 und der Gate-Region 240-2 ausgebildet, um die Leistung der n-GAA-Transistoren (die n-Gate-Elektroden in den Gate-Regionen 240-1 aufweisen) und der p-GAA-Transistoren (die p-Gate-Elektroden in den Gate-Regionen 240-2 aufweisen) zu optimieren. Dementsprechend werden nachfolgend die Gate-Regionen 240-1 als n-Gate-Regionen 240-1 bezeichnet werden und werden die Gate-Regionen 240-2 als p-Gate-Regionen 240-2 bezeichnet werden.
  • In 4A-4D weist jede Gate-Struktur 240 einen Dummy-Gate-Stapel 245 auf. In der dargestellten Ausführungsform definiert eine Breite der Dummy-Gate-Stapel 245 eine Gate-Länge (Lg) der Gate-Strukturen 240 (hier in der y-Richtung), wobei die Gate-Länge eine Distanz (oder Länge) definiert, die Strom (z. B. Träger, wie etwa Elektronen oder Löcher) zwischen den Source-/Drain-Regionen 242 fließt, wenn der n-GAA-Transistor und/oder der p-GAA-Transistor eingeschaltet werden. In einigen Ausführungsformen beträgt die Gate-Länge ungefähr 5 nm bis ungefähr 250 nm. Die Gate-Länge kann abgestimmt werden, um gewünschte Betriebsgeschwindigkeiten der GAA-Transistoren und/oder eine gewünschte Packungsdichte der GAA-Transistoren zu erzielen. Wenn zum Beispiel ein GAA-Transistor eingeschaltet wird, fließt Strom zwischen den Source-/Drain-Regionen des GAA-Transistors. Das Vergrößern der Gate-Länge vergrößert eine Distanz, die benötigt wird, damit Strom zwischen den Source-/Drain-Regionen fließt, wobei eine Zeit verlängert wird, die der GAA-Transistor benötigt, um vollständig eingeschaltet zu werden. Umgekehrt verringert das Verringern der Gate-Länge eine Distanz, die benötigt wird, damit Strom zwischen den Source-/Drain-Regionen fließt, wobei eine Zeit verringert wird, die der GAA-Transistor benötigt, um vollständig eingeschaltet zu werden. Geringere Gate-Längen stellen GAA-Transistoren bereit, die schneller ein/ausgeschaltet werden, wobei schnellere Operationen mit hoher Geschwindigkeit ermöglicht werden. Geringere Gate-Längen ermöglichen auch eine dichtere Packungsdichte (d. h., es können mehr GAA-Transistoren in einem gegebenen Bereich eines IC-Chips hergestellt werden), wobei eine Anzahl an Funktionen und Anwendungen erhöht wird, die auf dem IC-Chip hergestellt werden können. In der dargestellten Ausführungsform ist die Gate-Länge von einer oder mehreren der Gate-Strukturen 240 konfiguriert, um GAA-Transistoren bereitzustellen, die Kanäle mit geringer Länge (SC, Short Length Channels) aufweisen. Zum Beispiel beträgt die Gate-Länge der SC-GAA-Transistoren ungefähr 5 nm bis ungefähr 20 nm. In einigen Ausführungsformen kann die Mehrfachgate-Vorrichtung 200 GAA-Transistoren aufweisen, die unterschiedliche Gate-Längen aufweisen. Zum Beispiel kann eine Gate-Länge von einer oder mehreren der Gate-Strukturen 240 konfiguriert werden, um GAA-Transistoren bereitzustellen, die Kanäle mit mittlerer Länge oder großer Länge (M/LC) aufweisen. In einigen Ausführungsformen beträgt die Gate-Länge der M/LC-GAA-Transistoren ungefähr 20 nm bis ungefähr 250 nm.
  • Die Dummy-Gate-Stapel 245 weisen eine Dummy-Gate-Elektrode und in einigen Ausführungsformen ein Dummy-Gate-Dielektrikum auf. Die Dummy-Gate-Elektrode weist ein geeignetes Dummy-Gate-Material, wie etwa eine Polysiliziumschicht, auf. In Ausführungsformen, wo die Dummy-Gate-Stapel 245 ein Dummy-Gate-Dielektrikum aufweisen, das zwischen der Dummy-Gate-Elektrode und den Finnen 218A, 218B angeordnet ist, weist das Dummy-Gate-Dielektrikum ein dielektrisches Material, wie etwa Siliziumoxid, ein dielektrisches high-k-Material, ein sonstiges geeignetes dielektrisches Material, oder Kombinationen davon, auf. Beispiele für dielektrisches high-k-Material umfassen HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, eine Hafniumdioxid-Aluminium (HfO2-Al2O3)-Legierung, sonstige geeignete dielektrische high-k-Materialien, oder Kombinationen davon. In einigen Ausführungsformen weist das Dummy-Gate-Dielektrikum eine Grenzschicht (einschließlich zum Beispiel Siliziumoxid), die über den Finnen 218A, 218B angeordnet ist, und eine dielektrische high-k-Schicht, die über der Grenzschicht angeordnet ist, auf. Die Dummy-Gate-Stapel 245 können zahlreiche andere Schichten, zum Beispiel Deckschichten, Grenzschichten, Diffusionsschichten, Sperrschichten, Hartmaskenschichten oder Kombinationen davon, aufweisen. Zum Beispiel können die Dummy-Gate-Stapel 245 ferner eine Hartmaskenschicht aufweisen, die über der Dummy-Gate-Elektrode angeordnet ist.
  • Die Dummy-Gate-Stapel 245 werden durch Abscheidungsprozesse, Lithographieprozesse, Ätzprozesse, sonstige geeignete Prozesse, oder Kombinationen davon gebildet. Zum Beispiel wird ein Abscheidungsprozess durchgeführt, um eine Dummy-Gate-Elektrodenschicht über den Finnen 218A, 218B und den Isolationsmerkmalen 230 zu bilden. In einigen Ausführungsformen wird ein Abscheidungsprozess durchgeführt, um eine Dummy-Gate-Dielektrikumsschicht über den Finnen 218A, 218B und den Isolationsmerkmalen 230 vor dem Bilden der Dummy-Gate-Elektrodenschicht zu bilden. In solchen Ausführungsformen wird die Dummy-Gate-Elektrodenschicht über der Dummy-Gate-Dielektrikumsschicht abgeschieden. In einigen Ausführungsformen wird eine Hartmaskenschicht über der Dummy-Gate-Elektrodenschicht abgeschieden. Der Abscheidungsprozess umfasst CVD (Chemical Vapor Deposition), physische Dampfabscheidung (PVD, Physical Vapor Deposition), Atomschichtabscheidung (ALD, Atomic Layer Deposition), CVD mit hoher Plasmadichte (HDPCVD, High Density Plasma CVD), metallorganische CVD (MOCVD), CVD mit entferntem Plasma (RPCVD, Remote Plasma CVD), plasmaverstärkte CVD (PECVD, Plasma Enhanced CVD), Niederdruck-CVD (LPCVD, Low-Pressure CVD), Atomschicht-CVD (ALCVD, Atomic Layer CVD), Atmosphärendruck-CVD (APCVD, Atmospheric Pressure CVD), Plattierung, sonstige geeignete Verfahren oder Kombinationen davon. Ein Lithographiestrukturierungs- und Ätzprozess wird dann durchgeführt, um die Dummy-Gate-Elektrodenschicht (und in einigen Ausführungsformen die Dummy-Gate-Dielektrikumsschicht und die Hartmaskenschicht) zu strukturieren, um die Dummy-Gate-Stapel 245 zu bilden, so dass die Dummy-Gate-Stapel 245 (einschließlich der Dummy-Gate-Elektrodenschicht, der Dummy-Gate-Dielektrikumsschicht, der Hartmaskenschicht und/oder anderer geeigneter Schichten) wie in 4A-4D dargestellt ausgebildet sind. Der Lithographiestrukturierungsprozess umfasst Resistbeschichtung (zum Beispiel Spin-On-Coating), Weichbrennen, Maskenausrichtung, Belichtung, Nachbelichtungsbrennen, Entwickeln des Resists, Spülen, Trocknen (zum Beispiel Hartbrennen), sonstige geeignete Lithographieprozesse oder Kombinationen davon. Die Ätzprozesse umfassen Trockenätzprozesse, Nassätzprozesse, andere Ätzverfahren oder Kombinationen davon.
  • Jede Gate-Struktur 240 weist ferner Gate-Abstandshalter 247 auf, die benachbart zu jeweiligen Dummy-Gate-Stapeln 245 (d. h., entlang von Seitenwänden davon) angeordnet sind. Die Gate-Abstandshalter 247 werden durch einen beliebigen geeigneten Prozess gebildet und weisen ein dielektrisches Material auf. Das dielektrische Material kann Silizium, Sauerstoff, Kohlenstoff, Stickstoff, ein sonstiges geeignetes Material oder Kombinationen davon (z. B. Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), Siliziumcarbid, Siliziumcarbonitrid (SiCN), Siliziumoxycarbid (SiOC), Siliziumoxycarbonitrid (SiOCN)) umfassen. Zum Beispiel kann eine Dielektrikumsschicht, die Silizium und Stickstoff aufweist, wie etwa eine Siliziumnitridschicht, über den Dummy-Gate-Stapeln 245 abgeschieden und darauffolgend geätzt (z. B. anisotropisch geätzt) werden, um die Gate-Abstandshalter 247 zu bilden. In einigen Ausführungsformen weisen die Gate-Abstandshalter 247 eine Mehrschichtstruktur, wie etwa eine erste Dielektrikumsschicht, die Siliziumnitrid aufweist, und eine zweite Dielektrikumsschicht, die Siliziumoxid aufweist, auf. In einigen Ausführungsformen sind mehr als eine Gruppe von Abstandshaltern, wie etwa Dichtungsabstandshalter, Versatzabstandshalter, Opferabstandshalter, Dummy-Abstandshalter und/oder Hauptabstandshalter, benachbart zu den Dummy-Gate-Stapeln 245 gebildet. Bei solchen Implementierungen können die verschiedenen Gruppen von Abstandshaltern Materialien aufweisen, die unterschiedliche Ätzraten aufweisen. Zum Beispiel kann eine erste Dielektrikumsschicht, die Silizium und Sauerstoff (z. B. Siliziumoxid) aufweist, abgeschieden und geätzt werden, um eine erste Abstandshaltergruppe benachbart zu den Dummy-Gate-Stapeln 245 zu bilden, und kann eine zweite Dielektrikumsschicht, die Silizium und Stickstoff (z. B. Siliziumnitrid) aufweist, abgeschieden und geätzt werden, um eine zweite Abstandshaltergruppe benachbart zu der ersten Abstandshaltergruppe zu bilden.
  • Unter Bezugnahme auf 5A-5D werden freigelegte Abschnitte der Finnen 218A, 218B (d. h., die Source-/Drain-Regionen 242 der Finnen 218A, 218B, die nicht von den Gate-Strukturen 240 abgedeckt werden) mindestens teilweise entfernt, um Source-/Drain-Gräben (Aussparungen) 250 zu bilden. In der dargestellten Ausführungsform entfernt ein Ätzprozess vollständig den Halbleiterschichtstapel 205 in den Source-/Drain-Regionen 242 der Finnen 218A, 218B, wodurch der Substratabschnitt der Finnen 218A, 218B in den Source-/Drain-Regionen 242 (z. B. der p-Graben 204A und der n-Graben 204B) freigelegt werden. Die Source-/Drain-Gräben 250 weisen somit Seitenwände, die durch verbleibende Abschnitte des Halbleiterschichtstapels 205 definiert sind, welche in den Kanalregionen 244 unter den Gate-Strukturen 240 angeordnet sind, und Unterseiten, die durch das Substrat 202 definiert sind, wie etwa obere Flächen des p-Grabens 20,4A und des n-Grabens 204B in den Source-/Drain-Regionen 242, auf. In einigen Ausführungsformen entfernt der Ätzprozess einen Teil des Halbleiterschichtstapels 205, jedoch nicht den gesamten Halbleiterschichtstapel 205, so dass die Source-/Drain-Gräben 250 Unterseiten aufweisen, die durch die Halbleiterschicht 210 oder die Halbleiterschicht 215 in den Source-/Drain-Regionen 242 definiert sind. In einigen Ausführungsformen entfernt der Ätzprozess ferner einen Teil des Substratabschnitts, jedoch nicht den gesamten Substratabschnitt, der Finnen 218A, 218B, so dass sich die Source-/Drain-Aussparungen 250 unterhalb einer obersten Fläche des Substrats 202 erstrecken. Der Ätzprozess kann einen Trockenätzprozess, einen Nassätzprozess, einen anderen geeigneten Ätzprozess oder Kombinationen davon umfassen. In einigen Ausführungsformen ist der Ätzprozess ein Ätzprozess mit mehreren Schritten. Zum Beispiel kann der Ätzprozess Ätzmittel abwechseln, um die Halbleiterschichten 210 und die Halbleiterschichten 215 getrennt und abwechselnd zu entfernen. In einigen Ausführungsformen werden Parameter des Ätzprozesses konfiguriert, um den Halbleiterschichtstapel selektiv mit einem minimalen (bis keinem) Ätzen der Gate-Strukturen 240 (d. h., der Dummy-Gate-Stapel 245 und der Gate-Abstandshalter 247) und/oder der Isolationsmerkmale 230 zu ätzen. In einigen Ausführungsformen wird ein Lithographieprozess, wie etwa die hierin beschriebenen, durchgeführt, um eine strukturierte Maskenschicht zu bilden, die die Gate-Strukturen 240 und/oder die Isolationsmerkmale 230 abdeckt, und verwendet der Ätzprozess die strukturierte Maskenschicht als eine Ätzmaske.
  • Unter Bezugnahme auf 6A-6D werden innere Abstandshalter 255 in Kanalregionen 244 entlang von Seitenwänden der Halbleiterschichten 210 durch einen beliebigen geeigneten Prozess gebildet. Zum Beispiel wird ein erster Ätzprozess durchgeführt, der die Halbleiterschichten 210, die durch die Source-/Drain-Gräben 250 freigelegt werden, selektiv mit einem minimalen (bis keinem) Ätzen der Halbleiterschichten 215 ätzt, so dass Lücken zwischen den Halbleiterschichten 215 und zwischen den Halbleiterschichten 215 und dem Substrat 202 unter den Gate-Abstandshaltern 247 gebildet werden. Abschnitte (Ränder) der Halbleiterschichten 215 werden somit in den Kanalregionen 244 unter den Gate-Abstandshaltern 247 ausgesetzt. In einigen Ausführungsformen erstrecken sich die Lücken teilweise unter den Dummy-Gate-Stapeln 245. Der erste Ätzprozess ist konfiguriert, um die Halbleiterschichten 210 seitlich zu ätzen (z. B. entlang der y-Richtung), wodurch eine Länge der Halbleiterschichten 210 entlang der y-Richtung verringert wird. Der erste Ätzprozess ist ein Trockenätzprozess, ein Nassätzprozess, ein anderer geeigneter Ätzprozess oder Kombinationen davon. Ein Abscheidungsprozess bildet dann eine Abstandshalterschicht über den Gate-Strukturen 240 und über den Merkmalen, die die Source-/Drain-Gräben 250 definieren (z. B. die Halbleiterschichten 215, die Halbleiterschichten 210, und das Substrat 202), wie etwa CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, Plattierung, sonstige geeignete Verfahren, oder Kombinationen davon. Die Abstandshalterschicht füllt die Source-/Drain-Gräben 250 teilweise (und in einigen Ausführungsformen vollständig). Der Abscheidungsprozess ist konfiguriert, um sicherzustellen, dass die Abstandshalterschicht die Lücken zwischen den Halbleiterschichten 215 und zwischen den Halbleiterschichten 215 und dem Substrat 202 unter den Gate-Abstandshaltern 247 füllt. Ein zweiter Ätzprozess wird dann durchgeführt, der die Abstandshalterschicht selektiv ätzt, um die inneren Abstandshalter 255, wie in 6A-6D dargestellt, mit einem minimalen (bis keinem) Ätzen der Halbleiterschichten 215, Dummy-Gate-Stapel 245 und Gate-Abstandshalter 247 zu bilden. In einigen Ausführungsformen wird die Abstandshalterschicht von Seitenwänden der Gate-Abstandshalter 247, Seitenwänden der Halbleiterschichten 215, den Dummy-Gate-Stapeln 245 und dem Substrat 202 entfernt. Die Abstandshalterschicht (und somit die inneren Abstandshalter 255) weist ein Material auf, das sich von einem Material der Halbleiterschichten 215 und einem Material der Gate-Abstandshalter 247 unterscheidet, um eine gewünschte Ätzselektivität während dem zweiten Ätzprozess zu erzielen. In einigen Ausführungsformen weist die Abstandshalterschicht ein dielektrisches Material auf, das Silizium, Sauerstoff, Kohlenstoff, Stickstoff, ein sonstiges geeignetes Material oder Kombinationen davon (zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid oder Siliziumoxycarbonitrid) aufweist. In einigen Ausführungsformen weist die Abstandshalterschicht ein dielektrisches low-k-Material, wie etwa die hierin beschriebenen, auf. In einigen Ausführungsformen werden Dotiermittel (zum Beispiel p-Dotiermittel, n-Dotiermittel oder Kombinationen davon) in das dielektrische Material eingebracht, so dass die Abstandshalterschicht ein dotiertes dielektrisches Material aufweist.
  • Unter Bezugnahme auf 7A-7D werden epitaxiale Source-/Drain-Merkmale in den Source-/Drain-Aussparungen 250 gebildet. Zum Beispiel wird ein Halbleitermaterial epitaxial aus Abschnitten des Substrats 202 und den Halbleiterschichten 215, die durch die Source-/Drain-Aussparungen 250 freigelegt werden, gezüchtet, wobei epitaxiale Source-/Drain-Merkmale 260Ain den Source-/Drain-Regionen 242, die n-GAA-Transistorregionen entsprechen, und epitaxiale Source-/Drain-Merkmale 260B in den Source-/Drain-Regionen 242, die p-GAA-Transistorregionen entsprechen, gebildet werden. Ein Epitaxieprozess kann CVD-Abscheidungstechniken (zum Beispiel VPE und/oder UHV-CVD), Molekularstrahlepitaxie, sonstige geeignete epitaxiale Züchtungsprozesse oder Kombinationen davon verwenden. Der Epitaxieprozess kann gasförmige und/oder flüssige Vorläufer verwenden, welche mit der Zusammensetzung von dem Substrat 202 und/oder dem Halbleiterschichtstapel 205 (insbesondere den Halbleiterschichten 215) interagieren. Die epitaxialen Source-/Drain-Merkmale 260A, 260B sind mit n-Dotiermitteln und/oder p-Dotiermitteln dotiert. In einigen Ausführungsformen weisen die epitaxialen Source-/Drain-Merkmale 260A für die n-GAA-Transistoren Silizium auf. Die epitaxialen Source-/Drain-Merkmale 260A können mit Kohlenstoff, Phosphor, Arsen, einem anderen n-Dotiermittel oder Kombinationen davon (zum Beispiel unter Bildung von epitaxialen Si:C-Source-/Drain-Merkmalen, epitaxialen Si:P-Source-/Drain-Merkmalen, oder epitaxialen Si:C:P-Source-/Drain-Merkmalen) dotiert werden. In einigen Ausführungsformen weisen die epitaxialen Source-/Drain-Merkmale 260B für die p-GAA-Transistoren Siliziumgermanium oder Germanium auf. Die epitaxialen Source-/Drain-Merkmale 260B können mit Bor, einem anderen p-Dotiermittel oder Kombinationen davon (zum Beispiel unter Bildung von epitaxialen Si:Ge:B-Source-/Drain-Merkmalen) dotiert werden. In einigen Ausführungsformen weisen die epitaxialen Source-/Drain-Merkmale 260A und/oder die epitaxialen Source-/Drain-Merkmale 260B mehr als eine epitaxiale Halbleiterschicht auf, wobei die epitaxialen Halbleiterschichten dieselben oder unterschiedliche Materialien und/oder Dotiermittelkonzentrationen aufweisen können. In einigen Ausführungsformen weisen die epitaxialen Source-/Drain-Merkmale 260A, 260B Materialien und/oder Dotiermittel auf, die eine gewünschte Zugspannung und/oder Druckspannung in den jeweiligen Kanalregionen 244 erzielen. In einigen Ausführungsformen werden die epitaxialen Source-/Drain-Merkmale 260A, 260B während der Abscheidung durch Hinzufügen von Verunreinigungen zu einem Source-Material des Epitaxieprozesses (d. h., vor Ort) dotiert. In einigen Ausführungsformen werden die epitaxialen Source-/Drain-Merkmale 260A, 260B durch einen Ionenimplantationsprozess dotiert, der auf einen Abscheidungsprozess folgt. In einigen Ausführungsformen werden Temperprozesse (z. B. schnelles thermisches Tempern (RTA, Rapid ThermalAnnealing) und/oder Lasertempern) durchgeführt, um Dotiermittel in den epitaxialen Source-/Drain-Merkmalen 260A, 260B und/oder anderen Source-/Drain-Regionen (zum Beispiel stark dotierte Source-/Drain-Regionen und/oder leicht dotierte Source-/Drain-Regionen (LDD-Regionen)) zu aktivieren. In einigen Ausführungsformen werden die epitaxialen Source-/Drain-Merkmale 260A, 260B in separaten Verarbeitungssequenzen gebildet, die zum Beispiel das Maskieren von p-GAA-Transistorregionen, wenn die epitaxialen Source-/Drain-Merkmale 260A in n-GAA-Transistorregionen gebildet werden, und das Maskieren von n-GAA-Transistorregionen, wenn die epitaxialen Source-/Drain-Merkmale 260B in p-GAA-Transistorregionen gebildet werden, umfassen.
  • Unter Bezugnahme auf 8A-8D wird eine Zwischenschichtdielektrikumsschicht (ILD-Schicht) 270 über den Isolationsmerkmalen 230, den epitaxialen Source-/Drain-Merkmalen 260A, 260B und den Gate-Abstandshaltern 247 gebildet, zum Beispiel durch einen Abscheidungsprozess (wie etwa CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, Plattierung, sonstige geeignete Verfahren oder Kombinationen davon). Die ILD-Schicht 270 ist zwischen benachbarten Gate-Strukturen 240 angeordnet. In einigen Ausführungsformen wird die ILD-Schicht 270 durch einen fließfähigen CVD-Prozess (FCVD-Prozess) gebildet, der zum Beispiel das Abscheiden eines fließfähigen Materials (wie etwa eine flüssige Verbindung) über der Mehrfachgate-Vorrichtung 200 und das Umwandeln des fließfähigen Materials in ein festes Material durch eine geeignete Technik, wie etwa thermisches Tempern und/oder eine Ultraviolettstrahlungsbehandlung, umfasst. Die ILD-Schicht 270 weist ein dielektrische Material auf, das zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, TEOS-gebildetes Oxid, PSG, BPSG, dielektrisches low-k-Material, ein sonstiges geeignetes dielektrisches Material oder Kombinationen davon umfasst. Beispielhafte dielektrische low-k-Materialien umfassen FSG, kohlenstoffdotiertes Siliziumoxid, Black Diamond® (Applied Materials aus Santa Clara, California), Xerogel, Aerogel, amorphen fluorierten Kohlenstoff, Parylen, BCB, SiLK (Dow Chemical, Midland, Michigan), Polyimid, ein anderes dielektrisches low-k-Material oder Kombinationen davon. In der dargestellten Ausführungsform ist die ILD-Schicht 270 eine Dielektrikumsschicht, die ein dielektrisches low-k-Material aufweist (die allgemein als eine low-k-Dielektrikumsschicht bezeichnet wird). Die ILD-Schicht 270 kann eine Mehrschichtstruktur aufweisen, die mehrere dielektrische Materialien aufweist. In einigen Ausführungsformen ist eine Kontaktätzstoppschicht (CESL, Contact Etch Stop Layer) zwischen der ILD-Schicht 270 und den Isolationsmerkmalen 230, den epitaxialen Source-/Drain-Merkmalen 260A, 260B und den Gate-Abstandshaltern 247 angeordnet. Die CESL weist ein Material auf, das sich von der ILD-Schicht 270 unterscheidet, wie etwa ein dielektrisches Material, das sich von dem dielektrischen Material der ILD-Schicht 270 unterscheidet. Wenn zum Beispiel die ILD-Schicht 270 ein dielektrisches low-k-Material aufweist, weist die CESL Silizium und Stickstoff, wie etwa Siliziumnitrid oder Siliziumoxynitrid, auf. Auf die Abscheidung der ILD-Schicht 270 und/oder der CESL folgend kann ein CMP-Prozess und/oder ein anderer Planarisierungsprozess durchgeführt werden, bis ein oberer Abschnitt (oder eine obere Fläche) der Dummy-Gate-Stapel 245 erreicht (freigelegt) wird. In einigen Ausführungsformen entfernt der Planarisierungsprozess Hartmaskenschichten der Dummy-Gate-Stapel 245, um darunterliegende Dummy-Gate-Elektroden der Dummy-Gate-Stapel 245, wie etwa Polysiliziumgate-Elektrodenschichten, freizulegen.
  • Die ILD-Schicht 170 kann ein Teil eines Mehrschichtinterconnect-Merkmals (MLI-Merkmals) sein, das über dem Substrat 202 angeordnet ist. Das MLI-Merkmal koppelt elektrisch verschiedene Vorrichtungen (zum Beispiel p-GAA-Transistoren und/oder n-GAA-Transistoren der Mehrfachgate-Vorrichtung 200, Transistoren, Widerstände, Kondensatoren und/oder Spulen) und/oder Komponenten (zum Beispiel Gate-Strukturen und/oder epitaxiale Source-/Drain-Merkmale der p-GAA-Transistoren und/oder n-GAA-Transistoren), so dass die verschiedenen Vorrichtungen und/oder Komponenten wie durch Gestaltungsanforderungen der Mehrfachgate-Vorrichtung 200 spezifiziert arbeiten können. Das MLI-Merkmal weist eine Kombination von Dielektrikumsschichten und elektrisch leitfähigen Schichten (z. B. Metallschichten) auf, die konfiguriert sind, um verschiedene Interconnect-Strukturen zu bilden. Die leitfähigen Schichten sind konfiguriert, um vertikale Interconnect-Merkmale, wie etwa Vorrichtungsebenenkontakte und/oder Durchkontaktierungen, und/oder horizontale Interconnect-Merkmale, wie etwa leitfähige Leitungen, zu bilden. Vertikale Interconnect-Merkmale verbinden typischerweise horizontale Interconnect-Merkmale in unterschiedlichen Schichten (oder unterschiedlichen Ebenen) des MLI-Merkmals. Während dem Betrieb sind die Interconnect-Merkmale konfiguriert, um Signale zwischen den Vorrichtungen und/oder den Komponenten der Mehrfachgate-Vorrichtung 200 zu leiten und/oder Signale (zum Beispiel Taktsignale, Spannungssignale und/oder Erdungssignale) auf die Vorrichtungen und/oder die Komponenten der Mehrfachgate-Vorrichtung 200 zu verteilen.
  • Unter Bezugnahme auf 9A-9D werden die Dummy-Gate-Stapel 245 aus den Gate-Strukturen 240 entfernt, wobei die Halbleiterschichtstapel 205 der Finnen 218A, 218B in den n-Gate-Regionen 240-1 und den p-Gate-Regionen 240-2 freigelegt werden. In der dargestellten Ausführungsform entfernt ein Ätzprozess vollständig die Dummy-Gate-Stapel 245, um die Halbleiterschichten 215 und die Halbleiterschichten 210 in den Kanalregionen 244 freizulegen. Der Ätzprozess ist ein Trockenätzprozess, ein Nassätzprozess, ein anderer geeigneter Ätzprozess oder Kombinationen davon. In einigen Ausführungsformen ist der Ätzprozess ein Ätzprozess mit mehreren Schritten. Zum Beispiel kann der Ätzprozess Ätzmittel abwechseln, um verschiedene Schichten der Dummy-Gate-Stapel 245, wie etwa die Dummy-Gate-Elektrodenschichten, die Dummy-Gate-Dielektrikumsschichten und/oder die Hartmaskenschichten, separat zu entfernen. In einigen Ausführungsformen ist der Ätzprozess konfiguriert, um die Dummy-Gate-Stapel 245 selektiv mit einem minimalen (bis keinem) Ätzen von anderen Merkmalen der Mehrfachgate-Vorrichtung 200, wie etwa der ILD-Schicht 270, der Gate-Abstandshalter 247, der Isolationsmerkmale 230, der Halbleiterschichten 215 und der Halbleiterschichten 210, zu ätzen. In einigen Ausführungsformen wird ein Lithographieprozess, wie etwa die hierin beschriebenen, durchgeführt, um eine strukturierte Maskenschicht zu bilden, die die ILD-Schicht 270 und/oder die Gate-Abstandshalter 247 abdeckt, und verwendet der Ätzprozess die strukturierte Maskenschicht als eine Ätzmaske.
  • Unter Bezugnahme auf 10A-10D werden die Halbleiterschichten 210 des Halbleiterschichtstapels 205 (durch die Gate-Gräben 275 freigelegt) selektiv aus den Kanalregionen 244 entfernt, wodurch ausgesetzte Halbleiterschichten 215' in den Kanalregionen 244 gebildet werden. Ein Ätzprozess ätzt in der dargestellten Ausführungsform selektiv die Halbleiterschichten 210 mit einem minimalen (bis keinem) Ätzen der Halbleiterschichten 215, und, in einigen Ausführungsformen, mit einem minimalen (bis keinem) Ätzen der Gate-Abstandshalter 247 und/oder der inneren Abstandshalter 255. Es können verschiedene Ätzparameter abgestimmt werden, um ein selektives Ätzen der Halbleiterschichten 210 zu erzielen, wie etwa die Ätzmittelzusammensetzung, die Ätztemperatur, die Ätzlösungskonzentration, die Ätzzeit, der Ätzdruck, die Quellleistung, die HF-Vorspannung, die HF-Vorspannungsleistung, die Ätzmittelströmungsrate, sonstige geeignete Ätzparameter, oder Kombinationen davon. Zum Beispiel wird ein Ätzmittel für den Ätzprozess ausgewählt, das das Material der Halbleiterschichten 210 (Siliziumgermanium in der dargestellten Ausführungsform) mit einer höheren Rate als das Material der Halbleiterschichten 215 (in der dargestellten Ausführungsform, Silizium) ätzt (d. h., das Ätzmittel weist eine hohe Ätzselektivität bezüglich des Materials der Halbleiterschichten 210 auf). Der Ätzprozess ist ein Trockenätzprozess, ein Nassätzprozess, ein anderer geeigneter Ätzprozess oder Kombinationen davon. In einigen Ausführungsformen verwendet ein Trockenätzprozess (wie etwa ein RIE-Prozess) ein fluorhaltiges Gas (zum Beispiel SF6), um die Halbleiterschichten 210 selektiv zu ätzen. In einigen Ausführungsformen können ein Verhältnis des fluorhaltigen Gases zu einem sauerstoffhaltigen Gas (zum Beispiel 02), eine Ätztemperatur und/oder eine HF-Leistung abgestimmt werden, um Siliziumgermanium oder Silizium selektiv zu ätzen. In einigen Ausführungsformen verwendet ein Nassätzprozess eine Ätzlösung, die Ammoniumhydroxid (NH4OH) und Wasser (H2O) aufweist, um die Halbleiterschichten 210 selektiv zu ätzen. In einigen Ausführungsformen ätzt ein chemischer Dampfphasenätzprozess unter Verwendung von Chlorwasserstoffsäure (HCl) selektiv die Halbleiterschichten 210.
  • Mindestens eine ausgesetzte Halbleiterschicht 215' wird somit in den n-Gate-Regionen 240-1 und den p-Gate-Regionen 240-2 durch die Gate-Gräben 275 freigelegt. In der dargestellten Ausführungsform weisen jede n-Gate-Region 240-1 und jede p-Gate-Region 240-2 vier ausgesetzte Halbleiterschichten 215' auf, die vertikal gestapelt sind, die vier Kanäle bereitstellen werden, durch welche Strom zwischen den jeweiligen epitaxialen Source-/Drain-Merkmalen (den epitaxialen Source-/Drain-Merkmalen 260A oder den epitaxialen Source-/Drain-Merkmalen 260B) während dem Betrieb der GAA-Transistoren fließen wird. Die ausgesetzten Halbleiterschichten 215' werden somit im Folgenden als Kanalschichten 215' bezeichnet. Die Kanalschichten 215' in den n-Gate-Regionen 240-1 sind durch die Lücken 277A getrennt, und die Kanalschichten 215' in den p-Gate-Regionen 240-2 sind durch die Lücken 277B getrennt. Die Kanalschichten 215' in den n-Gate-Regionen 240-1 sind auch von dem Substrat 202 durch die Lücken 277A getrennt, und die Kanalschichten 215' in den p-Gate-Regionen 240-2 sind auch durch die Lücken 277B getrennt. Ein Abstand s1 ist zwischen den Kanalschichten 215' entlang der z-Richtung in den n-Gate-Regionen 240-1 definiert, und ein Abstand s2 ist zwischen den Kanalschichten 215' entlang der z-Richtung in den p-Gate-Regionen 240-2 definiert. Der Abstand s1 und der Abstand s2 entsprechen jeweils einer Breite der Lücken 277A und der Lücken 277B. In der dargestellten Ausführungsform entspricht der Abstand s1 ungefähr s2, wenngleich die vorliegende Offenbarung Ausführungsformen in Betracht zieht, wo sich der Abstand si von dem Abstand s2 unterscheidet. In einigen Ausführungsformen entsprechen der Abstand s1 und der Abstand s2 jeweils ungefähr der Dicke 11 der Halbleiterschichten 210. Ferner weisen die Kanalschichten 215' in den n-Gate-Regionen 240-1 eine Länge 11 entlang der x-Richtung und eine Breite w1 entlang der y-Richtung auf, und weisen die Kanalschichten 215' in den p-Gate-Regionen 240-2 eine Länge 12 entlang der y-Richtung und eine Breite w2 entlang der x-Richtung auf. In der dargestellten Ausführungsform entspricht die Länge 11 ungefähr der Länge 12 und entspricht die Breite w1 ungefähr der Breite w2, wenngleich die vorliegende Offenbarung Ausführungsformen in Betracht zieht, wo sich die Länge 11 von der Länge 12 unterscheidet und/oder die Breite w1 von der Breite w2 unterscheidet. In einigen Ausführungsformen betragen die Länge 11 und/oder die Länge 12 ungefähr 10 nm bis ungefähr 50 nm. In einigen Ausführungsformen betragen die Breite w1 und/oder die Breite w2 ungefähr 4 nm bis ungefähr 10 nm. In einigen Ausführungsformen weist jede Kanalschicht 215' Abmessungen im Nanometerbereich auf und kann als ein „Nanodraht“ bezeichnet werden, wobei sich dieser Begriff allgemein auf eine Kanalschicht bezieht, die auf eine Art ausgesetzt ist, die einem Metall-Gate erlauben wird, mindestens zwei Seiten der Kanalschicht physisch zu berühren, und bei GAA-Transistoren dem Metall-Gate erlauben wird, mindestens vier Seiten der Kanalschicht physisch zu berühren (d. h., die Kanalschicht zu umgeben). In solchen Ausführungsformen kann ein vertikaler Stapel von ausgesetzten Kanalschichten als eine Nanostruktur bezeichnet werden und kann der Prozess, der in 10A-10D dargestellt ist, als ein Kanalnanodrahtfreigabeprozess bezeichnet werden. In einigen Ausführungsformen wird nach dem Entfernen der Halbleiterschichten 210 ein Ätzprozess durchgeführt, um ein Profil der Kanalschichten 215' abzuändern, um gewünschte Abmessungen und/oder gewünschte Formen (z. B. zylinderförmig (z. B. Nanodraht), rechteckig (z. B. Nanostab), folienförmig (z. B. Nanofolie) usw.) zu erzielen. Die vorliegende Offenbarung zieht ferner Ausführungsformen in Betracht, wo die Kanalschichten 215' (Nanodrähte) Subnanometerabmessungen je nach Gestaltungsanforderungen der Mehrfachgate-Vorrichtung 200 aufweisen.
  • Unter Bezugnahme auf 11A-11D wird eine Gate-Dielektrikumsschicht über der Mehrfachgate-Vorrichtung 200 gebildet, wobei die Gate-Dielektrikumsschicht teilweise die Gate-Gräben 275 füllt und die Kanalschichten 215' in den n-Gate-Regionen 240-1 und den p-Gate-Regionen 240-2 der Gate-Strukturen 240 umwickelt (umgibt). In der dargestellten Ausführungsform weist die Gate-Dielektrikumsschicht eine Grenzschicht 280 und eine high-k-Dielektrikumsschicht 282 auf, wobei die Grenzschicht 280 zwischen der high-k-Dielektrikumsschicht 282 und den Kanalschichten 215' angeordnet ist. Im Rahmen der dargestellten Ausführungsform füllen die Grenzschicht 280 und die high-k-Dielektrikumsschicht 282 teilweise die Lücken 277A zwischen den Kanalschichten 215' und zwischen den Kanalschichten 215' und dem Substrat 202 in den n-Gate-Regionen 240-1 und füllen teilweise die Lücken 277B zwischen den Kanalschichten 215' und zwischen den Kanalschichten 215' und dem Substrat 202 in den p-Gate-Regionen 240-2. In einigen Ausführungsformen sind die Grenzschicht 280 und/oder die high-k-Dielektrikumsschicht 282 auch auf dem Substrat 202, den Isolationsmerkmalen 230 und/oder den Gate-Abstandshaltern 247 angeordnet. Die Grenzschicht 280 weist ein dielektrisches Material, wie etwa Si02, HfSiO, SiON, ein anderes siliziumhaltiges dielektrisches Material, ein anderes geeignetes dielektrisches Material, oder Kombinationen davon auf. Die high-k-Dielektrikumsschicht 282 weist ein dielektrisches high-k-Material, wie etwa HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, eine Hafniumdioxid-Aluminium (HfO2-Al2O3)-Legierung, ein anderes geeignetes dielektrisches high-k-Material, oder Kombinationen davon, auf. Dielektrisches high-k-Material bezieht sich allgemein auf dielektrische Materialien, die eine hohe dielektrische Konstante aufweisen, die zum Beispiel größer als jene von Siliziumoxid (k ≈ 3,9) ist. Die Grenzschicht 280 wird durch beliebige der hierin beschriebenen Prozesse, wie etwa thermische Oxidation, chemische Oxidation, ALD, CVD, einen sonstigen geeigneten Prozess, oder Kombinationen davon, gebildet. In einigen Ausführungsformen weist die Grenzschicht 280 eine Dicke von ungefähr 0,5 nm bis ungefähr 3 nm auf. Die high-k-Dielektrikumsschicht 282 wird durch beliebige der hierin beschriebenen Prozesse, wie etwa ALD, CVD, PVD, einen oxidationsbasierten Abscheidungsprozess, einen sonstigen geeigneten Prozess, oder Kombinationen davon, gebildet. In einigen Ausführungsformen weist die high-k-Dielektrikumsschicht 282 eine Dicke von ungefähr 1 nm bis ungefähr 2 nm auf.
  • Unter Bezugnahme auf 12A-12D wird eine Opferschicht (Dummy-Schicht) 284 über der Mehrfachgate-Vorrichtung 200 abgeschieden, wobei die Opferschicht 284 teilweise die Gate-Gräben 275 füllt und die Kanalschichten 215' in den n-Gate-Regionen 240-1 und den p-Gate-Regionen 240-2 umwickelt (umgibt). Zum Beispiel wird die Opferschicht 284 auf der Gate-Dielektrikumsschicht durch einen beliebigen der hierin beschriebenen Prozesse, wie etwa ALD, CVD, PVD, einen sonstigen geeigneten Prozess, oder Kombinationen davon, abgeschieden. In der dargestellten Ausführungsform ist die Opferschicht 284 auf der high-k-Dielektrikumsschicht 282 angeordnet und umgibt die high-k-Dielektrikumsschicht 282, die Grenzschicht 280 und die Kanalschichten 215'. Zum Beispiel ist die Opferschicht 284 entlang von Seitenwänden, Oberseiten und Unterseiten der Kanalschichten 215' angeordnet. Eine Dicke der Opferschicht 284 ist ausgebildet, um einen beliebigen verbleibenden Abschnitt der Lücken 277A zwischen den Kanalschichten 215' in den n-Gate-Regionen 240-1 und einen beliebigen verbleibenden Abschnitt der Lücken 277B zwischen den Kanalschichten 215' in den p-Gate-Regionen 240-2 zu füllen, ohne die Gate-Gräben 275 zu füllen (d. h., beliebige Abschnitte der Lücken 277A, 277B, die nicht von der Gate-Dielektrikumsschicht gefüllt werden). In einigen Ausführungsformen beträgt die Dicke der Opferschicht 284 ungefähr 0,5 nm bis ungefähr 5 nm. Die Opferschicht 284 weist ein Material auf, das sich von einem dielektrischen high-k-Material unterscheidet, um eine Ätzselektivität zwischen der Opferschicht 284 und der high-k-Dielektrikumsschicht 282 während einem Ätzprozess zu erzielen, so dass die Opferschicht 284 selektiv mit einem minimalen (bis keinem) Ätzen der high-k-Dielektrikumsschicht 282 geätzt werden kann. Das Material der Opferschicht 284 unterscheidet sich auch von einem p-Austrittsarbeitsmaterial einer p-Austrittsarbeitsschicht (die z. B. später als ein Abschnitt der Gate-Elektroden der Gate-Strukturen 240 gebildet wird), um eine Ätzselektivität zwischen der Opferschicht 284 und der p-Austrittsarbeitsschicht während einem Ätzprozess zu erzielen, so dass die Opferschicht 284 selektiv mit einem minimalen (bis keinem) Ätzen der p-Austrittsarbeitsschicht und umgekehrt geätzt werden kann. Das Material der Opferschicht 284 kann sich auch von einem dielektrischen low-k-Material unterscheiden, um eine Ätzselektivität zwischen der Opferschicht 284 und dem dielektrischen low-k-Material, wie etwa jenem der ILD-Schicht 270, während einem Ätzprozess zu erzielen, so dass die Opferschicht 284 mit einem minimalen (bis keinem) Ätzen der ILD-Schicht 270 geätzt werden kann. In einigen Ausführungsformen weist die Opferschicht 284 Metall und Sauerstoff auf (und kann somit als eine Metalloxidschicht bezeichnet werden), wie etwa Aluminium und Sauerstoff (z. B. AlOx). In einigen Ausführungsformen weist die Opferschicht 284 Polysilizium auf. In einigen Ausführungsformen weist die Opferschicht 284 Silizium auf. In einigen Ausführungsformen weist die Opferschicht 284 ein dielektrisches Material, das Silizium aufweist, wie etwa Si02, SiN, SiON, ein anderes geeignetes dielektrisches Material, das Silizium aufweist, oder Kombinationen davon, auf. Die vorliegende Offenbarung zieht die Opferschicht 284 einschließlich anderer Halbleitermaterialien und/oder anderer dielektrischer Materialien, die die gewünschte Ätzselektivität, wie hierin beschrieben, bereitstellen können, in Betracht.
  • Unter Bezugnahme auf 13A-13D wird ein Ätzprozess durchgeführt, um die Opferschicht 284 teilweise zu entfernen, so dass die Opferschicht 284 zu den Opfermerkmalen (Dummy-Merkmalen) 284' zwischen den Kanalschichten 215' und zwischen den Kanalschichten 215' und dem Substrat 202 in den n-Gate-Regionen 240-1 und den p-Gate-Regionen 240-2 strukturiert wird. In einigen Ausführungsformen ist der Ätzprozess ein Nassätzprozess, der eine Ätzlösung verwendet, die eine hohe Ätzselektivität bezüglich der Opferschicht 284 in Verbindung mit der high-k-Dielektrikumsschicht 282 aufweist. In einigen Ausführungsformen weist die Ätzlösung eine Ätzselektivität (d. h., ein Verhältnis einer Ätzrate der Opferschicht 284 in Bezug auf die Ätzlösung zu einer Ätzrate der high-k-Dielektrikumsschicht 282 in Bezug auf die Ätzlösung) von ungefähr 10 bis ungefähr 100 auf. In einigen Ausführungsformen ist die Ätzselektivität 100 oder größer. In einigen Ausführungsformen implementiert der Nassätzprozess eine NH4OH-basierte Nassätzlösung. Parameter des Ätzprozesses werden gesteuert (abgestimmt), um die Opferschicht 284 von Seitenwänden der Kanalschichten 215' und über den Isolationsmerkmalen 230 mit einem minimalen (bis keinem) Ätzen der high-k-Dielektrikumsschicht 282 zu entfernen, wie etwa die Ätztemperatur, die Ätzlösungskonzentration, die Ätzzeit, andere geeignete Nassätzparameter, oder Kombinationen davon, zu entfernen. Zum Beispiel wird eine Ätzzeit (d. h., wie lange die Opferschicht 284 gegenüber der ammoniumbasierten Nassätzlösung ausgesetzt wird) abgestimmt, um die Opferschicht 284 entlang von Seitenwänden der Kanalschichten 215' und entlang eines obersten Abschnitts der high-k-Dielektrikumsschicht 282 (d. h., ein Abschnitt der high-k-Dielektrikumsschicht 282, der über einer oberen Fläche einer obersten Kanalschicht 215' angeordnet ist) zu entfernen. Im Rahmen des Beispiels wird die Ätzzeit weiter abgestimmt, um ein seitliches Ätzen (z. B. entlang der x-Richtung und/oder der y-Richtung) der Opferschicht 284 zu erzielen, bis eine Breite der Opfermerkmale 284' (hier entlang der x-Richtung) geringer als eine Summe der Breite der Kanalschichten 215' ist und einer Dicke des Gate-Dielektrikums (hier eine Summe der Dicke der Grenzschicht 282 und der Dicke der high-k-Dielekrikumsschicht 284) ist. In einigen Ausführungsformen entspricht eine Breite der Opfermerkmale 284' im Wesentlichen einer Breite der Kanalschichten 215'. Seitenwände der Opfermerkmale 284' sind daher um eine Distanz d entlang der x-Richtung bezüglich der Seitenwände der high-k-Dielektrikumsschicht 282 ausgespart. In einigen Ausführungsformen ist die Distanz d größer als o, zum Beispiel ungefähr 0,5 nm bis ungefähr 5 nm. In einigen Ausführungsformen sind die Seitenwände nicht entlang der x-Richtung bezüglich der Seitenwände der high-k-Dielektrikumsschicht 282 ausgespart, so dass die Distanz d gleich o ist.
  • Unter Bezugnahme auf 14A-14D werden die Opfermerkmale 284' aus den p-Gate-Regionen 240-2 durch Implementieren eines Lithographieprozesses und eines Ätzprozesses entfernt. Zum Beispiel wird eine strukturierte Maskenschicht 290, die eine oder mehrere Öffnungen 292 aufweist, über der Mehrfachgate-Vorrichtung 200 durch den Lithographieprozess gebildet. Die strukturierte Maskenschicht 290 deckt die n-GAA-Transistorregionen ab, welche die n-Gate-Regionen 240-1 aufweisen. Die strukturierte Maskenschicht 290 weist ein Material auf, das sich von einem Material der Opfermerkmale 284' und einem Material der high-k-Dielektrikumsschicht 282 unterscheidet, um eine Ätzselektivität während dem Entfernen der Opfermerkmale 284' zu erzielen. Zum Beispiel weist die strukturierte Maskenschicht 290 ein Resistmaterial auf (und kann somit als eine strukturierte Resistschicht und/oder eine strukturierte Photoresistschicht bezeichnet werden). In einigen Ausführungsformen weist die strukturierte Maskenschicht 290 eine Mehrschichtstruktur, wie etwa eine Resistschicht, die über einer Antireflexionsbeschichtungsschicht (ARC-Schicht) angeordnet ist, auf. Die vorliegende Offenbarung zieht andere Materialien für die strukturierte Maskenschicht 290 in Betracht, solange die Ätzselektivität während dem Entfernen der Opfermerkmale 284' erzielt wird. In einigen Ausführungsformen umfasst der Lithographieprozess das Bilden einer Resistschicht über der Mehrfachgate-Vorrichtung 200 (zum Beispiel durch Spin-Coating), das Durchführen eines Vorbelichtungsbrennprozesses, das Durchführen eines Belichtungsprozesses unter Verwendung einer Maske, das Durchführen eines Nachbelichtungsbrennprozesses und das Durchführen eines Entwicklungsprozesses. Während dem Belichtungsprozess wird die Resistschicht Strahlungsenergie (wie etwa UV-Licht, DUV-Licht oder EUV-Licht) ausgesetzt, wobei die Maske Strahlung zu der Resistschicht je nach einer Maskenstruktur der Maske und/oder einem Maskentyp (zum Beispiel binäre Maske, Phasenverschiebungsmaske oder EUV-Maske) sperrt, überträgt und/oder reflektiert, so dass ein Bild auf die Resistschicht projiziert wird, das der Maskenstruktur entspricht. Da die Resistschicht gegenüber Strahlungsenergie empfindlich ist, verändern sich freigelegte Abschnitte der Resistschicht chemisch und werden freigelegte (oder nicht-freigelegte) Abschnitte der Resistschicht während dem Entwicklungsprozess je nach Merkmalen der Resistschicht und Merkmalen einer entwickelnden Lösung, die bei dem Entwicklungsprozess verwendet wird, aufgelöst. Nach der Entwicklung weist die strukturierte Resistschicht (z. B. die strukturierte Maskenschicht 290) eine Resiststruktur auf, die der Maske entspricht, wobei die strukturierte Resistsschicht die n-GAA-Transistorregionen abdeckt, welche die n-Gate-Regionen 240-1 aufweisen, und die p-GAA-Transistorregionen freilegt, welche die p-Gate-Regionen 240-2 aufweisen. Alternativ kann der Belichtungsprozess durch andere Verfahren, wie etwa maskenlose Lithographie, E-Strahl-Schreiben, Ionenstrahlschreiben oder Kombinationen davon, implementiert oder ersetzt werden.
  • Der Ätzprozess verwendet dann die strukturierte Maskenschicht 290 als eine Ätzmaske, wenn die Opfermerkmale 284' zwischen den Kanalschichten 215' und zwischen den Kanalschichten 215' und dem Substrat 202 entfernt werden, wobei die high-k-Dielektrikumsschicht 282 in den p-Gate-Regionen 240-2 freigelegt wird. Der Ätzprozess gestaltet im Wesentlichen einen Abschnitt der Lücken 277B in den p-Gate-Regionen 240-2 um. In einigen Ausführungsformen ist der Ätzprozess ein Nassätzprozess, der eine Ätzlösung verwendet, die eine hohe Ätzselektivität bezüglich der Opfermerkmale 284' in Verbindung mit der high-k-Dielektrikumsschicht 282 aufweist. In einigen Ausführungsformen weist die Ätzlösung eine Ätzselektivität von ungefähr 10 bis ungefähr 100 auf. In einigen Ausführungsformen ist die Ätzselektivität 100 oder größer. In einigen Ausführungsformen implementiert der Nassätzprozess eine NH4OH-basierte Nassätzlösung. Parameter des Ätzprozesses werden gesteuert, um eine vollständige Entfernung der Opfermerkmale 284' in den p-Gate-Regionen 240-2 sicherzustellen, wie etwa die Ätztemperatur, die Ätzlösungskonzentration, die Ätzzeit, andere geeignete Nassätzparameter, oder Kombinationen davon. Zum Beispiel wird eine Ätzzeit (d. h., wie lange die Opfermerkmale 284' der ammoniumbasierten Nassätzlösung ausgesetzt werden) abgestimmt, um die Opfermerkmale 284' vollständig mit einem minimalen (bis keinem) Ätzen der high-k-Dielektrikumsschicht 282 zu entfernen. In einigen Ausführungsformen ist eine Ätzzeit zum vollständigen Entfernen der Opfermerkmale 284' länger als eine Ätzzeit zum Strukturieren der Opferschicht 284 zu den Opfermerkmalen 284'. In einigen Ausführungsformen weist die Ätzlösung ferner eine Ätzselektivität bezüglich der Opfermerkmale 284' in Verbindung mit der strukturierten Maskenschicht 290 auf. In einigen Ausführungsformen ätzt der Ätzprozess teilweise die strukturierte Maskenschicht 290. Nach dem Ätzprozess kann die strukturierte Maskenschicht 290 aus der Mehrfachgate-Vorrichtung 200 entfernt werden, zum Beispiel durch einen Resistabstreifprozess oder einen anderen geeigneten Prozess.
  • Unter Bezugnahme auf 15A-15D wird eine p-Austrittsarbeitsschicht 300 über der Mehrfachgate-Vorrichtung 200, insbesondere über der high-k-Dielektrikumsschicht 282, gebildet. Zum Beispiel scheidet ein ALD-Prozess die p-Austrittsarbeitsschicht 300 konformal auf der high-k-Dielektrikumsschicht 282 ab, so dass die p-Austrittsarbeitsschicht 300 eine im Wesentlichen gleichmäßige Dicke aufweist und die Gate-Gräben 275 teilweise füllt. In den p-Gate-Regionen 240-2 ist die p-Austrittsarbeitsschicht 300 auf der high-k-Dielektrikumsschicht 282 angeordnet und umgibt die high-k-Dielektrikumsschicht 282, die Grenzschicht 280 und die Kanalschichten 215'. Zum Beispiel ist die p-Austrittsarbeitsschicht 300 entlang von Seitenwänden, Oberseiten und Unterseiten der Kanalschichten 215' angeordnet. Eine Dicke der p-Austrittsarbeitsschicht 300 ist konfiguriert, um mindestens teilweise die Lücken 277B zwischen den Kanalschichten 215' und zwischen den Kanalschichten 215' und dem Substrat 202 zu füllen (und, in einigen Ausführungsformen, ohne die Gate-Gräben 275 entlang der Gate-Längenrichtung (hier entlang der y-Richtung) zu füllen). In einigen Ausführungsformen weist die p-Austrittsarbeitsschicht 300 eine Dicke von ungefähr 1 nm bis ungefähr 10 nm auf. Dagegen ist in den n-Gate-Regionen 240-1 die p-Austrittsarbeitsschicht 300 entlang von Seitenwänden der Kanalschichten 215' und der oberen Flächen der obersten Kanalschichten 215' angeordnet. Die Opfermerkmale 284' fungieren somit als Abscheidungsstoppschichten, wobei eine deutliche Abscheidung der p-Austrittsarbeitsschicht 300 in den Lücken 277A zwischen den Kanalschichten 215' und zwischen den Kanalschichten 215' und dem Substrat 202 in den n-Gate-Regionen 240-1 verhindert wird. In der dargestellten Ausführungsform ist die p-Austrittsarbeitsschicht 300 ferner entlang von Seitenwänden der Opfermerkmale 284' angeordnet. Die p-Austrittsarbeitsschicht 300 weist ein beliebiges geeignetes p-Austrittsarbeitsmaterial, wie etwa TiN, TaN, TaSN, Ru, Mo, Al, WN, WCN, ZrSi2, MoSi2, TaSi" NiSi2, ein anderes p-Austrittsarbeitsmaterial, oder Kombinationen davon, auf. In der dargestellten Ausführungsform weist die p-Austrittsarbeitsschicht 300 Titan und Stickstoff, wie etwa TiN, auf. Die p-Austrittsarbeitsschicht 300 kann unter Verwendung eines anderen geeigneten Abscheidungsprozesses, wie etwa CVD, PVD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, Spin-Coating, Plattierung, ein anderer Abscheidungsprozess, oder Kombinationen davon, gebildet werden.
  • Unter Bezugnahme auf 16A-16D wird die p-Austrittsarbeitsschicht 300 aus den n-Gate-Regionen 240-1 der Gate-Strukturen 240 entfernt, zum Beispiel durch Implementieren eines Lithographieprozesses und eines Ätzprozesses. Zum Beispiel wird eine strukturierte Maskenschicht 310, die eine oder mehrere Öffnungen 312 aufweist, über der Mehrfachgate-Vorrichtung 200 durch den Lithographieprozess, wie etwa den Lithographieprozess, der zuvor beschrieben wurde, gebildet, um die strukturierte Maskenschicht 290 zu bilden. Die strukturierte Maskenschicht 310 deckt die p-Gate-Regionen 240-2 der Gate-Strukturen 240 ab. Die strukturierte Maskenschicht 310 weist ein Material auf, das sich von einem Material der p-Austrittsarbeitsschicht 300, einem Material der Opfermerkmale 284' und einem Material der high-k-Dielektrikumsschicht 282 unterscheidet, um eine Ätzselektivität während dem Entfernen der p-Austrittsarbeitsschicht 300 zu erzielen. Zum Beispiel weist die strukturierte Maskenschicht 310 ein Resistmaterial auf. In einigen Ausführungsformen weist die strukturierte Maskenschicht 310 eine Mehrschichtstruktur, wie etwa eine Resistschicht, die über einer ARC-Schicht angeordnet ist, auf. Die vorliegende Offenbarung zieht andere Materialien für die strukturierte Maskenschicht 310 in Betracht, solange die Ätzselektivität während dem Entfernen der p-Austrittsarbeitsschicht 300 aus den n-Gate-Regionen 240-1 erzielt wird.
  • Ein beliebiger geeigneter Prozess wird dann verwendet, um die p-Austrittsarbeitsschicht 300 vollständig aus den n-Gate-Regionen 240-1 zu entfernen, wobei die high-k-Dielektrikumsschicht 282 in den n-Gate-Regionen 240-1 freigelegt wird. In einigen Ausführungsformen ist der Ätzprozess ein Nassätzprozess, der eine Ätzlösung verwendet, die eine hohe Ätzselektivität bezüglich der p-Austrittsarbeitsschicht 300 in Verbindung mit der high-k-Dielektrikumsschicht 282 und den Opfermerkmalen 284' aufweist. In einigen Ausführungsformen weist die Ätzlösung eine Ätzselektivität (d. h., ein Verhältnis einer Ätzrate der p-Austrittsarbeitsschicht 300 in Bezug auf die Ätzlösung zu einer Ätzrate der high-k-Dielektrikumsschicht 282 (und/oder der Opfermerkmale 284') in Bezug auf die Ätzlösung) von ungefähr 10 bis ungefähr 100 auf. In einigen Ausführungsformen ist die Ätzselektivität 100 oder größer. In einigen Ausführungsformen implementiert der Nassätzprozess eine Nassätzlösung, die NH4OH, HCl und Diazin (N2H2) (mit anderen Worten, eine NH4OH:HCl:N2H2-Lösung) aufweist. Parameter des Ätzprozesses werden gesteuert (abgestimmt), um die p-Austrittsarbeitsschicht 300 mit einem minimalen (bis keinem) Ätzen der high-k-Dielektrikumsschicht 282 und/oder der Opfermerkmale 284' zu entfernen, wie etwa die Ätztemperatur, die Ätzlösungskonzentration, die Ätzzeit, andere geeignete Nassätzparameter, oder Kombinationen davon. In einigen Ausführungsformen weist die Nassätzlösung NH4OH, Wasserstoffperoxid (H2O2), Schwefelsäure (H2SO4), Tetramethylammoniumhydroxid (TMAH), HCl, eine sonstige geeignete Nassätzlösung, oder Kombinationen davon auf. Zum Beispiel kann die Nassätzlösung eine NH4OH:H2O2-Lösung, eine HCl:H2O2:H2O-Lösung (als eine Hydrochlorid-Peroxid-Mischung (HPM) bekannt), eine NH4OH:H2O2:H2O-Lösung (als eine Ammonium-Peroxid-Mischung (APM) bekannt), oder eine H2SO4:H2O2-Lösung (als eine Schwefelperoxid-Mischung (SPM) bekannt) verwenden. In einigen Ausführungsformen wird ein Trockenätzprozess oder eine Kombination eines Trockenätzprozesses und eines Nassätzprozesses zum Entfernen der p-Austrittsarbeitsschicht 300 implementiert. Nach dem Ätzprozess kann die strukturierte Maskenschicht 310 aus der Mehrfachgate-Vorrichtung 200 entfernt werden, zum Beispiel durch einen Resistabstreifprozess oder einen anderen geeigneten Prozess.
  • In einigen Ausführungsformen ist der Ätzprozess kein Überätzprozess, welcher sich allgemein auf einen Ätzprozess bezieht, der während einer längeren Zeit als einer erforderlichen, erwarteten Ätzzeit zum Entfernen eines gegebenen Materials durchgeführt wird. Bei herkömmlichen GAA-Gate-Ersetzungsprozessen wird oft ein Überätzprozess benötigt, um die p-Austrittsarbeitsschicht 300 vollständig aus den n-Gate-Regionen 240-1, insbesondere zwischen den Kanalschichten 215' und zwischen den Kanalschichten 215' und dem Substrat 202, zu entfernen. Es ist jedoch beobachtet worden, dass der Überätzprozess unerwünschterweise seitlich einen Abschnitt der p-Austrittsarbeitsschicht 300 in den p-Gate-Regionen 240-2 unter der strukturierten Maskenschicht 310 an einer Grenze 315 zwischen den n-Gate-Regionen 240-1 und den p-Gate-Regionen 240-2 (oft als eine n/p-Grenze oder gemischte Schwellenspannungsgrenze bezeichnet) ätzt. Eine Lösung zum Verringern des seitlichen Metall-Gate-Verlusts an der Grenze 315 ist das Beschränken einer Dicke der p-Austrittsarbeitsschicht 300, was die Schwellenspannungsabstimmung der p-GAA-Transistoren beschränkt. Der vorgeschlagene GAA-Gate-Ersetzungsprozess bewältigt solche Probleme durch Bilden der Opfermerkmale 284' zwischen den Kanalschichten 215' und zwischen den Kanalschichten 215' und dem Substrat 202 in den n-Gate-Regionen 240-1 vor dem Bilden der p-Austrittsarbeitsschichten der Gate-Elektroden. Dies beseitigt den Bedarf nach einem Überätzprozess zum Entfernen der p-Austrittsarbeitsschichten zwischen den Kanalschichten 215' und zwischen den Kanalschichten 215' und dem Substrat 202 in den n-Gate-Regionen 240-2, wie etwa der p-Austrittsarbeitsschicht 300, und erlaubt dickere p-Austrittsarbeitsschichten in den p-Gate-Regionen 240-2, wobei die Schwellenspannungsabstimmungsflexibilität für p-GAA-Transistoren erhöht und unbeabsichtigte Erhöhungen der Schwellenspannungen der p-GAA-Transistoren verhindert werden. Zum Beispiel ist in einigen Ausführungsformen die Ätzzeit des Ätzprozesses zum Entfernen der p-Austrittsarbeitsschicht 300 nicht konfiguriert, um das Entfernen des p-Austrittsarbeitsmaterials zwischen den Kanalschichten 215' und zwischen den Kanalschichten 215' und dem Substrat 202 in den n-Gate-Regionen 240-1 sicherzustellen. Unterschiedliche Ausführungsformen können unterschiedliche Vorteile aufweisen, und es wird kein konkreter Vorteil notwendigerweise von einer beliebigen Ausführungsform verlangt.
  • Die Prozesse, die unter Bezugnahme auf 15A-15D und 16A-16D beschrieben sind, können als ein p-Austrittsarbeitsschichtabscheidungs-/-ätzzyklus bezeichnet werden, in Bezug auf welchen die vorliegende Offenbarung vorschlägt, diesen zu wiederholen, bis das Gate-Dielektrikum und die p-Austrittsarbeitsschicht vollständig die Gate-Gräben 275 entlang der Gate-Längenrichtung in den p-Gate-Regionen 240-2 der Gate-Strukturen 240 füllen. Zum Beispiel sind in 15D und 16 D die Gate-Gräben 275 in den p-Gate-Regionen 240-2 nicht vollständig entlang der Gate-Längenrichtung durch die Grenzschicht 282, die high-k-Dielektrikumsschicht 284 und die p-Austrittsarbeitsschicht 300 gefüllt. Daher werden zusätzliche p-Austrittsarbeitsschichtabscheidungs-/-ätzzyklen durchgeführt, bis die Gate-Gräben 275 in den p-Gate-Regionen 240-2 vollständig entlang der Gate-Längenrichtung durch die Grenzschicht 282, die high-k-Dielektrikumsschicht 284 und eine p-Austrittsarbeitsschicht (einschließlich der p-Austrittsarbeitsschicht 300) gefüllt sind. In einigen Ausführungsformen werden p-Austrittsarbeitsschichtabscheidungs-/-ätzzyklen durchgeführt, bis eine Dicke T der kombinierten p-Austrittsarbeitsschichten größer als oder gleich groß wie ungefähr die Hälfte der Gate-Länge (d. h., T ≥ Lg) ist, wobei die Dicke T zwischen Seitenwänden der high-k-Dielektrikumsschicht 282 und Seitenwänden der p-Austrittsarbeitsschicht definiert ist (welche beide entlang von Seitenwänden der Kanalschichten 215' angeordnet sind). Das vollständige Füllen der Gate-Gräben 275 in den p-Gate-Regionen 240-1 entlang der Gate-Längenrichtung stellt sicher, dass darauffolgend gebildete n-Austrittsarbeitsschichten oberhalb der Gate-Strukturen 240 (insbesondere über den Gate-Abstandshaltern 247) entlang der Gate-Längenrichtung gebildet werden, so dass die p-Gate-Regionen 240-2 nicht Reste der n-Austrittsarbeitsschichten entlang der Gate-Längenrichtung aufweisen, was gewünschte Schwellenspannungen der p-GAA-Transistoren der p-Gate-Regionen 240-2 beeinträchtigen kann. Unterschiedliche Ausführungsformen können unterschiedliche Vorteile aufweisen, und es wird kein konkreter Vorteil notwendigerweise von einer beliebigen Ausführungsform verlangt.
  • Unter Bezugnahme auf 17A-17D wird eine p-Austrittsarbeitsschicht 320 über der Mehrfachgate-Vorrichtung 200 gebildet, insbesondere über der high-k-Dielektrikumsschicht 282 in den n-Gate-Regionen 240-1 der Gate-Strukturen 240 und über der p-Austrittsarbeitsschicht 300 in den p-Gate-Regionen 240-2 der Gate-Strukturen 240. Zum Beispiel scheidet ein ALD-Prozess die p-Austrittsarbeitsschicht 320 konformal auf der high-k-Dielektrikumsschicht 282 und der p-Austrittsarbeitsschicht 300 ab, so dass die p-Austrittsarbeitsschicht 320 eine im Wesentlichen gleichmäßige Dicke aufweist und teilweise die Gate-Gräben 275 entlang der Gate-Längenrichtung in den n-Gate-Regionen 240-1 füllt und beliebige verbleibende Abschnitte der Gate-Gräben vollständig entlang der Gate-Längenrichtung in den p-Gate-Regionen 240-2 füllt. In den p-Gate-Regionen 240-2 ist die p-Austrittsarbeitsschicht 320 auf der p-Austrittsarbeitsschicht 300 angeordnet und umgibt die p-Austrittsarbeitsschicht 300, die high-k-Dielektrikumsschicht 282, die Grenzschicht 280 und die Kanalschichten 215'. Zum Beispiel ist die p-Austrittsarbeitsschicht 320 entlang von Seitenwänden, Oberseiten und Unterseiten der Kanalschichten 215' angeordnet. Eine Dicke der p-Austrittsarbeitsschicht 320 ist derart konfiguriert, dass sie beliebige verbleibende Abschnitte der Lücken 277B zwischen den Kanalschichten 215' und zwischen den Kanalschichten 215' und dem Substrat 202 füllt. In einigen Ausführungsformen weist die p-Austrittsarbeitsschicht 320 eine Dicke von ungefähr 1 nm bis ungefähr 10 nm auf. In der dargestellten Ausführungsform ist die Dicke T (d. h., eine Summe einer Dicke der p-Austrittsarbeitsschicht 300 und einer Dicke der p-Austrittsarbeitsschicht 320) größer als oder gleich groß wie ungefähr die Hälfte der Gate-Länge (d. h., T ≥ Lg). In einigen Ausführungsformen beträgt die Dicke T ungefähr 2 nm bis ungefähr 20 nm. Dagegen ist in den n-Gate-Regionen 240-1 der Gate-Strukturen 240 die p-Austrittsarbeitsschicht 320 entlang von Seitenwänden der Kanalschicht 215' und der oberen Fläche der obersten Kanalschicht 215' angeordnet. Die Opfermerkmale 284' fungieren somit erneut als Abscheidungsstoppschichten, wobei eine deutliche Abscheidung der p-Austrittsarbeitsschicht 320 zwischen den Kanalschichten 215' und zwischen den Kanalschichten 215' und dem Substrat 202 in den n-Gate-Regionen 240-1 verhindert wird. In der dargestellten Ausführungsform ist die p-Austrittsarbeitsschicht 320 entlang von Seitenwänden der Opfermerkmale 284' angeordnet. Die p-Austrittsarbeitsschicht 320 weist ein beliebiges geeignetes p-Austrittsarbeitsmaterial, wie etwa TiN, TaN, TaSN, Ru, Mo, Al, WN, WCN, ZrSi2, MoSi2, TaSi" NiSi2, ein anderes p-Austrittsarbeitsmaterial, oder Kombinationen davon, auf. In der dargestellten Ausführungsform weist die p-Austrittsarbeitsschicht 320 Titan und Stickstoff, wie etwa TiN, auf. Die p-Austrittsarbeitsschicht 320 kann unter Verwendung eines anderen geeigneten Abscheidungsprozesses, wie etwa CVD, PVD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, Spin-Coating, Plattierung, ein anderer Abscheidungsprozess, oder Kombinationen davon, gebildet werden.
  • Unter Bezugnahme auf 18A-18D wird die p-Austrittsarbeitsschicht 320 aus den n-Gate-Regionen 240-1 der Gate-Strukturen 240 entfernt, zum Beispiel durch Implementieren eines Lithographieprozesses und eines Ätzprozesses. Zum Beispiel wird eine strukturierte Maskenschicht 330, die eine oder mehrere Öffnungen 332 aufweist, über der Mehrfachgate-Vorrichtung 200 durch den Lithographieprozess, wie etwa den Lithographieprozess, der zuvor beschrieben wurde, gebildet, um die strukturierte Maskenschicht 290 zu bilden. Die strukturierte Maskenschicht 330 deckt die p-Gate-Regionen 240-2 der Gate-Strukturen 240 ab. Die strukturierte Maskenschicht 330 weist ein Material auf, das sich von einem Material der p-Austrittsarbeitsschicht 320, einem Material der Opfermerkmale 284' und einem Material der high-k-Dielektrikumsschicht 282 unterscheidet, um eine Ätzselektivität während dem Entfernen der p-Austrittsarbeitsschicht 320 zu erzielen. Zum Beispiel weist die strukturierte Maskenschicht 330 ein Resistmaterial auf. In einigen Ausführungsformen weist die strukturierte Maskenschicht 330 eine Mehrschichtstruktur, wie etwa eine Resistschicht, die über einer ARC-Schicht angeordnet ist, auf. Die vorliegende Offenbarung zieht andere Materialien für die strukturierte Maskenschicht 330 in Betracht, solange die Ätzselektivität während dem Entfernen der p-Austrittsarbeitsschicht 320 aus den n-Gate-Regionen 240-1 erzielt wird. Ein beliebiger Prozess, wie etwa der zuvor beschriebene Ätzprozess zum Entfernen der p-Austrittsarbeitsschicht 300, wird dann verwendet, um die p-Austrittsarbeitsschicht 320 vollständig aus den n-Gate-Regionen 240-1 zu entfernen, wobei die high-k-Dielektrikumsschicht 282 in den n-Gate-Regionen 240-1 freigelegt wird. In einigen Ausführungsformen kann die strukturierte Maskenschicht 330 beabsichtigterweise oder unbeabsichtigterweise (z. B. aus einer Überlagerungsverschiebung in Verbindung mit dem Lithographieprozess resultierend) einen Abschnitt der n-Gate-Regionen 240-1 an der Grenze 315 abdecken, wie in 18B dargestellt ist. Dies führt dazu, dass die p-Austrittsarbeitsschicht unterschiedliche Dicken (z. B. entlang der z-Richtung) an der Grenze 315 aufweist, wie etwa eine Dicke t3 und eine Dicke t4. In einigen Ausführungsformen ist eine Differenz zwischen der Dicke t4 (z. B. eine Summe der Dicke der p-Austrittsarbeitsschicht 300 und der Dicke der p-Austrittsarbeitsschicht 320) und der Dicke t3 (die im Wesentlichen der Dicke der p-Austrittsarbeitsschicht 300 entspricht) ungefähr 1 nm oder mehr. Nach dem Ätzprozess kann die strukturierte Maskenschicht 330 aus der Mehrfachgate-Vorrichtung 200 entfernt werden, zum Beispiel durch einen Resistabstreifprozess oder einen anderen geeigneten Prozess.
  • Unter Bezugnahme auf 19A-19D werden die Opfermerkmale 284' aus den n-Gate-Regionen 240-1 der Gate-Strukturen 240 durch Implementieren eines Ätzprozesses entfernt. In der dargestellten Ausführungsform werden die Opfermerkmale 284' zwischen den Kanalschichten 215' und zwischen den Kanalschichten 215' und dem Substrat 202 entfernt, wobei die high-k-Dielektrikumsschicht 282 in den n-Gate-Regionen 240-1 freigelegt wird. Der Ätzprozess gestaltet im Wesentlichen einen Abschnitt der Lücken 277A in den n-Gate-Regionen 240-1 um. In einigen Ausführungsformen ist der Ätzprozess ein Nassätzprozess, der eine Ätzlösung verwendet, die eine hohe Ätzselektivität bezüglich der Opfermerkmale 284' in Verbindung mit der high-k-Dielektrikumsschicht 282 und der p-Austrittsarbeitsschicht 330 aufweist. In einigen Ausführungsformen weist die Ätzlösung eine Ätzselektivität von ungefähr 10 bis ungefähr 100 auf. In einigen Ausführungsformen ist die Ätzselektivität 100 oder größer. In einigen Ausführungsformen implementiert der Nassätzprozess eine NH4OH-basierte Nassätzlösung. Parameter des Ätzprozesses werden gesteuert, um eine vollständige Entfernung der Opfermerkmale 284' in den n-Gate-Regionen 240-1 sicherzustellen, wie etwa die Ätztemperatur, die Ätzlösungskonzentration, die Ätzzeit, andere geeignete Nassätzparameter, oder Kombinationen davon. Zum Beispiel wird eine Ätzzeit (d. h., wie lange die Opfermerkmale 284' der ammoniumbasierten Nassätzlösung ausgesetzt werden) abgestimmt, um die Opfermerkmale 284' vollständig mit einem minimalen (bis keinem) Ätzen der high-k-Dielektrikumsschicht 282 und der p-Austrittsarbeitsschicht 330 zu entfernen. In einigen Ausführungsformen ist eine Ätzzeit zum vollständigen Entfernen der Opfermerkmale 284' länger als eine Ätzzeit zum Strukturieren der Opferschicht 284 zu den Opfermerkmalen 284'. In einigen Ausführungsformen ist eine Ätzzeit zum vollständigen Entfernen der Opfermerkmale 284' zwischen den Kanalschichten 215' und zwischen den Kanalschichten 215' und dem Substrat 202 länger als eine Ätzzeit, die benötigt werden würde, um ein Material der Opfermerkmale 284' über Abschnitten der Gate-Dielektrikumsschicht, die über der ILD-Schicht 270, den Gate-Abstandshaltern 247 und/oder den Isolationsmerkmalen 230 angeordnet sind, zu entfernen. Der Ätzprozess kann somit als ein Überätzprozess konfiguriert werden, um eine vollständige Entfernung der Opfermerkmale 248 sicherzustellen. Ätzlösungen, die für den Überätzprozess implementiert werden, sind derart konfiguriert, dass sie eine hohe Ätzselektivität bezüglich der Opfermerkmale 284' in Verbindung mit den p-Austrittsarbeitsschichten 300, 320 aufweisen, um Bedenken in Bezug auf den seitlichen Verlust der p-Austrittsarbeitsschichten 300, 320 in den p-Gate-Regionen 240-2 an der Grenze 315 zu verringern (oder zu beseitigen). In einigen Ausführungsformen weist die Ätzlösung ferner eine Ätzselektivität bezüglich der Opfermerkmale 284' in Verbindung mit einer strukturierten Maskenschicht auf. In einigen Ausführungsformen entfernt (ätzt) der Ätzprozess teilweise die strukturierte Maskenschicht. In einigen Ausführungsformen verbleibt die strukturierte Maskenschicht 330 über den p-Gate-Regionen 240-2 während dem Entfernen der Opfermerkmale 284' aus den n-Gate-Regionen 240-1 und verwendet der Ätzprozess dann die strukturierte Maskenschicht 330 als eine Ätzmaske. In solchen Ausführungsformen kann nach dem Ätzprozess die strukturierte Maskenschicht 330 entfernt werden, zum Beispiel durch einen Resistabstreifprozess oder einen sonstigen geeigneten Prozess.
  • Unter Bezugnahme auf 20A-20D wird eine n-Austrittsarbeitsschicht 340 über der Mehrfachgate-Vorrichtung 200 gebildet, insbesondere über der high-k-Dielektrikumsschicht 282 in den n-Gate-Regionen 240-1 der Gate-Strukturen 240 und über der p-Austrittsarbeitsschicht 320 in den p-Gate-Regionen 240-2 der Gate-Strukturen 240. Zum Beispiel scheidet ein ALD-Prozess die n-Austrittsarbeitsschicht 340 konformal auf der high-k-Dielektrikumsschicht 282 und der p-Austrittsarbeitsschicht 320 ab, so dass die n-Austrittsarbeitsschicht 340 eine im Wesentlichen gleichmäßige Dicke aufweist und teilweise die Gate-Gräben 275 entlang der Gate-Längenrichtung in den n-Gate-Regionen 240-1 füllt. In den n-Gate-Regionen 240-1 ist die n-Austrittsarbeitsschicht 340 auf der high-k-Dielektrikumsschicht 282 angeordnet und umgibt die p-Austrittsarbeitsschicht 320, die high-k-Dielektrikumsschicht 282, die Grenzschicht 280 und die Kanalschichten 215'. Zum Beispiel ist die n-Austrittsarbeitsschicht 340 entlang von Seitenwänden, Oberseiten und Unterseiten der Kanalschichten 215' angeordnet. Da der offenbarte Gate-Ersetzungsprozess sicherstellt, dass die Gate-Gräben 275 (z. B. das Gate-Dielektrikum (d. h., die high-k-Dielektrikumsschicht 282 und die Grenzschicht 280) und die p-Austrittsarbeitsschicht (d. h., die p-Austrittsarbeitsschicht 300 und die p-Austrittsarbeitsschicht 320)) entlang der Gate-Längenrichtung in den p-Gate-Regionen 240-2 gefüllt werden, wird dagegen in den p-Gate-Regionen 240-2 die n-Austrittsarbeitsschicht 340 über den Gate-Strukturen 240 in den p-Gate-Regionen 240-2, insbesondere über den Gate-Abstandshaltern 247, gebildet. Dies verhindert, dass die n-Austrittsarbeitsschicht 340 oder beliebige Rückstände (Rest) davon die Schwellenspannung der p-GAA-Transistoren, insbesondere für Kurzkanal-p-GAA-Transistoren, beeinträchtigen. In der dargestellten Ausführungsform füllt eine Dicke der n-Austrittsarbeitsschicht 340 vollständig verbleibende Abschnitte der Lücken 277B zwischen den Kanalschichten 215' und zwischen den Kanalschichten 215' und dem Substrat 202 in den n-Gate-Regionen 240-1. In einigen Ausführungsformen weist die n-Austrittsarbeitsschicht 340 eine Dicke von ungefähr 1 nm bis ungefähr 5 nm auf. In einigen Ausführungsformen ist eine Dicke der n-Austrittsarbeitsschicht 340 geringer als eine Dicke der p-Austrittsarbeitsschicht (d. h., eine kombinierte Dicke der p-Austrittsarbeitsschicht 300 und der p-Austrittsarbeitsschicht 320). Die n-Austrittsarbeitsschicht 340 weist ein beliebiges geeignetes n-Austrittsarbeitsmaterial, wie etwa Ti, Al, Ag, Mn, Zr, TiAl, TiAlC, TiAlSiC, TaC, TaCN, TaSiN, TaAl, TaAlC, TaSiAlC, TiAlN, ein anderes n-Austrittsarbeitsmaterial, oder Kombinationen davon, auf. In der dargestellten Ausführungsform weist die n-Austrittsarbeitsschicht 340 Aluminium auf. Zum Beispiel weist die n-Austrittsarbeitsschicht 340 Titan und Aluminium, wie etwa TiAl, TiAlC, TaSiAl oder TiSiAlC, auf. Alternativ wird die n-Austrittsarbeitsschicht 340 unter Verwendung eines anderen geeigneten Abscheidungsprozesses, wie etwa CVD, PVD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, Spin-Coating, Plattierung, ein anderer Abscheidungsprozess, oder Kombinationen davon, gebildet.
  • Unter Bezugnahme auf 21A-21D wird die n-Austrittsarbeitsschicht 340 aus den p-Gate-Regionen 240-2 der Gate-Strukturen 240 entfernt, zum Beispiel durch Implementieren eines Lithographieprozesses und eines Ätzprozesses. Zum Beispiel wird eine strukturierte Maskenschicht 345, die eine oder mehrere Öffnungen 347 aufweist, über der Mehrfachgate-Vorrichtung 200 durch den Lithographieprozess, wie etwa den Lithographieprozess, der zuvor beschrieben wurde, gebildet, um die strukturierte Maskenschicht 290 zu bilden. Die strukturierte Maskenschicht 345 deckt die n-Gate-Regionen 240-1 der Gate-Strukturen 240 ab. Die strukturierte Maskenschicht 345 weist ein Material auf, das sich von einem Material der n-Austrittsarbeitsschicht 340 unterscheidet, um Ätzselektivität während dem Entfernen der n-Austrittsarbeitsschicht 340 zu erzielen. Zum Beispiel weist die strukturierte Maskenschicht 345 ein Resistmaterial auf. In einigen Ausführungsformen weist die strukturierte Maskenschicht 345 eine Mehrschichtstruktur, wie etwa eine Resistschicht, die über einer ARC-Schicht angeordnet ist, auf. Die vorliegende Offenbarung zieht andere Materialien für die strukturierte Maskenschicht 345 in Betracht, solange Ätzselektivität während dem Entfernen der n-Austrittsarbeitsschicht 340 den n-Gate-Regionen 240-1 erzielt wird. Ein beliebiger geeigneter Prozess, wie etwa die hierin beschriebenen Ätzprozesse, wird dann verwendet, um die n-Austrittsarbeitsschicht 340 vollständig aus den p-Gate-Regionen 240-2 zu entfernen, wobei die p-Austrittsarbeitsschicht 320 in den p-Gate-Regionen 240-2 freigelegt wird. Nach dem Ätzprozess kann die strukturierte Maskenschicht 345 aus der Mehrfachgate-Vorrichtung 200 entfernt werden, zum Beispiel durch einen Resistabstreifprozess oder einen anderen geeigneten Prozess.
  • Unter Bezugnahme auf 22A-22D wird eine Metallfüllschicht (oder Metallbulkschicht) 350 über der Mehrfachgate-Vorrichtung 200, insbesondere über der n-Austrittsarbeitsschicht 340 in den n-Gate-Regionen 240-1 und über der p-Austrittsarbeitsschicht 320 in den p-Gate-Regionen 240-2, gebildet. Zum Beispiel scheidet ein CVD-Prozess oder ein PVD-Prozess die Metallfüllschicht 350 auf der n-Austrittsarbeitsschicht 340 und der p-Austrittsarbeitsschicht 320 ab, so dass die Metallfüllschicht 350 einen beliebigen verbleibenden Abschnitt der Gate-Gräben 275, einschließlich beliebiger verbleibender Abschnitte der Lücken 277A in den n-Gate-Regionen 240-1, füllt. Die Metallfüllschicht 350 weist ein geeignetes leitfähiges Material, wie etwa Al, W und/oder Cu, auf. Die Metallfüllschicht 350 kann zusätzlich oder gemeinsam andere Metalle, Metalloxide, Metallnitride, sonstige geeignete Materialien oder Kombinationen davon aufweisen. Bei einigen Implementierungen wird eine Blockierschicht wahlweise über der n-Austrittsarbeitsschicht 340 und der p-Austrittsarbeitsschicht 320 vor dem Bilden der Metallfüllschicht 350 gebildet, so dass die Metallfüllschicht 350 auf der Blockierschicht angeordnet ist. Zum Beispiel scheidet ein ALD-Prozess die Blockierschicht konformal auf der n-Austrittsarbeitsschicht 340 und der p-Austrittsarbeitsschicht 320 ab, so dass die Blockierschicht eine im Wesentlichen gleichmäßige Dicke aufweist und teilweise die Gate-Gräben 275 füllt. Die Blockierschicht weist ein Material auf, das die Diffusion zwischen Gate-Schichten, wie etwa der Metallfüllschicht 350 und der n-Austrittsarbeitsschicht 340 und/oder der p-Austrittsarbeitsschichten 300, 320, blockiert und/oder verringert. Alternativ werden die Metallfüllschicht 350 und/oder die Blockierschicht unter Verwendung eines anderen geeigneten Abscheidungsprozesses, wie etwa ALD, CVD, PVD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, Spin-Coating, Plattierung, ein anderer Abscheidungsprozess, oder Kombinationen davon, gebildet.
  • Unter Bezugnahme auf 23A-23D wird ein Planarisierungsprozess durchgeführt, um überschüssige Gate-Materialien aus dem Mehrfachgate 200 zu entfernen. Zum Beispiel wird ein CMP-Prozess durchgeführt, bis eine obere Fläche der ILD-Schicht 270 erreicht (freigelegt) wird, so dass eine obere Fläche der Gate-Strukturen 240 im Wesentlichen mit einer oberen Fläche der ILD-Schicht 270 nach dem CMP-Prozess auf einer Ebene liegt. In der dargestellten Ausführungsform sind die Gate-Strukturen 240 somit mit zwei unterschiedlichen Metall-Gate-Abschnitten - den n-Metall-Gates 360A in den n-Gate-Regionen 240-1 und den p-Metall-Gates 360B in den p-Gate-Regionen 240-2 - ausgebildet. Die Metall-Gates 360A weisen ein Gate-Dielektrikum (z. B. die Grenzschicht 280 und die high-k-Dielektrikumsschicht 282) und eine Gate-Elektrode (z. B. die n-Austrittsarbeitsschicht 340 und die Metallfüllschicht 350) auf. Die Metall-Gates 360B weisen ein Gate-Dielektrikum (z. B. die Grenzschicht 280 und die high-k-Dielektrikumsschicht 282) und eine Gate-Elektrode (z. B. eine p-Austrittsarbeitsschicht 362 (z. B. die p-Austrittsarbeitsschicht 300 und die p-Austrittsarbeitsschicht 320) und die Metallfüllschicht 350) auf. Dementsprechend weist die Mehrfachgate-Vorrichtung 200 n-GAA-Transistoren, die Metall-Gates 360A aufweisen, die jeweilige Kanalschichten 215' umwickeln, so dass die Metall-Gates 360A zwischen jeweiligen epitaxialen Source-/Drain-Merkmalen 260A angeordnet sind, und p-GAA-Transistoren, die Metall-Gates 360B aufweisen, die jeweilige Kanalschichten 215' umwickeln, so dass die Metall-Gates 360B zwischen jeweiligen epitaxialen Source-/Drain-Merkmalen 260B angeordnet sind, auf.
  • Die Herstellung kann damit fortfahren, weiterhin die Mehrfachgate-Vorrichtung 200 herzustellen. Zum Beispiel können verschiedene Kontakte gebildet werden, um den Betrieb der n-GAA-Transistoren und der p-GAA-Transistoren zu erleichtern. Zum Beispiel können eine oder mehrere ILD-Schichten, ähnlich wie die ILD-Schicht 270, und/oder CESL-Schichten über dem Substrat 202 (insbesondere über der ILD-Schicht 270 und den Gate-Strukturen 240) gebildet werden. Dann können Kontakte in der ILD-Schicht 270 und/oder ILD-Schichten, die über der ILD-Schicht 270 angeordnet sind, gebildet werden. Zum Beispiel sind die Kontakte jeweils elektrisch und/oder physisch mit den Gate-Strukturen 240 gekoppelt und sind die Kontakte jeweils elektrisch und/oder physisch mit den Source-/Drain-Regionen der n-GAA-Transistoren und der p-GAA-Transistoren (insbesondere den epitaxialen Source-/Drain-Merkmalen 260A, 260B) gekoppelt. Die Kontakte können ein leitfähiges Material, wie etwa Metall, aufweisen. Die Metalle umfassen Aluminium, eine Aluminiumlegierung (wie etwa Aluminium-/Silizium-/Kupferlegierung), Kupfer, eine Kupferlegierung, Titan, Titannitrid, Tantal, Tantalnitrid, Wolfram, Polysilizium, Metallsilizid, andere geeignete Metalle oder Kombinationen davon. Das Metallsilizid kann Nickelsilizid, Kobaltsilizid, Wolframsilizid, Tantalsilizid, Titansilizid, Platinsilizid, Erbiumsilizid, Palladiumsilizid oder Kombinationen davon umfassen. Bei einigen Implementierungen sind die ILD-Schichten, die über der ILD-Schicht 270 angeordnet sind, und Kontakte (die sich zum Beispiel durch die ILD-Schicht 270 und/oder die anderen ILD-Schichten erstrecken) ein Teil des MLI-Merkmals, das zuvor beschrieben wurde.
  • Die vorliegende Offenbarung sieht viele verschiedene Ausführungsformen vor. Ein beispielhaftes Verfahren zum Bilden einer Gate-Dielektrikumsschicht in einem Gate-Graben in einer Gate-Struktur. Die Gate-Dielektrikumsschicht wird um erste Kanalschichten in einer p-Gate-Region und um zweite Kanalschichten in einer n-Gate-Region gebildet. Das Verfahren umfasst ferner das Bilden einer p-Austrittsarbeitsschicht in dem Gate-Graben über der Gate-Dielektrikumsschicht in der p-Gate-Region und der n-Gate-Region. In einigen Ausführungsformen füllt die p-Austrittsarbeitsschicht den Gate-Graben vollständig entlang einer Gate-Längenrichtung. Opfermerkmale werden zwischen den zweiten Kanalschichten in der n-Gate-Region vor dem Bilden der p-Austrittsarbeitsschicht gebildet, und die Opfermerkmale werden zwischen den zweiten Kanalschichten in der n-Gate-Region nach dem Entfernen der p-Austrittsarbeitsschicht aus dem Gate-Graben in der n-Gate-Region entfernt. In einigen Ausführungsformen umfasst das Entfernen der Opfermerkmale zwischen den zweiten Kanalschichten in der n-Gate-Region das Durchführen eines Ätzprozesses, der die Opfermerkmale selektiv ätzt, ohne im Wesentlichen die p-Austrittsarbeitsschicht zu ätzen. In einigen Ausführungsformen wird die p-Austrittsarbeitsschicht aus dem Gate-Graben in der n-Gate-Region durch Durchführen eines Ätzprozesses, der die p-Austrittsarbeitsschicht selektiv ätzt, ohne im Wesentlichen die Gate-Dielektrikumsschicht und die Opfermerkmale zu ätzen, entfernt. Das Verfahren umfasst ferner das Bilden einer n-Austrittsarbeitsschicht in dem Gate-Graben über der Gate-Dielektrikumsschicht in der n-Gate-Region. Die n-Austrittsarbeitsschicht umgibt die Gate-Dielektrikumsschicht und die zweiten Kanalschichten in der n-Gate-Region. Das Verfahren umfasst ferner das Bilden einer Metallfüllschicht in dem Gate-Graben über der p-Austrittsarbeitsschicht in der p-Gate-Region und der n-Austrittsarbeitsschicht in der n-Gate-Region. In einigen Ausführungsformen wird die n-Austrittsarbeitsschicht auch in dem Gate-Graben über der p-Austrittsarbeitsschicht in der p-Gate-Region gebildet. In solchen Ausführungsformen ist die n-Austrittsarbeitsschicht oberhalb der Gate-Abstandshalter der Gate-Struktur angeordnet und ist der Gate-Graben frei von der n-Austrittsarbeitsschicht entlang einer Gate-Länge des Gate-Grabens in der p-Gate-Region. In solchen Ausführungsformen wird die n-Austrittsarbeitsschicht aus dem Gate-Graben in der p-Gate-Region vor dem Bilden der Metallfüllschicht entfernt.
  • In einigen Ausführungsformen umfasst das Bilden der Opfermerkmale in dem Gate-Graben zwischen den zweiten Kanalschichten in der n-Gate-Region das Bilden einer Opferschicht über der Gate-Dielektrikumsschicht in dem Gate-Graben. Die Opferschicht und die Gate-Dielektrikumsschicht füllen Lücken zwischen den ersten Kanalschichten in der p-Gate-Region und die Gate-Dielektrikumsschicht und die Opferschicht füllen Lücken zwischen den zweiten Kanalschichten in der n-Gate-Region. Die Opferschicht wird dann strukturiert, um Opfermerkmale zwischen den ersten Kanalschichten in der p-Gate-Region und zwischen den zweiten Kanalschichten in der n-Gate-Region zu bilden. Die Opfermerkmale werden zwischen den ersten Kanalschichten in der p-Gate-Region entfernt. In einigen Ausführungsformen umfasst das Entfernen der Opfermerkmale zwischen den ersten Kanalschichten in der p-Gate-Region das Durchführen eines Lithograhpieprozesses, um eine strukturierte Maskenschicht zu bilden, die die n-Gate-Region abdeckt und die p-Gate-Region freilegt, und das Durchführen eines Ätzprozesses, um die Opfermerkmale in der p-Gate-Region zu entfernen. Der Ätzprozess kann die strukturierte Maskenschicht als eine Ätzmaske verwenden.
  • In einigen Ausführungsformen umfasst das Bilden der p-Austrittsarbeitsschicht das Bilden einer ersten p-Austrittsarbeitsschicht in dem Gate-Graben über der Gate-Dielektrikumsschicht in der p-Gate-Region und der n-Gate-Region und das Bilden einer zweiten p-Austrittsarbeitsschicht in dem Gate-Graben über der ersten p-Austrittsarbeitsschicht in der p-Gate-Region und über der Gate-Dielektrikumsschicht in der n-Gate-Region. In solchen Ausführungsformen umfasst das Entfernen der p-Austrittsarbeitsschicht aus dem Gate-Graben in der n-Gate-Region das Entfernen der ersten p-Austrittsarbeitsschicht aus dem Gate-Graben in der n-Gate-Region vor dem Bilden der zweiten p-Austrittsarbeitsschicht und das Entfernen der zweiten p-Austrittsarbeitsschicht aus dem Gate-Graben in der n-Gate-Region. In einigen Ausführungsformen wird die erste p-Austrittsarbeitsschicht aus dem Gate-Graben in der n-Gate-Region durch Durchführen eines ersten Lithographieprozesses und eines ersten Ätzprozesses entfernt, wobei der erste Lithographieprozess eine Maskenschicht bildet, die die p-Gate-Region abdeckt. In einigen Ausführungsformen wird die zweite p-Austrittsarbeitsschicht aus dem Gate-Graben in der n-Gate-Region durch Durchführen eines zweiten Lithographieprozesses und eines zweiten Ätzprozesses entfernt, wobei der zweite Lithographieprozess eine Maskenschicht bildet, die die p-Gate-Region und einen Abschnitt der n-Gate-Region an einer Grenze der p-Gate-Region und der n-Gate-Region abdeckt.
  • Ein weiteres beispielhaftes Verfahren umfasst das Abscheiden einer Gate-Dielektrikumsschicht über ersten Halbleiterschichten in einer p-Gate-Region und über zweiten Halbleiterschichten in einer n-Gate-Region, wobei die Gate-Dielektrikumsschicht die ersten Halbleiterschichten und die zweiten Halbleiterschichten umwickelt. Die ersten Halbleiterschichten weisen erste Lücken dazwischen auf und die zweiten Halbleiterschichten weisen zweite Lücken dazwischen auf nach dem Abscheiden der Gate-Dielektrikumsschicht. Das Verfahren umfasst ferner das Abscheiden einer Opferschicht über der Gate-Dielektrikumsschicht in der p-Gate-Region und der n-Gate-Region und das Ätzen der Opferschicht in der p-Gate-Region und der n-Gate-Region, um erste Opfermerkmale in der p-Gate-Region zwischen den ersten Halbleiterschichten und zweiten Opfermerkmalen in der n-Gate-Region zwischen den zweiten Halbleiterschichten zu bilden. Das Verfahren umfasst ferner, nach dem Entfernen der ersten Opfermerkmale aus der p-Gate-Region, das Abscheiden einer p-Austrittsarbeitsschicht über der Gate-Dielektrikumsschicht in der p-Gate-Region und der n-Gate-Region. In einigen Ausführungsformen unterscheidet sich ein Material der Opferschicht von einem Material der p-Austrittsarbeitsschicht. In einigen Ausführungsformen ist eine Dicke (T) der p-Austrittsarbeitsschicht größer als oder gleich groß wie die Hälfte einer Gate-Länge (Lg) (T ≥ 0,5Lg). Das Verfahren umfasst ferner das Entfernen der p-Austrittsarbeitsschicht aus der Gate-Dielektrikumsschicht in der n-Gate-Region und, nach dem Entfernen der zweiten Opfermerkmale aus der n-Gate-Region, das Abscheiden einer n-Austrittsarbeitsschicht über der Gate-Dielektrikumsschicht in der n-Gate-Region.
  • In einigen Ausführungsformen umfassen das Ätzen der Opferschicht, das Entfernen der ersten Opfermerkmale aus der p-Gate-Region und das Entfernen der zweiten Opfermerkmale aus der n-Gate-Region jeweils das Durchführen eines Nassätzprozesses, der die Opferschicht selektiv ätzt, ohne im Wesentlichen die Gate-Dielektrikumsschicht zu ätzen. Der Nassätzprozess kann eine ätzammoniumhydroxidbasierte Ätzlösung verwenden. Eine Ätzzeit des Nassätzprozesses zum Ätzen der Opferschicht ist kürzer als eine Ätzzeit des Nassätzprozesses zum Entfernen der ersten Opfermerkmale aus der p-Gate-Region und Entfernen der zweiten Opfermerkmale aus der n-Gate-Region. In einigen Ausführungsformen umfasst das Ätzen der p-Austrittsarbeitsschicht das Durchführen eines Nassätzprozesses, der die p-Austrittsarbeitsschicht selektiv ätzt, ohne im Wesentlichen die Gate-Dielektrikumsschicht zu ätzen. Der Nassätzprozess kann eine ammoniumhydroxid-/chlorwasserstoff-/diazinbasierte Ätzlösung verwenden.
  • Eine beispielhafte Mehrfachgate-Vorrichtung weist erste Kanalschichten, die in einer p-Gate-Region über einem Substrat angeordnet sind, und zweite Kanalschichten, die in einer n-Gate-Region über dem Substrat angeordnet sind, auf. Ein Gate-Stapel überspannt die p-Gate-Region und die n-Gate-Region. Der Gate-Stapel ist zwischen ersten epitaxialen Source-/Drain-Merkmalen, die in der p-Gate-Region angeordnet sind, und zweiten epitaxialen Source-/Drain-Merkmalen, die in der n-Gate-Region angeordnet sind, angeordnet. Der Gate-Stapel weist ein p-Metall-Gate in der p-Gate-Region auf, das die ersten Kanalschichten umgibt. Das p-Metall-Gate weist eine Gate-Dielektrikumsschicht, eine p-Austrittsarbeitsschicht, die über der Gate-Dielektrikumsschicht angeordnet ist, und eine Metallfüllschicht, die über der p-Austrittsarbeitsschicht angeordnet ist, auf. Der Gate-Stapel weist ferner ein n-Metall-Gate in der n-Gate-Region auf, das die zweiten Kanalschichten umgibt. Das n-Metall-Gate weist die Gate-Dielektrikumsschicht, eine n-Austrittsarbeitsschicht, die über der Gate-Dielektrikumsschicht angeordnet ist, und die Metallfüllschicht, die über der n-Austrittsarbeitsschicht angeordnet ist, auf. Eine Dicke (T) der p-Austrittsarbeitsschicht ist größer als oder gleich groß wie die Hälfte einer Gate-Länge (Lg) des Gate-Stapels (T ≥ 0,5Lg). In einigen Ausführungsformen weist die p-Austrittsarbeitsschicht eine erste Dicke und eine zweite Dicke in einer Grenzregion zwischen dem p-Metall-Gate und dem n-Metall-Gate auf, wobei eine Differenz zwischen der ersten Dicke und der zweiten Dicke größer als oder ungefähr 1 nm ist. In einigen Ausführungsformen ist die Dicke der p-Austrittsarbeitsschicht größer als eine Dicke der n-Austrittsarbeitsschicht.
  • Das Vorherige erläutert Merkmale verschiedener Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung leicht als Grundlage zum Gestalten oder Abändern anderer Prozesse und Strukturen zum Erreichen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden kann. Ein Fachmann sollte auch realisieren, dass sich solche äquivalenten Konstruktionen nicht von dem Wesen und Umfang der vorliegenden Offenbarung entfernen und er verschiedene Änderungen, Ersetzungen und Abänderungen hierin vornehmen kann, ohne sich von dem Wesen und Umfang der vorliegenden Offenbarung zu entfernen.

Claims (20)

  1. Verfahren umfassend: Bilden einer Gate-Dielektrikumsschicht in einem Gate-Graben in einer Gate-Struktur, wobei die Gate-Dielektrikumsschicht um erste Kanalschichten in einer p-Gate-Region herum und um zweite Kanalschichten in einer n-Gate-Region herum gebildet wird; Bilden von Opfermerkmalen zwischen den zweiten Kanalschichten in der n-Gate-Region; Bilden einer p-Austrittsarbeitsschicht in dem Gate-Graben über der Gate-Dielektrikumsschicht in der p-Gate-Region und der n-Gate-Region; Entfernen der p-Austrittsarbeitsschicht aus dem Gate-Graben in der n-Gate-Region; nach dem Entfernen der p-Austrittsarbeitsschicht, Entfernen der Opfermerkmale zwischen den zweiten Kanalschichten in der n-Gate-Region; Bilden einer n-Austrittsarbeitsschicht in dem Gate-Graben über der Gate-Dielektrikumsschicht in der n-Gate-Region, wobei die n-Austrittsarbeitsschicht die Gate-Dielektrikumsschicht und die zweiten Kanalschichten in der n-Gate-Region umgibt; und Bilden einer Metallfüllschicht in dem Gate-Graben über der p-Austrittsarbeitsschicht in der p-Gate-Region und der n-Austrittsarbeitsschicht in der n-Gate-Region.
  2. Verfahren nach Anspruch 1, wobei das Bilden der Opfermerkmale in dem Gate-Graben zwischen den zweiten Kanalschichten in der n-Gate-Region Folgendes umfasst: Bilden einer Opferschicht über der Gate-Dielektrikumsschicht in dem Gate-Graben, wobei die Opferschicht und die Gate-Dielektrikumsschicht Lücken zwischen den ersten Kanalschichten in der p-Gate-Region füllen und die Gate-Dielektrikumsschicht und die Opferschicht Lücken zwischen den zweiten Kanalschichten in der n-Gate-Region füllen; Strukturieren der Opferschicht, um Opfermerkmale zwischen den ersten Kanalschichten in der p-Gate-Region und zwischen den zweiten Kanalschichten in der n-Gate-Region zu bilden; und Entfernen der Opfermerkmale zwischen den ersten Kanalschichten in der p-Gate-Region.
  3. Verfahren nach Anspruch 2, wobei das Entfernen der Opfermerkmale zwischen den ersten Kanalschichten in der p-Gate-Region Folgendes umfasst: Durchführen eines Lithographieprozesses, um eine strukturierte Maskenschicht zu bilden, die die n-Gate-Region abdeckt und die p-Gate-Region freilegt; und Durchführen eines Ätzprozesses, um die Opfermerkmale in der p-Gate-Region zu entfernen, wobei der Ätzprozess die strukturierte Maskenschicht als eine Ätzmaske verwendet.
  4. Verfahren nach einem der vorherigen Ansprüche, wobei das Entfernen der Opfermerkmale zwischen den zweiten Kanalschichten in der n-Gate-Region das Durchführen eines Ätzprozesses, der die Opfermerkmale selektiv ätzt, ohne im Wesentlichen die p-Austrittsarbeitsschicht zu ätzen, umfasst.
  5. Verfahren nach einem der vorherigen Ansprüche, wobei: das Bilden der p-Austrittsarbeitsschicht in dem Gate-Graben über der Gate-Dielektrikumsschicht in der p-Gate-Region und der n-Gate-Region Folgendes umfasst: Bilden einer ersten p-Austrittsarbeitsschicht in dem Gate-Graben über der Gate-Dielektrikumsschicht in der p-Gate-Region und der n-Gate-Region, und Bilden einer zweiten p-Austrittsarbeitsschicht in dem Gate-Graben über der ersten p-Austrittsarbeitsschicht in der p-Gate-Region und über der Gate-Dielektrikumsschicht in der n-Gate-Region; und wobei das Entfernen der p-Austrittsarbeitsschicht aus dem Gate-Graben in der n-Gate-Region Folgendes umfasst: Entfernen der ersten p-Austrittsarbeitsschicht aus dem Gate-Graben in der n-Gate-Region vor dem Bilden der zweiten p-Austrittsarbeitsschicht, und Entfernen der zweiten p-Austrittsarbeitsschicht aus dem Gate-Graben in der n-Gate-Region.
  6. Verfahren nach Anspruch 5, wobei: das Entfernen der ersten p-Austrittsarbeitsschicht aus dem Gate-Graben in der n-Gate-Region vor dem Bilden der zweiten p-Austrittsarbeitsschicht das Durchführen eines ersten Lithograhpieprozesses und eines ersten Ätzprozesses umfasst, wobei der erste Lithographieprozess eine Maskenschicht bildet, die die p-Gate-Region abdeckt; und das Entfernen der zweiten p-Austrittsarbeitsschicht aus dem Gate-Graben in der n-Gate-Region das Durchführen eines zweiten Lithographieprozesses und eines zweiten Ätzprozesses umfasst, wobei der zweite Lithographieprozess eine Maskenschicht bildet, die die p-Gate-Region und einen Abschnitt der n-Gate-Region an einer Grenze der p-Gate-Region und der n-Gate-Region abdeckt.
  7. Verfahren nach einem der vorherigen Ansprüche, wobei das Entfernen der p-Austrittsarbeitsschicht aus dem Gate-Graben in der n-Gate-Region das Durchführen eines Ätzprozesses, der die p-Austrittsarbeitsschicht selektiv ätzt, ohne im Wesentlichen die Gate-Dielektrikumsschicht und die Opfermerkmale zu ätzen, umfasst.
  8. Verfahren nach einem der vorherigen Ansprüche, ferner umfassend: Bilden der n-Austrittsarbeitsschicht in dem Gate-Graben über der p-Austrittsarbeitsschicht in der p-Gate-Region, wobei die n-Austrittsarbeitsschicht oberhalb von Gate-Abstandshaltern der Gate-Struktur angeordnet ist und der Gate-Graben frei von der n-Austrittsarbeitsschicht entlang einer Gate-Länge des Gate-Grabens in der p-Gate-Region ist; und vor dem Bilden der Metallfüllschicht, Entfernen der n-Austrittsarbeitsschicht aus dem Gate-Graben in der p-Gate-Region.
  9. Verfahren nach einem der vorherigen Ansprüche, wobei das Bilden der p-Austrittsarbeitsschicht in dem Gate-Graben über der Gate-Dielektrikumsschicht in der p-Gate-Region das vollständige Füllen des Gate-Grabens entlang einer Gate-Längenrichtung mit der p-Austrittsarbeitsschicht umfasst.
  10. Verfahren umfassend: Abscheiden einer Gate-Dielektrikumsschicht über ersten Halbleiterschichten in einer p-Gate-Region und über zweiten Halbleiterschichten in einer n-Gate-Region, wobei die Gate-Dielektrikumsschicht die ersten Halbleiterschichten und die zweiten Halbleiterschichten umwickelt, wobei nach dem Abscheiden der Gate-Dielektrikumsschicht die ersten Halbleiterschichten erste Lücken dazwischen aufweisen und die zweiten Halbleiterschichten zweite Lücken dazwischen aufweisen; Abscheiden einer Opferschicht über der Gate-Dielektrikumsschicht in der p-Gate-Region und der n-Gate-Region; Ätzen der Opferschicht in der p-Gate-Region und der n-Gate-Region, um erste Opfermerkmale in der p-Gate-Region zwischen den ersten Halbleiterschichten und zweite Opfermerkmale in der n-Gate-Region zwischen den zweiten Halbleiterschichten zu bilden; nach dem Entfernen der ersten Opfermerkmale aus der p-Gate-Region, Abscheiden einer p-Austrittsarbeitsschicht über der Gate-Dielektrikumsschicht in der p-Gate-Region und der n-Gate-Region; Entfernen der p-Austrittsarbeitsschicht über der Gate-Dielektrikumsschicht in der n-Gate-Region; und nach dem Entfernen der zweiten Opfermerkmale aus der n-Gate-Region, Abscheiden einer n-Austrittsarbeitsschicht über der Gate-Dielektrikumsschicht in der n-Gate-Region.
  11. Verfahren nach Anspruch 10, wobei sich ein Material der Opferschicht von einem Material der p-Austrittsarbeitsschicht unterscheidet.
  12. Verfahren nach Anspruch 10 oder 11, wobei das Ätzen der Opferschicht, das Entfernen der ersten Opfermerkmale aus der p-Gate-Region und das Entfernen der zweiten Opfermerkmale aus der n-Gate-Region das Durchführen eines Nassätzprozesses, der die Opferschicht selektiv ätzt, ohne im Wesentlichen die Gate-Dielektrikumsschicht zu ätzen, umfassen.
  13. Verfahren nach Anspruch 12, wobei der Nassätzprozess eine ätzammoniumhydroxidbasierte Ätzlösung verwendet.
  14. Verfahren nach Anspruch 12 oder 13, wobei eine Ätzzeit des Nassätzprozesses für das Ätzen der Opferschicht kürzer als eine Ätzzeit des Nassätzprozesses für das Entfernen der ersten Opfermerkmale aus der p-Gate-Region und das Entfernen der zweiten Opfermerkmale aus der n-Gate-Region ist.
  15. Verfahren nach einem der vorherigen Ansprüche 10 bis 14, wobei das Ätzen der p-Austrittsarbeitsschicht das Durchführen eines Nassätzprozesses, der die p-Austrittsarbeitsschicht selektiv ätzt, ohne im Wesentlichen die Gate-Dielektrikumsschicht zu ätzen, umfasst.
  16. Verfahren nach Anspruch 15, wobei der Nassätzprozess eine ammoniumhydroxid-/chlorwasserstoff-/diazinbasierte Ätzlösung verwendet.
  17. Verfahren nach einem der vorherigen Ansprüche 10 bis 16, wobei eine Dicke (T) der p-Austrittsarbeitsschicht größer als oder gleich groß wie die Hälfte einer Gate-Länge (Lg) ist (T ≥ 0,5Lg).
  18. Mehrfachgate-Vorrichtung, die Folgendes aufweist: erste Kanalschichten, die in einer p-Gate-Region über einem Substrat angeordnet sind; zweite Kanalschichten, die in einer n-Gate-Region über dem Substrat angeordnet sind; und einen Gate-Stapel, der die p-Gate-Region und die n-Gate-Region überspannt, wobei der Gate-Stapel zwischen ersten epitaxialen Source-/Drain-Merkmalen, die in der p-Gate-Region angeordnet sind, und zweiten epitaxialen Source-/Drain-Merkmalen, die in der n-Gate-Region angeordnet sind, angeordnet ist, und wobei ferner der Gate-Stapel Folgendes aufweist: ein p-Metall-Gate in der p-Gate-Region, wobei das p-Metall-Gate die ersten Kanalschichten umgibt und das p-Metall-Gate eine Gate-Dielektrikumsschicht, eine p-Austrittsarbeitsschicht, die über der Gate-Dielektrikumsschicht angeordnet ist, und eine Metallfüllschicht, die über der p-Austrittsarbeitsschicht angeordnet ist, aufweist, ein n-Metall-Gate in der n-Gate-Region, wobei das n-Metall-Gate die zweiten Kanalschichten umgibt und das n-Metall-Gate die Gate-Dielektrikumsschicht, eine n-Austrittsarbeitsschicht, die über der Gate-Dielektrikumsschicht angeordnet ist, und die Metallfüllschicht, die über der n-Austrittsarbeitsschicht angeordnet ist, aufweist, und wobei eine Dicke (T) der p-Austrittsarbeitsschicht größer als oder gleich groß wie die Hälfte einer Gate-Länge (Lg) des Gate-Stapels ist (T ≥ 0,5Lg).
  19. Mehrfachgate-Vorrichtung nach Anspruch 18, wobei die p-Austrittsarbeitsschicht eine erste Dicke und eine zweite Dicke in einer Grenzregion zwischen dem p-Metall-Gate und dem n-Metall-Gate aufweist, wobei eine Differenz zwischen der ersten Dicke und der zweiten Dicke größer als oder ungefähr 1 nm ist.
  20. Mehrfachgate-Vorrichtung nach Anspruch 18 oder 19, wobei die Dicke der p-Austrittsarbeitsschicht größer als eine Dicke der n-Austrittsarbeitsschicht ist.
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