DE102020110870A1 - Metall-source-/drainmerkmale - Google Patents

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Pei-Yu Wang
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Abstract

Eine Halbleitervorrichtung gemäß der vorliegenden Offenbarung weist einen vertikalen Stapel von Kanalelementen, eine Gatestruktur über und um den vertikalen Stapel von Kanalelementen, und ein erstes Source-/Drainmerkmal und ein zweites Source-/Drainmerkmal auf. Jedes aus dem vertikalen Stapel von Kanalelementen erstreckt sich entlang einer ersten Richtung zwischen dem ersten Source-/Drainmerkmal und dem zweiten Source-/Drainmerkmal. Jedes aus dem vertikalen Stapel von Kanalelementen ist vom ersten Source-/Drainmerkmal durch ein Silizidmerkmal beabstandet.

Description

  • STAND DER TECHNIK
  • Die Industrie für integrierte Halbleiterschaltungen (IC) hat ein exponentielles Wachstum erfahren. Technologische Fortschritte in IC-Materialien und -Design haben Generationen von ICs hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen als die vorangegangene Generation aufweist. Die Funktionsdichte (d.h. die Anzahl miteinander verschalteter Bauelemente pro Chipfläche) ist im Laufe der IC-Entwicklung grundsätzlich gestiegen, während die geometrische Größe (d.h. die kleinste Komponente (oder Leiterbahn), die unter Verwendung eines Fertigungsprozesses erzeugt werden kann) kleiner geworden ist. Dieser Miniaturisierungsprozess (Skalierung) bringt grundsätzlich Vorteile, indem die Produktionseffizienz gesteigert und die damit verbundenen Kosten gesenkt werden. Eine derartige Miniaturisierung erhöhte außerdem die Komplexität der Verarbeitung und Herstellung von ICs.
  • Mit dem Fortschritt der Technologien für integrierte Schaltungen (IC-Technologien) zu kleineren Technologieknoten werden zum Beispiel Multi-Gate-Bauelemente eingeführt, um die Gatesteuerung zu verbessern, indem die Gate-Kanal-Kopplung erhöht, der Strom im Ausschaltzustand reduziert und die Kurzkanaleffekte (SCEs) verringert werden. Eine Multi-Gate-Vorrichtung bezieht sich im Allgemeinen auf eine Vorrichtung, die eine Gatestruktur oder einen Abschnitt davon aufweist, die/der über mehr als einer Seite eines Kanalgebiets angeordnet ist. Finnenartige Feldeffekttransistoren (FinFETs) und Gate-all-Around-Transistoren (GAA-Transistoren) (wobei beide auch als nicht planare Transistoren bezeichnet werden) stellen Beispiele für Multi-Gate-Vorrichtungen dar, die zu populären und vielversprechenden Kandidaten für Hochleistungsanwendungen mit niedrigem Leckstrom wurden. Ein FinFET weist einen erhöhten Kanal auf, der durch ein Gate auf mehr als einer Seite umschlossen ist (zum Beispiel umschließt das Gate eine Oberseite und Seitenwände einer „Finne“ aus einem Halbleitermaterial, die sich von einem Substrat erstreckt). Im Vergleich mit planaren Transistoren stellt eine solche Ausgestaltung eine bessere Steuerung des Kanals bereit und reduziert stark SCEs (insbesondere durch Reduzieren eines Subschwellenwert-Leckstroms (d.h. einer Kopplung zwischen einer Source und einem Drain des FinFET im „Aus“-Zustand)). Ein GAA-Transistor weist eine Gatestruktur auf, die sich teilweise oder vollständig um ein Kanalgebiet erstrecken kann, um einen Zugang zum Kanalgebiet auf zwei oder mehr Seiten bereitzustellen. Das Kanalgebiet des GAA-Transistors kann aus Nanodrähten, Nanofolien, anderen Nanostrukturen und/oder anderen geeigneten Strukturen ausgebildet werden. In einigen Implementierungen weist ein solches Kanalgebiet mehrere Nanostrukturen auf (die sich horizontal erstrecken, wodurch sie horizontal ausgerichtete Kanäle bereitstellen), die vertikal gestapelt sind.
  • Die verringerten Abmessungen erhöhen außerdem einen Kontaktwiderstand mit epitaktischen Source-/Drainmerkmalen in Multi-Gate-Vorrichtungen. Obwohl herkömmliche Multi-Gate-Vorrichtungen im Allgemeinen für ihre vorgesehenen Zwecke geeignet sind, sind sie nicht in jeder Hinsicht zufriedenstellend.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es wird betont, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und lediglich zu Veranschaulichungszwecken verwendet werden. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein
    • 1 zeigt ein Ablaufdiagramm eines Verfahrens zum Ausbilden einer Halbleitervorrichtung gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 2 bis 12 zeigen Querschnittsteilansichten eines Werkstücks während eines Fertigungsprozesses gemäß dem Verfahren von 1, gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorliegenden Gegenstands bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese stellen selbstverständlich lediglich Beispiele dar und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden. Wenn eine Zahl oder ein Bereich von Zahlen mit „ungefähr“, „etwa“ und dergleichen beschrieben wird, wird ferner beabsichtigt, dass der Begriff Zahlen umfasst, die sich innerhalb von +/- 10 % der beschriebenen Zahl befinden, sofern nicht anders angegeben. Zum Beispiel umfasst der Begriff „ungefähr 5 nm“ den Abmessungsbereich von 4,5 Nanometer (nm) bis 5,5 nm.
  • Die vorliegende Offenbarung betrifft im Allgemeinen Multi-Gate-Transistoren und Herstellungsverfahren von diesen, und insbesondere ein Ausbilden einer dünnen epitaktischen Schicht, um Stromleitung durch ein Metall-Source-/Drainmerkmal, das leitfähiger ist als herkömmliche epitaktische Source-/Drainmerkmale, zu maximieren.
  • Multi-Gate-Transistoren weisen jene Transistoren auf, deren Gatestrukturen aus mindestens zwei Seiten eines Kanalgebiets ausgebildet sind. Diese Multi-Gate-Vorrichtungen können eine p-Metall-Oxid-Halbleiter-Vorrichtung oder eine n-Metall-Oxid-Halbleiter-Vorrichtung aufweisen. Zu Beispielen von Multi-Gate-Transistoren gehören FinFETs, aufgrund ihrer finnenartigen Struktur, und Gate-all-Around-Vorrichtungen (GAA-Vorrichtungen). Eine GAA-Vorrichtung weist eine beliebige Vorrichtung auf, deren Gatestruktur oder ein Abschnitt davon auf 4 Seiten eines Kanalgebiets ausgebildet ist (z.B. einen Abschnitt eines Kanalgebiets umgibt). Ausführungsformen der vorliegenden Offenbarung können Kanalgebiete aufweisen, die in einem Nanodrahtkanal (Nanodrahtkanälen), einem stabförmigen Kanal (Kanälen), einem Nanofolienkanal (Nanofolienkanälen), einem Nanostrukturkanal (Nanostrukturkanälen), einem säulenförmigen Kanal (Kanälen), einem pfostenförmigen Kanal (Kanälen) und/oder anderen geeigneten Kanalausgestaltungen angeordnet sein können. Vorrichtungen gemäß der vorliegenden Offenbarung können ein oder mehrere Kanalelemente (z.B. Nanodrähte, Nanofolien, Nanostrukturen) aufweisen, die mit einer einzelnen zusammenhängenden Gatestruktur assoziiert sind. Jedoch würde ein Durchschnittsfachmann erkennen, dass die Lehren in der vorliegenden Offenbarung auf einen einzelnen Kanal (z.B. ein einzelnes Kanalelement, einen einzelnen Nanodraht, eine einzelne Nanofolie, eine einzelne Nanostruktur) oder eine beliebige Anzahl von Kanälen anwendbar sein können. Ein Durchschnittsfachmann in der Technik kann andere Beispiele von Halbleitervorrichtungen erkennen, die von Aspekten der vorliegenden Offenbarung profitieren können.
  • Herkömmlicherweise werden epitaktische Source-/Drainmerkmale über Source-/Draingebieten von Multi-Gate-Vorrichtungen ausgebildet, um eine Verbindung mit Kanalelementen zu bilden. Epitaktische Source-/Drainmerkmale werden in Source-/Drainöffnungen (oder Source-/Draingräben) ausgebildet, die in Source-/Draingebieten eines aktiven Gebiets ausgebildet sind. Ein geeigneter epitaktischer Aufwachsprozess wird dann verwendet, um das epitaktische Source-/Drainmerkmal in den Source-/Drainöffnungen abzuscheiden. Das epitaktische Material für das epitaktische Source-/Drainmerkmal wächst von Kanalelementflächen, die in der Source-/Drainöffnung freigelegt sind, bis die Source-/Drainöffnung gefüllt ist. Aufgrund der mäßigen elektrischen Leitfähigkeit eines epitaktischen Source-/Drainmerkmals, kann ein epitaktisches Source-/Drainmerkmal bei weiterhin schrumpfenden Abmessungen eine geringere Leitfähigkeit aufweisen als gewünscht.
  • Die vorliegende Offenbarung stellt Ausführungsformen bereit, bei denen lediglich eine dünne epitaktische Schicht auf freigelegten Kanalelementflächen in Source-/Drainöffnungen ausgebildet wird, wodurch ermöglicht wird, dass ein Metall-Source-/Drainmerkmal in die Source-/Drainöffnungen eingefüllt wird. Durch Ersetzen eines wesentlichen Abschnitts des epitaktischen Source-/Drainmerkmals durch ein Metall-Source-/Drainmerkmal weist das Source-/Drainmerkmal der vorliegenden Offenbarung einen reduzierten Kontaktwiderstand auf. Um das Metall-Source-/Drainmerkmal auszubilden, bilden Verfahren der vorliegenden Offenbarung ein epitaktisches Dummy-Merkmal in der Source-/Drainöffnung aus, damit es als ein Platzhalter dient, bevor es durch einen Dummy-Gatestapel mit einer funktionellen Gatestruktur ersetzt wird. Das epitaktischen Dummy-Merkmal wird dann entfernt, um Kanalelementflächen in Source-/Drainöffnungen freizulegen. Eine dünne epitaktische Schicht wird dann auf der freigelegten Kanalelementfläche aufgewachsen, ohne dass die Source-/Drainöffnungen aufgefüllt werden. Eine Metallsilizidschicht und ein Metall-Source-/Drainmerkmal werden dann im Rest der Source-/Drainöffnungen abgeschieden.
  • Die verschiedenen Aspekte der vorliegenden Offenbarung werden nun ausführlicher unter Bezugnahme auf die Figuren beschrieben. In 1 ist ein Verfahren 100 zum Ausbilden einer Halbleitervorrichtung aus einem Werkstück gemäß Ausführungsformen der vorliegenden Offenbarung dargestellt. Das Verfahren 100 ist lediglich ein Beispiel und soll die vorliegende Offenbarung nicht darauf beschränken, was explizite im Verfahren 100 dargestellt ist. Zusätzliche Schritte können für zusätzliche Ausführungsformen des Verfahrens vor, während und nach dem Verfahren 100 bereitgestellt werden, und einige beschriebene Schritte können ersetzt, eliminiert oder verschoben werden. Der Einfachheit halber werden hier nicht alle Schritte ausführlich beschrieben. Das Verfahren 100 ist nachstehend in Verbindung mit 2 bis 11 beschrieben, die Querschnittsteilansichten der Halbleitervorrichtung bei verschiedenen Fertigungsstufen gemäß Ausführungsformen des Verfahrens 100 von 1 sind.
  • Unter Bezugnahme auf 1 und 2 umfasst das Verfahren 100 einen Block 102, in dem ein Werkstück 200 empfangen wird. Das Werkstück 200 weist einen Stapel 204 aus mehreren abwechselnden Halbleiterschichten über einem Substrat 202 auf. Da eine Halbleitervorrichtung aus dem Werkstück 200 beim Abschluss des Prozesses ausgebildet ist, ist es zu beachten, dass das Werkstück 200 als eine Halbleitervorrichtung 200 bezeichnet werden kann, wie es der Kontext erfordert. Das Werkstück 200 weist ein Substrat 202 auf. In einigen Ausführungsformen kann das Substrat 202 ein Halbleitersubstrat, wie z.B. ein Siliziumsubstrat, sein. Das Substrat 202 kann verschiedene Schichten aufweisen, die leitfähige oder isolierende Schichten aufweisen, welche auf einem Halbleitersubstrat ausgebildet sind. Das Substrat 202 kann je nach Entwurfsanforderungen, wie im Stand der Technik bekannt, verschiedene Dotierungsausgestaltungen aufweisen. Zum Beispiel können verschiedene Dotierungsprofile (z.B. n-Wannen, p-Wannen) auf dem Substrat 202 in Gebieten ausgebildet werden, die für verschiedene Vorrichtungstypen (z.B. n-Transistoren, p-Transistoren) ausgelegt sind. Die geeignete Dotierung kann eine Ionenimplantation oder Dotierstoff- und/oder Diffusionsprozesse umfassen. Das Substrat 202 kann Isolationsmerkmale aufweisen, die zwischen den Gebieten liegen, welche verschiedene Vorrichtungstypen bereitstellen. Das Substrat 202 kann außerdem andere Halbleiter aufweisen, wie z.B. Germanium, Siliziumkarbid (SiC), Siliziumgermanium (SiGe) oder Diamant. Alternativ kann das Substrat 202 einen Verbindungshalbleiter und/oder einen Legierungshalbleiter aufweisen. Außerdem kann das Substrat 202 fakultativ eine epitaktische Schicht (Epi-Schicht) aufweisen, kann zur Steigerung der Leistungsfähigkeit verspannt sein, kann eine SOI-Struktur (Silizium auf einem Isolator) aufweisen und/oder kann andere geeignete Verbesserungsmerkmale aufweisen. In einer Ausführungsform des Verfahrens 100 wird eine APT-Implantation (Anti-Punch Through) durchgeführt, so dass sie in einem Gebiet, das zum Beispiel unter dem Kanalgebiet einer Vorrichtung liegt, ausgebildet wird, um einen Durchgriff oder eine unerwünschte Diffusion zu verhindern.
  • Das Werkstück 200 weist einen Stapel 204 aus mehreren abwechselnden Halbleiterschichten über einem Substrat 202 auf. Der Stapel 204 weist erste Halbleiterschichten 206 und zweite Halbleiterschichten 208 auf, die vertikal (z.B. entlang der z-Richtung) in einer verschachtelten oder abwechselnden Ausgestaltung von einer Fläche des Substrats 202 gestapelt sind. In einigen Ausführungsformen werden die ersten Halbleiterschichten 206 und die zweiten Halbleiterschichten 208 in der beschriebenen verschachtelten oder abwechselnden Ausgestaltung epitaktisch aufgewachsen. In solchen Ausführungsformen können die ersten Halbleiterschichten 206 und die zweiten Halbleiterschichten 208 auch als erste epitaktische Schichten 206 und zweite epitaktische Schichten 208 bezeichnet werden. In einigen Ausführungsformen kann epitaktisches Wachstum der ersten epitaktischen Schichten 206 und der zweiten epitaktischen Schichten 208 mithilfe eines Molekularstrahlepitaxie-Prozesses (MBE-Prozesses), eines chemischen Gasphasenabscheidungsprozesses (CVD-Prozesses), eines metallorganischen chemischen Gasphasenabscheidungsprozesses (MOCVD-Prozesses), eines anderen geeigneten epitaktischen Aufwachsprozesses oder Kombinationen davon abgeschieden werden. Eine Zusammensetzung der ersten epitaktischen Schichten 208 ist von einer Zusammensetzung der zweiten epitaktischen Schichten 208 verschieden, um während anschließender Verarbeitung eine Ätzselektivität und/oder verschiedene Oxidationsraten zu erzielen. In einigen Ausführungsformen weisen die ersten epitaktischen Schichten 206 eine erste Ätzrate gegenüber einem Ätzmittel auf und die zweiten epitaktischen Schichten 208 weisen eine zweite Ätzrate gegenüber dem Ätzmittel auf, wobei die zweite Ätzrate kleiner ist als die erste Ätzrate. In einigen Ausführungsformen weisen die ersten epitaktischen Schichten 206 eine erste Oxidationsrate auf und die zweiten epitaktischen Schichten 208 weisen eine zweite Oxidationsrate auf, wobei die zweite Oxidationsrate kleiner ist als die erste Oxidationsrate. In der dargestellten Ausführungsform weisen die ersten epitaktischen Schichten 206 und die zweiten epitaktischen Schichten 208 verschiedene Materialien, Atomprozentsätze der Bestandteile, Gewichtsprozentsätze der Bestandteile, Dicken und/oder Charakteristiken auf, um gewünschte Ätzselektivität während eines Ätzprozesses zu erzielen, wie z.B. eines Ätzprozesses, der zum Ausbilden aufgehängter Kanalelemente in Kanalgebieten einer Multi-Gate-Vorrichtung, wie z.B. einer GAA-Vorrichtung, implementiert wird. Wenn zum Beispiel die ersten epitaktischen Schichten 206 Siliziumgermanium aufweisen und die zweiten epitaktischen Schichten 208 Silizium aufweisen, ist eine Silizium-Ätzrate der zweiten epitaktischen Schichten 208 kleiner als eine Siliziumgermanium-Ätzrate der ersten epitaktischen Schichten 206. In einer Ausführungsform weisen die ersten epitaktischen Schichten 206 Siliziumgermanium (SiGe) auf und die zweiten epitaktischen Schichten 208 weisen Silizium (Si) auf. Alternativ können in einigen Ausführungsformen jede der ersten und der zweiten epitaktischen Schichten 206 und 208 andere Materialien aufweisen, wie z.B. Germanium, einen Verbindungshalbleiter, wie z.B. Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter, wie z.B. SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP, oder Kombinationen davon. In einigen Ausführungsformen sind die ersten und die zweiten epitaktischen Schichten 206 und 208 im Wesentlichen frei von Dotierstoffen (d.h. weisen eine extrinsische Dotierstoffkonzentration von ungefähr 0 cm-3 bis ungefähr 1×1017 cm-3 auf), wobei zum Beispiel keine absichtliche Dotierung während des epitaktischen Aufwachsprozesses durchgeführt wird.
  • Es ist zu beachten, dass drei (3) Schichten der ersten epitaktischen Schichten 206 und drei (3) Schichten der zweiten epitaktischen Schichten 208 abwechselnd angeordnet werden, wie in 2 dargestellt, was lediglich Veranschaulichungszwecken dient und nicht dazu gedacht ist, über das hinaus zu beschränken, was in den Ansprüchen ausdrücklich angegeben ist. Es versteht sich, dass eine beliebige Anzahl von epitaktischen Schichten im Stapel 204 ausgebildet werden kann. Die Anzahl von Schichten hängt von der gewünschten Anzahl von Kanalelementen für die Halbleitervorrichtung 200 ab. In einigen Ausführungsformen liegt die Anzahl der zweiten epitaktischen Schichten 208 zwischen 2 und 10. In einigen Ausführungsformen weisen alle der ersten epitaktischen Schichten 206 eine erste Dicke auf und alle der epitaktischen Schichten 208 weisen eine zweite Dicke auf. Die erste Dicke kann von der zweiten Dicke verschieden sein. Wie nachstehend ausführlicher beschrieben, können die zweiten epitaktischen Schichten 208 oder Teile davon als Kanalelement(e) für eine anschließend ausgebildete Multi-Gate-Vorrichtung dienen, und die zweite Dicke wird auf der Grundlage der Überlegungen bezüglich einer Vorrichtungsleistungsfähigkeit gewählt. Die ersten epitaktischen Schichten 206 in Kanalgebiet(en) können schließlich entfernt werden und dienen dazu, eine vertikale Distanz zwischen einem benachbarten Kanalgebiet(en) für eine anschließend ausgebildete Multi-Gate-Vorrichtung zu definieren, und die erste Dicke wird auf der Grundlage der Überlegungen bezüglich der Vorrichtungsleistungsfähigkeit gewählt. Dementsprechend können die ersten epitaktischen Schichten 206 auch als Opferschichten 206 bezeichnet werden, und die zweiten epitaktischen Schichten 208 können auch als Kanalschichten 208 bezeichnet werden.
  • Unter Bezugnahme auf 1 und 2 umfasst das Verfahren 100 einen Block 104, in dem eine Finnenstruktur 205 ausgebildet wird. Die Finnenstruktur 205 kann einen Substratabschnitt (d.h. einen Abschnitt des Substrats 202) und einen Halbleiterschichtstapelabschnitt (d.h. einen verbleibenden Abschnitt des Stapels 204) aufweisen. Die Finnenstruktur 205 weist eine Länge, die in X-Richtung definiert ist, eine Breite, die in Y-Richtung definiert ist, und eine Höhe, die in Z-Richtung definiert ist, auf. In einigen Implementierungen wird ein lithografischer und/oder Ätzprozess durchgeführt, um den Stapel 204 zu strukturieren, um die Finnenstruktur 205 auszubilden. Der lithografische Prozess kann umfassen: Ausbilden einer Fotolackschicht über dem Stapel 204 (zum Beispiel mithilfe einer Rotationsbeschichtung), Durchführen eines Backprozesses vor einer Belichtung, Durchführen eines Belichtungsprozesses unter Verwendung einer Maske, Durchführen eines Backprozesses nach der Belichtung, und Durchführen eines Entwicklungsprozesses. Während des Belichtungsprozesses, wird die Fotolackschicht mit einer Strahlungsenergie (wie z.B. Ultraviolett-Licht (UV-Licht), DUV-Licht (tiefes UV), oder EUV-Licht (extremes UV)) belichtet, wobei die Maske Strahlung an die Fotolackschicht je nach einer Maskenstruktur der Maske und/oder einem Maskentyp (zum Beispiel binäre Maske, Phasenverschiebungsmaske oder EUV-Maske) blockiert, transmittiert und/oder reflektiert, so dass ein Bild auf die Fotolackschicht projiziert wird, das der Maskenstruktur entspricht. Da die Fotolackschicht gegenüber einer Strahlungsenergie empfindlich ist, ändern sich belichtete Abschnitte der Fotolackschicht chemisch, und belichtete (oder nicht belichtete) Abschnitte der Fotolackschicht werden während des Entwicklungsprozesses je nach Charakteristiken der Fotolackschicht und Charakteristiken einer in dem Entwicklungsprozess verwendeten Entwicklerlösung gelöst. Nach dem Entwickeln weist die strukturierte Fotolackschicht eine Fotolackstruktur auf, die der Maske entspricht. Der Ätzprozess entfernt Abschnitte des Stapels 204 unter Verwendung der strukturierten Fotolackschicht als einer Ätzmaske. In einigen Ausführungsformen wird die strukturierte Fotolackschicht über einer Hartmaskenschicht, die über 204 angeordnet ist, entfernt, ein erster Ätzprozess entfernt Abschnitte der Hartmaskenschicht, um eine strukturierte Hartmaskenschicht auszubilden, und ein zweiter Ätzprozess entfernt Abschnitte des Stapels 204 unter Verwendung der strukturierten Hartmaskenschicht als einer Ätzmaske. Der Ätzprozess kann einen Trockenätzprozess, einen Nassätzprozess, einen anderen geeigneten Ätzprozess oder Kombinationen davon umfassen. In einigen Ausführungsformen ist der Ätzprozess ein reaktiver Ionenätzprozess (RIE-Prozess). Nach dem Ätzprozess wird die strukturierte Fotolackschicht (und in einigen Ausführungsformen eine Hartmaskenschicht) zum Beispiel mithilfe eines Fotolackstrippprozesses oder eines anderen geeigneten Prozesses entfernt. Alternativ kann die Finnenstruktur 205 durch mehrere Strukturierungsprozesse ausgebildet werden, wie z.B. einen lithografischen Doppelstrukturierungsprozess (DPL) (zum Beispiel einen LELE-Prozess (Lithografie-Ätzen-Lithografie-Ätzen), einen SADP-Prozess (eine selbstjustierende Doppelstrukturierung), einen SID-SADP-Prozess (SID: Spacer-is-Dielectric), einen anderen Doppelstrukturierungsprozess oder Kombinationen davon), einen Dreifachstrukturierungsprozess (z.B. einen LELELE-Prozess (Lithografie-Ätzen-Lithografie-Ätzen-Lithografie-Ätzen), einen selbstjustierenden Dreifachstrukturierungsprozess (SATP), einen anderen Dreifachstrukturierungsprozess oder Kombinationen davon), einen anderen Mehrfachstrukturierungsprozess (zum Beispiel einen selbstjustierenden Vierfachstrukturierungsprozess (SAQP)) oder Kombinationen davon. In einigen Ausführungsformen werden gerichtete selbstjustierende Techniken (Directed Self-Assembly, DSA) beim Strukturieren des Stapels 204 implementiert. Außerdem kann in einigen Ausführungsformen der Belichtungsprozess maskenlose Lithografie, Elektronenstrahlschreiben (e-Beam) und/oder Ionenstrahlschreiben zum Strukturieren der Fotolackschicht implementieren.
  • Unter Bezugnahme auf 1 und 2 umfasst das Verfahren 100 einen Block 106, in dem ein Isolationsmerkmal 207 benachbart zur Finnenstruktur 205 ausgebildet wird. In einigen Ausführungsformen wird das Isolationsmerkmal 207 über und/oder im Substrat 202 ausgebildet, um die Finnenstruktur 205 von einer benachbarten Finnenstruktur (nicht dargestellt), die der Finnenstruktur 205 ähnlich ist, zu isolieren. In einigen Implementierungen können die Isolationsmerkmale 207 verschiedene Strukturen aufweisen, wie z.B. STI-Strukturen (flache Grabenisolation). In diesen Ausführungsformen kann das Isolationsmerkmal 207 durch Abscheiden eines Isolationsmaterials über dem Werkstück 200 nach dem Ausbilden der Finnenstruktur 205, Planarisieren des Werkstücks 200 mithilfe eines chemisch-mechanischen Polierens (CMP), und Rückätzen der Isolationsmaterialschicht, um das Isolationsmerkmal 207 auszubilden, ausgebildet werden. In diesen Ausführungsformen kann die Isolationsmaterialschicht Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, mit Fluor dotiertes Silikatglas (FSG), Borsilikatglas (BSG) oder Phosphorsilikatglas (PSG), ein Low-k-Dielektrikum, Kombinationen davon und/oder andere geeignete Materialien aufweisen.
  • In einigen Ausführungsformen können dielektrische Finnen 212 fakultativ über dem Werkstück 100 bei Block 104 ausgebildet werden. In einem Beispielprozessablauf zum Ausbilden dielektrischer Finnen wird, nachdem die Isolationsmaterialschicht für das Isolationsmerkmal 207 über dem Werkstück 200 abgeschieden wurde und eine obere Fläche davon planarisiert wurde, ein Schlitz, der sich parallel zur Finnenstruktur 205 erstreckt, innerhalb der planarisierten Isolationsmaterialschicht ausgebildet. Daher wird ein dielektrisches Finnenmaterial im Schlitz abgeschieden. Das dielektrische Finnenmaterial ist von der Isolationsmaterialschicht, die die Isolationsmerkmale 207 bildet, verschieden. Dies ermöglicht es, dass die Isolationsmaterialschicht im vorstehend beschriebenen Rückätzprozess des Isolationsmerkmals selektiv geätzt wird, wodurch die dielektrischen Finnen 212 belassen werden, die sich über dem Isolationsmerkmal 207 erheben. In einigen Ausführungsformen kann das dielektrische Finnenmaterial Siliziumnitrid, Siliziumkohlenstoffnitrid, Siliziumkarbid, Aluminiumoxid, Zirkoniumoxid oder andere geeignete Materialien aufweisen. In Ausführungsformen, in denen dielektrische Finnen verwendet werden, liegt die Finnenstruktur 205 zwischen zwei dielektrischen Finnen 212 und dient dazu, Source-/Drainmerkmale benachbarter Vorrichtungen zu trennen. Die dielektrischen Finnen 212 können auch als Dummy-Finnen 212 oder Hybrid-Finnen 212 bezeichnet werden. In einigen Implementierungen kann die dielektrische Finne 212 eine Finnendicke F von zwischen ungefähr 5 nm und ungefähr 10 nm aufweisen. Ein solcher Bereich der Finnendicke F stellt eine hinreichende mechanische Stärke der dielektrischen Finnen 212 sicher, während die dielektrischen Finnen 212 nicht zu viel Raum zum Ausbilden der Source-/Drainmerkmale einnehmen.
  • Unter Bezugnahme auf 1 und 2 umfasst das Verfahren 100 einen Block 108, in dem ein Dummy-Gatestapel 210 über einem Kanalgebiet 205C der Finnenstruktur 205 ausgebildet wird. In einigen Ausführungsformen erstreckt sich der Dummy-Gatestapel 210 entlang der Y-Richtung über dem Kanalgebiet 205C der Finnenstruktur 205, die sich in Längsrichtung entlang der X-Richtung erstreckt. In Ausführungsformen, in denen die dielektrischen Finnen 212 ausgebildet werden, wird der Dummy-Gatestapel 210 auch über den dielektrischen Finnen 212 ausgebildet, wie in 2 dargestellt. In einigen Ausführungsformen wird ein Gateaustauschprozess (oder Gate-Zuletzt-Prozess) verwendet, wobei der Dummy-Gatestapel 210 als ein Platzhalter für eine funktionelle Gatestruktur dient und entfernt und durch die funktionelle Gatestruktur ersetzt werden soll. Andere Prozesse und Ausgestaltungen sind möglich. Außer dem Kanalgebiet 205C weist die Finnenstruktur 205 auch Source-/Draingebiete 205SD auf, die auf beiden Seiten des Kanalgebiets 205C entlang der X-Richtung angeordnet sind. Obwohl nicht explizite in 2 dargestellt, kann der Dummy-Gatestapel 210 eine Dummy-Dielektrikumsschicht über dem Kanalgebiet 205C, eine Dummy-Elektrodenschicht über der Dummy-Dielektrikumsschicht, und eine Gate-Top-Hartmaske über der Dummy-Elektrodenschicht aufweisen. In einigen Implementierungen kann die Dummy-Dielektrikumsschicht aus Siliziumoxid ausgebildet werden und die Dummy-Elektrodenschicht kann aus Polysilizium ausgebildet werden. Die Gate-Top-Hartmaske kann eine einzelne Schicht und eine Mehrfachschicht sein. In manchen Fällen weist die Mehrfachschicht der Gate-Top-Hartmaske eine Siliziumoxidschicht über der Dummy-Elektrodenschicht und eine Siliziumnitridschicht über der Siliziumoxidschicht auf. Das Ausbilden des Dummy-Gatestapels 210 kann verschiedene Prozessschritte umfassen, wie z.B. Schichtabscheiden, Strukturieren, Ätzen sowie andere geeignete Prozessschritte. Beispiele für Schichtabscheidungsprozesse umfassen eine Niederdruck-CVD, eine CVD, eine Plasma-unterstützte CVD (PECVD), eine PVD, eine ALD, thermische Oxidation, e-Strahlverdampfen oder andere geeignete Abscheidungstechniken oder Kombinationen davon. Zum Beispiel kann der Strukturierungsprozess einen lithografischen Prozess (z.B. Fotolithografie oder e-Strahl-Lithografie) umfassen, der ferner ein Fotolackaufschichten (z.B. Rotationsbeschichten), Soft-Backen, Maskenausrichten, Belichten, Backen nach dem Belichten, Entwickeln des Fotolacks, Spülen, Trocknen (z.B. Rotationstrocknen und/oder Hartbacken), andere geeignete lithografische Techniken und/oder Kombinationen davon umfassen kann. In einigen Ausführungsformen kann der Ätzprozess ein Trockenätzen (z.B. RIE-Ätzen), ein Nassätzen und/oder andere Ätzverfahren umfassen.
  • Unter Bezugnahme auf 1 und 3 umfasst das Verfahren 100 einen Block 110, bei dem eine erste dielektrische Schicht 214 über dem Werkstück 200 ausgebildet wird. In einigen Ausführungsformen kann die erste dielektrische Schicht 214 unter Verwendung einer subatmosphärischen CVD (SACVD), einer CVD, einer Plasma-unterstützten CVD (PECVD), einer ALD oder einer geeigneten Technik abgeschieden werden. Die erste dielektrische Schicht 214 kann Siliziumoxid, Hafniumsilizid, Siliziumoxikarbid, Aluminiumoxid, Zirkoniumsilizid, Aluminiumoxinitrid, Zirkoniumoxid, Hafniumoxid, Hafnium-Zirkoniumoxid, Titanoxid, Zirkonium-Aluminiumoxid, Zinkoxid, Tantaloxid, Lanthanoxid, Yttriumoxid, Tantal-Kohlenstoffnitrid, Siliziumnitrid, Siliziumoxidkohlenstoffnitrid, Silizium-Zirkoniumnitrid oder Siliziumkohlenstoffnitrid aufweisen. Wie nachstehend besprochen sein wird, wird die erste dielektrische Schicht 214 derart gewählt, dass eine zweite dielektrische Schicht (224, in 6 dargestellt) selektiv geätzt werden kann, ohne die erste dielektrische Schicht 214 wesentlich zu beschädigen. In einigen Implementierungen wird nach dem Abscheiden der ersten dielektrischen Schicht 214 ein Überschuss der ersten dielektrischen Schicht 214 zurückgeätzt und von oberen Flächen der dielektrischen Finnen 212 (falls vorhanden), der Finnenstruktur 205 und des Dummy-Gatestapels 210 entfernt, wie in 3 dargestellt. In einigen Ausführungsformen wird ein Gatespacer 216 über Seitenwänden der Dummy-Gatestapel 210 ausgebildet. In einigen Ausführungsformen wird ein Spacermaterial zum Ausbilden des Gatespacers 216 konform über dem Werkstück 200, einschließlich über oberen Flächen und Seitenwänden des Dummy-Gatestapels 210 abgeschieden, um eine Spacermaterialschicht auszubilden. Der Begriff „konform“ kann hier zur Erleichterung der Beschreibung einer Schicht verwendet werden, die eine im Wesentlichen gleichmäßige Dicke über verschiedenen Gebieten aufweist. Der Gatespacer 216 kann eine Einzelschichtausgestaltung aufweisen oder mehrere Schichten aufweisen. Der Gatespacer 216 kann aus dem gleichen Material und unter Verwendung desselben Prozesses ausgebildet werden wie bei der ersten dielektrischen Schicht 214. In einer Ausführungsform werden die erste dielektrische Schicht 214 und der Gatespacer gleichzeitig ausgebildet. Das heißt, nach dem Abscheiden der ersten dielektrischen Schicht 214 über dem Werkstück 200 kann ein anisotroper Ätzprozess durchgeführt werden, um die überschüssige erste dielektrische Schicht 214 über der nach oben weisenden Fläche zu entfernen, wodurch sowohl der Gatespacer 216 auf Seitenwänden des Dummy-Gatestapels 210 als auch die erste dielektrische Schicht 214 im Raum, der durch das Isolationsmerkmal 207, das Source-/Draingebiet 205SD und den Dummy-Gatestapel 210 definiert ist, ausgebildet wird.
  • Unter Bezugnahme auf 1 und 4 umfasst das Verfahren 100 einen Block 112, bei dem die Finnenstruktur 205 geätzt wird, um eine Source-/Drainaussparung 218 in einem Source-Draingebiet 205SD der Finnenstruktur 205 auszubilden. Bei Block 112 wird das Source-/Draingebiet 205SD der Finnenstruktur 205 selektiv geätzt, um eine Source-/Drainaussparung 218 auszubilden, ohne die erste dielektrische Schicht 214, den Gatespacer 216 und den Dummy-Gatestapel 210 wesentlich zu ätzen. Die Source-/Drainaussparung 218 kann auch als Source-/Draingraben 218 bezeichnet werden. Wie in 4 dargestellt, sind Seitenwände des Stapels 204 im Kanalgebiet 205C in der Source-/Drainaussparung 218 freigelegt. Obwohl nicht explizite dargestellt, können ein fotolithografischer Prozess und mindestens eine Hartmaske verwendet werden, um Vorgänge bei Block 112 durchzuführen. In einigen Ausführungsformen werden die Abschnitte der Finnenstruktur 205, die nicht durch den Dummy-Gatestapel 210 und den Gatespacer 216 abgedeckt sind, mithilfe eines Trockenätzens oder eines geeigneten Ätzprozesses geätzt, um die Source-/Drainaussparung 218 auszubilden. Zum Beispiel kann der Trockenätzprozess ein Sauerstoff-haltiges Gas, ein Fluor-haltiges Gas (z.B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein Chlor-haltiges Gas (z.B. Cl2, CHCl3, CCl4 und/oder BCl3), ein Bromhaltiges Gas (z.B. HBr und/oder CHBr3), ein Iod-haltiges Gas, andere geeignete Gase und/oder Plasmen oder Kombinationen davon implementieren.
  • Unter Bezugnahme auf 1 und 5 umfasst das Verfahren 100 einen Block 114, in dem Innenspacermerkmale 220 ausgebildet werden. Um die in 5 dargestellten Innenspacermerkmale 220 auszubilden, werden die in der Source-/Drainaussparung 218 freigelegten Opferschichten 206 selektiv und teilweise ausgespart, um Innenspaceraussparungen im Kanalgebiet 205C auszubilden, während die freigelegten Kanalschichten 208 im Wesentlichen ungeätzt sind. In einer Ausführungsform, in der die Kanalschichten 208 im Wesentlichen aus Si bestehen, und die Opferschichten 206 im Wesentlichen aus SiGe bestehen, kann das selektive Aussparen der Opferschichten 206 einen SiGe-Oxidationsprozess, auf den ein SiGe-Oxid-Entfernen folgt, umfassen. In jenen Ausführungsformen kann der SiGe-Oxidationsprozess ein Verwenden von Ozon umfassen. In einigen Ausführungsformen kann das selektive Aussparen ein selektiver isotroper Ätzprozess (z.B. ein selektiver Trockenätzprozess oder ein selektiver Nassätzprozess) sein, und das Ausmaß, in dem die Opferschichten 206 ausgespart werden, wird durch die Dauer des Ätzprozesses gesteuert. In einigen Ausführungsformen kann der selektive Trockenätzprozess ein Verwenden eines oder mehrerer Fluor-basierten Ätzmittel, wie z.B. eines Fluorgases oder Fluorkohlenwasserstoffs, umfassen. In einigen Ausführungsformen kann der selektive Nassätzprozess ein Flusssäure-(HF) oder NH4OH-Ätzmittel umfassen. Das Innenspacermaterial wird dann über dem Werkstück 200 mithilfe einer CVD, einer PECVD, einer SACVD, einer ALD oder eines anderen geeigneten Verfahrens abgeschieden. Überschüssiges Innenspacermaterial, das nicht in den Innenspaceraussparungen abgeschieden wurde, wird in einem Rückätzprozess entfernt. Das Innenspacermaterial kann Siliziumoxid, Hafniumsilizid, Siliziumoxikarbid, Aluminiumoxid, Zirkoniumsilizid, Aluminiumoxinitrid, Zirkoniumoxid, Hafniumoxid, Hafnium-Zirkoniumoxid, Titanoxid, Zirkonium-Aluminiumoxid, Zinkoxid, Tantaloxid, Lanthanoxid, Yttriumoxid, Tantal-Kohlenstoffnitrid, Siliziumnitrid, Siliziumoxidkohlenstoffnitrid, Silizium-Zirkoniumnitrid oder Siliziumkohlenstoffnitrid aufweisen.
  • Unter Bezugnahme auf 1 und 6 umfasst das Verfahren 100 einen Block 116, bei dem ein Dummy-Source-/Drainmerkmal 222 in der Source-/Drainaussparung 218 ausgebildet wird. Ähnlich dem Dummy-Gatestapel 210, der als ein Platzhalter für eine funktionelle Gatestruktur dient, dient das Dummy-Source-/Drainmerkmal 222 als ein Platzhalter für die funktionellen Source-/Drainmerkmale. Das heißt, mindestens in einigen Ausführungsformen der vorliegenden Offenbarung soll das Dummy-Source-/Drainmerkmal 222 in einem anschließenden Prozess im Wesentlichen entfernt werden und stellt daher keinen Teil der endgültigen Struktur dar. Das Material für das Dummy-Source-/Drainmerkmal 222 wird derart gewählt, dass es selektiv entfernt werden kann, ohne die erste dielektrische Schicht 215, den Gatespacer 216 und die Kanalschichten 208 im Kanalgebiet 205C zu beschädigen. In einigen Ausführungsformen kann das Dummy-Source-/Drainmerkmal 222 aus einem Halbleitermaterial ausgebildet werden und kann Silizium und Germanium aufweisen. In diesen Ausführungsformen ermöglicht es die Germaniumzusammensetzung im Dummy-Source-/Drainmerkmal 222, dass das Dummy-Source-/Drainmerkmal 222 selektiv entfernt wird, ohne die erste dielektrische Schicht 214, den Gatespacer 216 und die Kanalschichten 208 im Kanalgebiet 205C zu beschädigen. Außerdem wird in diesen Ausführungsformen das Dummy-Source-/Drainmerkmal 222 aus SiGe ausgebildet und seine Germaniumkonzentration beträgt zwischen ungefähr 20 % und ungefähr 60 %. Obwohl das Dummy-Source-/Drainmerkmal 222 eine Zusammensetzung aufweisen kann, die jener der Opferschichten 206 ähnlich ist, sind die Opferschicht 206 zu diesem Zeitpunkt durch die bei Block 114 ausgebildeten Innenspacermerkmale 220 geschützt und sind nicht gefährdet. In einigen Implementierungen kann das Dummy-Source-/Drainmerkmal 222 mit einem n-Dotierstoff, wie z.B. Phosphor (P) und Arsenid (As), oder einem p-Dotierstoff, wie z.B. Bor (B), dotiert werden. In einigen anderen Ausführungsformen kann das Dummy-Source-/Drainmerkmal 22 frei von Dotierstoffen sein.
  • Unter Bezugnahme auf 1 und 6 umfasst das Verfahren 100 einen Block 118, bei dem eine zweite dielektrische Schicht 224 über dem Werkstück abgeschieden wird. In einigen Ausführungsformen weist die zweite dielektrische Schicht 224 eine dielektrische Zwischenschicht (ILD-Schicht) auf. In einigen Ausführungsformen weist die zweite dielektrische Schicht 224 Materialien auf, wie z.B. Tetraethylorthosilikatoxid (TEOS-Oxid), undotiertes Silikatglas oder dotiertes Siliziumoxid, wie z.B. Borphosphorsilikatglas (BPSG), geschmolzenes Quarzglas (fused silica glass, FSG), Phosphorsilikatglas (PSG), mit Bor dotiertes Silikatglas (BSG) und/oder andere geeignete dielektrische Materialien. Die zweite dielektrische Schicht 224 kann mithilfe eines PECVD-Prozesses oder einer anderen geeigneten Abscheidungstechnik abgeschieden werden. In einigen Ausführungsformen kann nach dem Ausbilden der zweiten dielektrischen Schicht 224 das Werkstück 200 temperiert werden, um die Integrität der zweiten dielektrischen Schicht 224 zu verbessern. In einigen Ausführungsformen kann nach dem Abscheiden der zweiten dielektrischen Schicht 224 ein Planarisierungsprozess durchgeführt werden, um überschüssige dielektrische Materialien zu entfernen. Zum Beispiel umfasst ein Planarisierungsprozess einen chemisch-mechanischen Planarisierungsprozess (CMP-Prozess), der Abschnitte der zweiten dielektrischen Schicht 224, die über dem Dummy-Gatestapel 210 liegen, entfernt und eine obere Fläche des Werkstücks 200 planarisiert. In einigen Ausführungsformen entfernt der CMP-Prozess außerdem die Gate-Top-Hartmaske und legt die Dummy-Elektrodenschicht frei. Ein Freilegen der Dummy-Elektrodenschicht ermöglicht das Entfernen des Dummy-Gatestapels 210 und eine Freilegung der Kanalschichten 208.
  • Unter Bezugnahme auf 1 und 6 umfasst das Verfahren 100 einen Block 120, in dem der Dummy-Gatestapel 210 durch eine funktionelle Gatestruktur 226 ersetzt wird. In einigen Ausführungsformen umfassen die Vorgänge bei Block 120 ein Entfernen des Dummy-Gatestapels 210 (einschließlich der Dummy-Gatedielektrikumsschicht und der Dummy-Elektrodenschicht), was zu einem Gategraben über dem Kanalgebiet 205C führt. Das Entfernen des Dummy-Gatestapels 210 kann einen oder mehrere Ätzprozesse umfassen, die gegenüber dem Material im Dummy-Gatestapel 210 selektiv sind. Zum Beispiel kann das Entfernen des Dummy-Gatestapels 210 unter Verwendung eines selektiven Nassätzens, eines selektiven Trockenätzens oder einer Kombination davon, die der Dummy-Elektrodenschicht gegenüber selektiv ist, durchgeführt werden. Die Opferschichten 206 und die Kanalschichten 208 im Kanalgebiet 205C sind im Gategraben freigelegt. Nach dem Entfernen des Dummy-Gatestapels 210 kann das Verfahren 100 Vorgänge umfassen, um die Opferschichten 206 zwischen den Kanalschichten 208 im Kanalgebiet 205C selektiv zu entfernen. Das selektive Entfernen der Opferschichten 206 legt die Kanalschichten 208 frei, um Kanalelemente 208 auszubilden. Es ist zu beachten, dass der Einfachheit halber das gleiche Bezugszeichen 208 verwendet wird, um Kanalelemente 208 zu kennzeichnen. Das selektive Entfernen der Opferschichten 206 kann durch selektives Trockenätzen, selektives Nassätzen oder andere selektive Ätzprozesse implementiert werden. In einigen Ausführungsformen umfasst das selektive Nassätzen ein APM-Ätzen (z.B. Ammoniakwasser-Wasserstoffperoxid-Wassermischung). In einigen Ausführungsformen umfasst das selektive Entfernen SiGe-Oxidation, auf die ein SiGeOx-Entfernen folgt. Zum Beispiel kann die Oxidation durch Ozonreinigung und anschließendes Entfernen von SiGeOx durch ein Ätzmittel, wie z.B. NH4OH, bereitgestellt werden.
  • Nachdem die Kanalelemente 208 freigelegt wurden, wird dann die funktionelle Gatestruktur 226 im Gategraben ausgebildet, so dass sie jedes der freigelegten Kanalelemente 208 umschließt. In verschiedenen Ausführungsformen kann die funktionelle Gatestruktur 226 eine Grenzflächenschicht, eine high-K-Gatedielektrikumsschicht, die über der Grenzflächenschicht ausgebildet wird, und/oder eine Gateelektrodenschicht, die über der High-K-Gatedielektrikumsschicht ausgebildet ist, aufweisen. High-k-Dielektrika, wie hier verwendet und beschrieben, weisen dielektrische Materialien auf, die eine hohe Dielektrizitätskonstante aufweisen, zum Beispiel größer als jene vom thermischen Siliziumoxid (~3,9). Die Gateelektrodenschicht kann ein Metall, eine Metalllegierung oder Metallsilizid aufweisen. Außerdem kann das Ausbilden der funktionellen Gatestruktur 226 Abscheidungen umfassen, um verschiedene Gatematerialien, eine oder mehrere Liner-Schichten auszubilden, und einen oder mehrere CMP-Prozesse, um überschüssige Gatematerialien zu entfernen und dadurch eine obere Fläche des Werkstücks 200 zu planarisieren. In einigen Ausführungsformen kann die Grenzflächenschicht der funktionellen Gatestruktur 226 ein dielektrisches Material aufweisen, wie z.B. Siliziumoxid, Hafniumsilikat oder Siliziumoxidnitrid. Die Grenzflächenschicht kann durch chemische Oxidation, thermische Oxidation, eine Atomlagenabscheidung (ALD), eine chemische Gasphasenabscheidung (CVD) und/oder ein anderes geeignetes Verfahren ausgebildet werden. Die High-K-Gatedielektrikumsschicht der funktionellen Gatestruktur 226 kann eine High-k-Dielektrikumsschicht, wie z.B. Hafniumoxid, aufweisen. Alternativ kann die High-K-Gatedielektrikumsschicht der funktionellen Gatestruktur 226 andere High-K-Dieleketrika, wie z.B. TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, Oxinitride (SiON), Kombinationen davon oder ein anderes geeignetes Material aufweisen. Die High-K-Gatedielektrikumsschicht kann mithilfe einer ALD, einer physikalischen Gatedielektrikumsschicht (PVD), einer CVD, einer Oxidation und/oder anderer geeigneter Verfahren ausgebildet werden.
  • Die Gateelektrodenschicht der funktionellen Gatestruktur 266 kann eine einfache Schicht oder alternativ eine mehrschichtige Struktur aufweisen, wie z.B. verschiedene Kombinationen aus einer Metallschicht mit einer ausgewählten Austrittsarbeit, um die Vorrichtungsleistungsfähigkeit (Austrittsarbeitsmetallschicht) zu verbessern, einer Liner-Schicht, einer Benetzungsschicht, einer Anhaftungsschicht, einer Metalllegierung oder Metallsilizid. Als Beispiel kann die Gateelektrodenschicht der funktionellen Gatestruktur 226 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, andere geeignete Metallmaterialien oder eine Kombination davon aufweisen. In verschiedenen Ausführungsformen kann die Gateelektrodenschicht der funktionellen Gatestruktur 226 mithilfe einer ALD, einer PVD, einer CVD, einer e-Strahlverdampfung oder eines anderen geeigneten Prozesses ausgebildet werden. Außerdem kann die Gateelektrodenschicht separat für N-FET- und P-FET-Transistoren ausgebildet werden, die verschiedene Metallschichten verwenden können (z.B. zum Bereitstellen unterschiedlicher n- und p-Austrittsarbeitsmetallschichten). In verschiedenen Ausführungsformen kann ein CMP-Prozess durchgeführt werden, um überschüssiges Metall von der Gateelektrodenschicht der funktionellen Gatestruktur 226 zu entfernen, und dadurch eine im Wesentlichen plane obere Fläche der funktionellen Gatestruktur 226 bereitzustellen. Die funktionelle Gatestruktur 226 weist Abschnitte auf, die zwischen den Kanalelementen 208 im Kanalgebiet 205C liegen.
  • Unter Bezugnahme auf 1, 7 und 8 umfasst das Verfahren 100 einen Block 122, bei dem eine Source-/Drainöffnung 228 ausgebildet wird, um die Kanalelemente 208 und die Innenspacermerkmale 220 freizulegen. Die Source-/Drainöffnung 228 kann eine obere Öffnung 228T und eine untere Öffnung 228B aufweisen. Wie in 8 dargestellt, wird die obere Öffnung 228T ausgebildet, wenn die zweite dielektrische Schicht 224 durch Verwenden einer strukturierten Fotolackschicht als einer Ätzmaske geätzt wird; und die untere Öffnung 228B wird ausgebildet, wenn das Dummy-Source-/Drainmerkmal 222 selektiv entfernt wird. In einigen Ausführungsformen werden die obere Öffnung 228T und die untere Öffnung 228B in separaten Ätzprozessen bei Block 122 ausgebildet. Unter Bezugnahme auf 7 wird die zweite dielektrische Schicht 224 zuerst geätzt, um die obere Öffnung 228T auszubilden. Da die zweite dielektrische Schicht 224 eine Zusammensetzung aufweist, die von jenen der ersten dielektrischen Schicht 214 und des Dummy-Source-/Drainmerkmals 222 verschieden ist, kann die obere Öffnung 228T geätzt werden, ohne dass die erste dielektrische Schicht 214 und das Dummy-Source-/Drainmerkmal 222 wesentlich beschädigt werden. Das Ausbilden der oberen Öffnung 228T legt das Dummy-Source-/Drainmerkmal 222 und einen Abschnitt der ersten dielektrischen Schicht 214 frei. Unter Bezugnahme auf 8 wird dann das Dummy-Source-/Drainmerkmal 222 selektiv entfernt, um die untere Öffnung 228B auszubilden. In einigen Ausführungsformen, in denen das Dummy-Source-/Drainmerkmal 222 Siliziumgermanium aufweist, kann das Entfernen des Dummy-Source-/Drainmerkmals 222 unter Verwendung von Prozessen durchgeführt werden, die jenen ähnlich sind, welche zum Entfernen der Opferschichten 206 bei Block 120 verwendet werden.
  • Unter Bezugnahme auf 1 und 9 umfasst das Verfahren 100 einen Block 124, bei dem ein dünnes epitaktisches Merkmal 230 auf Seitenwänden der Kanalelemente 208 ausgebildet wird. Wie seine Bezeichnung nahelegt, wird das dünne epitaktische Merkmal 230 unter Verwendung eines epitaktischen Aufwachsprozesses, wie z.B. einer Gasphasenepitaxie (VPE), einer Ultrahochvakuum-CVD (UHV-CVD) oder einer Molekularstrahlepitaxie (MBE) ausgebildet. Da der epitaktische Aufwachsprozess gegenüber Halbleitermaterialien (z.B. Siliziumkanalelementen 208) selektiv ist und bei dielektrischen Materialien (z.B. das Innenspacermerkmal 220, die erste dielektrische Schicht 214 und die zweite dielektrische Schicht 224) vernachlässigbar ist, wird das dünne epitaktische Merkmal 230 von den freigelegten Seitenflächen der Kanalelemente 208 entlang der X-Richtung aufgewachsen. In manchen Fällen wird das dünne epitaktische Merkmal 230 bis zu einer ersten Dicke T zwischen ungefähr 3 nm und ungefähr 10 nm, einschließlich zwischen ungefähr 5 nm und ungefähr 8 nm, ausgebildet. Wie in 9 dargestellt, weist die untere Öffnung 228B eine erste Breite W1 entlang der Y-Richtung, eine Höhe H entlang der Z-Richtung und eine zweite dicke T2 entlang der X-Richtung auf. Die obere Öffnung 228T weist eine zweite Breite W2 entlang der Y-Richtung auf. In manchen Fällen kann die erste Breite W1 zwischen ungefähr 20 nm und ungefähr 80 nm betragen, die Höhe H kann zwischen ungefähr 40 nm und ungefähr 60 nm betragen, die zweite Dicke T2 kann zwischen ungefähr 15 nm und ungefähr 25 nm betragen, und die zweite Breite W2 kann zwischen ungefähr 30 nm und ungefähr 70 nm betragen. Es ist zu sehen, dass ein mögliches herkömmliches epitaktisches Merkmal, welches die untere Öffnung 228B im Wesentlichen auffüllt, die zweite Dicke T2 aufweist. Das dünne epitaktische Merkmal 230 (mit der ersten Dicke T1 zwischen ungefähr 3 nm und ungefähr 10 nm) ist dünner als das mögliche herkömmliche epitaktische Merkmal (mit der zweiten Dicke T2 zwischen ungefähr 15 nm und ungefähr 25 nm). In manchen Fällen kann das mögliche herkömmliche epitaktische Merkmal ähnlich dem Dummy-Source-/Drainmerkmal 222 hinsichtlich Zusammensetzungen und Abmessungen sein.
  • In Abhängigkeit vom Leitfähigkeitstyp der Halbleitervorrichtung 200 kann das dünne epitaktische Merkmal 230 vom n-Typ oder p-Typ sein. Ein dünnes epitaktisches Source-/Drainmerkmal 230 vom n-Typ kann Si, GaAs, GaAsP, SiP oder ein anderes geeignetes Material aufweisen. Das dünne epitaktische Source-/Drainmerkmal 230 vom n-Typ kann während des epitaktischen Prozesses durch Einführen von Dotierungsspezies, die n-Dotierstoffe, wie z.B. Phosphor oder Arsen, und/oder andere geeignete Dotierstoffe, einschließlich Kombinationen davon aufweisen, in-situ dotiert werden. In einem Ausführungsbeispiel kann ein dünnes epitaktisches Source-/Drainmerkmal 230 vom n-Typ in einer n-Vorrichtung SiP aufweisen. Ein dünnes epitaktisches Source-/Drainmerkmal 230 vom p-Typ kann Si, Ge, AlGaAs, SiGe, mit Bor dotiertes SiGe oder ein anderes geeignetes Material aufweisen. Das dünne epitaktische Source-/Drainmerkmal 230 vom p-Typ kann während des epitaktischen Prozesses durch Einführen von Dotierungsspezies, die p-Dotierstoffe, wie z.B. Bor oder BF2, und/oder andere geeignete Dotierstoffe, einschließlich Kombinationen davon aufweisen, in-situ dotiert werden. In einem Ausführungsbeispiel kann ein dünnes epitaktisches Source-/Drainmerkmal 230 vom p-Typ in einer p-Vorrichtung SiGeB aufweisen. In einigen Implementierungen kann der epitaktische Aufwachsprozess zum Ausbilden des dünnen epitaktischen Merkmals 230 eine erhöhte Prozesstemperatur verwenden, die Risiken einer Schädigung der funktionellen Gatestruktur 226 bergen kann. Da jedoch das dünne epitaktische Merkmal 230 dünn ist und sein Ausbilden weniger Zeit in Anspruch nimmt, können solche Risiken minimiert werden.
  • Unter Bezugnahme auf 1 und 10 umfasst das Verfahren 100 einen Block 126, bei dem eine Silizidschicht 234 auf dem ultradünnen epitaktischen Merkmal ausgebildet wird. In einem Beispielprozess wird eine Metallschicht 232 auf Flächen des dünnen epitaktischen Merkmals 230 und des Innenspacermerkmals 220 abgeschieden und das Werkstück 200 wird temperiert, um eine Silizidierungsreaktion zwischen dem Silizium des dünnen epitaktischen Merkmals 203 und der Metallschicht 232 herbeizuführen, um die Silizidschicht 234 auszubilden. In einigen Implementierungen kann die Metallschicht 232 Titan (Ti), Nickel (Ni), Kobalt (Co), Tantal (Ta) oder Wolfram (W) aufweisen. In einer Ausführungsform kann die Metallschicht 232 aus einer Metallspezies ausgebildet werden, die aus Titan (Ti), Nickel (Ni) und Kobalt (Co) ausgewählt wird. Da wenig oder kein Silizid an der Grenzfläche zwischen den Innenspacermerkmalen 220 und der Metallschicht 232 gebildet werden kann, behält die Metallschicht 232 im Wesentlichen ihre Zusammensetzung und wird nicht zu Metallsilizid. Wie in 10 dargestellt, ist nach dem Abschluss der Vorgänge bei Block 126 die Silizidschicht 234 auf dem dünnen epitaktischen Merkmal 230 abgeschieden und die Metallschicht 232 ist auf den Innenspacermerkmalen 220 angeordnet. Aufgrund des selektiven Charakters des Ausbildens der Silizidschicht 234 ist die Silizidschicht 234 lediglich über den dünnen epitaktischen Merkmalen 230 vorhanden, die entlang der Z-Richtung voneinander beabstandet sind, die Silizidschicht 234 kann auch als Silizidmerkmale 232 betrachtet und bezeichnet werden, die ebenfalls entlang der Z-Richtung voneinander beabstandet sind. Je nach der Zusammensetzung des dünnen epitaktischen Merkmals 230 kann die Zusammensetzung der bei Block 126 ausgebildeten Silizidschicht 234 Metallsilizid, Metallgermanid, Metallgalliumid, Metallaluminid zusammen mit n-Dotierstoffen oder p-Dotierstoffen aufweisen. Wenn das dünne epitaktische Merkmal 230 von n-Typ zum Verwenden mit einer n-Halbleitervorrichtung ist, kann die Silizidschicht 234 Titansilizid, Nickelsilizid, Kobaltsilizid, Tantalsilizid, Wolframsilizid, Titangalliumid, Nickelgalliumid, Kobaltgalliumid, Tantalgalliumid, Wolframgalliumid, sowie n-Dotierstoffe Phosphor (P) oder Arsenid (As) aufweisen. Wenn das dünne epitaktische Merkmal 230 von p-Typ zum Verwenden mit einer p-Halbleitervorrichtung ist, kann die Silizidschicht 234 Titansilizid, Nickelsilizid, Kobaltsilizid, Tantalsilizid, Wolframsilizid, Titangermanid, Nickelgermanid, Kobaltgermanid, Tantalgermanid, Wolframgermanid, sowie p-Dotierstoffe Bor (B) oder Aluminium (Al) aufweisen. In manchen Fällen kann die Silizidschicht 234 aus einer Metallsilizidspezies ausgebildet werden, die aus Titansilizid, Nickelsilizid und Kobaltsilizid ausgewählt wird. In einigen nicht separat dargestellten alternativen Ausführungsformen kann überschüssige Metallschicht 232, die nicht zur Silizidschicht 234 wurde, selektiv entfernt werden. In jenen alternativen Ausführungsformen ist die Metallschicht 232 in der endgültigen Halbleitervorrichtung 200 nicht vorhanden.
  • Unter Bezugnahme auf 1 und 11 umfasst das Verfahren 100 einen Block 128, in dem ein Metall-Source-/Drainmerkmal 236 ausgebildet wird. Bei Block 128 wird der Rest der unteren Öffnung 228B (der nicht durch das dünne epitaktische Merkmal 230, die Metallschicht 232 und die Silizidschicht 234 belegt wird) mit einem Metallmaterial gefüllt, um das Metall-Source-/Drainmerkmal 236 auszubilden. In einigen Implementierungen kann das Metallmaterial unter Verwendung einer physikalischen Gasphasenabscheidung (PVD), einer CVD oder einer ALD abgeschieden werden und kann aus Kobalt (Co), Ruthenium (Ru) oder Wolfram (W) ausgebildet werden. Da das Metall-Source-/Drainmerkmal 236 aus dem Metallmaterial ausgebildet wird, weist es eine größere elektrische Leitfähigkeit auf als epitaktische Merkmale, wie stark auch immer sie mit Dotierstoffen dotiert sind. Die Implementierung des Metall-Source-/Drainmerkmals 236 kann daher den Kontaktwiderstand stark reduzieren.
  • Unter Bezugnahme auf 1, 11 und 12 umfasst das Verfahren 100 einen Block 130, bei dem ein Source-/Drainkontakt 238 über dem Metall-Source-/Drainmerkmal ausgebildet wird. In einigen Ausführungsformen kann ein Metallmaterial in der oberen Öffnung 228T abgeschieden werden, um den Source-/Drainkontakt 238 auszubilden. In einigen Ausführungsformen kann der Source-/Drainkontakt 238 unter Verwendung eines Prozesses und eines gleichen Metallmaterials ausgebildet werden, die jenen ähnlich sind, die zum Ausbilden des Metall-Source-/Drainmerkmals 236 verwendet werden. In jenen Ausführungsformen kann der Source-/Drainkontakt 238 unter Verwendung einer PVD, einer CVD oder einer ALD ausgebildet werden und kann aus Kobalt, Ruthenium oder Wolfram ausgebildet werden. In einer Ausführungsform können die Vorgänge bei Blöcken 128 und 130 vereinigt werden und das Metall-Source-/Drainmerkmal 236 und der Source-/Drainkontakt 238 können gleichzeitig ausgebildet werden. Das heißt, in dieser Ausführungsform kann das Metallmaterial in der unteren Öffnung 228B und der oberen Öffnung 228T abgeschieden werden, um sowohl das Metall-Source-/Drainmerkmal 236 als auch den Source-/Drainkontakt 238 auszubilden.
  • 12 zeigt eine Querschnittsteilansicht der Halbleitervorrichtung 200 entlang des Querschnitts I-I' in 11. Ein erster Multi-Gate-Transistor 300 und ein zweiter Multi-Gate-Transistor 400 sind in der Querschnittsteilansicht in 12 gezeigt. Jeder von dem ersten Multi-Gate-Transistor 300 und dem zweiten Multi-Gate-Transistor 400 ist ein GAA-Transistor, wobei die funktionelle Gatestruktur 226 jedes Kanalelement 208 in den entsprechenden Kanalgebieten 205C des ersten Multi-Gate-Transistors 300 und des zweiten Multi-Gate-Transistors 400 umschließt. Wenn das Metall-Source-/Drainmerkmal 236, Silizidschicht 234 und das dünne epitaktische Merkmal 230 gemeinsam als eine Source/Drain-Struktur eines Multi-Gate-Transistors (z.B. des ersten Multi-Gate-Transistors 300 oder des zweiten Multi-Gate-Transistors 400) betrachtet werden, wirkt das dünne epitaktische Merkmal 230 als seine Verbindung mit den Kanalelementen 208 und macht nicht den größten Teil des Volumens der Source/Drain-Struktur aus. Die Silizidschicht 234 wirkt dahingehend, den Kontaktwiderstand an der Grenzfläche zwischen dem dünnen epitaktischen Merkmal 230 und dem Metall-Source-/Drainmerkmal 236 zu reduzieren. Das Metall-Source-/Drainmerkmal 236, das von der Leitfähigkeit des Metallmaterials profitiert, macht den größten Teil des Volumens der Source/Drain-Struktur aus und wirkt dahingehend, den Kontaktwiderstand entlang des Leitungspfads zwischen den Kanalelementen 208 mit dem Source-/Drainkontakt 238 zu reduzieren. Wie in 12 dargestellt, ist das dünne epitaktische Merkmal 230 auf Seitenflächen der Kanalelemente 208 angeordnet und erstreckt sich im Wesentlichen auf einer Y-Z-Ebene mit einer Normalrichtung entlang der X-Richtung. Die Silizidschicht 234 wird auf dem dünnen epitaktischen Merkmal 230 angeordnet und erstreckt sich im Wesentlichen parallel zum dünnen epitaktischen Merkmal 230. Da die dünnen epitaktischen Merkmale 230 von den Kanalelementen 208 selektiv aufgewachsen werden und die Silizidschichten 234 auf den dünnen epitaktischen Merkmalen 230 selektiv ausgebildet werden, sind sie vertikal entlang der Z-Richtung durch einen Abstand, der durch die Innenspacermerkmale 220 definiert ist, voneinander beabstandet. Die Metallschicht 232 liegt zwischen den Innenspacermerkmalen 220 und dem Metall-Source-/Drainmerkmal 236. In einigen Implementierungen kann eine Zusammensetzung der Metallschicht 232 von jener des Metall-Source-/Drainmerkmals 236 verschieden sein. Zum Beispiel kann die Metallschicht 232 Titan (Ti), Tantal (Ta) oder Nickel (Ni) aufweisen, während das Metall-Source-/Drainmerkmal 236 Kobalt (Co), Ruthenium (Ru) oder Wolfram (W) aufweisen kann. In einigen anderen Implementierungen können die Metallschicht 232 und das Metall-Source-/Drainmerkmal 236 das gleiche Metall nutzen. Zum Beispiel kann sowohl die Metallschicht 232 als auch das Metall-Source-/Drainmerkmal 236 Kobalt (Co) oder Wolfram (W) aufweisen.
  • Unter Bezugnahme auf 1 umfasst das Verfahren 100 einen Block 132, bei dem weitere Prozesse durchgeführt werden. Solche weiteren Prozesse können ein Ausbilden von Ätzstoppschichten (ESL), weiteren dielektrischen Zwischenschichten (ILD-Schichten), Abdeckschichten, selbstjustierenden Kontaktdielektrikumsmerkmalen (SAC-Dielektrikumsmerkmalen) und einer Interconnect-Struktur umfassen. Diese weiteren Prozesse bilden Verbindungen oder Verschaltungen mit den Transistoren in der Halbleitervorrichtung 200.
  • Obwohl sie nicht beschränkend sein sollen, bieten eine oder mehrere Ausführungsformen der vorliegenden Offenbarung viele Vorteile für eine Halbleitervorrichtung und das Ausbilden von dieser. Zum Beispiel stellen Ausführungsformen der vorliegenden Offenbarung ein Metall-Source-/Drainmerkmal bereit, das Kanalelemente im Kanalgebiet mit einem dünnen epitaktischen Merkmal und einer Silizidschicht verbindet. Da das Metall-Source-/Drainmerkmal aus einem leitfähigen Metallmaterial und nicht aus dotierten Halbleitermaterialien ausgebildet ist, verbessert seine Implementierung die Vorrichtungsleistungsfähigkeit durch Reduzieren des Kontaktwiderstands.
  • In einem Aspektbeispiel richtet sich die vorliegende Offenbarung auf eine Halbleitervorrichtung. Die Halbleitervorrichtung weist einen vertikalen Stapel von Kanalelementen, eine Gatestruktur über und um den vertikalen Stapel von Kanalelementen, und ein erstes Source-/Drainmerkmal und ein zweites Source-/Drainmerkmal auf. Jedes aus dem vertikalen Stapel von Kanalelementen erstreckt sich entlang einer ersten Richtung zwischen dem ersten Source-/Drainmerkmal und dem zweiten Source-/Drainmerkmal, und jedes aus dem vertikalen Stapel von Kanalelementen ist vom ersten Source-/Drainmerkmal durch ein Silizidmerkmal beabstandet.
  • In einigen Ausführungsformen weisen das erste Source-/Drainmerkmal und das zweite Source-/Drainmerkmal Kobalt (Co), Ruthenium (Ru) oder Wolfram (W) auf. In einigen Implementierungen weist das Silizidmerkmal Titansilizid, Nickelsilizid oder Kobaltsilizid auf. In einigen Implementierungen steht das Silizidmerkmal in direktem Kontakt mit dem ersten Source-/Drainmerkmal. In einigen Implementierungen weist die Halbleitervorrichtung ferner ein epitaktisches Merkmal auf, das zwischen dem Silizidmerkmal und jedem aus dem vertikalen Stapel von Kanalelementen angeordnet ist. In manchen Fällen weist das epitaktische Merkmal ein Halbleitermaterial auf und das epitaktische Merkmal weist eine Dicke entlang der ersten Richtung auf und die Dicke beträgt zwischen ungefähr 3 nm und ungefähr 10 nm. In einigen Ausführungsformen kann die Halbleitervorrichtung ferner eine erste dielektrische Finne und eine zweite dielektrische Finne aufweisen. Das erste Source-/Drainmerkmal und das zweite Source-/Drainmerkmal sind zwischen der ersten dielektrischen Finne und der zweiten dielektrischen Finne entlang einer zweiten Richtung, die zur ersten Richtung senkrecht ist, angeordnet. In manchen Fällen ist jedes von dem ersten Source-/Drainmerkmal und dem zweiten Source-/Drainmerkmal von der ersten dielektrischen Finne und der zweiten dielektrischen Finne durch eine dielektrische Schicht beabstandet, und eine Zusammensetzung der dielektrischen Schicht ist von einer Zusammensetzung der ersten dielektrischen Finne und der zweiten dielektrischen Finne verschieden.
  • In einem anderen Aspektbeispiel richtet sich die vorliegende Offenbarung auf eine Halbleitervorrichtung. Die Halbleitervorrichtung weist mehrere Kanalelemente, die entlang einer ersten Richtung über einem Substrat gestapelt sind, wobei sich jedes der mehreren Kanalelemente in Längsrichtung entlang einer zweiten Richtung erstreckt, eine Gatestruktur über und um die mehreren Kanalelemente, und ein erstes Source-/Drainmerkmal und ein zweites Source-/Drainmerkmal auf dem Substrat auf. Die mehreren Kanalelemente sind zwischen dem ersten Source-/Drainmerkmal und dem zweiten Source-/Drainmerkmal entlang der zweiten Richtung angeordnet und das erste Source-/Drainmerkmal und das zweite Source-/Drainmerkmal weisen ein Metall auf.
  • In einigen Ausführungsformen weist das Metall Kobalt (Co), Ruthenium (Ru) oder Wolfram (W) auf. In einigen Implementierungen kann die Halbleitervorrichtung ferner mehrere Silizidmerkmale in Kontakt mit dem ersten Source-/Drainmerkmal aufweisen. Die mehreren Kanalelemente sind entlang der zweiten Richtung durch die mehreren Silizidmerkmale vom ersten Source-/Drainmerkmal beabstandet und die mehreren Silizidmerkmale sind entlang der ersten Richtung voneinander beabstandet. In manchen Fällen weisen die mehreren Silizidmerkmale Titansilizid, Nickelsilizid oder Kobaltsilizid auf. In einigen Ausführungsformen weist die Halbleitervorrichtung ferner mehrere epitaktische Merkmale in Kontakt mit den mehreren Kanalelementen auf. Die mehreren Kanalelemente sind von den mehreren Silizidmerkmalen entlang der zweiten Richtung durch die mehreren epitaktischen Merkmale beabstandet. In manchen Fällen kann die Halbleitervorrichtung ferner mehrere Innenspacermerkmale in Kontakt mit dem ersten Source-/Drainmerkmal aufweisen. Die mehreren Kanalelemente sind entlang der ersten Richtung durch die mehreren Innenspacermerkmale voneinander teilweise beabstandet.
  • In noch einem anderen Aspektbeispiel richtet sich die vorliegende Offenbarung auf ein Verfahren zum Herstellen einer Halbleitervorrichtung. Das Verfahren umfasst: Ausbilden, auf einem Substrat, eines Stapels, der mehrere erste Halbleiterschichten, die durch mehrere zweite Halbleiterschichten verschachtelt sind, aufweist, Ausbilden einer Finnenstruktur aus dem Stapel, Ätzen eines Source-/Draingrabens, um Seitenwände der mehreren ersten Halbleiterschichten und der mehreren zweiten Halbleiterschichten freizulegen, selektives Aussparen der mehreren zweiten Halbleiterschichten in der Finnenstruktur, um Innenspaceraussparungen auszubilden, Ausbilden von Innenspacermerkmalen in den Innenspaceraussparungen, selektives Abscheiden einer epitaktischen Schicht auf den mehreren ersten Halbleiterschichten, die im Source-/Draingraben freigelegt sind, Ausbilden einer Metallsilizidschicht auf der epitaktischen Schicht, und Abscheiden eines Source-/Drainmerkmals im Source-/Draingraben, so dass das Source-/Drainmerkmal mit den Innenspacermerkmalen und der Metallsilizidschicht in Kontakt steht.
  • In einigen Ausführungsformen kann das Verfahren ferner umfassen: nach dem Ätzen des Source-/Draingrabens, Abscheiden eines epitaktischen Platzhaltermerkmals im Source-/Draingraben, Abscheiden einer dielektrischen Zwischenschicht über dem Substrat, Ausbilden einer Source-/Drainkontaktöffnung, um das epitaktische Platzhaltermerkmal freizulegen, und nach dem Ausbilden der Source-/Drainkontaktöffnung, Entfernen des epitaktischen Platzhaltermerkmals im Source-/Draingraben. In einigen Implementierungen weist das epitaktische Platzhaltermerkmal Silizium und Germanium auf. In manchen Fällen weist die Metallsilizidschicht Titansilizid, Nickelsilizid oder Kobaltsilizid. In einigen Implementierungen weist das Source-/Drainmerkmal Kobalt (Co), Ruthenium (Ru) oder Wolfram (W) auf. In manchen Fällen umfasst das selektive Abscheiden der epitaktischen Schicht ein Abscheiden der epitaktischen Schicht bis zu einer Dicke zwischen ungefähr 3 nm und ungefähr 10 nm.
  • Das Vorstehende skizziert Merkmale von mehreren Ausführungsformen, so dass ein Durchschnittsfachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Durchschnittsfachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage für Entwerfen und Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Durchschnittsfachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung, aufweisend: einen vertikalen Stapel von Kanalelementen, eine Gatestruktur über und um den vertikalen Stapel von Kanalelementen, und ein erstes Source-/Drainmerkmal und ein zweites Source-/Drainmerkmal, wobei sich jedes aus dem vertikalen Stapel von Kanalelementen entlang einer ersten Richtung zwischen dem ersten Source-/Drainmerkmal und dem zweiten Source-/Drainmerkmal erstreckt, wobei jedes aus dem vertikalen Stapel von Kanalelementen durch ein Silizidmerkmal vom ersten Source-/Drainmerkmal beabstandet ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei das erste Source-/Drainmerkmal und das zweite Source-/Drainmerkmal Kobalt (Co), Ruthenium (Ru) oder Wolfram (W) aufweisen.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei das Silizidmerkmal Titansilizid, Nickelsilizid oder Kobaltsilizid aufweist.
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei das Silizidmerkmal in direktem Kontakt mit dem ersten Source-/Drainmerkmal steht.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, ferner aufweisend: ein epitaktisches Merkmal, das zwischen dem Silizidmerkmal und jedem aus dem vertikalen Stapel von Kanalelementen angeordnet ist.
  6. Halbleitervorrichtung nach Anspruch 5, wobei das epitaktische Merkmal ein Halbleitermaterial aufweist, wobei das epitaktische Merkmal eine Dicke entlang der ersten Richtung aufweist und die Dicke zwischen ungefähr 3 nm und ungefähr 10 nm beträgt.
  7. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, ferner aufweisend: eine erste dielektrische Finne und eine zweite dielektrische Finne, wobei das erste Source-/Drainmerkmal und das zweite Source-/Drainmerkmal zwischen der ersten dielektrischen Finne und der zweiten dielektrischen Finne entlang einer zweiten Richtung, die zur ersten Richtung senkrecht ist, angeordnet sind.
  8. Halbleitervorrichtung nach Anspruch 7, wobei jedes von dem ersten Source-/Drainmerkmal und dem zweiten Source-/Drainmerkmal von der ersten dielektrischen Finne und der zweiten dielektrischen Finne durch eine dielektrische Schicht beabstandet ist, wobei eine Zusammensetzung der dielektrischen Schicht von einer Zusammensetzung der ersten dielektrischen Finne und der zweiten dielektrischen Finne verschieden ist.
  9. Halbleitervorrichtung, aufweisend: mehrere Kanalelemente, die entlang einer ersten Richtung über einem Substrat gestapelt sind, wobei sich jedes von den mehreren Kanalelementen in Längsrichtung entlang einer zweiten Richtung erstreckt, eine Gatestruktur über und um die mehreren Kanalelemente, und ein erstes Source-/Drainmerkmal und ein zweites Source-/Drainmerkmal auf dem Substrat, wobei die mehreren Kanalelemente zwischen dem ersten Source-/Drainmerkmal und dem zweiten Source-/Drainmerkmal entlang der zweiten Richtung angeordnet sind, wobei das erste Source-/Drainmerkmal und das zweite Source-/Drainmerkmal ein Metall aufweisen.
  10. Halbleitervorrichtung nach Anspruch 9, wobei das Metall Kobalt (Co), Ruthenium (Ru) oder Wolfram (W) aufweist.
  11. Halbleitervorrichtung nach Anspruch 9 oder 10, ferner aufweisend: mehrere Silizidmerkmale in Kontakt mit dem ersten Source-/Drainmerkmal, wobei die mehreren Kanalelemente von dem ersten Source-/Drainmerkmal entlang der zweiten Richtung durch die mehreren Silizidmerkmale beabstandet sind, wobei die mehreren Silizidmerkmale entlang der ersten Richtung voneinander beabstandet sind.
  12. Halbleitervorrichtung nach Anspruch 11, wobei die mehreren Silizidmerkmale Titansilizid, Nickelsilizid oder Kobaltsilizid aufweisen.
  13. Halbleitervorrichtung nach Anspruch 11 oder 12, ferner aufweisend: mehrere epitaktische Merkmale in Kontakt mit den mehreren Kanalelementen, wobei die mehreren Kanalelemente von den mehreren Silizidmerkmalen entlang der zweiten Richtung durch die mehreren epitaktischen Merkmale beabstandet sind.
  14. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche 9 bis 13, ferner aufweisend: mehrere Innenspacermerkmale in Kontakt mit dem ersten Source-/Drainmerkmal, wobei die mehreren Kanalelemente entlang der ersten Richtung durch die mehreren Innenspacermerkmale teilweise voneinander beabstandet sind.
  15. Verfahren, umfassend: Ausbilden, auf einem Substrat, eines Stapels, der mehrere erste Halbleiterschichten, die durch mehrere zweite Halbleiterschichten verschachtelt sind, aufweist, Ausbilden einer Finnenstruktur aus dem Stapel, Ätzen eines Source-/Draingrabens, um Seitenwände der mehreren ersten Halbleiterschichten und der mehreren zweiten Halbleiterschichten freizulegen, selektives Aussparen der mehreren zweiten Halbleiterschichten in der Finnenstruktur, um Innenspaceraussparungen auszubilden, Ausbilden von Innenspacermerkmalen in den Innenspaceraussparungen, selektives Abscheiden einer epitaktischen Schicht auf den mehreren ersten Halbleiterschichten, die im Source-/Draingraben freigelegt sind, Ausbilden einer Metallsilizidschicht auf der epitaktischen Schicht, und Abscheiden eines Source-/Drainmerkmals im Source-/Draingraben, so dass das Source-/Drainmerkmal in Kontakt mit den Innenspacermerkmalen und der Metallsilizidschicht steht.
  16. Verfahren nach Anspruch 15, ferner umfassend: nach dem Ätzen des Source-/Draingrabens, Abscheiden eines epitaktischen Platzhaltermerkmals im Source-/Draingraben, Abscheiden einer dielektrischen Zwischenschicht über dem Substrat, Ausbilden einer Source-/Drainkontaktöffnung, um das epitaktische Platzhaltermerkmal freizulegen, und nach dem Ausbilden der Source-/Drainkontaktöffnung, Entfernen des epitaktischen Platzhaltermerkmals im Source-/Draingraben.
  17. Verfahren nach Anspruch 16, wobei das epitaktische Platzhaltermerkmal Silizium und Germanium aufweist.
  18. Verfahren nach einem der vorhergehenden Ansprüche 15 bis 17, wobei die Metallsilizidschicht Titansilizid, Nickelsilizid oder Kobaltsilizid aufweist.
  19. Verfahren einem der vorhergehenden Ansprüche 15 bis 18, wobei das Source-/Drainmerkmal Kobalt (Co), Ruthenium (Ru) oder Wolfram (W) aufweist.
  20. Verfahren nach einem der vorhergehenden Ansprüche 15 bis 19, wobei das selektive Abscheiden der epitaktischen Schicht ein Abscheiden der epitaktischen Schicht bis zu einer Dicke zwischen ungefähr 3 nm und ungefähr 10 nm umfasst.
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