KR102442272B1 - 금속 소스/드레인 피처들 - Google Patents

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Abstract

본 개시에 따른 반도체 디바이스는 채널 부재들의 수직 스택, 채널 부재들의 수직 스택 위의 그리고 주위의 게이트 구조물, 및 제1 소스/드레인 피처 및 제2 소스/드레인 피처를 포함한다. 채널 부재들의 수직 스택 각각은 제1 소스/드레인 피처와 제2 소스/드레인 피처 사이에서 제1 방향을 따라 연장된다. 채널 부재들의 수직 스택 각각은 규화물 피처에 의해 제1 소스/드레인 피처로부터 이격된다.

Description

금속 소스/드레인 피처들{METAL SOURCE/DRAIN FEATURES}
반도체 집적 회로(Integrated Circuit, IC) 산업은 기하급수적으로 성장했다. IC 재료 및 설계에서의 기술 발전으로 인해, 각 세대가 이전 세대보다 더 작고 더 복잡한 회로를 갖는 수 세대의 IC가 생산되었다. IC 진화 과정에서, 기능적 밀도(즉, 칩 면적당 상호 연결된 디바이스의 개수)는 일반적으로 증가하는 반면, 기하학적 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 구성 요소(또는 라인))는 감소했다. 일반적으로, 이러한 스케일링 다운 공정은 생산 효율성을 높이고 관련 비용을 줄이는 이점을 제공한다. 이러한 스케일링 다운은 IC 처리 및 제조의 복잡성 또한 증가시켰다.
예를 들어, IC 기술이 더 작은 기술 노드를 향해 발전함에 따라, 게이트-채널 커플링을 증가시키고, 오프-스테이트 전류를 감소시키고, 단-채널 효과(Short-Channel Effect, SCE)를 감소시킴으로써 게이트 제어를 개선하기 위해 멀티-게이트 디바이스가 도입되었다. 멀티-게이트 디바이스는, 채널 영역의 하나보다 많은 측 위에 배치된 게이트 구조물 또는 그 일부를 갖는 디바이스를 말한다. 핀-형 전계 효과 트랜지스터(Fin-like Field Effect Transistor, FinFET) 및 게이트-올-어라운드(Gall-All-Around, GAA) 트랜지스터(둘 다 비-평면 트랜지스터라고도 함)는 고성능 및 저누설 응용예에 있어서 널리 알려지고 유망한 후보가 된 멀티-게이트 디바이스의 예이다. FinFET은, 게이트에 의해 하나보다 많은 측상에서 감싸진(wrapped) 상승된 채널을 갖는다(예를 들어, 게이트는 기판으로부터 연장되는 반도체 재료의 "핀"의 상단 및 측벽을 감싼다). 평면 트랜지스터와 비교하여, 이러한 구성은 (특히, 서브-임계 누설(즉, "오프" 상태에서 FinFET의 소스와 드레인 사이의 커플링)을 줄임으로써) 채널을 보다 잘 제어하고 SCE를 현저하게 감소시킨다. GAA 트랜지스터는, 둘 이상의 측상에서 채널 영역에 대한 액세스를 제공하도록, 채널 영역 주위에서 부분적으로 또는 완전히 연장될 수 있는 게이트 구조물을 갖는다. GAA 트랜지스터의 채널 영역은 나노 와이어, 나노 시트, 다른 나노 구조물 및/또는 다른 적절한 구조물로 형성될 수 있다. 일부 구현예에서, 이러한 채널 영역은, 수직으로 적층(stack)된 (수평으로 연장되어 수평-배향된 채널을 제공하는) 다수의 나노 구조물을 포함한다.
줄어든 치수는, 멀티-게이트 디바이스에서 에피택셜 소스/드레인 피처에 대한 접촉 저항 또한 증가시킨다. 종래의 멀티-게이트 디바이스는 의도된 목적에 대부분 적절하지만, 모든 점에서 만족스럽지는 않다.
본 개시의 양태는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처는 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 개시의 하나 이상의 양태에 따른 반도체 디바이스를 형성하기 위한 방법의 흐름도를 도시한다.
도 2 내지 도 12는 본 개시의 하나 이상의 양태에 따른, 도 1의 방법에 따른 제조 공정 도중의 워크피스의 부분 단면도를 도시한다.
아래의 개시는 본 개시의 다양한 피처를 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 본 개시를 간단히 하도록, 구성 요소 및 배치에 있어서 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예컨대, 다음의 설명에서 제2 피처 위의 또는 그 상의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 피처가 제1 및 제2 피처들 사이에 형성되어 제1 및 제2 피처가 직접 접촉하지 않는 실시예를 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명료성을 위한 것이며, 논의되는 다양한 실시예 및/또는 구성물 간의 관계를 그 자체로 나타내지 않는다.
또한, "하에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 이용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 이용 또는 작동 중인 디바이스의 다른 방향을 망라한다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전되어) 배치될 수 있고, 본 개시에서 이용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다. 또한, "약", "대략" 등으로 수 또는 수의 범위가 기술되는 경우, 달리 명시되지 않는 한, 용어는 기술된 수의 +/- 10 % 내에 있는 수를 포함하는 것으로 의도된다. 예를 들어, 용어 "약 5 nm"는 4.5 나노미터(nm) 내지 5.5 nm의 치수 범위를 포함한다.
개괄적으로는, 본 개시는 멀티-게이트 트랜지스터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 종래의 에피택셜 소스/드레인 피처보다 더 전도성인 금속 소스/드레인 피처를 통해 전류 전도를 최대화하기 위한 얇은 에피택셜층의 형성에 관한 것이다.
멀티-게이트 트랜지스터는, 게이트 구조물이 채널 영역의 적어도 두 개의 측상에 형성된 트랜지스터를 포함한다. 이들 멀티-게이트 디바이스는 p-형 금속-산화물-반도체 디바이스 또는 n-형 금속-산화물-반도체 디바이스를 포함할 수 있다. 멀티-게이트 트랜지스터의 예로서, FinFET이 그것의 핀-형 구조물 및 GAA 디바이스로 인해 포함된다. GAA 디바이스는, 채널 영역의 네 개의 측상에 형성된 (예를 들어, 채널 영역의 일부를 둘러싸는) 게이트 구조물, 또는 그 일부를 갖는 임의의 디바이스를 포함한다. 본 개시의 일 실시예는, 나노 와이어 채널(들), 바(bar)-형 채널(들), 나노 시트 채널(들), 나노 구조물 채널(들), 컬럼-형 채널(들), 포스트-형 채널(들) 및/또는 다른 적절한 채널 구성물을 가질 수 있다. 본 개시에 따른 디바이스는, 단일의 근접한 게이트 구조물과 연관된 하나 이상의 채널 부재(channel member)(예를 들어, 나노 와이어, 나노 시트, 나노 구조물)를 가질 수 있다. 그러나, 당업자는, 본 개시의 교시가 단일 채널(예를 들어, 단일 채널 부재, 단일 나노 와이어, 단일 나노 시트, 단일 나노 구조물) 또는 임의의 수의 채널에 적용될 수 있음을 인식할 것이다. 당업자는 본 개시의 양태로부터 이익을 얻을 수 있는 반도체 디바이스의 다른 예를 인식할 수 있다.
종래에는, 에피택셜 소스/드레인 피처는 채널 부재와 인터페이스하도록 멀티-게이트 디바이스의 소스/드레인 영역 위에 형성되었다. 에피택셜 소스/드레인 피처는 활성 영역의 소스/드레인 영역 내로 형성된 소스/드레인 개구부(또는 소스/드레인 트렌치) 내로 형성된다. 이어서, 소스/드레인 개구부에 에피택셜 소스/드레인 피처를 퇴적하도록 적절한 에피택셜 성장 공정이 이용된다. 에피택셜 소스/드레인 피처를 위한 에피택셜 재료는, 소스/드레인 개구부가 충전될 때까지 소스/드레인 개구부에 노출된 채널 부재 표면으로부터 성장한다. 에피택셜 소스/드레인 피처의 보통의(moderate) 전기 전도성으로 인해, 에피택셜 소스/드레인 피처는 그 치수가 계속 줄어들면 바람직하지 않은 전도성을 나타낼 수 있다.
본 개시는, 소스/드레인 개구부의 노출된 채널 부재 표면 상에 얇은 에피택셜층만이 형성되어, 소스/드레인 개구부에 금속 소스/드레인 피처가 충전되도록 할 수 있는 실시예를 제공한다. 에피택셜 소스/드레인 피처의 상당 부분을 금속 소스/드레인 피처로 대체함으로써, 본 개시의 소스/드레인 피처는 감소된 접촉 저항을 갖는다. 금속 소스/드레인 피처를 형성하도록, 본 개시의 방법은, 더미 게이트 스택을 기능성 게이트 구조물로 대체하기 전에, 플레이스홀더(placeholder)로서 기능하도록, 소스/드레인 개구부에 더미 에피택셜 피처를 형성한다. 이어서, 소스/드레인 개구부에서 채널 부재 표면을 노출시키기 위해 더미 에피택셜 피처가 제거된다. 이어서, 얇은 에피택셜층이, 소스/드레인 개구부를 충전하지 않고, 노출된 채널 부재 표면 상에서 성장된다. 다음으로, 금속 규화물층 및 금속 소스/드레인 피처가 소스/드레인 개구부의 나머지에 퇴적된다.
이제, 본 개시의 다양한 양태가 도면을 참조하여 보다 상세하게 설명될 것이다. 도 1에는 본 개시의 일 실시예에 따라 워크피스로부터 반도체 디바이스를 형성하는 방법(100)이 도시되어 있다. 방법(100)은 단지 예시이며, 방법(100)에 명백히 도시된 것으로 본 개시를 제한하려는 의도가 아니다. 방법(100) 이전에, 도중에, 그리고 이후에 추가 단계가 제공될 수 있고, 설명된 일부 단계는 방법의 추가 실시예를 위해 교체, 제거 또는 이동될 수 있다. 간결성을 위해 모든 단계가 본 명세서에 상세히 설명되는 것은 아니다. 방법(100)은, 도 1의 방법(100)의 일 실시예에 따른, 상이한 제조 단계에서의 반도체 디바이스의 부분 단면도인 도 2 내지 도 11과 관련하여 이하에 설명된다.
도 1 및 도 2를 참조하면, 방법(100)은 워크피스(200)가 수용되는 블록(102)을 포함한다. 워크피스(200)는, 기판(202) 위의 복수의 교번하는 반도체층들의 스택(204)을 포함한다. 공정의 마지막에 워크피스(200)로부터 반도체 디바이스가 형성되기 때문에, 워크피스(200)는 문맥의 필요상 반도체 디바이스(200)로도 지칭될 수 있음에 유의한다. 워크피스(200)는 기판(202)을 포함한다. 일부 실시예에서, 기판(202)은 실리콘 기판과 같은 반도체 기판일 수 있다. 기판(202)은 반도체 기판 상에 형성된 도전층 또는 절연층을 포함하는 다양한 층을 포함할 수 있다. 기판(202)은 당 업계에 알려진 바와 같이 설계 요건에 따라 다양한 도핑 구성물을 포함할 수 있다. 예를 들어, 상이한 디바이스 유형(예를 들어, n-형 트랜지스터, p-형 트랜지스터)을 위해 설계된 영역에서 상이한 도핑 프로파일(예를 들어, n-웰, p-웰)이 기판(202) 상에 형성될 수 있다. 적절한 도핑은 도펀트의 이온 주입 및/또는 확산 공정을 포함할 수 있다. 기판(202)은 상이한 디바이스 유형을 제공하는 영역에 개재(interpose)되는 격리 피처를 가질 수 있다. 기판(202)은, 또한, 게르마늄, 실리콘 탄화물(SiC), 실리콘 게르마늄(SiGe), 또는 다이아몬드와 같은 다른 반도체를 포함할 수 있다. 대안적으로, 기판(202)은 화합물 반도체 및/또는 합금 반도체를 포함할 수 있다. 또한, 기판(202)은 선택적으로 에피택셜층(epi-layer)을 포함할 수 있고, 성능 향상을 위해 스트레인(strain) 될 수 있고, 실리콘-온-절연체(Silicon-On-Insulator, SOI) 구조물을 포함할 수 있고, 및/또는 다른 적절한 강화 피처를 가질 수 있다. 방법(100)의 일 실시예에서, 예를 들어 펀치 스루 또는 원치 않는 확산을 방지하도록, 디바이스의 채널 영역 아래에 놓인 영역에 펀치 스루 방지(Anti-Punch Through, APT) 주입이 수행된다.
워크피스(200)는, 기판(202) 위의 복수의 교번하는 반도체층들의 스택(204)을 포함한다. 스택(204)은, 인터리빙(interleaving) 또는 교번하는 구성(configuration)으로, 기판(202)의 표면으로부터 수직으로(예를 들어, z-방향을 따라) 적층된 제1 반도체층(206) 및 제2 반도체층(208)을 포함한다. 일부 실시예에서, 제1 반도체층(206) 및 제2 반도체층(208)은, 도시된 인터리빙 및 교번하는 구성으로 에피택셜 성장된다. 이러한 실시예에서, 제1 반도체층(206) 및 제2 반도체층(208)은 제1 에피택셜층(206) 및 제2 에피택셜층(208)으로도 지칭될 수 있다. 일부 실시예에서, 제1 에피택셜층(206) 및 제2 에피택셜층(208)의 에피택셜 성장은, 분자 빔 에피택시(Molecular Beam Epitaxy, MBE) 공정, 화학적 기상 증착(Chemical Vapor Deposition, CVD) 공정, 금속 유기 화학적 기상 증착(Metalorganic Chemical Vapor Deposition, MOCVD) 공정, 다른 적절한 에피택셜 성장 공정 또는 이들의 조합에 의해 퇴적된다. 후속 처리 중에 에칭 선택도 및/또는 상이한 산화 속도를 달성하도록, 제1 에피택셜층(206)의 조성은 제2 에피택셜층(208)의 조성과 다르다. 일부 실시예에서, 제1 에피택셜층(206)은 에칭제에 대한 제1 에칭 속도를 갖고, 제2 에피택셜층(208)은 에칭제에 대한 제2 에칭 속도를 가지며, 여기서 제2 에칭 속도는 제1 에칭 속도보다 작다. 일부 실시예에서, 제1 에피택셜층(206)은 제1 산화 속도를 갖고, 제2 에피택셜층(208)은 제2 산화 속도를 가지며, 여기서 제2 산화 속도는 제1 산화 속도보다 작다. 도시된 실시예에서, 제1 에피택셜층(206) 및 제2 에피택셜층(208)은 상이한 재료, 구성 원자 백분율, 구성 중량 백분율, 두께 및/또는 특성을 포함하여, 에칭 공정, 예컨대 GAA 디바이스와 같은 멀티-게이트 디바이스의 채널 영역에 부유(suspended) 채널 부재를 형성하도록 구현된 에칭 공정 중에 원하는 에칭 선택도를 달성한다. 예를 들어, 제1 에피택셜층(206)이 실리콘 게르마늄을 포함하고 제2 에피택셜층(208)이 실리콘을 포함하는 경우, 제2 에피택셜층(208)의 실리콘 에칭 속도는 제1 에피택셜층(206)의 실리콘 게르마늄 에칭 속도보다 작다. 일 실시예에서, 제1 에피택셜층(206)은 실리콘 게르마늄(SiGe)을 포함하고, 제2 에피택셜층(208)은 실리콘(Si)을 포함한다. 대안적으로, 일부 실시예에서, 제1 및 제2 에피택셜층(206 및 208) 중 하나는 게르마늄, 화합물 반도체, 예컨대 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물, 합금 반도체, 예컨대 SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP, 또는 이들의 조합을 포함할 수 있다. 일부 구현예에서, 제1 및 제2 에피택셜층(206 및 208)은 도펀트를 실질적으로 미함유하고(즉, 약 0 cm-3 내지 약 1x1017 cm-3의 외인성(extrinsic) 도펀트 농도를 가짐), 여기서 예를 들어, 에피택셜 성장 공정 중에 의도적인 도핑이 수행되지 않는다.
제1 에피택셜층(206)의 세 개(3)의 층과 제2 에피택셜층(208)의 세 개(3)의 층은, 도 2에 도시된 바와 같이 교번하여 배열되는 바, 이는 단지 설명의 목적을 위한 것이며 청구 범위에 구체적으로 언급된 것 이상으로 제한하려는 의도가 아니다. 스택(204)에는 임의의 수의 에피택셜층이 형성될 수 있음을 이해할 수 있다. 층의 수는 반도체 디바이스(200)를 위한 채널 부재의 바람직한 개수에 따라 달라진다. 일부 실시예에서, 제2 에피택셜층(208)의 수는 2 내지 10 사이이다. 일부 실시예에서, 모든 제1 에피택셜층(206)은 제1 두께를 가지고 모든 에피택셜층(208)은 제2 두께를 갖는다. 제1 두께는 제2 두께와 상이할 수 있다. 이하에 더 상세히 설명되는 바와 같이, 제2 에피택셜층(208) 또는 그 일부는 후속-형성되는 멀티-게이트 디바이스를 위한 채널 부재(들)로서 기능할 수 있고, 제2 두께는 디바이스 성능 고려 사항에 기초하여 선택된다. 채널 영역(들)의 제1 에피택셜층(206)은 결국 제거될 수 있고, 후속-형성되는 멀티-게이트 디바이스를 위한 인접하는 채널 영역(들) 사이의 수직 거리를 규정하는 기능을 하며, 제1 두께는 디바이스 성능 고려 사항에 기초하여 선택된다. 따라서, 제1 에피택셜층(206)은 희생층(206)으로 지칭될 수 있고, 제2 에피택셜층(208)은 채널층(208)으로 지칭될 수도 있다.
도 1 및 도 2를 참조하면, 방법(100)은 핀 구조물(205)이 형성되는 블록(104)을 포함한다. 핀 구조물(205)은 기판 부분(즉, 기판(202)의 일부) 및 반도체층 스택 부분(즉, 스택(204)의 나머지 부분)을 포함할 수 있다. 핀 구조물(205)은 X-방향으로 규정된 길이, Y-방향으로 규정된 폭 및 Z-방향으로 규정된 높이를 갖는다. 일부 구현예에서, 스택(204)을 패터닝하여 핀 구조물(205)을 형성하도록 리소그래피 및/또는 에칭 공정이 수행된다. 리소그래피 공정은, 스택(204) 위에 레지스트층을 형성하는 단계(예를 들어, 스핀 코팅에 의해), 노광-전 베이킹 공정을 수행하는 단계, 마스크를 이용한 노광 공정을 수행하는 단계, 노광-후 베이킹 공정을 수행하는 단계, 현상 공정을 수행하는 단계를 포함한다. 노광 공정 중에, 레지스트층은 (자외선(ultraviolet, UV) 광, 원자외선(Deep UV, DUV) 광, 또는 극자외선(Extreme UV, EUV) 광과 같은) 방사선 에너지에 노출되며, 마스크는 마스크의 마스크 패턴 및/또는 마스크 유형(예를 들어, 이진 마스크, 위상 시프트 마스크 또는 EUV 마스크)에 따라 레지스트층으로의 방사선을 차단, 투과 및/또는 반사하여, 마스크 패턴에 상응하는 이미지가 레지스트층상에 투영되도록 한다. 레지스트층은 방사선 에너지에 민감하기 때문에, 레지스트층의 노출된 부분이 화학적으로 변하고, 레지스트층의 특성 및 현상 공정에서 사용되는 현상액의 특성에 따라 레지스트층의 노출된(또는 노출되지 않은) 부분이 현상 공정 중에 사라진다(dissolved). 현상 이후에, 패터닝된 레지스트층은 마스크에 상응하는 레지스트 패턴을 포함한다. 에칭 공정은 패터닝된 레지스트층을 에칭 마스크로 사용하여 스택(204)의 부분을 제거한다. 일부 실시예에서, 패터닝된 레지스트층은 스택(204) 위에 배치된 하드 마스크층 위에 형성되고, 제1 에칭 공정은 하드 마스크층의 부분을 제거하여 패터닝된 하드 마스크층을 형성하고, 제2 에칭 공정은 패터닝된 하드 마스크 층을 에칭 마스크로 사용하여 스택(204)의 부분을 제거한다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 다른 적절한 에칭 공정, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 에칭 공정은 반응성 이온 에칭(Reactive Ion Etching, RIE) 공정이다. 에칭 공정 후에, 패터닝된 레지스트층(및 일부 실시예에서, 하드 마스크층)은, 예를 들어 레지스트 스트리핑 공정 또는 다른 적절한 공정에 의해 제거된다. 대안적으로, 핀 구조물(205)은 다중 패터닝 공정, 예컨대 이중 패터닝 리소그래피(Double Patterning Lithography, DPL) 공정(예를 들어, 리소그래피-에칭-리소그래피-에칭(Lithography-Etch-Lithography-Etch, LELE) 공정, 자기-정렬 이중 패터닝(Self-Aligned Double Patterning, SADP)) 공정, 스페이서가 유전체인(Spacer-Is-Dielectric, SID) 공정, 그 밖의 이중 패터닝 공정 또는 이의 조합), 삼중 패터닝 공정(예를 들어, 리소그래피-에칭-리소그래피-에칭-리소그래피-에칭(Lithography-Etch-Lithography-Etch-Lithography-Etch, LELELE) 공정), 자기-정렬 삼중 패터닝(Self-Aligned Triple Patterning, SATP) 공정, 그 밖의 삼중 패터닝 공정 또는 이의 조합), 그 밖의 다중 패터닝 공정(예를 들어, 자기-정렬 사중 패터닝(Self-Aligned Quadruple Patterning, SAQP) 공정, 또는 이의 조합)에 의해 형성된다. 일부 실시예에서, 스택(204)을 패터닝하는 동안 방향성 자기 조립(Directed Self-Assembly, DSA) 기술이 구현된다. 또한, 일부 실시예에서, 노광 공정은, 레지스트층을 해터닝하기 위한 마스크리스(maskless) 리소그래피, 전자빔(e-beam) 기록 및/또는 이온-빔 기록을 구현할 수 있다.
도 1 및 도 2를 참조하면, 방법(100)은 핀 구조물(205)에 인접한 격리 피처(207)가 형성되는 블록(106)을 포함한다. 일부 실시예에서, 격리 피처(207)는, 핀 구조물(205)과 유사한 이웃하는 핀 구조물(미도시)로부터 핀 구조물(205)을 격리시키도록 기판(202) 위에 및/또는 기판(202)에 형성된다. 일부 구현예에서, 격리 피처(207)는 얕은 트렌치 격리(Shallow Trench Isolation, STI) 구조물과 같은 다른 구조물을 가질 수 있다. 이들 실시예에서, 격리 피처(207)는, 핀 구조물(205)을 형성한 후에 워크피스(200) 위에 절연체 재료를 퇴적하는 단계, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)에 의해 워크피스(200)를 평탄화하는 단계, 및 절연체 재료층을 에칭 백하여 격리 피처(207)를 형성하는 단계에 의해 형성될 수 있다. 이들 실시예에서, 절연 재료층은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소-도핑된 실리케이트 유리(Fluorine-Doped Silicate Glass, FSG), 보론 실리케이트 유리(Boron Silicate Glass, BSG), 또는 포스포실리케이트 유리(Phosphosilicate glass, PSG), 저-k 유전체, 이들의 조합 및/또는 다른 적절한 재료를 포함할 수 있다.
일부 실시예에서, 블록(104)에서 유전체 핀(212)이 워크피스(200) 위에 선택적으로 형성될 수 있다. 유전체 핀을 형성하기 위한 예시적인 공정 흐름에서, 격리 피처(207)를 위한 절연 재료층이 워크피스(200) 위에 퇴적되고 그의 상단 표면이 평탄화된 후에, 핀 구조물(205)과 평행하게 연장되는 슬릿이 평탄화된 절연 재료층 내에 형성된다. 따라서, 그 후에, 유전체 핀 재료가 슬릿 내로 퇴적된다. 유전체 핀 재료는, 격리 피처(207)를 형성하는 절연 재료층과 상이하다. 이는 전술한 격리 피처 에칭 백 공정에서 절연 재료층이 선택적으로 에칭되어, 격리 피처(207) 위로 상승하는 유전체 핀(212)이 뒤에 남겨지도록 한다. 일부 실시예에서, 유전체 핀 재료는 실리콘 질화물, 실리콘 탄질화물, 실리콘 탄화물, 알루미늄 산화물, 지르코늄 산화물 또는 다른 적절한 재료를 포함할 수 있다. 유전체 핀이 배치되는 실시예에서, 핀 구조물(205)은 두 개의 유전체 핀(212) 사이에 개재되어 이웃하는 디바이스의 소스/드레인 피처들을 분리시키는 기능을 한다. 유전체 핀(212)은 더미 핀(212) 또는 하이브리드 핀(212)으로도 지칭될 수 있다. 일부 구현예에서, 유전체 핀(212)은 약 5 nm 내지 약 10 nm 사이의 핀 두께(F)를 가질 수 있다. 이러한 핀 두께(F) 범위는 유전체 핀(212)의 충분한 기계적 강도를 보장하는 한편, 유전체 핀(212)은 소스/드레인 피처의 형성을 위해 너무 많은 공간을 차지하지 않는다.
도 1 및 도 2를 참조하면, 방법(100)은, 더미 게이트 스택(210)이 핀 구조물(205)의 채널 영역(205C) 위에 형성되는 블록(108)을 포함한다. 일부 실시예에서, X 방향을 따라 길이방향으로(lengthwise) 연장된 핀 구조물(205)의 채널 영역(205C) 위에 더미 게이트 스택(210)이 Y 방향을 따라 연장된다. 유전체 핀(212)이 형성되는 실시예에서, 더미 게이트 스택(210)은, 도 2에 도시된 바와 같이, 유전체 핀(212) 위에도 형성된다. 일부 실시예에서, 더미 게이트 스택(210)이 기능성 게이트 구조물을 위한 플레이스홀더(placeholder)로서 기능하고 나서 기능성 게이트 구조물에 의해 제거 및 교체될 것인 게이트 대체 공정(또는 게이트-라스트 공정)이 채택된다. 다른 공정 및 구성도 가능하다. 채널 영역(205C) 외에, 핀 구조물(205)은, X 방향을 따라, 채널 영역(205C)의 양측상에 배치된 소스/드레인 영역(205SD)도 포함한다. 도 2에 명백히 도시되지 않았지만, 더미 게이트 스택(210)은, 채널 영역(205C) 위의 더미 유전체층, 더미 유전체층 위의 더미 전극층, 및 더미 전극층 위의 게이트-탑 하드 마스크를 포함할 수 있다. 일부 구현예에서, 더미 유전체층은 실리콘 산화물로 형성될 수 있고, 더미 전극층은 폴리 실리콘으로 형성될 수 있다. 게이트-탑 하드 마스크는 단일층 및 다층일 수 있다. 일부 예에서, 게이트-탑 하드 마스크의 다층은, 더미 전극층 위의 실리콘 산화물층 및 실리콘 산화물층 위의 실리콘 질화물층을 포함한다. 더미 게이트 스택(210)의 형성은, 층의 퇴적, 패터닝, 에칭 및 다른 적절한 처리 단계와 같은 다양한 공정 단계를 포함할 수 있다. 예시적인 층 퇴적 공정은, 저-압 CVD, CVD, 플라즈마-강화 CVD(Plasma-Enhanced CVD, PECVD), 물리적 기상 증착(Physical Vapor Deposition, PVD), 원자층 퇴적(Atomic Layer Deposition, ALD), 열 산화, 전자 빔 증착(e-beam evaporation), 또는 다른 적절한 퇴적 기술 또는 이들의 조합을 포함한다. 예를 들어, 패터닝 공정은, 포토 레지스트 코팅(예를 들어, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노출, 노광-후 베이킹, 포토 레지스트 현상, 린싱, 건조(예를 들어, 스핀-건조 및/또는 하드 베이킹), 다른 적절한 리소그래피 기술 및/또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 에칭 공정은 건식 에칭(예를 들어, RIE 에칭), 습식 에칭 및/또는 다른 에칭 방법을 포함할 수 있다.
도 1 및 도 3에 도시된 바와 같이, 방법(100)은 제1 유전체층(214)이 워크피스(200) 위에 형성되는 블록(110)을 포함한다. 일부 실시예에서, 제1 유전체층(214)은 부압 CVD(Subatmospheric CVD, SACVD), CVD, PECVD, ALD, 또는 적절한 기술을 이용하여 퇴적될 수 있다. 제1 유전체층(214)은, 실리콘 산화물, 하프늄 규화물, 실리콘 산탄화물, 알루미늄 산화물, 지르코늄 규화물, 알루미늄 산질화물, 지르코늄 산화물, 하프늄 산화물, 하프늄 지르코늄 산화물, 티타늄 산화물, 지르코늄 알루미늄 산화물, 아연 산화물, 탄탈륨 산화물, 란탄 산화물, 이트륨 산화물, 탄탈륨 탄질화물, 실리콘 질화물, 실리콘 산탄질화물, 실리콘, 지르코늄 질화물 또는 실리콘 탄질화물을 포함할 수 있다. 후술하는 바와 같이, 제1 유전체층(214)을 실질적으로 손상시키지 않으면서 제2 유전체층(도 6에 도시된 224)이 선택적으로 에칭될 수 있도록, 제1 유전체층(214)이 선택된다. 일부 구현예에서, 제1 유전체층(214)의 퇴적 후에, 도 3에 도시된 바와 같이, 과잉의 제1 유전체층(214)이 유전체 핀(212)(존재하는 경우), 핀 구조물(205) 및 더미 게이트 스택(210)의 상단 표면으로부터 에칭 백되고 제거된다. 일부 실시예에서, 게이트 스페이서(216)가 더미 게이트 스택(210)의 측벽 위에 형성된다. 일부 실시예에서, 게이트 스페이서(216)를 형성하기 위한 스페이서 재료는, 더미 게이트 스택(210)의 상단 표면 및 측벽을 포함하여, 워크피스(200) 위에 컨포멀하게 퇴적되어, 스페이서 재료층을 형성한다. 용어 "컨포멀"은 다양한 영역에 걸쳐 실질적으로 균일한 두께를 갖는 층의 설명을 용이하게 하기 위해 본 명세서에서 이용될 수 있다. 게이트 스페이서(216)는 단일-층 구조물을 갖거나 다중층을 포함할 수 있다. 게이트 스페이서(216)는 제1 유전체층(214)에서와 동일한 재료로 동일한 공정을 이용하여 형성될 수 있다. 일 실시예에서, 제1 유전체층(214) 및 게이트 스페이서(216)는 동시에 형성된다. 즉, 워크피스(200) 위에 제1 유전체층(214)을 퇴적한 후에, 상단-대향 표면 위의 과잉의 제1 유전체층(214)을 제거하도록 이방성 에칭 공정이 수행될 수 있고, 이에 의해 더미 게이트 스택(210)의 측벽 상의 게이트 스페이서(216) 및 격리 피처(207), 소스/드레인 영역(205SD) 및 더미 게이트 스택(210)에 의해 규정된 공간의 제1 유전체층(214)을 형성할 수 있다.
도 1 및 도 4를 참조하면, 방법(100)은, 핀 구조물(205)의 소스/드레인 영역(205SD)에 소스/드레인 리세스(218)를 형성하도록 핀 구조물(205)이 에칭되는 블록(112)을 포함한다. 블록(112)에서, 제1 유전체층(214), 게이트 스페이서(216) 및 더미 게이트 스택(210)을 실질적으로 에칭하지 않고 소스/드레인 리세스(218)를 형성하도록, 핀 구조물(205)의 소스/드레인 영역(205SD)이 선택적으로 에칭된다. 소스/드레인 리세스(218)는 소스/드레인 트렌치(218)로도 지칭될 수 있다. 도 4에 도시된 바와 같이, 채널 영역(205C)의 스택(204)의 측벽은 소스/드레인 리세스(218)에서 노출된다. 명백히 도시되지 않았지만, 포토 리소그래피 공정 및 적어도 하나의 하드 마스크가 블록(112)에서 작업을 수행하는 데 이용될 수 있다. 일부 실시예에서, 더미 게이트 스택(210) 및 게이트 스페이서(216)에 의해 덮이지 않은 핀 구조물(205)의 부분이 건식 에칭 또는 적절한 에칭 공정에 의해 에칭되어 소스/드레인 리세스(218)를 형성한다. 예를 들어, 건식 에칭 공정은 산소-함유 가스, 불소-함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3 및/또는 C2F6), 염소-함유 가스(예를 들어, Cl2, CHCl3, CCl4 및/또는 BCl3), 브롬-함유 가스(예를 들어, HBr 및/또는 CHBR3), 요오드-함유 가스, 다른 적절한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 구현할 수 있다.
도 1 및 도 5를 참조하면, 방법(100)은, 내부 스페이서 피처(220)가 형성되는 블록(114)을 포함한다. 도 5에 도시된 내부 스페이서 피처(220)를 형성하도록, 소스/드레인 리세스(218)에서 노출된 희생층(206)이 선택적으로 그리고 부분적으로 리세싱되어 채널 영역(205C) 내로 내부 스페이서 리세스를 형성하는 반면, 노출된 채널층(208)은 실질적으로 에칭되지 않는다. 채널층(208)이 본질적으로 Si로 구성되고 희생층(206)이 본질적으로 SiGe로 구성되는 실시예에서, 희생층(206)의 선택적 리세싱은 SiGe 산화 공정에 이은 SiGe 산화물의 제거를 포함할 수 있다. 이들 실시예에서, SiGe 산화 공정은 오존의 이용을 포함할 수 있다. 일부 실시예에서, 선택적 리세싱은, 선택적 등방성 에칭 공정(예를 들어, 선택적 건식 에칭 공정 또는 선택적 습식 에칭 공정)일 수 있고, 희생층(206)이 리세싱되는 정도는 에칭 공정의 지속 시간에 의해 제어된다. 일부 실시예에서, 선택적 건식 에칭 공정은, 하나 이상의 불소계 에칭제, 예컨대 불소 가스 또는 하이드로플루오로카본의 이용을 포함할 수 있다. 일부 실시예에서, 선택적 습식 에칭 공정은 수소 불화물(HF) 또는 NH4OH 에칭제를 포함할 수 있다. 이어서, 내부 스페이서 재료는 CVD, PECVD, SACVD, ALD 또는 다른 적절한 방법에 의해 워크피스(200) 위에 퇴적된다. 내부 스페이서 리세스에 배치되지 않은 과잉의 내부 스페이서 재료는 에칭 백 공정에서 제거된다. 내부 스페이서 재료는 실리콘 산화물, 하프늄 규화물, 실리콘 산탄화물, 알루미늄 산화물, 지르코늄 규화물, 알루미늄 산질화물, 지르코늄 산화물, 하프늄 산화물, 하프늄 지르코늄 산화물, 티타늄 산화물, 지르코늄 알루미늄 산화물, 아연 산화물, 탄탈륨 산화물, 란탄 산화물, 이트륨 산화물, 탄탈륨 탄질화물, 실리콘 질화물, 실리콘 산탄질화물, 실리콘, 지르코늄 질화물 또는 실리콘 탄질화물을 포함할 수 있다.
도 1 및 도 6을 참조하면, 방법(100)은, 더미 소스/드레인 피처(222)가 소스/드레인 리세스(218)에 형성되는 블록(116)을 포함한다. 기능성 게이트 구조물을 위한 플레이스홀더로서 기능하는 더미 게이트 스택(210)과 유사하게, 더미 소스/드레인 피처(222)는 기능성 소스/드레인 피처를 위한 플레이스홀더로서 기능한다. 즉, 본 개시의 적어도 일부 실시예에서, 더미 소스/드레인 피처(222)는 후속 공정에서 실질적으로 제거되어야 하고 따라서 최종 구조물의 일부가 아니다. 더미 소스/드레인 피처(222)를 위한 재료는, 채널 영역(205C)에서 제1 유전체층(214), 게이트 스페이서(216) 및 채널층(208)을 손상시키지 않고 선택적으로 제거될 수 있도록 선택된다. 일부 실시예에서, 더미 소스/드레인 피처(222)는 반도체 재료로 형성될 수 있고 실리콘 및 게르마늄을 포함할 수 있다. 이들 실시예에서, 더미 소스/드레인 피처(222)의 게르마늄 조성물은, 더미 소스/드레인 피처(222)가 채널 영역(205C)의 제1 유전체층(214), 게이트 스페이서(216) 및 채널층(208)을 손상시키지 않고 선택적으로 제거될 수 있도록 한다. 부가적으로, 이들 실시예에서, 더미 소스/드레인 피처(222)는 SiGe로 형성되고 그 게르마늄 농도는 약 20 % 내지 약 60 % 사이이다. 더미 소스/드레인 피처(222)는 희생층(206)의 조성과 유사한 조성을 가질 수 있지만, 희생층(206)은 이 시점에서 블록(114)에 형성된 내부 스페이서 피처(220)에 의해 보호되며 위험한 상태에 있지 않다. 일부 구현예에서, 더미 소스/드레인 피처(222)는, 인(P) 및 비소(As)와 같은 n-형 도펀트, 또는 붕소(B)와 같은 p-형 도펀트로 도핑될 수 있다. 일부 다른 실시예에서, 더미 소스/드레인 피처(222)는 도펀트를 미함유할 수 있다.
도 1 및 도 6에 도시된 바와 같이, 방법(100)은, 제2 유전체층(224)이 워크피스 위에 퇴적되는 블록(118)을 포함한다. 일부 실시예에서, 제2 유전체층(224)은 층간 유전체(Interlayer Dielectric, ILD)층을 포함한다. 일부 실시예에서, 제2 유전체층(224)은 테트라에틸오르토실리케이트(tetraethylorthosilicate, TEOS) 산화물, 미-도핑 실리케이트 유리, 또는 도핑된 실리콘 산화물, 예컨대 보로포스포실리케이트 유리(Borophosphosilicate glass, BPSG), 용융 실리카 유리(Fused Silica Glass, FSG), 포스포실리케이트 유리(Phosphosilicate Glass, PSG), 붕소 도핑 실리케이트 유리(Boron doped Silicate Glass, BSG)와 같은 재료, 및/또는 다른 적절한 유전체 재료를 포함한다. 제2 유전체층(224)은 PECVD 공정 또는 다른 적절한 퇴적 기술에 의해 퇴적될 수 있다. 일부 실시예에서, 제2 유전체층(224)의 형성 후에, 워크피스(200)는 제2 유전체층(224)의 무결성(integrity)을 향상시키도록 어닐링될 수 있다. 일부 실시예에서, 제2 유전체층(224)을 퇴적한 후에, 평탄화 공정이 수행되어 과잉의 유전체 재료를 제거할 수 있다. 예를 들어, 평탄화 공정은, 더미 게이트 스택(210) 위에 놓인 제2 유전체층(224)의 일부를 제거하고 워크피스(200)의 상단 표면을 평탄화하는 화학적 기계적 평탄화(Chemical Mechanical Planarization, CMP) 공정을 포함한다. 일부 실시예에서, CMP 공정은, 또한, 게이트-탑 하드 마스크를 제거하고 더미 전극층을 노출시킨다. 더미 전극층의 노출은 더미 게이트 스택(210)이 제거되고 채널층(208)이 릴리스(release)되도록 한다.
도 1 및 도 6을 참조하면, 방법(100)은, 더미 게이트 스택(210)이 기능성 게이트 구조물(226)로 대체되는 블록(120)을 포함한다. 일부 실시예에서, 블록(120)에서의 작업은, 채널 영역(205C) 위에 게이트 트렌치를 생성시키는 더미 게이트 스택(210)(더미 게이트 유전체층 및 더미 전극층 포함)의 제거를 포함한다. 더미 게이트 스택(210)의 제거는, 더미 게이트 스택(210)의 재료에 대해 선택적인 하나 이상의 에칭 공정을 포함할 수 있다. 예를 들어, 더미 게이트 스택(210)의 제거는, 더미 전극층에 선택적인 선택적 습식 에칭, 선택적 건식 에칭, 또는 이들의 조합에 의해 수행될 수 있다. 채널 영역(205C)에서 희생층(206) 및 채널층(208)은 게이트 트렌치에서 노출된다. 더미 게이트 스택(210)을 제거한 후에, 방법(100)은, 채널 영역(205C)에서 채널층(208) 사이의 희생층(206)을 선택적으로 제거하는 작업을 포함할 수 있다. 희생층(206)의 선택적 제거는, 채널층(208)을 릴리스하여 채널 부재(208)를 형성한다. 간결성을 위해 동일한 참조 번호(208)가 채널 부재(208)를 나타내기 위해 이용됨에 유의한다. 희생층(206)의 선택적 제거는 선택적 건식 에칭, 선택적 습식 에칭 또는 다른 선택적 에칭 공정에 의해 구현될 수 있다. 일부 실시예에서, 선택적 습식 에칭은 APM 에칭(예를 들어, 암모니아 수산화물-수소 과산화물-물 혼합물)을 포함한다. 일부 실시예에서, 선택적 제거는 SiGe 산화에 이은 SiGeOx 제거를 포함한다. 예를 들어, 오존 세정에 의해 산화가 제공되고, 이어서 NH4OH와 같은 에칭제에 의해 SiGeOx가 제거될 수 있다.
채널 부재(208)가 릴리스된 후에, 기능성 게이트 구조물(226)이 각각의 릴리스된 채널 부재(208)를 감싸도록 게이트 트렌치에 형성된다. 다양한 실시예에서, 기능성 게이트 구조물(226)은, 계면층, 계면층 위에 형성된 고-K 게이트 유전체층, 및/또는 고-K 게이트 유전체층 위에 형성된 게이트 전극층을 포함할 수 있다. 본 명세서에서 이용되고 기술된 바와 같은 고-K 게이트 유전체는, 예를 들어 열 실리콘 산화물(~ 3.9)보다 큰, 높은 유전 상수를 갖는 유전체 재료를 포함한다. 게이트 전극층은 금속, 금속 합금 또는 금속 규화물을 포함할 수 있다. 부가적으로, 기능성 게이트 구조물(226)의 형성은, 다양한 게이트 재료 및 하나 이상의 라이너층을 형성하기 위한 퇴적 및 과잉의 게이트 재료를 제거하여 워크피스(200)의 상단 표면을 평탄화하기 위한 하나 이상의 CMP 공정을 포함할 수 있다. 일부 실시예에서, 기능성 게이트 구조물(226)의 계면층은 실리콘 산화물, 하프늄 실리케이트, 또는 실리콘 산질화물과 같은 유전체 재료를 포함할 수 있다. 계면층은, 화학적 산화, 열 산화, ALD, CVD 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 기능성 게이트 구조물(226)의 고-K 게이트 유전체층은 하프늄 산화물과 같은 고-K 유전체층을 포함할 수 있다. 대안적으로, 기능성 게이트 구조물(226)의 고-K 게이트 유전체층은, TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, 산질화물 (SiON), 이들의 조합 또는 다른 적절한 재료를 포함할 수 있다. 고-K 게이트 유전체층은 ALD, PVD, CVD, 산화, 및/또는 다른 적절한 방법에 의해 형성될 수 있다.
기능성 게이트 구조물(226)의 게이트 전극층은 단일층 또는 대안적으로 다층 구조물, 예컨대 디바이스 성능을 향상시키도록 선택된 일함수(work function)를 갖는 금속층(일함수 금속층), 라이너층, 습윤층, 접착층, 금속 합금 또는 금속 규화물의 다양한 조합을 포함할 수 있다. 예로서, 기능성 게이트 구조물(226)의 게이트 전극층은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, 기타 적절한 금속 재료 또는 이들의 조합을 포함할 수 있다. 다양한 실시예에서, 기능성 게이트 구조물(226)의 게이트 전극층은 ALD, PVD, CVD, 전자빔 증착 또는 다른 적절한 공정에 의해 형성될 수 있다. 또한, 게이트 전극층은, (예를 들어, 상이한 n-형 및 p-형 일함수 금속층을 제공하기 위해) 상이한 금속층을 이용할 수 있는 N-FET 및 P-FET 트랜지스터를 위해 별도로 형성될 수 있다. 다양한 실시예에서, 기능성 게이트 구조물(226)의 게이트 전극층으로부터 과잉의 금속을 제거하도록 CMP 공정이 수행될 수 있고, 이에 의해 기능성 게이트 구조물(226)의 실질적으로 평면인 상단 표면이 제공된다. 기능성 게이트 구조물(226)은, 채널 영역(205C)에서 채널 부재(208)를 개재(interpose)하는 부분을 포함한다.
도 1, 도 7 및 도 8을 참조하면, 방법(100)은, 채널 부재(208) 및 내부 스페이서 피처(220)를 노출시키기 위해 소스/드레인 개구부(228)가 형성되는 블록(122)을 포함한다. 소스/드레인 개구부(228)는 상단 개구부(228T) 및 하단 개구부(228B)를 포함할 수 있다. 도 8에 도시된 바와 같이, 패터닝된 포토 레지스트층을 에칭 마스크로서 이용하여 제2 유전체층(224)이 에칭되어 상단 개구부(228T)가 형성되고, 더미 소스/드레인 피처(222)가 선택적으로 제거되어 하단 개구부(228B)가 형성된다. 일부 실시예에서, 상단 개구부(228T) 및 하단 개구부(228B)는 블록(122)에서 별도의 에칭 공정으로 형성된다. 먼저, 도 7을 참조하면, 상단 개구부(228T)를 위해 제2 유전체층(224)이 먼저 에칭된다. 제2 유전체층(224)은 제1 유전체층(214) 및 더미 소스/드레인 피처(222)와 상이한 조성을 갖기 때문에, 제1 유전체층(214) 및 더미 소스/드레인 피처(222)를 실질적으로 손상시키지 않으면서 상단 개구부(228T)가 에칭될 수 있다. 상단 개구부(228T)의 형성은 더미 소스/드레인 피처(222) 및 제1 유전체층(214)의 일부를 노출시킨다. 이어서, 도 8을 참조하면, 더미 소스/드레인 피처(222)가 선택적으로 제거되어 하단 개구부(228B)를 형성한다. 더미 소스/드레인 피처(222)가 실리콘 게르마늄을 포함하는 일부 실시예에서, 더미 소스/드레인 피처(222)의 제거는, 블록(120)에서 희생층(206)을 제거하는 데 이용된 것과 유사한 공정을 이용하여 수행될 수 있다.
도 1 및 도 9를 참조하면, 방법(100)은, 채널 부재(208)의 측벽 상에 얇은 에피택셜 피처(230)가 형성되는 블록(124)을 포함한다. 그 이름에서 알 수 있듯이, 얇은 에피택셜 피처(230)는, 에피택셜 성장 공정, 예컨대 기상 에피택시(Vapor-Phase Epitaxy, VPE), 초고진공 CVD(Ultra-High Vacuum CVD, UHV-CVD), 또는 분자 빔 에피택시(Molecular Beam Epitaxy, MBE)를 이용하여 형성될 수 있다. 에피택셜 성장 공정은 반도체 재료(예를 들어, 실리콘 채널 부재(208))에 대해 선택적이고 유전체 재료(예를 들어, 내부 스페이서 피처(220), 제1 유전체층(214) 및 제2 유전체층(224)) 상에서는 무시할 수 있기 때문에, 얇은 에피택셜 피처(230)는 X 방향을 따라 채널 부재(208)의 노출된 측 표면으로부터 성장된다. 일부 예에서, 얇은 에피택셜 피처(230)는, 약 5 nm 내지 약 8 nm 사이를 포함하여, 약 3 nm 내지 약 10 nm 사이의 제1 두께(T)로 형성된다. 도 9에 도시된 바와 같이, 하단 개구부(228B)는 Y 방향을 따른 제1 폭(W1), Z 방향을 따른 높이(H) 및 X 방향을 따른 제2 두께(T2)를 갖는다. 상단 개구부(228T)는 Y 방향을 따라 제2 폭(W2)을 갖는다. 일부 예에서, 제1 폭(W1)은 약 20 nm 내지 약 70 nm 사이이고, 높이(H)는 약 40 nm 내지 약 60 nm 사이이고, 제2 두께(T2)는 약 15 nm 내지 약 25 nm 사이이고, 제2 폭(W2)은 약 30 nm 내지 약 70 nm 사이일 수 있다. 하단 개구부(228B)를 실질적으로 충전하는 종래의 에피택셜 피처는 제2 두께(T2)를 가질 수 있음을 알 수 있다. 얇은 에피택셜 피처(230)(약 3 nm 내지 약 10 nm 사이의 제1 두께(T1)를 가짐)는 종래의 에피택셜 피처(약 15 nm 내지 약 25 nm 사이의 제2 두께(T2))보다 얇다. 일부 예에서, 종래의 에피택셜 피처는 조성 및 치수 측에서 더미 소스/드레인 피처(222)와 유사할 수 있다.
반도체 디바이스(200)의 전도성 유형에 따라, 얇은 에피택셜 피처(230)는 n-형 또는 p-형일 수 있다. n-형 얇은 에피택셜 소스/드레인 피처(230)는 Si, GaAs, GaAsP, SiP 또는 다른 적절한 재료를 포함할 수 있다. n-형 얇은 에피택셜 소스/드레인 피처(230)는 n-형 도펀트, 예컨대 인 또는 비소를 포함하는 도핑 종(species); 및/또는 이들의 조합을 포함하는 다른 적절한 도펀트를 도입하여 에피택셜 공정 중에 인-시튜 도핑될 수 있다. 예시적인 실시예에서, n-형 디바이스의 n-형 얇은 에피택셜 소스/드레인 피처(230)는 SiP를 포함할 수 있다. p-형 얇은 에피택셜 소스/드레인 피처(230)는 Si, Ge, AlGaAs, SiGe, 붕소-도핑된 SiGe, 또는 다른 적절한 재료를 포함할 수 있다. p-형 얇은 에피택셜 소스/드레인 피처(230)는, p-형 도펀트, 예컨대 붕소 또는 BF2 및/또는 이들의 조합을 포함하는 다른 적절한 도펀트를 포함하는 도핑 종을 도입함으로써 에피택셜 공정 중에 인-시튜 도핑될 수 있다. 예시적인 실시예에서, p-형 디바이스의 p-형 얇은 에피택셜 소스/드레인 피처(230)는 SiGeB를 포함한다. 일부 구현예에서, 얇은 에피택셜 피처(230)를 형성하기 위한 에피택셜 성장 공정은 기능성 게이트 구조물(226)을 손상시킬 위험이 있을 수 있는 상승된 공정 온도를 수반할 수 있다. 그러나, 얇은 에피택셜 피처(230)는 얇고 형성하는 데 시간이 덜 걸리기 때문에, 이러한 위험을 최소화할 수 있다.
도 1 및 도 10을 참조하면, 방법(100)은, 규화물층(234)이 극히 얇은 에피택셜 피처 상에 형성되는 블록(126)을 포함한다. 예시적인 공정에서, 금속층(232)이 얇은 에피택셜 피처(230) 및 내부 스페이서 피처(220)의 표면 상에 퇴적되고, 얇은 에피택셜 피처(230)의 실리콘과 금속층 사이에 규화 반응을 일으켜서 규화물층(234)를 형성하도록 워크피스(200)가 어닐링된다. 일부 구현예에서, 금속층(232)은 티타늄(Ti), 니켈(Ni), 코발트(Co), 탄탈륨(Ta) 또는 텅스텐(W)을 포함할 수 있다. 일 실시예에서, 금속층(232)은 티타늄(Ti), 니켈(Ni) 및 코발트(Co)로부터 선택된 금속 종으로 형성될 수 있다. 내부 스페이서 피처(220)와 금속층(232) 사이의 계면에 규화물이 거의 또는 전혀 형성되지 않을 수 있기 때문에, 금속층(232)은 실질적으로 그 조성을 유지하고 금속 규화물로 변하지 않는다. 도 10에 도시된 바와 같이, 블록(126)에서의 작업의 결과에 따라, 규화물층(234)이 얇은 에피택셜 피처(230) 상에 배치되고 금속층(232)이 내부 스페이서 피처(220) 상에 배치된다. 규화물층(234)의 형성의 선택적인 특성으로 인해, 규화물층(234)은 Z 방향을 따라 서로 이격된 얇은 에피택셜 피처(230) 위에만 존재하고, 규화물층(234)은, 마찬가지로 Z 방향을 따라 서로 이격된 규화물 피처(234)로도 간주되고 지칭될 수 있다. 얇은 에피택셜 피처(230)의 조성에 따라, 블록(126)에서 형성된 규화물층(234)의 조성은 n-형 도펀트 또는 p-형 도펀트와 함께 금속 규화물, 금속 게르마늄화물, 금속 갈륨화물, 금속 알루미나이드를 포함할 수 있다. 얇은 에피택셜 피처(230)가 n-형 반도체 디바이스와 함께 이용하기 위한 n-형인 경우, 규화물층(234)은, n-형 도펀트인 인(P) 또는 비소(As)와 함께, 티타늄 규화물, 니켈 규화물, 코발트 규화물, 탄탈륨 규화물, 텅스텐 규화물, 티타늄 갈륨화물, 니켈 갈륨화물, 코발트 갈륨화물, 탄탈륨 갈륨화물, 텅스텐 갈륨화물을 포함할 수 있다. 얇은 에피택셜 피처(230)가 p-형 반도체 디바이스와 함께 이용하기 위한 p-형인 경우, 규화물층(234)은, p-형 도펀트인 붕소(B) 또는 알루미늄(Al)와 함께, 티타늄 규화물, 니켈 규화물, 코발트 규화물, 탄탈륨 규화물, 텅스텐 규화물, 티타늄 게르마늄화물, 니켈 게르마늄화물, 코발트 게르마늄화물, 탄탈륨 게르마늄화물, 텅스텐 게르마늄화물을 포함할 수 있다. 일부 예에서, 규화물층(234)은, 티타늄 규화물, 니켈 규화물 및 코발트 규화물로부터 선택된 금속 규화물 종으로 형성될 수 있다. 별도로 도시되지 않은 일부 대안적인 실시예에서, 규화물층(234)으로 변환되지 않은 과잉 금속층(232)이 선택적으로 제거될 수 있다. 이들 대안적인 실시예에서, 금속층(232)은 최종 반도체 디바이스(200)에 존재하지 않는다.
도 1 및 도 11을 참조하면, 방법(100)은, 금속 소스/드레인 피처(236)가 형성되는 블록(128)을 포함한다. 블록(128)에서, (얇은 에피택셜 피처(230), 금속층(232) 및 규화물층(234)에 의해 점유되지 않은) 하단 개구부(228B)의 나머지 부분이 금속 재료로 충전되어 금속 소스/드레인 피처(236)를 형성한다. 일부 구현예에서, 금속 재료는 PVD, CVD 또는 ALD를 이용하여 퇴적될 수 있고, 코발트(Co), 루테늄(Ru), 또는 텅스텐(W)으로 형성될 수 있다. 금속 소스/드레인 피처(236)는 금속 재료로 형성되기 때문에, 에피택셜 피처가 아무리 고농도로 도펀트로 도핑되더라도, 그보다 큰 전기 전도성을 갖는다. 금속 소스/드레인 피처(236)의 구현예는 따라서 접촉 저항을 크게 감소시킬 수 있다.
도 1, 도 11 및 도 12를 참조하면, 방법(100)은, 소스/드레인 접촉부(238)가 금속 소스/드레인 피처 위에 형성되는 블록(130)을 포함한다. 일부 실시예에서, 소스/드레인 접촉부(238)를 형성하도록, 금속 재료가 상단 개구부(228T)에 퇴적될 수 있다. 일부 실시예에서, 소스/드레인 접촉부(238)는, 금속 소스/드레인 피처(236)를 형성하기 위해 이용된 것과 유사한 공정 및 동일한 금속 재료를 이용하여 형성될 수 있다. 이들 실시예에서, 소스/드레인 접촉부(238)는, PVD, CVD 또는 ALD를 이용하여 형성될 수 있고 코발트, 루테늄 또는 텅스텐으로 형성될 수 있다. 일 실시예에서, 블록(128 및 130)에서의 작업은 병합될 수 있고 금속 소스/드레인 피처(236) 및 소스/드레인 접촉부(238)는 동시에 형성될 수 있다. 즉, 이 실시예에서, 금속 재료는, 금속 소스/드레인 피처(236) 및 소스/드레인 접촉부(238) 모두를 형성하도록 하단 개구부(228B) 및 상단 개구부(228T) 내에 퇴적될 수 있다.
도 12는, 도 11의 단면(I-I')을 따른 반도체 디바이스(200)의 부분 단면도를 도시한다. 제1 멀티-게이트 트랜지스터(300) 및 제2 멀티-게이트 트랜지스터(400)가 도 12의 부분 단면도에 도시되었다. 각각의 제1 멀티-게이트 트랜지스터(300) 및 제2 멀티-게이트 트랜지스터(400)는, 제1 멀티-게이트 트랜지스터(300) 및 제2 멀티-게이트 트랜지스터(400)의 각각의 채널 영역에서 기능성 게이트 구조물(226)이 각각의 채널 부재(208)를 감싸는 GAA 트랜지스터이다. 금속 소스/드레인 피처(236), 규화물층(234) 및 얇은 에피택셜 피처(230)가 집합적으로 멀티-게이트 트랜지스터(예를 들어, 제1 멀티-게이트 트랜지스터(300) 또는 제2 멀티-게이트 트랜지스터(400))의 소스/드레인 구조물로 간주되는 경우, 얇은 에피택셜 피처(230)는 채널 부재(208)와의 인터페이스로서 기능하고, 소스/드레인 구조물의 부피의 대부분을 차지하지는 않는다. 규화물층(234)은 얇은 에피텍셜 피처(230)와 금속 소스/드레인 피처(236) 사이의 계면에서 접촉 저항을 감소시키는 기능을 한다. 금속 재료의 전도성으로부터 이익을 얻는 금속 소스/드레인 피처(236)는 소스/드레인 구조물의 부피의 대부분을 구성하고, 채널 부재(208) 사이에서 소스/드레인 접촉부(238)로의 전도 경로를 따라 접촉 저항을 감소시키도록 작용한다. 도 12에 도시된 바와 같이, 얇은 에피택셜 피처(230)가 채널 부재(208)의 측 표면 상에 배치되고, 실질적으로, X 방향을 따른 법선 방향(normal direction)을 갖는 Y-Z 평면상에서 연장된다. 규화물층(234)은 얇은 에피택셜 피처(230) 상에 배치되고, 얇은 에피택셜 피처(230)와 실질적으로 평행하게 연장된다. 얇은 에피택셜 피처(230)가 채널 부재(208)로부터 선택적으로 성장되고 규화물층(234)이 얇은 에피택셜 피처(230) 상에 선택적으로 형성되기 때문에, 이들은 내부 스페이서 피처(220)에 의해 규정된 간격에 의해 Z 방향을 따라 서로로부터 수직으로 이격된다. 금속층(232)은 내부 스페이서 피처(220)와 금속 소스/드레인 피처(236) 사이에 개재된다. 일부 구현 예에서, 금속층(232)의 조성은 금속 소스/드레인 피처(236)의 조성과 상이할 수 있다. 예를 들어, 금속층(232)은 티타늄(Ti), 탄탈륨(Ta) 또는 니켈(Ni)을 포함할 수 있는 반면, 금속 소스/드레인 피처(236)는 코발트(Co), 루테늄(Ru), 또는 텅스텐(W)을 포함할 수 있다. 일부 다른 구현예에서, 금속층(232) 및 금속 소스/드레인 피처(236)는 동일한 금속을 공유할 수 있다. 예를 들어, 금속층(232) 및 금속 소스/드레인 피처(236)는 모두 코발트(Co) 또는 텅스텐(W)을 포함할 수 있다.
도 1을 참조하면, 방법(100)은, 추가 공정이 형성되는 블록(132)을 포함한다. 이러한 추가 공정은 에칭 정지층(Etch Stop Layer, ESL), 추가 층간 유전체(Interlayer Dielectric, ILD)층, 캐핑층, 자기-정렬 접촉(Self-Aligned Contact, SAC) 유전체 피처, 및 상호 연결 구조물의 형성을 포함할 수 있다. 이들 추가의 공정은, 반도체 디바이스(200)의 트랜지스터에 대한 연결물 또는 상호 접속물을 형성한다.
제한하고자 하는 것은 아니지만, 본 개시의 하나 이상의 실시예는 반도체 디바이스 및 그 형성에 많은 이점을 제공한다. 예를 들어, 본 개시의 실시예는, 채널 영역의 채널 부재를 얇은 에피택셜 피처 및 규화물층과 인터페이스하도록 하는 금속 소스/드레인 피처를 제공한다. 금속 소스/드레인 피처는, 도핑된 반도체 재료가 아닌 전도성 금속 재료로 형성되기 때문에, 그 구현예는 접촉 저항을 감소시킴으로써 디바이스 성능을 향상시킨다.
하나의 예시적인 양태에서, 본 개시는 반도체 디바이스에 관한 것이다. 반도체 디바이스는 채널 부재들의 수직 스택, 채널 부재들의 수직 스택 위의 그리고 주위의 게이트 구조물, 및 제1 소스/드레인 피처 및 제2 소스/드레인 피처를 포함한다. 채널 부재들의 수직 스택 각각은 제1 소스/드레인 피처와 제2 소스/드레인 피처 사이에서 제1 방향을 따라 연장되고, 채널 부재들의 수직 스택 각각은 규화물 피처에 의해 제1 소스/드레인 피처로부터 이격된다.
일부 실시예에서, 제1 소스/드레인 피처 및 제2 소스/드레인 피처는, 코발트(Co), 루테늄(Ru), 또는 텅스텐(W)을 포함한다. 일부 실시예에서, 규화물 피처는 티타늄 규화물, 니켈 규화물, 또는 코발트 규화물을 포함한다. 일부 실시예에서, 규화물 피처는 제1 소스/드레인 피처와 직접 접촉한다. 일부 실시예에서, 반도체 디바이스는 수직 스택의 채널 부재들 각각과 규화물 피처 사이에 배치된 에피택셜 피처를 더 포함한다. 일부 실시예에서, 에피택셜 피처는 반도체 재료를 포함하고, 에피택셜 피처는 제1 방향을 따른 두께를 포함하며, 두께는 약 3 nm 내지 약 10 nm사이이다. 일부 실시예에서, 반도체 디바이스는 제1 유전체 핀 및 제2 유전체 핀을 더 포함할 수 있다. 제1 소스/드레인 피처 및 제2 소스/드레인 피처는, 제1 방향에 수직인 제2 방향을 따라 제1 유전체 핀과 제2 유전체 핀 사이에 배치된다. 일부 실시예에서, 제1 소스/드레인 피처 및 제2 소스/드레인 피처 각각은 유전체층에 의해 제1 유전체 핀 및 제2 유전체 핀으로부터 이격되고, 유전체층의 조성은 제1 유전체 핀 및 제2 유전체 핀의 조성과 상이하다.
다른 예시적인 양태에서, 본 개시는 반도체 디바이스에 관한 것이다. 반도체 디바이스는, 기판 위에 제1 방향을 따라 적층된 복수의 채널 부재들 - 복수의 채널 부재들 각각은 제2 방향을 따라 길이방향으로 연장됨 - , 복수의 채널 부재들 위의 그리고 주위의 게이트 구조물, 및 기판 상의 제1 소스/드레인 피처 및 제2 소스/드레인 피처를 포함한다. 복수의 채널 부재들은 제2 방향을 따라 제1 소스/드레인 피처와 제2 소스/드레인 피처 사이에 배치되고, 제1 소스/드레인 피처 및 제2 소스/드레인 피처는 금속을 포함한다.
일부 실시예에서, 금속은 코발트(Co), 루테늄(Ru), 또는 텅스텐(W)을 포함한다. 일부 실시예에서, 반도체 디바이스는 제1 소스/드레인 피처와 접촉하는 복수의 규화물 피처들을 더 포함할 수 있다. 복수의 채널 부재들은 복수의 규화물 피처들에 의해 제2 방향을 따라 제1 소스/드레인 피처로부터 이격되고, 복수의 규화물 피처들은 제1 방향을 따라 서로 이격된다. 일부 실시예에서, 복수의 규화물 피처들은, 티타늄 규화물, 니켈 규화물, 또는 코발트 규화물을 포함한다. 일부 실시예에서, 반도체 디바이스는 복수의 채널 부재들과 접촉하는 복수의 에피택셜 피처들을 더 포함한다. 복수의 채널 부재들은, 복수의 에피택셜 피처들에 의해 제2 방향을 따라 복수의 규화물 피처들로부터 이격된다. 일부 실시예에서, 반도체 디바이스는 제1 소스/드레인 피처와 접촉하는 복수의 내부 스페이서 피처들을 더 포함할 수 있다. 복수의 채널 부재들은 복수의 내부 스페이서 피처들에 의해 제1 방향을 따라 서로 부분적으로 이격된다.
또 다른 예시적인 양태에서, 본 개시는 반도체 디바이스를 제조하는 방법에 관한 것이다. 방법은, 복수의 제2 반도체층들에 의해 인터리브된 복수의 제1 반도체층들을 포함하는 스택을 기판 상에 형성하는 단계, 스택으로부터 핀 구조물을 형성하는 단계, 복수의 제1 반도체층들 및 복수의 제2 반도체층들의 측벽들을 노출시키기 위해 소스/드레인 트렌치를 에칭하는 단계, 내부 스페이서 리세스들을 형성하기 위해 핀 구조물 내의 복수의 제2 반도체층들을 선택적으로 리세싱하는 단계, 내부 스페이서 리세스들 내에 내부 스페이서 피처들을 형성하는 단계, 소스/드레인 트렌치에서 노출된 복수의 제1 반도체층들 상에 에피택셜층을 선택적으로 퇴적하는 단계, 에피택셜층 상에 금속 규화물층을 형성하는 단계, 및 소스/드레인 피처가 내부 스페이서 피처들 및 금속 규화물층과 접촉하도록 소스/드레인 트렌치 내에 소스/드레인 피처를 퇴적하는 단계를 포함한다.
일부 실시예에서, 방법은, 소스/드레인 트렌치의 에칭 단계 후에, 소스/드레인 트렌치 내에 플레이스홀더 에피택셜 피처를 퇴적하는 단계, 기판 위에 층간 유전체층을 퇴적하는 단계, 플레이스홀더 에피택셜 피처를 노출시키기 위해 소스/드레인 접촉 개구부를 형성하는 단계, 및 소스/드레인 접촉 개구부를 형성하는 단계 후에, 소스/드레인 트렌치 내의 플레이스홀더 에피택셜 피처를 제거하는 단계를 더 포함할 수 있다. 일부 실시예에서, 플레이스홀더 에피택셜 피처는 실리콘 및 게르마늄을 포함한다. 일부 실시예에서, 금속 규화물층은 티타늄 규화물, 니켈 규화물, 또는 코발트 규화물을 포함한다. 일부 실시예에서, 소스/드레인 피처는 코발트(Co), 루테늄(Ru), 또는 텅스텐(W)을 포함한다. 일부 실시예에서, 에피택셜층을 선택적으로 퇴적하는 단계는 에피택셜층을 약 3 nm 내지 약 10 nm 사이의 두께로 퇴적하는 단계를 포함한다.
전술한 내용은 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 몇몇 실시예의 피처를 개략적으로 설명한다. 당업자는 본 개시가 동일한 목적을 수행하고/수행하거나 본 명세서에 도입된 실시예의 동일한 장점을 달성하기 위한 다른 공정 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변경을 행할 수 있음을 인식해야 한다.
실시예들
실시예 1. 반도체 디바이스에 있어서,
채널 부재(channel member)들의 수직 스택;
상기 채널 부재들의 수직 스택 위의 그리고 주위의 게이트 구조물; 및
제1 소스/드레인 피처 및 제2 소스/드레인 피처를 포함하고,
상기 채널 부재들의 수직 스택 각각은 상기 제1 소스/드레인 피처와 상기 제2 소스/드레인 피처 사이에서 제1 방향을 따라 연장되며,
상기 채널 부재들의 수직 스택 각각은 규화물 피처에 의해 상기 제1 소스/드레인 피처로부터 이격되는 것인, 반도체 디바이스.
실시예 2. 실시예 1에 있어서, 상기 제1 소스/드레인 피처 및 상기 제2 소스/드레인 피처는, 코발트(Co), 루테늄(Ru), 또는 텅스텐(W)을 포함하는 것인, 반도체 디바이스.
실시예 3. 실시예 1에 있어서, 상기 규화물 피처는, 티타늄 규화물, 니켈 규화물, 또는 코발트 규화물을 포함하는 것인, 반도체 디바이스.
실시예 4. 실시예 1에 있어서, 상기 규화물 피처는, 상기 제1 소스/드레인 피처와 직접 접촉하는 것인, 반도체 디바이스.
실시예 5. 실시예 1에 있어서,
상기 수직 스택의 채널 부재들 각각과 상기 규화물 피처 사이에 배치된 에피택셜 피처를 더 포함하는, 반도체 디바이스.
실시예 6. 실시예 5에 있어서,
상기 에피택셜 피처는 반도체 재료를 포함하고,
상기 에피택셜 피처는 제1 방향을 따른 두께를 포함하며, 상기 두께는 3 nm 내지 10 nm 사이인 것인, 반도체 디바이스.
실시예 7. 실시예 1에 있어서,
제1 유전체 핀 및 제2 유전체 핀을 더 포함하고, 상기 제1 소스/드레인 피처 및 상기 제2 소스/드레인 피처는, 상기 제1 방향에 수직인 제2 방향을 따라 상기 제1 유전체 핀과 상기 제2 유전체 핀 사이에 배치되는 것인, 반도체 디바이스.
실시예 8. 실시예 7에 있어서,
상기 제1 소스/드레인 피처 및 상기 제2 소스/드레인 피처 각각은 유전체층에 의해 상기 제1 유전체 핀 및 상기 제2 유전체 핀으로부터 이격되고,
상기 유전체층의 조성은 상기 제1 유전체 핀 및 상기 제2 유전체 핀의 조성과 상이한 것인, 반도체 디바이스.
실시예 9. 반도체 디바이스에 있어서,
기판 위에 제1 방향을 따라 적층(stack)된 복수의 채널 부재들 - 상기 복수의 채널 부재들 각각은 제2 방향을 따라 길이방향으로(lengthwise) 연장됨 - ;
상기 복수의 채널 부재들 위의 그리고 그 주위의 게이트 구조물; 및
상기 기판 상의 제1 소스/드레인 피처 및 제2 소스/드레인 피처를 포함하고,
상기 복수의 채널 부재들은 상기 제2 방향을 따라 상기 제1 소스/드레인 피처와 상기 제2 소스/드레인 피처 사이에 배치되며,
상기 제1 소스/드레인 피처 및 상기 제2 소스/드레인 피처는 금속을 포함하는 것인, 반도체 디바이스.
실시예 10. 실시예 9에 있어서, 상기 금속은 코발트(Co), 루테늄(Ru), 또는 텅스텐(W)을 포함하는 것인, 반도체 디바이스.
실시예 11. 실시예 9에 있어서,
상기 제1 소스/드레인 피처와 접촉하는 복수의 규화물 피처들을 더 포함하고,
상기 복수의 채널 부재들은 상기 복수의 규화물 피처들에 의해 상기 제2 방향을 따라 상기 제1 소스/드레인 피처로부터 이격되며,
상기 복수의 규화물 피처들은 상기 제1 방향을 따라 서로 이격되는 것인, 반도체 디바이스.
실시예 12. 실시예 11에 있어서, 상기 복수의 규화물 피처들은, 티타늄 규화물, 니켈 규화물, 또는 코발트 규화물을 포함하는 것인, 반도체 디바이스.
실시예 13. 실시예 11에 있어서,
상기 복수의 채널 부재들과 접촉하는 복수의 에피택셜 피처들을 더 포함하고,
상기 복수의 채널 부재들은, 상기 복수의 에피택셜 피처들에 의해 상기 제2 방향을 따라 상기 복수의 규화물 피처들로부터 이격되는 것인, 반도체 디바이스.
실시예 14. 실시예 9에 있어서,
상기 제1 소스/드레인 피처와 접촉하는 복수의 내부 스페이서 피처들을 더 포함하고,
상기 복수의 채널 부재들은, 상기 복수의 내부 스페이서 피처들에 의해 상기 제1 방향을 따라 서로 부분적으로 이격되는 것인, 반도체 디바이스.
실시예 15. 방법에 있어서,
복수의 제2 반도체층들에 의해 인터리브(interleave)된 복수의 제1 반도체층들을 포함하는 스택을 기판 상에 형성하는 단계;
상기 스택으로부터 핀 구조물을 형성하는 단계;
상기 복수의 제1 반도체층들 및 상기 복수의 제2 반도체층들의 측벽들을 노출시키기 위해 소스/드레인 트렌치를 에칭하는 단계;
내부 스페이서 리세스들을 형성하기 위해 상기 핀 구조물 내의 상기 복수의 제2 반도체층들을 선택적으로 리세싱하는 단계;
상기 내부 스페이서 리세스들 내에 내부 스페이서 피처들을 형성하는 단계;
상기 소스/드레인 트렌치에서 노출된 상기 복수의 제1 반도체층들 상에 에피택셜층을 선택적으로 퇴적하는 단계;
상기 에피택셜층 상에 금속 규화물층을 형성하는 단계; 및
상기 소스/드레인 피처가 상기 내부 스페이서 피처들 및 상기 금속 규화물층과 접촉하도록 상기 소스/드레인 트렌치 내에 소스/드레인 피처를 퇴적하는 단계를 포함하는 방법.
실시예 16. 실시예 15에 있어서,
상기 소스/드레인 트렌치를 에칭하는 단계 후에, 상기 소스/드레인 트렌치 내에 플레이스홀더 에피택셜 피처(placeholder epitaxial feature)를 퇴적하는 단계;
상기 기판 위에 층간 유전체층을 퇴적하는 단계;
상기 플레이스홀더 에피택셜 피처를 노출시키기 위해 소스/드레인 접촉 개구부를 형성하는 단계; 및
상기 소스/드레인 접촉 개구부를 형성하는 단계 후에, 상기 소스/드레인 트렌치 내의 상기 플레이스홀더 에피택셜 피처를 제거하는 단계를 더 포함하는 방법.
실시예 17. 실시예 16에 있어서, 상기 플레이스홀더 에피택셜 피처는 실리콘 및 게르마늄을 포함하는 것인, 방법.
실시예 18. 실시예 15에 있어서, 상기 금속 규화물층은 티타늄 규화물, 니켈 규화물, 또는 코발트 규화물을 포함하는 것인, 방법.
실시예 19. 실시예 15에 있어서, 상기 소스/드레인 피처는 코발트(Co), 루테늄(Ru), 또는 텅스텐(W)을 포함하는 것인, 방법.
실시예 20. 실시예 15에 있어서, 상기 에피택셜층을 선택적으로 퇴적하는 단계는, 상기 에피택셜층을 약 3 nm 내지 약 10 nm의 두께로 퇴적하는 단계를 포함하는 것인, 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    채널 부재(channel member)들의 수직 스택;
    상기 수직 스택의 채널 부재들을 인터리브(interleave)하는 복수의 내부 스페이서 피처들;
    상기 채널 부재들의 수직 스택 위의 그리고 주위의 게이트 구조물; 및
    제1 소스/드레인 피처 및 제2 소스/드레인 피처를 포함하고,
    상기 채널 부재들의 수직 스택 각각은 상기 제1 소스/드레인 피처와 상기 제2 소스/드레인 피처 사이에서 제1 방향을 따라 연장되며,
    상기 채널 부재들의 수직 스택은 복수의 규화물 피처들에 의해 상기 제1 소스/드레인 피처로부터 이격되고,
    상기 제1 소스/드레인 피처의 일부는 인접한 규화물 피처들 사이에서 연장되고,
    상기 복수의 규화물 피처들은 상기 제1 소스/드레인 피처와 직접 접촉하고,
    상기 복수의 내부 스페이서 피처들은 상기 복수의 규화물 피처들과 동일한 금속 조성을 공유하는 금속층에 의해 상기 제1 소스/드레인 피처로부터 이격되는 것인, 반도체 디바이스.
  2. 제1항에 있어서, 상기 제1 소스/드레인 피처 및 상기 제2 소스/드레인 피처는, 코발트(Co), 루테늄(Ru), 또는 텅스텐(W)을 포함하는 것인, 반도체 디바이스.
  3. 제1항에 있어서, 상기 복수의 규화물 피처들은, 티타늄 규화물, 니켈 규화물, 또는 코발트 규화물을 포함하는 것인, 반도체 디바이스.
  4. 삭제
  5. 제1항에 있어서,
    상기 수직 스택의 채널 부재들 각각과 상기 복수의 규화물 피처들 각각 사이에 배치된 에피택셜 피처를 더 포함하는, 반도체 디바이스.
  6. 제5항에 있어서,
    상기 에피택셜 피처는 반도체 재료를 포함하고,
    상기 에피택셜 피처는 제1 방향을 따른 두께를 포함하며, 상기 두께는 3 nm 내지 10 nm 사이인 것인, 반도체 디바이스.
  7. 제1항에 있어서,
    제1 유전체 핀 및 제2 유전체 핀을 더 포함하고, 상기 제1 소스/드레인 피처 및 상기 제2 소스/드레인 피처는, 상기 제1 방향에 수직인 제2 방향을 따라 상기 제1 유전체 핀과 상기 제2 유전체 핀 사이에 배치되는 것인, 반도체 디바이스.
  8. 제7항에 있어서,
    상기 제1 소스/드레인 피처 및 상기 제2 소스/드레인 피처 각각은 유전체층에 의해 상기 제1 유전체 핀 및 상기 제2 유전체 핀으로부터 이격되고,
    상기 유전체층의 조성은 상기 제1 유전체 핀 및 상기 제2 유전체 핀의 조성과 상이한 것인, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    핀 구조물 위에 제1 방향을 따라 적층(stack)된 복수의 채널 부재들 - 상기 복수의 채널 부재들 각각은 제2 방향을 따라 길이방향으로(lengthwise) 연장됨 - ;
    상기 제1 방향 및 상기 제2 방향과 수직인 제3 방향을 따라 상기 핀 구조물을 개재하는 제1 격리 피처 및 제2 격리 피처;
    상기 복수의 채널 부재들 위의 그리고 그 주위의 게이트 구조물;
    상기 핀 구조물 상의 제1 소스/드레인 피처 및 제2 소스/드레인 피처;
    상기 제3 방향을 따라 상기 제1 소스/드레인 피처를 개재하는 제1 유전체 피처 및 제2 유전체 피처;
    상기 제1 유전체 피처 및 상기 제2 유전체 피처 상에 배치된 유전체층;
    상기 제1 소스/드레인 피처 상에 배치되고 상기 유전체층을 따라 연장하는 소스/드레인 접촉부; 및
    상기 제1 소스/드레인 피처와 접촉하는 복수의 규화물 피처들을 포함하고,
    상기 복수의 채널 부재들은 상기 제2 방향을 따라 상기 제1 소스/드레인 피처와 상기 제2 소스/드레인 피처 사이에 배치되며,
    상기 제1 소스/드레인 피처 및 상기 제2 소스/드레인 피처는 금속을 포함하고,
    상기 복수의 채널 부재들은 상기 복수의 규화물 피처들에 의해 상기 제2 방향을 따라 상기 제1 소스/드레인 피처로부터 이격되며,
    상기 제1 소스/드레인 피처의 일부는 인접한 규화물 피처들 사이에서 연장되는 것인, 반도체 디바이스.
  10. 방법에 있어서,
    복수의 제2 반도체층들에 의해 인터리브(interleave)된 복수의 제1 반도체층들을 포함하는 스택을 기판 상에 형성하는 단계;
    상기 스택으로부터 핀 구조물을 형성하는 단계;
    상기 복수의 제1 반도체층들 및 상기 복수의 제2 반도체층들의 측벽들을 노출시키기 위해 소스/드레인 트렌치를 에칭하는 단계;
    내부 스페이서 리세스들을 형성하기 위해 상기 핀 구조물 내의 상기 복수의 제2 반도체층들을 선택적으로 리세싱하는 단계;
    상기 내부 스페이서 리세스들 내에 내부 스페이서 피처들을 형성하는 단계;
    상기 소스/드레인 트렌치에서 노출된 상기 복수의 제1 반도체층들 상에 에피택셜층을 선택적으로 퇴적하는 단계;
    상기 에피택셜층 상에 금속 규화물층을 형성하는 단계; 및
    상기 소스/드레인 피처가 상기 내부 스페이서 피처들 및 상기 금속 규화물층과 접촉하도록 상기 소스/드레인 트렌치 내에 소스/드레인 피처를 퇴적하는 단계를 포함하는 방법.
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