DE102018114209A1 - Source -und-drain-struktur mit einem reduzierten kontaktwiderstand und einer verbesserten beweglichkeit - Google Patents

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Chih-Teng Liao
Chih-Shan Chen
Yi-Wei Chiu
Chih Hsuan Cheng
Tzu-Chan Weng
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Abstract

Ein Verfahren umfasst: Ausbilden einer Finnenstruktur auf dem Substrat, wobei die Finnenstruktur ein erstes aktives Finnengebiet, ein zweites aktives Finnengebiet und ein Trennungselement, das das erste und zweite aktive Finnengebiet trennt, umfasst; Ausbilden eines ersten Gatestapels auf dem ersten aktiven Finnengebiet und eines zweiten Gatestapels auf dem zweiten aktiven Finnengebiet; Durchführen eines ersten Aussparungsprozesses an einem ersten Source-/Draingebiet des ersten aktiven Finnengebiets mithilfe eines ersten Trockenätzens; Durchführen eines ersten epitaktischen Aufwachsens, um ein erstes Source-/Drainelement auf dem ersten Source-/Draingebiet auszubilden; Durchführen eines FSWPB-Prozesses (Fin Sidewall Pull Back), um eine dielektrische Schicht auf dem zweiten aktiven Finnengebiet zu entfernen; und Durchführen eines zweiten epitaktischen Aufwachsens, um ein zweites Source-/Drainelement auf einem zweiten Source-/Draingebiet des zweiten aktiven Finnengebiets auszubilden.

Description

  • QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung 62/539,188 mit dem Titel „SEMICONDUCTOR DEVICES WITH RESPECTIVE PROFILES AND METHOD MAKING THE SAME“, die am 31. Juli 2017 eingereicht wurde und die hier durch Rückbezug in ihrer Gänze aufgenommen ist.
  • STAND DER TECHNIK
  • Die Industrie für integrierte Halbleiterschaltungen (IC) hat ein exponentielles Wachstum erfahren. Technologische Fortschritte in IC-Materialien und -Design haben Generationen von ICs hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen als die vorangegangene Generation aufweist. Die Funktionsdichte (d.h. die Anzahl miteinander verschalteter Bauelemente pro Chipfläche) ist im Laufe der IC-Entwicklung grundsätzlich gestiegen, während die geometrische Größe (d.h. die kleinste Komponente (oder Leiterbahn), die unter Verwendung eines Fertigungsverfahrens erzeugt werden kann) kleiner geworden ist. Dieser Miniaturisierungsprozess (Skalierung) bringt grundsätzlich Vorteile, indem die Produktionseffizienz gesteigert und die damit verbundenen Kosten gesenkt werden. Eine derartige Miniaturisierung erhöhte außerdem die Komplexität der Verarbeitung und Herstellung von ICs.
  • Mehrfachgate-Vorrichtungen wurden in einem Bestreben nach Verbessern einer Gatesteuerung durch Erhöhen einer Gate-Kanal-Kopplung, Reduzieren eines Sperrstroms und Reduzieren von Kurzkanaleffekten (SCEs) eingeführt. Eine solche Mehrfachgate-Vorrichtung, die eingeführt wurde, ist der Fin-Feldeffekttransistor (FinFET). Der Name des FinFET leitet sich von der finnenartigen Struktur her, die sich von einem Substrat erstreckt, auf dem sie ausgebildet ist, und die zum Ausbilden des FET-Kanals verwendet wird. FinFETs sind mit herkömmlichen komplementären Metall-Oxid-Halbleiter-Prozessen (CMOS-Prozessen) kompatibel und ihre dreidimensionale Struktur erlaubt es, dass sie stark miniaturisiert werden, während die Gatesteuerung beibehalten wird und SCEs gemildert werden. Als ein Beispiel kann der FinFET-Fertigungsprozess ein Ausbilden von epitaktisch aufgewachsenen Source- und Drainmerkmalen durch Ätzen und selektives epitaktisches Aufwachsen, um eine Verspannungswirkung zu erzielen, umfassen. Auf diese Weise, mithilfe des vorhandenen Verfahrens ausgebildete Source- und Drainmerkmale ein Defektproblem, wie z.B. eine Versetzungsschwankung, verursachen und eine Vorrichtungsleistungsfähigkeit verschlechtern. In manchen Fällen werden die Source-/DrainelementSource-/Drainelemente aufgrund jeweiliger Spezifikationsanforderungen anders ausgelegt. Das vorhandene Verfahren ist nicht wirksam, um verschiedene Source- und Drainmerkmale mit entsprechenden Charakteristiken auszubilden. Andere Probleme können einen Kontaktwiderstand umfassen. Daher werden eine Struktur und ein Verfahren zum Bilden von dieser benötigt, um die vorstehenden Probleme anzugehen.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es wird betont, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und lediglich zu Veranschaulichungszwecken verwendet werden. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1 und 2 sind Ablaufdiagramme eines Verfahrens zum Herstellen eines Werkstücks gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 3A, 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A und 13A sind Draufsichten auf das Werkstück bei verschiedenen Fertigungsstufen des Verfahrens, das das Werkstück gemäß verschiedenen Aspekten der vorliegenden Offenbarung bildet.
    • 3B, 4B, 5B, 6B, 7B, 8B, 9B, 10B, 11B, 12B und 13B sind entlang der gestrichelten Linie AA' gezeichnete Querschnittsansichten des Werkstücks bei verschiedenen Fertigungsstufen des Verfahrens, das das Werkstück gemäß verschiedenen Aspekten der vorliegenden Offenbarung bildet.
    • 5C, 6C, 7C, 8C, 9C, 10C, 11C, 12C und 13D sind entlang der gestrichelten Linie BB' gezeichneten Querschnittsansichten des Werkstücks bei verschiedenen Fertigungsstufen des Verfahrens, das das Werkstück gemäß verschiedenen Aspekten der vorliegenden Offenbarung bildet.
    • 5D, 6D, 7D, 8D, 9D, 10D, 11D, 12D und 13D sind entlang der gestrichelten Linie CC' gezeichneten Querschnittsansichten des Werkstücks bei verschiedenen Fertigungsstufen des Verfahrens, das das Werkstück gemäß verschiedenen Aspekten der vorliegenden Offenbarung bildet.
    • 14A ist eine Draufsicht auf das Werkstück bei einer Stufe des Verfahrens zum Fertigen des Werkstücks gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 14B, 14C, 14D, 14E und 14F sind Schnittteilansichten des Werkstücks von 14A, die jeweils entlang der gestrichelten Linien AA', BB', CC', DD' bzw. EE gezeichnet sind, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Offenbarung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen Ausführungsformen und/oder Ausgestaltungen über den angegebenen Umfang hinaus vor.
  • Des Weiteren kann das Ausbilden eines Merkmals auf einem anderen Merkmal, mit ihm verbunden und/oder gekoppelt, in der nachstehenden Offenbarung Ausführungsformen umfassen, in denen die Merkmale in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausfiihrungsformen umfassen, in denen zusätzliche Merkmale zwischen den Merkmalen ausgebildet werden können, so dass die Merkmale möglicherweise nicht in direktem Kontakt stehen. Außerdem werden Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterer“ , „oberer“, „horizontaler“, „vertikaler“, „über“, „oberhalb“, „unter“, „unterhalb“, „oben“, „unten“, „Oberseite“, „Unterseite“ usw. so wie Ableitungen davon (z.B. „horizontal“, „nach unten“, „nach oben“ usw.) zur Einfachheit der vorliegenden Offenbarung über die Beziehung eines Merkmals zu einem anderen verwendet. Die Begriffe, die die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der Vorrichtung, die die Merkmale umfasst, abdecken.
  • Es ist zu beachten, dass die vorliegende Offenbarung Ausführungsformen in Form von Mehrfachgate-Transistoren oder Mehrfachgate-Transistoren des Finnentyps, die hier als FinFET-Vorrichtungen bezeichnet werden, darstellt. Eine solche Vorrichtung kann eine P-Kanal-Metall-Oxid-Halbleiter-FinFET-Vorrichtung oder eine N-Kanal-Metall-Oxid-Halbleiter-FinFET-Vorrichtung umfassen. Die FinFET-Vorrichtung kann eine Dual-Gate-Vorrichtung, eine Tri-Gate-Vorrichtung, eine Bulk-Vorrichtung, eine SOI-Vorrichtung (Silizium auf einem Isolator) und/oder eine andere Konfiguration sein. Ein Durchschnittsfachmann kann andere Ausführungsformen von Halbleitervorrichtungen erkennen, die von Aspekten der vorliegenden Offenbarung profitieren können. Zum Beispiel können einige Ausführungsformen, wie hier beschrieben, auch auf Gate-all-Around-Vorrichtungen (GAA), Omega-Gate-Vorrichtungen (Ω-Gate) oder Pi-Gate-Vorrichtungen (Π-Gate) angewendet werden.
  • Die vorliegende Offenbarung betrifft im Allgemeinen Halbleitervorrichtungen und eine Fertigung. Insbesondere betreffen einige Ausführungsformen ein Ausbilden von Source- und Drainmerkmalen, wie z.B. zusammen mit aktiven Finnengebieten der Vorrichtung. Außerdem stellt das offenbarte Verfahren eine Herangehensweise, um Source- und Drainmerkmale mit einer erhöhten Verspannungswirkung, einem verringerten Kontaktwiderstand auszubilden und ferner mit einer zusätzlichen Freiheit, um Source- und Drainmerkmale mit jeweiligen Charakteristiken auszubilden, bereit. In einigen Beispielen werden diese Source- und Drainmerkmale durch einen Ablauf ausgebildet, der ein Ätzen in zwei Schritten umfasst: den ersten Ätzschritt zum Ätzen der Finnen, um die Source- und Draingebiete auszusparen; und den zweiten Ätzschritt, um die dielektrische Schicht auf den Seitenwänden der aktiven Finnengebiete zu entfernen.
  • Ausführungsformen der vorliegenden Offenbarung bieten verschiedene Vorteile, doch es versteht sich, dass andere Ausführungsformen andere Vorteile bieten können, nicht alle Vorteile notwendigerweise hier besprochen werden, und dass kein bestimmter Vorteil für alle Ausführungsformen erforderlich ist. In zumindest einigen Ausführungsformen ist durch Ausbilden der epitaktisch aufgewachsenen Source- und Drainmerkmale die Ladungsträgerbeweglichkeit erhöht und die Vorrichtungsleistungsfähigkeit ist erhöht.
  • 1 ist ein Ablaufdiagramm des Verfahrens 200 zum Ausbilden eines Werkstücks (das auch als eine Halbleiterstruktur bezeichnet wird) 300, das verschiedene FETs aufweist. 2 ist ein Ablaufdiagramm des Verfahrens 214 zum Ausbilden der Source-/DrainelementSource-/Drainelemente der Halbleiterstruktur 300. 3A, 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A und 13A sind Draufsichten auf das Werkstück 300 bei verschiedenen Fertigungsstufen. 3B, 4B, 5B, 6B, 7B, 8B, 9B, 10B, 11B, 12B und 13B sind entlang der gestrichelten Linie AA' gezeichneten Querschnittsansichten des Werkstücks 300 bei verschiedenen Fertigungsstufen. 5C, 6C, 7C, 8C, 9C, 10C, 11C, 12C und 13D sind entlang der gestrichelten Linie BB' gezeichneten Querschnittsansichten des Werkstücks 300 bei verschiedenen Fertigungsstufen. 5D, 6D, 7D, 8D, 9D, 10D, 11D, 12D und 13D sind entlang der gestrichelten Linie CC' gezeichneten Querschnittsansichten des Werkstücks 300 bei verschiedenen Fertigungsstufen. Fig. 14A ist eine Draufsicht auf die Halbleiterstruktur 300 bei einer Fertigungsstufe. 14B, 14C, 14D, 14E und 14F sind Schnittansichten der Halbleiterstruktur 300 von 14A, die jeweils entlang der gestrichelten Linien AA', BB', CC', DD' bzw. EE' gezeichnet sind, gemäß einigen Ausführungsformen.
  • Das Verfahren 200 ist nachstehend in Verbindung mit 1 bis 14F beschrieben. Zusätzliche Schritte können für andere Ausführungsformen des Verfahrens vor, während und nach dem Verfahren 200 bereitgestellt werden, und einige der beschriebenen Schritte können ersetzt oder eliminiert werden.
  • Unter Bezugnahme auf Block 202 von 1 und auf 3A bis 3B wird das Werkstück 300 erhalten, das ein Substrat 102 umfasst. In verschiedenen Beispielen umfasst das Substrat 102 ein Elementhalbleiter (aus einem einzelnen Element), wie z.B. Silizium oder Germanium in einer kristallinen Struktur; einen Verbindungshalbleiter, wie z.B. Siliziumgermanium, Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; ein Nicht-Halbleiter-Material, wie z.B. Kalknatronglas, Kieselglas, Quarzglas und/oder Kalziumfluorid (CaF2); und/oder Kombinationen davon.
  • Das Substrat 102 kann eine gleichmäßige Zusammensetzung aufweisen oder es kann verschiedene Schichten umfassen. Die Schichten können ähnliche oder verschiedene Zusammensetzungen aufweisen und in verschiedenen Ausführungsformen weisen einige Substratschichten nicht gleichmäßige Zusammensetzungen auf, um Vorrichtungsverspannung zu erzeugen und dadurch die Vorrichtungsleistungsfähigkeit anzupassen. Beispiele geschichteter Substrate umfassen SOI-Substrate 102 (Silizium auf einem Isolator). In einigen solchen Beispielen kann eine Schicht des Substrats 102 einen Isolator, wie z.B. ein Siliziumoxid, ein Siliziumnitrid, ein Siliziumoxinitrid, Siliziumkarbid und/oder oder andere geeignete Isolationsmaterialien, umfassen.
  • Unter weiterer Bezugnahme auf Block 204 von 1 und 3A-3B umfasst das Verfahren 200 einen Vorgang zum Ausbilden von Trennungselementen 104 im Halbleitersubstrat 102, wodurch erste aktive Gebiete 106 definiert werden, die voneinander durch das Trennungselement 104 getrennt sind. Das Ausbilden der Trennungselemente kann umfassen: ein Ausbilden einer strukturierten Maske mithilfe von Lithografie; Ätzen des Substrats 102 durch die Öffnungen der strukturierten Maske, um Gräben auszubilden; Füllen des Grabens mit einem oder mehreren dielektrischen Materialien; und Durchführen eines CMP-Prozesses. Das Substrat 102 kann verschiedene Bereiche für verschiedene Vorrichtungen umfassen, die darauf auszubilden sind. Als ein Veranschaulichungsbeispiel umfasst das Substrat 102 vier Beispielbereiche 102A, 102B, 102C und 102D. Der erste Bereich 102A und der dritte Bereich 102C sind so ausgelegt, dass darauf logische Vorrichtungen ausgebildet werden. Der zweite Bereich 102B und der vierte Bereich 102D sind derart ausgelegt, dass darauf Speichervorrichtungen, wie z.B. SRAM-Vorrichtungen (statischer Direktzugriffspeicher) ausgebildet werden. Außerdem werden in dem ersten Bereich 102A n-Kanal-FETs (nFETs) für die logischen Vorrichtungen darauf ausgebildet; in dem zweiten Bereich 102B werden nFETs für die Speichervorrichtungen darauf ausgebildet; in dem dritten Bereich 102C werden p-Kanal-FETs (pFETs) für die logischen Vorrichtungen darauf ausgebildet; und in dem vierten Bereich 102D werden pFETs für die Speichervorrichtungen darauf ausgebildet. Die nachstehenden ausführlichen Beschreibungen des Verfahrens 200 richten sich der Einfachheit halber lediglich auf die FETs in dem ersten Bereich 102A und dem zweiten Bereich 102B.
  • In einigen Ausführungsformen sind die aktiven Gebiete dreidimensional, wie z.B. aktive Finnengebiete. Jene auf diesen aktiven Finnengebieten ausgebildeten FETs werden dementsprechend als FinFETs bezeichnet. Unter Bezugnahme auf Block 206 von 1 und 4A und 4B umfasst das Verfahren 200 ferner einen Vorgang 206 zum Ausbilden von aktiven Finnengebieten 108, die über den Trennungselementen 104 extrudiert werden. Jene aktiven Finnengebiete werden auch gemeinsam als eine Finnenstruktur 108 bezeichnet. In einigen Ausführungsformen können die aktiven Finnengebiete 108 durch selektives Ätzen ausgebildet werden, um die Trennungselemente 104 auszusparen. In anderen Ausführungsformen können die aktiven Finnengebiete 108 durch selektives epitaktisches Aufwachsen auf den aktiven Gebieten mit einem oder mehreren Halbleitermaterialien ausgebildet werden. In einigen weiteren Ausführungsformen können die aktiven Finnengebiete 108 mithilfe eines Hybridverfahrens ausgebildet werden, das sowohl selektives Ätzen zum Aussparen als auch selektives epitaktisches Aufwachsen aufweist. In einigen weiteren Ausführungsformen können die Vorgänge 204 und 206 durch einen anderen Ablauf zum Ausbilden von aktiven Finnengebieten 106 und der Trennungselemente 104 ersetzt werden. Zum Beispiel werden die aktiven Finnengebiete 106 durch Strukturieren des Substrats 102 ausgebildet und anschließend werden die Trennungselemente 104 durch Abscheiden und CMP ausgebildet.
  • Die aktiven Finnengebiete 108 können eine längliche Form aufweisen, die entlang der X-Richtung ausgerichtet ist. Das epitaktisch aufgewachsene Halbleitermaterial kann Silizium, Germanium, Siliziumgermanium, Siliziumkarbid oder ein anderes geeignetes Halbleitermaterial umfassen. Der selektive Ätzprozess kann ein Nassätzen, Trockenätzen, ein anderes geeignetes Ätzen oder Kombinationen davon umfassen.
  • Unter weiterer Bezugnahme auf Block 208 von 1 und 4A und 4B kann das Verfahren 200 ferner einen Vorgang 208 umfassen, um eine oder mehrere dotierte Wannen (wie z.B. 110A und 110B) auf dem aktiven Finnengebiet 108 auszubilden. Die dotierte Wanne erstreckt sich durch das aktive Finnengebiet 108 entlang der X-Richtung, wie z.B. von dem linken Trennungselement 104 zu dem rechten Trennungselement 104, so dass ein aktives Finnengebiet 108 innerhalb der entsprechenden dotierten Wanne umschlossen ist. Die dotierte Wanne wird durch eine Ionenimplantation oder eine andere geeignete Technik ausgebildet. In einigen Beispielen wird die dotierte Wanne n-Typ-dotiert, so dass ein oder mehrere p-Kanal-Feldeffekttransistoren (FET) darauf ausgebildet werden. In einigen Beispielen wird die dotierte Wanne p-Typ-dotiert, so dass ein oder mehrere n-Kanal-Feldeffekttransistoren (FET) darauf ausgebildet werden. In einigen Beispielen umfasst die Halbleiterstruktur 300 eine p-Typ-dotierte Wanne 110A und eine n-Typ-dotierte Wanne 110B, wie in 4B dargestellt.
  • Unter Bezugnahme auf Block 210 von 1 und 5A bis 5D umfasst das Verfahren 200 einen Vorgang zum Ausbilden eines oder mehrerer Gatestapel, wie z.B. 112 und 114, auf dem Substrat 102. In der vorliegenden Ausführungsform sind die Gatestapel Dummy-Gatestapel und werden bei späteren Stufen durch Metallgatestapel ersetzt. Jeder Gatestapel kann eine Gatedielektrikumsschicht (wie z.B. Siliziumoxid) und eine Gateelektrode (wie z.B. Polysilizium) auf der Gatedielektrikumsschicht auf den aktiven Finnengebieten 108 umfassen. Das Ausbilden der Gatestapel umfasst ein Ausbilden verschiedener Gatematerialschichten (wie z.B. thermische Oxidation zum Ausbilden von Siliziumoxid und Abscheiden von Polysilizium), und Strukturieren der Gatematerialschichten unter Verwendung eines lithografischen Prozesses und Ätzen. Eine Hartmaske 120 kann verwendet werden, um die Gatematerialschichten zu strukturieren. Zum Beispiel wird die Hartmaske 120 auf den Gatematerialschichten abgeschieden, und wird mithilfe eines lithografischen Prozesses und eines Ätzens strukturiert, so dass sie verschiedene Öffnungen aufweist. Dann wird die auf der Hartmaske definierte Struktur mithilfe von Ätzen auf die Gatematerialschichten übertragen. In einigen Beispielen umfasst die Hartmaske 120 Siliziumnitrid, Siliziumoxid, ein anderes geeignetes Material oder eine Kombination davon. In einigen Beispielen kann die Hartmaske 120 mehrere Filme, wie z.B. eine Siliziumnitridschicht und eine Siliziumoxidschicht auf der Siliziumnitridschicht, umfassen.
  • Um die Hartmaske 120 zu strukturieren, kann der Vorgang 210 eine Vielzahl von Prozessen, wie z.B. Fotolithografie und Ätzen, umfassen. Der fotolithografische Prozess kann ein Ausbilden eines Fotolacks (nicht dargestellt) über dem Substrat 102 umfassen. Ein Beispiel eines Fotolacks umfasst ein lichtempfindliches Material, das gegen Strahlung, wie z.B. ein UV-Licht, eine DUV-Strahlung (tiefes Ultraviolett), und/oder EUV-Strahlung, empfindlich ist. Eine lithografische Belichtung wird an dem Werkstück 300 durchgeführt, die ausgewählte Gebiete des Fotolacks mit einer Strahlung belichtet. Die Belichtung veranlasst, dass eine chemische Reaktion in den belichteten Gebieten des Fotolacks stattfindet. Nach dem Belichten, wird ein Entwickler auf den Fotolack angewendet. Der Entwickler löst oder entfernt auf eine andere Weise entweder die belichteten Gebiete im Fall eines Entwicklungsprozesses mit einem positiven Fotolack oder die nicht belichteten Gebiete im Fall eines Entwicklungsprozesses mit einem negativen Fotolack. Geeignete positive Entwickler können TMAH (Tetramethylammoniumhydroxid), KOH und NaOH umfassen, und geeignete negative Entwickler können Lösungsmittel, wie z.B. n-Butylacetat, Ethanol, Hexan, Benzol und Toluol umfassen. Nachdem der Fotolack entwickelt wurde, können die belichteten Abschnitte der Hartmaske 120 durch einen Ätzprozess, wie z.B. ein Nassätzen, ein Trockenätzen, ein reaktives Ionenätzen (RIE), ein Veraschen und/oder andere Ätzverfahren, entfernt werden, was zu einer strukturierten Hartmaske 210 führt. Nach dem Ätzen kann der Fotolack durch Nassstrippen oder Plasmaveraschen entfernt werden.
  • In einigen Ausführungsformen kann ein Gatespacer 122 auf Seitenwänden der Gatestapel ausgebildet werden. Der Gatespacer 122 umfasst ein oder mehrere dielektrische Materialien, wie z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, ein anderes geeignetes dielektrisches Material oder eine Kombination davon. Der Spacer 122 kann eine mehrschichtige Struktur aufweisen und kann durch Abscheiden eines dielektrischen Materials und anschließendes anisotropes Ätzen, wie z.B. Plasmaätzen, ausgebildet werden. In einigen Ausführungsformen können die Gatespacer 122 verwendet werden, um die anschließend ausgebildeten Source-/DrainelementSource-/Drainelemente zu versetzen, und können verwendet werden, um das Source-/Drain-Profil zu entwerfen und zu modifizieren.
  • Die Dummy-Gate-Stapel werden über Kanalgebieten 124 über den Finnen 108 ausgebildet, wobei die Kanalgebiete 124 Abschnitte der entsprechenden FETs sein können. Das Ausbilden der Metallgatestapel kann einen Gate-Zuletzt-Prozess, einen High-K-Zuletzt-Prozess oder einen anderen geeigneten Ablauf umfassen, der später beschrieben sein wird.
  • Unter Bezugnahme auf Block 212 von 1 und auf 6A bis 6D fährt das Verfahren 200 mit einem Vorgang zum Ausbilden einer dielektrischen Schicht 126 auf dem Werkstück 300 fort. Die dielektrische Schicht 126 kann mithilfe eines geeigneten Verfahrens, wie z.B. einer CVD oder einer anderen geeigneten Technik abgeschieden werden. Die dielektrische Schicht 126 kann geeignete Funktionen, wie z.B. Ätzstopp/Schutz, während der Fertigungsprozesse bereitstellen. Die dielektrische Schicht 126 kann mehrere Filme umfassen. In der vorliegenden Ausführungsform umfasst die dielektrische Schicht 126 ein Siliziumoxinitridfilm, ein Siliziumnitridfilm auf dem Siliziumoxinitridfilm und einen Low-k-Dielektrikumsfilm auf dem Siliziumnitridfilm. Jeder Film kann mithilfe einer CVD mit geeigneten Dicken abgeschieden werden.
  • Das Verfahren 200 fährt mit einem Block 214 fort, um epitaktische Source- und Drainmerkmale auszubilden. Der Vorgang 214 wird ferner ausführlich unter Bezugnahme auf 2 beschrieben.
  • Unter Bezugnahme auf Block 222 von 2 und bis 7A bis 7D fährt das Verfahren 200 mit einem Vorgang fort, um eine strukturierte Fotolackschicht 130 mit einer Öffnung auszubilden, um erste Source-/Draingebiete innerhalb eines ersten Bereichs des Werkstücks 300 freizulegen. Ein Source-/Draingebiet bezieht sich auf einen Bereich eines aktiven Finnengebiets, auf dem das entsprechende Source-/Drainelement ausgebildet wird. In einigen Ausführungsformen umfasst der erste Bereich verschiedene auszubildende Vorrichtungen, wie z.B. Logikvorrichtungen. Die strukturierte Fotolackschicht 130 wird mithilfe eines lithografischen Prozesses mit einer Öffnung, die den ersten Bereich definiert, ausgebildet, wie in 7A dargestellt. In der vorliegenden Ausführungsform ist die Fotolackschicht 130 ein dreilagiger Fotolack, der eine untere Schicht 130A, eine mittlere Schicht 130B und eine lichtempfindliche Schicht 130C umfasst, um den lithografischen Prozess mit einer hohen Auflösung und Ätzbeständigkeit zu verbessern, wie in 7B dargestellt.
  • Unter Bezugnahme auf Block 224 von 2 und auf 8A bis 8D fährt das Verfahren 200 mit einem Vorgang fort, um einen Trockenätzprozess an den ersten Source-/Draingebieten innerhalb des ersten Bereichs des Werkstücks 300 durchzuführen. Der Trockenätzprozess kann einen oder mehrere Ätzschritte umfassen, die die dielektrische Schicht 126 öffnen und die Source-/Draingebiete in dem ersten Bereich aussparen. Insbesondere spart der Trockenätzprozess die ersten Source-/Draingebiete aus, um Gräben mit einer ersten Tiefe D1 , wie z.B. in einem Bereich von 55 nm bis 65 nm, auszubilden. In einigen Beispielen umfasst der Trockenätzprozess ein Anwenden eines Ätzmittels, das Kohlenstoffoxid und Fluorwasserstoffkarbid umfasst.
  • Unter Bezugnahme auf Block 226 von 2 und auf 9A bis 9D wird ein epitaktischer Prozess durchgeführt, um erste Source-/DrainelementSource-/Drainelemente 132 auf dem Substrat 102 in dem ersten Bereich auszubilden. Während des epitaktischen Prozesses begrenzen die Dummy-Gatestapel und/oder die strukturierte Fotolackschicht 130 die Source-/DrainelementSource-/Drainelemente 132 auf die Source-/Draingebiete in dem ersten Bereich. Geeignete epitaktische Prozesse umfassen CVD-Abscheidungstechniken, (z.B. Gasphasenepitaxie (VPE) und/oder eine Ultrahochvakuum-CVD (UHV-CVD)), eine Molekularstrahlepitaxie und/oder andere geeignete Prozesse. Der epitaktische Prozess kann gasförmige und/oder flüssige Vorstufen verwenden, die mit der Zusammensetzung des Substrats 102 interagieren. Die Source-/DrainelementSource-/Drainelemente 132 können während des epitaktischen Prozesses durch Einführen von Dotierungsspezies, die p-Typ-Dotierstoffe, wie z.B. Bor oder BF2 , n-Typ-Dotierstoffe, wie z.B. Phosphor oder Arsen, und/oder andere geeignete Dotierstoffe, einschließlich Kombinationen davon umfassen, in-situ dotiert werden. Wenn die Source-/DrainelementSource-/Drainelemente 132 nicht in-situ dotiert werden, wird ein Implantationsprozess (d.h. ein Übergangsimplantationsprozess) durchgeführt, um die die Source-/DrainelementSource-/Drainelemente 132 zu dotieren. In einem Ausführungsbeispiel umfassen die Source-/DrainelementSource-/Drainelemente 132 in einer NMOS-Vorrichtung SiP, während jene in einer PMOS-Vorrichtung GeSnB (Zinn kann zum Einstellen der Gitterkonstante verwendet werden) und/oder SiGESnB umfassen. Ein oder mehrere Ausheilungsprozesse können durchgeführt werden, um die Source-/DrainelementSource-/Drainelemente 132 zu aktivieren. Geeignete Ausheilungsprozesse umfassen einen RTA-Prozess (rapid thermal annealing, schnelle thermische Ausheilung) und/oder Laserausheilungsprozesse (Laser-Annealing-Prozesse). Nach dem Ausbilden der ersten Source-/DrainelementSource-/Drainelemente 132 wird die strukturierte Fotolackschicht 130 mithilfe geeigneter Techniken entfernt.
  • Unter Bezugnahme auf Block 228 von 2 und auf 10A bis 10D fährt das Verfahren 200 mit einem Vorgang fort, um eine strukturierte Fotolackschicht 134 mit einer Öffnung auszubilden, um zweite Source-/Draingebiete innerhalb eines zweiten Bereichs des Werkstücks 300 freizulegen. In einigen Ausführungsformen umfasst der zweite Bereich verschiedene auszubildende Vorrichtungen, wie z.B. Speichervorrichtungen. Zum Beispiel können die Speichervorrichtungen statische Direktzugriffspeichervorrichtungen umfassen. Die strukturierte Fotolackschicht 134 wird mithilfe eines lithografischen Prozesses mit einer Öffnung, die den zweiten Bereich definiert, ausgebildet, wie in 10A dargestellt. In der vorliegenden Ausführungsform ist die Fotolackschicht 134 ein dreilagiger Fotolack, ähnlich jenem der Fotolackschicht 130. Zum Beispiel umfasst die strukturierte Fotolackschicht 134 eine untere Schicht 134A, eine mittlere Schicht 134B und eine lichtempfindliche Schicht 134C, um den lithografischen Prozess mit einer hohen Auflösung und Ätzbeständigkeit zu verbessern, wie in 10B dargestellt.
  • Unter Bezugnahme auf Block 230 von 2 und auf 11A bis 11D kann das Verfahren 200 einen Vorgang umfassen, um einen Prozess zum flachen Aussparen an den zweiten Source-/Draingebieten innerhalb des zweiten Bereichs des Werkstücks 300 durchzuführen. In der vorliegenden Ausführungsform umfasst der Prozess zum flachen Aussparen einen Trockenätzprozess, der einen oder mehrere Ätzschritte umfassen kann, die die dielektrische Schicht 126 öffnen und die Source-/Draingebiete in dem ersten Bereich aussparen. Insbesondere spart der Trockenätzprozess die ersten Source-/Draingebiete aus, um Gräben mit einer zweiten Tiefe D2 , die kleiner ist als die erste Tiefe D1 , auszubilden. In einigen Beispielen liegt die zweite Tiefe im Bereich von 45 nm bis 55 nm. In einigen Beispielen umfasst der Trockenätzprozess ein Anwenden eines Ätzmittels, das Kohlenstoffoxid und Fluorwasserstoffkarbid umfasst.
  • Unter Bezugnahme auf Block 232 von 2 und auf 12A bis 12D fährt das Verfahren 200 mit einem Vorgang fort, um einen FSWPB-Prozess (Fin-Sidewall-Pull-Back) durchzuführen. Der FSWPB-Prozess 232 entfernt die dielektrische Schicht 126 auf den Finnenseitenwänden in dem zweiten Bereich oder zieht diese zurück. In der vorliegenden Ausführungsform umfasst der FSWPB-Prozess einen Nassätzprozess, um die dielektrische Schicht 126 auf den Finnenseitenwänden im zweiten Gebiet zu entfernen. Der Nassätzprozess kann einen oder mehrere Ätzschritte umfassen, damit jeweilige Ätzmittel verschiedene Filme auf der dielektrischen Schicht 126 entfernen. Nach dem FSWPB-Prozess sind die benachbarten Finnen innerhalb der zweiten Source-/Draingebiete des zweiten Bereichs nicht durch die dielektrische Schicht 126 getrennt und können während des anschließenden epitaktischen Aufwachsens vereinigt werden.
  • Unter Bezugnahme auf Block 234 von 2 und auf 13A bis 13D wird ein epitaktischer Prozess durchgeführt, um zweite Source-/DrainelementSource-/Drainelemente 136 auf dem Substrat 102 in dem zweiten Bereich auszubilden. Während des epitaktischen Prozesses begrenzen die Dummy-Gatestapel und/oder die strukturierte Fotolackschicht 134 die Source-/DrainelementSource-/Drainelemente 136 auf die Source-/Draingebiete in dem ersten Bereich. Geeignete epitaktische Prozesse umfassen CVD-Abscheidungstechniken (z.B. VPE und/oder UHV-CVD), eine Molekularstrahlepitaxie und/oder andere geeignete Prozesse. Der epitaktischer Prozess kann gasförmige und/oder flüssige Vorstufen verwenden, die mit der Zusammensetzung des Substrats 102 interagieren. Die Source-/DrainelementSource-/Drainelemente 136 können während des epitaktischen Prozesses durch Einführen von Dotierungsspezies, die p-Typ-Dotierstoffe, wie z.B. Bor oder BF2, n-Typ-Dotierstoffe, wie z.B. Phosphor oder Arsen, und/oder andere geeignete Dotierstoffe, einschließlich Kombinationen davon umfassen, in-situ dotiert werden. Wenn die Source-/DrainelementSource-/Drainelemente 136 nicht in-situ dotiert werden, wird ein Implantationsprozess (d.h. ein Übergangsimplantationsprozess) durchgeführt, um die die Source-/DrainelementSource-/Drainelemente 136 zu dotieren. In einem Ausführungsbeispiel umfassen die Source-/DrainelementSource-/Drainelemente 136 in einer NMOS-Vorrichtung SiP, während jene in einer PMOS-Vorrichtung GeSnB (Zinn kann zum Einstellen der Gitterkonstante verwendet werden) und/oder SiGESnB umfassen. Ein oder mehrere Ausheilungsprozesse können durchgeführt werden, um die Source-/DrainelementSource-/Drainelemente 136 zu aktivieren. Geeignete Ausheilungsprozesse umfassen einen RTA-Prozess (rapid thermal annealing, schnelle thermische Ausheilung) und/oder Laserausheilungsprozesse (Laser-Annealing-Prozesse).
  • Insbesondere werden die Source-/DrainelementSource-/Drainelemente 136 auf benachbarten Finnen während des epitaktischen Aufwachsens vereinigt, was die Verspannungswirkung in dem Kanalgebiet 124 erhöht und die Kontaktbereiche mit dem Source-/Drainkontakt vergrößert. In einigen Ausführungsformen wird ein Luftspalt 138 zwischen dem epitaktisch aufgewachsenen Source-/Drainelement 136 und dem Trennungselement 104 zwischen den benachbarten Finnen 108 ausgebildet, wie in 13D dargestellt. Der Luftspalt 138 stellt zusätzliche Isolationsfunktion für das Source-/Drainelement 136 im zweiten Bereich bereit. Nach dem Ausbilden der zweiten Source-/DrainelementSource-/Drainelemente 136 wird die strukturierte Fotolackschicht 134 mithilfe eines geeigneten Verfahrens, ähnlich jenem der strukturierten Fotolackschicht 130, entfernt. Aufgrund der unterschiedlichen Tiefen D1 und D2 befindet sich die untere Fläche der ersten Source-/DrainelementSource-/Drainelemente 132 unter der unteren Fläche der zweiten Source-/DrainelementSource-/Drainelemente 136. Die ersten Source-/DrainelementSource-/Drainelemente 132 sind Abschnitte eines ersten FET 152 und die zweiten Source-/DrainelementSource-/Drainelemente 136 sind Abschnitte eines zweitens FET 154.
  • Unter Bezugnahme auf Block 216 von 1 und auf 14A bis 14F fährt das Verfahren 200 damit fort, Metallgatestapel auszubilden, um die Dummy-Gatestapel zu ersetzen. 14A ist eine Draufsicht auf das Werkstück 300, und 14A bis 14F sind Querschnittsteilansichten des Werkstücks 300, die jeweils entlang der gestrichelten Linien AA', BB', CC', DD' bzw. EE' gezeichnet sind, gemäß einigen Ausführungsformen. Zum Beispiel bildet der Vorgang 216 einen Metallgatestapel 142, um den Dummy-Gatestapel 112 zu ersetzen, wie in 14B dargestellt, und einen Metallgatestapel 144, um den Dummy-Gatestapel 114 zu ersetzen, wie in 14C dargestellt. Der Metallgatestapel 142 ist ein Abschnitt des ersten FET 152 und der Metallgatestapel 144 ist ein Abschnitt des zweiten FET 154. Das Ausbilden der Metallgatestapel wird nachstehend weiter beschrieben.
  • Eine dielektrische Zwischenschicht (ILD) 146 wird auf dem Werkstück 300 mithilfe eines Abscheidens und Polierens, wie z.B. eines chemisch-mechanischen Polierens (CMP), ausgebildet. Es ist zu beachten, dass die ILD-Schicht 146 transparent in 14A in der Draufsicht gezeichnet ist, so dass verschiedene Finnen 108 und Source-/DrainelementSource-/Drainelemente (132 und 136) zur Darstellung sichtbar sind. Die ILD-Schicht 146 wirkt als ein Isolator, der leitfähige Leiterbahnen stützt und isoliert. Die ILD-Schicht 146 kann ein beliebiges geeignetes dielektrisches Material, wie z.B. Siliziumoxid, dotiertes Siliziumoxid, wie z.B. Borphosphorsilikatglas (BPSG), Tetraethylorthosilikatoxid (TEOS-Oxid), nicht dotiertes Silikatglas, Quarzglas (FSG), Phosphorsilikatglas (PSG), mit Bor dotiertes Siliziumglas (BSG), Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, ein Low-k-Dielektrikumsmaterial, andere geeignete Materialien und/oder Kombinationen davon umfassen. Die ILD-Schicht 146 kann mithilfe eines PECVD-Prozesses, eines FCVD-Prozesses (Flowable Chemical Vapor Deposition) oder einer anderen geeigneten Abscheidungstechnik abgeschieden werden. Ein CMP-Prozess kann darauf folgen, um überschüssige dielektrische Materialien zu entfernen und die obere Fläche zu planarisieren. Die Hartmaske 120 kann mithilfe des CMP entfernt werden. Alternativ kann die Hartmaske 120 als eine Polierstoppschicht wirken und wird mithilfe eines zusätzlichen Ätzprozesses nach dem CMP entfernt.
  • Die Dummy-Gatestapel (wie z.B. 112 und 114) oder Abschnitte davon werden jeweils oder gemeinsam mithilfe von Ätzen entfernt. Ein selektiver Ätzprozess wird angewendet, um die Dummy-Gatematerialien, wie z.B. Polysilizium, zu entfernen, was zu Gategräben führt. Der Ätzprozess kann eine beliebige geeignete Ätztechnik, wie z.B. Nassätzen, Trockenätzen, RIE, Veraschen und/oder andere Ätzverfahren, umfassen. In einem Beispiel ist der Ätzprozess ein Trockenätzprozess, der ein Fluor-basiertes Ätzmittel (z.B. CF4 , CHF3, CH2F2 usw.) verwendet. In einigen Ausführungsformen umfasst ein Ätzen mehrere Ätzschritte mit verschiedenen Ätzchemien, von denen jede ein bestimmtes Material der Dummy-Gateschichten anvisiert.
  • Die Gategräben werden mit Gatematerialien, wie z.B. einer Gatedielektrikumsschicht und einer Gateelektrode gefüllt, von denen jede eine oder mehrere Materialschichten umfasst. In einigen solchen Ausführungsformen wird die Gatedielektrikumsschicht auf dem Werkstück 300 mithilfe einer beliebigen geeigneten Technik, wie z.B. ALD, CVD, einer metallorganischen CVD (MOCVD), PVD, einer thermischen Oxidation, Kombinationen davon und/oder anderer geeigneter Techniken, abgeschieden. Die Gatedielektrikumsschicht kann ein High-k-Dielektrikumsmaterial, wie z.B. ein Metalloxid (z.B. LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3 usw.) ein Metallsilikat (z.B., HfSiO, LaSiO, AlSiO usw.), ein Metall- oder Halbleiternitrid, ein Metall oder Halbleiteroxinitrid, Kombinationen davon und/oder andere geeignete Materialien umfassen. Gleichermaßen wird eine Gateelektrode auf der Gatedielektrikumsschicht abgeschieden. Insbesondere ist die Gateelektrode elektrisch leitfähig. In verschiedenen Beispielen kann die Gateelektrode eine einzelne Schicht oder mehrere Schichten umfassen, wie z.B. eine Metallschicht, eine Liner-Schicht, einer Benetzungsschicht und/oder eine Haftschicht. Die Gateelektrodenschicht kann ferner eine Austrittsarbeitsmetallschicht und eine Metallfüllschicht umfassen. Die Austrittsarbeitsmetallschicht kann eine p-Typ-Austrittsarbeitsmetallschicht oder eine n-Typ-Austrittsarbeitsmetallschicht umfassen. Die p-Typ-Austrittsarbeitsmetallschicht umfasst ein Metall, das aus der Gruppe aus Titannitrid (TiN), Tantalnitrid (TaN), Ruthenium (R), Molybdän (Mo), Wolfram (W), Platin (Pt) oder Kombinationen davon, jedoch nicht darauf beschränkt, ausgewählt wird. Die n-Typ-Austrittsarbeitsmetallschicht umfasst ein Metall, das aus der Gruppe aus Titan (Ti), Aluminium (Al), Tantalkarbid (TaC), Tantalkohlenstoffnitrid (TaCN), Tantal-Siliziumnitrid (TaSiN) oder Kombinationen davon, jedoch nicht darauf beschränkt, ausgewählt wird. Die p-Typ- oder n-Typ-Austrittsarbeitsmetallschicht kann ferner mehrere Schichten umfassen und kann mithilfe einer CVD, einer PVD und/oder anderer geeigneter Prozesse abgeschieden werden. Die Metallfüllschicht kann Aluminium (Al), Wolfram (W), Kupfer (Cu) und/oder andere geeignete Materialien umfassen. Die Metallfüllschicht kann mithilfe einer CVD, einer PVD, eines Plattierens und/oder anderer geeigneter Prozesse ausgebildet werden. Nach dem Abscheiden der Metallgatematerialien wird ein CMP-Prozess durchgeführt, um eine im Wesentlichen plane obere Fläche der Metallgatestapel zu erzeugen.
  • Daher werden verschiedene Vorrichtungen, die verschiedene FETs umfassen, auf dem Substrat 102 mit einer entsprechenden Struktur und Verfahren ausgebildet. Insbesondere werden die ersten und die zweiten Source-/DrainelementSource-/Drainelemente mithilfe verschiedener Prozesse ausgebildet und führen zu jeweiligen Strukturen, wie vorstehend beschrieben und weiter jeweils in 14D bzw. 14E dargestellt. Zum Beispiel werden, wie in 14E dargestellt, die Source-/DrainelementSource-/Drainelemente 136 direkt auf den Seitenwänden der jeweiligen Finne mit einer verbesserten Ladungsträgerbeweglichkeit ausgebildet. Die Source-/DrainelementSource-/Drainelemente 136 von den benachbarten Finnen werden vereinigt, um gemeinsame Source-/DrainelementSource-/Drainelemente mit einem reduzierten Kontaktwiederstand auszubilden. Die Source-/DrainelementSource-/Drainelemente 136 weisen eine untere Fläche auf, die aufgrund verschiedener Tiefen D1 und D2, niedriger ist als die untere Fläche der Source-/DrainelementSource-/Drainelemente 132, wie in 14F dargestellt.
  • Das Verfahren 200 kann mit weiteren Prozessen fortfahren, um die Fertigung des Werkstücks 300 zu vervollständigen. Zum Beispiel kann das Verfahren mit Vorgang 218 fortfahren, um eine Verbindungsstruktur auszubilden, um verschiedene Vorrichtungen zu einer integrierten Schaltung zu koppeln. Die Verbindungsstruktur umfasst Metallleitungen in mehreren Metallschichten für eine horizontale Kopplung und Durchkontaktierungen/Kontakte für eine vertikale Kopplung zwischen benachbarten Metallschichten oder zwischen einer unteren Metallschicht und den Vorrichtungsmerkmalen auf dem Substrat 102 (wie z.B. Source-/DrainelementSource-/Drainelementen und Gatestapeln). Die Verbindungsstruktur umfasst ein oder mehrere geeignete leitfähige Materialien, wie z.B. Kupfer, Aluminiumlegierung, Wolfram, Silizid oder ein anderes geeignetes leitfähiges Material. Die Verbindungsstruktur kann mithilfe eines Damascene-Prozesses, wie z.B. eines Single-Damascene-Prozesses oder eines Dual-Damascene-Prozesses, die ein lithografisches Strukturieren, Ätzen, Abscheidung und CMP umfassen, ausgebildet werden. Zum Beispiel kann das leitfähige Material unter Verwendung eines geeigneten Prozesses, wie z.B. einer CVD, einer PVD, eines Plattierens und/oder anderer geeigneter Prozesse, abgeschieden werden. Das dargestellte Werkstück 300 ist lediglich ein Beispiel einiger Ausführungsformen des Verfahrens 200. Das Verfahren 200 kann verschiedene andere Ausführungsformen aufweisen, ohne vom Umfang der vorliegenden Offenbarung abzuweichen.
  • Außerdem kann die vorstehend dargestellte Halbleiterstruktur 200 Zwischenvorrichtungen, die während einer Verarbeitung einer IC gefertigt werden, oder ein Abschnitt davon sein, die/der einen statischen Direktzugriffspeicher (SRAM) und/oder logische Schaltungen, passive Komponenten, wie z.B. Widerstände, Kondensatoren und Induktivitäten, und aktive Komponenten, wie z.B. p-Typ-Feldeffekttransistoren (PFETs), n-Typ-Feldeffekttransistoren (NFETs), Mehrfachgate-FETs, wie z.B. FinFETs, Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metall-Oxid-Halbleiter-Transistoren (CMOS-Transistoren), Biopolartransistoren, Hochvolt-Transistoren, Hochfrequenz-Transistoren, andere Speicherzellen und Kombinationen davon umfassen kann.
  • Die vorliegende Offenbarung stellt eine Halbleiterstruktur und ein Verfahren zum Herstellen von dieser bereit. Das Verfahren umfasst einen anderen Ablauf zum Ausbilden von epitaktisch aufgewachsenen Source-/DrainelementSource-/Drainelementen für verschiedene Vorrichtungen. Obwohl sie nicht beschränkend sein sollen, bieten eine oder mehrere Ausführungsformen der vorliegenden Offenbarung viele Vorteile für eine Halbleitervorrichtung, die FinFETs umfasst, und das Ausbilden von dieser. Zum Beispiel werden die zwei Typen von FETs mithilfe verschiedener Verfahren ausgebildet. Der erste Typ kann Logikvorrichtungen sein und der zweite Typ kann Speichervorrichtungen sein. Insbesondere werden die zweiten Source-/DrainelementSource-/Drainelemente für die FETs des zweiten Typs mithilfe eines Verfahrens ausgebildet, das einen FSWPB-Prozess umfasst, der den Kontaktwiderstand reduziert und die Ladungsträgerbeweglichkeit erhöht. Das offenbarte Verfahren stellt eine Freiheit bereit, verschiedene FETs unterschiedlich und unabhängig voneinander zu behandeln, um entsprechende Spezifikationen zu erfüllen. Jedoch sind die FETs des ersten Typs und die FETs des zweiten Typs nicht auf Logikvorrichtungen und Speichervorrichtungen beschränkt, und können Vorrichtungen eines anderen Typs mit anderen Spezifikationen sein. Zum Beispiel sind gemäß der Entwurfsüberlegung die FETs des ersten Typs p-Kanal-FETs und die FETs des zweiten Typs sind n-Kanal-FETs oder umgekehrt.
  • Daher stellt die vorliegende Offenbarung Beispiele eines Verfahrens bereit, das eine Halbleiterstruktur erzeugt. Das Verfahren umfasst: Ausbilden einer Finnenstruktur auf dem Substrat, wobei die Finnenstruktur ein erstes aktives Finnengebiet, ein zweites aktives Finnengebiet und ein Trennungselement, das das erste und zweite aktive Finnengebiet trennt, umfasst; Ausbilden eines ersten Gatestapels auf dem ersten aktiven Finnengebiet und eines zweiten Gatestapels auf dem zweiten aktiven Finnengebiet; Durchführen eines ersten Aussparungsprozesses an einem ersten Source-/Draingebiet des ersten aktiven Finnengebiets mithilfe eines ersten Trockenätzens; Durchführen eines ersten epitaktischen Aufwachsens, um ein erstes Source-/Drainelement auf dem ersten Source-/Draingebiet auszubilden; Durchführen eines FSWPB-Prozesses (Fin Sidewall Pull Back), um eine dielektrische Schicht auf dem zweiten aktiven Finnengebiet zu entfernen; und Durchführen eines zweiten epitaktischen Aufwachsens, um ein zweites Source-/Drainelement auf einem zweiten Source-/Draingebiet des zweiten aktiven Finnengebiets auszubilden.
  • Die vorliegende Offenbarung stellt auch Beispiele einer Halbleiterstruktur bereit. Eine Halbleitervorrichtung. Die Halbleiterstruktur umfasst ein Halbleitersubstrat; ein erstes und ein zweites aktives Finnengebiet, die sich von dem Halbleitersubstrat erstrecken; einen ersten Feldeffekttransistor auf dem ersten aktiven Finnengebiet; und einen zweiten Feldeffekttransistor auf dem zweiten aktiven Finnengebiet. Der erste Feldeffekttransistor umfasst einen ersten Gatestapel, der auf einem ersten Kanalgebiet des ersten aktiven Finnengebiets angeordnet ist, und erste epitaktisch aufgewachsene Source-/DrainelementSource-/Drainelemente, die auf gegenüberliegenden Seiten des ersten Kanalgebiets angeordnet sind. Der zweite Feldeffekttransistor umfasst einen zweiten Gatestapel, der auf einem zweiten Kanalgebiet des zweiten aktiven Finnengebiets angeordnet ist, und erste epitaktisch aufgewachsene Source-/DrainelementSource-/Drainelemente, die auf gegenüberliegenden Seiten des zweiten Kanalgebiets angeordnet sind. Die ersten epitaktisch aufgewachsenen Source-/DrainelementSource-/Drainelemente weisen eine untere Fläche auf, die sich unter einer unteren Fläche der zweiten epitaktisch aufgewachsenen Source-/DrainelementSource-/Drainelemente befindet.
  • Die vorliegende Offenbarung stellt andere Beispiele eines Verfahrens bereit, das eine Halbleiterstruktur erzeugt. Das Verfahren umfasst: Ausbilden einer Finnenstruktur auf dem Substrat, wobei die Finnenstruktur ein erstes aktives Finnengebiet, ein zweites aktives Finnengebiet und ein Trennungselement, das das erste und zweite aktive Finnengebiet trennt, umfasst; Ausbilden eines ersten Gatestapels auf dem ersten aktiven Finnengebiet und eines zweiten Gatestapels auf dem zweiten aktiven Finnengebiet; Durchführen eines ersten Aussparungsprozesses an einem ersten Source-/Draingebiet des ersten aktiven Finnengebiets, wobei der erste Aussparungsprozess einen ersten Trockenätzprozess umfasst, um das erste aktive Finnengebiet auszusparen; Durchführen eines ersten epitaktischen Aufwachsens, um ein erstes Source-/Drainelement auf dem ersten Source-/Draingebiet auszubilden; Durchführen eines zweiten Aussparungsprozesses an einem zweiten Source-/Draingebiet auf dem zweiten aktiven Finnengebiet, wobei der zweite Aussparungsprozess ein zweites Trockenätzen, um das zweite aktive Finnengebiet auszusparen, und einen FSWPB-Prozess (Fin Sidewall Pull Back), um eine dielektrische Schicht auf dem zweiten aktiven Finnengebiet zu entfernen, umfasst; und Durchführen eines zweiten epitaktischen Aufwachsens, um ein zweites Source-/Drainelement auf einem zweiten Source-/Draingebiet auszubilden. Das erste Trockenätzen spart das erste aktive Finnengebiet bis zu einer ersten Tiefe aus, das zweite Trockenätzen spart das zweite aktive Finnengebiet bis zu einer zweiten Tiefe aus, und die zweite Tiefe ist kleiner als die erste Tiefe.
  • Das Vorstehende skizziert Merkmale mehrerer Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62539188 [0001]

Claims (20)

  1. Verfahren, umfassend: Ausbilden einer Finnenstruktur auf dem Substrat, wobei die Finnenstruktur ein erstes aktives Finnengebiet, ein zweites aktives Finnengebiet und ein Trennungselement, das das erste und das zweite aktive Finnengebiet trennt, umfasst, Ausbilden eines ersten Gatestapels auf dem ersten aktiven Finnengebiet und eines zweiten Gatestapels auf dem zweiten aktiven Finnengebiet, Durchführen eines ersten Aussparungsprozesses an einem ersten Source-/Draingebiet des ersten aktiven Finnengebiets mithilfe eines ersten Trockenätzens, Durchführen eines ersten epitaktischen Aufwachsens, um ein erstes Source-/Drainelement auf dem ersten Source-/Draingebiet auszubilden, Durchführen eines FSWPB-Prozesses (Fin Sidewall Pull Back), um eine dielektrische Schicht auf dem zweiten aktiven Finnengebiet zu entfernen, und Durchführen eines zweiten epitaktischen Aufwachsens, um ein zweites Source-/Drainelement auf einem zweiten Source-/Draingebiet des zweiten aktiven Finnengebiets auszubilden.
  2. Verfahren nach Anspruch 1, das ferner ein Durchführen eines zweiten Aussparungsprozesses an dem zweiten Source-/Draingebiet des zweiten aktiven Finnengebiets mithilfe eines zweiten Trockenätzens vor dem Durchführen eines FSWPB-Prozesses zum Entfernen einer dielektrischen Schicht auf dem zweiten aktiven Finnengebiet umfasst, wobei das erste Trockenätzen das erste aktive Finnengebiet bis zu einer ersten Tiefe ausspart, das zweite Trockenätzen das zweite aktive Finnengebiet bis zu einer zweiten Tiefe ausspart, und die zweite Tiefe kleiner ist als die erste Tiefe.
  3. Verfahren nach Anspruch 2, wobei die erste Tiefe im Bereich zwischen 55 nm und 65 nm liegt und die zweite Tiefe im Bereich zwischen 45 nm und 55 nm liegt.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei der FSWPB-Prozess einen Nassätzprozess umfasst, um die dielektrische Schicht auf der Seitenwand des zweiten aktiven Finnengebiets selektiv zu entfernen.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Durchführen des zweiten epitaktischen Aufwachsens zum Ausbilden des zweiten Source-/Drainelements auf dem zweiten Source-/Draingebiet ein Ausbilden des zweiten Source-/Drainelements direkt auf Seitenwänden des zweiten aktiven Finnengebiets umfasst.
  6. Verfahren nach einem der Ansprüche 1 bis 4, wobei das Durchführen des zweiten epitaktischen Aufwachsens zum Ausbilden des zweiten Source-/Drainelements auf dem zweiten Source-/Draingebiet ein Ausbilden des zweiten Source-/Drainelements umfasst, was zu einem Luftspalt zwischen dem zweiten aktiven Finnengebiet und dem Trennungselement führt.
  7. Verfahren nach einem der Ansprüche 1 bis 4, wobei das Durchführen des zweiten epitaktischen Aufwachsens zum Ausbilden des zweiten Source-/Drainelements auf dem zweiten Source-/Draingebiet ein Ausbilden einer vereinigten Source-/Drainelement-Anschlussstelle sowohl auf dem aktiven Finnengebiet als auch einem benachbarten aktiven Finnengebiet umfasst.
  8. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Abscheiden der dielektrischen Schicht auf dem ersten und zweiten aktiven Finnengebiet, wobei das Durchführen des FSWPB-Prozesses zum Entfernen der dielektrischen Schicht auf dem zweiten aktiven Finnengebiet ferner umfasst: Ausbilden einer strukturierten Maske zum Abdecken des ersten aktiven Finnengebiets, und Anwenden eines Nassätzens zum selektiven Entfernen der dielektrischen Schicht auf dem zweiten aktiven Finnengebiet.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Durchführen des ersten epitaktischen Aufwachsens zum Ausbilden des ersten Source-/Drainelements auf dem ersten Source-/Draingebiet ein Ausbilden des ersten Source-/Drainelements direkt auf Seitenwänden des ersten aktiven Finnengebiets umfasst, wobei die dielektrische Schicht dazwischen angeordnet ist.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei der erste Gatestapel und die ersten Source-/DrainelementSource-/Drainelemente als Abschnitte eines ersten Feldeffekttransistors ausgelegt sind und der zweite Gatestapel und das zweite Source-/Drainelement als Abschnitte eines zweiten Feldeffekttransistors ausgelegt sind.
  11. Verfahren nach Anspruch 10, wobei der erste Feldeffekttransistor ein Feldeffekttransistor eines ersten Leitfähigkeitstyps ist und der zweite Feldeffekttransistor ein Feldeffekttransistor eines dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps ist.
  12. Verfahren nach Anspruch 10, wobei der erste Feldeffekttransistor eine Logikvorrichtung ist und der zweite Feldeffekttransistor eine Speichervorrichtung ist.
  13. Verfahren nach einem der vorhergehenden Ansprüche, wobei jedes von dem ersten und dem zweiten Trockenätzen ein Ätzmittel umfasst, das Kohlenoxid oder Fluorwasserstoffkarbid umfasst.
  14. Halbleitervorrichtung, umfassend: ein Halbleitersubstrat, ein erstes und ein zweites aktives Finnengebiet, die sich von dem Halbleitersubstrat erstrecken, einen ersten Feldeffekttransistor auf dem ersten aktiven Finnengebiet, und einen zweiten Feldeffekttransistor auf dem zweiten aktiven Finnengebiet, wobei der erste Feldeffekttransistor einen ersten Gatestapel, der auf einem ersten Kanalgebiet des ersten aktiven Finnengebiets angeordnet ist, und erste epitaktisch aufgewachsene Source-/DrainelementSource-/Drainelemente, die auf entgegengesetzten Seiten des ersten Kanalgebiets angeordnet sind, umfasst, der zweite Feldeffekttransistor einen zweiten Gatestapel, der auf einem zweiten Kanalgebiet des zweiten aktiven Finnengebiets angeordnet ist, und zweite epitaktisch aufgewachsene Source-/DrainelementSource-/Drainelemente, die auf entgegengesetzten Seiten des zweiten Kanalgebiets angeordnet sind, umfasst, und die ersten epitaktisch aufgewachsenen Source-/DrainelementSource-/Drainelemente eine untere Fläche aufweisen, die sich unter einer unteren Fläche der zweiten epitaktisch aufgewachsenen Source-/DrainelementSource-/Drainelemente befindet.
  15. Halbleitervorrichtung nach Anspruch 14, wobei der erste Feldeffekttransistor ein Feldeffekttransistor eines ersten Leitfähigkeitstyps ist und der zweite Feldeffekttransistor ein Feldeffekttransistor eines dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps ist.
  16. Halbleitervorrichtung nach Anspruch 14, wobei der erste Feldeffekttransistor eine Logikvorrichtung ist und der zweite Feldeffekttransistor eine Speichervorrichtung ist.
  17. Halbleitervorrichtung nach einem der Ansprüche 14 bis 16, die ferner eine dielektrische Schicht auf Seitenwänden des ersten aktiven Finnengebiets umfasst, wobei die ersten epitaktisch aufgewachsenen Source-/DrainelementSource-/Drainelemente durch die dielektrische Schicht voneinander getrennt sind, und die zweiten epitaktisch aufgewachsenen Source-/DrainelementSource-/Drainelemente direkt auf den Seitenwänden des zweiten aktiven Finnengebiets ausgebildet sind.
  18. Halbleitervorrichtung nach einem der Ansprüche 14 bis 17, wobei die zweiten epitaktisch aufgewachsenen Source-/DrainelementSource-/Drainelemente zwei benachbarte Source-/DrainelementSource-/Drainelemente umfassen, die zu einem gemeinsamen Source-Drainmerkmal vereinigt sind, wodurch ein Luftspalt vertikal zwischen dem gemeinsamen Source-/Drainelement und einem STI-Merkmal (flache Grabenisolation) definiert wird.
  19. Verfahren, umfassend: Ausbilden einer Finnenstruktur auf dem Substrat, wobei die Finnenstruktur ein erstes aktives Finnengebiet, ein zweites aktives Finnengebiet und ein Trennungselement, das das erste und das zweite aktive Finnengebiet trennt, umfasst, Ausbilden eines ersten Gatestapels auf dem ersten aktiven Finnengebiet und eines zweiten Gatestapels auf dem zweiten aktiven Finnengebiet, Abscheiden einer dielektrischen Schicht auf dem ersten und dem zweiten Gatestapel, Durchführen eines ersten Aussparungsprozesses an einem ersten Source-/Draingebiet des ersten aktiven Finnengebiets mithilfe eines ersten Trockenätzens, Durchführen eines ersten epitaktischen Aufwachsens, um ein erstes Source-/Drainelement auf dem ersten Source-/Draingebiet auszubilden, Durchführen eines zweiten Aussparungsprozesses an einem zweiten Source-/Draingebiet des zweiten aktiven Finnengebiets mithilfe eines zweiten Trockenätzens, Durchführen eines FSWPB-Prozesses (Fin Sidewall Pull Back), um Abschnitte der dielektrischen Schicht auf dem zweiten aktiven Finnengebiet zu entfernen, und Durchführen eines zweiten epitaktischen Aufwachsens, um ein zweites Source-/Drainelement auf dem zweiten Source-/Draingebiet auszubilden, wobei das erste Trockenätzen das erste aktive Finnengebiet bis zu einer ersten Tiefe ausspart; das zweite Trockenätzen das zweite aktive Finnengebiet bis zu einer zweiten Tiefe ausspart, und die zweite Tiefe kleiner ist als die erste Tiefe.
  20. Verfahren nach Anspruch 19, wobei der FSWPB-Prozess einen Nassätzprozess umfasst, um die dielektrische Schicht auf der Seitenwand des zweiten aktiven Finnengebiets selektiv zu entfernen, und das Durchführen des zweiten epitaktischen Aufwachsens zum Ausbilden des zweiten Source-/Drainelements auf dem zweiten Source-/Draingebiet ein Ausbilden des zweiten Source-/Drainelements direkt auf Seitenwänden des zweiten aktiven Finnengebiets umfasst.
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