DE102019121117A1 - Luftspacer für eine gatestruktur eines transistors - Google Patents

Luftspacer für eine gatestruktur eines transistors Download PDF

Info

Publication number
DE102019121117A1
DE102019121117A1 DE102019121117.4A DE102019121117A DE102019121117A1 DE 102019121117 A1 DE102019121117 A1 DE 102019121117A1 DE 102019121117 A DE102019121117 A DE 102019121117A DE 102019121117 A1 DE102019121117 A1 DE 102019121117A1
Authority
DE
Germany
Prior art keywords
spacer
dielectric spacer
air
dielectric
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102019121117.4A
Other languages
English (en)
Inventor
Yi-Hsiu Liu
Feng-Cheng Yang
Tsung-Lin Lee
Wei-Yang Lee
Yen-Ming Chen
Yen-Ting Chen
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102019121117A1 publication Critical patent/DE102019121117A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/515—Insulating materials associated therewith with cavities, e.g. containing a gas
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H01L29/4991—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material comprising an air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

Eine Halbleiterstruktur weist eine erste Vorrichtung und eine zweite Vorrichtung auf. Die erste Vorrichtung weist auf: eine erste Gatestruktur, die über einem aktiven Gebiet ausgebildet ist, und einen ersten Luftspacer, der benachbart zur ersten Gatestruktur angeordnet ist. Die zweite Vorrichtung weist auf: eine zweite Gatestruktur, die über einer Isolationsstruktur ausgebildet ist, und einen zweiten Luftspacer, der benachbart zur zweiten Gatestruktur angeordnet ist. Der erste Luftspacer und der zweite Luftspacer weisen unterschiedliche Größen auf.

Description

  • PRIORITÄTSDATEN
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Serien-Nr. 62/736,565, die am 26. September 2018 eingereicht wurde und deren Offenbarung hier durch Rückbezug in ihrer Gänze aufgenommen ist. Diese Anmeldung ist auch mit der US-Patentanmeldung Nr. 16/218,330 , die am 12. Dezember 2018 mit dem Titel „Methods of Forming Metal Gate Spacer“ eingereicht wurde, verwandt, deren Offenbarung auch durch Rückbezug in ihrer Gänze aufgenommen ist.
  • HINTERGRUND
  • Die Industrie für integrierte Halbleiterschaltungen (IC) hat ein exponentielles Wachstum erfahren. Technologische Fortschritte in IC-Materialien und -Design haben Generationen von ICs hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen als die vorangegangene Generation aufweist. Die Funktionsdichte (d.h. die Anzahl miteinander verschalteter Bauelemente pro Chipfläche) ist im Laufe der IC-Entwicklung grundsätzlich gestiegen, während die geometrische Größe (d.h. die kleinste Komponente (oder Leiterbahn), die unter Verwendung eines Fertigungsverfahrens erzeugt werden kann) kleiner geworden ist. Dieser Miniaturisierungsprozess (Skalierung) bringt grundsätzlich Vorteile, indem die Produktionseffizienz gesteigert und die damit verbundenen Kosten gesenkt werden. Eine derartige Miniaturisierung erhöhte außerdem die Komplexität der Verarbeitung und Herstellung von ICs.
  • Zum Beispiel wurden Verfahren zum Ausbilden von Gatespacern mit einer niedrigen Dielektrizitätskonstante entwickelt. Obwohl herkömmliche Verfahren zum Ausbilden von Lowk-Dielektrikumsgatespacern im Allgemeinen geeignet sind, sind sie jedoch nicht in allen Aspekten zufriedenstellend.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es wird betont, dass gemäß dem Standardverfahren in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind und lediglich zu Veranschaulichungszwecken verwendet werden. Vielmehr können die Abmessungen der verschiedenen Elemente zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1A ist eine perspektivische Ansicht einer FinFET-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 1B ist eine Draufsicht auf eine FinFET-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 2 bis 3, 4A bis 13A, 4B bis 13B, 16A bis 21A, 16B bis 21B, 23A bis 28A, 23B bis 28B, 30A bis 35A und 30B bis 35B sind Querschnittsansichten einer Ausführungsform einer FinFET-Vorrichtung bei verschiedenen Fertigungsstufen gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 14A bis 15A, 14B bis 15B, 22A bis 22B und 29A bis 29B sind Draufsichten auf eine Ausführungsform einer FinFET-Vorrichtung bei verschiedenen Fertigungsstufen gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 36 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 37 ist ein Ablaufdiagramm eines anderen Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Elemente der Offenbarung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element ausgebildet werden können, so dass das erste und das zweite Element möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor. Des Weiteren kann das Ausbilden eines Elements auf einem anderen Element, mit ihm verbunden und/oder gekoppelt, in der nachstehenden Offenbarung Ausführungsformen umfassen, in denen das die Elemente in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen den Elementen ausgebildet werden können, so dass die Elemente möglicherweise nicht in direktem Kontakt stehen. Außerdem werden Begriffe, die sich auf räumliche Relativität beziehen, wie zusätzlich „unterer“ , „oberer“, „horizontaler“, „vertikaler“, „über“, „oberhalb“, „unter“, „unterhalb“, „oben“, „unten“, „Oberseite“, „Unterseite“ usw. so wie Ableitungen davon (z.B. „horizontal“, „nach unten“, „nach oben“ usw.) zur Einfachheit der vorliegenden Offenbarung über die Beziehung eines Elements zu einem anderen verwendet. Die Begriffe, die die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der Vorrichtung, die die Elemente umfasst, abdecken. Wenn eine Zahl oder ein Bereich von Zahlen mit „ungefähr“, „etwa“ und dergleichen beschrieben wird, wird ferner beabsichtigt, dass der Begriff Zahlen umfasst, die sich innerhalb eines vernünftigen Bereichs befinden, der die beschriebene Zahl umfasst, wie z.B. innerhalb von +/- 10 % der beschriebenen Zahl oder anderer Werte, wie sie vom Fachmann verstanden werden. Zum Beispiel umfasst der Begriff „ungefähr 5 nm“ den Abmessungsbereich von 4,5 nm bis 5,5 nm.
  • Die vorliegende Offenbarung betrifft im Allgemeinen Halbleitervorrichtungen und insbesondere Feldeffekttransistoren (FETs), wie z.B. planare FETs oder dreidimensionale finnenartige FETs (FinFETs). Ein Aspekt der vorliegenden Offenbarung betrifft ein Ausbilden von High-k-Metallgatespacern als einen Teil der Halbleitervorrichtungsfertigung.
  • Während der Fertigung einer FinFET-Struktur können Luftspalte (die als Luftspacer bezeichnet werden) anstelle von Gatespacern ausgebildet werden, die auf Seitenwänden von Gatestrukturen angeordnet sind (z.B. High-k-Metallgatestrukturen (HKMGs)). In einigen Ausführungsformen verringern Luftspacer, die zwischen Gatestrukturen ausgebildet werden, und zusätzliche dielektrische Schichten in aktiven Vorrichtungsgebieten die Kapazität der Gatestrukturen, wodurch die Gesamtleistungsfähigkeit (z.B. Geschwindigkeit) der FinFET-Struktur verbessert wird. Jedoch können herkömmliche Verfahren zum Ausbilden von Luftspacern weiterhin eine Verbesserung benötigen. Zum Beispiel kann es schwierig sein, Luftspacer in Situationen mit hohen Aspektverhältnissen (z.B. einem Aspektverhältnis von Höhe und Breite eines Grabens) auszubilden. Als ein anderes Beispiel können als Folge des Ausbildungsprozesses von Luftspacern die über einem Isolationsgebiet ausgebildeten Gatestrukturen leichter zusammenbrechen als die Gatestrukturen, die über einem aktiven Gebiet ausgebildet werden, was unerwünscht ist.
  • Die vorliegende Offenbarung verbessert zumindest teilweise herkömmliche Prozesse zum Ausbilden von Luftspacern, indem ein hochätzbarer Liner in der Nähe von Gatespacern in einem ersten Gebiet, jedoch nicht in einem zweiten Gebiet ausgebildet wird, oder indem dielektrische Gatespacer in einem Gebiet, jedoch nicht dem anderen Gebiet selektiv dotiert werden, wie nachstehend ausführlicher besprochen.
  • 1A und 1B zeigen jeweils eine dreidimensionale perspektivische Ansicht bzw. eine Draufsicht auf einen Abschnitt einer Halbleiterstruktur 90. Die Halbleiterstruktur 90 kann eine Zwischenvorrichtung, die während einer Verarbeitung einer IC gefertigt wird, oder ein Abschnitt davon sein, die/der einen statischen Direktzugriffspeicher (SRAM) und/oder andere logische Schaltungen, passive Komponenten, wie z.B. Widerstände, Kondensatoren und Induktivitäten, und aktive Komponenten, wie z.B. p-Kanal-FETs (PFETs), n-Kanal-FETs (NFETs), FinFETs, Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET), komplementäre Metall-Oxid-Halbleiter-Transistoren (CMOS-Transistoren), Biopolartransistoren, Hochvolt-Transistoren, Hochfrequenz-Transistoren, und/oder andere Speicherzellen aufweisen kann. Die vorliegende Offenbarung ist nicht auf eine bestimmte Anzahl von Vorrichtungen oder Vorrichtungsgebieten oder auf bestimmte Vorrichtungskonfigurationen beschränkt, sofern nicht anders angegeben. Obwohl die Halbleiterstruktur 90, wie dargestellt, eine dreidimensionale FinFET-Vorrichtung ist, kann zum Beispiel die vorliegende Offenbarung auch planare FET-Vorrichtungen betreffen.
  • Unter Bezugnahme auf 1A weist die Halbleiterstruktur 90 ein Substrat 110 auf. Das Substrat 110 kann einen Element-(Einzelelement-)Halbleiter, wie z.B. Silizium, Germanium und/oder andere geeignete Materialien; einen Verbindungshalbleiter, wie z.B. Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid, Indiumantimonid und/oder andere geeignete Materialien; einen Legierungshalbleiter, wie z.B. SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GalnAsP und/oder andere geeignete Materialien aufweisen. Das Substrat 110 kann ein einlagiges Material sein, das eine gleichmäßige Zusammensetzung aufweist. Alternativ kann das Substrat 110 mehrere Materialschichten aufweisen, die ähnliche oder unterschiedliche Zusammensetzungen aufweisen, die für eine IC-Vorrichtungsherstellung geeignet sind. In einem Beispiel kann das Substrat 110 ein SOI-Substrat (Silizium auf einem Isolator) sein, das eine Halbleitersiliziumschicht aufweist, die auf einer Siliziumoxidschicht ausgebildet ist. In einem anderen Beispiel kann das Substrat 110 eine leitfähige Schicht, eine Halbleiterschicht, eine dielektrische Schicht, andere Schichten oder Kombinationen davon aufweisen. Verschiedene dotierte Gebiete, wie z.B. Source-/Draingebiete, können in oder auf dem Substrat 110 ausgebildet werden. Die dotierten Gebiete können je nach Entwurfsanforderungen mit n-Typ-Dotierstoffen, wie z.B. Phosphor oder Arsen, und/oder p-Typ-Dotierstoffen, wie z.B. Bor, dotiert werden. Die dotierten Gebiete können direkt auf dem Substrat 110, in einer p-Wannenstruktur, in einer n-Wannenstruktur, in einer Doppelwannenstruktur oder unter Verwendung einer angehobenen Struktur ausgebildet werden. Dotierte Gebiete können durch Implantation von Dotierstoffatomen, in-situ dotiertes epitaktisches Wachstum und/oder andere geeignete Techniken ausgebildet werden.
  • Die dreidimensionalen aktiven Gebiete 120 werden auf dem Substrat 110 ausgebildet. Die aktiven Gebiete 120 sind längliche finnenartige Strukturen, die nach oben aus dem Substrat 110 hervorstehen. Von daher können die aktiven Gebiete 120 nachstehend als Finnen 120 oder Finnenstrukturen 120 bezeichnet werden. Die Finnenstrukturen 120 können unter Verwendung geeigneter Prozesse, einschließlich von Fotolithografie- oder Ätzprozessen, gefertigt werden. Der fotolithografische Prozess kann umfassen: Ausbilden einer Fotolackschicht, die über dem Substrat 110 liegt, Belichten des Fotolacks mit einer Struktur, Durchführen eines Nachbelichtungsausheizprozesses (Post-Exposure Bake), und Entwickeln des Fotolacks, um ein Maskierungselement (nicht dargestellt), das den Fotolack aufweist, auszubilden. Das Maskierungselement wird dann zum Ätzen von Aussparungen im Substrat 110 verwendet, wodurch die Finnenstrukturen 120 auf dem Substrat 110 belassen werden. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE), und/oder andere geeignete Prozesse umfassen. In einigen Ausführungsformen kann die Finnenstruktur 120 mithilfe eines Doppelstrukturierungs- oder eines Mehrfachstrukturierungsprozesses ausgebildet werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierende Prozesse, wodurch ermöglicht wird, dass Strukturen erzeugt werden, die zum Beispiel kleinere Pitches aufweisen als dies ansonsten unter Verwendung eines einzelnen direkten fotolithografischen Prozesses erzielbar ist. Als ein Beispiel kann eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines fotolithografischen Prozesses strukturiert werden. Spacer werden entlang der strukturierten Opferschicht unter Verwendung eines Selbstjustierungsprozesses ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Spacer, oder Dorne, können dann zum Strukturieren der Finnenstrukturen 120 verwendet werden.
  • Die Halbleiterstruktur 90 weist außerdem Source-/Drainelemente (S/D-Elemente) 122 auf, die über den Finnen 120 ausgebildet werden. Die Source-/Drainelemente 122 können Epi-Schichten aufweisen, die auf den Finnenstrukturen 120 epitaktisch aufgewachsen werden.
  • Die Halbleiterstruktur 90 weist außerdem Isolationsstrukturen 130 auf, die über dem Substrat 110 ausgebildet werden. Die Isolationsstrukturen 130 trennen verschiedene Komponenten der Halbleiterstruktur 90 elektrisch. Die Isolationsstrukturen 130 können Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, mit Flour dotiertes Silikatglas (FSG), ein Low-k-Dielektrikumsmaterial und/oder andere geeignete Materialien aufweisen. In einigen Ausführungsformen können die Isolationsstrukturen 130 STI-Elemente (flache Grabenisolation) aufweisen. In einigen Ausführungsformen werden die Isolationsstrukturen 130 durch Ätzen von Gräben im Substrat 110 während des Ausbildens der Finnenstrukturen 120 ausgebildet. Die Gräben können dann mit einem vorstehend beschriebenen Isolationsmaterial gefüllt werden, worauf ein chemisch-mechanischer Planarisierungsprozess (CMP) folgt. Eine andere Isolationsstruktur, wie z.B. ein Feldoxid, lokale Oxidation von Silizium (LOCOS) und/oder andere geeignete Strukturen, kann ebenfalls als die Isolationsstrukturen 130 implementiert werden. Alternativ können die Isolationsstrukturen 130 zum Beispiel eine mehrschichtige Struktur aufweisen, die eine oder mehrere Liner-Schichten aus thermischem Oxid aufweist.
  • Die Halbleiterstruktur 90 weist außerdem Gatestrukturen 140 auf, die über den Finnen 120 auf drei Seiten in einem Kanalgebiet jeder Finne 120 ausgebildet sind und mit diesen im Eingriff stehen. Die Gatestrukturen 130 können Dummy-Gatestrukturen sein (die z.B. ein Oxid-Gatedielektrikum und eine Polysilizium-Gateelektrode enthalten) oder sie können HKMG-Strukturen sein, die ein High-k-Gatedielektrikum und eine Metallgateelektrode enthalten, wobei die HKMG-Strukturen durch Ersetzen der Dummy-Gatestrukturen ausgebildet werden. Obwohl hier nicht dargestellt, kann die Gatestruktur 140 zusätzliche Materialschichten, wie z.B. eine Grenzflächenschicht über den Finnen 120, eine Abdeckschicht, andere geeignete Schichten oder Kombinationen davon aufweisen.
  • Unter Bezugnahme auf 1B sind die Gatestrukturen 140 in Längsrichtung entlang der Y-Richtung ausgerichtet und entlang einer Richtung der Finnenlänge, d.h. der X-Richtung, voneinander getrennt. Insbesondere werden einige Gatestrukturen 140 in einem Vorrichtungsgebiet 100A angeordnet, wobei die Gatestrukturen 140 mit den Finnen 120 in einem Kanalgebiet jeder Finne 120 im Eingriff stehen. Andere Gatestrukturen 140 werden in einem Vorrichtungsgebiet 100B angeordnet, das benachbart zum Vorrichtungsgebiet 100A angeordnet ist, wobei das Vorrichtungsgebiet 100B die Isolationsstruktur 130 aufweist. In vielen Ausführungsformen stellt nach dem Ausbilden von Metallgatestrukturen das Vorrichtungsgebiet 100A mehrere FinFET-Vorrichtungen bereit.
  • Wie hier dargestellt, kann die Halbleiterstruktur 90 mehrere Finnen 120 aufweisen, die in Längsrichtung entlang der X-Richtung ausgerichtet sind, und mehrere Gatestrukturen 140, die in Längsrichtung entlang der Y-Richtung, d.h. im Allgemeinen senkrecht zu den Finnen 120, ausgerichtet sind. In vielen Ausführungsformen weist, wie nachstehend ausführlich besprochen sein wird, die Halbleiterstruktur 90 zusätzliche Elemente auf, wie z.B. Gatespacer, die entlang von Seitenwänden der Gatestrukturen 140 angeordnet sind, Hartmaskenschicht(en), die über den Gatestrukturen 140 angeordnet ist (sind) und zahlreiche andere Elemente. Der Einfachheit halber werden die Verarbeitungsschritte der vorliegenden Offenbarung unter Bezugnahme auf Querschnittsansichten beschreiben, die 2 bis 3, 4A bis 13A, 4B bis 13B, 16A bis 21A, 16B bis 21B, 23A bis 28A, 23B bis 28B und 30A bis 30B entsprechen, wobei der Querschnitt der Halbleiterstruktur 90 entlang der gestrichelten Linie AA', wie in 1A bis 1B gezeigt, gezeichnet ist.
  • Unter Bezugnahme auf 2 kann die Gatestruktur 130 eine Dummy-Gateelektrode 200 aufweisen. Die Dummy-Gateelektrode 200 kann ein Polysiliziummaterial aufweisen, das in einem Gateaustauschprozess, der nachstehend ausführlicher besprochen wird, ersetzt wird. Die Gatestruktur 140 kann außerdem ein Gatedielektrikum aufweisen, das unter der Gateelektrode 200 angeordnet ist, das in einigen Ausführungsformen ein Dummy-Gatedielektrikum (z.B. ein Siliziumoxid-Gatedielektrikum) oder in anderen Ausführungsformen ein High-k-Gatedielektrikum aufweisen kann. Das Gatedielektrikum ist hier der Einfachheit halber nicht konkret dargestellt.
  • Die Gatestruktur 140 weist Hartmaskenschichten 210 und 220 auf, die über der Dummy-Gateelektrode 200 angeordnet sind. In einigen Ausführungsformen werden die Hartmaskenschichten 210 und 220 derart ausgelegt, dass sie die Dummy-Gateelektrode 200 vor anschließenden Verarbeitungsschritten schützen. Die Hartmaskenschichten 210 und 220 können jeweils ein beliebiges geeignetes dielektrisches Material aufweisen, wie z.B. ein stickstoffhaltiges dielektrisches Material, ein sauerstoffhaltiges dielektrisches Material, andere geeignete Materialien oder Kombinationen davon. Als ein nicht beschränkendes Beispiel weist die Hartmaskenschicht 210 ein stickstoffhaltiges dielektrisches Material auf, wie z.B. Siliziumnitrid, und die Hartmaskenschicht 220 weist ein sauerstoffhaltiges dielektrisches Material auf, wie z.B. Siliziumoxid oder ein Metalloxid.
  • Die Hartmaskenschichten 210 und 220 und andere verschiedene Materialschichten, die in der Gatestruktur 140 aufgenommen sind, können mithilfe eines beliebigen geeigneten Verfahrens ausgebildet werden, wie z.B. einer chemischen Oxidation, einer thermischen Oxidation, einer Atomlagenabscheidung (ALD), einer chemischen Gasphasenabscheidung (CVD), einer physikalischen Gasphasenabscheidung (PVD), einer chemischen Niederdruck-Gasphasenabscheidung (LP-CVD), einer Plasma-unterstützten CVD (PE-CVD), einer CVD unter Verwendung von hochdichtem Plasma (HDP-CVD), einer metall-organischen CVD (MO-CVD), einer Remote-Plasma-CVD (RP-CVD), einer Plasma-unterstützten CVD (PE-CVD), einer Niederdruck-CVD (LP-CVD), einer Atomlagen-CVD (AL-CVD), einer CVD unter Atmosphärendruck (AP-CVD), anderer geeigneter Verfahren oder Kombinationen davon. In einer Ausführungsform werden die verschiedenen Schichten der Gatestruktur 140 zuerst als flächendeckende Schichten abgeschieden. Dann werden die flächendeckenden Schichten mithilfe einer Reihe aus Fotolithografie- und Ätzprozessen strukturiert, wodurch Abschnitte der flächendeckenden Schicht entfernt werden und die verbleibenden Abschnitte über den Isolationsstrukturen 130 und den Finnen 120 als den Gatestrukturen 212 belassen werden.
  • Eine Spacerschicht 230 wird entlang von Seitenwänden der Gatestrukturen 140 ausgebildet und eine Spacerschicht 240 wird über der Spacerschicht 130 angeordnet. Die Spacerschichten 230 und 240 weisen jeweils ein Material auf, das von dem (den) Material(ien), die in der Gatestruktur 140 aufgenommen ist (sind), verschieden ist. In einigen Ausführungsformen können die Spacerschichten 230 und 240 Silizium, Sauerstoff, Stickstoff und/oder Kohlenstoff aufweisen. Die Spacerschichten 230 und 240 können auch im Hinblick auf die Materialzusammensetzung voneinander verschieden sein. Zum Beispiel kann die Spacerschicht 230 eine größere Menge an Kohlenstoff aufweisen als die Spacerschicht 240. In einem nicht beschränkenden Beispiel kann die Spacerschicht 230 Siliziumkohlenstoffnitrid (SiCN) aufweisen und eine Dicke in einem Bereich zwischen ungefähr 2 Nanometer (nm) und ungefähr 5 nm aufweisen, und die Spacerschicht 240 kann Siliziumkohlenstoffoxinitrid (SiCON) aufweisen und eine Dicke in einem Bereich zwischen ungefähr 2 Nanometer (nm) und ungefähr 5 nm aufweisen. Diese Materialzusammensetzungen werden derart ausgelegt, dass sie eine Ätzselektivität in späteren Ätzprozessen optimieren, und die Dickenbereiche werden derart ausgelegt, dass sie die Abmessungen der später auszubildenden Gatespacer einstellen. Jedoch können in anderen Ausführungsformen andere Materialien (oder andere Dicken) verwendet werden, um die Spacerschichten 230 und 240 zu implementieren.
  • Die Spacerschichten 230 und 240 können jeweils ausgebildet werden, indem zuerst ein flächendeckendes Spacermaterial über der Halbleiterstruktur 90 mithilfe eines Verfahrens, wie z.B. einer CVD, einer PVD, einer ALD, anderer geeigneter Verfahren oder Kombinationen davon abgeschieden wird, und anschließend ein anisotroper Ätzprozess durchgeführt wird, um Abschnitte des Spacermaterials zu entfernen, um die Spacerschichten 230 und 240 auszubilden. In einigen Ausführungsformen können zusätzliche Spacerschicht(en) zwischen den Gatestrukturen 140 und den Spacerschichten 230 bis 240 aufgenommen werden.
  • Eine Dummy-Schicht 250 wird über der der Spacerschicht 240 ausgebildet. Die Dummy-Schicht 250 weist eine andere Materialzusammensetzung auf als die Spacerschicht 240. Als ein nicht beschränkendes Beispiel weist die Dummy-Schicht 250 Siliziumnitrid (SiN) auf. Die Dummy-Schicht 250 kann als eine Maske in anschließenden Epi-Schicht-Wachstumsprozessen von N-Gebieten und P-Gebieten verwendet werden.
  • Unter Bezugnahme auf 3 werden die Spacerschichten 230 und 240 und die Dummy-Schicht 250 in die Gatespacer 230 und 240 strukturiert, die auf Seitenwänden der Gatestruktur 140 angeordnet sind. Die S/D-Elemente 122 können dann mithilfe von beliebigen geeigneten Techniken, wie z.B. Ätzprozessen, auf die ein oder mehrere Epitaxieprozesse folgen, ausgebildet werden. In einem Beispiel werden ein oder mehrere Ätzprozesse durchgeführt (wobei die strukturierte Dummy-Schicht 250 als eine Maske dient), um Abschnitte der Finnenstrukturen 120 zu entfernen, um Aussparungen (nicht dargestellt) darin auszubilden. Ein Reinigungsprozess kann durchgeführt werden, um die Aussparungen mit einer Flusssäure-Lösung (HF-Lösung) oder einer anderen geeigneten Lösung zu reinigen. Anschließend werden ein oder mehrere epitaktische Aufwachsprozesse durchgeführt, um epitaktische Elemente in den Aussparungen auszubilden. Jedes der S/D-Elemente 122 kann für einen p-Kanal-FinFET (z.B. ein epitaktisches Material des p-Typs) oder alternativ einen n-Kanal-FinFET (z.B. ein epitaktisches Material des n-Typs) geeignet sein. Das epitaktische p-Typ-Material kann eine oder mehrere epitaktische Schichten aus Siliziumgermanium (epi-SiGe) aufweisen, wobei das Siliziumgermanium mit einem Dotierstoff des p-Typs, wie z.B. Bor, Germanium, Indium und/oder anderen Dotierstoffen des p-Typs dotiert wird. Das epitaktische n-Typ-Material kann eine oder mehrere epitaktische Schichten aus Silizium (epi-Si) oder Siliziumkohlenstoff (epi-SiC) aufweisen, wobei das Silizium oder der Siliziumkohlenstoff mit einem Dotierstoff des n-Typs, wie z.B. Arsen, Phosphor und/oder anderen Dotierstoffen des n-Typs dotiert wird.
  • 4A und 4B zeigen jeweils die Querschnittsansichten des Vorrichtungsgebiets 100A bzw. des Vorrichtungsgebiets 100B. Die Vorrichtungsgebiete 100A und 100B entsprechen verschiedenen Typen von Vorrichtungen. Zum Beispiel weist in einigen Ausführungsformen das Vorrichtungsgebiet 100A eine Funktionsvorrichtung (z.B. einen Funktionstransistor) auf, während das Vorrichtungsgebiet 100B eine Dummy-Vorrichtung (z.B. einen Dummy-Transistor) aufweist. In einigen Ausführungsformen leitet die Dummy-Vorrichtung keinen Strom oder ist kein Teil einer elektrischen Schaltung, stellt aber eine Komponente dar, die ausgelegt ist, um eine Gesamtstrukturdichte der Halbleiterstruktur 90 zu ändern. In einigen anderen Ausführungsformen weist eines von den Vorrichtungsgebieten 100A und 100B eine Speichervorrichtung auf (z.B. eine SRAM-Vorrichtung), während das andere von den Vorrichtungsgebieten 100A und 100B eine Logikvorrichtung (z.B. eine Ringoszillatorvorrichtung) aufweist.
  • Wie in 4A bis 4B dargestellt, weist der Abschnitt der Halbleiterstruktur sowohl im Vorrichtungsgebiet 100A als auch 100B die Gatestruktur 140 (die die Gateelektrode 200 und die Hartmaskenschichten 210 bis 220 aufweist), die Gatespacer 230 bis 240 und die Dummy-Schicht 250 auf. Jedoch weist das Vorrichtungsgebiet 100A die S/D-Elemente 122 und das aktive Gebiet 120 auf, über dem die Gatestruktur 140 angeordnet ist, während das aktive Gebiet 100B die Isolationsstruktur 130 (z.B. eine STI) aufweist, über der die Gatestruktur 140 angeordnet ist. Es ist zu beachten, dass die Dummy-Schicht 250 sowohl im Vorrichtungsgebiet 100A als auch 100B bei dieser Herstellungsstufe entfernt ist.
  • Unter Bezugnahme auf 5A und 5B wird ein Liner 270 über der Gatestruktur 140 sowohl im Vorrichtungsgebiet 100A als auch 100B ausgebildet. Der Liner 270 wird derart ausgelegt, dass er eine Materialzusammensetzung aufweist, die von den Gatespacern 230 und 240 verschieden ist, so dass eine Ätzselektivität zwischen dem Liner 270 und den Gatespacern 230 und 240 in einem später durchgeführten Ätzprozess vorhanden ist. Aufgrund der Ätzselektivität kann der Liner 270 entfernt werden, ohne dass die Gatespacer 230 bis 240 entfernt werden. Das Entfernen des Liners 270 bildet einen Teil eines Luftspacers, wie nachstehend ausführlicher besprochen.
  • In einigen Ausführungsformen enthält der Liner 270 Si02. In einigen Ausführungsformen weist der Liner 270 eine Dicke 280 zwischen ungefähr 0,3 nm und ungefähr 5 nm auf. Die Materialzusammensetzung des Liners 270 wird derart gewählt, dass er eine hinreichende Ätzselektivität gegenüber den Gatespacern 230 und 240 aufweisen kann, während der Dickenbereich des Liners 270 derart ausgelegt wird, dass eine Größe des später auszubildenden Luftspacers gesteuert wird (da das Entfernen des Liners 270 das Ausbilden des Luftspacers ermöglicht). Mit anderen Worten kann die Dicke des Liners 270 mit einer seitlichen Abmessung des später auszubildenden Luftspacers eindeutig korreliert sein.
  • Unter Bezugnahme auf 6A und 6B wird eine strukturierte Fotolackmaske 300 im Vorrichtungsgebiet 100A, aber nicht im Vorrichtungsgebiet 100B ausgebildet. In einigen Ausführungsformen kann das Ausbilden der strukturierten Fotolackmaske 300 ein Ausbilden einer unteren Schicht, wie z.B. einer unteren Antireflexionsbeschichtung (BARC), über der Halbleiterstruktur 90, und anschließendes Ausbilden einer Fotolackschicht über der unteren Schicht umfassen. Die Fotolackschicht kann unter Verwendung eines beliebigen geeigneten Verfahrens zum Ausbilden der Fotolackmaske 300, die das Vorrichtungsgebiet 100B freilegt, strukturiert werden. Nach dem Strukturierungsprozess kann die untere Schicht dann vom Vorrichtungsgebiet 100B mithilfe eines beliebigen geeigneten Verfahrens, wie z.B. eines Nassreinigungsprozesses, der ein beliebiges geeignetes Lösungsmittel (z.B. eine Hochtemperatur-Schwefelperoxidmischung (HTSPM), eine verdünnte Flusssäure (DHF), andere geeignete Lösungsmittel oder Kombinationen davon) verwendet, entfernt werden.
  • Dann wird ein Ätzprozess 310 durchgeführt. Die strukturierte Fotolackmaske 300 dient als eine Ätzmaske während des Ätzprozesses 310 und schützt die verschiedenen darunter angeordneten Schichten vor einem Ätzen. Der Ätzprozess 310 wird auch derart ausgelegt, dass er eine Ätzselektivität zwischen dem Liner 270 und den Gatespacern 240 und der Isolationsstruktur 130 aufweist. Folglich wird der im Vorrichtungsgebiet 100B angeordnete Liner 270 im Wesentlichen entfernt, ohne dass die Gatespacer 240 oder die Isolationsstruktur 130, die im Vorrichtungsgebiet 100B angeordnet sind, beschädigt werden.
  • Unter Bezugnahme auf 7A und 7B wird die strukturierte Fotolackmaske 300 zum Beispiel unter Verwendung eines Fotolackveraschungs- oder Fotolackstrippprozesses entfernt. Danach wird ein Ätzprozess 330 durchgeführt. Der Ätzprozess 330 umfasst einen Trockenätzprozess oder einen Nassätzprozess und wird derart ausgelegt, dass er den Liner 270 im Vorrichtungsgebiet 100A teilweise entfernt, so dass Abschnitte des Liners 270, die über den S/D-Elementen 122 angeordnet sind, entfernt werden, aber Abschnitte des Liners 270, die auf den Seitenwänden der Gatespacer 240 angeordnet sind, nach dem Durchführen des Ätzprozesses 330 weiterhin verleiben. Der Ätzprozess 300 kann auch eine Dicke des Liners 270 reduzieren. Von daher kann der verbleibende Abschnitt des Liners 270 eine Dicke 340 (die in X-Richtung gemessen wird) aufweisen, die kleiner ist als die Dicke 280 des Liners 270 vor dem Durchführen des Ätzprozesses 330. In einigen Ausführungsformen liegt die Dicke 340 in einem Bereich zwischen ungefähr 0,3 nm und ungefähr 3 nm. Dieser Dickenbereich berücksichtigt teilweise die seitliche Abmessung der auszubildenden Luftspacer (z.B. durch das Entfernen des Liners 270). Mit anderen Worten stellt ein Steuern der Dicke 340 teilweise auch die seitliche Abmessung der Luftspacer ein. Es ist zu beachten, dass der Ätzprozess 330 auch die Rückstände des Liners 270 im Vorrichtungsgebiet 100B im Wesentlichen entfernen kann, wenn solche vor dem Durchführen des Ätzprozesses 330 vorhanden sind.
  • Unter Bezugnahme auf 8A und 8B wird eine weitere Spacerschicht 350 sowohl im Vorrichtungsgebiet 100A als auch im Vorrichtungsgebiet 100B abgeschieden. Die Spacerschicht 350 kann mithilfe eines geeigneten Abscheidungsprozesses, wie z.B. einer CVD, einer PVD, einer ALD oder Kombinationen davon, abgeschieden werden. Die Spacerschicht 350 wird über der Gatestruktur 140, den S/D-Elementen 122 und der Isolationsstruktur 130 abgeschieden. Die Spacerschicht 350 wird auch auf Seitenwänden der Linerschicht 270 im Vorrichtungsgebiet 100A und auf Seitenwänden der Gatespacer 240 im Vorrichtungsgebiet 100B abgeschieden. Die Spacerschicht 350 weist ein dielektrisches Material auf, das vom dielektrischen Material der Gatespacer 240 verschieden ist, so dass eine Ätzselektivität zwischen ihnen in einem anschließenden Ätzprozess vorhanden ist. Die Spacerschicht 350 kann auch als eine Ätzstoppschicht dienen. In einigen Ausführungsformen weist die Spacerschicht 350 eine Dicke in einem Bereich zwischen ungefähr 2 nm und ungefähr 5 nm auf. Der Dickenbereich wird derart ausgelegt, dass die Spacerschicht 350 auf eine angemessene Weise als eine Ätzstoppschicht sowie als ein Gatespacer dienen kann.
  • Unter Bezugnahme auf 9A und 9B wird eine dielektrische Schicht 370 über der Spacerschicht 350 sowohl im Vorrichtungsgebiet 100A als auch im Vorrichtungsgebiet 100B ausgebildet. In einigen Ausführungsformen weist die dielektrische Schicht 370 Siliziumoxid auf. In einigen Ausführungsformen wird die dielektrische Schicht 370 unter Verwendung eines Abscheidungsprozesses, zum Beispiel eines fließfähigen chemischen Gasphasenabscheidungsprozesses (FCVD), ausgebildet.
  • Unter Bezugnahme auf 10A und 10B wird ein chemisch-mechanischer Polierprozess (CMP) 390 durchgeführt, um die oberen Flächen der verschiedenen Schichten im Vorrichtungsgebiet 100A und im Vorrichtungsgebiet 100B zu planarisieren. Der CMP-Prozess 390 entfernt die Hartmaskenschichten 210 und 220 und entfernt teilweise die Gatespacer 230 bis 240, den Liner 270, die Spacerschicht 350 und die dielektrische Schicht 370. Die Spacerschicht 350 ist nun in Gatespacer 350 zerlegt. Nach dem Durchführen des CMP-Prozesses 390 weisen die Gatespacer 230 bis 240, der Liner 270, die Gatespacer 350 und die dielektrische Schicht 370 im Wesentlichen komplanare obere Flächen auf.
  • Unter Bezugnahme auf 11A und 11B können ein oder mehrere Ätzprozesse 400 durchgeführt werden, um die Gateelektrode 200 sowohl im Vorrichtungsgebiet 100A als auch im Vorrichtungsgebiet 100B zu entfernen. Die Ätzprozesse 400 können derart ausgelegt sein, dass sie eine Ätzselektivität zwischen der Gateelektrode 200 und den anderen Schichten aufweisen, so dass die Gateelektrode 200 weggeätzt wird, ohne dass die anderen Schichten wesentlich betroffen werden. Folglich werden Öffnungen 420 sowohl im Vorrichtungsgebiet 100A als auch im Vorrichtungsgebiet 100B ausgebildet.
  • Unter Bezugnahme auf 12A und 12B wird ein Gateaustauschprozess 430 durchgeführt, um eine Metallgateelektrode 440 in jeder der Öffnungen 420 auszubilden. Die Metallgateelektrode 440 kann eine Austrittsarbeitsmetallschicht und eine leitfähige Bulkschicht (die auch als Füllmetall bezeichnet wird) aufweisen. In einigen Ausführungsformen kann die Austrittsarbeitsmetallschicht ein p-Typ- oder ein n-Typ-Austrittsarbeitsmaterial aufweisen, wie z.B. TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr oder Kombinationen davon. In einigen Ausführungsformen kann die leitfähige Bulkschicht Cu, W, Al, Ru, Co oder Kombinationen davon aufweisen.
  • Obwohl der Einfachheit halber nicht konkret hier dargestellt, kann eine High-k-Dielektrikumsschicht unter der Metallgateelektrode 440 entweder vor oder während des Gateaustauschprozesses 430 ausgebildet werden. Die High-k-Dielektrikumsschicht weist ein dielektrisches Material auf, das eine Dielektrizitätskonstante aufweist, die höher ist als jene von Siliziumoxid. In einigen Ausführungsformen kann die High-k-Dielektrikumsschicht Hafniumoxid (HfO2), Zirkoniumoxid (ZrO2), Lanthanoxid (La2O3), Titanoxid (TiO2), Yttriumoxid (Y2O3), Strontiumtitanat (SrTiO3) oder Kombinationen davon aufweisen. Außerdem können zusätzliche Schichten, wie z.B. Grenzflächenschichten, Barriereschichten, Hartmaskenschichten oder Kombinationen davon, ausgebildet werden. Es versteht sich außerdem, dass der Gateaustauschprozess einen CMP-Prozess umfassen kann, der durchgeführt wird, um überschüssige Materialien von der Metallgateelektrode 440 (oder andere Materialien) zu entfernen, so dass eine obere Fläche der Halbleiterstruktur 90 planarisiert wird.
  • Unter Bezugnahme auf 13A und 13B können ein oder mehrere Ätzprozesse 450 durchgeführt werden. Die Ätzprozesse können HF, H2O, He und/oder N2 als Ätzmittel verwenden. Der Liner 270 wird derart ausgelegt, dass er eine hohe Ätzrate in den Ätzprozessen 450 aufweist, zum Beispiel eine Ätzrate, die größer ist als jene der dielektrischen Schicht 370, der Gatespacer 350 und 230 und der Metallgateelektrode 440. Von daher kann der Liner 270 im Vorrichtungsgebiet 100A sehr schnell entfernt werden. Das Entfernen des Liners 270 bildet daher Gräben entlang der Gatespacer 240 im Vorrichtungsgebiet 100A aus, was ermöglicht, dass die Gatespacer 240 nicht nur von der Oberseite, sondern auch von der Seite geätzt werden. Mit anderen Worten werden die Gatespacer 240 auf eine zweidimensionale Weise geätzt: von einer Richtung von der Oberseite zur Unterseite, sowie von einer seitlichen Richtung. Infolgedessen können die Gatespacer 240 auch schnell im Vorrichtungsgebiet 100A entfernt werden. In einigen Ausführungsformen werden die Gatespacer 240 im Vorrichtungsgebiet 100A vollständig entfernt. Daher werden Luftspacer (Luftspalte) 470 benachbart zur Gatestruktur 140 im Vorrichtungsgebiet 100A ausgebildet.
  • Indessen fehlt im Vorrichtungsgebiet 100B der Liner 270. Folglich werden die Gatespacer 240 im Vorrichtungsgebiet 100B von der Oberseite (jedoch nicht von der Seite) während der Ätzprozesse 450 geätzt. Infolgedessen sind die Gatespacer 240 im Vorrichtungsgebiet 100B teilweise geätzt, auch nachdem die Gatespacer 240 im Vorrichtungsgebiet 100A möglicherweise vollständig weggeätzt wurden. Wie in 13B dargestellt, führt das teilweise Entfernen der Gatespacer 240 zum Ausbilden von flacheren (im Vergleich zu den Luftspacern 470) Luftspacern 480 benachbart zur Gatestruktur 140 im Vorrichtungsgebiet 100B. Alternativ ausgedrückt, werden die Luftspacer 470 im Vorrichtungsgebiet 100A derart ausgebildet, dass sie tiefer und breiter sind als die Luftspacer 480 im Vorrichtungsgebiet 100B. Zum Beispiel können die Luftspacer 470 jeweils eine vertikale Abmessung (z.B. Tiefe) 475 und eine seitliche Abmessung (z.B. Breite) 476 aufweisen, und die Luftspacer 480 können jeweils eine vertikale Abmessung (z.B. Tiefe) 485 und eine seitliche Abmessung (z.B. Breite) 486 aufweisen. Gemäß den verschiedenen Aspekten der vorliegenden Offenbarung ist die vertikale Abmessung 475 größer als die vertikale Abmessung 485, und die seitliche Abmessung 476 ist in einigen Ausführungsformen größer als die seitliche Abmessung 486 aber in anderen Ausführungsformen kleiner als die seitliche Abmessung 486. In einigen Ausführungsformen liegt ein Verhältnis zwischen den Abmessungen 485 und 475 (z.B. die Abmessung 485 geteilt durch die Abmessung 475) in einem Bereich zwischen ungefähr 0:1 und ungefähr 3:10. In einigen Ausführungsformen liegt ein Verhältnis zwischen den Abmessungen 486 und 476 (z.B. die Abmessung 486 geteilt durch die Abmessung 476) in einem Bereich zwischen ungefähr 1:10 und ungefähr 4:1. Die Bereiche werden derart eingestellt, dass die dielektrischen Werte der Luftspacer 470 und 480 optimiert sind.
  • Die vertikalen Abmessungen 475 und 485 können zumindest teilweise eingestellt werden, indem die Parameter der Ätzprozesse 450 angepasst werden, und die seitlichen Abmessungen 476 und 486 können zumindest teilweise angepasst werden, indem die Dicken des Liners 270 und der Gatespacer 240 ausgelegt werden. Die verschiedenen (und einstellbaren) Tiefen und Breiten der Luftspacer 470 und 480 ermöglichen es, dass der dielektrische Wert der Luftspacer 470 und 480 für verschiedene Typen von Vorrichtungen in den Vorrichtungsgebieten 100A und 100B jeweils verschieden ausgelegt wird, um eine Vorrichtungsleistungsfähigkeit in den verschiedenen Vorrichtungsgebieten 100A und 100B zu optimieren.
  • Die Implementierung des Liners 270 zum Ermöglichen des Ausbildens des Luftspacers 470 ist besonders in Ausführungsformen hilfreich, wenn das Aspektverhältnis des Luftspacers 470 hoch ist. In dieser Hinsicht kann das Aspektverhältnis als die vertikale Abmessung 475 geteilt durch die seitliche Abmessung 476 definiert werden. Wenn das Aspektverhältnis hoch ist, zum Beispiel größer gleich ungefähr 10:1, kann es schwierig sein, die Gatespacer 240 im Vorrichtungsgebiet 100A vollständig wegzuätzen (wo das vollständige Entfernen der Gatespacer 240 möglicherweise gewünscht ist). Wie vorstehend besprochen, wird der Liner 470 ausgelegt, um leicht ätzbar zu sein, und sein Entfernen vor den Gatespacern 240 ermöglicht es, dass das Ätzen der Spacer 240 effizienter und wirksamer durchgeführt wird. Außerdem verringert das Vorhandensein des Liners 270 neben den Gatespacern 240 das Aspektverhältnis (da es wirksam in der seitlichen Abmessung 476 des Luftspacers größer wird), was das Ätzen ebenfalls einfacher gestaltet. Aus diesen Gründen ist das Ausbilden der Luftspacer 470 gemäß der vorliegenden Offenbarung einfacher. Außerdem ermöglicht die selektive Implementierung des Liners 270 im Vorrichtungsgebiet 100A, aber nicht im Vorrichtungsgebiet 100B, dass die Tiefen oder vertikalen Abmessungen der Luftspacer 470 und 480 individuell oder separat eingestellt werden. Zusätzlich kann der Luftspacer 470 derart ausgebildet werden, dass er eine Größe aufweist, während der Luftspacer 480 derart ausgebildet werden kann, dass er aufgrund des nicht vollständigen Entfernens des Gatespacers 240 im Vorrichtungsgebiet 100B eine andere Größe aufweist.
  • Zusätzlich zum Erzielen von Luftspacern mit hohem Aspektverhältnis und einstellbaren Luftspacergrößen in verschiedenen Vorrichtungsgebieten reduziert die vorliegende Offenbarung auch den möglichen Zusammenbruch der Gatestruktur 140. In dieser Hinsicht muss die Gatestruktur 140 möglicherweise ebenfalls mit einem hohen Aspektverhältnis (Höhe der Gatestruktur über der Breite der Gatestruktur) ausgebildet werden, in einigen Ausführungsformen insbesondere die Gatestruktur im Vorrichtungsgebiet 100B. Das hohe Aspektverhältnis bedeutet einen hohen Schwerpunkt der Gatestruktur 140, und die Gatestruktur 140 kann auch für verschiedene Kräfte während der Halbleiterherstellung anfälliger sein, wie z.B. Kapillarkräfte oder andere Bewegungen, die zu einem Zusammenbruch der Gatestruktur 140 führen könnten. In manchen Fällen kann der Ätzprozess 450 auch zum möglichen Zusammenbruch der Gatestruktur 130 beitragen, insbesondere in herkömmlichen Prozessen, wobei der Ätzprozess für eine viel längere Dauer durchgeführt werden müsste, um einen gewünschten Luftspacer zu bilden. Die vorliegende Offenbarung mildert diese Probleme, da der Ätzprozess 450 nicht sehr lange durchgeführt werden muss, damit die gewünschten Luftspacer 470 und 480 gebildet werden. Außerdem verringert die Tatsache, dass die Luftspacer 480 derart ausgebildet werden, dass sie keine solche tiefe vertikale Abmessung 485 aufweisen (aufgrund des nicht vollständigen Entfernens der Gatespacer 240), ebenfalls die Wahrscheinlichkeit, dass die Gatestruktur 140 im Vorrichtungsgebiet 100B zusammenbricht, da der untere Abschnitt der Gatestruktur 140 zumindest teilweise durch die verbleibenden Abschnitte der Gatespacer 240 im Vorrichtungsgebiet 100B wirksam an Ort „gehalten“ wird.
  • 14A -14B und 15A-5B zeigen Draufsichten auf die Halbleiterstruktur 90, die jeweils den 12A-12B und 13A-13B entsprechen. Wie in 14A dargestellt, wird der Liner 270 zwischen den Gatespacern 240 und 350 im Vorrichtungsgebiet 100A angeordnet. Wie in 14B dargestellt, fehlt im Vorrichtungsgebiet 100B der Liner 270 (da er bereits in einem früheren Ätzprozess 310, der vorstehend unter Bezugnahme auf 6B besprochen wurde, entfernt wurde). Daher werden die Gatespacer 240 zwischen den Gatespacern 230 und 350 angeordnet.
  • Wie in 15A dargestellt, ermöglicht das Entfernen des Liners 270 das Ätzen der Gatespacer 240 (z.B. von einer oberen Richtung und von einer seitlichen Richtung), was Luftspacer 470 zwischen den Gatespacern 230 und 350 im Vorrichtungsgebiet 100A ausbildet. Indessen bedeutet, wie in 15B dargestellt, die Abwesenheit des Liners 270 im Vorrichtungsgebiet 100B, dass die Gatespacer 240 im Vergleich mit den Vorrichtungsgebiet 100A langsamer geätzt werden. Infolgedessen werden die Luftspacer 480 zwischen den Gatespacern 230 und 350 im Vorrichtungsgebiet 100B ausgebildet. Wie vorstehend unter Bezugnahme auf 13A-13B besprochen, sind die Luftspacer 480 flacher und schmaler als die Luftspacer 470.
  • Obwohl die vorstehenden Besprechungen den Liner 270 derart zeigen, dass er zwischen den Gatespacern 240 und den Gatespacern 350 ausgebildet wird, versteht es sich, dass es nicht erforderlich ist. In anderen Ausführungsformen kann der Liner 270 ebenfalls zwischen den Gatespacern 230 und den Gatespacern 240 ausgebildet werden. Zum Beispiel kann der Liner 270 auf den Gatespacern 230 ausgebildet werden, und dann können die Gatespacer 240 auf dem Liner 270 ausgebildet werden. Dies beeinflusst nicht die vorgesehene Funktionalität des Liners 270, da das Entfernen des Liners 270 weiterhin das seitliche Ätzen der Gatespacer 240 ermöglicht, wenn auch von einer anderen seitlichen Richtung. Diese Ausführungsform der vorliegenden Offenbarung wird nachstehend unter Bezugnahme auf 31A bis 35A und 31B bis 35B ausführlicher besprochen.
  • 16A-16B bis 22A-22B zeigen eine alternative Ausführungsform der vorliegenden Offenbarung. Der Einheitlichkeit und Klarheit halber werden ähnliche Elemente in allen Ausführungsformen gleich gekennzeichnet. In dieser alternativen Ausführungsform ist die Verarbeitung im Wesentlichen gleich der Ausführungsform, die den 3A-3B bis 15A-15B entspricht, mit der Ausnahme, dass kein Liner 270 ausgebildet wird. Genauer entspricht die in 16A und 16B dargestellte Halbleiterstruktur der in 4A und 4B dargestellten Halbleiterstruktur. Zum Beispiel wurden die Gatespacer 230 und 240 sowohl im Vorrichtungsgebiet 100A als auch im Vorrichtungsgebiet 100B ausgebildet.
  • Unter Bezugnahme auf 17A und 17B wird eine strukturierte Fotolackmaske 500 ausgebildet, um das Vorrichtungsgebiet 100B, jedoch nicht das Vorrichtungsgebiet 100A abzudecken. Ein Dotierungsprozess 510 wird dann auf die Halbleiterstruktur 90, die im Vorrichtungsgebiet 100A freigelegt ist, angewendet. Der Dotierungsprozess 510 implantiert Dotierstoffe in die Gatespacer 240, um die Gatespacer 240 im Vorrichtungsgebiet 100A in ein Material umzuwandeln, das im späteren Ätzprozess leicht ätzbar ist. Mit anderen Worten wirken die umgewandelten Gatespacer 240 ähnlich der vorstehend besprochenen Linerschicht 270 dahingehend, dass sie eine höhere Ätzrate aufweisen als die anderen Komponenten, wie z.B. die Gatespacer 230 oder 350, was das Ausbilden der Luftspacer ermöglicht.
  • In einigen Ausführungsformen implantiert der Dotierungsprozess 510 Sauerstoff oder Phosphor als die Dotierstoffe in die Gatespacer 240. In einigen Ausführungsformen werden 20 % bis 100 % der Gesamtdicke der Gatespacer 240 im Vorrichtungsgebiet 100A umgewandelt. Da die Gatespacer 240 im Vorrichtungsgebiet 100B durch die strukturierte Fotolackmaske 500 geschützt werden, werden indessen keine Dotierstoffe darin implantiert. Daher weisen die Gatespacer 240 im Vorrichtungsgebiet 100A andere Eigenschaften (z.B. im Hinblick auf die Ätzrate) auf als die Gatespacer 240 im Vorrichtungsgebiet 100B.
  • Unter Bezugnahme auf 18A und 18B wird die strukturierte Fotolackmaske 500 zum Beispiel mithilfe eines Veraschungs- oder Strippprozesses entfernt. Danach wird die Spacerschicht 350 (die vorstehend unter Bezugnahme auf 8A-8B besprochen wurde) sowohl im Vorrichtungsgebiet 100A als auch im Vorrichtungsgebiet 100B ausgebildet. Da kein Liner 270 im Vorrichtungsgebiet 100A ausgebildet wurde, wird die Spacerschicht 350 stattdessen auf der Spacerschicht 240 ausgebildet.
  • Unter Bezugnahme auf 19A und 19B wird die dielektrische Schicht 370 über der Spacerschicht 350 sowohl im Vorrichtungsgebiet 100A als auch im Vorrichtungsgebiet 100B ausgebildet. Ein CMP-Prozess wird durchgeführt, um die oberen Flächen der verschiedenen Schichten im Vorrichtungsgebiet 100A und im Vorrichtungsgebiet 100B zu planarisieren. Die Spacerschicht 350 ist nun in Gatespacer 350 zerlegt, die im Wesentlichen komplanare obere Flächen mit den Gatespacern 230 bis 240 in der dielektrischen Schicht 370 aufweisen. Danach werden der eine oder die mehreren Ätzprozesse 400 durchgeführt, um die Gateelektrode 200 sowohl im Vorrichtungsgebiet 10A als auch im Vorrichtungsgebiet 100B zu entfernen, was Öffnungen 420 sowohl im Vorrichtungsgebiet 100A als auch im Vorrichtungsgebiet 100B ausbildet.
  • Unter Bezugnahme auf 20A und 20B wird der Gateaustauschprozess 430 durchgeführt, um die Metallgateelektrode 440 in jeder der Öffnungen 420 auszubilden. Die Metallgateelektrode 440 kann eine Austrittsarbeitsmetallschicht und eine leitfähige Bulkschicht (die auch als Füllmetall bezeichnet wird) aufweisen.
  • Unter Bezugnahme auf 21A und 21B können der eine oder die mehreren Ätzprozesse 450 durchgeführt werden. Die Ätzprozesse können HF, H2O, He und/oder N2 als Ätzmittel verwenden. Wie vorstehend besprochen, weisen die Gatespacer 240 im Vorrichtungsgebiet 100A, nachdem sie mit den Dotierstoffen behandelt werden, eine höhere Ätzrate im Ätzprozess 450 auf, zum Beispiel eine Ätzrate, die größer ist als bei den Gatespacern 240 im Vorrichtungsgebiet 100B, der dielektrischen Schicht 370, den Gatespacern 230 und der Metallgateelektrode 440. Von daher können die Gatespacer 240 im Vorrichtungsgebiet 100A sehr schnell entfernt werden.
  • Das Entfernen der Gatespacer 240 bildet Luftspacer (Luftspalte) 570 im Vorrichtungsgebiet 100A aus. Die Luftspacer 570 weisen jeweils eine vertikale Abmessung 575 und eine seitliche Abmessung 576 auf. Im Vergleich mit den Luftspacern 470, die in der vorherigen Ausführungsform (die in 13A gezeigt ist) ausgebildet wurden, können die Luftspacer 570 eine im Wesentlichen ähnliche vertikale Abmessung, aber eine kleinere seitliche Abmessung aufweisen, was auf das Fehlen des Liners 270 zurückzuführen ist. Mit anderen Worten kann die vertikale Abmessung 575 ungefähr gleich der vertikalen Abmessung 475 (siehe 13A) sein, während die seitliche Abmessung 576 kleiner sein kann als die seitliche Abmessung 476 (siehe 13A). Selbstverständlich ist dies lediglich ein nicht beschränkendes Beispiel. In anderen Ausführungsformen kann die seitliche Abmessung 576 der Luftspacer 570 vergrößert sein, indem anfänglich eine dickere Spacerschicht 240 abgeschieden wird.
  • Indessen wurden die Gatespacer 240 im Vorrichtungsgebiet 100B mit den Dotierstoffen nicht behandelt. Folglich werden die Gatespacer 240 im Vorrichtungsgebiet 100B mit einer langsameren Ätzrate (im Vergleich mit den Gatespacern 240 im Vorrichtungsgebiet 100A) während des Ätzprozesses 450 geätzt. Infolgedessen sind die Gatespacer 240 im Vorrichtungsgebiet 100B lediglich teilweise geätzt, auch nachdem die Gatespacer 240 im Vorrichtungsgebiet 100A vollständig weggeätzt wurden.
  • Wie in 21B dargestellt, führt das teilweise Entfernen der Gatespacer 240 im Vorrichtungsgebiet 100B zum Ausbilden von flacheren Luftspacern 580 im Vorrichtungsgebiet 100B, im Gegensatz zu den tieferen Luftspacern 570 im Vorrichtungsgebiet 100A. Alternativ ausgedrückt, werden die Luftspacer 570 im Vorrichtungsgebiet 100A derart ausgebildet, dass sie tiefer (aber nicht notwendigerweise breiter) sind als die Luftspacer 580 im Vorrichtungsgebiet 100B. Zum Beispiel können die Luftspacer 580 jeweils eine vertikale Abmessung 585 und eine seitliche Abmessung 586 aufweisen. Gemäß den verschiedenen Aspekten der vorliegenden Offenbarung ist die vertikale Abmessung 575 größer als die vertikale Abmessung 585, aber die seitliche Abmessung 576 kann ungefähr gleich der seitlichen Abmessung 586 sein. In einigen Ausführungsformen kann das Verhältnis zwischen der vertikalen Abmessung 585 und der vertikalen Abmessung 575 in einem Bereich zwischen ungefähr 0:1 und ungefähr 3:10 liegen.
  • Erneut können die vertikalen Abmessungen 575 und 585 zumindest teilweise eingestellt werden, indem die Parameter der Ätzprozesse 450 angepasst werden, und die seitlichen Abmessungen 576 und 586 können zumindest teilweise angepasst werden, indem die Dicke der anfangs abgeschiedenen Spacerschicht 240 ausgelegt wird. Die verschiedenen (und einstellbaren) Tiefen und Breiten der Luftspacer 570 und 580 ermöglichen es, dass der dielektrische Wert der Luftspacer 570 und 580 für verschiedene Typen von Vorrichtungen in den Vorrichtungsgebieten 100A und 100B jeweils verschieden ausgelegt wird, um eine Vorrichtungsleistungsfähigkeit in den verschiedenen Vorrichtungsgebieten 100A und 100B zu optimieren. Außerdem verringert die alternative Ausführungsform aus ähnlichen Gründen wie jene, die vorstehend in Verbindung mit der Ausführungsform von 3A bis 15A und 3B bis 15B besprochen wurden, auch die Wahrscheinlichkeit, dass die Gatestruktur 140 zusammenbricht.
  • Die Draufsichten auf die Halbleiterstruktur bei dieser Fertigungsstufe sind auch in 22A und 22B dargestellt. Die Draufsichten von 22A-22B sind im Wesentlichen den in 15A-15B dargestellten Draufsichten ähnlich, mit der Ausnahme, dass die in 22A dargestellten Luftspacer 570 schmaler sein können als die in 15A gezeigten Luftspacer 470.
  • 23A-23B bis 22A-22B zeigen noch eine andere alternative Ausführungsform der vorliegenden Offenbarung. Der Einheitlichkeit und Klarheit halber werden ähnliche Elemente in allen Ausführungsformen gleich gekennzeichnet. In dieser alternativen Ausführungsform sind die Verarbeitungsschritte im Wesentlichen der Ausführungsform ähnlich, die den 16A-16B bis 22A bis 22B entspricht, mit der Ausnahme, dass ein Dotierungsprozess angewendet wird, um die Gatespacer 240 im Vorrichtungsgebiet 100B zu behandeln, anstatt dass die Gatespacer 240 im Vorrichtungsgebiet 100A behandelt werden. Genauer entspricht die in 23A und 23B dargestellte Halbleiterstruktur der in 16A und 16B (oder 4A und 4B) dargestellten Halbleiterstruktur. Zum Beispiel wurden die Gatespacer 230 und 240 auf Seitenwänden der Gatestrukturen 140 sowohl im Vorrichtungsgebiet 100A als auch im Vorrichtungsgebiet 100B ausgebildet.
  • Unter Bezugnahme auf 24A und 24B wird eine strukturierte Fotolackmaske 600 ausgebildet, um das Vorrichtungsgebiet 100A, jedoch nicht das Vorrichtungsgebiet 100B abzudecken. Ein Dotierungsprozess 610 wird dann auf die Halbleiterstruktur 90, die im Vorrichtungsgebiet 100B freigelegt ist, angewendet. Der Dotierungsprozess 610 implantiert Dotierstoffe in die Gatespacer 240, um die Gatespacer 240 im Vorrichtungsgebiet 100B in ein Material umzuwandeln, das in einem späteren Ätzprozess schwer zu ätzen ist. Mit anderen Worten verlangsamt der Dotierungsprozess 610 die Ätzrate der behandelten Gatespacer 240 im Vorrichtungsgebiet 100B.
  • In einigen Ausführungsformen implantiert der Dotierungsprozess 610 Kohlenstoff, Stickstoff, Bor oder Fluor als die Dotierstoffe in die Gatespacer 240. In einigen Ausführungsformen werden 20 % bis 100 % der Gesamtdicke der Gatespacer 240 im Vorrichtungsgebiet 100B umgewandelt. Da die Gatespacer 240 im Vorrichtungsgebiet 100A durch die strukturierte Fotolackmaske 600 geschützt werden, werden indessen keine Dotierstoffe darin implantiert. Daher weisen die Gatespacer 240 im Vorrichtungsgebiet 100A eine niedrigere Ätzrate auf als die Gatespacer 240 im Vorrichtungsgebiet 100B.
  • Unter Bezugnahme auf 25A und 25B wird die strukturierte Fotolackmaske 600 zum Beispiel mithilfe eines Veraschungs- oder Strippprozesses entfernt. Danach wird die Spacerschicht 350 (die vorstehend unter Bezugnahme auf 8A-8B besprochen wurde) sowohl im Vorrichtungsgebiet 100A als auch im Vorrichtungsgebiet 100B ausgebildet. Da kein Liner 270 im Vorrichtungsgebiet 100A ausgebildet wurde, wird die Spacerschicht 350 stattdessen auf der Spacerschicht 240 ausgebildet.
  • Unter Bezugnahme auf 26A und 26B wird die dielektrische Schicht 370 über der Spacerschicht 350 sowohl im Vorrichtungsgebiet 100A als auch im Vorrichtungsgebiet 100B ausgebildet. Ein CMP-Prozess wird durchgeführt, um die oberen Flächen der verschiedenen Schichten im Vorrichtungsgebiet 100A und im Vorrichtungsgebiet 100B zu planarisieren. Die Spacerschicht 350 ist nun in Gatespacer 350 zerlegt, die im Wesentlichen komplanare obere Flächen mit den Gatespacern 230 bis 240 in der dielektrischen Schicht 370 aufweisen. Danach werden der eine oder die mehreren Ätzprozesse 400 durchgeführt, um die Gateelektrode 200 sowohl im Vorrichtungsgebiet 10A als auch im Vorrichtungsgebiet 100B zu entfernen, was Öffnungen 420 sowohl im Vorrichtungsgebiet 100A als auch im Vorrichtungsgebiet 100B ausbildet.
  • Unter Bezugnahme auf 27A und 27B wird der Gateaustauschprozess 430 durchgeführt, um die Metallgateelektrode 440 in jeder der Öffnungen 420 auszubilden. Die Metallgateelektrode 440 kann eine Austrittsarbeitsmetallschicht und eine leitfähige Bulkschicht (die auch als Füllmetall bezeichnet wird) aufweisen.
  • Unter Bezugnahme auf 28A und 28B können der eine oder die mehrere Ätzprozesse 450 durchgeführt werden. Die Ätzprozesse können HF, H2O, He und/oder N2 als Ätzmittel verwenden. Wie vorstehend besprochen, weisen die Gatespacer 240 im Vorrichtungsgebiet 100B, nachdem die mit den Dotierstoffen behandelt werden, eine niedrigere Ätzrate in den Ätzprozessen 450 auf, zum Beispiel eine Ätzrate, die kleiner ist als jene der Gatespacer im Vorrichtungsgebiet 100A, der dielektrischen Schicht 370, der Gatespacer 230 und der Metallgateelektrode 440. Von Daher können die Gatespacer 240 im Vorrichtungsgebiet 100A vollständig entfernt werden, während Abschnitte der Gatespacer 240 im Vorrichtungsgebiet 100B weiterhin verbleiben können, auch nach dem Durchführen der Ätzprozesse 450.
  • Das Entfernen der Gatespacer 240 bildet Luftspacer (Luftspalte) 670 im Vorrichtungsgebiet 100A aus, und das teilweise Entfernen der Gatespacer 240 bildet Luftspalte 680 im Vorrichtungsgebiet 100B aus. Aufgrund der größeren Ätzbeständigkeit der Gatespacer 240 im Vorrichtungsgebiet 100B können die im Vorrichtungsgebiet 100B ausgebildeten Luftspacer 680 eine kleinere Tiefe aufweisen als die im Vorrichtungsgebiet 100A ausgebildeten Luftspacer 670. Während die Ausführungsform, die den 16A-16B bis 22A-22B entspricht, die Gatespacer 240 im Vorrichtungsgebiet 100A behandelt, um ihre Ätzraten zu erhöhen, leistet mit anderen Worten die in 23A-23B bis 28A-28B beschriebene Ausführungsform das Gegenteil, indem die Gatespacer 240 im Vorrichtungsgebiet 100B behandelt werden, damit sie eine höhere Ätzbeständigkeit erhalten. Jedoch kann das durch beide Ausführungsformen erzielte Endergebnis weiterhin ähnlich sein- ein größerer Luftspacer im Vorrichtungsgebiet 100A als im Vorrichtungsgebiet 100B.
  • Zum Beispiel können, wie in 28A-28B gezeigt, die Luftspacer 670 im Vorrichtungsgebiet 100A jeweils eine vertikale Abmessung 675 und eine seitliche Abmessung 676 aufweisen, während die Luftspacer 680 im Vorrichtungsgebiet 100B jeweils eine vertikale Abmessung 685 und eine seitliche Abmessung 686 aufweisen können. Ähnlich der vorstehend besprochenen Ausführungsform ist die vertikale Abmessung 675 größer als die vertikale Abmessung 685, und die seitliche Abmessung 676 kann ähnlich der seitlichen Abmessung 686 sein. Wie ebenfalls vorstehend besprochen, sind die Werte dieser Abmessungen einstellbar, und die verschiedenen (und einstellbaren) Tiefen und Breiten der Luftspacer 670 und 680 ermöglichen es, dass die dielektrischen Werte der Luftspacer 670 und 680 für verschiedene Typen von Vorrichtungen in den Vorrichtungsgebieten 100A und 100B jeweils verschieden ausgelegt werden, um eine Vorrichtungsleistungsfähigkeit in den verschiedenen Vorrichtungsgebieten 100A und 100B zu optimieren. Außerdem ist es aus ähnlichen Gründen wie jene, die vorstehend in Verbindung mit den vorstehenden Ausführungsformen besprochen wurden, weniger wahrscheinlich, dass die Gatestruktur 140 im Vorrichtungsgebiet 100B zusammenbricht.
  • Die Draufsichten auf die Halbleiterstruktur bei dieser Fertigungsstufe sind auch in 29A und 29B dargestellt. Die Draufsichten von 29A-29B sind im Wesentlichen den in 22A-22B dargestellten Draufsichten ähnlich, mit der Ausnahme, dass die Gatespacer 240 im Vorrichtungsgebiet 100B dotiert sind, während die Gatespacer 240 im Vorrichtungsgebiet 100A in der in 22A-22B gezeigten Ausführungsform dotiert sind.
  • Unabhängig davon, welche Ausführungsform realisiert wird, um die Luftspacer zu bilden, versteht es sich, dass zusätzliche Verarbeitungsschritte durchgeführt werden können, um die Fertigung der Halbleiterstruktur 90 zu vervollständigen. Zum Beispiel kann unter Bezugnahme auf 30A und 30B eine Abdeckschicht 700 über der dielektrischen Schicht 370, den Gatespacern 230 und 350 und der Metallgateelektrode 440 ausgebildet werden. Die Abdeckschicht 700 füllt auch teilweise die Luftspacer 470 und 480 (und gleichermaßen für die Luftspacer 570-80 und 670-680). In einigen Ausführungsformen kann der Abschnitt der Abdeckschicht 700, der die Luftspacer 470-480 teilweise füllt, ungefähr 5 % bis 50 % der Gesamttiefe (z.B. der vertikalen Abmessungen 475 oder 485) der Luftspacer 470 oder 480 darstellen. Die Abdeckschicht 700 kann ein dielektrisches Material, in einigen Ausführungsformen zum Beispiel ein Nitridmaterial, aufweisen.
  • 31A-35A und 31B-35B zeigen Querschnittsseitenansichten einer anderen alternativen Ausführungsform der vorliegenden Offenbarung. In dieser alternativen Ausführungsform sind die Verarbeitungsschritte im Wesentlichen der Ausführungsform ähnlich, die vorstehend in Verbindung mit den 2 bis 3 und 4A-4B bis 15A-15B besprochen wurde, mit der Ausnahme, dass der Liner 270 zwischen der Spacerschicht 230 und der Spacerschicht 240 ausgebildet wird, zum Beispiel auf der Spacerschicht 230 ausgebildet wird, bevor die Spacerschicht 240 ausgebildet wird. Genauer ist die Fertigungsstufe in 31A-31B der in 4A-4B gezeigten Fertigungsstufe ähnlich, mit der Ausnahme, dass der Liner 270 (und nicht die Spacerschicht 240) auf der Spacerschicht 230 im Vorrichtungsgebiet 100A ausgebildet wird. Das selektive Ausbilden des Liners 270 (im Vorrichtungsgebiet 100A, aber nicht im Vorrichtungsgebiet 100B) kann erzielt werden, indem zuerst der Liner 270 auf der Spacerschicht 230 sowohl im Vorrichtungsgebiet 100A als auch im Vorrichtungsgebiet 100B abgeschieden wird, und dann eine Fotolackmaske verwendet wird, um den Abschnitt des Liners 270 im Vorrichtungsgebiet 100A zu schützen, während der Abschnitt des Liners 270 im Vorrichtungsgebiet 100B weggeätzt wird. Es versteht sich außerdem, dass die Source-/Drainelemente 122 bei dieser Fertigungsstufe noch nicht ausgebildet wurden.
  • Unter Bezugnahme auf 32A-32B wird die Spacerschicht 240 auf dem Liner 270 im Vorrichtungsgebiet 100A und auf der Spacerschicht 230 im Vorrichtungsgebiet 100B abgeschieden. Danach wird die Dummy-Schicht 250 über der der Spacerschicht 240 ausgebildet. Wie vorstehend besprochen, kann die Dummy-Schicht 250 ein dielektrisches Material, wie z.B. Siliziumnitrid, aufweisen, und kann zum Definieren von N-Epi-Schichten und P-Epi-Schichten verwendet werden.
  • Unter Bezugnahme auf 33A-33B wird die Dummy-Schicht 250 entfernt, nachdem die P- und N-Epi-Schicht definiert wurde, und die Source-/Drainelemente 122 werden im Vorrichtungsgebiet 100A ausgebildet. Die Spacerschicht 350 wird dann über der Spacerschicht 240 ausgebildet und dann wird die dielektrische Schicht 370 über der Spacerschicht 350 ausgebildet.
  • Unter Bezugnahme auf 34A-34B wird ein CMP-Prozess durchgeführt, der dem vorstehend besprochenen CMP-Prozess 390 ähnlich ist, um die oberen Flächen der Schichten 230, 240, 270, 350 und 370 zu planarisieren. Der Gateaustauschprozess 430 wird dann durchgeführt, um die Dummy-Gateelektrode 200 durch eine Metallgateelektrode 440 sowohl im Vorrichtungsgebiet 100A als auch im Vorrichtungsgebiet 100B zu ersetzen.
  • Unter Bezugnahme auf 35A-35B werden der eine oder die mehreren Ätzprozesse 450 durchgeführt, um den Liner 270 und die Spacerschicht 240 im Vorrichtungsgebiet 100A wegzuätzen, sowie um die Spacerschicht 240 im Vorrichtungsgebiet 100B teilweise wegzuätzen. Luftspacer 470 und 480 werden jeweils im Vorrichtungsgebiet 100A bzw. 100B ausgebildet. Bei dieser Fertigungsstufe ist die Halbleiterstruktur 90 im Wesentlichen der in 13A-13B ausgebildeten Halbleiterstruktur 90 ähnlich. Erneut besteht der Unterschied zwischen der in 13A-13B dargestellten Ausführungsform und der in 35A-35B gezeigten Ausführungsform darin, dass die Position des Liners 270 getauscht ist. Da jedoch der Liner 270 schlussendlich durch die Ätzprozesse 450 entfernt wird, weist die Halbleiterstruktur 90 in beiden Ausführungsformen im Wesentlichen identische Vorrichtungsstrukturen nicht nur in den Querschnittsansichten, sondern auch in den in 15A-15B dargestellten Draufsichten auf.
  • 36 ist ein Ablaufdiagramm, das ein Verfahren 800 zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt. Das Verfahren 800 umfasst einen Schritt 810 des Ausbildens, in einem ersten Vorrichtungsgebiet, einer ersten Vorrichtung, die aufweist: ein erstes Gate, einen ersten dielektrischen Spacer, einen zweiten dielektrischen Spacer, einen dritten dielektrischen Spacer und einen zwischen dem ersten dielektrischen Spacer und dem zweiten dielektrischen Spacer oder zwischen dem zweiten dielektrischen Spacer und dem dritten dielektrischen Spacer angeordneten Liner. In einigen Ausführungsformen ist die erste Vorrichtung eine Funktionsvorrichtung, und die zweite Vorrichtung ist eine Dummy-Vorrichtung. In einigen Ausführungsformen wird die erste Vorrichtung über einem aktiven Gebiet ausgebildet, und die zweite Vorrichtung wird über einem elektrisch isolierenden Gebiet ausgebildet.
  • Das Verfahren 800 umfasst einen Schritt 820 des Ausbildens, in einem zweiten Vorrichtungsgebiet, einer zweiten Vorrichtung, die aufweist: ein zweites Gate, einen vierten dielektrischen Spacer, einen fünften dielektrischen Spacer und einen sechsten dielektrischen Spacer.
  • Das Verfahren 800 umfasst einen Schritt 830 des Durchführens eines oder mehrerer Ätzprozesse an der ersten Vorrichtung und der zweiten Vorrichtung. Der eine oder die mehreren Ätzprozesse bilden einen ersten Luftspacer im ersten Vorrichtungsgebiet, indem der Liner und der zweite dielektrische Spacer entfernt werden. Der eine oder die mehreren Ätzprozesse bilden außerdem einen zweiten Luftspacer im zweiten Vorrichtungsgebiet, indem der fünfte dielektrische Spacer im zweiten Vorrichtungsgebiet teilweise entfernt wird. In einigen Ausführungsformen bilden der eine oder die mehreren Ätzprozesse den ersten Luftspacer und den zweiten Luftspacer derart, dass sie verschiedene vertikale Abmessungen oder verschiedene seitliche Abmessungen aufweisen.
  • In einigen Ausführungsformen umfasst das Ausbilden der ersten Vorrichtung ein Ausbilden des Liners, der in dem einen oder den mehreren Ätzprozessen eine größere Ätzrate aufweist als der erste dielektrische Spacer, der zweite dielektrische Spacer und der dritte dielektrische Spacer.
  • In einigen Ausführungsformen wird der Liner durch Folgendes ausgebildet: Abscheiden einer Linerschicht sowohl im ersten Vorrichtungsgebiet als auch dem zweiten Vorrichtungsgebiet; und Entfernen von Abschnitten des im zweiten Vorrichtungsgebiet angeordneten Liners, aber nicht von Abschnitten des im ersten Vorrichtungsgebiet angeordneten Liners.
  • 37 ist ein Ablaufdiagramm, das ein Verfahren 900 zum Fertigen einer Halbleiterfertigung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung darstellt. Das Verfahren 900 umfasst einen Schritt 910 des Ausbildens eines ersten dielektrischen Spacers über einem ersten Gate und über einem zweiten Gate. Das erste Gate wird in einem ersten Vorrichtungsgebiet angeordnet, und das zweite Gate wird über einem zweiten Vorrichtungsgebiet angeordnet.
  • Das Verfahren 900 umfasst einen Schritt 920 des Ausbildens eines zweiten dielektrischen Spacers über dem ersten dielektrischen Spacer.
  • Das Verfahren 900 umfasst einen Schritt 930 des Dotierens eines Abschnitts des zweiten dielektrischen Spacers. Der dotierte Abschnitt und ein nicht dotierter Abschnitt des zweiten dielektrischen Spacers weisen unterschiedliche Ätzraten auf.
  • Das Verfahren 900 umfasst einen Schritt 940 des Ausbildens eines dritten dielektrischen Spacers über dem dotierten Abschnitt und dem nicht dotierten Abschnitt des zweiten dielektrischen Spacers.
  • Das Verfahren 900 umfasst einen Schritt 950 des Ätzens des zweiten dielektrischen Spacers im ersten Vorrichtungsgebiet, um einen ersten Luftspacer auszubilden, und Ätzen des zweiten dielektrischen Spacers im zweiten Vorrichtungsgebiet, um einen zweiten Luftspacer auszubilden. Der erste Luftspacer und der zweite Luftspacer werden geätzt, so dass sie unterschiedliche Größen aufgrund der unterschiedlichen Ätzraten zwischen dem dotierten und dem nicht dotierten Abschnitt des zweiten dielektrischen Spacers aufweisen. In einigen Ausführungsformen werden der erste Luftspacer und der zweite Luftspacer derart ausgebildet, dass sie verschiedene vertikale Abmessungen aufweisen.
  • In einigen Ausführungsformen umfasst das Dotieren des Abschnitts des zweiten dielektrischen Spacers ein Dotieren eines Abschnitts des zweiten dielektrischen Spacers im ersten Vorrichtungsgebiet. Der dotierte Abschnitt des zweiten dielektrischen Spacers weist eine größere Ätzrate als der nicht dotierte Abschnitt des zweiten dielektrischen Spacers auf. In einigen Ausführungsformen umfasst das Dotieren ein Dotieren des Abschnitts des zweiten dielektrischen Spacers mit Sauerstoff oder Phosphor als einem Dotierstoff.
  • In einigen anderen Ausführungsformen umfasst das Dotieren des Abschnitts des zweiten dielektrischen Spacers ein Dotieren eines Abschnitts des zweiten dielektrischen Spacers im zweiten Vorrichtungsgebiet. Der dotierte Abschnitt des zweiten dielektrischen Spacers weist eine niedrigere Ätzrate als der nicht dotierte Abschnitt des zweiten dielektrischen Spacers auf. In einigen Ausführungsformen umfasst das Dotieren ein Dotieren des Abschnitts des zweiten dielektrischen Spacers mit Kohlenstoff, Stickstoff, Bor oder Fluor als einem Dotierstoff.
  • Zusammenfassend verwendet die vorliegende Offenbarung verschiedene Techniken, um das Ausbilden von Luftspacern zu ermöglichen. Zum Beispiel bildet in einer ersten Ausführungsform die vorliegende Offenbarung einen Liner zwischen dielektrischen Gatespacern in einem ausgewählten ersten Gebiet einer Halbleiterstruktur. Die Materialzusammensetzung des Liners wird derart ausgelegt, dass sie eine hohe Ätzrate aufweist. Von daher kann der Liner in einem Ätzprozess leicht entfernt werden, um Luftspacer auszubilden. Das Entfernen des Liners legt auch die Seitenwände eines der Gatespacer frei, was ermöglicht, dass die Gatespacer im ersten Gebiet der Halbleiterstruktur effizienter weggeätzt werden. In einer zweiten Ausführungsform wird ein Dotierungsprozess durchgeführt, um dielektrische Gatespacer in einem ersten Gebiet (aber nicht in einem zweiten Gebiet) der Halbleiterstruktur selektiv zu behandeln, wobei die behandelten dielektrischen Gatespacer entfernt werden müssen, um Luftspacer auszubilden. Der Dotierprozess beschleunigt die Ätzrate des behandelten dielektrischen Gatespacers. Von daher können, wenn Ätzprozesse zum Ausbilden von Luftspacern durchgeführt werden, größere Luftspacer im ersten Gebiet ausgebildet werden als im zweiten Gebiet. In einer dritten Ausführungsform wird ein Dotierungsprozess durchgeführt, um dielektrische Gatespacer in einem zweiten Gebiet (aber nicht in einem ersten Gebiet) der Halbleiterstruktur selektiv zu behandeln, wobei die behandelten dielektrischen Gatespacer entfernt werden müssen, um Luftspacer auszubilden. Der Dotierprozess verlangsamt die Ätzrate des behandelten dielektrischen Gatespacers. Von daher können, wenn Ätzprozesse zum Ausbilden von Luftspacern durchgeführt werden, größere Luftspacer im ersten Gebiet ausgebildet werden als im zweiten Gebiet.
  • Auf der Grundlage der vorstehenden Diskussionen kann erkannt werden, dass die vorliegende Offenbarung Vorteile gegenüber herkömmlichen Luftspacern bietet. Jedoch versteht es sich, dass nicht alle Vorteile hier besprochen werden, andere Ausführungsformen andere Vorteile bieten können, und dass kein bestimmter Vorteil für eine Ausführungsform erforderlich ist. Ein Vorteil besteht darin, dass die vorliegende Offenbarung Luftspacer einfacher ausbildet, insbesondere wenn ein hohes Aspektverhältnis für den Luftspacer gewünscht wird. Während herkömmliche Verfahren zum Ausbilden von Luftspacern im Hinblick auf das zum Ausbilden der Luftspacer benötigte Ätzen Probleme aufweisen können, erleichtern Ausführungsformen der vorliegenden Offenbarung den Ätzprozess von Luftspacern, indem ein Liner implementiert wird, der leicht entfernbar ist, und das Entfernen des Liners ermöglicht es, dass der dielektrische Spacer nicht nur von der Oberseite, sondern auch von der Seite (wo vorhin der Liner vorhanden war) geätzt wird. Daher kann der Luftspacer-Ätzprozess wirksamer und effizienter durchgeführt werden. Ein anderer Vorteil besteht darin, dass die vorliegende Offenbarung es ermöglicht, dass die Tiefe und/oder Breite der Luftspacer für verschieden Vorrichtungsgebiete flexibel eingestellt wird. Zum Beispiel kann in Ausführungsformen, in denen der Liner implementiert wird, das den Liner aufweisende Vorrichtungsgebiet am Ende einen Luftspacer aufweisen, der tiefer und breiter ist als das Vorrichtungsgebiet ohne den Liner. Als ein anderes Beispiel kann in Ausführungsformen, in denen der Dotierungsprozess durchgeführt wird, um den zu entfernenden dielektrischen Spacer zu behandeln, das Vorrichtungsgebiet, in dem der dielektrische Spacer behandelt wird, je nachdem, ob der Dotierungsprozess die Ätzrate des behandelten dielektrischen Spacers beschleunigt oder verlangsamt, am Ende einen Luftspacer aufweisen, der tiefer oder flacher ist als das andere Vorrichtungsgebiet, in dem der dielektrische Spacer nicht behandelt wird. Trotzdem erlaubt das Vorhandensein verschiedener und einstellbarer Luftspacergrößen es, dass die dielektrischen Werte für Spacer in ihren jeweiligen Vorrichtungsgebieten optimiert werden. Noch ein weiterer Vorteil besteht darin, dass die Gatestrukturen - insbesondere diejenigen, die hoch und schmal sind- Risiken eines Zusammenbruchs reduzieren. Dies kann zumindest teilweise dem effizienteren Luftspacerätzen und/oder der Tatsache zugeschrieben werden, dass, sogar nachdem die Luftspacer fertig geätzt sind, einige Abschnitte des dielektrischen Spacers in einigen Gebieten verbleiben können, was dabei helfen kann, die Gatestruktur am Platz zu halten. Andere Vorteile können eine Kompatibilität mit vorhandenen Fertigungsprozessen und die Einfachheit sowie niedrige Kosten der Implementierung umfassen.
  • Der fortschrittliche lithografische Prozess, das Verfahren und Materialien, die vorstehend beschrieben wurden, können in vielen Anwendungen verwendet werden, die finnenartigen Feldeffekttransistoren (FinFETs) aufweisen. Zum Beispiel können die Finnen strukturiert werden, um einen vergleichsweise engen Abstand zwischen Elementen bereitzustellen, wozu die vorstehende Offenbarung gut geeignet ist. Außerdem können Spacer, die zum Ausbilden von Finnen von FinFETs, die auch als Dornen bezeichnet werden, verwendet werden, gemäß der vorstehenden Offenbarung verarbeitet werden.
  • Ein Aspekt der vorliegenden Offenbarung betrifft eine Halbleitervorrichtung. Die Halbleitervorrichtung weist eine erste Vorrichtung und eine zweite Vorrichtung auf. Die erste Vorrichtung weist eine erste Gatestruktur, die über einem aktiven Gebiet ausgebildet ist, und einen ersten Luftspacer, der benachbart zur ersten Gatestruktur angeordnet ist, auf. Die zweite Vorrichtung weist eine zweite Gatestruktur, die über einer Isolationsstruktur ausgebildet ist, und einen zweiten Luftspacer, der benachbart zur zweiten Gatestruktur angeordnet ist, auf. Der erste Luftspacer und der zweite Luftspacer weisen unterschiedliche Größen auf.
  • Ein weiterer Aspekt der vorliegenden Offenbarung betrifft ein Verfahren. Das Verfahren umfasst ein Ausbilden, in einem ersten Vorrichtungsgebiet, einer ersten Vorrichtung, die aufweist: ein erstes Gate, einen ersten dielektrischen Spacer, einen zweiten dielektrischen Spacer, einen dritten dielektrischen Spacer und einen zwischen dem ersten dielektrischen Spacer und dem zweiten dielektrischen Spacer oder zwischen dem zweiten dielektrischen Spacer und dem dritten dielektrischen Spacer angeordneten Liner. Das Verfahren umfasst außerdem ein Ausbilden, in einem zweiten Vorrichtungsgebiet, einer zweiten Vorrichtung, die aufweist: ein zweites Gate, einen vierten dielektrischen Spacer, einen fünften dielektrischen Spacer und einen sechsten dielektrischen Spacer. Das Verfahren umfasst außerdem ein Durchführen eines oder mehrerer Ätzprozesse an der ersten Vorrichtung und der zweiten Vorrichtung. Der eine oder die mehreren Ätzprozesse bilden einen ersten Luftspacer im ersten Vorrichtungsgebiet, indem der Liner und der zweite dielektrische Spacer entfernt werden. Der eine oder die mehreren Ätzprozesse bilden einen zweiten Luftspacer im zweiten Vorrichtungsgebiet, indem der fünfte dielektrische Spacer im zweiten Vorrichtungsgebiet teilweise entfernt wird.
  • Ein noch weiterer Aspekt der vorliegenden Offenbarung betrifft ein Verfahren. Das Verfahren umfasst ein Ausbilden eines ersten dielektrischen Spacers über einem ersten Gate und über einem zweiten Gate, wobei das erste Gate in einem ersten Vorrichtungsgebiet angeordnet ist, und das zweite Gate über einem zweiten Vorrichtungsgebiet angeordnet ist. Das Verfahren umfasst ein Ausbilden eines zweiten dielektrischen Spacers über dem ersten dielektrischen Spacer. Das Verfahren umfasst ein Dotieren eines Abschnitts des zweiten dielektrischen Spacers. Der dotierte Abschnitt und ein nicht dotierter Abschnitt des zweiten dielektrischen Spacers weisen unterschiedliche Ätzraten auf. Das Verfahren umfasst ein Ausbilden eines dritten dielektrischen Spacers über dem dotierten Abschnitt und dem nicht dotierten Abschnitt des zweiten dielektrischen Spacers. Das Verfahren umfasst ein Ätzen des zweiten dielektrischen Spacers im ersten Vorrichtungsgebiet, um einen ersten Luftspacer auszubilden, und Ätzen des zweiten dielektrischen Spacers im zweiten Vorrichtungsgebiet, um einen zweiten Luftspacer auszubilden. Der erste Luftspacer und der zweite Luftspacer werden geätzt, so dass sie unterschiedliche Größen aufgrund der unterschiedlichen Ätzraten zwischen dem dotierten und dem nicht dotierten Abschnitt des zweiten dielektrischen Spacers aufweisen.
  • Das Vorstehende skizziert Elemente von mehreren Ausführungsformen, so dass ein Durchschnittsfachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Durchschnittsfachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage für Entwerfen und Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Durchschnittsfachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 16218330 [0001]

Claims (20)

  1. Halbleitervorrichtung, aufweisend: eine erste Vorrichtung, die aufweist: eine über einem aktiven Gebiet ausgebildete erste Gatestruktur, und einen ersten Luftspacer, der benachbart zur ersten Gatestruktur angeordnet ist, und eine zweite Vorrichtung, die aufweist: eine über einer Isolationsstruktur ausgebildete zweite Gatestruktur, und einen zweiten Luftspacer, der benachbart zur zweiten Gatestruktur angeordnet ist, wobei der erste Luftspacer und der zweite Luftspacer unterschiedliche Größen aufweisen.
  2. Halbleitervorrichtung nach Anspruch 1, wobei der erste Luftspacer eine größere vertikale Abmessung aufweist als der zweite Luftspacer.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei der erste Luftspacer eine größere seitliche Abmessung aufweist als der zweite Luftspacer.
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, ferner aufweisend: einen ersten dielektrischen Spacer, einen zweiten dielektrischen Spacer, einen dritten dielektrischen Spacer und einen vierten dielektrischen Spacer, wobei: der erste Luftspacer zwischen dem ersten dielektrischen Spacer und dem zweiten dielektrischen Spacer angeordnet ist, und der zweite Luftspacer zwischen dem dritten dielektrischen Spacer und dem vierten dielektrischen Spacer angeordnet ist.
  5. Halbleitervorrichtung nach Anspruch 4, wobei: der erste dielektrische Spacer und der zweite dielektrische Spacer unterschiedliche Materialzusammensetzungen aufweisen, und der dritte dielektrische Spacer und der vierte dielektrische Spacer unterschiedliche Materialzusammensetzungen aufweisen.
  6. Halbleitervorrichtung nach Anspruch 5, ferner aufweisend: einen fünften dielektrischen Spacer, der unter dem zweiten Luftspacer, aber nicht unter dem ersten Luftspacer angeordnet ist, wobei der fünfte dielektrische Spacer eine andere Materialzusammensetzung aufweist als der erste, der zweite, der dritte oder der vierte dielektrische Spacer.
  7. Halbleitervorrichtung nach Anspruch 6, wobei der fünfte dielektrische Spacer einen oder mehrere Dotierstoffe enthält.
  8. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die erste Vorrichtung eine Funktionsvorrichtung ist und die zweite Vorrichtung eine Dummy-Vorrichtung ist.
  9. Verfahren, aufweisend: Ausbilden, in einem ersten Vorrichtungsgebiet, einer ersten Vorrichtung, die aufweist: ein erstes Gate, einen ersten dielektrischen Spacer, einen zweiten dielektrischen Spacer, einen dritten dielektrischen Spacer und einen zwischen dem ersten dielektrischen Spacer und dem zweiten dielektrischen Spacer oder zwischen dem zweiten dielektrischen Spacer und dem dritten dielektrischen Spacer angeordneten Liner, Ausbilden, in einem zweiten Vorrichtungsgebiet, einer zweiten Vorrichtung, die aufweist: ein zweites Gate, einen vierten dielektrischen Spacer, einen fünften dielektrischen Spacer und einen sechsten dielektrischen Spacer, und Durchführen eines oder mehrerer Ätzprozesse an der ersten Vorrichtung und der zweiten Vorrichtung, wobei der eine oder die mehreren Ätzprozesse einen ersten Luftspacer im ersten Vorrichtungsgebiet ausbilden, indem der Liner und der zweite dielektrische Spacer entfernt werden, und wobei der eine oder die mehreren Ätzprozesse einen zweiten Luftspacer im zweiten Vorrichtungsgebiet ausbilden, indem der fünfte dielektrische Spacer im zweiten Vorrichtungsgebiet teilweise entfernt wird.
  10. Verfahren nach Anspruch 9, wobei die erste Vorrichtung eine Funktionsvorrichtung ist und die zweite Vorrichtung eine Dummy-Vorrichtung ist.
  11. Verfahren nach Anspruch 9 oder 10, wobei: die erste Vorrichtung über einem aktiven Gebiet ausgebildet wird, und die zweite Vorrichtung über einem elektrisch isolierenden Gebiet ausgebildet wird.
  12. Verfahren nach einem der Ansprüche 9 bis 11, wobei das Ausbilden der ersten Vorrichtung ein Ausbilden des Liners umfasst, der in dem einen oder den mehreren Ätzprozessen eine größere Ätzrate aufweist als der erste dielektrische Spacer, der zweite dielektrische Spacer und der dritte dielektrische Spacer.
  13. Verfahren nach einem der Ansprüche 9 bis 12, wobei der Liner durch Folgendes ausgebildet wird: Abscheiden einer Linerschicht sowohl im ersten Vorrichtungsgebiet als auch dem zweiten Vorrichtungsgebiet, und Entfernen von Abschnitten des Liners, die im zweiten Vorrichtungsgebiet angeordnet sind, aber nicht von Abschnitten des Liners, die im ersten Vorrichtungsgebiet angeordnet sind.
  14. Verfahren nach einem der Ansprüche 9 bis 13, wobei der eine oder die mehreren Ätzprozesse den ersten Luftspacer und den zweiten Luftspacer derart ausbilden, dass sie verschieden vertikale Abmessungen oder verschiedene seitliche Abmessungen aufweisen.
  15. Verfahren, umfassend: Ausbilden eines ersten dielektrischen Spacers über einem ersten Gate und über einem zweiten Gate, wobei das erste Gate in einem ersten Vorrichtungsgebiet angeordnet ist und das zweite Gate über einem zweiten Vorrichtungsgebiet angeordnet ist, Ausbilden eines zweiten dielektrischen Spacers über dem ersten dielektrischen Spacer, Dotieren eines Abschnitts des zweiten dielektrischen Spacers, wobei der dotierte Abschnitt und ein nicht dotierter Abschnitt des zweiten dielektrischen Spacers unterschiedliche Ätzraten aufweisen, Ausbilden eines dritten dielektrischen Spacers über dem dotierten Abschnitt und dem nicht dotierten Abschnitt des zweiten dielektrischen Spacers, und Ätzen des zweiten dielektrischen Spacers im ersten Vorrichtungsgebiet, um einen ersten Luftspacer auszubilden, und Ätzen des zweiten dielektrischen Spacers im zweiten Vorrichtungsgebiet, um einen zweiten Luftspacer auszubilden, wobei der erste Luftspacer und der zweite Luftspacer geätzt werden, so dass sie unterschiedliche Größen aufgrund der unterschiedlichen Ätzraten zwischen dem dotierten und dem nicht dotierten Abschnitt des zweiten dielektrischen Spacers aufweisen.
  16. Verfahren nach Anspruch 15, wobei das Dotieren des Abschnitts des zweiten dielektrischen Spacers ein Dotieren eines Abschnitts des zweiten dielektrischen Spacers im ersten Vorrichtungsgebiet aufweist, und wobei der dotierte Abschnitt des zweiten dielektrischen Spacers eine größere Ätzrate aufweist als der nicht dotierte Abschnitt des zweiten dielektrischen Spacers.
  17. Verfahren nach Anspruch 15 oder 16, wobei das Dotieren ein Dotieren des Abschnitts des zweiten dielektrischen Spacers mit Sauerstoff oder Phosphor als einem Dotierstoff umfasst.
  18. Verfahren nach Anspruch 15, wobei das Dotieren des Abschnitts des zweiten dielektrischen Spacers ein Dotieren eines Abschnitts des zweiten dielektrischen Spacers im zweiten Vorrichtungsgebiet umfasst und wobei der dotierte Abschnitt des zweiten dielektrischen Spacers eine niedrigere Ätzrate aufweist als der nicht dotierte Abschnitt des zweiten dielektrischen Spacers.
  19. Verfahren nach Anspruch 15 oder 18, wobei das Dotieren ein Dotieren des Abschnitts des zweiten dielektrischen Spacers mit Kohlenstoff, Stickstoff, Bor oder Fluor als einem Dotierstoff umfasst.
  20. Verfahren nach einem der Ansprüche 15 bis 19, wobei der erste Luftspacer und der zweite Luftspacer derart ausgebildet werden, dass sie verschiedene vertikale Abmessungen aufweisen.
DE102019121117.4A 2018-09-26 2019-08-05 Luftspacer für eine gatestruktur eines transistors Pending DE102019121117A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862736565P 2018-09-26 2018-09-26
US62/736,565 2018-09-26
US16/523,453 2019-07-26
US16/523,453 US11508827B2 (en) 2018-09-26 2019-07-26 Air spacer for a gate structure of a transistor

Publications (1)

Publication Number Publication Date
DE102019121117A1 true DE102019121117A1 (de) 2020-03-26

Family

ID=69725091

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019121117.4A Pending DE102019121117A1 (de) 2018-09-26 2019-08-05 Luftspacer für eine gatestruktur eines transistors

Country Status (5)

Country Link
US (2) US11508827B2 (de)
KR (3) KR20200035893A (de)
CN (1) CN110957367B (de)
DE (1) DE102019121117A1 (de)
TW (1) TWI731422B (de)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11183592B2 (en) * 2016-07-01 2021-11-23 Intel Corporation Field effect transistor with a hybrid gate spacer including a low-k dielectric material
EP3570317A1 (de) * 2018-05-17 2019-11-20 IMEC vzw Flächenselektive abscheidung eines maskenmaterials
EP3621107A1 (de) * 2018-09-10 2020-03-11 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Komponente mit dielektrischer schicht zur einbettung in einen komponententräger
US11031485B2 (en) * 2019-06-04 2021-06-08 International Business Machines Corporation Transistor with airgap spacer
US11145540B2 (en) * 2019-08-08 2021-10-12 Nanya Technology Corporation Semiconductor structure having air gap dielectric and the method of preparing the same
US11437490B2 (en) * 2020-04-08 2022-09-06 Globalfoundries U.S. Inc. Methods of forming a replacement gate structure for a transistor device
US11404537B2 (en) * 2020-04-17 2022-08-02 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with air-void in spacer
US11715780B2 (en) * 2020-10-19 2023-08-01 Applied Materials, Inc. High performance and low power semiconductor device
CN114695270A (zh) * 2020-12-30 2022-07-01 长鑫存储技术有限公司 半导体器件的制备方法及半导体器件
US20220336607A1 (en) * 2021-04-20 2022-10-20 Qualcomm Incorporated Transistor cell with self-aligned gate contact

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100712486B1 (ko) 2000-09-09 2007-04-30 삼성전자주식회사 이온 주입을 이용한 식각 선택비 조절방법
CN102110650A (zh) 2009-12-29 2011-06-29 中国科学院微电子研究所 一种半导体器件及其制造方法
KR101512886B1 (ko) 2010-01-22 2015-04-16 다이이치 고교 세이야쿠 가부시키가이샤 점성 조성물
US8288296B2 (en) 2010-04-20 2012-10-16 International Business Machines Corporation Integrated circuit with replacement metal gates and dual dielectrics
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
KR20130025207A (ko) * 2011-09-01 2013-03-11 삼성전자주식회사 반도체 장치 및 그의 형성방법
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
KR101967614B1 (ko) * 2012-07-20 2019-04-10 삼성전자 주식회사 반도체 소자 제조 방법
KR20140020146A (ko) * 2012-08-08 2014-02-18 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 제조방법
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
KR102036345B1 (ko) 2012-12-10 2019-10-24 삼성전자 주식회사 반도체 소자
KR102046987B1 (ko) 2013-08-30 2019-11-20 삼성전자 주식회사 반도체 소자 및 그 제조방법
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9349740B2 (en) * 2014-01-24 2016-05-24 Sandisk Technologies Inc. Non-volatile storage element with suspended charge storage region
US9331072B2 (en) * 2014-01-28 2016-05-03 Samsung Electronics Co., Ltd. Integrated circuit devices having air-gap spacers defined by conductive patterns and methods of manufacturing the same
KR102154085B1 (ko) 2014-02-12 2020-09-09 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102238951B1 (ko) * 2014-07-25 2021-04-12 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102321390B1 (ko) 2014-12-18 2021-11-04 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102444838B1 (ko) * 2015-06-30 2022-09-22 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9673293B1 (en) * 2016-02-18 2017-06-06 International Business Machines Corporation Airgap spacers
US9748389B1 (en) * 2016-03-25 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device fabrication with improved source drain epitaxy
CN116705613A (zh) * 2016-05-05 2023-09-05 蓝枪半导体有限责任公司 半导体元件及其制作方法
US9831346B1 (en) * 2016-07-27 2017-11-28 GlobalFoundries, Inc. FinFETs with air-gap spacers and methods for forming the same
KR102460862B1 (ko) 2016-08-04 2022-10-28 삼성전자주식회사 반도체 장치
US10727297B2 (en) * 2016-09-12 2020-07-28 Samsung Electronics Co., Ltd. Complimentary metal-oxide-semiconductor circuit having transistors with different threshold voltages and method of manufacturing the same
US10115808B2 (en) 2016-11-29 2018-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. finFET device and methods of forming
US10319627B2 (en) * 2016-12-13 2019-06-11 Globalfoundries Inc. Air-gap spacers for field-effect transistors
US10211100B2 (en) * 2017-03-27 2019-02-19 Globalfoundries Inc. Methods of forming an air gap adjacent a gate of a transistor and a gate contact above the active region of the transistor
US10229983B1 (en) * 2017-11-16 2019-03-12 International Business Machines Corporation Methods and structures for forming field-effect transistors (FETs) with low-k spacers
US10388770B1 (en) * 2018-03-19 2019-08-20 Globalfoundries Inc. Gate and source/drain contact structures positioned above an active region of a transistor device
US11450675B2 (en) * 2018-09-14 2022-09-20 Intel Corporation One transistor and one ferroelectric capacitor memory cells in diagonal arrangements

Also Published As

Publication number Publication date
KR20210092712A (ko) 2021-07-26
KR102627966B1 (ko) 2024-01-19
KR20200035893A (ko) 2020-04-06
CN110957367A (zh) 2020-04-03
CN110957367B (zh) 2023-09-22
US20200098886A1 (en) 2020-03-26
US11508827B2 (en) 2022-11-22
TW202030887A (zh) 2020-08-16
US20230088288A1 (en) 2023-03-23
US11984489B2 (en) 2024-05-14
KR20220152978A (ko) 2022-11-17
TWI731422B (zh) 2021-06-21

Similar Documents

Publication Publication Date Title
DE102017012299B3 (de) Von dielektrischen finnen und abstandshaltern begrenzte epitaxlale strukturelemente und verfahren zu ihrer herstellung
DE102019121117A1 (de) Luftspacer für eine gatestruktur eines transistors
DE102018115909B4 (de) Struktur und Verfahren für Finfet-Vorrichtung mit Kontakt über dielektrischem Gate
DE102017103419B4 (de) Halbleitervorrichtung mit getrennter source-drain-struktur und zugehöriges herstellungsverfahren
DE102019126237B4 (de) Dielektrische finnen mit unterschiedlichen dielektrizitätskonstanten und grössen in unterschiedlichen zonen einer halbleitervorrichtung
DE102014115586B4 (de) Integrierte Schaltkreisstruktur mit Substratisolation und undotiertem Kanal
DE102015117142B4 (de) Kontakte für stark skalierte Transistoren und Verfahren zu ihrer Herstellung
DE102014106152B4 (de) FinFET-Vorrichtung mit High-k-Metallgate-Stapel
DE102019209316A1 (de) Vertikal gestapelte Complementary-FET-Vorrichtung mit unabhängiger Gatesteuerung
DE102017118199A1 (de) Finfet-vorrichtung und ausbildungsverfahren
DE102017117942A1 (de) Multi-Gate-Vorrichtung und Herstellungsverfahren dafür
DE102017117863B4 (de) Integrierte Schaltung mit einer Gatestruktur und Herstellungsverfahren
DE102020111602B4 (de) Mehr-gate-vorrichtungen und gate-strukturierungsprozess dafür
DE102016100049A1 (de) Verfahren und Struktur für Halbleitermid-End-Of-Line- (MEOL) -Prozess
DE102012110995A1 (de) Verfahren zum Herstellen einer FinFET-Vorrichtung
DE102014019360A1 (de) Halbleiterstruktur und ihr herstellungsverfahren
DE102017120267B4 (de) Verfahren zur herstellung von source/drain-kontakten in halbleitervorrichtungen
DE102021108885A1 (de) Bilden von esd-bauelementen unter verwendung von multigatekompatiblen prozessen
DE102017127154A1 (de) Finnenstrukturierung für halbleitervorrichtungen
DE102020127426A1 (de) Ein-/Ausgabevorrichtungen
DE102020119428A1 (de) Gate-all-around-vorrichtungen mit optimierten gateabstandhaltern und gate-ende-dielektrikum
DE102018110978A1 (de) Gatestruktur und Verfahren
DE102018100940A1 (de) Integrierte Schaltung mit Finne und Gatestruktur und Herstellungsverfajhren
DE102017116224A1 (de) Metall-Gate-Struktur und zugehörige Verfahren
DE102017126106B4 (de) Von dielektrischen finnen und abstandshaltern begrenzte epitaxiale strukturelemente

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication