KR20130025207A - 반도체 장치 및 그의 형성방법 - Google Patents

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Abstract

패턴들 사이에 에어 갭을 갖는 반도체 장치가 제공된다. 기판 상의 서로 인접하는 패턴들 사이에 트렌치를 형성하고, 상기 트렌치 내에 희생막을 형성하고, 상기 패턴들 상에 상기 희생막 상으로 연장하고 복수개의 기공들은 갖는 다공성 절연막을 형성하고, 그리고 상기 다공성 절연막의 기공들을 통하여 상기 희생막의 적어도 일부를 제거하여 상기 다공성 절연막의 아래에 에어 갭을 형성한다. 이로써 인접한 셀들 간의 간섭이 최소화될 수 있다

Description

반도체 장치 및 그의 형성방법{SEMICONDUCTOR DEVICE AND FORMING THE SAME}
본 발명은 반도체 장치 및 그의 형성방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 증가된 집적도가 특히 요구되고 있다. 이와 같이 반도체 장치가 고집적화됨에 따라, 패턴들의 CD(Critical Dimension)도 작아져, 활성 영역들 사이 및 배선들 사이의 간격이 좁아진다.
본 발명이 해결하려는 과제는, 전기적 특성이 향상된 반도체 장치를 제공하는 데 있다.
본 발명이 해결하려는 다른 과제는, 전기적 특성이 향상된 반도체 장치의 형성방법을 제공하는 데 있다.
본 발명의 개념에 따른 실시예들은 에어 갭을 갖는 반도체 장치를 제공한다. 상기 장치는 기판 상에 서로 인접하여 배치된 패턴들; 및 상기 패턴들 상에 제공되고, 상기 패턴들 사이의 공간 상으로 연장하는 다공성 절연막을 포함하고, 상기 다공성 절연막, 상기 패턴들 및 상기 기판 사이에 에어 갭이 제공된다. 상기 패턴들은 비절연성 물질로 구성된다.
일 실시예에서, 상기 장치는 제1 방향으로 연장하는 활성영역들을 정의하는 트렌치 내에 제공된 소자분리 절연막; 및 상기 소자분리 절연막 상의 제1 다공성 절연막을 포함하되, 상기 소자분리 절연막과 상기 제1 다공성 절연막 사이에 제1 에어 갭이 제공된다.
상기 장치는 상기 활성영역들 상의 터널 절연막; 상기 터널 절연막 상의 전하 저장막; 상기 전하 저장막 상에 제공되고 상기 제1 다공성 절연막 상으로, 상기 제1 방향에 교차하는 제2 방향을 따라, 연장하는 게이트 전극들; 및 상기 전하 저장막과 상기 게이트 전극들 사이의 블로킹 절연막을 더 포함한다. 상기 전하 저장막은 부유 게이트 전극이고, 상기 제1 다공성 절연막은 상기 부유 게이트 전극의 하부면 보다 높고 상부면 보다 낮은 레벨에 제공될 수 있다.
상기 장치는 상기 게이트 전극들 상에 제공되고, 상기 게이트 전극들 사이의 공간 상으로 연장하는 제2 다공성 절연막을 더 포함하고, 상기 게이트 전극들 사이에서 상기 제2 다공성 절연막의 아래에 제2 에어 갭이 제공되고, 상기 제2 에어 갭은 상기 제2 방향으로 연장할 수 있다.
상기 제1 에어 갭은 상기 제1 방향으로 연장하고, 상기 제2 에어 갭과 연결될 수 있다.
일 실시예에서, 상기 장치는 기판 상에 제공된 게이트 절연막; 상기 게이트 절연막 상에서, 제1 방향으로 연장하는 게이트 전극들; 및 상기 게이트 전극들 상에 제공되고, 상기 게이트 전극들 사이의 공간 상으로 연장하는 다공성 절연막을 포함하되, 상기 게이트 전극들 사이에서 상기 다공성 절연막 아래에 에어 갭이 제공된다.
상기 장치는 상기 게이트 전극들의 측벽 상의 측벽 스페이서들을 더 포함할 수 있다.
상기 게이트 전극들은 스트링 선택라인, 접지 선택라인 및 이들 사이의 워드라인들을 포함하고, 상기 장치는 인접하는 스트링 선택라인들 사이에 제공된 절연 스페이서막; 및 상기 다공성 절연막 및 상기 절연 스페이서막을 관통하는 콘택을 통하여 상기 기판에 연결되는 비트라인을 더 포함할 수 있다.
본 발명의 개념에 따른 실시예들은 에어 갭을 갖는 반도체 장치의 형성방법을 제공한다. 상기 방법은 기판 상의 서로 인접하는 패턴들 사이에 트렌치를 형성하고; 상기 트렌치 내에 제1 희생막을 형성하고; 상기 패턴들 상에, 상기 제1 희생막 상으로 연장하고 복수개의 기공들은 갖는 제1 다공성 절연막을 형성하고; 그리고 상기 제1 다공성 절연막의 기공들을 통하여 상기 제1 희생막을 제거하여, 상기 제1 다공성 절연막의 아래에 제1 에어 갭을 형성하는 것을 포함한다.
상기 제1 희생막은 SOH 막 또는 포토레지스트일 수 있다.
일 실시예에서, 상기 방법은 기판에 제1 방향으로 연장하여 활성 영역들을 정의하는 트렌치를 형성하고; 상기 트렌치의 하부에, 그의 상부면이 상기 활성 영역들의 상부면 보다 낮은, 소자분리 절연막을 형성하고; 제1 희생막을 상기 소자분리 절연막 상에 형성되어, 상기 트렌치의 상부를 채우고; 상기 제1 희생막 상에 복수개의 기공들은 갖는 제1 다공성 절연막을 형성하고; 그리고 상기 제1 다공성 절연막의 기공들을 통하여 상기 제1 희생막의 적어도 일부를 제거하여, 상기 제1 다공성 절연막의 아래에 상기 제1 방향으로 연장하는 제1 에어 갭을 형성하는 것을 포함한다.
상기 방법은 상기 게이트 전극들 사이의 공간 및 상기 제1 에어 갭의 일부를 채워, 상기 제1 다공성 절연막의 아래에 그의 윗 부분 보다 그의 아래 부분의 폭이 좁은 제2 에어 갭을 형성하는 것을 더 포함할 수 있다.
본 발명의 개념에 따른 반도체 장치는 활성 영역들 사이 및/또는 배선들 사이에 형성된 에어 갭을 포함한다. 상기 에어 갭은 공기로 채워져 있어 그의 유전율은 실리콘 산화막의 유전율보다 낮다. 인접한 셀들 및/또는 배선들 사이의 커플링을 줄일 수 있다. 이로써 인접한 셀들 간의 간섭이 최소화될 수 있다.
도 1 내지 도 3은 본 발명의 개념을 설명하는 단면도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 장치의 레이아웃의 일 예를 도시한다.
도 5 내지 도 6 및 도 8 내지 도 14는 본 발명의 일 실시예에 따른 반도체 장치의 형성방법을 설명하는 도면들로서, 도 4의 I-I', II-II' 및 III-III'에 대응되는 단면도들이다.
도 7은 도 6의 A 부분의 확대도이다.
도 15는 도 14와 관련된 사시도이다.
도 16 내지 도 19는 본 발명의 다른 실시예에 따른 반도체 장치의 형성방법을 설명하는 도면들로서, 도 4의 I-I', II-II' 및 III-III'에 대응되는 단면도들이다.
도 20은 도 19와 관련된 사시도이다.
도 21 내지 도 25 및 도 27 내지 도 29는 본 발명의 또 다른 실시예에 따른 반도체 장치의 형성방법을 설명하는 도면들로서, 도 4의 I-I', II-II' 및 III-III'에 대응되는 단면도들이다.
도 26은 도 25의 B 부분의 확대도이다.
도 30은 도 29와 관련된 사시도이다.
도 31 내지 도 34는 본 발명의 또 다른 실시예에 따른 반도체 장치의 형성방법을 설명하는 도면들로서, 도 4의 I-I', II-II' 및 III-III'에 대응되는 단면도들이다.
도 35는 도 34와 관련된 사시도이다.
도 36은 본 발명의 실시예들에 따른 반도체 장치의 레이아웃의 다른 예를 도시한다.
도 37 내지 도 44는 본 발명의 또 다른 실시예에 따른 반도체 장치의 형성방법을 설명하는 도면들로서, 도 36의 IV-IV'에 대응되는 단면도들이다.
도 45는 도 44와 관련된 사시도이다.
도 46은 도 45의 C 부분의 확대도이다.
도 47은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 48은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 49는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "연결되어" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 연결되어" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다. 또한, "적어도 하나"는 최소한 하나와 동일한 의미로 사용되며 하나 또는 그 이상을 선택적으로 지칭할 수 있다.
이하, 도면들을 참조하여, 본 발명의 개념 및 이에 따른 실시예들에 대해 상세히 설명하기로 한다.
도 1 내지 도 3은 본 발명의 개념을 설명하는 단면도들이다.
도 1을 참조하여, 기판(1) 상에 패턴들(3)이 서로 인접하여 배치된다. 상기 기판(1)은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상의 실리콘막, 절연막 상의 실리콘 단결정막, 및 절연막 상의 폴리실리콘막을 구비하는 그룹에서 선택된 하나를 포함할 수 있다. 상기 기판(1)은 그의 상부에 형성된 절연 구조, 회로 구조 또는 배선 구조를 더 포함할 수 있다. 상기 패턴들(3)은 비절연성 물질, 예를 들면 도전성 물질, 금속 또는 도핑된 반도체로 구성될 수 있다. 바람직하게는 상기 패턴들(3)은 전류를 흘릴 수 있다. 상기 패턴들(3)은 그들의 표면에 형성된 상부 캐핑막(미도시)을 포함할 수 있다.
도 2를 참조하여, 상기 패턴들(3) 사이의 공간에 희생막(5)이 형성된다. 상기 희생막(5)은 상기 기판(1) 및 상기 패턴들(3) 보다 제거가 용이한 물질일 수 있다. 상기 희생막(5)은 상기 기판(1) 및 상기 패턴들(3)에 대하여 식각 선택비를 가질 수 있다. 상기 희생막(5)은 예를 들면, SOH(Spin on Hardmask)막으로 형성될 수 있다. 상기 SOH 막은 탄화수소 계열의 절연막일 수 있다. 이와는 다르게 상기 희생막(5)은, 예를 들어 포토레지스트 또는 비정질 실리콘으로 형성될 수 있다. 상기 희생막(5)의 상부가 제거되어, 상기 패턴들(3)의 상부면이 노출될 수 있다.
복수개의 기공들은 갖는 다공성 절연막(7)이 상기 패턴들(3) 상에 형성되어, 상기 희생막(5) 상으로 연장한다. 상기 다공성 절연막(7)은 다공성의 저유전막일 수 있다. 상기 다공성 절연막(7)은, 예를 들어 탄소를 함유한 실리콘 산화막을 형성하고 열처리하여 형성될 수 있다. 예를 들면, 실리콘 산화막 내에 함유된 탄소가 실리콘과 결합하여 SiO2 구조를 보다 덜 치밀한 형태의 cage-like 구조로 만들어 준다. 이러한 cage-like 구조를 갖는 실리콘 산화막은 SiCOH 막에 해당될 수 있다. 이러한 SiCOH 막의 전구체로 trimethylsilane (3MS,(CH3)3-Si-H), tetramethylsilane (4MS, (CH3)4-Si), vinyltrimethylsilane (VTMS, CH2=CH-Si(CH3)3) 등이 사용될 수 있다. 상기 전구체를 산화시키기 위하여 산소를 포함하는 산화제 가스 예를 들면, 과산화 수소 등의 가스를 이용할 수 있다. 상기 탄소를 함유한 실리콘 산화막은 PECVD 또는 ALD 방법을 사용하여 형성될 수 있다. 상기 탄소를 함유한 실리콘 산화막은 열처리 공정에 의하여 상기 다공성 절연막(7) 즉, p-SiCOH로 변화될 수 있다. 상기 기공들의 크기(예를 들면, 직경)는 수십 내지 수백 nm일 수 있다. (기공의 크기가 맞는지 확인 바랍니다!!!)
도 3을 참조하여, 상기 다공성 절연막(7)의 기공들을 통하여 상기 희생막(5)을 선택적으로 제거한다. 상기 희생막(5)이 SOH막 또는 포토레지스트막으로 형성될 경우, 상기 희생막(5)을 제거하는 식각 공정은, 산소, 오존, UV를 이용한 애싱 공정 또는 습식 세정 공정으로 수행될 수 있다. 상기 희생막(5)이 비정질 실리콘막으로 형성될 경우, 상기 희생막(5)을 제거하는 식각 공정은, 염소 가스를 이용하여 등방성으로 진행될 수 있다. (확인 바랍니다!!!)
이에 따라, 상기 다공성 절연막(7)의 아래에 에어 갭(9)이 형성된다. 상기 희생막(5)이 제거되어, 상기 기판(1)이 노출될 수 있다. 상기 에어 갭(9)은 상기 기판(1)의 상부면, 상기 패턴들(3)의 측면들 및 상기 다공성 절연막(7)의 하부면에 의하여 둘러싸이는 공간으로 공기로 채워진다.
본 발명의 개념에 따르면, 반도체 장치는 기판(1) 상에 서로 인접하여 배치된 패턴들(3), 및 상기 패턴들(3) 상에 제공되고 상기 패턴들 사이의 공간 상으로 연장하는 다공성 절연막(7)을 포함한다. 에어 갭(9)이 상기 다공성 절연막(7), 상기 패턴들(3) 및 상기 기판(1) 사이에 제공된다. 상기 패턴들(3) 사이에 제공된 에어 갭(9)은 공기로 채워지므로, 상기 에어 갭(9)의 유전율은 일반적인 절연막(예를 들면, 실리콘 산화막)의 유전율보다 매우 낮다. 이에 따라 인접한 패턴들 사이의 커플링을 줄일 수 있다. 이로써 인접한 패턴들의 신호들 사이의 간섭이 최소화될 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 장치의 레이아웃의 일 예를 도시한다. 도 4에 도시된 바와 같이, 상기 반도체 장치의 메모리 셀은, 예를 들어 낸드(NAND) 비휘발성 메모리 셀일 수 있다.
도 4를 참조하여, 활성영역들(11)이 제1 방향으로 나란히 연장될 수 있다. 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)이 상기 활성 영역들(11)을 나란히 가로지르고, 복수의 워드라인들(WL0 ~ WLn-1)이 상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 사이의 활성영역들(11)을 나란히 가로지를 수 있다. 상기 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 및 워드라인들(WL0 ~ WLn-1)은 상기 제1 방향에 교차하는 제2 방향을 따라 나란히 연장될 수 있다. 공통 소스 라인(CSL)이 이웃하는 접지 선택 라인들(GSL) 사이에 제공되어, 상기 제1 방향으로 연장될 수 있다. 비트 라인(BL)이 상기 제2 방향으로 연장된다. 상기 비트 라인(BL)은 비트라인 콘택들(DC)을 통하여 이웃하는 스트링 선택 라인들(SSL) 사이의 소스/드레인 영역들에 연결된다. 상기 스트링 선택 라인(SSL), 워드라인들(WL0 ~ WLn-1), 및 접지 선택 라인(GSL)은 셀 스트링 군에 포함될 수 있다. 상기 셀 스트링 군은 상기 제1 방향을 따라 미러(mirror) 대칭으로 반복적으로 배치될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 형성방법이 설명된다.
도 5 내지 도 14는 본 발명의 일 실시예에 따른 반도체 장치의 형성방법을 설명하는 도면들이다. 도 5 내지 도 14는 도 4의 I-I', II-II' 및 III-III'에 대응되는 단면도들이고, 도 7은 도 6의 A 부분의 확대도이다.
도 5를 참조하여, 기판(10) 상에 마스크 패턴들(23)이 형성될 수 있다. 상기 반도체 기판(10)은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상의 실리콘막, 절연막 상의 실리콘 단결정막, 및 절연막 상의 폴리실리콘막을 구비하는 그룹에서 선택된 하나를 포함할 수 있다. 상기 기판(10)과 상기 마스크 패턴들(23) 사이에 버퍼 산화막(21)이 형성될 수 있다. 상기 마스크 패턴들(23)은 실리콘 질화막을 포함할 수 있다. 상기 마스크 패턴들(23)을 마스크로 상기 기판(10)을 식각하여, 트렌치(13)가 형성된다. 상기 트렌치(13)는 상기 기판(10) 상의 서로 인접하는 마스크 패턴들(23) 사이에 제공된다. 상기 트렌치(13)는 활성 영역들(11)을 정의한다. 상기 트렌치(13)는 상기 제1 방향으로 연장한다.
도 6 및 도 7을 참조하여, 상기 트렌치(13)의 측벽 및 바닥에 라이너 절연막(31)이 형성된다. 상기 라이너 절연막(31)은 상기 트렌치가 형성된 기판을 열산화하여 상기 트렌치의 측벽 및 바닥에 형성된 실리콘 산화막(31a) 및 상기 실리콘 산화막(31a) 상의 실리콘 질화막 (또는 실리콘 산화질화막(31b))을 포함할 수 있다. 상기 실리콘 산화막(31a)은 상기 트렌치(13)의 형성을 위한 식각 공정에 의한 손상을 치유할 수 있다. 상기 실리콘 산화막(31a)는 상기 기판(11)과 접촉하는 부분에서만 형성되고, 상기 마스크 패턴들(23)의 측벽 상에는 형성되지 않을 수 있다.
상기 라이너 절연막(31) 상에 소자분리 절연막(33)이 형성되어, 상기 트렌치(13)를 채운다. 상기 소자분리 절연막(33)은 상기 실리콘 질화막(31b)에 대하여 식각 선택비를 갖는 절연물질로 형성되는 것이 바람직하다. 상기 소자분리 절연막(33)은 갭필 특성이 우수한 절연 물질로 형성될 수 있다. 상기 소자분리 절연막(33)은 실리콘 산화막일 수 있다. 상기 소자분리 절연막(33)은, 예를 들면 TOSZ(Tonen Silazane)을 이용하여 형성될 수 있다. 상기 TOSZ막은 폴리 실라젠(polysilazane) 막일 수 있다. 상기 TOSZ 막은, 스핀 코팅되고, O2와 H2O를 공급하고 어닐링 공정을 진행하여 TOSZ막으로부터 암모니아와 수소를 제거한다. 이로써 상기 TOSZ막은 실리콘 산화막으로 될 수 있다. 이와는 달리, 상기 소자분리 절연막(33)은 예를 들면 SOG 산화막, HDP 산화막, USG 산화막 또는 TEOS 산화막일 수 있다. 상기 소자분리 절연막(33)은 화학적 기계적 평탄화(CMP)에 의하여 평탄화될 수 있다. 상기 소자분리 절연막(33)의 상부면은 상기 마스크 패턴들(23)의 상부면과 동일한 레벨을 가질 수 있다. 상기 실리콘 질화막(31b)은 상기 소자분리 절연막(33)의 처리 공정 동안 상기 기판(10)이 손상되는 것을 방지할 수 있다.
도 8을 참조하여, 상기 마스크 패턴들(23) 및 상기 패드 산화막(21)이 제거되어, 상기 활성 영역들(11)이 노출된다. 이 때, 상기 마스크 패턴들(23)에 인접한 라이너 절연막(31)의 일 부분은 제거되고, 상기 마스크 패턴들(33)에 인접한 소자분리 절연막(33)의 폭이 감소할 수 있다.(미도시) 상기 노출된 활성 영역들(11) 상에 터널 절연막(41) 및 부유 게이트 전극들(43)이 순차적으로 형성된다. 상기 부유 게이트 전극들(43)은 전하를 저장할 수 있는 전하저장막일 수 있다. 상기 터널 절연막(41)은 상기 기판(10)의 열산화에 의하여, 상기 노출된 활성 영역들(11)의 상부면에 형성될 수 있다. 상기 부유 게이트 전극들(43)은 도핑된 폴리 실리콘으로 형성될 수 있다. 상기 부유 게이트 전극들(43)은 화학적 기계적 평탄화에 의하여 평탄화될 수 있다. 상기 부유 게이트 전극들(43)의 상부면은 상기 소자분리 절연막(33)의 상부면과 동일한 레벨을 가질 수 있다.
상기 부유 게이트 전극들은 도 5 내지 도 8을 참조하여 전술한 방법과는 다른 방법으로 형성될 수 있다. 예를 들면, 도 5의 공정에서 상기 패드 산화막(21) 및 상기 마스크 패턴들(23) 대신 터널 절연막과 부유 게이트 전극들이 형성될 수 있다. 상기 부유 게이트 전극들을 식각 마스크로 기판을 식각하여, 상기 트렌치(13)가 형성될 수 있다. 그 후 도 6의 공정과 같이 라이너 절연막(31)과 소자분리 절연막(33)이 형성되어, 도 8의 구조가 형성될 수 있다.
도 9를 참조하여, 상기 소자분리 절연막(33)이 리세스된다. 상기 소자분리 절연막(33)의 상부가 제거된다. 상기 소자분리 절연막(33)은 아래로 오목한 상부면을 가질 수 있다. 상기 소자분리 절연막(33)의 리세스는 에치백 공정에 의하여 수행될 수 있다. 상기 소자분리 절연막(33)의 상부면은 상기 활성 영역들(11)의 상부면 보다 낮은 레벨을 가질 수 있다. 상기 에치백 공정에 의하여, 상기 라이너 절연막(31)의 상부가 제거될 수 있다.
도 10을 참조하여, 상기 소자분리 절연막(33)의 상부면 상에 제1 희생막(25)을 형성하여, 상기 트렌치(13)의 상부를 채운다. 상기 제1 희생막(25)은 상기 소자분리 절연막(33) 및 상기 라이너 절연막(31) 보다 제거가 용이한 물질로 형성되는 것이 바람직하다. 상기 제1 희생막(25)은 상기 소자분리 절연막(33) 및 상기 라이너 절연막(31)에 대하여 식각 선택비를 가질 수 있다. 도 2를 참조하여 설명된 방법과 같이, 상기 제1 희생막(25)은 예를 들면, SOH(Spin on hardmask)막으로 형성될 수 있다. 상기 SOH 막은 탄화수소 계열의 절연막일 수 있다. 상기 제1 희생막(25)은, 예를 들어 포토레지스트 또는 비정질 실리콘으로 형성될 수 있다.
상기 제1 희생막(25)의 상부가 제거되어, 상기 제1 희생막(25)이 리세스된다. 상기 제1 희생막(25)의 상부면이 상기 부유 게이트 전극들(43)의 하부면과 상부면 사이의 레벨에 제공된다. 상기 제1 희생막(25)의 상부의 제거는 에치백 공정에 의하여 수행될 수 있다.
복수개의 기공들은 갖는 제1 다공성 절연막(35)이 상기 부유 게이트 전극들(43) 상에 형성되고, 상기 제1 희생막(25) 상으로 연장한다. 도 2를 참조하여 설명된 방법과 같이, 상기 제1 다공성 절연막(35)은 p-SiCOH 막일 수 있다.
도 11을 참조하여, 도 3을 참조하여 설명된 방법과 같이, 상기 제1 다공성 절연막(35)의 기공들을 통하여 상기 제1 희생막(25)을 선택적으로 제거한다. 이에 따라, 상기 제1 다공성 절연막(35)의 아래에 상기 제1 방향으로 연장하는 제1 에어 갭(15)이 형성된다. 상기 소자분리 절연막(33)의 상부면이 노출될 수 있다. 상기 제1 에어 갭(15)은 상기 소자분리 절연막(33)의 상부면, 상기 라이너 절연막(31) 및 상기 제1 다공성 절연막(35)의 하부면으로 둘러싸인 공간이다.
도 12를 참조하여, 상기 기판(10) 상에 상기 제1 다공성 절연막(35)을 덮도록 제2 희생막(미도시)이 형성된다. 상기 제2 희생막은 상기 부유 게이트 전극들(43) 사이의 공간을 채우도록 형성될 수 있다. 상기 제2 희생막은 갭필 특성이 좋은 실리콘 산화막, 예를 들면 SOG 산화막일 수 있다. 상기 제2 희생막 및 상기 제1 다공성 절연막(35)을 리세스하여, 상기 부유 게이트 전극들(43)의 상부면 및/또는 측면을 노출한다. 도 12에 도시된 바와 같이, 리세스된 제1 다공성 절연막(35) 상에 희생막 패턴(37)이 잔존할 수 있다. 이와는 달리, 상기 희생막 패턴(37)은 제거될 수 있다.
도 13을 참조하여, 상기 노출된 부유 게이트 전극들(43)을 덮는 블로킹 절연막(45) 및 제어 게이트 전극들(47)을 순차적으로 형성한다. 상기 블로킹 절연막(45) 및 상기 제어 게이트 전극들(47)은 상기 제1 다공성 절연막(35) 상으로 연장한다. 상기 제어 게이트 전극들(47)은, 상기 제2 방향으로 연장되어, 상기 활성 영역들(11)을 가로지른다. 상기 제어 게이트 전극들(47)은 상기 워드라인들(WL), 상기 접지 선택 라인들(GSL) 및 상기 스트링 선택 라인들(SSL)에 대응될 수 있다. 상기 접지 선택 라인들(GSL) 및 상기 스트링 선택 라인들(SSL)을 구성하는 제어 게이트 전극은 콘택(46)을 통하여 그들 아래의 상기 부유 게이트 전극들과 전기적으로 연결될 수 있다.
상기 블로킹 절연막(45)은 상기 터널 절연막(41) 보다 유전율이 큰 물질, 예를 들면 ONO 막(실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막), 알루미늄 산화막, 하프늄 산화막, 하프늄 알루미늄 산화막 및 지르코늄 산화막 등과 같은 고유전막들(high-k dielectrics) 중의 적어도 한가지일 수 있다. 상기 제어 게이트 전극들(47)은 도핑된 폴리실리콘, 금속, 및/또는 금속실리사이드를 포함할 수 있다. 상기 기판(10) 상에 순차적으로 적층된 터널 절연막(41), 부유 게이트 전극(43), 블로킹 절연막(45) 및 제어 게이트 전극(47)은 게이트 스택(40)으로 지칭될 수 있다.
도 14를 참조하여, 상기 기판(10)의 전면 상에 매립 절연막(51)이 형성된다. 상기 매립 절연막(51)은 스텝 커버리지 특성이 낮은(poor) 절연막으로 또는/그리고 스텝 커버리지 특성이 낮은 공정을 이용하여 형성될 수 있다. 상기 매립 절연막(51)은 실리콘 산화막일 수 있다. 이에 따라, 상기 매립 절연막(51)은 부유 게이트 전극, 블로킹 절연막 및 제어 게이트 전극으로 구성된 게이트 스택들(40) 사이의 공간을 채울 수 있지만, 상기 게이트 스택들(40) 아래에는 거의 형성되지 않을 수 있다. 다만, 상기 매립 절연막(51)은 상기 게이트 스택들(40) 아래 부분을 약간 채워, 그의 아래 부분이 윗 부분보다 좁은 폭을 가지는 제2 에어 갭(17)이 형성된다. 상기 제2 에어 갭(17)은 상기 소자분리 절연막(33)의 상부면, 상기 라이너 절연막(31), 상기 매립 절연막(51) 및 상기 제1 다공성 절연막(35)의 하부면에 둘러싸인다. 상기 제2 에어 갭(17)은 이에 한정되지 않을 수 있다. 예를 들어, 상기 매립 절연막(51)의 일 부분은 상기 소자분리 절연막(33)의 상부면에 얇게 형성되어, 상기 제2 에어 갭(17)은 상기 소자분리 절연막(33)으로부터 이격될 수 있다.
상기 매립 절연막(51) 및 상기 제어 게이트 전극들(47) 상에 제1 층간 절연막(53)이 형성된다. 상기 제1 층간 절연막(53)은 실리콘 산화막일 수 있다. 상기 제1 층간 절연막(53) 상에 비트라인(BL) 및 공통 소오스 라인(CSL)이 형성될 수 있다. 상기 비트라인(BL)은, 상기 제1 층간 절연막(53) 및 상기 매립 절연막(51)을 관통하는, 비트라인 콘택들(DC)를 통하여 상기 스트링 선택 라인들(SSL) 사이의 소스/드레인 영역들에 연결될 수 있다. 상기 공통 소오스 라인(CSL)은 상기 비트라인(BL)과 유사한 방법으로 상기 접지 선택 라인들(GSL) 사이의 소스/드레인 영역들에 연결될 수 있다.(도 4 참조)
도 14 및 도 15를 재차 참조하여, 본 발명의 일 실시예에 따른 반도체 장치가 설명된다. 도 15는 도 14와 관련된 사시도이다. 상기 반도체 장치는 복수개의 활성영역들(11)을 정의하고 제1 방향으로 연장하는 트렌치(13)를 갖는 기판(10), 및 상기 트렌치(13)를 아래 부분을 채우는 소자분리 절연막(33)을 포함한다.
상기 소자분리 절연막(33)은 갭필 특성이 우수한 절연 물질로 형성될 수 있다. 상기 소자분리 절연막(33)은 실리콘 산화막일 수 있다. 상기 소자분리 절연막(33)은, 예를 들면 폴리 실라젠(polysilazane) 막, SOG 산화막, HDP 산화막, USG 산화막 또는 TEOS 산화막일 수 있다. 상기 소자분리 절연막(33)의 상부면은 아래로 오목할 수 있다. 절연막 라이너(31)가 상기 트렌치(13)의 측면 및 하부면에 제공된다. 상기 절연막 라이너(31)는 상기 트렌치(13)의 측면 및 하부면과 상기 소자분리 절연막(33) 사이에 제공된다. 상기 라이너 절연막(31)은 실리콘 산화막(31a) 및 상기 실리콘 산화막(31a) 상의 실리콘 질화막 (또는 실리콘 산화질화막(31b))을 포함할 수 있다. (도 7 참조)
터널 절연막(41)이 상기 활성 영역들(11) 상에 제공된다. 상기 터널 절연막(41)은 상기 기판을 열산화하여 형성된 열산화막일 수 있다. 상기 터널 절연막(41) 상에 부유 게이트 전극들(43)이 제공된다. 상기 부유 게이트 전극들(43)은 도핑된 폴리 실리콘일 수 있다.
제1 다공성 절연막(35)이 상기 부유 게이트 전극들(43) 사이에, 상기 소자분리 절연막(33)으로부터 위로 이격되어 제공된다. 상기 제1 다공성 절연막(35)은 수십 nm 크기의 기공들을 갖는 p-SiCOH 막일 수 있다. 상기 제1 다공성 절연막(35)은 상기 부유 게이트 전극들(43)의 하부면 보다 높고 그의 상부면 보다 낮은 레벨에 제공될 수 있다. 상기 라이너 절연막(31)은 상기 제1 다공성 절연막(35)의 하부면으로 연장할 수 있다.
제어 게이트 전극들(47)이 상기 부유 게이트 전극들(43) 상에 제공되고, 상기 제1 다공성 절연막(35) 상으로 연장한다. 상기 제어 게이트 전극들(47)과 상기 부유 게이트 전극들(43) 사이에 블로킹 절연막(45)이 제공된다. 상기 블로킹 절연막(45)은 상기 터널 절연막(41) 보다 유전율이 큰 물질, 예를 들면 ONO 막(실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막), 알루미늄 산화막, 하프늄 산화막, 하프늄 알루미늄 산화막 및 지르코늄 산화막 등과 같은 고유전막들(high-k dielectrics) 중의 적어도 한가지일 수 있다. 상기 제어 게이트 전극들(47)은 도핑된 폴리실리콘, 금속, 및/또는 금속실리사이드를 포함할 수 있다. 상기 제어 게이트 전극들(47)은 그의 상부에 형성된 캐핑 패턴(미도시)을 더 포함할 수 있다. 상기 제어 게이트 전극들(47)은 워드라인(WL), 스트링 선책 라인(SSL) 및 접지 선택 라인(GSL)에 대응될 수 있다.
희생막 패턴(37)이 상기 제1 다공성 절연막(35)과 상기 제어 게이트 전극들(47) 사이에 제공될 수 있다. 상기 희생막 패턴(37)은 갭필 특성이 좋은 실리콘 산화막, 예를 들면 SOG 산화막일 수 있다.
매립 절연막(51)이 상기 게이트 스택들(40) 사이의 공간을 채운다. 상기 매립 절연막(51)은 실리콘 산화막일 수 있다. 상기 소자분리 절연막(33)의 상부면, 상기 라이너 절연막(31), 상기 매립 절연막(51) 및 상기 제1 다공성 절연막(35)의 하부면에 둘러싸인 빈 공간, 즉 제2 에어 갭(17)이 제공된다. 상기 제2 에어 갭(17)은 이에 한정되지 않을 수 있다. 예를 들어, 상기 매립 절연막(51)의 일 부분은 상기 소자분리 절연막(33)의 상부면에 얇게 형성되어, 상기 제2 에어 갭(17)은 상기 소자분리 절연막(33)으로부터 이격될 수 있다. 상기 제2 에어 갭(17)은 그의 아래 부분이 윗 부분보다 좁을 수 있다.
상기 매립 절연막(51) 및 상기 제어 게이트 전극들(47) 상에 제1 층간 절연막(53)이 제공된다. 상기 제1 층간 절연막(53)은 실리콘 산화막일 수 있다. 상기 층간 절연막(53) 상에 비트라인(BL) 및 공통 소오스 라인(CSL)이 제공될 수 있다. 상기 비트라인(BL)은, 상기 제1 층간 절연막(53) 및 상기 매립 절연막(51)을 관통하는, 비트라인 콘택들(DC)을 통하여 상기 스트링 선택 라인들(SSL) 사이의 소스/드레인 영역에 연결될 수 있다. 상기 공통 소오스 라인(CSL)은 상기 비트라인(BL)과 유사한 방법으로 상기 접지 선택 라인들(GSL) 사이의 소스/드레인 영역에 연결될 수 있다. (도 4 참조)
본 발명의 개념에 따르면, 상기 활성 영역들 사이에 형성된 제2 에어 갭(17)은 공기로 채워지므로, 상기 제2 에어 갭(17)의 유전율은 실리콘 산화막의 유전율보다 낮다. 이에 따라 인접한 셀들 (즉, 인접한 활성 영역들 사이) 사이의 커플링을 줄일 수 있다. 이로써 인접한 셀들 간의 간섭이 최소화될 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치의 형성방법이 설명된다.
도 16 내지 도 19는 본 발명의 다른 실시예에 따른 반도체 장치의 형성방법을 설명하는 도면들이다. 도 16 내지 19는 도 4의 I-I', II-II' 및 III-III'에 대응되는 단면도들이다.
도 16을 참조하여, 도 13을 참조하여 설명된 게이트 스택들(40) 상에 스페이서막(52)을 형성한다. 상기 스페이서막(52)은 상기 게이트 스택들(40) 사이의 공간을 완전히 채우지 않는 두께로 콘포말하게 형성될 수 있다. 상기 스페이서막(52)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막으로 형성될 수 있다. 상기 스페이서막(52)의 일부(미도시)는 상기 소자분리 절연막(33) 상에 형성될 수 있다.
제1 마스크막(53)이 상기 스트링 선택 라인들(SSL) 사이 및 상기 접지 선택 라인들(GSL) 사이의 상기 스페이서막(52) 상에 형성된다. 상기 제1 마스크막(53)은 예를 들어, 포토레지스트로 형성될 수 있다. 상기 제1 마스크막(53)은, 상기 포토레지스트를 상기 기판(10) 상에 형성하고, 상기 스트링 선택 라인들(SSL) 사이 및 상기 접지 선택 라인들(GSL) 사이의 공간에만 상기 포토레지스트를 남기는 노광 공정으로 형성될 수 있다.
도 17을 참조하여, 상기 게이트 스택들(40)의 측벽에 측벽 스페이서들(49)을 형성한다. 상기 측벽 스페이서들(49)은, 상기 제1 마스크막(53)을 식각 마스크로 상기 스페이서막(52)을 에치백하여 형성될 수 있다. 상기 에치백 공정 동안, 상기 스트링 선택 라인들(SSL) 사이 및 상기 접지 선택 라인들(GSL) 사이의 스페이서막(52)은 상기 제1 마스크막(53)에 의하여 덮여 있다. 상기 스트링 선택 라인들(SSL) 사이 및 상기 접지 선택 라인들(GSL) 사이에서, U자형 단면을 갖는 절연 스페이서막(54)이 형성된다. 이후, 상기 제1 마스크막(53)은 제거된다.
도 18을 참조하여, 제3 희생막(27)을 형성하여, 상기 게이트 스택들(40) 사이 및 상기 제1 에어 갭(15)을 채운다. 상기 제3 희생막(27)은 상기 소자분리 절연막(33) 및 상기 라이너 절연막(31) 보다 제거가 용이한 물질로 형성되는 것이 바람직하다. 상기 제3 희생막(27)은 상기 소자분리 절연막(33), 상기 라이너 절연막(31) 및 상기 측벽 스페이서들(49)에 대하여 식각 선택비를 가질 수 있다. 상기 제3 희생막(27)은 도 2를 참조하여 설명된 방법과 같이 형성될 수 있다. 상기 제3 희생막(27)은 평탄화되어 상기 제어 게이트 전극들(47)의 상부면을 노출할 수 있다. 상기 평탄화 공정은 화학적 기계적 연마(CMP) 공정에 의하여 수행될 수 있다. 상기 평탄화 공정에 의하여, 상기 제3 희생막(27)은 상기 게이트 스택들(40) 사이에서의 레벨이 상기 게이트 스택들(40)의 상부면 보다 낮을 수 있다.
복수개의 기공들은 갖는 제2 다공성 절연막(39)이 상기 제어 게이트 전극들(47) 및 상기 제3 희생막(27) 상에 형성된다. 상기 제2 다공성 절연막(39)은 도 2를 참조하여 설명된 방법과 같이 형성될 수 있다.
제2 마스크막(56)이 상기 스트링 선택 라인들(SSL) 사이 및 상기 접지 선택 라인들(GSL) 사이에서, 상기 제2 다공성 절연막(39) 상에 형성된다. 상기 제2 마스크막(56)은 상기 제2 다공성 절연막(39)의 기공을 막을 수 있다. 상기 제2 마스크막(56)은, 예를 들면 실리콘 산화막일 수 있다.
도 19를 참조하여, 상기 제2 다공성 절연막(39)의 기공들을 통하여 상기 제3 희생막(27)을 선택적으로 제거한다. 상기 제3 희생막(27)을 제거하는 식각 공정은, 도 3을 참조하여 설명된 방법과 같이 수행될 수 있다. 이에 따라, 제3 에어 갭(18) 및 제4 에어 갭(19)이 형성된다. 상기 제3 에어 갭(18)은, 상기 제1 에어 갭(15)과 유사하게, 상기 소자분리 절연막(33)의 상부면, 상기 라이너 절연막(31) 및 상기 제1 다공성 절연막(35)의 하부면에 둘러싸인 공간으로 상기 제1 방향으로 연장한다. 상기 제4 에어 갭(19)은, 상기 제2 다공성 절연막(39)의 아래에 제공되는 상기 게이트 스택들(40) 사이의 공간으로, 상기 제2 방향으로 연장한다. 상기 제4 에어 갭(19)은 상기 제3 에어 갭(18)과 연결된다. 상기 제2 마스크막(56)에 의하여, 상기 스트링 선택 라인들(SSL) 사이 및 상기 접지 선택 라인들(GSL) 사이의 상기 제3 희생막(27)은 잔존할 수 있다.
제2 층간 절연막(55)이 상기 제2 다공성 절연막(39) 상에 형성된다. 상기 제2 층간 절연막(55)은 실리콘 산화막일 수 있다. 상기 제2 마스크막(56)은 상기 제2 층간 절연막(55)에 포함되는 것으로 이해되어, 도 19에는 도시되지 않는다. 상기 제2 층간 절연막(55) 상에 비트라인(BL) 및 공통 소오스 라인(CSL)이 형성된다. 상기 비트라인(BL)은, 상기 제2 층간 절연막(55), 상기 제2 다공성 절연막(39), 상기 제3 희생막(27) 및 상기 절연 스페이서막(54)을 관통하는 비트라인 콘택들(DC)을 통하여 상기 스트링 선택 라인들(SSL) 사이의 소스/드레인 영역들에 연결될 수 있다. 상기 공통 소오스 라인(CSL)은 상기 비트라인(BL)과 유사한 방법으로 상기 접지 선택 라인들(GSL) 사이의 소스/드레인 영역들에 연결될 수 있다.(도 4 참조)
도 19 및 도 20을 재차 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치가 설명된다. 도 20은 도 19와 관련된 사시도이다. 간략화를 위하여 도 14 및 도 15를 참조하여 전술한 일 실시예와의 차이점을 중심으로 설명된다.
측벽 스페이서들(49)이 상기 게이트 스택들(40)의 측벽에 제공된다. 절연 스페이서막(54)이, 상기 스트링 선택 라인들(SSL) 사이 및 상기 접지 선택 라인들(GSL) 사이에 제공된다. 상기 측벽 스페이서들(49) 및 상기 절연 스페이서막(54)은 동일한 물질로 형성될 수 있다. 상기 측벽 스페이서들(49) 및 상기 절연 스페이서막(54)은, 예를 들어 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막일 수 있다. 제3 희생막(27)이 상기 스트링 선택 라인들(SSL) 사이 및 상기 접지 선택 라인들(GSL) 사이의 상기 절연 스페이서막(54) 상에 잔존할 수 있다. 상기 제3 희생막(27)은, 상기 절연 스페이서막(54)에 식각 선택비를 갖는 실리콘 산화막일 수 있다.
제2 다공성 절연막(39)이 상기 게이트 스택들(40) 상에 제공되어, 상기 게이트 스택들(40) 사이의 공간으로 연장한다. 상기 제2 다공성 절연막(39)은 상기 게이트 스택들(40) 사이에서의 레벨이 상기 게이트 스택들(40)의 상부면 보다 낮을 수 있다.
제3 에어 갭(18)이 상기 소자분리 절연막(33)과 상기 제1 다공성 절연막(35) 사이에 제공된다. 상기 제3 에어 갭(18)은, 상기 소자분리 절연막(33)의 상부면, 상기 라이너 절연막(31) 및 상기 제1 다공성 절연막(35)의 하부면에 둘러싸인 공간으로 상기 제1 방향으로 연장한다. 제4 에어 갭(19)이 상기 제2 다공성 절연막(39)의 아래 및 상기 게이트 스택들(40) 사이에 제공된다. 상기 제4 에어 갭(19)은 상기 제2 방향으로 연장한다. 상기 제4 에어 갭(19)은 상기 제3 에어 갭(18)과 연결된다.
상기 제2 다공성 절연막(39) 상에 제2 층간 절연막(55)이 제공된다. 상기 제2 층간 절연막(55)은 실리콘 산화막일 수 있다. 상기 제2 층간 절연막(55) 상에 비트라인(BL) 및 공통 소오스 라인(CSL)이 형성된다. 상기 비트라인(BL)은, 상기 제2 층간 절연막(55), 상기 제2 다공성 절연막(39), 상기 제3 희생막(27) 및 상기 절연 스페이서막(54)을 관통하는 비트라인 콘택들(DC)을 통하여 상기 스트링 선택 라인들(SSL) 사이의 소스/드레인 영역에 연결될 수 있다. 상기 공통 소오스 라인(CSL)은 상기 비트라인(BL)과 유사한 방법으로 상기 접지 선택 라인들(GSL) 사이의 소스/드레인 영역에 연결될 수 있다. (도 4 참조)
본 발명의 개념에 따르면, 상기 제3 에어 갭(18) 및 상기 제4 에어 갭(19)은 공기로 채워지므로, 그들의 유전율은 실리콘 산화막의 유전율보다 낮다. 상기 제3 에어 갭(18)에 의하여, 인접한 셀들 (즉, 인접한 활성 영역들 사이) 사이의 커플링을 줄일 수 있으므로, 인접한 셀들 간의 간섭이 최소화될 수 있다. 또한, 상기 제4 에어 갭(19)에 의하여, 인접한 제어 게이트 전극들 사이 및/또는 인접한 부유 게이트 전극들 사이의 커플링을 줄일 수 있으므로, 인접한 셀들 간의 간섭을 최소화할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 형성방법이 설명된다.
도 21 내지 도 29는 본 발명의 또 다른 실시예에 따른 반도체 장치의 형성방법을 설명하는 도면들이다. 도 21 내지 도 25 및 도 27 내지 도 29는 도 4의 I-I', II-II' 및 III-III'에 대응되는 단면도들이다. 도 26은 도 25의 B 부분의 확대도이다.
도 21을 참조하여, 도 6을 참조하여 설명된 소자분리 절연막(33)이 리세스된다. 상기 소자분리 절연막(33)의 상부가 제거되어, 상기 소자분리 절연막(33)은 아래로 오목한 상부면을 가질 수 있다. 상기 소자분리 절연막(33)의 리세스는 에치백 공정에 의하여 수행될 수 있다. 상기 소자분리 절연막(33)의 상부면은 상기 활성 영역들(11)의 상부면 보다 낮은 레벨을 가질 수 있다. 상기 에치백 공정에 의하여, 상기 라이너 절연막(31)의 상부가 제거될 수 있다.
도 22를 참조하여, 상기 소자분리 절연막(33)의 상부면 상에 제1 희생막(25)을 형성하여, 상기 트렌치(13)의 상부를 채운다. 상기 제1 희생막(25)은 상기 소자분리 절연막(33) 및 라이너 절연막(31) 보다 제거가 용이한 물질로 형성되는 것이 바람직하다. 상기 제1 희생막(25)은 상기 소자분리 절연막(33) 및 상기 라이너 절연막(31)에 대하여 식각 선택비를 가질 수 있다. 상기 제1 희생막(25)은 도 2를 참조하여 설명된 방법과 같이 형성될 수 있다.
상기 제1 희생막(25)의 상부가 제거되어, 상기 제1 희생막(25)이 리세스된다. 상기 제1 희생막(25)의 상부면이 마스크 패턴들(23)의 하부면과 상부면 사이의 레벨에 제공된다. 상기 제1 희생막(25)의 상부의 제거는 에치백 공정에 의하여 수행될 수 있다.
복수개의 기공들은 갖는 제1 다공성 절연막(35)이 상기 마스크 패턴들(23) 상에 형성되고, 상기 제1 희생막(25) 상으로 연장한다. 상기 제1 다공성 절연막(35)은 도 2를 참조하여 설명된 방법과 같이 형성될 수 있다.
도 23을 참조하여, 도 3을 참조하여 설명된 방법과 같이, 상기 제1 다공성 절연막(35)의 기공들을 통하여 상기 제1 희생막(25)을 선택적으로 제거한다. 이에 따라, 상기 제1 다공성 절연막(35)의 아래에 상기 제1 방향으로 연장하는 제1 에어 갭(15)이 형성된다. 상기 소자분리 절연막(33)의 상부면이 노출될 수 있다. 상기 제1 에어 갭(15)은 상기 소자분리 절연막(33)의 상부면, 상기 라이너 절연막(31) 및 상기 제1 다공성 절연막(35)의 하부면에 둘러싸인 공간이다.
도 24를 참조하여, 상기 기판(10) 상에 상기 제1 다공성 절연막(35)을 덮도록 제2 희생막(미도시)이 형성된다. 상기 제2 희생막은 상기 마스크 패턴들(23) 사이의 공간을 채우도록 형성된다. 상기 제2 희생막은 갭필 특성이 좋은 실리콘 산화막, 예를 들면 SOG 산화막일 수 있다. 상기 제2 희생막 및 상기 제1 다공성 절연막(35)을 리세스하여, 상기 마스크 패턴들(23)의 상부면 및/또는 측면을 노출한다. 리세스된 제1 다공성 절연막(35) 상에 희생막 패턴(37)이 잔존할 수 있다. 이와는 달리, 상기 희생막 패턴(37)은 제거될 수 있다.
도 25를 참조하여, 상기 마스크 패턴들(23) 및 버퍼 산화막(21)이 제거되어, 활성 영역들(11)이 노출된다. 상기 노출된 활성 영역들(11) 상에 전하저장 절연막(42)이 형성된다. 상기 전하저장 절연막(42)은 상기 제1 다공성 절연막(35) 및 상기 희생막 패턴(37) 상으로 연장할 수 있다.
도 26을 참조하여, 상기 전하저장 절연막(42)은 터널절연막(42a), 전하트랩막(42b) 및 블로킹 절연막(42c)을 포함할 수 있다. 상기 전하저장 절연막(42)은 CVD 또는 ALD 방법에 의하여 형성될 수 있다. 상기 터널절연막(42a) 및 블로킹 절연막(42c)은 실리콘 산화막, 실리콘 질화막, Al2O3, 하프늄 알루미네이트(HfAlO), HfAlON, 하프늄 실리케이트(HfSiO), 또는 HfSiON을 구비하는 그룹에서 선택된 적어도 하나를 포함할 수 있다. 상기 블로킹 절연막(42c)은 상기 터널 절연막(42a) 보다 높은 유전율을 가지는 절연막을 포함할 수 있다. 상기 블로킹 절연막(42c)은 상기 터널 절연막(42a) 보다 두꺼울 수 있다. 상기 전하트랩막(42b)은 전하를 저장할 수 있는 전하저장막일 수 있다. 상기 전하트랩막(42b)은 폴리실리콘막, 질화막(Si3N4), 나노 결정 실리콘(nano crystalline silicon), 나노 결정 실리콘게르마늄(nano crystalline silicon germanium), 나노 결정 금속(nano crystalline metal), 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2), 하프늄알루미늄산화막(HfAlO) 및 하프늄실리콘산화질화막(HfSiON)을 구비하는 그룹에서 선택된 적어도 하나를 포함할 수 있다.
도 27을 참조하여, 상기 전하저장 절연막(42) 상에 게이트 도전막(46)을 형성한다. 상기 게이트 도전막(46)은 일함수가 4eV보다 큰 물질을 포함할 수 있다. 상기 게이트 도전막(46)은 예를 들면, p형으로 도핑된 반도체막, 탄탈륨나이트라이드(TaN), 탄탈륨(Ta), 루테늄(Ru), 텅스텐나이트라이드(WN), 텅스텐(W), 티타늄(Ti), 티타늄나이트라이드(TiN), 탄탈륨티타늄(TaTi), 탄탈륨플래티넘(TaPt), 탄탈륨실리콘나이트라이드(TaSiN), 하프늄나이트라이드(HfN), 티타늄알루미늄나이트라이드(Ti2AlN), 몰리브덴(Mo) 및 플래티넘(Pt)으로 구성된 그룹에서 선택된 적어도 하나를 포함할 수 있다.
도 28을 참조하여, 상기 게이트 도전막(46)을 패터닝하여, 상기 제2 방향으로 연장하는 게이트 전극들(48)을 형성한다. 상기 게이트 전극들(48)은 상기 활성 영역들(11)을 가로지른다. 상기 게이트 전극들(48)은 워드라인들(WL), 스트링 선책 라인들(SSL) 및 접지 선택 라인들(GSL)에 대응될 수 있다.
도 29를 참조하여, 상기 기판(10)의 전면 상에 매립 절연막(51)이 형성된다. 상기 매립 절연막(51)은 스텝 커버리지 특성이 낮은(poor) 절연막으로 또는/그리고 스텝 커버리지 특성이 낮은 공정을 이용하여 형성될 수 있다. 상기 매립 절연막(51)은 실리콘 산화막일 수 있다. 이에 따라, 상기 매립 절연막(51)은 상기 게이트 전극들(48) 사이의 공간을 채울 수 있지만, 상기 게이트 전극들(48)의 아래에는 거의 형성되지 않을 수 있다. 다만, 상기 매립 절연막(51)은 상기 게이트 전극들(48)의 아래 부분을 약간 채워, 그의 아래 부분이 윗 부분보다 좁은 제2 에어 갭(17)이 형성된다. 상기 제2 에어 갭(17)은 상기 소자분리 절연막(33)의 상부면, 상기 라이너 절연막(31), 상기 매립 절연막(51) 및 상기 제1 다공성 절연막(35)의 하부면에 둘러싸인 공간이다. 상기 제2 에어 갭(17)은 이에 한정되지 않을 수 있다. 예를 들어, 상기 매립 절연막(51)의 일 부분은 상기 소자분리 절연막(33)의 상부면에 얇게 형성되어, 상기 제2 에어 갭(17)은 상기 소자분리 절연막(33)으로부터 이격될 수 있다.
상기 매립 절연막(51) 및 상기 게이트 전극들(48) 상에 제1 층간 절연막(53)이 형성된다. 상기 제1 층간 절연막(53)은 실리콘 산화막일 수 있다. 상기 제1 층간 절연막(53) 상에 비트라인(BL) 및 공통 소오스 라인(CSL)이 형성된다. 상기 비트라인(BL)은, 상기 제1 층간 절연막(53) 및 상기 매립 절연막(51)을 관통하는 비트라인 콘택(DC)를 통하여 상기 스트링 선택 라인들(SSL) 사이의 소스/드레인 영역들에 연결될 수 있다. 상기 공통 소오스 라인(CSL)은 상기 비트라인(BL)과 유사한 방법으로 상기 접지 선택 라인들(GSL) 사이의 소스/드레인 영역들에 연결될 수 있다. (도 4 참조)
도 29 및 도 30을 재차 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치가 설명된다. 도 30은 도 29와 관련된 사시도이다. 간략화를 위하여 도 14 및 도 15를 참조하여 전술한 일 실시예와의 차이점을 중심으로 설명된다.
기판(10)에 형성된 트렌치(13)의 하부에 소자분리 절연막(33)이 제공된다. 라이너 절연막(31)이 상기 트렌치(13)와 상기 소자분리 절연막(33) 사이에 제공된다. 다공성 절연막(35)이 상기 소자분리 절연막(33) 위에 상기 소자분리 절연막(33)과 이격되어 제공된다.
전하저장 절연막(42)이 상기 활성 영역들(11) 상에 제공된다. 상기 전하 절연막(42)은 상기 제1 다공성 절연막(35) 상으로 연장할 수 있다. 상기 전하저장 절연막(42)은 터널절연막(42a), 전하트랩막(42b) 및 블로킹 절연막(42c)을 포함할 수 있다.(도 26 참조) 상기 터널절연막(42a) 및 블로킹 절연막(42c)은 실리콘 산화막, 실리콘 질화막, Al2O3, 하프늄 알루미네이트(HfAlO), HfAlON, 하프늄 실리케이트(HfSiO), 또는 HfSiON을 구비하는 그룹에서 선택된 적어도 하나를 포함할 수 있다. 상기 블로킹 절연막(42c)은 상기 터널 절연막(42a) 보다 높은 유전율을 가지는 절연막을 포함할 수 있다. 상기 블로킹 절연막(42c)은 상기 터널 절연막(42a) 보다 두꺼울 수 있다. 상기 전하트랩막(42b)은 폴리실리콘막, 질화막(Si3N4), 나노 결정 실리콘(nano crystalline silicon), 나노 결정 실리콘게르마늄(nano crystalline silicon germanium), 나노 결정 금속(nano crystalline metal), 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2), 하프늄알루미늄산화막(HfAlO) 및 하프늄실리콘산화질화막(HfSiON)을 구비하는 그룹에서 선택된 적어도 하나를 포함할 수 있다.
상기 전하저장 절연막(42) 상에 게이트 전극들(48)이 제공된다. 상기 게이트 전극들(48)은 일함수가 4eV보다 큰 물질을 포함할 수 있다. 상기 게이트 전극들(48)은 예를 들면, p형으로 도핑된 반도체막, 탄탈륨나이트라이드(TaN), 탄탈륨(Ta), 루테늄(Ru), 텅스텐나이트라이드(WN), 텅스텐(W), 티타늄(Ti), 티타늄나이트라이드(TiN), 탄탈륨티타늄(TaTi), 탄탈륨플래티넘(TaPt), 탄탈륨실리콘나이트라이드(TaSiN), 하프늄나이트라이드(HfN), 티타늄알루미늄나이트라이드(Ti2AlN), 몰리브덴(Mo) 및 플래티넘(Pt)으로 구성된 그룹에서 선택된 적어도 하나를 포함할 수 있다.
희생막 패턴(37)이 상기 제1 다공성 절연막(35)과 상기 전하저장 절연막(42) 사이에 제공될 수 있다. 상기 희생막 패턴(37)은 갭필 특성이 좋은 실리콘 산화막, 예를 들면 SOG 산화막일 수 있다.
매립 절연막(51)이 상기 게이트 전극들(48) 사이의 공간을 채운다. 상기 매립 절연막(51)은 스텝 커버리지 특성이 낮은(poor) 절연막으로 또는/그리고 스텝 커버리지 특성이 낮은 공정을 이용하여 형성될 수 있다. 상기 매립 절연막(51)은 실리콘 산화막일 수 있다. 상기 소자분리 절연막(33)의 상부면, 상기 라이너 절연막(31), 상기 매립 절연막(51) 및 상기 제1 다공성 절연막(35)의 하부면에 둘러싸인 빈 공간, 즉 제2 에어 갭(17)이 제공된다. 상기 제2 에어 갭(17)은 이에 한정되지 않을 수 있다. 예를 들어, 상기 매립 절연막(51)의 일 부분은 상기 소자분리 절연막(33)의 상부면에 얇게 형성되어, 상기 제2 에어 갭(17)은 상기 소자분리 절연막(33)으로부터 이격될 수 있다. 상기 제2 에어 갭(17)은 그의 아래 부분이 윗 부분보다 좁을 수 있다.
상기 매립 절연막(51) 및 상기 게이트 전극들(48) 상에 제1 층간 절연막(53)이 형성된다. 상기 제1 층간 절연막(53)은 실리콘 산화막일 수 있다. 상기 제1 층간 절연막(53) 상에 비트라인(BL) 및 공통 소오스 라인(CSL)이 제공된다. 상기 비트라인(BL)은, 상기 제1 층간 절연막(51) 및 상기 매립 절연막(51)을 관통하는, 비트라인 콘택(DC)를 통하여 상기 스트링 선택 라인들(SSL) 사이의 소스/드레인 영역들에 연결될 수 있다. 상기 공통 소오스 라인(CSL)은 상기 비트라인(BL)과 유사한 방법으로 상기 접지 선택 라인들(GSL) 사이의 소스/드레인 영역들에 연결될 수 있다. (도 4 참조)
본 발명의 개념에 따르면, 활성 영역들 사이에 형성된 제2 에어 갭(17)은 공기로 채워지므로, 상기 제2 에어 갭(17)의 유전율은 실리콘 산화막의 유전율보다 낮다. 이에 따라 인접한 셀들 (즉, 인접한 활성 영역들 사이) 사이의 커플링을 줄일 수 있다. 이로써 인접한 셀들 간의 간섭이 최소화될 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 형성방법이 설명된다.
도 31 내지 도 34는 본 발명의 또 다른 실시예에 따른 반도체 장치의 형성방법을 설명하는 도면들이다. 도 31 내지 34는 도 4의 I-I', II-II' 및 III-III'을 따라 자른 단면도들이다.
도 31을 참조하여, 도 28을 참조하여 설명된 게이트 전극들(48) 상에 스페이서막(52)을 형성한다. 상기 스페이서막(52)은 상기 게이트 전극들(48) 사이의 공간을 완전히 채우지 않는 두께로 콘포말하게 형성될 수 있다. 상기 스페이서막(52)을 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막으로 형성될 수 있다. 상기 스페이서막(52)의 일부(미도시)는 상기 소자분리 절연막(33) 상에 형성될 수 있다.
제1 마스크막(53)이 상기 스트링 선택 라인들(SSL) 사이 및 상기 접지 선택 라인들(GSL) 사이의 상기 스페이서막(52) 상에 형성된다. 상기 제1 마스크막(53)은 예를 들어, 포토레지스트로 형성될 수 있다. 상기 제1 마스크막(53)은, 상기 포토레지스트를 상기 기판(10) 상에 형성하고, 상기 스트링 선택 라인들(SSL) 사이 및 상기 접지 선택 라인들(GSL) 사이의 공간에만 상기 포토레지스트를 남기는 노광 공정으로 형성될 수 있다.
도 32를 참조하여, 상기 게이트 전극들(48)의 측벽에 측벽 스페이서들(49)을 형성한다. 상기 측벽 스페이서들(49)은, 상기 제1 마스크막(53)을 식각 마스크로 상기 스페이서막(52)을 이방성 식각하여 형성될 수 있다. 상기 에치백 공정 동안, 상기 스트링 선택 라인들(SSL) 사이 및 상기 접지 선택 라인들(GSL) 사이의 스페이서막(52)은 상기 제1 마스크막(53)에 의하여 덮여 있다. 상기 스트링 선택 라인들(SSL) 사이 및 상기 접지 선택 라인들(GSL) 사이에서, U자형 단면을 갖는 절연 스페이서막(54)이 형성된다. 이후, 상기 제1 마스크막(53)은 제거된다.
도 33을 참조하여, 제3 희생막(27)을 형성하여, 상기 게이트 전극들(48) 사이 및 상기 제1 에어 갭(15)을 채운다. 상기 제3 희생막(27)은 상기 소자분리 절연막(33) 및 상기 라이너 절연막(31) 보다 제거가 용이한 물질로 형성되는 것이 바람직하다. 상기 제3 희생막(27)은 상기 소자분리 절연막(33), 상기 라이너 절연막(31) 및 상기 측벽 스페이서들(49)에 대하여 식각 선택비를 가질 수 있다. 상기 제3 희생막(27)은 도 2를 참조하여 설명된 방법과 같이 형성될 수 있다. 상기 제3 희생막(27)은 평탄화되어 상기 게이트 전극들(48)의 상부면을 노출할 수 있다. 상기 평탄화 공정은 화학적 기계적 연마(CMP) 공정에 의하여 수행될 수 있다. 상기 평탄화 공정에 의하여, 상기 제3 희생막(27)은 상기 게이트 전극들(48) 사이에서의 레벨이 상기 게이트 전극들(48)의 상부면 보다 낮을 수 있다.
복수개의 기공들은 갖는 제2 다공성 절연막(39)이 상기 게이트 전극들(48) 및 상기 제3 희생막(27) 상에 형성된다. 상기 제2 다공성 절연막(39)은 도 2를 참조하여 설명된 방법과 같이 형성될 수 있다.
제2 마스크막(56)이 상기 스트링 선택 라인들(SSL) 사이 및 상기 접지 선택 라인들(GSL) 사이에서, 상기 제2 다공성 절연막(39) 상에 형성된다. 상기 제2 마스크막(56)은 상기 제2 다공성 절연막(39)의 기공을 막을 수 있다. 상기 제2 마스크막(56)은, 예를 들면 실리콘 산화막일 수 있다.
도 34를 참조하여, 상기 제2 다공성 절연막(39)의 기공들을 통하여 상기 제3 희생막(27)을 선택적으로 제거한다. 상기 제2 마스크막(56)에 의하여, 상기 스트링 선택 라인들(SSL) 사이 및 상기 접지 선택 라인들(GSL) 사이의 상기 제3 희생막(27)은 잔존할 수 있다. 상기 제3 희생막(27)을 제거하는 식각 공정은, 도 3을 참조하여 설명된 방법과 같이 수행될 수 있다.
이에 따라, 제3 에어 갭(18) 및 제4 에어 갭(19)이 형성된다. 상기 제3 에어 갭(18)은, 상기 소자분리 절연막(33)의 상부면, 상기 라이너 절연막(31) 및 상기 제1 다공성 절연막(35)의 하부면에 둘러싸인 공간으로 상기 제1 방향으로 연장한다. 상기 제4 에어 갭(19)은, 상기 제2 다공성 절연막(39)의 아래에 제공되는 상기 게이트 전극들(48) 사이의 공간으로, 상기 제2 방향으로 연장한다. 상기 제4 에어 갭(19)은 상기 제3 에어 갭(18)과 연결된다.
제2 층간 절연막(55)이 상기 제2 다공성 절연막(39) 상에 형성된다. 상기 제2 층간 절연막(55)은 실리콘 산화막일 수 있다. 상기 제2 층간 절연막(55) 상에 비트라인(BL) 및 공통 소오스 라인(CSL)이 형성된다. 상기 비트라인(BL)은, 상기 제2 층간 절연막(55), 상기 제2 다공성 절연막(39), 상기 제3 희생막(27) 및 상기 절연 스페이서막(54)을 관통하는 비트라인 콘택들(DC)을 통하여 상기 스트링 선택 라인들(SSL) 사이의 소스/드레인 영역들에 연결될 수 있다. 상기 공통 소오스 라인(CSL)은 상기 비트라인(BL)과 유사한 방법으로 상기 접지 선택 라인들(GSL) 사이의 소스/드레인 영역들에 연결될 수 있다.(도 4 참조)
도 34 및 도 35를 재차 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치가 설명된다. 도 35는 도 34와 관련된 사시도이다. 간략화를 위하여 도 29 및 도 30을 참조하여 전술한 또 다른 실시예와의 차이점을 중심으로 설명된다.
측벽 스페이서들(49)이 상기 게이트 전극들(48)의 측벽에 제공된다. 절연 스페이서막(54)이, 상기 스트링 선택 라인들(SSL) 사이 및 상기 접지 선택 라인들(GSL) 사이에 제공된다. 상기 측벽 스페이서들(49) 및 상기 절연 스페이서막(54)은 동일한 물질로 형성될 수 있다. 상기 측벽 스페이서들(49) 및 상기 절연 스페이서막(54)은, 예를 들어 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막일 수 있다. 제3 희생막(27)이 상기 스트링 선택 라인들(SSL) 사이 및 상기 접지 선택 라인들(GSL) 사이의 상기 절연 스페이서막(54) 상에 잔존할 수 있다. 상기 제3 희생막(27)은, 상기 절연 스페이서막(54)에 식각 선택비를 갖는 실리콘 산화막일 수 있다.
제2 다공성 절연막(39)이 상기 게이트 전극들(48) 상에 제공되어, 상기 게이트 전극들(48) 사이로 연장한다. 상기 제2 다공성 절연막(39)은 상기 게이트 전극들(48) 사이에서의 레벨이 상기 게이트 전극들(48)의 상부면 보다 낮을 수 있다.
제3 에어 갭(18)이 상기 소자분리 절연막(33)과 상기 제1 다공성 절연막(35) 사이에 제공된다. 상기 제3 에어 갭(18)은, 상기 소자분리 절연막(33)의 상부면, 상기 라이너 절연막(31) 및 상기 제1 다공성 절연막(35)의 하부면에 둘러싸인 공간으로 상기 제1 방향으로 연장한다. 제4 에어 갭(19)이 상기 제2 다공성 절연막(39)의 아래 및 상기 게이트 전극들(48) 사이에 제공된다. 상기 제4 에어 갭(19)은 상기 제2 방향으로 연장한다. 상기 제4 에어 갭(19)은 상기 제3 에어 갭(18)과 연결된다.
상기 제2 다공성 절연막(39) 상에 제2 층간 절연막(55)이 형성된다. 상기 제2 층간 절연막(55)은 실리콘 산화막일 수 있다. 상기 제2 층간 절연막(55) 상에 비트라인(BL) 및 공통 소오스 라인(CSL)이 형성된다. 상기 비트라인(BL)은, 상기 제2 층간 절연막(55), 상기 제2 다공성 절연막(39), 상기 제3 희생막(27) 및 상기 절연 스페이서막(54)을 관통하는 비트라인 콘택들(DC)을 통하여 상기 스트링 선택 라인들(SSL) 사이의 소스/드레인 영역에 연결될 수 있다. 상기 공통 소오스 라인(CSL)은 상기 비트라인(BL)과 유사한 방법으로 상기 접지 선택 라인들(GSL) 사이의 소스/드레인 영역에 연결될 수 있다. (도 4 참조)
본 발명의 개념에 따르면, 상기 제3 에어 갭(18) 및 제4 에어 갭(19)은 공기로 채워지므로, 그들의 유전율은 실리콘 산화막의 유전율보다 낮다. 상기 제3 에어 갭(18)에 의하여, 인접한 셀들 (즉, 인접한 활성 영역들 사이) 사이의 커플링을 줄일 수 있으므로, 인접한 셀들 간의 간섭이 최소화될 수 있다. 또한, 상기 제4 에어 갭(19)에 의하여, 인접한 게이트 전극들 사이 사이의 커플링을 줄일 수 있으므로, 인접한 셀들 간의 간섭을 최소화할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 형성방법이 설명된다.
도 36은 본 발명의 실시예들에 따른 반도체 장치의 레이아웃의 다른 예를 도시한다. 도 36에 도시된 바와 같이, 상기 반도체 장치의 메모리 셀은, 예를 들어 3차원의 수직형 낸드(VNAND) 비휘발성 메모리 셀일 수 있다.
도 36을 참조하여, 게이트 전극 스택들(G)이 제1 방향으로 나란히 연장할 수 있다. 상기 게이트 전극 스택들(G) 사이의 기판에 공통 소오스 라인들(CSL)이 제공될 수 있다. 비트라인들(BL)이 상기 게이트 전극 스택들(G)에 교차하도록, 상기 제1 방향에 교차하는 제2 방향으로 연장할 수 있다. 활성 기둥들(PL)이, 상기 게이트 전극 스택들(G)과 상기 비트라인들(BL) 교차하는 지점에 제공될 수 있다. 상기 활성기둥들(PL)은 상기 기판에 수직하는 방향(즉, 상기 제1 방향 및 상기 제2 방향에 수직인 방향)으로 연장할 수 있다.
도 37 내지 44는 본 발명의 또 다른 실시예에 따른 반도체 장치의 형성방법을 설명하는 도면들이다. 도 37 내지 도 44는 도 36의 IV-IV'에 대응되는 단면도들이다.
도 37을 참조하여, 기판(110)이 제공된다. 상기 기판(110) 내에 제1도전형의 불순물 이온을 제공하여 웰 영역(112)을 형성할 수 있다. 상기 웰 영역(112)은 불순물 이온 주입 공정에 의하여 형성될 수 있다.
상기 웰 영역(112)을 갖는 기판(110) 상에 버퍼 유전막(121)이 형성될 수 있다. 상기 버퍼 유전막(121)은, 예를 들어 실리콘 산화막일 수 있다. 상기 버퍼 유전막(121)은, 예를 들어 열산화 공정에 의하여 형성될 수 있다. 제1 물질막들(123) 및 제2 물질막들(125)이 상기 버퍼 유전막(121) 상에 교대로 적층되어, 형성된다. 상기 버퍼 유전막(121)에 접하는 최하층의 물질막은 제2 물질막(125)일 수 있다. 최상층의 물질막은 제1 물질막(123)일 수 있다. 최하층 및 최상층의 제2 물질막은 그들 사이의 제2 물질막들에 비하여 두껍게 형성될 수 있다. 상기 제1 물질막들(123)은 절연막일 수 있다. 상기 제1 물질막들(123)은, 예를 들어 실리콘 산화막을 포함할 수 있다. 상기 제2 물질막들(125)은 상기 버퍼 유전막(121) 및 상기 제1 물질막들(123)에 대하여 습식 식각 특성이 다른 물질을 포함할 수 있다. 상기 제2 물질막들은, 예를 들면 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 제1 물질막들(123) 및 상기 제2 물질막들(125)은 예를 들어, 화학적 기상 증착(CVD) 방법에 의하여 형성될 수 있다.
상기 버퍼 유전막(121), 상기 제1 물질막들(123) 및 상기 제2 물질막들(125)을 관통하여, 상기 기판(110)을 노출하는 채널 홀들(127)이 형성된다. 상기 채널 홀들(127)은 제1 방향 및 제2 방향을 따라 매트릭스형으로 배열될 수 있다. 상기 제1 방향 및 상기 제2 방향은 상기 기판(110)에 수직하고, 서로 교차할 수 있다.
도 38을 참조하여, 상기 채널 홀들(127) 내에 상기 기판(110)에 연결되는 활성 기둥들(PL)이 형성된다. 상기 활성 기둥들(PL)을 형성하는 것이, 예를 들어, 설명된다. 상기 채널 홀들(127) 내에 상기 제1도전형의 채널 반도체막이 형성된다. 일 실시예에서, 상기 채널 반도체막은 상기 채널 홀들을 완전히 채우지 않도록 형성되고, 상기 채널 반도체막 상에 절연 물질이 형성되어 상기 채널 홀들을 완전하게 채울 수 있다. 상기 채널 반도체막 및 상기 절연 물질은 평탄화되어, 상기 최상층의 제1 물질막이 노출되도록 할 수 있다. 이에 따라 그 내부의 빈속이 충진 절연막(131)으로 채워진, 실린더 형의 활성 기둥들(PL)이 형성될 수 있다. 다른 실시예에서, 상기 채널 반도체막은 상기 채널 홀들(127)을 채우도록 형성될 수 있다. 이 경우, 상기 충진 절연막은 요구되지 않을 수 있다.
상기 활성 기둥들(PL)의 상부는 리세스되어, 상기 최상층의 제1 물질막(123) 보다 낮게 될 수 있다. 상기 활성 기둥들(PL)이 리세스된 상기 채널 홀들 내에 캐핑 반도체 패턴들(133)이 형성될 수 있다. 상기 활성 기둥들(PL)의 윗부분에 제2 도전형의 불순물 이온을 주입하여, 드레인 영역들(D)이 형성될 수 있다. 이와 동시에, 상기 캐핑 반도체 패턴들(133)에도 상기 제2 도전형의 불순물 이온이 주입될 수 있다.
도 39 및 도 40을 참조하여, 상기 제1물질막들(123) 및 상기 제2 물질막들(125)을 연속적으로 패터닝하여, 서로 이격된 그루브들(143)이 형성된다. 상기 그루브들(143)은 상기 활성 기둥들(PL) 사이에서 상기 제1방향으로 연장된다.
상기 그루브들(143)에 노출된 상기 제2 물질막들(125)을 선택적으로 제거하여 빈 공간(145)이 형성된다. 상기 빈 공간(145)은 상기 제2 물질막들(125)이 제거된 부분에 해당한다. 상기 제2 물질막들(125)이 실리콘 질화막을 포함하는 경우, 상기 제거 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다. 상기 빈 공간(145)에 의하여 상기 활성 기둥들(PL)의 측벽의 일부분들이 노출된다.
도 41을 참조하여, 상기 빈 공간(145)에 정보 저장막(151)을 콘포말하게 형성한다. 상기 정보 저장막(151)은 상기 활성 기둥들(PL)에 접촉하는 터널 절연막, 상기 터널 절연막 상의 전하 저장막, 및 상기 전하 저장막 상의 블로킹 절연막을 포함할 수 있다. 상기 터널 절연막은, 실리콘 산화막을 포함할 수 있다. 상기 터널 절연막은, 상기 빈 공간(145)에 노출된 활성 기둥들(PL)을 열산화하여 형성될 수 있다. 이와는 달리, 상기 터널 절연막은 원자층 적층법으로 형성될 수 있다. 상기 전하 저장막은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 상기 전하 트랩막, 예를 들면 실리콘 질화막을 포함할 수 있다. 상기 블로킹 절연막은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 상기 블록킹 절연막은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 상기 블록킹 절연막은 알루미늄 산화막 및 실리콘 산화막을 포함할 수 있으며, 알루미늄 산화막 및 실리콘 산화막의 적층 순서는 다양할 수 있다. 상기 전하 저장막 및 상기 블로킹 유전막은 단차도포성이 우수한 원자층 적층법 및/또는 화학기상증착법으로 형성될 수 있다.
상기 정보 저장막(151) 상에, 상기 빈 공간(145)을 채우는, 게이트 도전막(153)이 형성된다. 상기 게이트 도전막(153)은 상기 그루브들(143)을 완전히 또는 일부분을 채울 수 있다. 상기 게이트 도전막은 도핑된 실리콘, 텅스텐, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나로 형성될 수 있다. 상기 게이트 도전막(153)은 원자층증착방법에 의하여 형성될 수 있다.
도 42를 참조하면, 상기 빈 공간(145)의 외부에 형성된 상기 게이트 도전막(153)이 제거된다. 이에 따라, 상기 빈 공간(145)의 내에 게이트들이 형성된다. 상기 게이트들은 상부 선택 게이트(USG), 제어 게이트들(CG0 ~ CG3), 및 하부 선택 게이트(LSG)를 포함할 수 있다. 상기 게이트들(USG, CG0 ~ CG3, LSG)은 분리 영역(147)에 의하여 상기 제2 방향으로 분리될 수 있다. 이때, 상기 그루브들(143)에 형성된 게이트 도전막(153)이 제거되어 상기 기판(110)이 노출될 수 있다. 노출된 상기 기판(110)에 상기 제2 도전형의 불순물 이온이 제공되어 공통 소오스 라인(CSL)이 형성될 수 있다. 상기 게이트들(USG, CG0 ~ CG3, LSG) 사이의 상기 제1물질막들(123)은 상기 게이트간 절연막들로 기능할 수 있다.
도 43을 참조하여, 캐핑막(157)이 상기 게이트들 및 상기 게이트간 절연막을 덮도록 형성된다. 상기 캐핑막(157)은, 예를 들어 CVD 또는 ALD 방법으로 형성된 실리콘 산화막일 수 있다. 도 2를 참조하여 설명된 방법과 같이, 제4 희생막(161)이 상기 분리 영역들(147)을 채우도록 형성된다. 상기 제4 희생막(161)은 평탄화되어 상기 게이트들 또는 상기 캐핑막(157)의 상부면을 노출할 수 있다. 상기 평탄화 공정은 화학적 기계적 연마(CMP) 공정에 의하여 수행될 수 있다. 도 2를 참조하여 설명된 방법으로, 상기 제4 희생막(161) 상에 제3 다공성 절연막(139)이 형성된다.
도 44를 참조하여, 도 3을 참조하여 설명된 방법으로, 상기 제4 희생막(161)이 상기 제3 다공성 절연막(139)의 기공을 통하여 제거된다. 이에 따라, 상기 제3 다공성 절연막(139)의 아래에, 상기 게이트들 사이에서 제5 에어 갭(163)이 형성된다. 상기 제5 에어 갭(163)은 상기 기판(110)의 상부면, 상기 게이트들 및 상기 게이트간 절연막들의 측면들 및 상기 제3 다공성 절연막(139)의 하부면에 의하여 둘러싸인 공간이다. 상기 제5 에어 갭(163)은 상기 제1 방향으로 연장하고, 상기 제2 방향으로 인접하는 게이트들을 분리한다.
제3 층간 절연막(165)이 상기 다공성 절연막(139) 상에 형성된다. 상기 제3 층간 절연막(165)은 실리콘 산화막일 수 있다. 상기 제3 층간 절연막(165) 및 제3 다공성 절연막(139)을 관통하여 상기 캐핑 반도체 패턴들(133)에 접속하는 도전 기둥들(167)이 형성될 수 있다. 상기 제2 방향으로 연장하는 비트 라인들(BL)이 상기 제3 층간 절연막(165) 상에 형성되어, 상기 도전 기둥들(167)에 접속할 수 있다.
도 44 내지 도 46을 재차 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치가 설명된다. 도 45는 도 44와 관련된 사시도이다. 도 46은 도 45의 C 부분의 확대도이다.
도 44 내지 도 46을 참조하여, 기판(110) 상에 버퍼 유전막(121)이 제공될 수 있다. 상기 기판(110)의 상부에 제1도전형의 웰(112)이 제공될 수 있다. 상기 버퍼 유전막(121)은 실리콘 산화막일 수 있다. 상기 버퍼 유전막(121) 상에, 교대로 적층된 게이트간 절연막(123) 및 게이트들(LSG, CG0 ~ CG3, USG)이 제공될 수 있다.
상기 게이트들(LSG, CG0 ~ CG3, USG)은 하부 선택 게이트(LSG), 상부 선택 게이트(USG), 및 이들 사이의 제어 게이트들(CG0 ~ CG3)을 포함할 수 있다. 상기 게이트들은 상기 제1방향으로 연장된 라인 형태를 가질 수 있다. 상기 게이트들은 도핑된 실리콘, 텅스텐, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다.
복수 개의 활성 기둥들(PL)이, 상기 게이트들(LSG, CG0 ~ CG3, USG)을 관통하여 상기 기판(110)에 연결된다. 상기 활성 기둥들(PL)은 상기 기판(110)으로부터 수직으로 연장되는 장축을 가질 수 있다. 상기 활성 기둥들(PL)은 반도체 물질을 포함할 수 있다. 상기 활성 기둥들(PL)은 속이 채워진 실린더 형, 또는 그 속이 빈 실린더 형(예를 들면, 마카로니(macaroni) 형일 수 있다. 상기 마카로니 형의 활성 기둥들의 속은 충진 절연막(131)으로 채워질 수 있다. 발명의 일 측면에서, 상기 활성 기둥들(PL) 및 상기 기판(110)은 연속적인 구조의 반도체일 수 있다. 상기 활성 기둥들(PL)은 단결정의 반도체일 수 있다. 본 발명의 다른 측면에서, 상기 활성 기둥들(PL)과 상기 기판(110)은 불연속적인 경계면을 가질 수 있다. 상기 활성 기둥들(PL)은 다결정 또는 비정질 구조의 반도체일 수 있다. 상기 활성 기둥들(PL)은 상기 기판(110)에 인접하는 몸체부, 및 상기 기판과 이격된 상부의 드레인 영역(D)을 포함할 수 있다. 상기 몸체부는 상기 제1도전형이고, 상기 드레인 영역(D)은 상기 제1도전형과 다른 제2 도전형일 수 있다.
상기 활성 기둥들(PL)의 일단들(즉, 몸체부)은 상기 기판(110)에 연결되고, 이들의 타단들(즉, 드레인 영역)은, 상기 비트 라인들(BL)에 연결될 수 있다. 상기 비트 라인들(BL)은 상기 제1방향에 교차하는 제2 방향으로 연장할 수 있다. 하나의 활성 기둥은 하나의 비트 라인에 연결되어, 하나의 비트 라인은 복수 개의 셀 스트링들(CSTR)에 연결될 수 있다. 상기 활성 기둥들(PL)은 상기 제1방향 및 상기 제2 방향의 매트릭스형으로 배열될 수 있다. 이에 따라 상기 제어 게이트들(CG0 ~ CG3)과 상기 활성 기둥들(PL) 사이의 교점들은 3차원적으로 분포된다. 본 발명에 따른 반도체 장치의 메모리 셀들(MC)은 이러한 3차원적으로 분포된 교점들에 제공된다. 결과적으로, 하나의 메모리 셀은 하나의 활성 기둥과 하나의 제어 게이트에 의해 정의된다.
상기 제어 게이트들(CG0 ~ CG3)과 상기 활성 기둥들(PL) 사이에, 정보 저장막(151)이 제공될 수 있다. 상기 정보 저장막(151)은 상기 게이트들의 상부면, 및 하부면 상으로 연장할 수 있다. 상기 정보 저장막은 상기 제어 게이트들(CG0 ~ CG3)에 인접한 블록킹 절연막(151c), 상기 활성 기둥들(PL)에 인접한 터널 절연막(151a) 및 이들 사이의 전하저장막(151b)을 포함할 수 있다. 상기 블로킹 절연막(151c)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 상기 블록킹 절연막(151c)은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 상기 블록킹 절연막(151c)은 알루미늄 산화막 및 실리콘 산화막을 포함할 수 있으며, 알루미늄 산화막 및 실리콘 산화막의 적층 순서는 다양할 수 있다. 상기 전하 저장막(151b)은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 상기 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다. 상기 터널 절연막(151a)은 실리콘 산화막을 포함할 수 있다.
캐핑막(157)이 상기 게이트들 및 상기 게이트간 절연막을 덮도록 형성된다. 상기 캐핑막(157)은, 예를 들어 실리콘 산화막일 수 있다. 제3 다공성 절연막(139)이 상기 캐핑막(157) 상에 제공되어, 상기 게이트들 사이로 연장한다. 상기 제3 다공성 절연막(139)은 상기 게이트들 사이에서의 레벨이 상기 캐핑막(157) 상에서의 것보다 낮을 수 있다.
제5 에어 갭(163)이, 상기 제3 다공성 절연막(139)의 아래에 상기 게이트들 사이에 제공된다. 상기 제5 에어 갭(163)은 상기 기판(110)의 상부면, 상기 게이트들 및 상기 게이트간 절연막들의 측면들 및 상기 제3 다공성 절연막(139)의 하부면에 의하여 둘러싸인 공간이다. 상기 제5 에어 갭(163)은 상기 제1 방향으로 연장하고, 상기 제2 방향으로 인접하는 게이트들을 분리한다.
제3 층간 절연막(165)이 상기 제3 다공성 절연막(139) 상에 제공된다. 상기 제3 층간 절연막(165)은 실리콘 산화막일 수 있다. 상기 제3 층간 절연막(165) 및 제3 다공성 절연막(139)을 관통하여 상기 캐핑 반도체 패턴들(133)에 접속하는 도전 기둥들(167)이 제공될 수 있다. 상기 제2 방향으로 연장하는 비트 라인들(BL)이 상기 제3 층간 절연막(165) 상에 형성되어, 상기 도전 기둥들(167)에 접속할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 장치는, 하나의 활성 기둥에 제공되는 메모리 셀들이 하나의 셀 스트링을 구성하는, 낸드형 플래시 메모리 소자일 수 있다.
본 발명의 개념에 따르면, 상기 제5 에어 갭(163)은 공기로 채워지므로, 그들의 유전율은 실리콘 산화막의 유전율보다 낮다. 상기 제5 에어 갭(163)에 의하여, 서로 인접한 게이트들 사이 사이의 커플링을 줄일 수 있으므로, 인접한 셀들 간의 간섭을 최소화할 수 있다.
도 47은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 47을 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device),및/또는 인터페이스(1140)은 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 48은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 48을 참조하면, 상기 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 전술한 실시예들에 개시된원 반도체 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 상기 기억장치(1210) 및/또는 상기 컨터롤러(1220)는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 49는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 49를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 개념에 의한 실시 예들에 따른 플래시 메모리 시스템(1310)이 장착된다. 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명의 개념에 의한 실시 예들에 따른 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명의 개념에 의한 실시 예들에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (47)

  1. 제1 방향으로 연장하는 활성영역들을 정의하는 트렌치 내에 제공된 소자분리 절연막; 및
    상기 소자분리 절연막 상의 제1 다공성 절연막을 포함하되,
    상기 소자분리 절연막과 상기 제1 다공성 절연막 사이에 제1 에어 갭이 제공된 반도체 장치.
  2. 청구항 1에 있어서,
    상기 소자분리 절연막의 상부면은 상기 활성 영역들의 상부면 보다 낮은 반도체 장치.
  3. 청구항 1에 있어서,
    상기 트렌치와 상기 소자분리 절연막 사이에 제공되고, 상기 제1 다공성 절연막의 하부면으로 연장하는 라이너 절연막을 더 포함하는 반도체 장치.
  4. 청구항 3에 있어서,
    상기 제1 에어 갭은 상기 소자분리 절연막의 상부면, 상기 라이너 절연막 및 상기 제1 다공성 절연막의 하부면에 둘러싸인 반도체 장치.
  5. 청구항 3에 있어서,
    상기 제1 에어 갭은 그의 아래 부분이 그의 윗 부분 보다 좁은 폭을 갖는 반도체 장치.
  6. 청구항 1에 있어서,
    상기 활성영역들 상의 터널 절연막;
    상기 터널 절연막 상의 전하 저장막;
    상기 전하 저장막 상에 제공되고 상기 제1 다공성 절연막 상으로, 상기 제1 방향에 교차하는 제2 방향을 따라, 연장하는 게이트 전극들; 및
    상기 전하 저장막과 상기 게이트 전극들 사이의 블로킹 절연막을 더 포함하는 반도체 장치.
  7. 청구항 6에 있어서,
    상기 제1 다공성 절연막과 상기 게이트 전극들 사이의 희생 패턴을 더 포함하는 반도체 장치.
  8. 청구항 6에 있어서,
    상기 전하 저장막은 부유 게이트 전극이고, 상기 제1 다공성 절연막은 상기 부유 게이트 전극의 하부면 보다 높고 상부면 보다 낮은 레벨에 제공되는 반도체 장치.
  9. 청구항 6에 있어서,
    상기 전하 저장막은 전하 트랩층막이고, 상기 전하 저장막은 상기 제1 다공성 절연막 상으로 연장하는 반도체 장치.
  10. 청구항 6에 있어서,
    상기 게이트 전극들 상에 제공되고, 상기 게이트 전극들 사이의 공간 상으로 연장하는 제2 다공성 절연막을 더 포함하고,
    상기 게이트 전극들 사이에서 상기 제2 다공성 절연막의 아래에 제2 에어 갭이 제공되고, 상기 제2 에어 갭은 상기 제2 방향으로 연장하는 반도체 장치.
  11. 청구항 10에 있어서,
    상기 게이트 전극들의 측벽에 제공된 측벽 스페이서들을 더 포함하는 반도체 장치.
  12. 청구항 10에 있어서,
    상기 제1 에어 갭은 상기 제1 방향으로 연장하고, 상기 제2 에어 갭과 연결되는 반도체 장치.
  13. 기판 상에 제공된 게이트 절연막;
    상기 게이트 절연막 상에서, 제1 방향으로 연장하는 게이트 전극들; 및
    상기 게이트 전극들 상에 제공되고, 상기 게이트 전극들 사이의 공간 상으로 연장하는 다공성 절연막을 포함하되,
    상기 게이트 전극들 사이에서 상기 다공성 절연막 아래에 에어 갭이 제공된 반도체 장치.
  14. 청구항 13에 있어서,
    상기 게이트 전극들의 측벽 상의 측벽 스페이서들을 더 포함하는 반도체 장치.
  15. 청구항 14에 있어서,
    상기 게이트 전극들은 스트링 선택라인, 접지 선택라인 및 이들 사이의 워드라인들을 포함하고,
    인접하는 스트링 선택라인들 사이에 제공된 절연 스페이서막; 및
    상기 다공성 절연막 및 상기 절연 스페이서막을 관통하는 콘택을 통하여 상기 기판에 연결되는 비트라인을 더 포함하는 반도체 장치.
  16. 청구항 15에 있어서,
    상기 측벽 스페이서들은 상기 절연 스페이서막과 동일한 물질로 형성되는 반도체 장치.
  17. 청구항 13에 있어서,
    상기 다공성 절연막은 상기 게이트 전극들의 상부면 상에서 보다 상기 게이트 전극들 사이의 공간에서 더 낮은 레벨을 갖는 반도체 장치.
  18. 청구항 13에 있어서,
    상기 게이트 전극들 각각은 부유 게이트 전극, 상기 부유 게이트 전극 상의 제어 게이트 전극 및 이들 사이의 블로킹 절연막을 포함하고, 상기 게이트 절연막은 터널 절연막인 반도체 장치.
  19. 청구항 13에 있어서,
    상기 게이트 절연막은 순차적으로 적층된 터널 절연막, 전하 트랩층 및 블로킹 절연막을 포함하는 반도체 장치.
  20. 청구항 13에 있어서,
    상기 게이트 전극들 각각은 하부 선택 게이트, 상부 선택 게이트 및 이들 사이의 복수개의 제어 게이트들을 포함하고,
    상기 게이트 전극들의 상부면 및 측면은 덮는 캐핑막을 더 포함하는 반도체 장치.
  21. 청구항 20에 있어서,
    상기 하부 선택 게이트, 상기 상부 선택 게이트 및 상기 제어 게이트들을 분리하는 게이트간 절연막들;
    상기 게이트들 및 상기 게이트간 절연막을 관통하여 상기 기판에 연결되는 활성 기둥들; 및
    상기 활성 기둥들과 상기 게이트들 사이에 제공된 전하 저장막을 더 포함하는 반도체 장치.
  22. 청구항 21에 있어서,
    상기 전하 저장막은 상기 게이트간 절연막 및 상기 제어 게이트들 사이로 연장하는 반도체 장치.
  23. 기판 상에 서로 인접하여 배치된 패턴들; 및
    상기 패턴들 상에 제공되고, 상기 패턴들 사이의 공간 상으로 연장하는 다공성 절연막을 포함하고,
    상기 다공성 절연막, 상기 패턴들 및 상기 기판 사이에 에어 갭이 제공된 반도체 장치.
  24. 청구항 23에 있어서,
    상기 패턴들은 비절연성 물질로 구성된 반도체 장치.
  25. 기판 상의 서로 인접하는 패턴들 사이에 트렌치를 형성하고;
    상기 트렌치 내에 제1 희생막을 형성하고;
    상기 패턴들 상에, 상기 제1 희생막 상으로 연장하고 복수개의 기공들은 갖는 제1 다공성 절연막을 형성하고; 그리고
    상기 제1 다공성 절연막의 기공들을 통하여 상기 제1 희생막을 제거하여, 상기 제1 다공성 절연막의 아래에 제1 에어 갭을 형성하는 것을 포함하는 반도체 장치의 형성방법.
  26. 청구항 25에 있어서,
    상기 제1 희생막은 SOH 막 또는 포토레지스트인 반도체 장치의 형성방법.
  27. 청구항 26에 있어서,
    상기 제1 희생막을 제거하는 것은 산화처리, 오존 처리, UV 처리 또는 습식 세정을 사용하는 반도체 장치의 형성방법.
  28. 청구항 25에 있어서,
    상기 제1 다공성 절연막을 형성하는 것은,
    탄소를 함유한 실리콘 산화막을 형성한 후 열처리하는 것을 포함하는 반도체 장치의 형성방법.
  29. 청구항 25에 있어서,
    상기 트렌치를 형성하는 것은,
    상기 패턴들을 마스크로 상기 기판을 식각하여, 활성 영역들을 정의하는 것을 포함하는 반도체 장치의 형성방법.
  30. 청구항 29에 있어서,
    상기 제1 희생막을 형성하기 전에, 상기 트렌치의 하부에 소자분리 절연막을 형성하는 것을 더 포함하고,
    상기 제1 희생막은 상기 소자분리 절연막 상에 형성되어, 상기 트렌치의 상부를 채우는 반도체 장치의 형성방법.
  31. 청구항 30에 있어서,
    상기 트렌치의 하부에 소자분리 절연막을 형성하는 것은:
    상기 트렌치의 측벽 및 바닥에 라이너 절연막을 형성하고;
    상기 라이너 절연막 상에 소자분리 절연막을 형성하고; 그리고
    상기 소자분리 절연막의 상부를 제거하는 것을 포함하고, 상기 제1 희생막은 상기 소자분리 절연막의 상부면 상에 형성되는 반도체 장치의 형성방법.
  32. 청구항 31에 있어서,
    상기 소자분리 절연막의 상부면은 상기 활성 영역들의 상부면 아래에 형성되는 반도체 장치의 형성방법.
  33. 청구항 31에 있어서,
    상기 라이너 절연막은 실리콘 산화막 및 실리콘 질화막을 포함하는 반도체 장치의 형성방법.
  34. 청구항 31에 있어서,
    상기 제1 다공성 절연막의 형성 전에, 상기 패턴들을 제거하여 상기 활성 영역들의 기판을 노출하고;
    상기 노출된 활성 영역 상에 터널 절연막 및 부유 게이트 전극들을 순차적으로 형성하고;
    상기 제1 다공성 절연막 상에 제2 희생막을 형성하고;
    상기 제2 희생막 및 상기 제1 다공성 절연막을 리세스하여, 상기 부유 게이트 전극들의 상부면을 노출하고; 그리고
    상기 부유 게이트 전극들 상에 블로킹 절연막 및 제어 게이트 전극을 형성하는 것을 더 포함하는 반도체 장치의 형성방법.
  35. 청구항 31에 있어서,
    상기 패턴들은 부유 게이트 전극들이고, 그의 아래에 터널 절연막을 형성하고;
    상기 제1 다공성 절연막 상에 제2 희생막을 형성하고;
    상기 제2 희생막 및 상기 제1 다공성 절연막을 리세스하여, 상기 부유 게이트 전극들의 상부면을 노출하고; 그리고
    상기 부유 게이트 전극들 상에 블로킹 절연막 및 제어 게이트 전극을 형성하는 것을 더 포함하는 반도체 장치의 형성방법.
  36. 청구항 30에 있어서,
    상기 제1 다공성 절연막 상에 제2 희생막을 형성하고; 그리고
    상기 제2 희생막 및 상기 제1 다공성 절연막을 리세스하여, 상기 패턴들의 상부면을 노출하는 것을 더 포함하는 반도체 장치의 형성방법.
  37. 청구항 36에 있어서,
    상기 패턴들을 제거하여 상기 활성 영역을 노출하고; 그리고
    상기 노출된 활성 영역 상에 전하 저장막 및 게이트 전극들을 순차적으로 형성하는 것을 더 포함하는 반도체 장치의 형성방법.
  38. 청구항 30에 있어서,
    상기 패턴들 각각은 하부 선택 게이트, 상부 선택 게이트 및 이들 사이의 복수개의 제어 게이트들을 포함하고,
    상기 패턴들의 상부면 및 측면은 덮는 캐핑막을 형성하는 것을 더 포함하는 반도체 장치의 형성방법.
  39. 청구항 38에 있어서,
    상기 게이트들을 관통하여 상기 기판에 연결되는 활성 기둥들을 형성하고; 그리고
    상기 활성 기둥들과, 상기 게이트들 사이에 전하 저장막을 형성하는 것을 더 포함하는 반도체 장치의 형성방법.
  40. 기판에 제1 방향으로 연장하여 활성 영역들을 정의하는 트렌치를 형성하고;
    상기 트렌치의 하부에, 그의 상부면이 상기 활성 영역들의 상부면 보다 낮은, 소자분리 절연막을 형성하고;
    제1 희생막을 상기 소자분리 절연막 상에 형성되어, 상기 트렌치의 상부를 채우고;
    상기 제1 희생막 상에 복수개의 기공들은 갖는 제1 다공성 절연막을 형성하고; 그리고
    상기 제1 다공성 절연막의 기공들을 통하여 상기 제1 희생막의 적어도 일부를 제거하여, 상기 제1 다공성 절연막의 아래에 상기 제1 방향으로 연장하는 제1 에어 갭을 형성하는 것을 포함하는 반도체 장치의 형성방법.
  41. 청구항 40에 있어서,
    상기 활성영역들 상에 전하 저장막을 형성하고; 그리고
    상기 전하 저장막 상에 상기 제1 방향에 교차하는 제2 방향으로 연장하는 게이트 전극들을 형성하는 것을 더 포함하는 반도체 장치의 형성방법.
  42. 청구항 41에 있어서,
    상기 게이트 전극들 사이의 공간 및 상기 제1 에어 갭의 일부를 채워, 상기 제1 다공성 절연막의 아래에 그의 윗 부분 보다 그의 아래 부분의 폭이 좁은 제2 에어 갭을 형성하는 것을 더 포함하는 반도체 장치의 형성방법.
  43. 청구항 41에 있어서,
    상기 게이트 전극들의 측벽에 측벽 스페이서를 형성하고;
    상기 게이트 전극들 사이의 공간 및 상기 제1 에어 갭을 채우는 제2 희생막을 형성하고;
    상기 제2 희생막 및 상기 게이트 전극들 상에 제2 다공성 절연막을 형성하고; 그리고
    상기 제2 다공성 절연막의 기공들을 통하여 상기 제2 희생막을 제거하여, 상기 제1 다공성 절연막과 상기 소자분리 절연막 사이에서 상기 제1 방향으로 연장하는 제3 에어 갭 및 상기 게이트 전극들 사이의 상기 제2 다공성 절연막 아래에서 상기 제2 방향으로 연장하는 제4 에어 갭을 형성하는 것을 더 포함하는 반도체 장치의 형성방법.
  44. 청구항 43에 있어서,
    상기 게이트 전극들은 스트링 선택라인, 접지 선택라인 및 이들 사이의 워드라인들을 포함하고,
    상기 측벽 스페이서들을 형성하는 것은:
    상기 게이트 전극들 상에 스페이서막을 형성하고;
    인접하는 스트링 선택라인들의 게이트 전극들 사이의 상기 스페이서막 상에 마스크막을 형성하고; 그리고
    상기 마스크막을 식각 마스크로 상기 스페이서막을 이방성 식각하는 것을 포함하는 반도체 장치의 형성방법.
  45. 청구항 44에 있어서,
    상기 이방성 식각에 의하여, 상기 마스크막 아래에 잔존하는 스페이서막은 U자형 단면을 갖는 절연 스페이서막을 형성하는 것을 더 포함하는 반도체 장치의 형성방법.
  46. 청구항 45에 있어서,
    상기 인접하는 스트링 선택라인들의 게이트 전극들 사이의 제2 희생막은 잔존하는 반도체 장치의 형성방법.
  47. 청구항 45에 있어서,
    상기 제2 다공성 절연막 및 상기 절연 스페이서막을 관통하는 비트라인 콘택을 형성하고; 그리고
    상기 비트라인 콘택을 통하여 상기 기판에 연결되는 비트라인을 형성하는 것을 더 포함하는 반도체 장치의 형성방법.

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