JP2010225916A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】良好な特性を有する半導体装置及びその製造方法を提供する。
【解決手段】素子領域１及び素子分離領域２が交互にそれぞれが第１方向に延伸し、素子領域の第１部分上に形成された第１絶縁膜１０１と、第１絶縁膜上に形成された浮遊電極１０２と、浮遊電極上に形成された第２絶縁膜１０３と、第２絶縁膜上に形成された制御電極とを含む第１構造部１０と、素子領域の第２部分を含み、第１構造部と第１方向で接する第２構造部２０と、素子分離領域の第１部分上に形成された第２絶縁膜と第２絶縁膜上に形成された制御電極とを含み、第２方向で第１構造部に接する第３構造部３０と、素子分離領域の第２部分を含み、第２構造部と第２方向で接し第３構造部と第１方向で接する第４構造部４０と、第１、第２、第３及び第４構造部を覆う第３絶縁膜１０７とを備え、素子分離領域の第２部分は上方に突出した側壁部を有し、第３絶縁膜は側壁部の間に中空部を有する。
【選択図】 図３

Description

本発明は、半導体装置及びその製造方法に関する。

不揮発性半導体記憶装置は通常半導体基板上に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成された電荷蓄積層と、電荷蓄積層上に形成された絶縁膜と、絶縁膜上に形成された制御ゲート電極とを有している（例えば、特許文献１参照）。

しかし、不揮発性半導体記憶装置では、隣接するメモリセルトランジスタ間の距離が短くなると、電気的な相互作用が増大する。その結果、メモリセルトランジスタの閾値が所望の値から変動してしまうという問題等が生じ、従来は良好な特性を有する半導体装置を得ることが困難であった。

特開平９−１３４９７３号公報

本発明は、良好な特性を有する半導体装置及びその製造方法を提供することを目的としている。

本発明の第一の視点に係る半導体装置の態様は、素子領域及び素子分離領域が交互に配置され、それぞれが第１の方向に延伸している半導体装置であって、前記素子領域の第１の部分上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁膜の第１の部分と、前記第２の絶縁膜の第１の部分上に形成された制御ゲート電極の第１の部分とを含む第１の構造部と、前記素子領域の第２の部分を含み、前記第１の構造部と前記第１の方向で隣接する第２の構造部と、前記素子分離領域の第１の部分上に形成された前記第２の絶縁膜の第２の部分と、前記第２の絶縁膜の第２の部分上に形成された前記制御ゲート電極の第２の部分とを含み、前記第１の方向に垂直な第２の方向で前記第１の構造部に隣接する第３の構造部と、前記素子分離領域の第２の部分を含み、前記第２の構造部と前記第２の方向で隣接し、前記第３の構造部と前記第１の方向で隣接する第４の構造部と、前記第１、第２、第３及び第４の構造部を覆う被覆絶縁膜と、を備えた半導体装置であって、前記素子分離領域の第２の部分は、互いに対向し且つ上方に突出した一対の側壁部を有し、前記被覆絶縁膜は、前記一対の側壁部の間に中空部を有することを特徴とする。

本発明の第二の視点に係る半導体装置の製造方法の態様は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に電荷蓄積層を形成する工程と、前記電荷蓄積層、前記第１の絶縁膜及び前記半導体基板に第１の方向に延伸した溝を形成する工程と、前記溝の内面に沿って設けられた下層絶縁膜と、前記下層絶縁膜上に設けられ且つ前記下層絶縁膜よりもエッチングレートの高い上層絶縁膜とを含む素子分離絶縁膜を前記溝内に形成する工程と、前記上層絶縁膜及び前記下層絶縁膜のエッチングレートの差を利用して、前記上層絶縁膜及び前記下層絶縁膜をエッチングすることで、凹部を形成する工程と、前記電荷蓄積層及び前記凹部上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に制御ゲート電極膜を形成する工程と、前記制御ゲート電極膜、前記第２の絶縁膜、前記電荷蓄積層、前記上層絶縁膜及び前記下層絶縁膜をエッチングすることで、前記第１の方向に垂直な第２の方向に延伸した制御ゲート電極のパタンを形成し、前記制御ゲート電極のパタンに隣接する領域で前記凹部の深さを増加させ、且つ前記深さの増加した凹部を挟む前記下層絶縁膜の一部で形成された一対の側壁部を形成する工程と、前記制御ゲート電極及び前記深さの増加した凹部を覆い、前記一対の側壁部の間に中空部を有する被覆絶縁膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。

本発明によれば、良好な特性を有する半導体装置及びその製造方法を提供することができる。

本発明の実施形態に係る半導体装置の構成を模式的に示した平面図である。 本発明の実施形態に係る半導体装置の構成を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の構成を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。 本発明の実施形態の変形例に係る半導体装置の構成を模式的に示した断面図である。

以下、本発明の実施形態の詳細を図面を参照して説明する。なお、本実施形態では、複数のメモリセルトランジスタがワード線方向及びビット線方向に配列され、直列接続された複数のメモリセルトランジスタをセレクトトランジスタ間に設けた構成を有するＮＡＮＤ型不揮発性半導体記憶装置について説明する。

（実施形態）
図１〜図３は、本実施形態の半導体装置の基本的な構成を概略的に示した図である。

図１は、本実施形態の半導体装置の基本的な構成を模式的に示した平面図である。

図１に示すように、素子領域（ＡＡ：Active area）１及びＳＴＩ（Shallow trench isolation）構造の素子分離領域２が交互に配置され、ビット線方向（第１の方向）に延伸している。また、ライン部３及びスペース部４がワード線方向（第２の方向）に延伸している。そして、素子領域１とライン部３とが交差する部分に第１の構造部（メモリセルトランジスタ形成部）１０が形成され、素子領域１とスペース部４とが交差し、第１の構造部１０とビット線方向で隣接する部分に第２の構造部２０が形成されている。また、素子分離領域２とライン部３とが交差し、第１の構造部１０とワード線方向で隣接する部分に第３の構造部３０が形成され、素子分離領域２とスペース部４が交差し、第２の構造部２０とワード線方向で隣接し、第３の構造部３０とビット線方向で隣接する部分に第４の構造部４０が形成されている。なお、素子領域１及び素子分離領域２の幅はほぼ同一である。

図２は、本実施形態のライン部３の基本的な構成を模式的に示したワード線方向に沿った断面図である。

図２に示すように、半導体基板（シリコン基板）１００の素子領域１上にはトンネル絶縁膜（第１の絶縁膜）１０１が形成され、トンネル絶縁膜１０１上には浮遊ゲート電極（電荷蓄積層）１０２としてポリシリコン膜が形成されている。また、浮遊ゲート電極１０２上には、電極間絶縁膜（第２の絶縁膜）１０３として、例えばシリコン窒化膜、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜及びシリコン窒化膜の積層構造（ＮＯＮＯＮ膜）の絶縁膜が形成され、電極間絶縁膜１０３上には制御ゲート電極１０４としてポリシリコン膜が形成されている。そして、素子領域１を分離するように、ＨＴＯ（High Temperature Oxide）膜１０５とＰＳＺ（ポリシラザン）膜１０６とからなる素子分離領域２が形成されている。素子分離領域２上には電極間絶縁膜１０３が形成され、電極間絶縁膜１０３上には制御ゲート電極１０４が形成されている。

図３は、本実施形態のスペース部４の基本的な構成を模式的に示したワード線に沿った断面図である。

図３に示すように、半導体基板１００の素子領域１上にはトンネル絶縁膜１０１が形成され、トンネル絶縁膜１０１上にはライン間絶縁膜（被覆絶縁膜）１０７が形成されている。そして、素子領域１を分離する素子分離領域２には、ＨＴＯ膜１０５とＰＳＺ膜１０６とからなる素子分離絶縁膜が形成されている。素子分離絶縁膜上にはライン間絶縁膜１０７が形成されている。また、素子領域１と素子分離領域２との境界近傍においてＨＴＯ膜１０５は、上方に突出した一対の互いに対向する側壁部（突出部）を有し、突出部には電極間絶縁膜１０３の一部も含まれている。さらに、ライン間絶縁膜１０７の素子分離領域２の突出部間の部分には、中空部（void）１０８が形成されている。より具体的には、突出部の先端よりも低い位置且つ第３の構造部３０の素子分離絶縁膜の上面よりも低い位置に、中空部１０８が形成されている。この突出部の高さは、挟スペース幅（素子分離領域２の突出部間の溝の幅）の約４分の１以上である。

上記実施形態によれば、第４の構造部４０に形成されたＨＴＯ膜１０５は、図３に示すように、素子領域１と素子分離領域２との境界近傍で上方に突出しており、ライン間絶縁膜１０７は、ＨＴＯ膜１０５の突出部間且つ突出部の先端よりも低い位置に中空部１０８を有している。この中空部１０８によってキャパシタンス成分が低減されるため、斜め方向に隣接するメモリセルトランジスタ（第１の構造部１０）間の電気的相互作用を抑制することが可能である。

次に、図２〜図１２を用いて、本実施形態の半導体装置の基本的な製造方法を概略的に説明する。

図４〜図１２は、本実施形態の半導体装置の基本的な製造方法を模式的に示したワード線方向に沿った断面図である。

まず、図４に示すように、半導体基板１００上にトンネル絶縁膜１０１を形成し、トンネル絶縁膜１０１上に浮遊ゲート電極膜１０２としてポリシリコン膜を形成する。続いて、ＣＭＰ（Chemical mechanical polishing）ストッパ膜１０９としてシリコン窒化膜を形成し、ＣＭＰストッパ膜１０９上に酸化膜１１０としてＴＥＯＳ膜を形成する。その後、酸化膜１１０上にリソグラフィ工程を用いてレジストパタン（図示せず）を形成する。

次に、図５に示すように、レジストパタンをエッチングマスクとしてＲＩＥ（Reactive Ion Etching）法によって、酸化膜１１０、ＣＭＰストッパ膜１０９、浮遊ゲート電極膜１０２、トンネル絶縁膜１０１及び半導体基板１００をエッチングして加工する。そして、レジストパタンを除去する。これにより、素子領域１上にトンネル絶縁膜１０１及び浮遊ゲート電極１０２を含む構造と、素子分離溝とが形成される。なお、素子領域１の幅と、素子分離溝の幅はほぼ同一である。

次に、図６に示すように、素子分離溝の内壁、底面及び酸化膜１１０上にＨＴＯ膜１０５を形成し、ＨＴＯ膜１０５上にＰＳＺ膜１０６を形成する。これによって、ＨＴＯ膜１０５及びＰＳＺ膜１０６からなる素子分離絶縁膜が形成される。

次に、図７に示すように、ＰＳＺ膜１０６、ＨＴＯ膜１０５及び酸化膜１１０をＣＭＰによって加工し、ＣＭＰストッパ膜１０９に達した時点でＣＭＰを止める。これにより、ＨＴＯ膜１０５及びＰＳＺ膜１０６からなる素子分離絶縁膜が平坦化される。

次に、図８に示すように、ＲＩＥ法によってエッチバックを行い、ＰＳＺ膜１０６及びＨＴＯ膜１０５を加工する。

次に、図９に示すように、ＲＩＥ法によってＣＭＰストッパ膜１０９を除去する。

次に、図１０に示すように、ＥＫ（くさび型エッチング）プロセスとして、ＰＳＺ膜１０６及びＨＴＯ膜１０５をウェットエッチングする。このとき、ＰＳＺ膜１０６のエッチングレートは、ＨＴＯ膜１０５のエッチングレートよりも高い。このため、ＨＴＯ膜１０５の内側に形成されたＰＳＺ膜１０６は、ＨＴＯ膜１０５よりも早くエッチングされる。その結果、ＨＴＯ膜１０５及びＰＳＺ膜１０６からなる素子分離絶縁膜には凹部が形成される。ＥＫプロセスを行った後、全面に電極間絶縁膜１０３としてＮＯＮＯＮ膜を形成する。続いて、全面に、制御ゲート電極膜１０４としてポリシリコン膜を形成する。

次に、図１１に示すように、図１に示したライン部３に対応した領域を所定のマスク材料パタンで覆い、スペース部４のみ、ＲＩＥ法によって制御ゲート電極１０４をエッチングし、続いて電極間絶縁膜１０３をエッチングする。このＲＩＥの際にＨＴＯ膜１０５及びＰＳＺ膜１０６もエッチングされる。また、このＲＩＥではＰＳＺ膜１０６のほうがＨＴＯ膜１０５よりもエッチングレートが高い。そのため、図１０の工程で素子分離絶縁膜に形成された凹部の深さが増加し、深さの増加した凹部を挟む一対の側壁部がＨＴＯ膜１０５の一部によって形成される。また、ＨＴＯ膜１０５の側壁部上に、電極間絶縁膜１０３の一部が残る。

次に、図１２に示すように、スペース部４のみ、ＲＩＥを用いて浮遊ゲート電極膜１０２をエッチングして除去する。このとき、浮遊ゲート電極膜１０２のエッチングレートは、電極間絶縁膜１０３、ＰＳＺ膜１０６及びＨＴＯ膜１０５のエッチングレートよりも高いため、電極間絶縁膜１０３、ＰＳＺ膜１０６及びＨＴＯ膜１０５は、殆んどエッチングされない。このとき、突出部の高さが挟スペース幅（素子分離領域２の突出部が形成する溝の幅）の約４分の１以上となるようにＲＩＥを行う。

これにより、図２に示すように、ライン部３のみに、制御ゲート電極１０４が形成され、素子領域１とライン部３とが交差する部分に、素子領域１上に形成されたトンネル絶縁膜１０１と、トンネル絶縁膜１０１上に形成された浮遊ゲート電極１０２と、浮遊ゲート電極１０２上に形成された電極間絶縁膜１０３と、電極間絶縁膜１０３上に形成された制御ゲート電極とを有する第１の構造部（メモリセルトランジスタ部）１０が形成される（図１参照）。また、素子分離領域２とライン部３とが交差し、第１の構造部１０とワード線方向で隣接する部分に、ＨＴＯ膜１０５及びＰＳＺ膜１０６からなる素子分離絶縁膜と、素子分離絶縁膜上に形成された電極間絶縁膜１０３と、電極間絶縁膜１０３上に形成された制御ゲート電極１０４とを有する第３の構造部３０が形成される。

また、図３に示すように、素子領域１とスペース部４とが交差し、第１の構造部１０とビット線方向で隣接する部分に、素子領域１上に形成されたトンネル絶縁膜１０１を有する第２の構造部２０が形成される。また、素子分離領域２とスペース部４が交差し、第２の構造部２０とワード線方向で隣接し、第３の構造部３０とビット線方向で隣接する部分に、ＨＴＯ膜１０５と、ＨＴＯ膜１０５上に形成されたＰＳＺ膜１０６と、ＨＴＯ膜１０５上に形成された電極間絶縁膜１０３とを有する第４の構造部４０が形成される。次に、ＣＶＤ（Chemical vapor deposition）法によって全面にライン間絶縁膜としてシリコン酸化膜を形成し、第１〜第４の構造部を覆う。この際、素子分離領域２の突出部の内側には、深い凹部が形成されているため、この凹部には上記シリコン酸化膜が完全には埋め込まれず、中空部（Void）１０８が形成される。

上記実施形態によれば、素子分離領域２としてエッチングレートが異なるＨＴＯ膜１０５及びＰＳＺ膜１０６を用いた。ＰＳＺ膜１０６はＨＴＯ膜１０５よりもエッチングレートが高いため、ＰＳＺ膜１０６はＨＴＯ膜１０５よりも早くエッチングされる。そのため、図１０の工程で凹部が形成され、さらに図１１の工程で凹部の深さを増加させることができる。その結果、図１１に示すように素子領域１と素子分離領域２との境界近傍においてＨＴＯ膜１０５が上方に突出する。これにより、突出部間のライン間絶縁膜１０７に中空部１０８を形成することができ、斜め方向に隣接するメモリセルトランジスタ（第１の構造部１０）間の電気的相互作用を抑制することが可能となる。

なお、上述した実施形態では、第４の構造部４０に形成されたライン間絶縁膜１０７に中空部１０８が形成されている。しかし、図１３に示すように、ライン間絶縁膜１０７は、素子領域１とスペース部４とが交差する第２の構造部２０の上方にも中空部１１１を有する構造であってもかまわない。この場合、中空部１１１により、ビット線方向に隣接する第１の構造部（メモリセルトランジスタ部）１０間の電気的相互作用を抑制することが可能である。

また、上述した実施形態では、電荷蓄積層として導電体材料を用いた。しかし、電荷蓄積層として電荷トラップ用の電荷蓄積絶縁膜を用いても良い。代表的なものとしては、ＭＯＮＯＳ型或いはＳＯＮＯＳ型の不揮発性半導体記憶装置があげられる。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。

１…素子領域、 ２…素子分離領域、 ３…ライン部、 ４…スペース部、
１０…第１の構造部、 ２０…第２の構造部、 ３０…第３の構造部、
４０…第４の構造部、
１００…半導体基板、 １０１…トンネル絶縁膜、 １０２…浮遊ゲート電極、
１０３…電極間絶縁膜、 １０４…制御ゲート電極、 １０５…ＨＴＯ膜、
１０６…ＰＳＺ膜、 １０７…ライン間絶縁膜、 １０８、１１１…中空部、

Claims (5)

1. 素子領域及び素子分離領域が交互に配置され、それぞれが第１の方向に延伸している半導体装置であって、
   前記素子領域の第１の部分上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁膜の第１の部分と、前記第２の絶縁膜の第１の部分上に形成された制御ゲート電極の第１の部分とを含む第１の構造部と、
   前記素子領域の第２の部分を含み、前記第１の構造部と前記第１の方向で隣接する第２の構造部と、
   前記素子分離領域の第１の部分上に形成された前記第２の絶縁膜の第２の部分と、前記第２の絶縁膜の第２の部分上に形成された前記制御ゲート電極の第２の部分とを含み、前記第１の方向に垂直な第２の方向で前記第１の構造部に隣接する第３の構造部と、
   前記素子分離領域の第２の部分を含み、前記第２の構造部と前記第２の方向で隣接し、前記第３の構造部と前記第１の方向で隣接する第４の構造部と、
   前記第１、第２、第３及び第４の構造部を覆う被覆絶縁膜と、
   を備えた半導体装置であって、
   前記素子分離領域の第２の部分は、互いに対向し且つ上方に突出した一対の側壁部を有し、
   前記被覆絶縁膜は、前記一対の側壁部の間に中空部を有することを特徴とする半導体装置。
2. 前記中空部は、前記素子分離領域の第１の部分の上面よりも低い位置に形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記素子領域の第２の部分の上方に別の中空部が形成されていることを特徴とする請求項１または２に記載の半導体装置。
4. 半導体基板上に第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜上に電荷蓄積層を形成する工程と、
   前記電荷蓄積層、前記第１の絶縁膜及び前記半導体基板に第１の方向に延伸した溝を形成する工程と、
   前記溝の内面に沿って設けられた下層絶縁膜と、前記下層絶縁膜上に設けられ且つ前記下層絶縁膜よりもエッチングレートの高い上層絶縁膜とを含む素子分離絶縁膜を前記溝内に形成する工程と、
   前記上層絶縁膜及び前記下層絶縁膜のエッチングレートの差を利用して、前記上層絶縁膜及び前記下層絶縁膜をエッチングすることで、凹部を形成する工程と、
   前記電荷蓄積層及び前記凹部上に第２の絶縁膜を形成する工程と、
   前記第２の絶縁膜上に制御ゲート電極膜を形成する工程と、
   前記制御ゲート電極膜、前記第２の絶縁膜、前記電荷蓄積層、前記上層絶縁膜及び前記下層絶縁膜をエッチングすることで、前記第１の方向に垂直な第２の方向に延伸した制御ゲート電極のパタンを形成し、前記制御ゲート電極のパタンに隣接する領域で前記凹部の深さを増加させ、且つ前記深さの増加した凹部を挟む前記下層絶縁膜の一部で形成された一対の側壁部を形成する工程と、
   前記制御ゲート電極及び前記深さの増加した凹部を覆い、前記一対の側壁部の間に中空部を有する被覆絶縁膜を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
5. 前記一対の側壁部の上端部には、それぞれ前記第２の絶縁膜の一部が残存していることを特徴とする請求項４記載の半導体装置の製造方法。

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