CN108735750B - 存储器结构及其制造方法 - Google Patents

存储器结构及其制造方法 Download PDF

Info

Publication number
CN108735750B
CN108735750B CN201710256627.7A CN201710256627A CN108735750B CN 108735750 B CN108735750 B CN 108735750B CN 201710256627 A CN201710256627 A CN 201710256627A CN 108735750 B CN108735750 B CN 108735750B
Authority
CN
China
Prior art keywords
layer
isolation
opening
material layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710256627.7A
Other languages
English (en)
Other versions
CN108735750A (zh
Inventor
刘重显
陈俊旭
蒋汝平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Priority to CN201710256627.7A priority Critical patent/CN108735750B/zh
Priority to US15/690,298 priority patent/US10418440B2/en
Priority to JP2017232486A priority patent/JP6804431B2/ja
Publication of CN108735750A publication Critical patent/CN108735750A/zh
Priority to US16/516,242 priority patent/US10847612B2/en
Application granted granted Critical
Publication of CN108735750B publication Critical patent/CN108735750B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

本发明提供一种存储器结构及其制造方法，该存储器结构包括基底、多个堆叠结构、至少一个隔离结构、第二导体层与第二介电层。堆叠结构设置于基底上。各个堆叠结构包括依序设置在基底上的第一介电层与第一导体层。在相邻两个堆叠结构之间具有第一开口，且第一开口延伸至基底中。隔离结构设置于第一开口中，且覆盖第一介电层的侧壁。在隔离结构中具有凹陷，而使得隔离结构的顶部轮廓为漏斗状。第二导体层设置于堆叠结构上，且填入第一开口中。第二介电层设置于第二导体层与第一导体层之间。上述存储器结构与其制造方法可有效地提高存储器元件的效能与可靠度。

Description

存储器结构及其制造方法
技术领域
本发明涉及一种半导体结构及其制造方法，尤其涉及一种具有浅沟槽隔离(Shallow Trench Isolation，STI)结构的存储器结构及其制造方法。
背景技术
随着半导体元件积集度的提高，半导体元件的尺寸也随着不断地缩小，且半导体元件之间的影响也越来越多。一般而言，半导体元件之间是通过隔离结构来彼此隔离，避免过多的影响，并提升元件的可靠度。在存储器元件中，若隔离结构的高度太低，容易产生程序化时的互相干扰，且可能会对穿隧介电层造成伤害，而使得存储器元件的可靠度降低。若隔离结构的高度太高，会导致栅极耦合率(Gate Coupling Ratio，GCR)下降，而降低存储器元件的效能。
发明内容
本发明提供一种存储器结构与其制造方法，其可有效地提高存储器元件的效能与可靠度。
本发明提出一种存储器结构，包括基底、多个堆叠结构、至少一个隔离结构、第二导体层与第二介电层。堆叠结构设置于基底上。各个堆叠结构包括依序设置在基底上的第一介电层与第一导体层。在相邻两个堆叠结构之间具有第一开口，且第一开口延伸至基底中。隔离结构设置于第一开口中，且覆盖第一介电层的侧壁。在隔离结构中具有凹陷，而使得隔离结构的顶部轮廓为漏斗状。第二导体层设置于堆叠结构上，且填入第一开口中。第二介电层设置于第二导体层与第一导体层之间。
本发明提出一种存储器结构的制造方法，包括以下步骤。在基底上形成多个堆叠结构。各个堆叠结构包括依序设置在基底上的第一介电层与第一导体层。在相邻两个堆叠结构之间具有第一开口，且第一开口延伸至基底中。在第一开口中形成至少一个隔离结构。隔离结构覆盖第一介电层的侧壁。在隔离结构中具有凹陷，而使得隔离结构的顶部轮廓为漏斗状。在堆叠结构上形成第二介电层。在第二介电层上形成第二导体层。第二导体层填入第一开口中。
基于上述，在本发明的存储器结构及其制造方法中，在隔离结构中具有凹陷，而使得隔离结构的顶部轮廓为漏斗状。由于存储器结构具有顶部轮廓为漏斗状的隔离结构，所以隔离结构在第一开口的侧壁保有一定的高度，且覆盖住第一介电层的侧壁，因此隔离结构可保护第一介电层的侧壁，且可防止程序化时的互相干扰，以提升存储器元件的可靠度。此外，由于在顶部轮廓为漏斗状的隔离结构中具有凹陷，因此可有效地提升栅极耦合率，进而提升存储器元件的效能。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所示附图作详细说明如下。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1A至图1I为本发明一实施例的存储器结构的制造流程剖面图。
附图标记说明：
100：基底；
102：第一介电材料层；
102a：第一介电层；
104：第一导体材料层；
104a：第一导体层；
106：缓冲材料层；
106a：缓冲层；
108：罩幕材料层；
108a：罩幕层；
110：图案化光致抗蚀剂层；
112：第一开口；
114：衬材料层；
114a：衬层；
116：第一隔离材料层；
116a：第一隔离层；
118：第二开口；
120：第二隔离材料层；
120a：第二隔离层；
122：堆叠结构；
124：隔离结构；
126：凹陷；
128：第二介电层；
130：第二导体层；
132：存储器结构。
具体实施方式
请参照图1A，在基底100上依序形成第一介电材料层102、第一导体材料层104、缓冲材料层106与罩幕材料层108。基底100可为半导体基底，如硅基底。第一介电材料层102的材料例如是氧化硅，且例如是以热氧化法形成。第一导体材料层104的材料例如是掺杂多晶硅，且例如是以化学气相沉积法形成。缓冲材料层106的材料例如是氧化硅，且例如是以化学气相沉积法形成。罩幕材料层108的材料例如是氮化硅，且例如是以化学气相沉积法形成。
接着，在罩幕材料层108上形成图案化光致抗蚀剂层110。图案化光致抗蚀剂层110可通过微影制程所形成。
然后，请参照图1B，以图案化光致抗蚀剂层110为罩幕，移除部分罩幕材料层108、部分缓冲材料层106、部分第一导体材料层104、部分第一介电材料层102与部分基底100，而形成第一开口112，且依序在基底100上形成第一介电层102a、第一导体层104a、缓冲层106a与罩幕层108a。第一介电层102a可用以作为穿隧介电层，且第一导体层104a可用以作为浮置栅极。
接下来，移除图案化光致抗蚀剂层110。图案化光致抗蚀剂层110的移除方法例如是干式去光致抗蚀剂法或湿式去光致抗蚀剂法。
之后，请参照图1C，可在第一开口112的表面上形成衬材料层114。举例来说，衬材料层114可形成在第一开口112中的基底100的表面上、第一介电层102a的侧壁上、第一导体层104a的侧壁上与缓冲层106a的侧壁上。衬材料层114的材料例如是氧化物，如氧化硅。衬材料层114的形成方法例如是临场蒸气产生法(in situ steam generation，ISSG)或等离子体式氧化制程(Plasma Oxidation)。
继之，形成填入第一开口112中的第一隔离材料层116。第一隔离材料层116可位于衬材料层114上。在第一隔离材料层116中具有第二开口118。第一隔离材料层116的材料例如是氧化物，如氧化硅。第一隔离材料层116的形成方法例如是进行增强高深宽比沟填制程(enhanced high aspect ratio process，eHARP)。
随后，在第一隔离材料层116上形成填满第二开口118的第二隔离材料层120。第二隔离材料层120的材料例如是氧化物，如旋涂式玻璃(SPIN-ON GLASS，SOG)。第二隔离材料层120的形成方法例如是旋转涂布法。
再者，请参照图1D，移除位于第一开口112以外的第二隔离材料层120与第一隔离材料层116。移除方法例如是化学机械研磨法。
接着，请参照图1E，进行第一干蚀刻制程，以移除位于第一开口112中的部分第一隔离材料层116与部分第二隔离材料层120，进而降低第一隔离材料层116的高度与第二隔离材料层120的高度。第一干蚀刻制程例如是反应性离子蚀刻(RIE)制程。此外，在第一干蚀刻制程中，可同时移除部分衬材料层114。
然后，请参照图1F，进行第一湿蚀刻制程，以移除罩幕层108a。第一湿蚀刻制程所使用的蚀刻剂例如是热磷酸。
接下来，请参照图1G，进行第二干蚀刻制程，以移除位于第一导体层104a的侧壁上的部分第一隔离材料层116，而形成第一隔离层116a。第二干蚀刻制程例如是SiCoNi蚀刻制程。此外，在第二干蚀刻制程中，可同时移除部分衬材料层114，而形成衬层114a，且可同时移除部分第二隔离材料层120，也可同时移除缓冲层106a，而在基底100上形成多个堆叠结构122。堆叠结构122包括依序设置在基底100上的第一介电层102a与第一导体层104a。
之后，请参照图1H，进行第二湿蚀刻制程，以移除位于第二开口118中的部分第二隔离材料层120，而形成第二隔离层120a。第二隔离层120a的顶部低于第一隔离层116a的顶部。此外，在第二干蚀刻制程中，可同时移除部分第一隔离层116a与部分衬层114a。第二湿蚀刻制程所使用的蚀刻剂例如是稀释氢氟酸。第二湿蚀刻制程对第二隔离材料层120的移除速度例如是大于对第一隔离层116a的移除速度。
此外，可由第一隔离层116a与第二隔离层120a在第一开口112中形成至少一个隔离结构124。在此实施例中，是以形成多个隔离结构124为例进行说明，但本发明并不以此为限。隔离结构124覆盖第一介电层102a的侧壁。第一隔离层116a的材料例如是增强高深宽比沟填制程氧化物(enhanced high aspect ratio process oxide，eHARP oxide)。隔离结构124还可包括衬层114a。衬层114a位于第一隔离层116a与基底100之间以及第一隔离层116a与堆叠结构122之间。衬层114a的材料例如是临场蒸气产生氧化物(ISSG oxide)。
另外，由于第二隔离层120a的顶部低于第一隔离层116a的顶部，因此在隔离结构124中具有凹陷126，而使得隔离结构124的顶部轮廓为漏斗状。凹陷126可位于第二隔离层120a。隔离结构124的顶部例如是低于堆叠结构122的顶部。凹陷126的形状例如是弧形。凹陷126的宽度例如是相邻两个堆叠结构122的间距的25％至50％。
接下来，请参照图1I，在堆叠结构122上形成第二介电层128。第二介电层128可用以作为闸间介电层。第二介电层128可为多层结构或单层结构。多层结构例如是氧化硅层/氮化硅层/氧化硅层的复合层。单层结构例如是氧化硅层。
随后，在第二介电层128上形成第二导体层130。第二导体层130填入第一开口112中。在此实施例中，第二导体层130是以填满第一开口112为例来进行说明。第二导体层130可用以作为控制栅极。第二导体层130的材料例如是掺杂多晶硅，且例如是以化学气相沉积法形成。
基于上述实施例可知，在上述存储器结构132的制造方法中，在隔离结构124中具有凹陷126，而使得隔离结构124的顶部轮廓为漏斗状。由于存储器结构132具有顶部轮廓为漏斗状的隔离结构124，所以隔离结构124在第一开口112的侧壁保有一定的高度，且覆盖住第一介电层102a的侧壁，因此隔离结构124可保护第一介电层102a的侧壁，且可防止程序化时的互相干扰，以提升存储器元件的可靠度。此外，由于在顶部轮廓为漏斗状的隔离结构124中具有凹陷126，因此可有效地提升栅极耦合率，进而提升存储器元件的效能。
以下，通过图1I来说明上述实施例的存储器结构132。
请参照图1I，存储器结构132包括基底100、多个堆叠结构122、至少一个隔离结构124、第二导体层130与第二介电层128。堆叠结构122设置于基底100上。各个堆叠结构122包括依序设置在基底100上的第一介电层102a与第一导体层104a。在相邻两个堆叠结构122之间具有第一开口112，且第一开口112延伸至基底100中。隔离结构124设置于第一开口112中，且覆盖第一介电层102a的侧壁。在隔离结构124中具有凹陷126，而使得隔离结构124的顶部轮廓为漏斗状。隔离结构124包括第一隔离层116a与第二隔离层120a。第一隔离层116a设置于第一开口112中，且在第一隔离层116a中具有第二开口118。位于第一开口112的侧壁上的第一隔离层116a的顶部高于第一介电层102a的顶部。第二隔离层120a设置于第二开口118中。第二隔离层120a的顶部低于第一隔离层116a的顶部。隔离结构124还包括衬层114a。衬层114a设置于第一隔离层116a与基底100之间以及第一隔离层116a与堆叠结构122之间。第二导体层130设置于堆叠结构122上，且填入第一开口112中。第二介电层128设置于第二导体层130与第一导体层104a之间。此外，第二介电层128还可设置于第二导体层130与隔离结构124之间。
综上所述，在上述存储器结构及其制造方法中，由于在隔离结构中具有凹陷，而使得隔离结构的顶部轮廓为漏斗状，因此可有效地防止程序化时的互相干扰并提升栅极耦合率，进而提升存储器元件的可靠度与效能。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (17)

1.一种存储器结构，其特征在于，包括：
基底；
多个堆叠结构，设置于所述基底上，其中各所述堆叠结构包括依序设置在所述基底上的第一介电层与第一导体层，在相邻两个堆叠结构之间具有第一开口，且所述第一开口延伸至所述基底中；
至少一隔离结构，设置于所述第一开口中，且覆盖所述第一介电层的侧壁，其中在所述至少一隔离结构中具有凹陷，而使得所述至少一隔离结构的顶部轮廓为漏斗状；
第二导体层，设置于所述多个堆叠结构上，且填入所述第一开口中，其中位在所述第一开口中的所述第二导体层的底部轮廓包括：第一弧、连接于所述第一弧的一端的第二弧、及连接于所述第一弧的另一端的第三弧，所述第二导体层的所述底部轮廓在所述第一弧与所述第二弧的连接处以及所述第一弧与所述第三弧的连接处分别具有凹部，且所述凹部的位置低于所述第一导体层的顶部；以及
第二介电层，设置于所述第二导体层与所述第一导体层之间。
2.根据权利要求1所述的存储器结构，其特征在于，所述至少一隔离结构的顶部低于所述多个堆叠结构的顶部。
3.根据权利要求1所述的存储器结构，其特征在于，所述凹陷的形状包括弧形。
4.根据权利要求1所述的存储器结构，其特征在于，所述凹陷的宽度为相邻两个堆叠结构的间距的25％至50％。
5.根据权利要求1所述的存储器结构，其特征在于，所述至少一隔离结构包括：
第一隔离层，设置于所述第一开口中，且在所述第一隔离层中具有第二开口，其中位于所述第一开口的侧壁上的所述第一隔离层的顶部高于所述第一介电层的顶部；以及
第二隔离层，设置于所述第二开口中，其中所述第二隔离层的顶部低于所述第一隔离层的顶部。
6.根据权利要求5所述的存储器结构，其特征在于，所述凹陷位于所述第二隔离层。
7.根据权利要求5所述的存储器结构，其特征在于，所述至少一隔离结构还包括：
衬层，位于所述第一隔离层与所述基底之间以及所述第一隔离层与所述多个堆叠结构之间。
8.根据权利要求7所述的存储器结构，其特征在于，所述衬层的材料包括临场蒸气产生氧化物，所述第一隔离层的材料包括增强高深宽比沟填制程氧化物，所述第二隔离层的材料包括旋涂式玻璃。
9.一种存储器结构的制造方法，其特征在于，包括：
在基底上形成多个堆叠结构，其中各所述堆叠结构包括依序设置在所述基底上的第一介电层与第一导体层，在相邻两个堆叠结构之间具有第一开口，且所述第一开口延伸至所述基底中；
在所述第一开口中形成至少一隔离结构，其中所述至少一隔离结构覆盖所述第一介电层的侧壁，且在所述至少一隔离结构中具有凹陷，而使得所述至少一隔离结构的顶部轮廓为漏斗状；
在所述多个堆叠结构上形成第二介电层；以及
在所述第二介电层上形成第二导体层，其中所述第二导体层填入所述第一开口中，位在所述第一开口中的所述第二导体层的底部轮廓包括：第一弧、连接于所述第一弧的一端的第二弧、及连接于所述第一弧的另一端的第三弧，所述第二导体层的所述底部轮廓在所述第一弧与所述第二弧的连接处以及所述第一弧与所述第三弧的连接处分别具有凹部，且所述凹部的位置低于所述第一导体层的顶部。
10.根据权利要求9所述的存储器结构的制造方法，其特征在于，所述多个堆叠结构与所述第一开口的形成方法包括：
在所述基底上依序形成第一介电材料层、第一导体材料层、缓冲材料层与罩幕材料层；
在所述罩幕材料层上形成图案化光致抗蚀剂层；
以所述图案化光致抗蚀剂层为罩幕，移除部分所述罩幕材料层、部分所述缓冲材料层、部分所述第一导体材料层、部分所述第一介电材料层与部分所述基底，而形成所述第一开口，且依序在所述基底上形成所述第一介电层、所述第一导体层、缓冲层与罩幕层；以及
移除所述图案化光致抗蚀剂层。
11.根据权利要求9所述的存储器结构的制造方法，其特征在于，所述至少一隔离结构的形成方法包括：
形成填入所述第一开口中的第一隔离材料层，其中在所述第一隔离材料层中具有第二开口；
在所述第一隔离材料层上形成填满所述第二开口的第二隔离材料层；
移除位于所述第一开口以外的所述第二隔离材料层与所述第一隔离材料层；
进行第一干蚀刻制程，以移除位于所述第一开口中的部分所述第一隔离材料层与部分所述第二隔离材料层；
进行第二干蚀刻制程，以移除位于所述第一导体层的侧壁上的部分所述第一隔离材料层，而形成第一隔离层；以及
进行湿蚀刻制程，以移除位于所述第二开口中的部分所述第二隔离材料层，而形成第二隔离层，其中所述第二隔离层的顶部低于所述第一隔离层的顶部。
12.根据权利要求11所述的存储器结构的制造方法，其特征在于，所述至少一隔离结构的形成方法还包括：
在形成所述第一隔离层之前，在所述第一开口的表面上形成衬材料层。
13.根据权利要求12所述的存储器结构的制造方法，其特征在于，所述衬材料层的形成方法包括临场蒸气产生法或等离子体式氧化制程，所述第一隔离材料层的形成方法包括进行增强高深宽比沟填制程，所述第二隔离材料层的形成方法包括旋转涂布法。
14.根据权利要求11所述的存储器结构的制造方法，其特征在于，所述第一干蚀刻制程包括反应性离子蚀刻制程。
15.根据权利要求11所述的存储器结构的制造方法，其特征在于，所述第二干蚀刻制程包括SiCoNi蚀刻制程。
16.根据权利要求11所述的存储器结构的制造方法，其特征在于，所述湿蚀刻制程所使用的蚀刻剂包括稀释氢氟酸。
17.根据权利要求11所述的存储器结构的制造方法，其特征在于，所述湿蚀刻制程对所述第二隔离材料层的移除速度大于对所述第一隔离层的移除速度。
CN201710256627.7A 2017-04-19 2017-04-19 存储器结构及其制造方法 Active CN108735750B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201710256627.7A CN108735750B (zh) 2017-04-19 2017-04-19 存储器结构及其制造方法
US15/690,298 US10418440B2 (en) 2017-04-19 2017-08-30 Memory structure
JP2017232486A JP6804431B2 (ja) 2017-04-19 2017-12-04 メモリ構造及びメモリ構造の製造方法
US16/516,242 US10847612B2 (en) 2017-04-19 2019-07-18 Method of manufacturing memory structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710256627.7A CN108735750B (zh) 2017-04-19 2017-04-19 存储器结构及其制造方法

Publications (2)

Publication Number Publication Date
CN108735750A CN108735750A (zh) 2018-11-02
CN108735750B true CN108735750B (zh) 2021-04-20

Family

ID=63854639

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710256627.7A Active CN108735750B (zh) 2017-04-19 2017-04-19 存储器结构及其制造方法

Country Status (3)

Country Link
US (2) US10418440B2 (zh)
JP (1) JP6804431B2 (zh)
CN (1) CN108735750B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI661540B (zh) * 2018-04-16 2019-06-01 華邦電子股份有限公司 記憶元件的製造方法
US11309433B2 (en) * 2020-03-18 2022-04-19 Winbond Electronics Corp. Non-volatile memory structure and manufacturing method thereof
TWI750881B (zh) * 2020-11-04 2021-12-21 華邦電子股份有限公司 隔離結構及其製造方法
TWI817701B (zh) * 2022-09-02 2023-10-01 華邦電子股份有限公司 半導體結構及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050258463A1 (en) * 2004-05-18 2005-11-24 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and process of manufacturing the same
US20080132016A1 (en) * 2006-12-04 2008-06-05 Hynix Semiconductor Inc. Method of manufacturing a flash memory device
JP2010225916A (ja) * 2009-03-24 2010-10-07 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6531218B2 (en) * 1996-09-16 2003-03-11 Basf Corporation Dyed sheath/core fibers and methods of making same
US6780728B2 (en) * 2002-06-21 2004-08-24 Micron Technology, Inc. Semiconductor constructions, and methods of forming semiconductor constructions
TWI283912B (en) * 2002-10-21 2007-07-11 Nanya Technology Corp A trench type stacked gate flash memory and the method to fabricate the same
US7097886B2 (en) * 2002-12-13 2006-08-29 Applied Materials, Inc. Deposition process for high aspect ratio trenches
JP2005085996A (ja) * 2003-09-09 2005-03-31 Toshiba Corp 半導体装置及びその製造方法
US7033945B2 (en) * 2004-06-01 2006-04-25 Applied Materials Gap filling with a composite layer
KR100685730B1 (ko) * 2005-05-02 2007-02-26 삼성전자주식회사 절연막 구조물의 형성 방법 및 이를 이용한 반도체 장치의제조 방법
KR100745067B1 (ko) * 2005-05-18 2007-08-01 주식회사 하이닉스반도체 반도체 소자의 트렌치 소자분리막 및 그 형성방법
US7811935B2 (en) * 2006-03-07 2010-10-12 Micron Technology, Inc. Isolation regions and their formation
KR100799151B1 (ko) * 2006-06-29 2008-01-29 주식회사 하이닉스반도체 플래시 메모리 소자의 소자 분리막 형성방법
KR100780643B1 (ko) * 2006-06-29 2007-11-29 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성방법
TW200820372A (en) 2006-10-19 2008-05-01 Powerchip Semiconductor Corp Method of manufacturing isolation structure and non-volatile memory with the isolation structure
US8367515B2 (en) * 2008-10-06 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid shallow trench isolation for high-k metal gate device improvement
KR20110024629A (ko) * 2009-09-02 2011-03-09 주식회사 하이닉스반도체 반도체 소자의 소자분리막 제조 방법
US8501607B1 (en) * 2012-11-07 2013-08-06 Globalfoundries Inc. FinFET alignment structures using a double trench flow
US9070742B2 (en) * 2013-01-18 2015-06-30 GlobalFoundries, Inc. FinFet integrated circuits with uniform fin height and methods for fabricating the same
US9123771B2 (en) * 2013-02-13 2015-09-01 Globalfoundries Inc. Shallow trench isolation integration methods and devices formed thereby
US9087870B2 (en) * 2013-05-29 2015-07-21 GlobalFoundries, Inc. Integrated circuits including FINFET devices with shallow trench isolation that includes a thermal oxide layer and methods for making the same
US20150206759A1 (en) * 2014-01-21 2015-07-23 United Microelectronics Corp. Semiconductor structure and manufacturing method thereof
US9123773B1 (en) * 2014-08-15 2015-09-01 Globalfoundries Inc. T-shaped single diffusion barrier with single mask approach process flow
US11294286B2 (en) * 2018-06-27 2022-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Pattern formation method using a photo mask for manufacturing a semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050258463A1 (en) * 2004-05-18 2005-11-24 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and process of manufacturing the same
US20080132016A1 (en) * 2006-12-04 2008-06-05 Hynix Semiconductor Inc. Method of manufacturing a flash memory device
JP2010225916A (ja) * 2009-03-24 2010-10-07 Toshiba Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
CN108735750A (zh) 2018-11-02
US20190341449A1 (en) 2019-11-07
US20180308929A1 (en) 2018-10-25
JP6804431B2 (ja) 2020-12-23
JP2018182288A (ja) 2018-11-15
US10418440B2 (en) 2019-09-17
US10847612B2 (en) 2020-11-24

Similar Documents

Publication Publication Date Title
KR100799024B1 (ko) 낸드 플래시 메모리 소자의 제조방법
US10847612B2 (en) Method of manufacturing memory structure
US20090029523A1 (en) Method of Fabricating Flash Memory Device
KR20030015121A (ko) 트렌치 분리 구조를 갖는 반도체 장치의 제조 방법 및반도체 장치
CN108933140B (zh) 半导体器件的制造方法
US10770464B2 (en) Semiconductor device including bit line structure of dynamic random access memory (DRAM) and method for fabricating the same
US8741754B2 (en) Fabricating method of non-volatile memory
KR20180010588A (ko) 집적회로 소자의 제조 방법
KR100966957B1 (ko) 플래시 메모리 소자 및 그 제조 방법
US7595252B2 (en) Method of manufacturing a semiconductor memory device
KR100946116B1 (ko) 플래시 메모리 소자의 소자 분리막 형성 방법
TWI618224B (zh) 記憶體結構及其製造方法
US6562682B1 (en) Method for forming gate
US20180190538A1 (en) Method of fabricating sti trench
TWI435416B (zh) 記憶體的製造方法
CN101393896A (zh) 快闪存储器的制造方法
TWI730718B (zh) 記憶體結構的製造方法
CN111785683B (zh) 半导体器件形成方法及版图结构
KR100885787B1 (ko) 비휘발성 메모리 소자의 제조 방법
KR100824630B1 (ko) 게이트 패턴 측벽에 스페이서 패턴을 갖는 반도체 장치 및그 제조 방법
KR100811576B1 (ko) 플래시 ｅ２ｐｒｏｍ 셀의 활성 영역에 자기 정렬된 플로팅 게이트 폴리를 형성하는 방법
US9331087B2 (en) Method of manufacturing a nonvolatile memory device
US7078349B2 (en) Method to form self-aligned floating gate to diffusion structures in flash
KR20120124728A (ko) 비휘발성 메모리 장치의 제조 방법
CN108110008B (zh) 半导体元件及其制造方法与存储器的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant