KR100780643B1 - 반도체 소자의 소자 분리막 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자 제조시 필드 산화막의 매립 특성이 나빠 보이드가 발생하는 것을 억제하고, 패드 질화막의 과도 손실을 억제하며, 전체적인 공정을 단순화하면서 이웃하는 셀 간 간섭을 방지할 수 있는 반도체 소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 게이트 도전막 및 패드 질화막이 차례로 적층된 기판을 제공하는 단계와, 상기 패드 질화막, 상기 게이트 도전막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 상기 패드 질화막의 상부 표면을 따라 소자분리용 절연막을 형성하는 단계와, 상기 트렌치가 매립되도록 상기 절연막 상에 SOD막을 형성하는 단계와, 상기 패드 질화막 상으로 노출된 상기 SOD막 및 상기 소자분리용 절연막막을 제거하여 상기 트렌치 내에 고립된 필드 산화막을 형성하는 단계와, 상기 패드 질화막을 제거하는 단계와, 건식식각공정을 통해 상기 필드 산화막을 일정 깊이 식각하는 단계와, 상기 도전막 사이의 기생 캐패시턴스를 제거하기 위하여 습식식각공정을 통해 상기 필드 산화막을 구성하는 상기 SOD막을 선택적으로 식각하여 제거하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
SOD, PSZ, 필드 산화막, 간섭, 리세스
Description
도 1a 내지 도 1l은 종래기술에 따른 반도체 소자의 소자 분리막 형성방법을 도시한 공정 단면도.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 20 : 기판
2, 21 : 게이트 산화막
3, 22 : 폴리실리콘막
4, 23 : 버퍼 산화막
5, 24 : 패드 질화막
6, 25 : 하드마스크 산화막
8, 27 : 월산화막
9, 28, 11 : HDP막
29 : HTO막
10, 30 : PSZ막
12, 12A, 12B, 31, 31A, 31B : 소자 분리막
본 발명은 반도체 제조기술에 관한 것으로, 특히, 반도체 소자의 소자 분리막 형성방법, 더욱 상세하게는 플래시 메모리 소자의 소자 분리막 형성방법에 관한 것이다.
반도체 메모리 소자의 제조공정 기술의 발달과 더불어 반도체 메모리 소자의 선폭은 점차 감소하게 되었다. 이에 따라, 액티브 영역(active region) 사이의 필드 영역(field region) 선폭이 감소하게 되었고, 이로 인해, 필드 영역에 형성되는 트렌치(trench)의 종횡비가 증가하여 트렌치 내에 소자 분리막을 매립시키는 공정이 어려워졌다.
따라서, 이러한 소자 분리막의 매립 특성을 향상시키기 위해 기존에 사용하던 HDP(High Density Plasma) USG(Undoped Silicate Glass) 대신에 스핀 코팅(spin coating) 방식으로 증착되는 SOD(Spin On Dielectric)막의 일종인 PSZ(PolySilaZane)를 이용하여 트렌치를 매립하는 기술이 제안되었다. 그러나, PSZ는 습식식각율이 빠르고 불균일하다는 물질 특성을 가지고 있어 습식식각공정 적용시 소자 분리막의 유효높이(EFH, Effective Field oxide Height)를 불균일하게 하는 문제가 있다.
따라서, 이러한 소자 분리막의 매립 특성을 향상시키기 위해 기존에 사용하던 HDP(High Density Plasma) USG(Undoped Silicate Glass) 대신에 스핀 코팅(spin coating) 방식으로 증착되는 SOD(Spin On Dielectric)막의 일종인 PSZ(PolySilaZane)를 이용하여 트렌치를 매립하는 기술이 제안되었다. 그러나, PSZ는 습식식각율이 빠르고 불균일하다는 물질 특성을 가지고 있어 습식식각공정 적용시 소자 분리막의 유효높이(EFH, Effective Field oxide Height)를 불균일하게 하는 문제가 있다.
이러한 문제를 해결하기 위하여 최근에는 소자 분리막 형성시 PSZ막을 이용하여 트렌치를 먼저 매립한 후 이를 일정 깊이 리세스(recess)시킨 다음 그 상부에 다시 HDP를 증착하는 방법이 제안되었다. 이 방법을 도 1a 내지 도 1l을 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1l은 SOD 및 HDP를 소자 분리막으로 이용하는 종래기술에 따른 플래시 메모리 소자의 소자 분리막 형성방법을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 기판(1) 상에 게이트 산화막(2), 게이트 전극(플로팅 게이트)용 폴리실리콘막(3), 버퍼 산화막(4), 패드 질화막(5) 및 하드마스크용 산화막(6)을 차례로 형성한다.
이어서, 도 1b에 도시된 바와 같이, 하드마스크용 산화막(6), 패드 질화막(5), 버퍼 산화막(4), 폴리실리콘막(3), 게이트 산화막(2) 및 기판(1)을 일정 깊이 식각하여 트렌치(7)를 형성한다.
이어서, 도 1c에 도시된 바와 같이, 산화공정을 실시하여 트렌치(7, 도 1b 참조)의 내부면을 따라 월산화막(8)을 형성한다.
이어서, 도 1d에 도시된 바와 같이, 트렌치(7, 도 1b참조)의 일부가 매립되도록 월산화막(8)을 포함한 전체 구조 상부에 HDP USG막(9, 이하 HDP막이라 함)을 증착한다.
이어서, 도 1e에 도시된 바와 같이, 트렌치(7, 도 1b 참조)가 완전히 매립되도록 HDP막(9)을 포함하는 전체 구조 상부에 SOD막으로 PSZ막(10)을 형성한다.
이어서, 도 1f에 도시된 바와 같이, 화학기계적연마(Chemical Mechanical Polishing, 이하, CMP라 함) 공정을 실시하여 패드 질화막(5) 상부의 산화막 계열의 물질을 모두 제거한다. 즉, CMP 공정시 패드 질화막(5)을 연마 정지막으로 이용하여 그 상부에 형성된 PSZ막(10), HDP막(9) 및 하드마스크용 산화막(6)을 모두 제거한다.
이어서, 패드 질화막(5) 상에 잔류되는 산화막 계열의 잔류물을 제거하기 위해 세정공정을 실시한다. 이 세정공정에 의해 PSZ막(10)이 일정 두께만큼 손실된다. 이에 따라, 동도면에 도시된 바와 같이, PSZ막(10)의 상부가 패드 질화막(5) 상부보다 낮게 프로파일(profile)된다.
이어서, 패드 질화막(5) 상에 잔류되는 산화막 계열의 잔류물을 제거하기 위해 세정공정을 실시한다. 이 세정공정에 의해 PSZ막(10)이 일정 두께만큼 손실된다. 이에 따라, 동도면에 도시된 바와 같이, PSZ막(10)의 상부가 패드 질화막(5) 상부보다 낮게 프로파일(profile)된다.
이어서, 도 1g에 도시된 바와 같이, 습식식각공정을 실시하여 PSZ막(10)을 일정 깊이 리세스시킨다.
이어서, 도 1h에 도시된 바와 같이, 트렌치(7, 도 1b참조)가 매립되도록 PSZ막(10)을 포함한 전체 구조 상부에 HDP막(11)을 증착한다. 이는 전공정에서 실시한 습식식각시 PSZ막(10)이 빠르게 식각되어 소자 분리막의 유효높이가 최적화되지 못함을 보상하기 위함이다.
이어서, 도 1i에 도시된 바와 같이, CMP 공정을 실시하여 패드 질화막(5)의 상부 표면까지 HDP막(11)을 연마한다. 이로써, 트렌치 내에 고립된 소자 분리막(12)이 형성된다.
이어서, 도 1j에 도시된 바와 같이, 인산용액(H3PO4)을 이용하여 패드 질화막(5, 도 1i참조)을 제거하고, 습식 또는 건식식각공정을 통해 HDP막(11)을 일정 깊이 리세스시킨다. 이때, 버퍼 산화막(4, 도 1i 참조) 또한 제거된다. 이로써, 소자 분리막(12A)이 형성된다.
이어서, 도 1k에 도시된 바와 같이, 리세스된 HDP막(11)을 포함한 폴리실리콘막(3) 상에 스페이서(spacer)용 절연막을 증착한 후, 전면식각공정(etch back)을 실시하여 폴리실리콘막(3)의 양측벽에 스페이서(13)를 형성한다. 이러한 전면식각공정시에는 스페이서(13)가 형성되면서 스페이서(13)로 인해 스페이서(13)의 프로파일을 따라 노출된 HDP막(11) 또한 일정 두께 손실된다. 이를 통해, 이웃하는 폴리실리콘막(3) 간의 소자 분리막(12B) 일부를 일정 깊이 리세스시킴으로써, 이웃하는 폴리실리콘막(3) 간의 간격이 좁아 발생하는 기생 캐패시턴스에 의한 간섭(interference)을 해결할 수 있다. 이러한 간섭은 플래시 메모리 셀 간 간섭을 의미한다.
이어서, 도 1l에 도시된 바와 같이, 습식세정공정을 실시하여 스페이서(13, 도 1k 참조)를 제거한다.
그러나, 상기에서 설명한 종래기술에 따른 플래시 메모리 소자의 소자 분리막 형성방법을 적용하는 경우 다음과 같은 문제들이 발생한다.
먼저, 도 1b에서와 같이, 트렌치(7)는 하드마스크용 산화막(6), 패드 질화막(5), 버퍼 산화막(4), 폴리실리콘막(3), 게이트 산화막(2) 및 기판(1)을 일정 깊이 식각하여 형성하기 때문에 종횡비가 크며, 도 1h에서 이러한 큰 종횡비를 갖는 트렌치(7)를 HDP막(11)을 이용하여 증착하다 보면 HDP막(11)의 그 내부에서 보이드(void)가 발생할 수 있다. 또한, HDP막(11)의 증착시 폴리실리콘막(3)이 트렌치 내부로 노출된 상태이기 때문에 증착공정 과정에서 폴리실리콘막(3)이 손상받을 수 있다.
그리고, 도 1f 및 도 1i에서 설명한 바와 같이 총 2번의 CMP 공정을 실시하게 되는데, 이러한 2번의 CMP 공정은 HDP막(11)이 디싱(dishing)을 유발시키는 한편, 패드 질화막(5)의 과도 손실을 유발할 수 있다. 여기서, 디싱이라 함은 상대적으로 HDP막(11)이 다른 부위에 비해 연마량이 증가하여 움푹 꺼지는 현상을 말한다.
또한, 도 1k에서 설명한 바와 같이, 인접한 메모리 셀 간의 간섭을 억제하기 위하여 별도로 실시되는 스페이서 형성공정 과정에서 소자 분리막이 일정 깊이 리세스되어 소자 분리막의 유효높이가 변동되는 문제가 발생되고, 더욱이, 형성된 스페이서를 제거하는 공정을 추가해야 하므로 전체적인 공정이 복잡해지는 문제가 있다.
따라서, 본 발명은 상기에 설명한 종래기술에 따른 문제점을 해결하기 위하여 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 반도체 소자의 소자 분리막 형성공정시 종횡비 증가에 따른 매립 특성의 열화를 개선시킬 수 있는 반도체 소자의 소자 분리막 형성방법을 제공하는데 그 목적이 있다.
첫째, 본 발명은 반도체 소자의 소자 분리막 형성공정시 종횡비 증가에 따른 매립 특성의 열화를 개선시킬 수 있는 반도체 소자의 소자 분리막 형성방법을 제공하는데 그 목적이 있다.
둘째, 본 발명은 반도체 소자의 소자 분리막 형성공정시 사용되는 패드 질화막의 과도 손실을 억제할 수 있는 반도체 소자의 소자 분리막 형성방법을 제공하는데 다른 목적이 있다.
셋째, 본 발명은 반도체 소자의 소자 분리막 형성공정시 공정을 단순화하면서 이웃하는 셀 간 간섭을 방지할 수 있는 반도체 소자의 소자 분리막 형성방법을 제공하는데 또 다른 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 게이트 산화막, 게이트 도전막 및 패드 질화막이 차례로 적층된 기판을 제공하는 단계와, 상기 패드 질화막, 상기 게이트 도전막, 상기 게이트 산화막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 내부면에 월산화막을 형성하는 단계와, 상기 트렌치가 일부 매립되도록 상기 월산화막을 포함하는 전체 구조 상부에 제1 절연막을 형성하는 단계와, 상기 트렌치가 매립되도록 상기 제1 절연막을 포함하는 전체 구조 상부에 스핀 코팅 방식으로 제2 절연막을 형성하는 단계와, 상기 패드 질화막을 연마 정지막으로 이용하여 상기 제1 및 제2 절연막을 연마하는 단계와, 상기 패드 질화막을 제거하는 단계와, 상기 제1 및 제2 절연막을 리세스시키는 단계와, 상기 제2 절연막을 선택적으로 일정 깊이 리세스시키는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위해 도시한 플래시 메모리 소자의 소자 분리막 형성방법의 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 기판(20) 상에 게이트 산화막(21), 게이트 전극(플로팅 게이트)용 폴리실리콘막(22), 버퍼 산화막(23), 패드 질화막(24) 및 하드마스크용 산화막(25)을 차례로 형성한다.
이어서, 소정의 감광막 패턴을 통해 하드마스크 산화막(25)을 식각한 후, 식각된 하드마스크 산화막(25)을 통해 패드 질화막(24), 버퍼 산화막(23), 폴리실리콘막(22), 게이트 산화막(21) 및 기판(20)을 일정 깊이 식각하여 트렌치(미도시)를 형성한다.
이어서, 산화공정을 실시하여 상기 트렌치의 내부면을 따라 월산화막(27)을 형성한다.
이어서, 상기 트렌치가 일부 매립되도록 월산화막(27)을 포함한 전체 구조 상부에 HDP막(28)을 증착한다. 이때, HDP막(28)은 매립 특성의 확보를 위해 월산화막(27)의 측벽에서 70~150Å의 두께를 갖도록 전체적으로 800~1500Å의 두께로 증착한다.
이어서, 상기 트렌치가 일부 매립되도록 월산화막(27)을 포함한 전체 구조 상부에 HDP막(28)을 증착한다. 이때, HDP막(28)은 매립 특성의 확보를 위해 월산화막(27)의 측벽에서 70~150Å의 두께를 갖도록 전체적으로 800~1500Å의 두께로 증착한다.
이어서, 도 2b에 도시된 바와 같이, HDP막(28) 상부의 단차를 따라 HTO(High Temperature Oxide)막(29)을 증착한다. 이때, HTO막(29)은 저압화학기상증착(Low Pressure Chemical Vapor Deposition, LPCVD) 방식을 이용하여 100~300Å의 두께로 증착한다.
이어서, 도 2c에 도시된 바와 같이, 트렌치(미도시)가 완전히 매립되도록 HTO막(29) 상에 PSZ막(30)을 증착한다. 바람직하게, PSZ막(30)은 4000~7000Å의 두께로 증착한다. 이때, PSZ막(30)은 스핀 코팅 방식을 이용하여 증착하게 되므로, 기존에 종횡비가 큰 트렌치 내에 HDP막을 증착하게 되는 경우 발생하는 보이드를 억제할 수 있다.
한편, HDP막(28) 증착시와 마찬가지로, PSZ막(30) 증착시 폴리실리콘막(22)의 측벽에는 월산화막(27)이 형성된 상태이기 때문에 폴리실리콘막(22)은 손상되지 않게 된다.
한편, HDP막(28) 증착시와 마찬가지로, PSZ막(30) 증착시 폴리실리콘막(22)의 측벽에는 월산화막(27)이 형성된 상태이기 때문에 폴리실리콘막(22)은 손상되지 않게 된다.
이어서, 도 2d에 도시된 바와 같이, CMP 공정을 실시하여 패드 질화막(24) 상에 형성된 산화막 계열의 물질을 모두 제거한다. 이러한 CMP 공정시에는 패드 질화막(24)을 연마 정지막으로 하여 실시하기 때문에, 패드 질화막(24) 상에 형성된 산화막 계열의 물질은 모두 제거된다. 특히, CMP 공정 중 세정공정을 실시할 때에는 PSZ막(30)의 손실을 방지하기 위해 플루오르화 수소(HF)를 이용한 세정은 실시하지 않는다. 이로써, 패드 질화막(24)과의 표면 단차가 없는 소자 분리막(31)이 형성된다.
이와 같이, 본 발명의 실시예에서는 종래기술과는 다르게 CMP 공정을 1번만 진행하게 되므로, 디싱에 의한 소자 분리막(31)의 손실과, 패드 질화막(24)의 손실을 억제할 수 있다.
이어서, 도 2e에 도시된 바와 같이, HDP막(28), HTO막(29) 및 PSZ막(30) 간에 식각 선택비 차이가 거의 없는 저선택비의 세정액을 사용한 세정공정을 실시하거나 건식 세정공정을 실시하여 HDP막(28), HTO막(29) 및 PSZ막(30)을 모두 일정 두께만큼 식각한다. 여기서, 저선택비의 세정액을 사용하여 세정공정을 실시하는 이유는 HDP막(28), HTO막(29) 및 PSZ막(30) 간의 습식식각선택비 차이로 인해 PSZ막(30)이 현저히 식각 손실이 많아지는 것을 방지하기 위함이다.
이어서, 인산용액(H3PO4)을 이용한 습식식각공정을 실시하여 패드 질화막(24, 도 2d 참조)을 제거한다. 이로써, 버퍼 산화막(23) 상으로 일정 두께 돌출된 구조의 소자 분리막(31)이 형성된다.
이어서, 도 2f에 도시된 바와 같이, 건식식각공정을 실시하여 소자 분리막(31A)을 일정 깊이 리세스시킨다. 이때, 건식식각공정을 실시하는 이유는 PSZ막(30)이 습식식각시 쉽게 식각되는 특성이 있기 때문이다. 따라서, 종래기술에서와 같이 소자 분리막의 유효높이를 최적화하기 위하여 후속으로 HDP막을 증착할 필요가 없어 그 만큼 공정을 단순화시킬 수 있다.
바람직하게, 건식식각공정은 게이트 산화막(21) 상부 표면으로부터 소자 분리막(31A)의 높이가 100~300Å 정도가 될 때까지 소자 분리막(31A)을 리세스시켜 진행한다. 이때, 버퍼 산화막(23, 도 2e 참조) 또한 제거된다.
한편, 상기 건식식각공정시에는 소자 분리막(31A)의 리세스 공정에 따라 노출된 폴리실리콘막(22)이 손실되지 않도록 폴리실리콘막(22)과의 높은 식각 선택비를 갖는 식각가스를 이용한다.
한편, 상기 건식식각공정시에는 소자 분리막(31A)의 리세스 공정에 따라 노출된 폴리실리콘막(22)이 손실되지 않도록 폴리실리콘막(22)과의 높은 식각 선택비를 갖는 식각가스를 이용한다.
이어서, 도 2g에 도시된 바와 같이, 습식식각공정을 실시하여 선택적으로 PSZ막(30)을 일정 깊이 리세스시킨다. 이로써, 일부가 게이트 산화막(21)보다 낮은 높이를 갖도록 일부가 움푹 들어간 형태의 소자 분리막(31B)이 형성된다. 이와 같이, 습식식각공정을 실시하는 이유는, PSZ막(30)이 HTO막(29) 및 HDP막(28)에 비해 상대적으로 습식식각율이 높은 특성을 갖고 있음을 이용해 PSZ막(30)을 선택적으로 습식식각하기 위함이다. 바람직하게, PSZ막(30)은 200~600Å의 두께만큼 식각하여 리세스시킨다.
이와 같이, 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성방법에서는 이웃하는 폴리실리콘막(22) 간의 소자 분리막(31B)의 일부를 일정 깊이 리세스시킴으로써, 이웃하는 폴리실리콘막(22) 간의 기생 캐패시턴스를 제거할 수 있다. 따라서, 본 발명의 실시예에 따르면 이웃하는 셀 간 간섭을 방지하여 소자 특성을 개선시킬 수 있다. 특히, PSZ막(30) 물질 자체의 높은 습식식각 특성을 이용하여 소자 분리막(31B)의 일부를 일정 깊이 리세스시키게 되므로 종래기술에서와 같이 별도의 스페이서 형성/제거공정을 실시할 필요가 없어 공정을 단순화할 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 최종 트렌치 매립 물질로 스핀 코팅 방식을 통해 형성되는 PSZ막을 사용함으로써 큰 종횡비를 갖는 트렌치 내이 보이드 발생을 억제할 수 있다.
둘째, 본 발명에 의하면, 최종 트렌치 매립 물질로 PSZ막 증착시 폴리실리콘막의 측벽에 월산화막이 형성된 상태이기 때문에 증착공정시 폴리실리콘막이 손상되는 것을 방지할 수 있다.
첫째, 본 발명에 의하면, 최종 트렌치 매립 물질로 스핀 코팅 방식을 통해 형성되는 PSZ막을 사용함으로써 큰 종횡비를 갖는 트렌치 내이 보이드 발생을 억제할 수 있다.
둘째, 본 발명에 의하면, 최종 트렌치 매립 물질로 PSZ막 증착시 폴리실리콘막의 측벽에 월산화막이 형성된 상태이기 때문에 증착공정시 폴리실리콘막이 손상되는 것을 방지할 수 있다.
셋째, 본 발명에 의하면, 총 1번의 CMP 공정을 실시하여 트렌치 내에 고립된 소자 분리막을 형성함으로써 디싱에 의한 소자 분리막의 손실과, 패드 질화막의 손실을 방지할 수 있다.
넷째, 본 발명에 의하면, HDP, HTO 및 PSZ로 소자 분리막 형성 후 건식식각공정을 통해 이를 일정 깊이 리세스시키고, 습식식각공정을 통해 PSZ를 선택적으로 제거함으로써, 종래기술에 비해 공정을 단순화하면서 이웃하는 플로팅 게이트용 폴리실리콘막 간의 기생 캐패시턴스를 최소화하여 이웃하는 셀 간 간섭을 억제할 수 있다.
Claims (14)
- 게이트 산화막, 게이트 도전막 및 패드 질화막이 차례로 적층된 기판을 제공하는 단계;상기 패드 질화막, 상기 게이트 도전막, 상기 게이트 산화막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계;상기 트렌치의 내부면에 월산화막을 형성하는 단계;상기 트렌치가 일부 매립되도록 상기 월산화막을 포함하는 전체 구조 상부에 제1 절연막을 형성하는 단계;상기 트렌치가 매립되도록 상기 제1 절연막을 포함하는 전체 구조 상부에 스핀 코팅 방식으로 제2 절연막을 형성하는 단계;상기 패드 질화막을 연마 정지막으로 이용하여 상기 제1 및 제2 절연막을 연마하는 단계;상기 패드 질화막을 제거하는 단계;상기 제1 및 제2 절연막을 리세스시키는 단계; 및상기 제2 절연막을 선택적으로 일정 깊이 리세스시키는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 제2 절연막은 PSZ(PolySilaZane)막으로 형성하는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 제1 절연막은 HDP(High Density Plasma)막으로 형성하는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 제1 절연막을 형성하는 단계 후, 상기 제1 절연막을 포함하는 전체 구조 상부의 단차면을 따라 제3 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성방법.
- 제 4 항에 있어서,상기 제3 절연막은 HTO(High Temperature Oxide)막으로 형성하는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 제1 및 제2 절연막을 연마하는 단계 후, 세정공정을 실시하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성방법.
- 제 6 항에 있어서,상기 세정공정은 상기 제1 및 제2 절연막 간의 식각 선택비가 없는 세정액을 이용한 습식 세정으로 실시하거나, 건식 세정으로 실시하는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 제1 및 제2 절연막을 리세스시키는 단계는, 건식식각공정을 이용하는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 제1 및 제2 절연막을 리세스시키는 단계는, 상기 제1 및 제2 절연막의 상부가 상기 게이트 산화막의 상부보다 높도록 리세스시키는 반도체 소자의 소자 분리막 형성방법.
- 제 4 항에 있어서,상기 제1 및 제2 절연막을 리세스시키는 단계는, 건식식각공정을 이용하는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 제1 및 제2 절연막을 리세스시키는 단계는, 상기 제1 및 제2 절연막의 상부가 상기 게이트 산화막의 상부 표면으로부터 100~300Å가 높게 위치되도록 실시하는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 제2 절연막을 선택적으로 리세스시키는 단계는, 상기 제2 절연막의 상부 높이가 상기 게이트 산화막 상부보다 낮도록 리세스시키는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 제2 절연막을 선택적으로 리세스시키는 단계는, 상기 제2 절연막의 상부로부터 200~600Å 두께로 실시하는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 제1 절연막을 형성하는 단계는, 상기 트렌치의 측벽에서 70~150Å의 두께로 증착되도록 형성하는 반도체 소자의 소자 분리막 형성방법.
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