CN109427591A - 半导体器件及其形成方法 - Google Patents

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Abstract

一种形成半导体器件的方法包括蚀刻半导体材料的位于隔离区之间的部分以形成沟槽，形成在沟槽的底面和侧壁上延伸的半导体晶种层，回蚀刻第一半导体晶种层直到半导体晶种层的顶面低于隔离区的顶面，实施选择性外延以从半导体晶种层生长半导体区，以及在半导体区上方形成额外的半导体区以填充沟槽。本发明还提供另一种形成半导体器件的方法和一种半导体器件。

Description

半导体器件及其形成方法
优先权声明和交叉引用
本申请要求以下临时提交的美国专利申请的优先权：于2017年8月30日提交、申请号为62/552,005且题目为“Selective Film Growth for Bottom-Up Gap Filling”的申请，此申请通过引用的方式合并在本文中。
技术领域
本发明涉及半导体领域，具体地，涉及半导体器件及其形成方法。
背景技术
鳍式场效应晶体管的形成涉及形成凹槽，并且然后用半导体材料填充凹槽以形成半导体鳍。例如，可以在浅沟槽隔离区之间形成凹槽，并且在凹槽中生长硅锗。随着集成电路不断地按比例缩小，凹槽的纵横比变得越来越高。这导致难以填充凹槽。结果，填充在凹槽中的半导体材料中可能会出现空隙和接缝。
发明内容
根据本发明的一个方面，提供一种形成半导体器件的方法，包括：蚀刻半导体材料的位于隔离区之间的部分以形成沟槽；形成在沟槽的底面和侧壁上延伸的第一半导体晶种层；回蚀刻第一半导体晶种层直到第一半导体晶种层的顶面低于隔离区的顶面；实施第一选择性外延以从第一半导体晶种层生长第一半导体区；以及在第一半导体区上方形成额外的半导体区以填充沟槽。
根据本发明的另一方面，提供一种形成半导体器件的方法，包括：形成与半导体衬底的表面相邻的隔离区；蚀刻半导体衬底的位于隔离区之间的部分以形成沟槽；以及实施多个循环，每个循环包括：生长包括位于沟槽中的第一部分和位于沟槽外的第二部分的半导体晶种层；将保护层填充到沟槽中；回蚀刻保护层，从而使得保护层的顶面低于隔离区的顶面；蚀刻半导体晶种层的部分；去除保护层；以及从半导体晶种层生长外延区。
根据本发明的另一方面，提供一种半导体器件，包括：半导体衬底；与半导体衬底的表面相邻的隔离区；位于隔离区之间的第一半导体晶种层，第一半导体晶种层包括：位于半导体衬底的一部分的顶面上的第一部分；以及位于隔离区的侧壁上的第二部分和第三部分，其中，第二部分和第三部分的顶面低于隔离区的顶面；以及第一半导体区，第一半导体区位于第一半导体晶种层的第二部分与第三部分之间，其中，第一半导体晶种层和第一半导体区具有不同的组分。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1至图23A示出根据本发明的一些实施例的形成半导体鳍和鳍式场效应晶体管(FinFET)的中间阶段的截面图。
图23B、图23C、图23D、图24A和图24B示出根据一些实施例的FinFET的截面图。
图25示出根据一些实施例的用于间隙填充和FinFET的形成的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
根据各种示例性实施例，提供了自底向上的间隙填充方法以及基于填充间隙的半导体材料形成的鳍式场效应晶体管(FinFETs)。根据一些实施例示出填充间隙和FinFET的形成的中间阶段。讨论了一些实施例的一些变化。贯穿各个图和示例性实施例，相同的参考标号用于指定相同的元件。应当理解，在说明性实施例中，锗和硅用作实例来讨论本发明的概念，同时还可以使用诸如硅碳、Ⅲ-Ⅴ族化合物半导体等的其他半导体材料。
图1至图23A示出根据本发明的一些实施例的形成FinFET的中间阶段的截面图。还在图25所示的工艺流程中示意性地示出图1至图23A示出的步骤。
图1示出作为半导体晶圆的部分的衬底20的截面图。衬底20可以是诸如硅衬底、硅碳衬底、绝缘体上硅衬底或由其他半导体材料形成的衬底的半导体衬底。衬底20还可以包括诸如硅锗、Ⅲ-Ⅴ族化合物半导体材料的其他半导体材料。衬底20可以轻掺杂p型或n型杂质。
图2示出形成沟槽24。根据本发明的一些实施例，在衬底20上方形成垫氧化物层和硬掩模层(未示出)，并且然后将其图案化。根据本发明的一些实施例，垫氧化物由氧化硅形成，氧化硅可以通过氧化半导体衬底20的顶面部分而形成。硬掩模可以由氮化硅、氮氧化硅、碳氮化物等形成。图案化的硬掩模和垫氧化物层可以用作蚀刻掩模来蚀刻衬底20，从而使得形成沟槽24。
沟槽24延伸到半导体衬底20中，并且具有彼此平行的纵向方向。尽管示出两个沟槽24，但是可以形成彼此平行的多个(诸如形成的5个、10个)沟槽或更多的沟槽。沟槽24可以具有相等的长度和相等的间距。半导体衬底20具有位于相邻的沟槽24之间的剩余部分，并且在下文中剩余部分称为衬底部分20'。尽管为了简明示出一个衬底部分20'，但是可以存在多个衬底部分20'，其可以具有均匀的间距和均匀的宽度。根据本发明的一些实施例，衬底部分20'的高度H1在约30nm和约120nm之间的范围内。衬底部分20'的宽度W1可以在约5nm和约20nm之间的范围内。应当理解，整个说明书中所列举的值是实例，并且在不改变本发明的原理的情况下还可以采用不同的值。
接下来，如图3所示，在沟槽24(图2)中形成隔离区26，其可选地称为浅沟槽隔离(STI)区26。相应的工艺步骤在图25所示的工艺流程200中示出为步骤202。STI区26的形成可以包括在沟槽24中形成介电衬垫(未单独示出)，其中，介电衬垫形成在半导体衬底20的暴露表面上，并且用介电材料填充剩余的沟槽24。介电衬垫可以是通过热氧化形成的氧化硅层，该热氧化使得氧化半导体衬底20的表面层以形成氧化硅。可以使用可流动化学汽相沉积(FCVD)、旋涂等填充剩余的沟槽24。然后实施诸如化学机械抛光(CMP)或机械研磨的平坦化步骤以使填充的介电材料的顶面与硬掩模(未示出)的顶面齐平。在CMP后，去除硬掩模。可选地，抛光停在STI区26的顶面上。在图3所示的结构的顶视图中，每个衬底部分20'可以是由相应的STI区26围绕的细长条(具有均匀的宽度)，或者可以是具有连接至半导体衬底20的块状部分的相对端部的条。
实施退火工艺。根据本发明的一些示例性实施例，在含氧环境中实施退火。退火温度可以高于约200℃(例如在约200℃和约700℃之间的范围内的温度处)。在退火期间，可以将含氧工艺气体引导至其中放置有晶圆100的工艺室中。含氧工艺气体可以包括氧(O2)、臭氧(O3)或它们的组合。还可以使用蒸汽(H2O)。蒸汽可以在没有氧气(O2)或臭氧的情况下使用，或者可以与氧气(O2)和/或臭氧组合使用。
参考图4，凹进衬底部分20'，在相邻的STI区26之间形成沟槽28。相应的工艺步骤在图25所示的工艺流程200中示出为步骤204。根据本发明的一些实施例，通过干蚀刻来实施蚀刻。蚀刻气体可以包括HBr、Cl2和O2的混合物，或者诸如CF2、C2F6、CF4、NF3、SF6等的含氟气体。还可以使用湿蚀刻来实施蚀刻，并且蚀刻剂可以包括KOH、氢氧化四甲基铵(TMAH)、HF/HNO3/H2O(混合物)、CH3COOH、NH4OH、H2O2或异丙醇(IPA)。根据本发明的一些实施例，沟槽28的底部高于STI区26的底面。根据本发明的可选实施例，沟槽28的底部与STI区22的底面大致齐平。沟槽28的高度H2可以在约20nm和约100nm之间的范围内。沟槽28的宽度W2可以在约5nm和约20nm之间的范围内。沟槽28的纵横比大于约4，并且可以在约4和约20之间的范围内。
可以实施阱注入以将n型杂质或p型杂质注入到衬底20中以形成阱区，该阱区延伸至低于STI区26的底面的水平面。阱注入中引入的掺杂剂的导电类型与后续形成的FinFET的导电类型相反。例如，当要形成p型FinFET(具有p型源极/漏极区)时，阱注入包括注入诸如磷或砷的n型杂质。当要形成n型FinFET(具有n型源极/漏极区)时，阱注入包括注入诸如硼或铟的p型杂质。可以在阱注入之后实施进一步的退火。
参考图5，通过外延来沉积半导体晶种层30。相应的工艺步骤在图25所示的工艺流程200中示出为步骤206。选择用于沉积的温度，从而使得通过外延来生长晶种层的直接沉积在衬底部分20'的暴露表面上的至少部分。根据本发明的一些实施例，沉积的温度在约350℃和约700℃之间的范围内。
半导体晶种层30的沉积是非选择性的，并且因此在剩余的衬底部分20'的暴露顶面以及STI区26的侧壁和顶面两者上形成半导体晶种层30。半导体晶种层30形成为共形层，并且使用诸如原子层沉积(ALD)或化学汽相沉积(CVD)的共形沉积方法来形成。例如，半导体晶种层30的水平部分的厚度T1和垂直部分的厚度T2可以具有小于厚度T1和T2中的任一个的约20％或约10％的差异。
如果晶种层30包括硅，则用于形成半导体晶种层30的前体可以包括诸如SiH4、Si2H6、Si2Cl6、Si2H4Cl2、它们的混合物的含硅前体等。如果晶种层30包括锗，则前体可以包括诸如GeH4、Ge2H6、它们的混合物等的含锗前体。当晶种层30包括SiGe时，前体可以包括含硅前体(如上所述)和含锗前体(如上所述)。用于沉积的工艺气体的压力可以在约0.15Torr和约30Torr之间的范围内。根据本发明的一些实施例，半导体晶种层30是不含锗的硅层。根据本发明的可选实施例，半导体晶种层30是硅锗层。根据本发明的又一可选实施例，半导体晶种层30是不含硅的锗层。如图23A所示，半导体晶种层30的材料受到半导体鳍60的期望的材料的影响。晶种层30中的锗百分比可以等于或低于半导体鳍60中的锗百分比，并且可以等于或高于衬底20中的锗百分比。半导体晶种层30可具有在约1nm和约5nm之间的范围内的厚度。根据可选实施例，晶种层30由诸如硅碳、Ⅲ-Ⅴ族化合物半导体材料等的另一种半导体材料形成。
在沉积半导体晶种层30之后，形成保护层32(图6)以填充沟槽28的剩余部分。相应的工艺步骤在图25所示的工艺流程200中示出为步骤208。在图6中示出所得到的结构。根据本发明的一些实施例，保护层32由光刻胶形成。根据可选实施例，保护层32由与STI区26的材料不同的另一种材料形成。例如，保护层32可以由诸如旋涂玻璃、氮化硅、碳化硅等的无机材料或诸如聚酰亚胺或聚苯并恶唑(PBO)的有机材料(其可以是聚合物)形成。保护层32的性质不同于STI区26的性质，从而使得在后续的半导体晶种层30的蚀刻中，不损坏STI区26。保护层32可具有大致平坦的顶面，当保护层32由光刻胶、聚合物或旋涂介电材料形成时，可以通过旋涂涂层来产生该大致平坦的顶面。根据一些实施例，当所形成的保护层32的顶面不平坦时，可以实施诸如CMP或机械研磨的平坦化步骤。可以在暴露半导体晶种层30之前的任何时候停止平坦化。也可以使用半导体晶种层30或STI区26作为停止层来停止平坦化。所得到的保护层32的顶面因此可以高于、低于或齐平于STI区26的顶面，并且可以高于、低于或齐平于晶种层30的顶面。
图7示出回蚀刻保护层32。由箭头34表示回蚀刻。相应的工艺步骤在图25所示的工艺流程200中示出为步骤210。回蚀刻可以包括干蚀刻和/或湿蚀刻。而且，回蚀刻可以是各向同性的或各向异性的。根据本发明的一些实施例，使用攻击保护层32，但不攻击半导体晶种层30和STI区26的蚀刻剂实施回蚀刻。作为保护层32的回蚀刻的结果，凹进剩余的保护层32以占据沟槽28的底部。剩余的保护层32的顶面可以是大致平坦的或轻微弯曲的。
图8示出回蚀刻半导体晶种层30。相应的工艺步骤在图25所示的工艺流程200中示出为步骤212。根据本发明的一些实施例，当晶种层30包括硅时，通过使用氨溶液(HN4OH)的湿蚀刻来实施回蚀刻半导体晶种层30。根据本发明的可选实施例，通过使用诸如CF4、CHF3、CH2F2等的含氟气体的干蚀刻来实施回蚀刻。在蚀刻中，由于保护层32的保护，位于保护层32和STI区26之间的半导体晶种层30的底部未被蚀刻。在蚀刻中去除半导体晶种层30的顶部，并且在图8中示出所得到的结构。
根据本发明的可选实施例，替换在单独的步骤中蚀刻保护层32和半导体晶种层30，使用相同的蚀刻剂在共同的蚀刻步骤中蚀刻保护层32和半导体晶种层30两者。由于半导体晶种层30是薄的，所以保持适中(不太高)的蚀刻选择性以能够实现保护层32和半导体晶种层30的同时蚀刻。蚀刻选择性是保护层32的蚀刻速率与半导体晶种层30的蚀刻速率的比率。例如，根据半导体晶种层30和保护层32的材料，可以使用具有用于蚀刻半导体晶种层30的一种蚀刻气体和用于蚀刻保护层32的另一种蚀刻气体的两种蚀刻气体的混合物。根据其他实施例，使用攻击半导体晶种层30和保护层32两者的单一蚀刻气体或蚀刻溶液。
在蚀刻半导体晶种层30的上部之后，根据保护层32的材料，例如在各向同性蚀刻工艺(干或湿)中去除保护层32。相应的工艺步骤在图25所示的工艺流程200中示出为步骤214。如图9所示的所得到的结构，其中，剩余的晶种层30具有包括底部和侧壁部分的盆形形状。剩余的高度H3可以比(W2)/2更薄，以防止在后续的半导体区36的自底向上生长中的Ge生长诱导的侧壁合并(如图10所示)。半导体晶种层30的凹进高度H3可以在约3nm和约10nm之间的范围内。半导体晶种层30的凹进深度(H2-H3)可以大于约10nm，并且可以在约10nm和约107nm之间的范围内。H3/H2的比率可以在约2和约33之间的范围内。
图10示出半导体区36的选择性外延。相应的工艺步骤在图25所示的工艺流程200中示出为步骤216。根据本发明的一些实施例，外延区36可以是硅锗区。例如，锗原子百分比可以是在0％和100％之间(并且包括0％和100％)的范围内的任何值。根据本发明的可选实施例，外延区36是其中不含硅的锗区。外延区36也可以由诸如硅碳或Ⅲ-Ⅴ化合物半导体的其他半导体材料形成。
根据外延区36是硅区、硅锗区还是锗区，相应的工艺气体可以包括硅烷(SiH4)、锗烷(GeH4)或硅烷和锗烷的混合物。而且，可以将诸如氯化氢(HCl)的蚀刻气体添加到工艺气体中以实现选择性生长，从而使得外延区36从半导体晶种层30生长，而不从STI区26的暴露表面生长。根据本发明的一些实施例，前体中可以包括含有n型杂质的工艺气体(诸如含磷工艺气体)或含有p型杂质的工艺气体(诸如含硼工艺气体)，从而使得将外延区36原位掺杂成与阱区相同的导电类型。根据本发明的可选实施例，在用于形成外延区36的工艺气体中不包括含有n型杂质的工艺气体和含有p型杂质的工艺气体。
外延区36的顶面可以具有各种形状，并且可以是圆形的顶面、具有切面的顶面或具有另一种形状。外延区36的顶面可以具有凸形或凹形(参考图23C和图23D)。例如，图23C示出的外延区36的顶面具有包括小切面的凸形形状。图23D示出的外延区36的顶面具有还包括小切面的凹形形状。切面可以是直的，并且包括水平切面和倾斜切面。外延区36的顶面的不同形状是不同的工艺条件、不同的外延持续时间等的结果。
通过图5至图10所示的工艺步骤，以自底向上的方式部分地填充沟槽28。比较图4和图10，应当注意，如图10所示的沟槽28比图4中所示的沟槽28具有更小的纵横比。减小凹槽的纵横比可以减小在后续的沟槽28的间隙填充中产生空隙的可能性。
图11至图15示出根据本发明的一些实施例的进一步部分填充的沟槽28。通过在图25中所示的工艺流程中将工艺循环回到步骤206来表示工艺步骤。重复如图25所示的步骤206、208、210、212、214和216。参考图11，沉积半导体晶种层40。选择用于沉积的温度，从而使得外延生长晶种层40的直接沉积在半导体区36的暴露表面上的部分。半导体晶种层40的材料可以从与用于形成半导体晶种层30相同的候选材料组中选择。此外，半导体晶种层40的形成方法可以从与用于形成半导体晶种层30相同的候选方法组中选择。根据本发明的一些实施例，半导体晶种层40和半导体晶种层30由相同的材料形成并且具有相同的组分。根据本发明的可选实施例，半导体晶种层40和半导体晶种层30具有不同的组分。贯穿整个说明书，当两层称为具有相同的组分时，这意味着这两层具有相同类型的元素，并且这两层中的元素的百分比彼此相同。相反，当两层称为具有不同的组分时，这意味着这两层中的一层或者具有至少一种不在另一层中的元素，或者两层具有相同的元素，但是这两层中的元素的百分比彼此不同。例如，半导体晶种层30可以由硅或硅锗形成，而半导体晶种层40可以由硅或硅锗形成，其中，半导体晶种层40中的锗百分比等于或高于半导体晶种层30中的锗百分比。
半导体晶种层40的沉积也是非选择性的，并且因此半导体晶种层40形成在半导体区36和STI区26两者上。例如，半导体晶种层40形成为共形层，其厚度在约1nm和约5nm之间的范围内。
在沉积半导体晶种层40之后，形成保护层42以填充沟槽28的剩余部分(图11)。在图12中示出所得到的结构。根据本发明的一些实施例，保护层42由从与用于形成保护层32相同的候选材料中选择的材料形成，保护层42可以是光刻胶、无机材料或有机材料。保护层42的性质不同于STI区26的性质，从而使得在后续的半导体晶种层40的蚀刻中，不损坏STI区26。保护层42的顶面制成为大致平坦的，这可以通过旋涂和/或平坦化来实现。所得到的保护层42的顶面可以高于、低于或齐平于STI区26的顶面，并且可以高于、低于或齐平于晶种层40的顶面。
图13示出保护层42和半导体晶种层40的回蚀刻。所得到的工艺步骤可以包括首先蚀刻保护层42，接着蚀刻半导体晶种层40。可选地，可以在共同的工艺中同时蚀刻保护层42和半导体晶种层40。如参考图7和图8所讨论的，蚀刻工艺可以类似于在保护层32和半导体晶种层30的蚀刻中所使用的蚀刻工艺。
在去除半导体晶种层40之后，根据保护层42的材料，例如在各向同性蚀刻工艺中去除保护层42。可以通过干蚀刻或湿蚀刻来实现保护层42的去除。在图14中示出所得到的结构。
图15示出半导体区46的选择性外延。外延区46可以是硅锗区。根据一些实施例，锗原子百分比可以是在0％和100％之间(并且包括0％和100％)的范围内的任何值。根据本发明的可选实施例，外延区46是其中不含硅的锗区。
根据外延区46是硅区、硅锗区还是锗区，工艺气体可以包括硅烷、锗烷或硅烷和锗烷的混合物。形成工艺可以类似于外延区36的形成，并且因此在此不再重复。根据一些实施例，外延区46具有与外延区36相同的组分。根据可选实施例，外延区46具有与外延区36不同的组分。例如，外延区36和46两者可以由硅锗形成，并且外延区46可以具有比外延区36的锗百分比更高的锗百分比。
通过图11至图15所示的工艺步骤，沟槽28的纵横比进一步减小至比图10所示的沟槽28的纵横比更小。根据本发明的一些实施例，可以重复图11至图15中所示的工艺以在外延区46上方形成多个晶种层和外延区以进一步以自底向上的方式填充沟槽28，并且沟槽28的纵横比进一步减小。通过重复图25所示的步骤206、208、210、212、214和216来实现相应的工艺。例如，图16、图17、图18和图19示出用于形成半导体晶种层50和外延区56的工艺，其中使用保护层52来限定晶种层50的高度。工艺细节类似于参考图11至图15所讨论的内容，这里不再重复细节。
半导体晶种层50可以由与半导体晶种层30和40相同的材料或不同的材料形成。例如，半导体晶种层50可以由硅或硅锗形成。当由硅锗形成时，半导体晶种层50的锗百分比可以等于或大于半导体晶种层40和30的锗百分比。外延区56也可以由与外延区36和46相同的材料或不同的材料形成。例如，外延区56可以由硅锗或没有硅的锗形成。当由硅锗形成时，外延区56的锗百分比可以等于或大于外延区36和46的锗百分比。
图20示意性地示出多个半导体晶种层和半导体区的沉积和回蚀刻。半导体晶种层示出为层57(包括层57A和57B，并且可以形成更多或更少)。半导体区示出为层58(包括层58A和58B，并且可以形成更多或更少)。可以从用于形成下面的半导体晶种层30、40和50以及半导体区36、46和56的候选材料和工艺中找到材料和形成工艺的细节。根据本发明的一些实施例，晶种层57(以及30、40和50)的每个的高度也可以小于相应沟槽的宽度W2的一半以防止从相应的晶种层的相对侧壁部分生长的半导体区的部分合并。应当理解，所有晶种层的总数可以是等于或大于2的任何数量，尽管五个晶种层示出为实例。
图21示出半导体区58B的平坦化(诸如CMP或机械研磨)，从而使得顶部半导体区58B的顶面与STI区26的顶面共面。而且，在平坦化之后，顶部晶种层57B的顶部边缘可以齐平于(如图所示)或者比低于相应的半导体区58B的顶面，并且根据一些实施例，虚线59示意性地示出晶种层57B的顶部边缘的水平面。
根据本发明的一些实施例，外延区58由硅锗、锗或其他适当的半导体材料形成。此外，当由硅锗形成时，外延区58A和58B的锗百分比可以等于或高于晶种层30和40以及外延区36、46和56中的锗百分比中的任何一个。例如，外延区58A和58B中的锗百分比可以在约30％和约100％之间的范围内，并且包括约30％和约100％。外延区58的形成和外延区56的形成可以是原位的，其间没有真空破坏。
应当理解，在上面讨论的实施例中，外延区36、46和56以及晶种层30、40和50称为包括硅和/或锗(作为实例)，外延区也可以由诸如硅、硅碳、Ⅲ-Ⅴ族化合物半导体材料等的其他适当的半导体材料形成。
接下来，如图22所示，凹进如图21所示的STI区26以形成半导体鳍60。相应的工艺步骤在图25所示的工艺流程200中示出为步骤218。可以使用干蚀刻工艺或湿蚀刻工艺来实施STI区26的凹进。根据本发明的一些实施例，使用干蚀刻方法实施STI区26的凹进，其中工艺气体包括NH3和HF。根据本发明的可选实施例，使用湿蚀刻方法实施STI区26的凹进，其中蚀刻剂溶液是稀释的HF溶液，其可具有低于约1％的HF浓度。
下文中将外延区和相应晶种层的突出得比剩余的STI区26的顶面更高的突出部分称为半导体鳍60。半导体鳍60的高度H5可以在原始衬底部分20'的高度H1(图2)的约10％和约50％之间的范围内。
在凹进STI区26以形成半导体鳍60之后，对半导体鳍60实施多个工艺步骤，该工艺步骤可包括阱注入、栅极堆叠件的形成、多个清洁步骤等。因此形成FinFET。图23A中示出示例性FinFET 62，其也示出栅极堆叠件68的形成。栅极堆叠件68包括位于鳍60的顶面和侧壁上的栅极电介质64以及位于栅极电介质64上方的栅电极66。相应的工艺步骤在图25所示的工艺流程200中示出为步骤220。栅极电介质64可以通过热氧化工艺来形成，并且因此可以包括热氧化硅。栅极电介质64的形成还可以包括沉积步骤，并且所得到的栅极电介质64可以包括高k介电材料或非高k介电材料。然后在栅极电介质64上形成栅电极66。可以使用先栅方法或后栅方法形成栅极电介质64和栅电极66。
图24A示出根据本发明的一些实施例的FinFET 62。在这些实施例中，底部晶种层57A延伸至稍微低于STI区26的顶面。条20'的位于底部晶种层57A下方的部分是原始衬底20的部分。不存在完全低于STI区26的顶面的任何晶种层。深度D1(其是晶种层57A在STI区26的顶面下方延伸的深度)可以大于约5nm。
图23B示出FinFET 62的截面图，其中，该截面图是在图23A中从包括线23B-23B的平面获得的。如图23B所示，在半导体鳍60上形成多个栅极堆叠件68，并且在栅极堆叠件68之间形成源极和漏极区70。相应的工艺步骤在图25所示的工艺流程200中示出为步骤222。源极和漏极区70可以通过蚀刻半导体鳍60的位于栅极堆叠件68之间的部分来形成，并且外延生长诸如硅磷、硅碳磷、硅锗硼、锗硼、Ⅲ-Ⅴ族化合物半导体或其他适当的材料的另一半导体材料。通过公共源极区和公共漏极区70来将半导体鳍60的剩余部分彼此分离。可以互连栅极堆叠件68，可以互连源极区70，并且可以互连漏极区70以形成FinFET 62。
还如图23B所示，半导体晶种层30、40、50、57A和57B以及外延区36、46、56、58A和58B的组合可以连续地延伸至多个栅极堆叠件68和多个源极和漏极区70下面。当在这些层和区域的组分上存在足够的差异时，包括交替的晶种层和外延半导体区的复合结构可以是可区分的(例如通过透射电子显微镜(TEM)、扫描电子显微镜(SEM)、二次离子质谱(SIMS)等)。可选地，如果在这些层和区域的组分中没有足够的差异，和/或通过退火工艺降低差异，则包括交替的晶种层和外延半导体区的复合结构可能是不可区分的。
图24B示出根据本发明的一些实施例的FinFET 62的截面图。从图24A中的包括24B-24B的平面获得该截面图。根据一些实施例，晶种层57A是底部晶种层。
图23A和图23B还示出其中上半导体晶种层可以与或可以不与下部半导体晶种层合并的一些实例。例如，作为实例，晶种层40示出为与晶种层30接触，并且作为另一实例，晶种层50示为通过外延区46的部分与晶种层40间隔开。应当注意，这些仅仅是实例，并且晶种层是否接触下面的晶种层取决于诸如外延区36和46生长多长的工艺。
本发明的实施例具有一些有优势的部件。通过在沟槽的底部处形成半导体晶种层并且实施选择性外延，自底向上填充沟槽。当部分地填充沟槽的底部时，沟槽的纵横比减小，并且可以填充剩余的沟槽而不产生空隙。
根据本发明的一些实施例，一种方法包括：蚀刻半导体材料的位于隔离区之间的部分以形成沟槽；形成在沟槽的底面和侧壁上延伸的半导体晶种层；回蚀刻第一半导晶种层直到半导体晶种层的顶面低于隔离区的顶面，实施选择性外延以从半导体晶种层生长半导体区，以及在半导体区上方形成额外的半导体区以填充沟槽。在实施例中，回蚀刻第一半导体晶种层包括：在第一半导体晶种层上方形成保护层；回蚀刻保护层，其中，使用保护层作为蚀刻掩模来实施回蚀刻第一半导体晶种层；并且在生长第一半导体晶种层之前，去除保护层。在实施例中，形成保护层包括分配光刻胶。在实施例中，第一半导体晶种层包括具有彼此接近的厚度的水平部分和垂直部分。在实施例中，在回蚀刻第一半导体晶种层之后，第一半导体晶种层具有盆形形状。在实施例中，形成第一半导体晶种层是非选择性的，并且从隔离区的两个表面和半导体材料的顶面生长第一半导体晶种层。在实施例中，形成第一半导体晶种层包括生长硅层，其中，硅层不含锗。在实施例中，形成第一半导体晶种层包括生长硅锗层。在实施例中，该方法还包括在第一半导体区上方形成第二半导体晶种层，其中，第二半导体晶种层包括位于隔离区的顶面上的第一部分和延伸到沟槽中的第二部分；回蚀刻第二半导体晶种层；以及实施第二选择性外延以从所述第二半导体晶种层生长第二半导体区，其中，在第二半导体区上方形成额外的半导体区。
根据本发明的一些实施例，一种方法包括形成延伸到半导体衬底中的隔离区；蚀刻半导体衬底的位于隔离区之间的部分以形成沟槽；以及实施多个循环，每个循环包括：生长半导体晶种层，其中，半导体晶种层包括位于沟槽中的第一部分和位于沟槽外的第二部分；将保护层填充到沟槽中；回蚀刻保护层，从而使得保护层的顶面低于隔离区的顶面；蚀刻半导体晶种层的部分；去除保护层；并且从半导体晶种层生长外延区。在实施例中，使用原子层沉积来形成半导体晶种层。在实施例中，使用化学汽相沉积来形成半导体晶种层。在实施例中，该方法还包括生长额外的半导体区以完全填充沟槽；对额外的半导体区实施平坦化；以及凹进隔离区，从而使得额外的半导体区的顶部形成半导体鳍。在实施例中，生长半导体晶种层包括生长硅层。在实施例中，生长半导体晶种层包括生长硅锗层。
根据本发明的一些实施例，一种器件包括半导体衬底；延伸到半导体衬底中的隔离区；位于隔离区之间的第一半导体晶种层，第一半导体晶种层包括位于半导体衬底的部分的顶面上的第一部分；以及位于隔离区的侧壁上的第二部分和第三部分，其中，第二部分和第三部分的顶面低于隔离区的顶面；以及位于第一半导体晶种层的第二部分和第三部分之间的第一半导体区，其中第一半导体晶种层和第一半导体区具有不同的组分。在实施例中，器件还包括位于隔离区之间的第二半导体区，其中，第二半导体区位于第一半导体区上方，并且第一半导体区和第二半导体区具有不同的组分。在实施例中，第二半导体区的部分高于隔离区的顶面以形成半导体鳍，并且器件还包括位于半导体鳍上的栅极堆叠件。在实施例中，第一半导体晶种层包括硅，并且其中不含锗。在实施例中，第一半导体晶种层包括硅锗。
根据本发明的一些实施例，一种方法包括形成延伸到半导体衬底中的隔离区；蚀刻半导体衬底的位于隔离区之间部分以形成沟槽；形成半导体晶种层，半导体晶种层包括延伸到沟槽中的第一部分和位于沟槽外的第二部分；用保护层填充沟槽，其中，保护层位于半导体晶种层的底部上；回蚀刻半导体晶种层和保护层，其中，半导体晶种层和保护层的剩余部分的顶面低于隔离区的顶面；并去除保护层。在实施例中，在蚀刻保护层之后蚀刻半导体晶种层，并且使用保护层的剩余部分作为蚀刻掩模，蚀刻半导体晶种层。在实施例中，在共同的工艺中蚀刻半导体晶种层和保护层。在实施例中，该方法还包括在去除保护层留下的间隔中选择性生长半导体区。在实施例中，半导体晶种层和半导体区由不同的半导体材料形成。
根据本发明的一些实施例，一种器件包括半导体衬底；延伸到半导体衬底中的隔离区；以及位于隔离区之间的多个半导体区，其中，多个半导体区中的一个上半导体区与多个半导体区中的相应的一个下半导体区重叠，其中，多个半导体区中的每个包括：晶种层，以及位于晶种层的底部上方的外延半导体区，其中，晶种层和外延半导体区由不同的半导体材料形成。在实施例中，晶种层包括：底部；以及侧壁部分，位于晶种层的底部上方，并连接至晶种层的底部的相对端部，其中，外延半导体区位于晶种层的侧壁部分之间。在实施例中，晶种层由硅形成，并且外延半导体区由硅锗形成。
根据本发明的一些实施例，一种器件包括半导体衬底；延伸到半导体衬底中的隔离区；以及位于隔离区的相对部分之间的半导体区，半导体区包括晶种层，其中，晶种层包括底部，和接触隔离区的侧壁的侧壁部分，其中，底部和侧壁部分形成盆；以及位于盆中的外延半导体区，其中，外延半导体区和晶种层由不同的半导体材料形成。在实施例中，器件还包括在位于半导体区上方的额外的半导体区，其中，额外的半导体区包括位于隔离区的相对部分之间的下部；以及高于隔离区的顶面突出的上部。
根据本发明的一个方面，提供一种形成半导体器件的方法，包括：蚀刻半导体材料的位于隔离区之间的部分以形成沟槽；形成在沟槽的底面和侧壁上延伸的第一半导体晶种层；回蚀刻第一半导体晶种层直到第一半导体晶种层的顶面低于隔离区的顶面；实施第一选择性外延以从第一半导体晶种层生长第一半导体区；以及在第一半导体区上方形成额外的半导体区以填充沟槽。
根据本发明的一个实施例，回蚀刻第一半导体晶种层包括：在第一半导体晶种层上方形成保护层；回蚀刻保护层，其中，使用保护层作为蚀刻掩模来实施回蚀刻第一半导体晶种层；以及在生长第一半导体晶种层之前，去除保护层。
根据本发明的一个实施例，形成保护层包括分配光刻胶。
根据本发明的一个实施例，第一半导体晶种层包括具有彼此接近的厚度的水平部分和垂直部分。
根据本发明的一个实施例，在回蚀刻第一半导体晶种层之后，第一半导体晶种层具有盆形形状。
根据本发明的一个实施例，形成第一半导体晶种层是非选择性的，并且从隔离区的两个表面和半导体材料的顶面生长第一半导体晶种层。
根据本发明的一个实施例，形成第一半导体晶种层包括生长硅层，其中，硅层不含锗。
根据本发明的一个实施例，形成第一半导体晶种层包括生长硅锗层。
根据本发明的一个实施例，方法还包括：在第一半导体区上方形成第二半导体晶种层，其中，第二半导体晶种层包括位于隔离区的顶面上的第一部分和延伸到沟槽中的第二部分；回蚀刻第二半导体晶种层；以及实施第二选择性外延以从第二半导体晶种层生长第二半导体区，其中，在第二半导体区上方形成额外的半导体区。
根据本发明的另一方面，提供一种形成半导体器件的方法，包括：形成与半导体衬底的表面相邻的隔离区；蚀刻半导体衬底的位于隔离区之间的部分以形成沟槽；以及实施多个循环，每个循环包括：生长包括位于沟槽中的第一部分和位于沟槽外的第二部分的半导体晶种层；将保护层填充到沟槽中；回蚀刻保护层，从而使得保护层的顶面低于隔离区的顶面；蚀刻半导体晶种层的部分；去除保护层；以及从半导体晶种层生长外延区。
根据本发明的一个实施例，使用原子层沉积来形成半导体晶种层。
根据本发明的一个实施例，使用化学汽相沉积来形成半导体晶种层。
根据本发明的一个实施例，方法还包括：凹进隔离区以形成半导体鳍，并且半导体鳍包括半导体晶种层中的一个和外延区中的一个的至少部分。
根据本发明的一个实施例，生长半导体晶种层包括生长硅层。
根据本发明的一个实施例，生长半导体晶种层包括生长硅锗层。
根据本发明的另一方面，提供一种半导体器件，包括：半导体衬底；与半导体衬底的表面相邻的隔离区；位于隔离区之间的第一半导体晶种层，第一半导体晶种层包括：位于半导体衬底的一部分的顶面上的第一部分；以及位于隔离区的侧壁上的第二部分和第三部分，其中，第二部分和第三部分的顶面低于隔离区的顶面；以及第一半导体区，第一半导体区位于第一半导体晶种层的第二部分与第三部分之间，其中，第一半导体晶种层和第一半导体区具有不同的组分。
根据本发明的一个实施例，器件还包括：位于第一半导体区上方的第二晶种层；以及第二半导体区，第二半导体区位于第二晶种层上方并接触第二晶种层，其中，第二半导体区位于第一半导体区上方。
根据本发明的一个实施例，第二晶种层的一部分和第二半导体区的一部分高于隔离区的顶面以形成半导体鳍，并且器件还包括位于半导体鳍上的栅极堆叠件。
根据本发明的一个实施例，第一半导体晶种层包括硅，且第一半导体晶种层中不含锗。
根据本发明的一个实施例，第一半导体晶种层包括硅锗。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
蚀刻半导体材料的位于隔离区之间的部分以形成沟槽；
形成在所述沟槽的底面和侧壁上延伸的第一半导体晶种层；
回蚀刻所述第一半导体晶种层直到所述第一半导体晶种层的顶面低于所述隔离区的顶面；
实施第一选择性外延以从所述第一半导体晶种层生长第一半导体区；以及
在所述第一半导体区上方形成额外的半导体区以填充所述沟槽。
2.根据权利要求1所述的方法，其中，回蚀刻所述第一半导体晶种层包括：
在所述第一半导体晶种层上方形成保护层；
回蚀刻所述保护层，其中，使用所述保护层作为蚀刻掩模来实施回蚀刻所述第一半导体晶种层；以及
在生长所述第一半导体晶种层之前，去除所述保护层。
3.根据权利要求2所述的方法，其中，形成所述保护层包括分配光刻胶。
4.根据权利要求1所述的方法，其中，所述第一半导体晶种层包括具有彼此接近的厚度的水平部分和垂直部分。
5.根据权利要求1所述的方法，其中，在回蚀刻所述第一半导体晶种层之后，所述第一半导体晶种层具有盆形形状。
6.根据权利要求1所述的方法，其中，形成所述第一半导体晶种层是非选择性的，并且从所述隔离区的两个表面和所述半导体材料的顶面生长所述第一半导体晶种层。
7.根据权利要求1所述的方法，其中，形成所述第一半导体晶种层包括生长硅层，其中，所述硅层不含锗。
8.根据权利要求1所述的方法，其中，形成所述第一半导体晶种层包括生长硅锗层。
9.一种形成半导体器件的方法，包括：
形成与半导体衬底的表面相邻的隔离区；
蚀刻所述半导体衬底的位于所述隔离区之间的部分以形成沟槽；以及
实施多个循环，每个所述循环包括：
生长包括位于所述沟槽中的第一部分和位于所述沟槽外的第二部分的半导体晶种层；
将保护层填充到所述沟槽中；
回蚀刻所述保护层，从而使得所述保护层的顶面低于所述隔离区的顶面；
蚀刻所述半导体晶种层的部分；
去除所述保护层；以及
从所述半导体晶种层生长外延区。
10.一种半导体器件，包括：
半导体衬底；
与所述半导体衬底的表面相邻的隔离区；
位于所述隔离区之间的第一半导体晶种层，所述第一半导体晶种层包括：
位于所述半导体衬底的一部分的顶面上的第一部分；以及
位于所述隔离区的侧壁上的第二部分和第三部分，其中，所述第二部分和所述第三部分的顶面低于所述隔离区的顶面；以及
第一半导体区，所述第一半导体区位于所述第一半导体晶种层的所述第二部分与所述第三部分之间，其中，所述第一半导体晶种层和所述第一半导体区具有不同的组分。
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