CN105336569B

CN105336569B - 半导体器件制造方法

Info

Publication number: CN105336569B
Application number: CN201410328581.1A
Authority: CN
Inventors: 王桂磊; 殷华湘; 赵超
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2014-07-10
Filing date: 2014-07-10
Publication date: 2019-01-18
Anticipated expiration: 2034-07-10
Also published as: CN105336569A

Abstract

一种半导体器件制造方法，包括：步骤S1，将包含基础结构的半导体晶片载入反应腔室；步骤S2，对半导体晶片预烘培；步骤S3，在基础结构上选择性外延生长薄膜；步骤S4，后刻蚀，去除基础结构顶部的蘑菇状突起；步骤S5，将半导体晶片移出反应腔室。依照本发明的半导体器件制造方法，调整了外延生长工艺参数，在保证外延生长良好的前提下提高外延生长的选择性，有效消除蘑菇状缺陷。

Description

半导体器件制造方法

技术领域

本发明涉及一种半导体器件制造方法，特别是涉及一种在鳍片场效应晶体管(FinFET)器件集成中硅外延选择性生长的方法。

背景技术

当前通过单一缩减特征尺寸来降低成本的方法已经遇到了瓶颈，特别是当特征尺寸降至150nm以下时，很多物理参数不能按比例变化，例如硅禁带宽度Eg、费米势φF、界面态及氧化层电荷Qox、热电势Vt以及pn结自建势等等，这些将影响按比例缩小的器件性能。近30年来，半导体器件一直按照摩尔定律等比例缩小，半导体集成电路的特征尺寸不断缩小，集成度不断提高。随着技术节点进入深亚微米领域，例如100nm以内，甚至45nm以内，传统场效应晶体管(FET)，也即平面FET，开始遭遇各种基本物理定律的限制，使其等比例缩小的前景受到挑战。众多新型结构的FET被开发出来，以应对现实的需求，其中，FinFET就是一种很具等比例缩小潜力的新结构器件。

FinFET，鳍状场效应晶体管，是一种多栅半导体器件。由于结构上的独有特点，FinFET成为深亚微米集成电路领域很具发展前景的器件。顾名思义，FinFET包括一个垂直于体硅的衬底的Fin，Fin被称为鳍片或鳍状半导体柱，不同的FinTET被STI结构分割开来。不同于常规的平面FET，FinFET的沟道区位于Fin之内。栅极绝缘层和栅极在侧面和顶面包围Fin，从而形成至少两面的栅极，即位于Fin的两个侧面上的栅极；同时，通过控制Fin的厚度，使得FinFET具有极佳的特性：更好的短沟道效应抑制能力，更好的亚阈值斜率，较低的关态电流，消除了浮体效应，更低的工作电压，更有利于按比例缩小。

除了器件结构，半导体器件的等比例缩小，对半导体材料也提出了更高的要求。目前，主流FinFET多采用硅作为鳍片材料，也即器件沟道材料为硅，而硅的载流子迁移率并不能完全满足高速IC的要求。需要在NMOS和PMOS晶体管源漏区域中引入不同的材料，将应力施加并引入到MOSFET沟道区，用来改善载流子的迁移率，进一步提升晶体管的性能。例如在晶面为(100)的晶片上，沟道区晶向为<110>，在PMOS中沿着纵轴方向(沿源漏方向)的应力需要为压力，沿着横轴方向的应力需要为张力；而在NMOS中沿着纵轴方向的应力需要为张力，而沿着横轴方向的应力为压力。也即将沿着源(Source，简称S--漏(Drain，简称D)方向的张力引入NMOS沟道；而将沿着S-D方向的压力引入PMOS沟道。常用的对PMOS沟道施加压应力的方法，是沿着S-D方向在源漏区上外延生长出SiGe应力层，由于SiGe晶格常数大于Si，故S/D的应力层会对于其之间的沟道区施加压应力，增大了空穴的迁移率从而增大了PMOS的驱动电流。同样，在源漏区上外延生长晶格常数小于Si的Si:C应力层可对NMOS沟道提供张力。

外延工艺是常用的一种生长SiGe，Ge，SiC，GeSn等应变材料的方法，特别是选择性外延工艺对于器件集成来讲作用更大，要求也严格，工艺更具挑战性。选择性外延沉积经常被用于将含硅材料(例如，Si，SiGe和Si:C)的外延层("epilayers")形成为结(同质结或者异质结)。选择性外延沉积最终的效果是在介质区域上没有外延薄膜的生长，在硅暴露区域上生长外延层。在半导体器件内，诸如抬升的源极/漏极、延伸的源极/漏极、双极器件的底层沉积等等可以使用选择性外延。典型选择性外延工艺包含沉积反应和蚀刻反应，通常二者是同时进行的。在沉积工艺期间，外延层形成在单晶表面上，而多晶材料层和/或非晶材料层沉积在诸如存在的多晶层和/或非晶层的至少第二层上。沉积和蚀刻反应以关于外延层和关于多晶和/或非晶层的相对不同的反应速率同时发生。但是，一般以比外延层更快的速率蚀刻所沉积的多晶/非晶层。因此，通过改变蚀刻气体的浓度，使用选择性工艺实现外延材料的沉积、多晶材料的有限沉积或者不沉积。例如，选择性外延工艺可以实现在单晶硅表面上含硅材料的外延层的形成，而在其它介电质的表面上不留下含硅材料的多晶和/或非晶层的任何沉积。

然而，目前常规的外延选择性工艺中所需要遇到的实际问题要复杂的多，例如在FinFet NMOS器件集成中，含Si材料的选择性外延前所暴露在外的区域有：SiN材料的侧墙，等离子体淀积的SiO₂的掩膜层，高致密性的STI SiO₂和Si的源漏端。同时目前在FinFet中含Si的选择性外延可使用的温度范围为750-800度，温度过高会对Finfet器件电学性能有影响，而太低温度在Si上的生长速率太慢，无法满足实际生长的要求，所以合适的反应温度选择对Si的选择性外延工艺影响很大。

此外，而且在合适的温度范围区间内，另外使用不同的Si源的前驱体气体，选择性会有很大的不同，例如Si₂H₂Cl₂(DCS)和SiH₄，Si₂H₂Cl₂反应源在反应中的选择性与SiH₄相比要好，主要是因为DCS所含的Cl基增加了刻蚀的效果，而且抑制了在介质(SiN,SiO₂)的表面进行成核，但是DCS在SiN介质的表面的成核速度要大于SiO₂；而SiH4则会比较容易在介质(SiN,SiO₂)的表面反应生成多晶层，但是如果这两种反应源在多晶硅介质表面都会非常容易生长形成多晶Si层。所以在选择性外延中，如果选择性不好，就会在SiN侧墙(spacer)的侧壁，以及HM的顶部以及侧部出现多晶层，如图2所示，形成形状为“蘑菇(mushroom)”的缺陷，如果mushroom过多就会使栅极和源漏连通，使器件失效。

发明内容

因此，本发明的目的在于克服上述缺点，在保证外延生长良好的前提下提高外延生长的选择性，有效消除蘑菇状缺陷。

本发明提供了一种半导体器件制造方法，包括：步骤S1，将包含基础结构的半导体晶片载入反应腔室；步骤S2，对半导体晶片预烘培；步骤S3，在基础结构上选择性外延生长薄膜；步骤S4，后刻蚀，去除基础结构顶部的蘑菇状突起；步骤S5，将半导体晶片移出反应腔室。

其中，在步骤S1之前，进一步包括步骤S0，对基础结构的顶面进行清洗和/或对反应腔室内壁进行清洗。

其中，基础结构为后栅工艺形成的FinFET。

其中，在步骤S1中对半导体晶片加热以使其升温至第一温度，第一温度低于步骤S3中的第二温度；在步骤S5中对半导体晶片降温以使其降温至第三温度，第三温度低于第二温度但是高于第一温度。

其中，在步骤S2中，在反应腔室内通入还原性气体，去除基础结构顶面的氧化物。

其中，还原性气体包括氢气，流量为20-180slm。

其中，还原性气体进一步包括NH₃、GeH₄、Ge₂H₆之一或其组合，流量为20-500sccm，占氢气体积的10％。

其中，步骤S4中，通入流量2-20slm的Cl₂或HCl。

其中，步骤S3和/或步骤S4中，温度为750至780摄氏度，气压为20Torr至大气压，腔内载气H₂的流量为20-180slm。

其中，步骤S3与步骤S4之间，还交替地包括多个步骤S3和/或步骤S4。

其中，在步骤S3中，进一步通入PH₃、AsH₃、CH₃Si之一或其组合以原位掺杂。

依照本发明的半导体器件制造方法，调整了外延生长工艺参数，在保证外延生长良好的前提下提高外延生长的选择性，有效消除蘑菇状缺陷。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图3是显示了根据本发明的半导体器件制造方法的剖视图；以及

图4是示出了根据本发明的半导体器件制造方法的工艺流程图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了在保证外延生长良好的前提下提高外延生长的选择性、有效消除蘑菇状缺陷的半导体外延工艺方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或工艺步骤。这些修饰除非特别说明并非暗示所修饰器件结构或工艺步骤的空间、次序或层级关系。

首先，如图1所示，形成基础结构。

提供衬底1，可以是体Si、绝缘层上Si(SOI)等常用的半导体硅基衬底，或者体Ge、绝缘体上Ge(GeOI)，也可以是SiGe、GaAs、GaN等化合物半导体衬底，还可以是蓝宝石、SiC、AlN等绝缘衬底，衬底的选择依据其上要制作的具体半导体器件的电学性能需要而设定。在本发明中，实施例所举的半导体器件例如为基于CMOS工艺的FinFET，因此从与其他工艺兼容以及成本控制的角度考虑，优选体硅或SOI作为衬底1的材料。

在衬底1上形成掩模图形(未示出)。衬底1采用旋涂、喷涂、丝网印刷、CVD等工艺，在衬底1的顶表面上形成掩模材料并且采用传统的曝光/刻蚀工艺形成沿第一方向延伸(平行于纸面)的平行的多个掩模图形。掩模图形可以是光刻胶的软质掩模，还可以是氮化物、氧化物或其堆叠结构(例如ONO结构)的硬质掩模。

以掩模图形PR为掩模，刻蚀衬底1，形成了从衬底1顶表面垂直向上竖起的多个沿第一方向平行的鳍片结构1F，以及在多个鳍片结构1F之间留下了凹槽(未示出)。刻蚀工艺优选采用各向异性的刻蚀方法，例如采用氟基等离子干法刻蚀、RIE，或者采用TMAH、KOH湿法腐蚀。优选地，控制刻蚀参数，使得鳍片1F或者凹槽1T的深宽比大于5:1并且优选大于10:1。

在鳍片结构1F之间的凹槽中填充绝缘材料形成隔离结构(未示出)。优选地，先采用等离子刻蚀、灰化等干法工艺或者采用氧化剂与酸液混合物的湿法工艺去除了掩模图形PR。接着，采用高深宽比沉积工艺(HARP)、高密度等离子化学气相沉积工艺(HDPCVD)、或者可流动化学气相沉积工艺(flowable CVD)在多个鳍片结构1F之间的凹槽中填充形成了绝缘材料。绝缘材料例如氧化硅、氮氧化硅、或者低K材料，其中低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。

对绝缘材料执行平坦化工艺，直至暴露鳍片结构1F顶部。平坦化工艺可以是CMP，或者是针对绝缘材料与鳍片结构1F的刻蚀选择性而执行的回刻工艺(etch--back)。留在鳍片结构1F之间、占据了原来凹槽1T位置的绝缘材料构成了器件的隔离结构，也称作浅沟槽隔离(STI，2)。

任选的，在鳍片结构1F中部形成穿通停止层(PTS)3。优选地，可以采用垂直和/或倾斜离子注入，向鳍片结构1F中部注入掺杂离子，随后退火激活杂质，形成了与通常本征的鳍片结构1F材质、掺杂类型、浓度不同的穿通停止层3，用于抑制减小FinFET沿垂直衬底方向的泄漏电流。在本发明一个优选实施例中，可以对于nFinFET注入B、 In、BF₂等掺杂剂，对于pFinFET注入As、P等掺杂剂，由此与鳍片结构3F上下材料之间形成pn结从而通过反向偏置的二极管抑制泄漏。此外，在本发明另一个优选实施例中，还可以注入C、N、O等容易与鳍片结构1F的材质发生化学反应的掺杂离子，注入之后采用高温退火(例如600至900摄氏度)使得掺杂离子与鳍片结构1F的材料反应形成绝缘体(例如氧化物、氮化硅、碳化物等)的PTS3，由此通过绝缘体3隔断与衬底1之间的泄漏通路。可以调整注入的剂量、能量、角度以及退火温度，合理控制PTS3的位置。在本发明一个优选实施例中，PTS3顶面与STI顶面齐平，鳍片结构1F在PTS3上部的区域将用于形成器件的沟道区(channel)，因此记做1C。在本发明另一优选实施例中，PTS3底面高于衬底1的顶面。

在器件上沉积形成伪栅极堆叠层4。采用PECVD、HDPCVD、MBE、ALD、蒸发、氧化、溅射等工艺，在整个器件上沉积了由伪栅极绝缘层4A以及伪栅极导电层4B。层4A材质例如氧化硅，层4B材质例如多晶硅、非晶硅、微晶硅、多晶锗、非晶锗、非晶碳等等，两者材质选择以提高与周围其他材料的刻蚀选择性。堆叠层4完全覆盖了鳍片结构1F顶部(1C)的顶部和侧壁，并且覆盖了STI2的顶部。

对伪栅极堆叠层4进行图形化，形成沿第二方向(垂直纸面)延伸的伪栅极堆叠结构，露出了沿第一方向两侧的鳍片结构1F的顶部1C。

在伪栅极堆叠结构4A/4B沿第一方向的两侧形成栅极侧墙5。例如先采用PECVD、溅射等工艺形成氮化硅、氮氧化硅、类金刚石无定形碳(DLC)等绝缘介质材料，然后采用各向异性刻蚀工艺去除了水平部分而仅在伪栅极堆叠结构4两侧上保留了栅极侧墙5。

任选的，在鳍片结构1F顶部1C中、伪栅极堆叠结构4两侧形成了轻掺杂源漏区1L(包括LDD结构的源区1LS和漏区1LD)。对于pFinFET注入B、In、BF₂等掺杂剂，对于nFinFET注入As、P等掺杂剂(形成与PTS3掺杂区掺杂类型相反的轻掺杂源漏区)。随后采用尖峰退火、快速退火等工艺激活注入掺杂剂。

以上是根据传统工艺形成的基础性结构，也即采用后栅工艺形成的具备假栅极堆叠的FinFET器件基础结构。但是值得注意的是，本发明不限于具体的FinFET，而是也可以应用于平面MOSFET、其他多栅/分裂栅/沟槽栅的MOSFET结构等，只要这些小尺寸的半导体器件需要良好控制外延层顶部形貌。

接着，如图4所示，采用依照本发明的外延生长方法，在鳍片结构1F的LDD源漏区1L之上外延生长抬升源漏区1H。

具体地，如步骤S0，预先清洗。任选的，预先清洗待外延生长的半导体区域(在本发明一个优选实施例中为鳍片结构1F)。针对Si材质的鳍片1F，优选的选用HF基腐蚀液以去除鳍片结构顶部原生的薄氧化层。HF腐蚀液主要成分可以包括dHF(稀释氢氟酸)或dBOE(稀释的缓释刻蚀剂，为HF、NH₄F的混合水溶液)，溶剂或者缓冲剂为去离子水(DIW)。在对鳍片结构顶部预先清洗过程中，HF基腐蚀液除了去除原生的薄氧化硅层之外，还可能会对氮化硅的侧墙5、氧化硅的STI2造成细微刻蚀使得伪栅极4的顶部可能暴露在外，如图1所示，导致稍后选择性外延的难度增大，因此需要本申请后续处理以提高生长质量。此外，还可以针对外延生长的沉积腔室(未示出)进行腔室的预先清洗，例如通入氟基刻蚀气体对腔室内壁、晶片静电夹盘顶部的各种沉积物进行刻蚀以去除。

之后，如步骤S1，载入晶片。将完成了如图1所示基础器件结构的晶片通过机械手装载进入外延生长所用的腔室中。优选地，在该步骤中通过对夹持晶片的静电卡盘采用加热器、微波、红外、等离子体处理等方式预热，使得整个晶片的温度逐步上升到第一温度(优选为室温与步骤S2之间高温之间的中间的较低温度，例如350摄氏度)，例如以每分钟5摄氏度的增幅从室温上升到350摄氏度，使得晶片上各个部分之间达到所需的热平衡条件，提高界面的反应活性。达到所需第一温度之后，此时腔室逐渐抽真空。

接着，如步骤S2，预烘培晶片。该步骤主要是为了进一步使得晶片温度上升到外延生长所需的第二温度。在本发明一个优选实施例中，第二温度为750至780摄氏度并优选780摄氏度，预烘培的时间为10至300秒并优选200秒。此时继续对腔室抽真空，以使得腔室内压力为20Torr至大气压并优选大气压。与此同时，任选的，在腔室内通入还原性气体以进一步去除鳍片结构1F顶部的氧化层以便于提高外延生长的选择性。还原性气体例如主要为H₂，流量优选20-180slm(标准升/分钟)并最佳为40slm；还可以进一步添加NH₃、GeH₄或Ge₂H₆等辅助性第二还原气体(占第一还原气体H2的10％体积比)，流量为20-500sccm(标准毫升/分钟)并优选200sccm。为了进一步有效去除原生氧化物，还可以加入刻蚀气体Cl₂或HCl，流量为20-10000sccm并优选200sccm。

之后，如步骤S3以及附图2所示，在鳍片结构1F的LDD源漏区1L上外延生长抬升的源漏区1H。外延生长的温度为前述的第二温度，也即750至780摄氏度并优选780摄氏度，加热时间例如为10-100秒并优选60秒。腔室内气压优选为20Torr至大气压但是优选为较低的20Torr以避免分压气体原子对外延生长表面的干扰。腔室内载气优选为H2，流量为20-180slm并优选20slm。外延生长的原料气为Si₂H₂Cl₂(DCS)和/或SiH₄以外延生长Si材质的抬升区1H，各种原料气的流量依照成膜厚度所需而设定。例如原料气为DCS为20-500sccm并优选200sccm。为了同步控制外延生长的形貌，还可以加入刻蚀气体Cl₂或HCl，流量为20-100sccm并优选30sccm。选择性外延工艺的沉积时间例如为100-350秒并优选300秒。

此外，在本发明一个实施例中，通过提高掺杂剂剂量、注入能量等在伪栅极堆叠结构4沿第一方向的两侧形成重掺杂的源漏区1HS/1HD，注入离子的类型与LDD结构相同，只是浓度更高。优选地，在本发明另一个实施例中，采用选择性外延生长技术在轻掺杂源漏区上外延生长了不同材质的抬升源漏区，并且同时采用原位掺杂技术形成了高浓度。优选地，可以在该过程中同步对源漏区1H进行原位掺杂，例如通入N型掺杂气体PH₃或AsH₃(占载气H2体积的约1％)并优选流量为20-200sccm并最佳为100sccm，或者通入P型掺杂气体例如含C的CH₃Si(甲基硅烷，占载气H2体积的约1％)并优选流量为20-200sccm并最佳为50sccm。抬升源漏区通过控制材料类型，例如SiGe、GeSn、SiC、SiGeC、SiGeSn、SiSn等其他材质，可以向伪栅极堆叠结构4下方的鳍片沟道区1C施加应力，从而有效地增加沟道区载流子迁移率。

然而，反应源在多晶硅介质表面都会非常容易生长形成多晶Si层。所以在选择性外延中，如果选择性不好，就会在SiN侧墙(spacer)的侧壁，以及HM的顶部以及侧部出现多晶层，如图2所示，形成形状为“蘑菇(mushroom)”的缺陷，如果mushroom过多就会使栅极和源漏连通，使器件失效。

为此，本发明人通过严密的理论论证以及详实的试验数据分析，在常规工艺流程之上增添采用了步骤S4――后刻蚀，由此消除了蘑菇状缺陷。

具体地，维持外延生长条件，在外延生长的第二温度(750至780摄氏度并优选780摄氏度)以及腔室压力(20Torr至大气压并优选为较低的20Torr)下，载气优选为H2并且流量为20-180slm并优选20slm。停止通入原料气，而仅通入刻蚀气体，例如为Cl₂或HCl，流量为2-20slm并优选2slm，用于刻蚀去除蘑菇状凸起结构。后刻蚀的处理时间为10-100秒并优选60秒，由此刻蚀去除了图2所示的蘑菇状突起，获得了图3所示的平整外延表面。

优选地，重复上述步骤S3和/或S4多次，直至获得所需的剖面形貌。在本发明一个优选实施例中，S3和S4一起重复次数为1至20次、优选2至10次并最佳为5次。或者在另外的实施例中，先采用外延生长的步骤S3若干次(例如为3次获得所需抬升高度)，然后采用若干次S4的后刻蚀(例如2次)，接着再若干次S3外延生长(例如5次)……直至获得所需的形貌。换言之，每一个外延生长S3步骤之前和/或之后存在多个后刻蚀S4步骤，而每一个后刻蚀步骤S4之前和/或之后也可以存在多个外延生长步骤S3，并且两者之间还可以存在若干其他插入步骤。

最后，执行步骤S5，取出晶片。继续通入氢气、氩气等保护性气体，防止外延薄膜1H表面氧化。然后通过背面水冷或自然冷却方法，使得晶片温度逐渐的从外延生长的第二温度降低至第三温度。选择第三温度例如为650摄氏度以下并优选650至450摄氏度，从而防止生长薄膜的应变的弛豫，提高器件的可靠性。

之后，可以进一步采用传统的工艺，形成层间介质层ILD(未示出)，刻蚀源漏接触孔并填充金属的接触塞，完成器件互连。

然而，值得注意的是，虽然本发明的优选实施例是描述了在FinFET结构基础上外延生长源漏区的技术方案，但是本发明的外延生长方法同样适用于平面MOSFET结构、其他多栅/分裂栅/沟槽栅的MOSFET结构。换言之，只要是通过合理调整外延工艺参数以获得平整的顶表面形貌的外延工艺，均可以落入如本发明权利要求所限定的范围内。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对工艺流程做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

1.一种半导体器件制造方法，包括：

步骤S1，将包含基础结构的半导体晶片载入反应腔室；

步骤S2，对半导体晶片预烘培；

步骤S3，在基础结构上选择性外延生长薄膜，因为选择性不好而在基础结构顶部和侧壁外延生长了会使栅极和源漏连通的、多晶的蘑菇状突起；

步骤S4，后刻蚀，去除所述蘑菇状突起；

步骤S5，将半导体晶片移出反应腔室。

2.如权利要求1的方法，其中，在步骤S1之前，进一步包括步骤S0，对基础结构的顶面进行清洗和/或对反应腔室内壁进行清洗。

3.如权利要求1的方法，其中，基础结构为后栅工艺形成的FinFET。

4.如权利要求1的方法，其中，在步骤S1中对半导体晶片加热以使其升温至第一温度，第一温度低于步骤S3中的第二温度；在步骤S5中对半导体晶片降温以使其降温至第三温度，第三温度低于第二温度但是高于第一温度。

5.如权利要求1的方法，其中，在步骤S2中，在反应腔室内通入包含氢气的还原性气体，流量为20－180slm，去除基础结构顶面的氧化物。

6.如权利要求5的方法，其中，还原性气体进一步包括NH₃、GeH₄、Ge₂H₆之一或其组合，流量为20－500sccm，占氢气体积的10％。

7.如权利要求1的方法，其中，步骤S3中，通入流量2－20slm的Cl₂或HCl。

8.如权利要求1的方法，其中，步骤S3和/或步骤S4中，温度为750至780摄氏度，气压为20Torr至大气压，腔内载气H₂的流量为20－180slm。

9.如权利要求1的方法，其中，步骤S3与步骤S4之间，还交替地包括多个步骤S3和/或步骤S4。

10.如权利要求1的方法，其中，在步骤S3中，进一步通入PH₃、AsH₃、CH₃Si之一或其组合以原位掺杂。