CN106960792A - Nmos晶体管及其形成方法 - Google Patents
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Abstract
一种NMOS晶体管及其形成方法，其中形成方法包括：提供半导体衬底，半导体衬底内形成有若干浅沟槽隔离结构，相邻浅沟槽隔离结构之间的半导体衬底为有源区；在有源区表面上形成栅极结构；在所述栅极结构的侧壁上形成第一侧墙；刻蚀浅沟槽隔离结构和第一侧墙之间的半导体衬底形成凹槽，凹槽的深度小于浅沟槽隔离结构的深度，所述凹槽暴露出浅沟槽隔离结构的部分侧壁；对凹槽底部的半导体衬底进行非晶化处理，在凹槽底部的半导体衬底中形成非晶化区；非晶化处理后，通过外延工艺，在凹槽中形成半导体材料层，半导体材料层中掺杂杂质离子。本发明的方法可以释放或减小浅沟槽隔离结构对沟道区域的压应力，提高了NMOS晶体管的性能。
Description
技术领域
本发明涉及半导体制作领域，特别涉及一种NMOS晶体管及其形成方法。
背景技术
金属-氧化物-半导体(MOS)晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为NMOS和PMOS晶体管。
现有技术提供了一种MOS晶体管的制作方法。包括：提供半导体衬底，在所述半导体衬底形成浅沟槽隔离结构，所述浅沟槽隔离结构之间的半导体衬底为有源区，在所述有源区内形成阱区(未示出)；通过第一离子注入在阱区表面掺杂杂质离子，以调节后续形成的晶体管的阈值电压；在所述隔离结构之间的半导体衬底上依次形成栅介质层和栅电极，所述栅介质层和栅电极构成栅极结构；进行氧化工艺，形成覆盖所述栅极结构的氧化层；进行浅掺杂离子注入，在栅极结构两侧的半导体衬底内形成源/漏延伸区；以所述栅极结构为掩膜，对栅极结构两侧的阱区进行深掺杂离子注入，深掺杂离子注入的能量和剂量大于浅掺杂离子注入的能量和剂量，在栅极结构两侧的阱区内形成源区和漏区，所述源区和漏区的深度大于源/漏延伸区的深度。
但是，现有技术形成的晶体管的性能仍有待提升。
发明内容
本发明解决的问题是怎样提高晶体管的性能。
为解决上述问题，本发明提供一种NMOS晶体管的形成方法，包括：
提供半导体衬底，所述半导体衬底内形成有若干浅沟槽隔离结构，相邻浅沟槽隔离结构之间的半导体衬底为有源区；在有源区表面上形成栅极结构；在所述栅极结构的侧壁上形成第一侧墙；以所述栅极结构和第一侧墙为掩膜，刻蚀浅沟槽隔离结构和第一侧墙之间的半导体衬底形成凹槽，凹槽的深度小于浅沟槽隔离结构的深度，所述凹槽暴露出浅沟槽隔离结构的部分侧壁；对凹槽底部的半导体衬底进行非晶化处理，在凹槽底部的半导体衬底中形成非晶化区；非晶化处理后，通过外延工艺，在凹槽中形成半导体材料层，半导体材料层中掺杂杂质离子。
可选的，所述非晶化处理采用离子注入工艺。
可选的，所述离子注入工艺注入的杂质离子为Ge离子和N离子，注入Ge离子时的能量为20～50KeV剂量为1e15～1e16atom/cm2，角度为0～15°，注入N离子时的能量为4～12KeV，剂量为5e14～5e15atom/cm2，角度为0～15°。
可选的，在进行非晶化处理之前，在所述第一侧墙的表面以及凹槽的侧壁表面形成第二侧墙。
可选的，在进行非晶化处理之后，外延工艺之前，去除所述第二侧墙。
可选的，所述浅沟槽隔离结构对有源区产生压应力，所述非晶化区与浅沟槽隔离结构的部分侧壁接触，用于释放浅沟槽隔离结构对有源区产生的压应力。
可选的，所述栅极结构的表面还具有硬掩膜层。
可选的，在形成第一侧墙之前，还包括：在所述栅极结构的侧壁表面形成偏移侧墙；在所述栅极结构和偏移侧墙两侧的半导体衬底内形成浅掺杂源漏区。
可选的，在形成半导体材料层之后，进行退火工艺，使得半导体材料层中杂质离子扩散形成深掺杂源漏区。
可选的，所述半导体材料层的材料为硅或碳化硅。
可选的，形成所述半导体材料层的外延工艺为选择性自掺杂外延工艺。
可选的，选择性自掺杂外延工艺形成半导体材料层时，以凹槽侧壁上的半导体衬底材料作为生长晶源。
可选的，所述半导体材料层的材料为碳化硅时，选择性自掺杂外延工艺的反应温度为600℃～1100℃，压强为1托～500托，硅源气体是SiH4或SiH2Cl2，硅源气体流量为50～300sccm，碳源气体为CH4，碳源气体流量为10～500sccm，还包括HCl气体以及H2，HCl的流量为50～250sccm，H2的流量是0.1slm～50slm。
可选的，所述半导体材料层的材料为硅时，选择性自掺杂外延工艺的反应温度是650-800摄氏度，压力是5-20torr，硅源气体为SiH4或SiCl2H4，硅源气体的流量是30-200sccm，选择性气体是HCl，选择性气体的流量是50-300sccm。
可选的，选择性自掺杂外延工艺还包括杂质源气体，杂质源气体为PH3或AsH3，杂质源气体的流量为50～300sccm。
可选的，所述凹槽的深度为20～40nm，所述非晶化区的厚度为15～40nm。
本发明还提供了一种NMOS晶体管，包括：
半导体衬底，所述半导体衬底内形成有若干浅沟槽隔离结构，相邻浅沟槽隔离结构之间的半导体衬底为有源区；位于在有源区表面上的栅极结构；位于栅极结构的侧壁上的第一侧墙；位于第一侧墙和刻蚀浅沟槽隔离结构之间的半导体衬底内的凹槽，凹槽的深度小于浅沟槽隔离结构的深度，所述凹槽暴露出浅沟槽隔离结构的部分侧壁；位于凹槽底部的半导体衬底内的非晶化区，非晶化区与浅沟槽隔离结构的部分侧壁接触；位于非晶化区表面且填充凹槽的半导体材料层，半导体材料层中掺杂杂质离子。
可选的，所述非晶化区中掺杂有Ge离子和N离子，Ge离子浓度为1e20～1e21atom/cm3，N离子的浓度为5e19～5e20atom/cm3。
可选的，所述凹槽的深度为20～40nm，所述非晶化区的厚度为15～40nm。
可选的，所述浅沟槽隔离结构对有源区产生压应力，所述非晶化区与浅沟槽隔离结构的部分侧壁接触，用于释放浅沟槽隔离结构对有源区产生的压应力。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的NMOS晶体管的形成方法，在浅沟槽隔离结构和沟道之间的半导体衬底中形成非晶化区，非晶化区与浅沟槽隔离结构部分侧壁接触，由于非晶化区的晶格是错乱的，因而非晶化区可以释放或减小浅沟槽隔离结构对NMOS晶体管的沟道区施加的压应力，从而提高了NMOS晶体管的性能；形成非晶化区过程包括：以所述栅极结构和第一侧墙为掩膜，刻蚀浅沟槽隔离结构和第一侧墙之间的半导体衬底形成凹槽，凹槽的深度小于浅沟槽隔离结构的深度，所述凹槽暴露出浅沟槽隔离结构的部分侧壁；对凹槽底部的半导体衬底进行非晶化处理，在凹槽底部的半导体衬底中形成非晶化区。形成凹槽然后进行非晶化处理的目的：便于后续非晶化工艺的进行，后续可以直接对凹槽底部的半导体衬底进行非晶化处理，形成非晶化区，减小了非晶化工艺的难度，并提高了形成的非晶化区区域位置和区域厚度的精度；非晶化处理后，在凹槽中形成半导体材料层，半导体材料层的晶格不会受到非晶化处理的影响，并且使得半导体材料层保持稳定和有序的晶格。
进一步，进行非晶化处理前，在所述第一侧墙的表面以及凹槽的侧壁表面形成第二侧墙，所述第二侧墙在后续进行非晶化处理时保护凹槽侧壁的半导体衬底材料不会被非晶化，以保证凹槽侧壁的半导体衬底材料的晶向保持完整和有序，后续将凹槽侧壁的半导体衬底材料作为后续外延工艺形成半导体材料层时的晶源。
本发明的NMOS晶体管，在浅沟槽隔离结构和沟道之间的半导体衬底中具有非晶化区，非晶化区与浅沟槽隔离结构部分侧壁接触，由于非晶化区的晶格是错乱的，因而非晶化区可以释放或减小浅沟槽隔离结构对NMOS晶体管的沟道区施加的压应力，从而提高了NMOS晶体管的性能。
附图说明
图1～图9为本发明实施例NMOS晶体管形成过程的结构示意图。
具体实施方式
如背景技术所言，现有技术形成的晶体管的性能仍有待提升，如晶体管的沟道区载流子的迁移率仍有待提升。
研究发现，在形成浅沟槽隔离结构时，首先需要刻蚀半导体衬底，在半导体衬底中形成若干沟槽；然后采用沉积工艺形成覆盖所述半导体衬底并填充满沟槽的隔离材料层；平坦化去除半导体衬底表面上的隔离材料层，，在沟槽中形成浅沟槽隔离结构。在采用沉积工艺形成隔离材料层时，由于沉积材料和沉积工艺的限制，形成的隔离材料层会对沟槽侧壁的半导体衬底产生压应力，该压应力会通过源漏区中完整和有序的衬底材料晶格传递到晶体管的沟道区，当形成的晶体管为NMOS晶体管时，该压应力会极大的影响沟道区电子的迁移率，不利于NMOS晶体管的性能提升。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图1～图9为本发明实施例NMOS晶体管形成过程的结构示意图。
请参考图1，提供半导体衬底200，所述半导体衬底200内形成有若干浅沟槽隔离结构201，相邻浅沟槽隔离结构201之间的半导体衬底为有源区。
所述半导体衬底200的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底200的材料为硅。本实施例中，所述半导体衬底200的材料为硅。
所述浅沟槽隔离结构201用于隔离相邻的有源区。在一实施例中，所述浅沟槽隔离结构201形成过程为：刻蚀所述半导体衬底，形成沟槽；采用沉积工艺形成覆盖所述半导体衬底并填充满沟槽的隔离材料层；平坦化去除半导体衬底表面上的隔离材料层，在沟槽中形成浅沟槽隔离结构。
所述沉积工艺可以为等离子体增强化学汽相淀积工艺、大气压化学汽相淀积工艺、低压化学汽相淀积工艺、高密度等离子体化学汽相淀积工艺或原子层化学汽相淀积工艺，平坦化工艺为化学机械研磨工艺。
在另一实施例中，在沟槽中填充隔离材料层之前，在所述沟槽的侧壁和底部表面上还形成衬垫层，在形成衬垫层后在衬垫层上形成填充凹槽的隔离材料。所述衬垫层的材料可以氧化硅，所述隔离材料可以为氧化硅、氮氧化硅或碳氧化硅。
由于隔离材料层的材料和沉积工艺的限制，所述形成的浅沟槽隔离结构201对沟槽的侧壁的半导体衬底(或者有源区)会产生压应力。
所述有源区内还形成有阱区(图中未示出)，所述阱区通过离子注入工艺形成，本实施例中形成晶体管为NMOS晶体管，离子注入时，注入的杂质离子为P型的杂质离子，P型的杂质离子可以为硼离子、镓离子或铟离子中的一种或几种。
参考图2，在有源区(相邻浅沟槽隔离结构201之间的半导体衬底200)表面上形成栅极结构。
所述栅极结构包括位于半导体衬底200表面上的栅介质层202和位于栅介质层202表面上的栅电极203。
在一实施例中，所述栅介质层202和栅电极203的形成过程为：在所述半导体衬底200表面上形成栅介质材料层；在所述栅介质材料层表面形成栅电极材料层；在所述栅电极材料层表面形成图形化的硬掩膜层204；以所述图形化的硬掩膜层204为掩膜，刻蚀所述栅电极材料层和栅介质材料层，在半导体衬底200表面上形成栅介质层202和和位于栅介质层202上的栅电极203。
在形成栅极结构后，所述硬掩膜层204仍保留，在后续非晶化处理时保护栅电极203不会被非晶化。
所述栅介质层202的材料为氧化硅，所述栅电极203的材料为多晶硅。
在其他实施例中，所述栅介质层202的材料可以高K介质材料，高K介质材料可以为HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3或BaSrTiO，所述栅电极203的材料为金属，所述金属可以为W、Al或Cu。
参考图3，在栅极结构的侧壁表面上形成偏移侧墙205；在所述栅极结构和偏移侧墙205两侧的半导体衬底200内形成浅掺杂源漏区206。
以所述栅极结构和偏移侧墙205为掩膜，采用离子注入工艺在偏移侧墙205两侧的半导体衬底内形成浅掺杂源漏区206。所述离子注入工艺注入的杂质离子为N型的杂质离子，N型杂质离子可以为磷离子、砷离子或锑离子中的一种或几种。
参考图4，在栅极结构的两侧侧壁上形成第一侧墙212。
所述第一侧墙212用于控制后续形成的凹槽的位置。
当栅极结构的侧壁表面上形成有偏移侧墙205时，所述第一侧墙212形成在偏移侧墙205的表面上。当栅极结构的侧壁表面上未形成偏移侧墙时，所述偏移侧墙205形成栅极结构的侧壁表面上。
所述第一侧墙212的材料可以为氧化硅、氮氧化硅。
所述第一侧墙212可以为单层或多层(≥2层)堆叠结构。
参考图5，以所述栅极结构和第一侧墙212为掩膜，刻蚀浅沟槽隔离结构和第一侧墙212之间的半导体衬底200形成凹槽207，凹槽207的深度小于浅沟槽隔离结构201的深度，所述凹槽207暴露出浅沟槽隔离结构201的部分侧壁。
形成凹槽207的目的：便于后续非晶化工艺的进行，后续可以直接对凹槽底部的半导体衬底进行非晶化处理，形成非晶化区，减小了非晶化工艺的难度，并提高了形成的非晶化区区域位置和区域厚度的精度；非晶化处理后，在凹槽中形成半导体材料层，形成半导体材料层的晶格不会受到非晶化处理的影响，并且使得半导体材料层保持稳定和有序的晶格。
刻蚀浅沟槽隔离结构和第一侧墙212之间的半导体衬底200采用干法刻蚀工艺。在一实施例中，所述干法刻蚀工艺为等离子体刻蚀工艺，等离子体刻蚀工艺刻蚀采用的气体包括Cl2、HBr、O2，反应腔室压强为1毫托至50毫托，源功率为500瓦至2000瓦，偏置功率为0瓦至100瓦，HBr流量为100sccm至800sccm，Cl2流量为20sccm至400sccm，O2的流量为10～200sccm。
所述凹槽207的深度大于浅掺杂源漏区206的深度小于浅沟槽隔离结构201的深度。在一实施例中，所述凹槽207的深度为20～40nm。
参考图6，在进行非晶化处理之前，在所述第一侧墙212的表面以及凹槽207的侧壁表面形成第二侧墙208。
所述第二侧墙208在后续进行非晶化处理时保护凹槽207侧壁的半导体衬底材料不会被非晶化，以保证凹槽207侧壁的半导体衬底材料的晶向保持完整和有序，后续将凹槽207侧壁的半导体衬底材料作为后续外延工艺形成半导体材料层时的晶源。
在一实施例中，所述第二侧墙208的形成过程为：形成覆盖所述浅沟槽隔离结构201、凹槽的侧壁和底部表面以及第一侧墙212和硬掩膜层204表面的形成第一侧墙材料层；采用无掩膜刻蚀工艺刻蚀所述第一侧墙材料层，在第一侧墙212的表面以及凹槽207的侧壁表面形成第二侧墙208。
所述第二侧墙208的材料与第一侧墙212的材料不相同，在形成第二侧墙208时以及后续去除第二侧墙208时保证第一侧墙212的完整性，在一实施例中，所述第二侧墙208的材料氧化硅、氮化硅、氮氧化硅、碳化硅或其他合适的材料。
参考图7，对凹槽207底部的半导体衬底209进行非晶化处理21，在凹槽207底部半导体衬底中形成非晶化区209。
所述非晶化处理21采用离子注入工艺，进行离子注入时，高能的注入离子会打乱半导体衬底材料中的晶格，并且注入的杂质离子会跟半导体衬底材料争晶格的位置，使得非晶化区209中晶格是错乱的，错乱的晶格不利用压应力的传递，因而非晶化区209能够释放或减小浅沟槽隔离结构201对晶体管沟道区(栅极结构底部的半导体衬底区域)施加的压应力，从而提高了形成的NMOS晶体管的性能。
研究发现，注入离子的类型和种类对非晶化区209的形成以及后续半导体材料层的外延生长有较大的影响，本实施例中，所述离子注入工艺注入的杂质离子为Ge离子和N离子，一方面Ge离子和N离子之间以及Ge离子或N离子与半导体衬底材料(比如硅)之间会争夺晶格的位置，使得形成非晶化区的晶格更为错乱，更不利于浅沟槽隔离结构201向沟道区域传递应力，另一方面，由于Ge原子比硅原子大，而N原子比硅原子小，使得后续在Ge-N界面上外延工艺生长半导体材料需要的动能远大于在凹槽侧壁的半导体衬底材料上外延生长半导体材料的需要的动能，后续在凹槽207中形成半导体材料层时，非晶化区209表面的半导体材料层的生长速率会很慢，而凹槽207侧壁的半导体衬底为完整和有序的晶格，因而半导体材料层的生长速率较快，因而形成的半导体材料层能够保持完整和有序的晶格，以利于载流子(电子)的传输，并且当形成半导体材料层为碳化硅时，使得半导体材料层能向沟道区施加较大的拉应力。
在其他实施例中，所述离子注入工艺注入的杂质离子还可以为Ge离子和C离子，或者为Sn离子和N离子，或者为Sn离子和C离子。
在一实施例中，注入Ge离子(或Sn离子)时的能量为20～50KeV剂量为1e15～1e16atom/cm2，角度为0～15°，注入N离子(或C离子)时的能量为4～12KeV，剂量为5e14～5e15atom/cm2，角度为0～15°，以使得凹槽底部的与浅沟槽隔离结构接触的部分深度的半导体衬底完全的非晶化，并使得形成的在非晶化区上后续外延生长半导体材料层的速率远小于在凹槽侧壁的半导体衬底上生长半导体外延层的速率。
在一实施例中，所述非晶化区的厚度为15～40nm。
参考图8，非晶化处理后，通过外延工艺，在凹槽中形成半导体材料层210，半导体材料层210中掺杂杂质离子。
在进行外延工艺之前，去除所述第二侧墙208(参考图7)。
去除所述第二侧墙208采用湿法刻蚀工艺。
所述半导体材料层210的材料为硅或碳化硅，形成所述半导体材料层的外延工艺为选择性自掺杂外延工艺。
选择性自掺杂外延工艺形成所述半导体材料层210时以凹槽侧壁的半导体衬底作为生长晶源。
所述半导体材料层210的材料为碳化硅时，在一实施例中，选择性自掺杂外延工艺的反应温度为600℃～1100℃，压强为1托～500托，硅源气体是SiH4或SiH2Cl2，硅源气体流量为50～300sccm，碳源气体为CH4，碳源气体流量为10～500sccm，还包括HCl气体以及H2，HCl的流量为50～250sccm，H2的流量是0.1slm～50slm。
所述半导体材料层的材料为碳化硅时，在一实施例中，选择性自掺杂外延工艺的反应温度是650-800摄氏度，压力是5-20torr，硅源气体为SiH4或SiCl2H4，硅源气体的流量是30-200sccm，选择性气体是HCl，选择性气体的流量是50-300sccm。
所述，半导体材料层中自掺杂的离子包括P离子、As离子，选择性自掺杂外延工艺还包括杂质源气体，在一实施例中所述杂质源气体为PH3或AsH3，杂质源气体的流量为50～300sccm。
在其他实施例中，通过选择性外延工艺形成半导体材料层，然后通过离子注入工艺对半导体材料层、非晶化区209以及第一侧墙212两侧的半导体衬底进行掺杂。
参考图9，在形成半导体材料层210(参考图8)之后，进行退火工艺，使得半导体材料层210中杂质离子扩散形成深掺杂源漏区211。
所述半导体材料层210中的杂质离子扩散到与半导体材料层210接触的半导体衬底中以及非晶化区209、以及非晶化区209底下的半导体衬底中。
本发明另一实施例还提供一种NMOS晶体管，请参考图8，包括：
半导体衬底200，所述半导体衬底200内形成有若干浅沟槽隔离结构201，相邻浅沟槽隔离结构201之间的半导体衬底为有源区；
位于在有源区表面上的形成栅极结构，所述栅极结构包括位于半导体衬底200表面的栅介质层202位于栅介质层202上的栅电极203；
位于栅极结构的侧壁表面上的第一侧墙212；
位于第一侧墙212和刻蚀浅沟槽隔离结构201之间的半导体衬底内的凹槽，凹槽的深度小于浅沟槽隔离结构201的深度，所述凹槽暴露出浅沟槽隔离结构201的部分侧壁；
位于凹槽底部的半导体衬底200内的非晶化区209，非晶化区209与浅沟槽隔离结构201的部分侧壁接触；
位于非晶化区209表面且填充凹槽的半导体材料层210，半导体材料层210中掺杂杂质离子。
所述非晶化区209中掺杂有Ge离子和N离子，Ge离子浓度为1e20～1e21atom/cm3，N离子的浓度为5e19～5e20atom/cm3。
所述凹槽的深度为20～40nm，所述非晶化区的厚度为15～40nm。
所述浅沟槽隔离结构201对有源区产生压应力，所述非晶化区用于释放浅沟槽隔离结构对有源区产生的压应力。
需要说明的是，本实施例中关于晶体管的其他限定或描述可以参考前述晶体管形成过程相关部分的限定或描述，在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种NMOS晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底内形成有若干浅沟槽隔离结构，相邻浅沟槽隔离结构之间的半导体衬底为有源区；
在有源区表面上形成栅极结构；
在所述栅极结构的侧壁上形成第一侧墙；
以所述栅极结构和第一侧墙为掩膜，刻蚀浅沟槽隔离结构和第一侧墙之间的半导体衬底形成凹槽，凹槽的深度小于浅沟槽隔离结构的深度，所述凹槽暴露出浅沟槽隔离结构的部分侧壁；
对凹槽底部的半导体衬底进行非晶化处理，在凹槽底部的半导体衬底中形成非晶化区；
非晶化处理后，通过外延工艺，在凹槽中形成半导体材料层，半导体材料层中掺杂杂质离子。
2.如权利要求1所述的NMOS晶体管的形成方法，其特征在于，所述非晶化处理采用离子注入工艺。
3.如权利要求2所述的NMOS晶体管的形成方法，其特征在于，所述离子注入工艺注入的杂质离子为Ge离子和N离子，注入Ge离子时的能量为20～50KeV剂量为1e15～1e16atom/cm2，角度为0～15°，注入N离子时的能量为4～12KeV，剂量为5e14～5e15atom/cm2，角度为0～15°。
4.如权利要求2所述的NMOS晶体管的形成方法，其特征在于，在进行非晶化处理之前，在所述第一侧墙的表面以及凹槽的侧壁表面形成第二侧墙。
5.如权利要求4所述的NMOS晶体管的形成方法，其特征在于，在进行非晶化处理之后，外延工艺之前，去除所述第二侧墙。
6.如权利要求1所述的NMOS晶体管的形成方法，其特征在于，所述浅沟槽隔离结构对有源区产生压应力，所述非晶化区与浅沟槽隔离结构的部分侧壁接触，用于释放浅沟槽隔离结构对有源区产生的压应力。
7.如权利要求1所述的NMOS晶体管的形成方法，其特征在于，所述栅极结构的表面还具有硬掩膜层。
8.如权利要求1所述的NMOS晶体管的形成方法，其特征在于，在形成第一侧墙之前，还包括：在所述栅极结构的侧壁表面形成偏移侧墙；在所述栅极结构和偏移侧墙两侧的半导体衬底内形成浅掺杂源漏区。
9.如权利要求1所述的NMOS晶体管的形成方法，其特征在于，在形成半导体材料层之后，进行退火工艺，使得半导体材料层中杂质离子扩散形成深掺杂源漏区。
10.如权利要求1所述的NMOS晶体管的形成方法，其特征在于，所述半导体材料层的材料为硅或碳化硅。
11.如权利要求10所述的NMOS晶体管的形成方法，其特征在于，形成所述半导体材料层的外延工艺为选择性自掺杂外延工艺。
12.如权利要求10所述的NMOS晶体管的形成方法，其特征在于，选择性自掺杂外延工艺形成半导体材料层时，以凹槽侧壁上的半导体衬底材料作为生长晶源。
13.如权利要求12所述的NMOS晶体管的形成方法，其特征在于，所述半导体材料层的材料为碳化硅时，选择性自掺杂外延工艺的反应温度为600℃～1100℃，压强为1托～500托，硅源气体是SiH4或SiH2Cl2，硅源气体流量为50～300sccm，碳源气体为CH4，碳源气体流量为10～500sccm，还包括HCl气体以及H2，HCl的流量为50～250sccm，H2的流量是0.1slm～50slm。
14.如权利要求12所述的NMOS晶体管的形成方法，其特征在于，所述半导体材料层的材料为硅时，选择性自掺杂外延工艺的反应温度是650-800摄氏度，压力是5-20torr，硅源气体为SiH4或SiCl2H4，硅源气体的流量是30-200sccm，选择性气体是HCl，选择性气体的流量是50-300sccm。
15.如权利要求13或14所述的NMOS晶体管的形成方法，其特征在于，选择性自掺杂外延工艺还包括杂质源气体，杂质源气体为PH3或AsH3，杂质源气体的流量为50～300sccm。
16.如权利要求1所述的NMOS晶体管的形成方法，其特征在于，所述凹槽的深度为20～40nm，所述非晶化区的厚度为15～40nm。
17.一种NMOS晶体管，其特征在于，包括：
半导体衬底，所述半导体衬底内形成有若干浅沟槽隔离结构，相邻浅沟槽隔离结构之间的半导体衬底为有源区；
位于在有源区表面上的栅极结构；
位于栅极结构的侧壁上的第一侧墙；
位于第一侧墙和刻蚀浅沟槽隔离结构之间的半导体衬底内的凹槽，凹槽的深度小于浅沟槽隔离结构的深度，所述凹槽暴露出浅沟槽隔离结构的部分侧壁；
位于凹槽底部的半导体衬底内的非晶化区，非晶化区与浅沟槽隔离结构的部分侧壁接触；
位于非晶化区表面且填充凹槽的半导体材料层，半导体材料层中掺杂杂质离子。
18.如权利要求17所述的NMOS晶体管，其特征在于，所述非晶化区中掺杂有Ge离子和N离子，Ge离子浓度为1e20～1e21atom/cm3，N离子的浓度为5e19～5e20atom/cm3。
19.如权利要求17所述的NMOS晶体管，其特征在于，所述凹槽的深度为20～40nm，所述非晶化区的厚度为15～40nm。
20.如权利要求17所述的NMOS晶体管，其特征在于，所述浅沟槽隔离结构对有源区产生压应力，所述非晶化区与浅沟槽隔离结构的部分侧壁接触，用于释放浅沟槽隔离结构对有源区产生的压应力。
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