CN104425267A - 晶体管的形成方法 - Google Patents

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Abstract

一种晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底包括PMOS区域，所述PMOS区域半导体衬底表面形成有PMOS栅极结构；在所述PMOS栅极结构两侧的半导体衬底内形成凹槽；采用第一外延工艺在凹槽内形成第一应力层，所述第一应力层上表面低于半导体衬底上表面；采用第二外延工艺形成覆盖第一应力层的第二应力层，所述第二应力层的材料中含有碳原子，且所述第二应力层上表面高于半导体衬底上表面或与半导体衬底上表面齐平。本发明提高半导体衬底上表面附近区域应力层的致密度及稳定性，降低应力层受到晶体管形成工艺中化学物质侵蚀的速率，从而提高晶体管的载流子迁移率，提高晶体管的驱动电流。

Description

晶体管的形成方法
技术领域
本发明涉及半导体制作领域，特别涉及晶体管的形成方法。
背景技术
随着半导体技术的不断发展，载流子迁移率增强技术获得了广泛的研究和应用，提高沟道区的载流子迁移率能够增大MOS器件的驱动电流，提高器件的性能。
现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高MOS晶体管的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子（NMOS晶体管中的电子，PMOS晶体管中的空穴）迁移率，进而提高驱动电流，以此极大地提高MOS晶体管的性能。
目前，采用嵌入式锗硅（Embedded SiGe）技术，即在需要形成源区和漏区的区域先形成锗硅材料，然后再进行掺杂形成PMOS晶体管的源区和漏区；形成所述锗硅材料是为了引入硅和锗硅（SiGe）之间晶格失配形成的压应力，以提高PMOS晶体管的性能。
嵌入式锗硅技术的引用在一定程度上可以提高晶体管的载流子迁移率，但是在实际应用中发现，在形成晶体管工艺中，晶体管中的嵌入式锗硅质量有待提高。
发明内容
本发明解决的问题是提供一种优化的晶体管的形成方法，提高位于半导体衬底上表面区域附近锗硅应力层的致密度及稳定性，减少工艺对锗硅应力层的损伤，从而提高晶体管的驱动能力，优化晶体管的电学性能。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底包括PMOS区域，所述PMOS区域半导体衬底表面形成有PMOS栅极结构；在所述PMOS栅极结构两侧的半导体衬底内形成凹槽；采用第一外延工艺在凹槽内形成第一应力层，且所述第一应力层上表面低于半导体衬底上表面；采用第二外延工艺形成覆盖第一应力层的第二应力层，所述第二应力层的材料中含有碳原子，且所述第二应力层上表面高于半导体衬底上表面或与半导体衬底上表面齐平。
可选的，所述第二应力层的材料为SiGeC或SiGeBC。
可选的，所述第二应力层的材料中碳原子浓度为1E18atom/cm3至1E21atom/cm3。
可选的，所述第二应力层的厚度为50埃至100埃。
可选的，所述第一应力层上表面至半导体衬底上表面的高度差为20埃至50埃。
可选的，所述第二外延工艺的具体工艺参数为：反应气体包括硅源气体、锗源气体、碳源气体、HCl和H2，硅源气体为SiH4、SiH2Cl2或Si2H6，锗源气体为GeH4，碳源气体为CH3SiH3、CH4、CH3Cl、CH2Cl2或CHCl3，其中，硅源气体、锗源气体、碳源气体和HCl的流量均为1sccm至1000sccm，H2的流量为100sccm至50000sccm，反应腔室温度为600度至800度，反应腔室压强为1托至500托。
可选的，所述第一应力层的材料为SiGe或SiGeB。
可选的，所述第一应力层为单层结构或多层结构。
可选的，所述第一应力层为单层结构时，所述第一应力层包括填充凹槽的锗硅体层，且所述锗硅体层上表面低于半导体衬底上表面；所述第一应力层为多层结构时，所述第一应力层包括：位于凹槽底部和侧壁的锗硅阻挡层、位于锗硅阻挡层表面的锗硅渐变层和位于锗硅渐变层表面的锗硅体层，且所述锗硅体层上表面低于半导体衬底上表面。
可选的，所述锗硅体层的材料中Ge的原子百分比为10%至50%。
可选的，所述锗硅体层的材料中硼原子的浓度为1E18atom/cm3至3E20atom/cm3。
可选的，所述第二外延工艺和第一外延工艺在同一个外延设备中进行。
可选的，在第二应力层形成后，采用第三外延工艺形成覆盖第二应力层的盖层。
可选的，所述盖层的材料为Si、SiGe、SiB或SiGeB。
可选的，所述盖层的的厚度为50埃至300埃。
可选的，所述盖层的材料为Si，所述第三外延工艺的具体工艺参数为：反应气体包括硅源气体、H2和HCl，其中，硅源气体为SiH4或SiH2Cl2，硅源气体和HCl的气体流量均为1sccm至1000sccm，H2的气体流量为100sccm至10000sccm，反应腔室温度为600度至800度，反应腔室压强为1托至500托。
可选的，所述第三外延工艺与第一外延工艺和第二外延工艺在同一个外延设备中进行。
可选的，所述半导体衬底还包括NMOS区域，所述NMOS区域半导体衬底表面形成有NMOS栅极结构。
可选的，所述NMOS栅极结构两侧的半导体衬底内形成有拉应力层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的晶体管的形成方法，在PMOS区域栅极结构两侧的半导体衬底内形成第一应力层，且所述第一应力层上表面低于半导体衬底上表面，在第一应力层表面形成第二应力层，所述第二应力层的材料中含有碳原子，且所述第二应力层上表面高于半导体衬底上表面或与半导体衬底上表面齐平，所述第一应力层和第二应力层共同组成晶体管的应力层。
所述第二应力层的材料中含有碳原子，所述碳原子能够减少第二应力层中的位错缺陷，提高第二应力层的致密度；且碳原子本身具有较强的稳定性，因此第二应力层的致密度和稳定性得到提高，降低晶体管后续工艺中化学物质对晶体管第二应力层的刻蚀速率，提高晶体管的应力层质量，从而提高了晶体管的载流子迁移率，增大了晶体管的驱动电流，优化了晶体管的电学性能。
而现有技术中，在PMOS区域栅极结构两侧的半导体衬底内形成应力层，为提高作用于晶体管沟道区的应力，应力层中Ge的原子百分比较高，导致应力层的致密度以及稳定性差；位于半导体衬底表面附近区域的应力层容易被后续工艺中的化学物质侵蚀，影响晶体管的应力层质量。
进一步，形成第一应力层的第一外延工艺、形成第二应力层第二外延工艺以及形成盖层的第三外延工艺在同一外延设备中进行，减少了半导体衬底进出外延设备的时间以及外延设备的准备时间，降低了晶体管的生成周期，从而提高了晶体管的生产效率。
附图说明
图1为本发明一实施例形成的晶体管的剖面结构示意图；
图2为本发明一实施例SiGe被侵蚀的厚度占SiGe应力层厚度的百分比值与不同工艺的对应关系图；
图3至图11为本发明另一实施例晶体管形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的晶体管中存在锗硅应力层的质量有待提高。
为此，针对晶体管的形成工艺进行研究，以晶体管的形成工艺作示范性说明，晶体管的形成工艺包括如下步骤，请参考图1：
提供半导体衬底100，所述半导体衬底100内形成有隔离结构101，所述半导体衬底100包括PMOS区域和NMOS区域，所述PMOS区域的半导体衬底100表面形成有第一栅极结构110，所述NMOS区域的半导体衬底100表面形成有第二栅极结构120，所述第一栅极结构110包括位于半导体衬底100表面的第一栅氧化层111、位于第一栅氧化层111表面的第一栅电极层112、以及位于第一栅电极层112表面的第一栅掩蔽层113，所述第二栅极结构120包括位于半导体衬底100表面的第二栅氧化层121、位于第二栅氧化层121表面的第二栅电极层122、以及位于第二栅电极层122表面的第二栅掩蔽层123；
在所述第一栅极结构110两侧的半导体衬底100内形成第一凹槽，在所述第一凹槽内形成第一应力层106；
在第一栅极结构110、第二栅极结构120、第一应力层106和半导体衬底100表面形成第一光刻胶层，所述第一光刻胶层具有与第一应力层106位置相对应的第一开口；
以所述第一光刻胶层为掩膜，对第一栅极结构110两侧的半导体衬底100进行源漏区离子注入，去除所述第一光刻胶层；
在第一栅极结构110、第二栅极结构120、第一应力层106和半导体衬底100表面形成第二光刻胶层，所述第二光刻胶层具有对应后续形成第二栅极结构两侧源漏区的第二开口；
以所述第二光刻胶层为掩膜，对第二栅极结构120两侧的半导体衬底100进行源漏区离子注入，去除所述第二光刻胶层。
为了提高作用于晶体管沟道区的应力，提高载流子的迁移率，进而提高晶体管的驱动电流，以及极大的提高晶体管的电学性能，采用SiGe作为第一应力层106的材料，利用SiGe的晶格常数与半导体衬底中的Si的晶格常数不同，以增强作用于沟道区的应力，从而提高晶体管的驱动电流；从另一方面来讲，和Si材料相比，Ge材料本身具有更高的载流子迁移率。因此，第一应力层106中Ge的原子百分比越高，第一应力层106中产生的晶格失配越大，作用于沟道区的应力越大，载流子迁移率提高的越大，对器件的性能提高越有利。
针对晶体管的形成工艺进行进一步研究发现，后续第一光刻胶层或第二光刻胶层去除工艺完成后，所述第一应力层106的形貌发生了改变，第一应力层106在与半导体衬底100表面交界处的区域出现了损伤108，所述区域中第一应力层106部分被侵蚀。进一步研究发现，所述第一应力层106受到损伤主要是由以下原因造成的：
去除第一光刻胶层或第二光刻胶层的工艺为湿法清洗或灰化工艺。
采用湿法清洗工艺去除光刻胶时，通过将表面具有光刻胶的半导体衬底置于具有湿化学物质的容器中，通过向光刻胶表面喷洒湿化学物质的方法去除光刻胶。
采用灰化工艺去除光刻胶时，灰化工艺为等离子体刻蚀工艺，在微波或射频等激励源的作用下，将氧气、氢气或含氟的气体形成等离子体，并将光刻胶曝露在等离子体气氛中，例如氧气等离子体中，通过等离子体气氛中的活性离子与光刻胶的材料发生反应、等离子体的轰击而将光刻胶去除。
漏源区离子注入中注入的离子残留在光刻胶层表面形成硬膜层，灰化工艺较易去除光刻胶层表面的硬膜层；然而，灰化工艺无法将光刻胶层去除干净，且灰化工艺完成后，在半导体衬底表面存在灰化工艺的副产物，如Si-Cl2-O或Si-Br2-O，因此，完成灰化工艺后，需要对半导体衬底表面进行湿法清洗，以去除残余的光刻胶层和灰化副产物。
可见，去除光刻胶层的工艺中均包括湿法清洗工艺。
第一应力层106的材料SiGe中的Si与Ge的晶格常数不同，晶格常数不同导致第一应力层106中出现了晶格失配，所述晶格失配在提供应力的同时，也会产生不良影响。
由于晶格失配造成第一应力层106中产生位错缺陷，第一应力层106中Ge的原子百分比越高，产生的位错缺陷越多。在晶体管形成工艺中，为了提高第一应力层106作用于沟道区的应力大小，第一应力层106中Ge的原子百分比通常比较大，例如，第一应力层106中Ge的原子百分比高达20%至50%，因此第一应力层106中由于Ge的原子百分比高而出现过多的位错缺陷，导致第一应力层106的致密度降低，易受到湿化学物质的破坏；并且由于Ge原子本身的稳定性低，Ge易被湿化学物质侵蚀，第一应力层106中的Ge原子百分比越高，第一应力层106的稳定性越低，第一应力层106越易被湿化学物质侵蚀。
而在晶体管的形成工艺中，去除第一光刻胶层和去除第二光刻胶层中均包括湿法清洗工艺，湿法清洗工艺中存在NH4OH和H2O2等湿化学物质，所述湿化学物质与第一应力层106中的SiGe接触后，湿化学物质会渗进致密度低且稳定性差的第一应力层106中，导致第一应力层106中的部分SiGe被湿化学物质侵蚀，特别的，位于半导体衬底100上表面附近的第一应力层106被侵蚀的更多，形成如图1所述的损伤108。
图2为本发明一实施例SiGe被侵蚀的厚度占SiGe应力层厚度的百分比值与不同工艺的对应关系图。
对第一应力层106中SiGe损伤进行进一步研究，发现第一应力层106中SiGe被侵蚀的厚度占SiGe应力层厚度的百分比值与不同工艺间的对应关系如图2所示，其中：
工艺1为NVDH10ARCA（Dilute HF+SC1(NH4OH+H2O2+H2O)+SC2(HCl+H2O2+H2O)）：侵蚀SiGe的厚度百分比为12%至13%；
工艺2为SPM（H2SO4+H2O2）：侵蚀SiGe的厚度百分比为1%至2%；
工艺3为SC2（HCl+H2O2+H2O）：一般是用来清洗金属离子杂质，不作为去除光刻胶的湿化学物质；
工艺4为NPRRMSC1（SPM(H2SO4+H2O2)+SC1（NH4OH+H2O2+H2O））：侵蚀SiGe的厚度百分比为6%至7%；
工艺5为Ash+NPRRMSC1：（灰化+SPM(H2SO4+H2O2)+SC1（NH4OH+H2O2+H2O））：侵蚀SiGe的厚度百分比为6%至7%。
采用NVDH10ARCA、SPM、NPRRMSC1或Ash+NPRRMSC1工艺中的任一种工艺，都会第一应力层106中SiGe造成不同程度的损伤，且对第一应力层106造成的损伤主要集中第一应力层106与半导体衬底100交界的区域，影响第一应力层106作用于沟道区的应力大小，降低晶体管的电学性能。
为此，本发明提供一种优化的晶体管的形成方法，在PMOS区域栅极结构两侧的半导体衬底内形成应力层，所述应力层为第一应力层以及第二应力层的叠加结构，且所述第二应力层的材料中含有碳原子，所述第二应力层的上表面高于半导体衬底上表面或与半导体衬底上表面齐平；从而提高位于半导体衬底表面附近区域应力层的致密度以及稳定性，避免应力层受到后续工艺中湿化学物质的破坏，提高应力层的质量，提高晶体管的载流子迁移率，进而提高晶体管的驱动电流，优化晶体管的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图11为本发明另一实施例晶体管形成过程的剖面结构示意图。
请参考图3，提供半导体衬底200，所述半导体衬底200包括PMOS区域I，所述PMOS区域I半导体衬底200表面形成有PMOS栅极结构210。
所述半导体衬底200还可以包括NMOS区域II，所述NMOS区域II半导体衬底200表面形成有NMOS栅极结构220。
需要说明的是，所述NMOS区域II是可选的而非必需的。
本发明实施例中，以所述半导体衬底200还包括NMOS区域II作示范性说明，且所述PMOS区域I与NMOS区域II位置可以互换。
所述半导体衬底200为单晶硅、多晶硅、非晶硅或绝缘体上的硅中的一种；所述半导体衬底200也可以为硅衬底、锗衬底、砷化镓衬底或锗化硅衬底；所述半导体衬底200表面还可以形成若干外延界面层或应变层以提高晶体管的电学性能。
所述半导体衬底200内还可以形成隔离结构，现有的隔离结构通常采用浅沟槽隔离。所述隔离结构的填充材料可以为氧化硅、氮化硅、氮氧化硅中的一种或几种。
需要说明的是，隔离结构的形成是可选而非必需的，其主要用于防止不同晶体管之间电学连接。
在本发明实施例中，所述半导体衬底200为单晶硅材料构成的硅衬底。半导体衬底200内形成浅沟槽隔离结构201，所述浅沟槽隔离结构201内填充氧化硅。
除本实施例提供的半导体衬底200外，在本发明其他实施例中，所述PMOS区域I内可以形成n阱，且对n阱进行一次小剂量p型离子注入，注入B、Ga或In等p型离子的任意一种或几种；所述NMOS区域II内可以形成p阱，且对p阱进行一次小剂量n型离子注入，注入As、P或Sb等n型离子的任意一种或几种。小剂量离子注入主要用于改善PMOS区域I或NMOS区域II的阈值电压，优化晶体管的电学性能。
作为一个实施例，所述PMOS栅极结构210包括：位于PMOS区域I半导体衬底200表面的第一栅介质层211，位于第一栅介质层211表面的第一栅电极层212，以及位于第一栅电极层212表面的第一栅掩蔽层213；所述NMOS栅极结构220包括：位于半导体衬底200表面的第二栅介质层221，位于第二栅介质层221表面的第二栅电极层222，以及位于第二栅电极层222表面的第二栅掩蔽层223。
所述第一栅介质层211或第二栅介质层221的材料为SiO2或高k介质材料，所述高k介质材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3的一种或几种。
所述第一栅电极层212或第二栅电极层222可以为单层结构或多层结构，所述第一栅电极层212或第二栅电极层222的材料为多晶硅、TiN、TaN、WAl、W、Al或Cu中的一种或几种。
所述第一栅掩蔽层213和所述第二栅掩蔽层223的材料为氮化硅，起到保护第一栅电极层221或第二栅电极层222的作用。这是由于，氮化硅不与氢氟酸之外的无机酸反应，抗腐蚀能力强，且氮化硅不被铝、铜或镍等很多熔融金属或合金所浸润或腐蚀。
需要说明的是，所述第一栅掩蔽层213和所述第二栅掩蔽层223的形成是可选的而非必需的。
请参考图4，在PMOS栅极结构210或NMOS栅极结构220两侧形成侧墙202，侧墙202位于半导体衬底200表面且紧挨PMOS栅极结构210或NMOS栅极结构220的侧壁。
所述侧墙202的材料为氧化硅、碳化硅、氮化硅或者氮氧化硅中的一种或几种。
所述侧墙202的主要作用为：保护PMOS栅极结构210和NMOS栅极结构220的侧壁，使其在后续进行蚀刻或离子注入时不受损伤。
需要说明的是，所述侧墙202的形成是可选的而非必需的。所述侧墙202也可以为伪侧墙，在后续盖层形成之后，去除侧墙202。
在形成侧墙202之前，在PMOS栅极结构210或NMOS栅极结构220两侧的半导体衬底200内还可以形成低掺杂漏极（LDD），防止热电子退化效应。
请参考图5，在所述半导体200表面形成覆盖所述PMOS栅极结构210和NMOS栅极结构220的掩膜层203，所述掩膜层203具有开口204。
所述开口204位于PMOS栅极结构210两侧，用于后续形成凹槽。
在本实施例中，采用干法刻蚀工艺，以图形化光刻胶为掩膜板，刻蚀掩膜层203形成开口204。
所述掩膜层203的材料为氧化硅、氮化硅或氮氧化硅。所述掩膜层203的形成工艺为化学气相沉积或原子层沉积。作为一个实施例，所述掩膜层203的形成工艺为低压原子层沉积法。
所述掩膜层203可以为多层掩膜层的叠加结构，多层结构可提高掩膜层的刻蚀选择比。
若掩膜层203厚度过小，在后续刻蚀工艺过程中，容易造成对半导体衬底200的过刻蚀，掩膜层203厚度过大，刻蚀掩膜层203需要的时间过长，不利于晶体管的形成效率。
在本实施例中，掩膜层203的材料为氮化硅，厚度为50埃至800埃。
请参考图6，沿所述开口204（请参考图5）刻蚀，在所述PMOS栅极结构210两侧的半导体衬底200内形成凹槽205。
所述凹槽205的形状为：方形、U形或sigma（Σ）形。
作为一个实施例，所述凹槽205的形状为Σ形。
Σ形的凹槽侧壁向器件沟道方向内凹，这种形状可以有效缩短器件沟道长度，满足器件尺寸小型化的要求；且Σ形的凹槽具有在栅极间隙体下方较大下切的特点，这种形状凹槽内形成应力材料可以对器件沟道区产生更大的应力。
所述凹槽205的形成工艺可以为干法刻蚀、湿法刻蚀或干法刻蚀和湿法刻蚀相结合的刻蚀工艺。
作为一个实施例，以Σ形凹槽205的形成工艺做示范性说明：首先以所述掩膜层203为掩膜，采用RIE（反应离子刻蚀）干法刻蚀工艺，沿开口204刻蚀所述半导体衬底200，形成倒梯形的预凹槽，然后采用TMAH（四甲基胺）或NH4OH（氨水）来进行湿法刻蚀工艺，继续刻蚀所述预凹槽，形成Σ形的凹槽205。
请参考图7，采用第一外延工艺在凹槽205（请参考图6）内形成第一应力层206，所述第一应力层206上表面低于半导体衬底200上表面。
所述第一应力层206可以提高作用于PMOS区域沟道区的应力，从而提高晶体管的载流子迁移率，优化晶体管的电学性能。
所述第一应力层206的材料为SiGe或SiGeB。
所述第一应力层206为单层结构或多层结构。所述第一应力层206为单层结构时，所述第一应力层206包括填充凹槽205的锗硅体层，且所述锗硅体层上表面低于半导体衬底200上表面；所述第一应力层206为多层结构时，所述第一应力层206包括：位于凹槽205底部和侧壁的锗硅阻挡层、位于锗硅阻挡层表面的锗硅渐变层和位于锗硅渐变层表面的锗硅体层，且所述锗硅体层上表面低于半导体衬底200上表面。
本实施例中，以所述第一应力层206为多层结构作示范性说明。
所述锗硅阻挡层的形成有如下好处：
首先，凹槽205形成工艺会对凹槽205表面造成损伤，不光滑的表面会影响第一应力层206对沟道区的应力作用，因此，在凹槽205内形成锗硅阻挡层，使凹槽205表面光滑，有利于后续过程中形成高质量的锗硅渐变层和锗硅体层。
其次，所述锗硅阻挡层为后续离子注入形成源极区和/或漏极区提供缓冲，避免离子注入的高能量离子进入至半导体衬底200内或沟道区域内，离子进入至半导体衬底200内会造成源极区和/或漏极区电阻率发生偏移，导致晶体管可靠性降低。后续形成的锗硅体层的材料为SiGeB时，锗硅阻挡层可以阻挡锗硅体层中的B横向扩散进入半导体衬底200的沟道区内，进而提高晶体管的可靠性。
再次，所述锗硅阻挡层可以避免因后续形成的锗硅渐变层与半导体衬底200之间Ge含量相差过大，避免因晶格不匹配引起界面处出现严重错位。
作为一个实施例，锗硅阻挡层的形成材料为SiGe，采用外延工艺形成，外延工艺参数为：反应腔室内外延温度450度至700度，反应腔室压强1托至500托，反应气体包括硅源气体和锗源气体，硅源气体为SiH4或SiH2Cl2，碳源气体为GeH4，反应气体还包括HCl、CH4、CH3Cl、CH2Cl2或H2的一种或几种。
随着锗硅阻挡层厚度的增加，作用于晶体管沟道区的载流子迁移率会相应增加，但是当锗硅阻挡层厚度增加到某一定程度后，相应的载流子迁移率增加不明显，且锗硅阻挡层厚度过大会导致后续锗硅体层体积减小，锗硅体层提供给沟道区应力的相应变小。
本实施例中，锗硅阻挡层的厚度为5埃至300埃，锗的原子百分比为0至10%。
在所述锗硅阻挡层表面形成锗硅渐变层。
所述锗硅渐变层的作用在于：如果后续锗硅体层直接形成于锗硅阻挡层表面，锗硅体层中锗含量与锗硅阻挡层中锗含量相差较大，锗含量的突然增大会引起锗硅体层出现严重晶格缺陷，锗硅体层产生错位，对晶体管电学性能有不良影响；而锗硅渐变层中锗含量从锗硅种子层中的锗含量逐渐增加到锗硅体层中的锗含量，渐变式的增大取代突变式的增大，从而避免了锗硅体层错位的出现。
所述锗硅渐变层的厚度过小，可能会因为锗含量的增加速度过快，致使锗硅阻挡层和锗硅渐变层的晶格失配，锗硅渐变层出现错位；所述锗硅渐变层厚度过大，可能会造成源极区和/或漏极区的体积过小，影响晶体管的电学性能。
本实施例中，所述锗硅渐变层厚度为5埃至300埃，所述锗硅渐变层中碳的原子百分比从0逐渐增加到体层中锗的原子百分比值。
在所述锗硅渐变层表面形成锗硅体层。所述锗硅体层为形成晶体管的源极区和漏极区提供平台，且向沟道区提供应力。
所述锗硅体层的材料为SiGe或SiGeB，所述锗硅体层的材料中Ge的原子百分比为10%至50%。
采用选择性外延工艺形成所述锗硅体层，外延工艺参数为：反应腔室外延温度为450度至700度，反应腔室压强为1托至500托，向反应腔室内通入反应气体，所述反应气体包括硅源气体和锗源气体，硅源气体为SiH4或SiH2Cl2，锗源气体为GeH4，反应气体还包括HCl、CH4、CH3Cl、CH2Cl2或H2中的一种或几种，硅源气体、锗源气体和HCl的流量均为1sccm至1000sccm，H2的气体流量为100sccm至10000sccm，形成的锗硅体层中Ge的原子百分比为10%至50%。
如果所述锗硅体层的材料为SiGeB，则在选择性外延形成锗硅体层工艺过程中进行原位B掺杂，向反应腔室内通入流量为1sccm至1000sccm的硼源气体，所述硼源气体为B2H6、B4H10或B5H9。
所述锗硅体层的材料中硼原子的浓度为1E18atom/cm3至3E20atom/cm3。
需要说明的是，所述第一应力层206上表面低于半导体衬底200上表面。
第一应力层206中Ge的原子百分比越高，第一应力层206中的位错缺陷越多；且Ge原子稳定性差，具有易受湿化学物质侵蚀的性质。因此，第一应力层206中Ge的原子百分比越高，第一应力层206抗湿化学物质侵蚀的能力越弱；具有高Ge含量（Ge的原子百分比为10%至50%）的第一应力层206致密度低且稳定性差，易被后续形成工艺的湿化学物质侵蚀；因此，若第一应力层206上表面至半导体衬底200上表面高度差过小，则后续工艺中的化学物质会对第一应力层206造成侵蚀，影响第一应力层206的质量。
在本实施例中，所述第一应力层206上表面至半导体衬底200上表面的高度差为20埃至50埃。
请参考图8，采用第二外延工艺形成覆盖第一应力层206的第二应力层207，所述第二应力层207的材料中含有碳原子，且所述第二应力层207上表面高于半导体衬底200上表面或与半导体衬底200上表面齐平。
本实施例中，所述第二应力层207的材料为SiGeC或SiGeBC，所述第二应力层207的厚度为50埃至100埃。
所述第二应力层207主要有以下两方面的作用：
首先，第二应力层207与第一应力层206共同组成晶体管的应力层，向PMOS区域沟道区提供应力作用，提高晶体管的载流子迁移率，从而提高晶体管的驱动电流。
其次，为保证向沟道区施加足够应力，所述第二应力层207的材料中具有较高Ge含量，若第二应力层207中无碳原子，则第二应力层207中存在较多位错缺陷且稳定性差；而本发明实施例中所述第二应力层207的材料中含有碳原子，所述碳原子可以减少第二应力层207中的位错缺陷，从而提高第二应力层207的致密度，降低后续工艺中的化学物质侵蚀第二应力层207的能力；且碳原子具有相对较强的稳定性，在第二应力层207中存在碳原子，第二应力层207的稳定性也得到提高，进一步降低化学物质侵蚀第二应力层207的速率，提高第二应力层207抗化学物质侵蚀的能力。
若所述第二应力层207中碳原子浓度过小，可能因为碳原子含量过少不足以降低后续工艺中化学物质对第二应力层207的侵蚀速率；若所述第二应力层207中碳原子浓度过大，会增加工艺难度和工艺成本，降低工艺效率。
因此，本实施例中，所述第二应力层207的材料中碳原子浓度为1E18atom/cm3至1E21atom/cm3。
作为一个实施例，所述第二应力层207的材料为SiGeC，所述第二外延工艺的具体工艺参数为：所述第二外延工艺的具体工艺参数为：反应气体包括硅源气体、锗源气体、碳源气体、HCl和H2，硅源气体为SiH4、SiH2Cl2或Si2H6，锗源气体为GeH4，碳源气体为CH3SiH3、CH4、CH3Cl、CH2Cl2或CHCl3，其中，硅源气体、锗源气体、碳源气体和HCl的流量均为1sccm至1000sccm，H2的流量为100sccm至50000sccm，反应腔室温度为600度至800度，反应腔室压强为1托至500托。
若所述第二应力层207的材料为SiGeBC，则在采用第二外延工艺形成第二应力层207过程中进行原位B掺杂，向反应腔室内通入流量为1sccm至1000sccm的硼源气体，所述硼源气体为B2H6、B4H10或B5H9，形成的第二应力层中207硼原子的浓度为1E18atom/cm3至3E20atom/cm3。
为保证后续工艺中的化学物质不会渗进第一应力层206中，避免化学物质刻蚀第一应力层206，所述第二应力层207嵌入半导体衬底200的深度为20埃至50埃。
需要说明的是，在本实施例中，所述第二外延工艺和第一外延工艺在同一个外延设备中进行，减少了半导体衬底200进出外延设备的时间，且第一外延工艺和第二外延工艺的反应腔室温度以及压强区别较小，减少了外延设备的准备时间，从而缩短晶体管的生产周期，提高晶体管形成工艺的效率。
请参考图9，在第二应力层207形成后，采用第三外延工艺形成覆盖第二应力层207的盖层208。
所述盖层208的作用是为后续在源极和漏极区域上方生长金属硅化物提供高质量的硅晶格结构，所述金属硅化物可以降低晶体管的接触电阻。
所述盖层208的材料为Si、SiGe、SiB或SiGeB，所述盖层208的材料中Ge的原子百分比为0至20%。
作为一个实施例，所述盖层208的材料为Si，所述第三外延工艺的具体工艺参数为：反应气体包括硅源气体、H2和HCl，其中，硅源气体为SiH4或SiH2Cl2，硅源气体和HCl的气体流量均为1sccm至1000sccm，H2的气体流量为100sccm至10000sccm，反应腔室温度为600度至800度，反应腔室压强为1托至500托。
作为另一实施例，所述盖层208的材料为SiB，反应腔室内通入的气体包括硅源气体和硼源气体，所述硅源气体为SiH4或SiH2Cl2，所述硼源气体为B2H6、B4H10或B5H9，通入的气体还包括HCl、H2、CH4、CH3Cl、CH2Cl2中的一种或几种。
作为其他实施例，所述盖层208的材料为SiGe，反应腔室内通入的气体包括硅源气体和锗源气体，所述硅源气体为SiH4或SiH2Cl2，所述锗源气体为GH4，通入的气体还包括HCl、H2、CH4、CH3Cl、CH2Cl2中的一种或几种。
在本实施例中，所述盖层208的材料为Si，所述盖层208的厚度为50埃至300埃。
需要说明的是，所述第三外延工艺与第一外延工艺和第二外延工艺在同一个外延设备中进行。
请参考图10，去除掩膜层203（请参考图9）。
采用湿法刻蚀工艺去除掩膜层203。
作为一个实施例，所述湿法刻蚀的刻蚀液体为热磷酸溶液，其中，温度为120度至200度，磷酸的质量百分比为60%至85%。
采用湿法刻蚀工艺去除掩膜层203后，第二应力层207和第一应力层206受到的损伤小。这是由于，第二应力层207中存在碳原子，减少了第二应力层207中因高Ge含量引起的位错缺陷，提高了第二应力层207的致密度，且碳原子提高了第二应力层207的稳定性；当湿法刻蚀的刻蚀液体与第二应力层207接触时，一方面由于第二应力层207的致密度好，避免刻蚀液体渗入进第二应力层207中，另一方面由于第二应力层207的稳定性好，降低了刻蚀液体中化学物质对第二应力层207的侵蚀速率；因此，第二应力层207受到刻蚀液体中化学物质的侵蚀程度很小。且由于第二应力层207位于第一应力层206表面，第一应力层206也不会被化学物质侵蚀。
请参考图11，在所述NMOS栅极结构220两侧半导体衬底200内形成拉应力层209。
所述拉应力层209可以为NMOS区域II的沟道区提供拉伸应力，使得NMOS区域沟道区的载流子迁移率增大，从而提高晶体管的驱动性能。
所述拉应力层209的材料为SiC，SiC中C的原子百分比为0%至10%。
采用选择性外延工艺形成所述拉应力层209。
需要说明的是，拉应力层209的形成顺序也可以为：在形成第一应力层206和第二应力层207之前，在NMOS栅极结构220两侧的半导体衬底200内形成拉应力层209。所述拉应力层209的形成是可选的而非必需的。
后续工艺包括：在半导体衬底200表面形成第一光刻胶层，对PMOS区域I进行掺杂，形成PMOS的源极和漏极，去除第一光刻胶层；在半导体衬底200表面形成第二光刻胶层，对NMOS区域II进行掺杂，形成NMOS的源极和漏极，去除第二光刻胶层。
作为一个实施例，去除第一光刻胶层或第二光刻胶层的工艺为湿法清洗。所述湿法清洗采用的湿化学物质为硫酸和双氧水的混合物。
湿法清洗完成后，第二应力层207受到的损伤小，第二应力层207的形貌未发生改变。这是由于，采用选择性外延工艺形成第二应力层中含有碳原子，所述碳原子减少了第二应力层207中的位错缺陷，提高了第二应力层207的致密度，且碳原子提高了第二应力层207的稳定性，避免湿化学物质渗入进第二应力层207中，降低了湿化学物质对第二应力层207的侵蚀速率。
本发明提供的技术方案具有以下优点：
本发明提供的晶体管的形成方法，对PMOS区域半导体衬底内形成第一应力层，所述第一应力层上表面低于半导体衬底上表面；形成覆盖第一应力层的第二应力层，第二应力层上表面与半导体衬底上表面齐平或高于半导体衬底上表面，且第二应力层的材料中含有碳原子。所述碳原子的存在使得第二应力层的位错缺陷少，致密度高，且碳原子提高了第二应力层的稳定性，降低了第二应力层受到后续工艺中湿化学物质侵蚀的速率，进而提高第二应力层的质量。与现有技术相比，本发明提供的晶体管的形成方法，增大了作用于PMOS区域沟道区的载流子迁移率，提高了晶体管的驱动电流，从而优化了晶体管的电学性能。
本发明实施例中，在第二应力层表面形成有盖层，所述盖层与第二应力层以及第一应力层的形成工艺在同一个外延设备中进行，缩短了晶体管的生产周期，提高了晶体管的生产效率。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括PMOS区域，所述PMOS区域半导体衬底表面形成有PMOS栅极结构；
在所述PMOS栅极结构两侧的半导体衬底内形成凹槽；
采用第一外延工艺在凹槽内形成第一应力层，且所述第一应力层上表面低于半导体衬底上表面；
采用第二外延工艺形成覆盖第一应力层的第二应力层，所述第二应力层的材料中含有碳原子，且所述第二应力层上表面高于半导体衬底上表面或与半导体衬底上表面齐平。
2.根据权利要求1所述的晶体管的形成方法，其特征在于，所述第二应力层的材料为SiGeC或SiGeBC。
3.根据权利要求1所述的晶体管的形成方法，其特征在于，所述第二应力层的材料中碳原子浓度为1E18atom/cm3至1E21atom/cm3。
4.根据权利要求1所述的晶体管的形成方法，其特征在于，所述第二应力层的厚度为50埃至100埃。
5.根据权利要求1所述的晶体管的形成方法，其特征在于，所述第一应力层上表面至半导体衬底上表面的高度差为20埃至50埃。
6.根据权利要求1所述的晶体管的形成方法，其特征在于，所述第二外延工艺的具体工艺参数为：反应气体包括硅源气体、锗源气体、碳源气体、HCl和H2，硅源气体为SiH4、SiH2Cl2或Si2H6，锗源气体为GeH4，碳源气体为CH3SiH3、CH4、CH3Cl、CH2Cl2或CHCl3，其中，硅源气体、锗源气体、碳源气体和HCl的流量均为1sccm至1000sccm，H2的流量为100sccm至50000sccm，反应腔室温度为600度至800度，反应腔室压强为1托至500托。
7.根据权利要求1所述的晶体管的形成方法，其特征在于，所述第一应力层的材料为SiGe或SiGeB。
8.根据权利要求1所述的晶体管的形成方法，其特征在于，所述第一应力层为单层结构或多层结构。
9.根据权利要求8所述的晶体管的形成方法，其特征在于，所述第一应力层为单层结构时，所述第一应力层包括填充凹槽的锗硅体层，且所述锗硅体层上表面低于半导体衬底上表面；所述第一应力层为多层结构时，所述第一应力层包括：位于凹槽底部和侧壁的锗硅阻挡层、位于锗硅阻挡层表面的锗硅渐变层和位于锗硅渐变层表面的锗硅体层，且所述锗硅体层上表面低于半导体衬底上表面。
10.根据权利要求9所述的晶体管的形成方法，其特征在于，所述锗硅体层的材料中Ge的原子百分比为10%至50%。
11.根据权利要求9所述的晶体管的形成方法，其特征在于，所述锗硅体层的材料中硼原子的浓度为1E18atom/cm3至3E20atom/cm3。
12.根据权利要求1所述的晶体管的形成方法，其特征在于，所述第二外延工艺和第一外延工艺在同一个外延设备中进行。
13.根据权利要求1所述的晶体管的形成方法，其特征在于，在第二应力层形成后，采用第三外延工艺形成覆盖第二应力层的盖层。
14.根据权利要求13所述的晶体管的形成方法，其特征在于，所述盖层的材料为Si、SiGe、SiB或SiGeB。
15.根据权利要求13所述的晶体管的形成方法，其特征在于，所述盖层的厚度为50埃至300埃。
16.根据权利要求14所述的晶体管的形成方法，其特征在于，所述盖层的材料为Si，所述第三外延工艺的具体工艺参数为：反应气体包括硅源气体、H2和HCl，其中，硅源气体为SiH4或SiH2Cl2，硅源气体和HCl的气体流量均为1sccm至1000sccm，H2的气体流量为100sccm至10000sccm，反应腔室温度为600度至800度，反应腔室压强为1托至500托。
17.根据权利要求13所述的晶体管的形成方法，其特征在于，所述第三外延工艺与第一外延工艺和第二外延工艺在同一个外延设备中进行。
18.根据权利要求1所述的晶体管的形成方法，其特征在于，所述半导体衬底还包括NMOS区域，所述NMOS区域半导体衬底表面形成有NMOS栅极结构。
19.根据权利要求18所述的晶体管的形成方法，其特征在于，在所述NMOS栅极结构两侧的半导体衬底内形成拉应力层。
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